JP4096297B2

JP4096297B2 - Protection circuit, DC / DC converter and timer latch circuit

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Publication number: JP4096297B2
Application number: JP2002191361A
Authority: JP
Inventors: 準人若林; 眞一小島
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2008-06-04
Anticipated expiration: 2022-06-28
Also published as: JP2004040858A

Description

【０００１】
【発明の属する技術分野】
本発明は、直流入力電源を所定の直流出力電源に変換するＤＣ／ＤＣコンバータおよびその保護回路ならびにタイマーラッチ回路に係わり、特に、負荷側の短絡などの異常検出時におけるラッチ動作の不具合を効率的に回避するのに好適な技術に関するものである。
【０００２】
【従来の技術】
近年、普及している携帯機器の電源としてＤＣ／ＤＣコンバータが用いられているが、このＤＣ／ＤＣコンバータには、電圧検出型の短絡保護回路が一般的に設けられている。
【０００３】
この短絡保護回路は、出力電圧を監視し、負荷短絡時等に出力電圧が低下したことを検出して、ＤＣ／ＤＣコンバータに設けられたスイッチングトランジスタをオフ状態にするものである。以下、このような従来のＤＣ／ＤＣコンバータ、短絡保護回路に関して説明する。
【０００４】
図１８は、従来のＤＣ／ＤＣコンバータの構成例を示す回路図であり、図１９は、従来の短絡保護回路を設けたＤＣ／ＤＣコンバータの構成例を示す回路図、図２０は、従来の短絡保護回路の構成例を示す回路図、図２１は、従来の短絡保護回路の他の構成例を示す回路図、図２２は、図２０および図２１における短絡保護回路の動作例を示す説明図、図２３は、図１８におけるＤＣ／ＤＣコンバータの短絡状態での電流経路を示す説明図である。
【０００５】
図１８においては、昇圧型ＤＣ／ＤＣコンバータの昇圧動作部分の基本構成を示しており、トランジスタＮＭＯＳがＯＮ状態の時に、入力電圧ＶＩＮからコイルＣｏｉｌにスイッチ電流が流れてこのコイルにエネルギーが溜まり、また、トランジスタがＯＦＦ状態になると、コイルに蓄積されているエネルギーが入力電圧に重畳されダイオードＤｉｏｄｅにより整流され、その出力をコンデンサＣＯＵＴによって平滑することによって昇圧動作を行う。
【０００６】
特に、昇圧ＰＷＭ（Pulse-Width Modulation）方式のＤＣ／ＤＣコンバータでは、最大のパルス幅を決めるためにデットタイムコントロール（ＤＴＣ）電圧が設定されている。
【０００７】
この昇圧型ＤＣ／ＤＣコンバータを用いた電源回路では、アンプの出力レベルまたはフィードバック電圧を監視し、ある一定時間（ＴＤＬＹ）出力電圧異常状態が続くとスイッチング動作を停止させるため、図１９に示すタイマーラッチ型保護回路付きＤＣ／ＤＣコントローラが用いられる。
【０００８】
図１９におけるタイマーラッチ型保護回路付きＤＣ／ＤＣコントローラは、ＤＣ／ＤＣコンバータの出力電圧を監視し、例えばある一定時間の出力電圧異常低下を検出すると、ＥＸＴ信号により、スイッチングトランジスタをオフ状態にする。
【０００９】
図２０では、アンプの出力レベルを監視するタイマーラッチ型保護回路の基本回路構成を示し、図２１では、フィードバック電圧（ＶＦＢ）を監視するタイマーラッチ型保護回路の基本回路構成を示す。
【００１０】
図２０および図２１において、Ｖref（0）はフィードバック電圧と比較する基準電圧である。これらのタイマーラッチ型保護回路のラッチ動作を図２２に示す。
【００１１】
図２２においては、タイマーラッチ型保護回路の正常なラッチ動作例を示しており、ＤＣ／ＤＣコントローラは、アンプの出力とＤＴＣおよび三角波（ＯＳＣ）からＤｕｔｙ（デューティ）を決定しＥＸＴ信号を生成するが、ＤＣ／ＤＣコンバータの出力が所定値となるとアンプの出力が下がりＤｕｔｙも一定になり安定状態となる。
【００１２】
ここで、何らかの異常によりＤＣ／ＤＣコンバータの出力電圧が低下するとアンプの出力が上がり、このアンプ出力の異常状態が一定時間（ＴＤＬＹ）続くと、タイマーラッチ回路が動作して、ラッチ状態となり、スイッチング動作を停止させる。また、入力電源がオフされ、入力電圧ＶＩＮが所定値まで低下するとリセット信号が出力される。
【００１３】
このように、電源供給を必要とする各種の電子回路に短絡など電気的な異常が生じた際、スイッチング動作を停止させるラッチ型の保護回路が用いられている。これを用いることにより昇圧ＤＣ／ＤＣコンバータにおいて短絡状態時に出力電流を遮断できるような回路を設ける技術が、例えば、特開平７−１９４１００号公報や、特開平７−９５７６４号公報などに記載されている。また別の手段としては電子回路の入力段にヒューズを挿入し、過大電流によってヒューズを溶かして電子回路への電源の供給を遮断する構成をとっている。
【００１４】
また、図２０，２１に示すラッチ型保護回路では、一般に、低電圧での誤動作防止およびラッチ回路の誤動作防止のため、電源投入時の信号（例えば、ＵＶＬＯ解除信号）により電源投入時のラッチ回路を必ずリセットする構成をとっている。
【００１５】
以上説明した構成における問題点を以下に説明する。図２３に示すように、昇圧ＤＣ／ＤＣコンバータ回路では、入力電源と出力部がコイルとダイオードで直列に接続されており、電子回路に短絡などの異常が発生して過電流が流れると入力電源ＶＩＮの電圧が減少する。
【００１６】
また、短絡時には、保護回路において出力電圧を上げようとするＰＷＭ動作によりＤｕｔｙが太くなることによって、トータル（スイッチの抵抗と短絡による合成抵抗）のインピーダンスが下がることになり、更に入力電圧ＶＩＮが減少する。
【００１７】
このようにして、入力電圧ＶＩＮがある値以下に減少すると、タイマーラッチ型保護回路をリセットするＲＥＳＥＴ信号が出力され、短絡などの異常検出時に、タイマーラッチ動作が正常に働かず、スッチングトランジスタのスイッチング動作を停止できなくなる。それにより前述した特開平７−１９４１００号公報および特開平７−９５７６４号公報で示された回路構成における出力電流遮断回路が働かないという不具合が生じることがある。
【００１８】
図２４は、図２０および図２１における従来のタイマーラッチ型保護回路の動作不具合例を示す説明図である。
【００１９】
図２４に示すように、入力電圧ＶＩＮが、ＵＶＬＯ電圧以下に落ち込むと、図１９等においては図示していない低電圧誤動作防止（ＵＶＬＯ）回路においてこれを検知し、タイマーラッチ型保護回路に対して、タイマーラッチ回路を初期化するＲＥＳＥＴ信号が出力される。
【００２０】
またソフトスタート機能を有するＤＴＣ信号は、ＵＶＬＯ信号によりリセットして再起動を行わなければならない。これにより瞬間的にスイッチングトランジスタのスイッチング動作が停止し、スイッチ側に流れ込む電流が減ることにより入力電圧はＵＶＬＯ電圧以上に回復する。
【００２１】
その後Ｄｕｔｙが太くなるにつれ入力電圧は減少し、再び、ＵＶＬＯ電圧以下に下がる。この動作によりタイマーラッチ回路の初期化とを繰り返すため、上述したように正常なラッチ動作を示さず、上述したような出力電流遮断回路が正常に動作しなくなる。
【００２２】
図２５は、図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の回路構成を示す回路図であり、図２６は、図２５におけるタイマーラッチ回路の構成を示すブロック図、図２７は、図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の他の回路構成を示す回路図であり、図２８は、図２７におけるタイマーラッチ回路の構成を示すブロック図である。
【００２３】
図２５および図２６に示すように、タイマーラッチ回路は、出力異常検知回路６１、遅延時間回路６２、スイッチング出力ラッチ回路６３からなり、出力異常検知回路６１において、図２０のアンプの出力（または図２１のフィードバック信号）に基づき、例えばＤＣ／ＤＣコンバータの出力電圧の異常を検出する。
【００２４】
遅延時間回路６２においては、コンデンサＣに電荷をチャージして、ある一定電圧Ｖref（1）になる時間を利用することでタイマーとして動作し、所定の時間遅らせて、その異常検知に基づくラッチ用信号をスイッチング出力ラッチ回路６３に出力する。
【００２５】
図２７および図２８に示すタイマーラッチ回路の別構成では、図２５，２６における遅延時間回路６２の代わりに、基準クロック発生回路７２と分周回路７３からなるカウンター回路を用いている。
【００２６】
この回路では、Ｖref（2）,（3）の一定電圧、ＲＳラッチ等を用いた基準クロック発生回路７２により基準クロックを発生し、所定数のＦＦ（フリップフロップ回路）からなるカウンター構成した分周回路をもちいることで、図２５，２６で示したものより長いタイマーを小さな面積で実現することができる。
【００２７】
図２５〜図２８で示したタイマーラッチ回路においては、起動時の誤動作を防ぐために、出力異常検知回路６１，７１、遅延時間回路６２、基準クロック発生回路７２、分周回路７３、スイッチング出力ラッチ回路６３，７４のそれぞれに、同じＲＥＳＥＴ信号が用いられている。その結果、図２４で説明したようにして、入力電圧ＶＩＮのＵＶＬＯ電圧以下への落ち込みとＵＶＬＯ電圧以上への回復を繰り返すことにより、ラッチ動作が正常でなくなる。
【００２８】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、ＤＣ／ＤＣコンバータの負荷側の短絡等に起因する、当該ＤＣ／ＤＣコンバータに設けたタイマーラッチ型保護回路の動作不良を回避することができない点である。
【００２９】
本発明の目的は、これら従来技術の課題を解決し、例えば、タイマーラッチ型保護回路およびそれを設けたＤＣ／ＤＣコンバータの信頼性を向上させることである。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、本発明では、入出力間に直列に接続されたコイルおよびダイオードと、コイルおよびダイオードの接続点と接地との間に接続されたスイッチング素子とを有するＤＣ／ＤＣコンバータに設けられ、デッドタイムコントロール電圧を設定して昇圧ＰＷＭによるスイッチング素子のスイッチング制御を行うと共に出力電圧の異常を検出して該スイッチング制御を停止する保護回路として、出力電圧の異常を検出して検知信号を出力する異常検知回路と、この異常検知回路からの検知信号を所定時間遅らせてディレイ信号として出力する遅延時間回路と、この遅延時間回路からのディレイ信号に基づきスイッチング素子の発振制御を停止するラッチ信号を生成して出力するラッチ回路と、一時的な入力電源電圧の低下に伴うリセット動作を、上記遅延時間回路に対して無効にする手段とを有する構成としたことを特徴とする。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００３２】
図１は、本発明に係わるタイマーラッチ回路の第１の回路構成例を示す回路図であり、図２は、本発明に係わるタイマーラッチ回路の第１の構成例を示すブロック図、図３は、図１および図２におけるタイマーラッチ回路の第１の動作例を示す説明図、図４は、図１および図２におけるタイマーラッチ回路の第２の動作例を示す説明図、図５は、図１および図２におけるタイマーラッチ回路の第３の動作例を示す説明図である。
【００３３】
図１，２に示す構成のタイマーラッチ回路は、例えば、従来技術の説明における図１９に示すＤＣ／ＤＣコンバータが具備するタイマーラッチ型保護回路に設けられ、当該ＤＣ／ＤＣコンバータにおいて、その出力が短絡し入力電圧がＵＶＬＯ電圧以下に瞬間的になった場合でさえ、タイマーラッチ型保護回路を正常に動作させ、出力電流を遮断できるようにするものである。
【００３４】
すなわち、スイッチングトランジスタのオン・オフ期間の比率を可変して供給された電圧を調整したのち出力するＤＣ／ＤＣコンバータに設けられたタイマーラッチ型保護回路は、出力電圧を分圧して得た検出電圧の基準電圧からの差を増幅して出力するエラーアンプと、このエラーアンプの出力電圧とスイッチングトランジスタのデューティ比の上限値、並びにソフトスタート時間を決める電圧値を兼ね備えた電圧値のいずれか低い側の電圧と鋸歯状電圧ＯＳＣとを比較してスイッチングトランジスタをスイッチング制御するＰＷＭコンバータとを有すると共に、本例のタイマーラッチ回路を有する。
【００３５】
本例のタイマーラッチ回路は、図１，２に示すように、出力異常検知回路１と遅延時間回路２、スイッチング出力ラッチ回路３からなる。
【００３６】
出力異常検知回路１は、ＤＣ／ＤＣコンバータの出力電圧（アンプ出力）と基準電圧Ｖｒｅｆとの比較結果を出力するコンパレータ（比較器）１ａと、入力されたＲＥＳＥＴ信号（２）を反転させるインバータ１ｂ、コンパレータ１ａとインバータ１ｂとの論理積結果を反転させて出力異常検出結果（異常信号）として出力する論理素子１ｃとを有する。
【００３７】
また、遅延時間回路２は、出力異常検知回路１からの出力信号を定電流素子２ａに基づき安定させ反転させて出力する論理素子２ｂと、ＲＥＳＥＴ信号（２）の入力に基づきスイッチング動作を行うスイッチングトランジスタ２ｃ、論理素子２ｂからの出力を蓄積してディレイ信号を生成するコンデンサ２ｄ、ディレイ信号が所定電圧Ｖｒｅｆ（１）以上になったことを通知する信号（異常通知信号）を出力するコンパレータ２ｅを有する。
【００３８】
そして、スイッチング出力ラッチ回路３は、遅延時間回路２からの信号（異常通知信号）に基づき、ＤＣ／ＤＣコンバータのスイッチング動作を停止させるためのラッチ信号を生成すると共に、ＲＥＳＥＴ信号（１）に基づくリセット動作を行うＲＳラッチ３ａを有する。
【００３９】
このように、出力異常検知回路１は、エラーアンプの出力電圧と所定電圧Ｖｒｅｆとを比較して、この出力電圧が所定電圧を超えたときに異常検知信号（出力異常検出）を出力するコンパレータ１ａを含み、遅延時間回路２は、このコンパレータ１ａの比較出力をコンデンサ２ｄに蓄積して、その蓄積値がコンパレータ２ｅにおける比較で所定電圧Ｖｒｅｆ（１）を越えるまで時間遅延させ、その遅延出力（Ｄｅｌａｙ信号）に基づき、スイッチング出力ラッチ回路３は、ＲＳラッチ３において、スイッチングトランジスタをオフさせるためのラッチ信号を出力する。
【００４０】
本例では、このような構成のタイマーラッチ回路を有するタイマーラッチ型保護回路の（従来技術の図２４で示した）入力電圧の低下に伴う誤動作を防止するために、通常の誤動作防止およびラッチ回路の誤動作を防ぐための電源投入時のＲＥＳＥＴ信号（１）（例えばＵＶＬＯ信号）以外のＲＥＳＥＴ信号（２）により出力異常検知回路１と遅延時間回路２をリセット動作させる。
【００４１】
このように、出力異常検知回路１と遅延時間回路２用のＲＥＳＥＴ信号（２）に、ＲＥＳＥＴ信号（１）電圧以外の信号を用いることで、入力電圧が瞬間的にＲＥＳＥＴ信号（１）電圧以下にまで下がったときでさえ、タイマー（遅延時間回路２）を止めること無く監視できるようになる。
【００４２】
このＲＥＳＥＴ信号（２）の特徴としては、電源投入時の誤動作、および、ＤＣ／ＤＣコンバータ出力側の短絡時の誤動作を防ぐため、電源の立ち上がりではＲＥＳＥＴ信号（１）と同じもしくは早く立ち上がり、また、短絡時に入力電圧ＶＩＮがＲＥＳＥＴ信号（１）を出力する電圧以下になったときでもある一定時間またはある一定電圧までリセットされないような電圧（例えばＵＶＬＯ電圧以下に設定した電圧）を選ぶ。
【００４３】
この電圧の設定値としては、入力電圧ＶＩＮがＲＥＳＥＴ信号（１）発生電圧以下になってＤＴＣ信号が初期化されることにより入力電圧ＶＩＮがＲＥＳＥＴ信号（１）発生電圧以上に上昇するという誤動作の繰り返しを行ったときでさえ入力電圧ＶＩＮが落ち込まない電圧レベルに設定する。また、遅延時間に関しても、誤動作に反応しないだけの時間を設定する。
【００４４】
このようにして、ＲＥＳＥＴ信号（２）を適当に選ぶことにより、図３〜図５に示すようにして、正常なラッチ動作が行われる。
【００４５】
図３においては、入力電圧ＶＩＮがＲＥＳＥＴ信号（１）を発生させる検出レベルまで低下して、ＲＥＳＥＴ信号（１）を生成させると共に、ＤＴＣが初期化され入力電圧ＶＩＮを高くする動作を繰り返す際にも、遅延時間回路２におけるＲＥＳＥＴ信号（２）が発生せず、コンデンサＣによるＤｅｌａｙ信号が正常に生成される。
【００４６】
図４では、ＲＥＳＥＴ信号（２）の生成開始検知電圧に、ＲＥＳＥＴ信号（１）の生成開始検知電圧以下の信号を用いた場合の電源の立ちあがり、立ちさがりのシーケンスを示しており、図５では、ＲＥＳＥＴ信号（２）の発生タイミングを、ＲＥＳＥＴ信号（１）の発生タイミングに対して、ある一定の遅延時間を持たせた場合の電源の立ちあがり、立ちさがりのシーケンスを示している。
【００４７】
次に、第２の実施例について図６〜９を用いて説明する。
【００４８】
図６は、本発明に係わるタイマーラッチ回路の第２の回路構成例を示す回路図であり、図７は、本発明に係わるタイマーラッチ回路の第２の構成例を示すブロック図、図８は、図６および図７におけるタイマーラッチ回路の第１の動作例を示す説明図、図９は、図６および図７におけるタイマーラッチ回路の第２の動作例を示す説明図である。
【００４９】
図６，７におけるタイマーラッチ回路を構成する遅延時間回路２２およびスイッチング出力ラッチ回路２３は、図１，２におけるタイマーラッチ回路のものと同じ構成でありその符号のみが異なっているだけであるが、出力異常検知回路２１に関しては、ＲＥＳＥＴ信号（２）の入力機能が除かれている。
【００５０】
この図６，７で示す例では、ＲＥＳＥＴ信号（１）（例えばＵＶＬＯ電圧信号）以外のＲＥＳＥＴ信号（２）として、出力異常検知回路２１の出力を用いたものである。本例では、この出力異常検知回路２１は、アンプの出力を監視するものとする。
【００５１】
本例のタイマーラッチ回路の動作を図８，９に示す。本例では、入力電源ＶＩＮ、ＲＥＳＥＴ信号（１）の発生開始検出電圧値、ＲＥＳＥＴ信号（１）、ＤＴＣ信号の関係は、従来のものと同じであるが、本例においては、アンプ出力と参照電圧Ｖｒｅｆとに基づき、遅延時間回路２２の動作をリセットするためのＲＥＳＥＴ信号（２）の発生を制御している。
【００５２】
この回路を実現するためには以下の動作確認が必要になる。まず、図９に示すように、電源電圧ＶＩＮが立ち上がるとき、ラッチ回路の誤動作を防ぐために参照電圧Ｖrefがアンプの出力に対し先に立ち上がる必要があり、また、電源電圧ＶＩＮが立ち下がる場合には、ＲＥＳＥＴ信号（１）の発生開始検出電圧においてもアンプの出力が参照電圧Ｖrefを下まわらないよう設計する必要がある。
【００５３】
すなわち、参照電圧Ｖrefの回路は低電圧動作できるものを用い、アンプの出力と参照電圧Ｖrefを比較するコンパレータもＲＥＳＥＴ信号（１）の発生開始検出電圧以下で出力を決定できる回路構成をとる必要がある。この回路構成を実現することによって短絡時の誤動作を防ぐことができる。
【００５４】
次に、第３の実施例について図１０，１１を用いて説明する。
【００５５】
図１０は、本発明に係わるタイマーラッチ回路の第３の回路構成例を示す回路図であり、図１１は、本発明に係わるタイマーラッチ回路の第３の構成例を示すブロック図である。
【００５６】
図１０，１１で示す例では、タイマーを設定するために、カウンターを用いた回路構成になっている。本例では、図１〜図９における例で示したＲＥＳＥＴ信号（２）をインバータにより反転して用いている。
【００５７】
このＲＥＳＥＴ信号（２）の定義、および、回路動作に関しては、第１の実施例と同様で、論理素子３４ａとＲＳラッチ３４ｂからなるスイッチング出力ラッチ回路３４のリセットに用いるＲＥＳＥＴ信号（１）以外のＲＥＳＥＴ信号（２）を用いて、コンパレータ３１ａと論理素子３１ｂからなる出力異常検知回路３１、コンパレータ３２ａ，３２ｂとＲＳラッチ３２ｃ、論理素子３２ｄ、定電流素子３２ｅ，３２ｆ、論理素子３２ｇ、コンデンサ３２ｈからなる基準クロック発生回路３２、フリップフロップ３３ａ〜３３ｄからなる分周回路３３のそれぞれにリセットをかけることにより誤動作を防止する。
【００５８】
尚、分周回路３３は、出力異常検知回路３１からの出力異常検出信号でリセットを行うが、この出力異常検出信号は、ＲＥＳＥＴ信号（２）との合成信号になっているため上記のような記載をしている。
【００５９】
次に、第４の実施例について図１２〜１４を用いて説明する。
【００６０】
図１２は、本発明に係わるタイマーラッチ回路の第４の回路構成例を示す回路図であり、図１３は、本発明に係わるタイマーラッチ回路の第４の構成例を示すブロック図、図１４は、図１におけるタイマーラッチ回路の他の動作構成例を示すブロック図である。
【００６１】
図１２〜１４で示す例では、タイマーを設定するために、図１０，１１で示した例と同様に、カウンターを用いた回路構成になっており、また、ＲＥＳＥＴ信号（２）をインバータにより反転して用いている。尚、図１２に示す基準クロック発生回路４２と分周回路４３の内部構成は、図１０で示した例と同じで符号のみが相違しており、出力異常検知回路４１では、図１０で示した出力異常検知回路３１における論理素子３１ｂが除かれた構成となっている。
【００６２】
このＲＥＳＥＴ信号（２）の定義、および、回路動作に関しては、図１０，１で説明した第２の実施例と同様で、スイッチング出力ラッチ回路４４のリセットに用いるＲＥＳＥＴ信号（１）以外のＲＥＳＥＴ信号（２）を用いて、出力異常検知回路４１、基準クロック発生回路４２、分周回路４３のそれぞれにリセットをかけることにより誤動作を防止する。
【００６３】
尚、図１４においては、図１２における回路の別回路例として、基準クロック発生回路４２の動作開始信号に、出力異常検知回路４１からの出力異常検出信号を用い、クロック開始のリセットに、ＲＥＳＥＴ信号（１）を用いたものである。
【００６４】
次に、第５の実施例について図１５〜１７を用いて説明する。
【００６５】
図１５は、本発明に係わるタイマーラッチ回路の第５の回路構成例を示す回路図であり、図１６は、本発明に係わるタイマーラッチ回路の第５の構成例を示すブロック図、図１７は、図１５および図１６におけるタイマーラッチ回路の動作例を示す説明図である。
【００６６】
本例では、図２４で述べたような誤動作時に、遅延時間を設定する回路（短絡誤動作防止機能付遅延時間回路５２）がリセットされることのないように、スイッチング素子５２ｃのオン抵抗を最適化して短絡誤動作防止機能を追加したことを特徴としている。尚、出力異常検知回路５１と短絡誤動作防止機能付遅延時間回路５２およびスイッチング出力ラッチ回路５３の内部構成は、図１における出力異常検知回路１と遅延時間回路２およびスイッチング出力ラッチ回路３と同じであり、符号のみが相違している。
【００６７】
ラッチの動作図を図１７に示しており、入力電源ＶＩＮの短絡を検出することによって電荷をコンデンサにチャージし上昇するＤｅｌａｙ信号が、誤動作時のような瞬間的なリセットでは遅延時間設定回路５２がリセットされることはなく、また逆に、入力電源ＶＩＮの電圧がある一定時間完全にＵＶＬＯ電圧（ＲＥＳＥＴ信号検出）以下になった場合にはＤｅｌａｙ信号のリセット動作を行うことが可能な構成になっている。
【００６８】
以上、図１〜図１７を用いて説明したように、本例では、入出力間に直列に接続されたコイルおよびダイオードと、コイルおよびダイオードの接続点と接地との間に接続されたスイッチング素子と有するＤＣ／ＤＣコンバータに設けられ、デッドタイムコントロール電圧を設定して昇圧ＰＷＭによるスイッチング素子のスイッチング制御を行うと共に出力電圧の異常を検出してスイッチング制御を停止する保護回路において、出力電圧の異常を検出してスイッチング制御を停止するものとして、タイマーラッチ回路を設け、このタイマーラッチ回路に、出力電圧の異常を検出して検知信号を出力する異常検知回路１と、この異常検知回路１からの検知信号を所定時間遅らせてディレイ信号として出力する遅延時間回路２と、この遅延時間回路２からのディレイ信号に基づきスイッチング素子の発振制御を停止するラッチ信号を生成して出力するラッチ回路３とを設け、一時的な入力電源電圧の低下に伴うリセット動作を、遅延時間回路２に対して無効にする構成としている。
【００６９】
例えば、遅延時間回路のリセットに用いるＲＥＳＥＴ信号（２）を、保護回路全体のリセットに用いるＲＥＳＥＴ信号（１）より低い電圧で生成する、あるいは、出力異常検知回路１が出力する異常検知信号をＲＥＳＥＴ信号（２）として遅延時間回路２のリセットに用いる、あるいは、遅延時間回路２自体に設けたリセット用のスイッチング素子のオン抵抗の設定で、遅延時間回路２のリセットを遅らせる。
【００７０】
このようにすることにより、昇圧回路において電子回路に短絡などの異常が発生し過電流が流れ、入力電源の電圧が減少し、保護回路のリセットが瞬間的に行われたときでさえ、ある一定時間をもったタイマーラッチ型保護回路を正常に動作させることができ、短絡時の誤動作を防ぐことができる。
【００７１】
尚、本発明は、図１〜図１７を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＤＣ／ＤＣコンバータに設ける保護回路、および、この保護回路に設けるタイマーラッチ回路を例に説明したが、ＤＣ／ＤＣコンバータ以外の装置・機器に設ける保護回路、保護回路以外の装置に設けるタイマーラッチ回路にも適用できる。
【００７２】
また、例えば、図１に示す構成において、出力異常検知回路１と遅延時間回路２のそれぞれに、リセット用信号を遅延させる手段としてコンデンサとコンパレータ等を設け、ＲＥＳＥＴ信号（２）の代わりに、ＲＥＳＥＴ信号（１）を入力することで、特に、遅延時間回路２に対して、一時的な入力電源電圧の低下に伴うリセット動作を無効にする構成としても良い。
【００７３】
【発明の効果】
本発明によれば、例えば、ＤＣ／ＤＣコンバータの負荷側の短絡等に起因する、当該ＤＣ／ＤＣコンバータに設けたタイマーラッチ型保護回路の動作不良を回避することができ、これらのタイマーラッチ型保護回路およびそれを設けたＤＣ／ＤＣコンバータの信頼性を向上させることで可能である。
【図面の簡単な説明】
【図１】本発明に係わるタイマーラッチ回路の第１の回路構成例を示す回路図である。
【図２】本発明に係わるタイマーラッチ回路の第１の構成例を示すブロック図である。
【図３】図１および図２におけるタイマーラッチ回路の第１の動作例を示す説明図である。
【図４】図１および図２におけるタイマーラッチ回路の第２の動作例を示す説明図である。
【図５】図１および図２におけるタイマーラッチ回路の第３の動作例を示す説明図である。
【図６】本発明に係わるタイマーラッチ回路の第２の回路構成例を示す回路図である。
【図７】本発明に係わるタイマーラッチ回路の第２の構成例を示すブロック図である。
【図８】図６および図７におけるタイマーラッチ回路の第１の動作例を示す説明図である。
【図９】図６および図７におけるタイマーラッチ回路の第２の動作例を示す説明図である。
【図１０】本発明に係わるタイマーラッチ回路の第３の回路構成例を示す回路図である。
【図１１】本発明に係わるタイマーラッチ回路の第３の構成例を示すブロック図である。
【図１２】本発明に係わるタイマーラッチ回路の第４の回路構成例を示す回路図である。
【図１３】本発明に係わるタイマーラッチ回路の第４の構成例を示すブロック図である。
【図１４】図１におけるタイマーラッチ回路の他の動作構成例を示すブロック図である。
【図１５】本発明に係わるタイマーラッチ回路の第５の回路構成例を示す回路図である。
【図１６】本発明に係わるタイマーラッチ回路の第５の構成例を示すブロック図である。
【図１７】図１５および図１６におけるタイマーラッチ回路の動作例を示す説明図である。
【図１８】従来のＤＣ／ＤＣコンバータの構成例を示す回路図である。
【図１９】従来の短絡保護回路を設けたＤＣ／ＤＣコンバータの構成例を示す回路図である。
【図２０】従来の短絡保護回路の構成例を示す回路図である。
【図２１】従来の短絡保護回路の他の構成例を示す回路図である。
【図２２】図２０および図２１における短絡保護回路の動作例を示す説明図である。
【図２３】図１８におけるＤＣ／ＤＣコンバータの短絡状態での電流経路を示す説明図である。
【図２４】図２０および図２１における従来のタイマーラッチ型保護回路の動作不具合例を示す説明図である。
【図２５】図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の回路構成を示す回路図である。
【図２６】図２５におけるタイマーラッチ回路の構成を示すブロック図である。
【図２７】図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の他の回路構成を示す回路図である。
【図２８】図２７におけるタイマーラッチ回路の構成を示すブロック図である。
【符号の説明】
１，２１，３１，４１，５１，６１，７１：出力異常検知回路、２，２２，３２，６２：遅延時間回路、３，２３，３４，４４，５３，６３，７３：スイッチング出力ラッチ回路、１ａ，２ｅ，２１ａ，３１ａ，３２ａ，３２ｂ，４１ａ，４２ａ，４２ｂ，５１ａ，５２ｅ，６１ａ，６２ｅ，７１ａ，７２ａ，７２ｂ：コンパレータ、１ｂ，２ｂ，２１ｂ，２２ｂ，３２ｇ，３５，４２ｇ，４５，５１ｂ，５２ｂ，６１ｂ，６２ｂ，７２ｇ，７５：インバータ、１ｃ，３１ｂ，３２ｄ，３４ａ，４２ｄ，４４ａ，５１ｃ，６１ｃ，７１ｂ，７２ｄ，７４ａ：論理素子、２ａ，２２ａ，３２ｅ，３２ｆ，４２ｅ，４２ｆ，５２ａ，６２ａ，７２ｅ，７２ｆ：定電流素子、２ｃ，２２ｃ，５２ｃ，６２ｃ：トランジスタ、２ｄ，２２ｄ，３２ｈ，４２ｈ，５２ｄ，６２ｄ，７２ｈ：コンデンサ、３ａ，２３ａ，３２ｃ，３４ｂ，４２ｃ，４４ｂ，５３ａ，６３ａ，７２ｃ，７４ｂ：ＲＳラッチ、３３ａ〜３３ｄ，４３ａ〜４３ｄ，７３ａ〜７３ｄ：フリップフロップ、３２，４２，７２：基準クロック発生回路、３３，４３，７３：分周回路、５２：短絡誤動作防止機能付遅延時間回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a DC / DC converter that converts a DC input power supply to a predetermined DC output power supply, a protection circuit thereof, and a timer latch circuit, and in particular, efficiently solves a malfunction of a latch operation when an abnormality such as a short circuit on a load side is detected. The present invention relates to a technique suitable for avoiding the problem.
[0002]
[Prior art]
In recent years, a DC / DC converter is used as a power source for portable devices that are widely used, and this DC / DC converter is generally provided with a voltage detection type short-circuit protection circuit.
[0003]
This short-circuit protection circuit monitors the output voltage, detects that the output voltage has dropped when the load is short-circuited, etc., and turns off the switching transistor provided in the DC / DC converter. The conventional DC / DC converter and short circuit protection circuit will be described below.
[0004]
18 is a circuit diagram showing a configuration example of a conventional DC / DC converter, FIG. 19 is a circuit diagram showing a configuration example of a DC / DC converter provided with a conventional short-circuit protection circuit, and FIG. FIG. 21 is a circuit diagram showing another configuration example of the conventional short-circuit protection circuit, and FIG. 22 is an explanatory diagram showing an operation example of the short-circuit protection circuit in FIG. 20 and FIG. FIG. 23 is an explanatory diagram showing a current path in a short circuit state of the DC / DC converter in FIG.
[0005]
FIG. 18 shows the basic configuration of the step-up operation portion of the step-up DC / DC converter. When the transistor NMOS is in the ON state, a switch current flows from the input voltage VIN to the coil Coil, and energy is accumulated in the coil. When the transistor is turned off, the energy accumulated in the coil is superimposed on the input voltage and rectified by the diode Diode, and the output is smoothed by the capacitor COUT to perform the boosting operation.
[0006]
In particular, in a step-up PWM (Pulse-Width Modulation) type DC / DC converter, a dead time control (DTC) voltage is set to determine the maximum pulse width.
[0007]
In the power supply circuit using this step-up DC / DC converter, the output level or feedback voltage of the amplifier is monitored, and the switching operation is stopped when the output voltage abnormal state continues for a certain period of time (TDLY). A DC / DC controller with a latch-type protection circuit is used.
[0008]
The DC / DC controller with a timer latch type protection circuit in FIG. 19 monitors the output voltage of the DC / DC converter and, for example, detects an abnormal drop in the output voltage for a certain period of time, and turns off the switching transistor by the EXT signal. .
[0009]
20 shows a basic circuit configuration of a timer latch protection circuit that monitors the output level of the amplifier, and FIG. 21 shows a basic circuit configuration of a timer latch protection circuit that monitors the feedback voltage (VFB).
[0010]
20 and 21, Vref (0) is a reference voltage to be compared with the feedback voltage. The latch operation of these timer latch type protection circuits is shown in FIG.
[0011]
FIG. 22 shows an example of a normal latch operation of the timer latch type protection circuit, and the DC / DC controller determines a duty from the output of the amplifier, the DTC and the triangular wave (OSC), and generates an EXT signal. However, when the output of the DC / DC converter reaches a predetermined value, the output of the amplifier decreases, the duty becomes constant, and a stable state is achieved.
[0012]
Here, if the output voltage of the DC / DC converter decreases due to some abnormality, the output of the amplifier rises. If the abnormal state of the amplifier output continues for a certain period of time (TDLY), the timer latch circuit operates to enter the latch state, and switching Stop operation. Further, when the input power is turned off and the input voltage VIN decreases to a predetermined value, a reset signal is output.
[0013]
As described above, a latch-type protection circuit that stops a switching operation when an electrical abnormality such as a short circuit occurs in various electronic circuits that require power supply is used. A technique for providing a circuit capable of interrupting an output current in a step-up DC / DC converter by using this in a short-circuit state is described in, for example, Japanese Patent Laid-Open Nos. 7-194100 and 7-95764. Yes. As another means, a fuse is inserted in the input stage of the electronic circuit, and the fuse is melted by an excessive current to cut off the supply of power to the electronic circuit.
[0014]
20 and 21, in general, in order to prevent malfunction at a low voltage and malfunction of the latch circuit, a latch circuit at power-on by a signal at power-on (for example, UVLO release signal) is used. It is configured to always reset.
[0015]
Problems in the configuration described above will be described below. As shown in FIG. 23, in the step-up DC / DC converter circuit, the input power source and the output unit are connected in series by a coil and a diode, and when an abnormality such as a short circuit occurs in the electronic circuit and an overcurrent flows, the input power source The voltage at VIN decreases.
[0016]
In addition, when the short circuit occurs, the duty increases due to the PWM operation to increase the output voltage in the protection circuit, thereby reducing the total impedance (the combined resistance due to the switch resistance and the short circuit) and further reducing the input voltage VIN. To do.
[0017]
In this way, when the input voltage VIN decreases below a certain value, a RESET signal for resetting the timer latch type protection circuit is output, and when an abnormality such as a short circuit is detected, the timer latch operation does not operate normally, and the switching transistor Switching operation cannot be stopped. As a result, there may be a problem that the output current cut-off circuit in the circuit configuration shown in the above-mentioned Japanese Patent Application Laid-Open Nos. 7-194100 and 7-95764 does not work.
[0018]
FIG. 24 is an explanatory diagram showing an operation failure example of the conventional timer latch type protection circuit shown in FIGS.
[0019]
As shown in FIG. 24, when the input voltage VIN falls below the UVLO voltage, this is detected by a low voltage malfunction prevention (UVLO) circuit not shown in FIG. A RESET signal for initializing the timer latch circuit is output.
[0020]
The DTC signal having the soft start function must be reset and restarted by the UVLO signal. As a result, the switching operation of the switching transistor is instantaneously stopped, and the current flowing into the switch is reduced, whereby the input voltage is recovered to the UVLO voltage or higher.
[0021]
Thereafter, as the duty becomes thicker, the input voltage decreases and again falls below the UVLO voltage. Since the timer latch circuit is repeatedly initialized by this operation, the normal latch operation is not shown as described above, and the output current cutoff circuit as described above does not operate normally.
[0022]
25 is a circuit diagram showing a circuit configuration of a timer latch circuit provided in the timer latch type protection circuit in FIGS. 20 and 21, and FIG. 26 is a block diagram showing a configuration of the timer latch circuit in FIG. FIG. 28 is a circuit diagram showing another circuit configuration of the timer latch circuit provided in the timer latch type protection circuit in FIGS. 20 and 21, and FIG. 28 is a block diagram showing the configuration of the timer latch circuit in FIG.
[0023]
As shown in FIGS. 25 and 26, the timer latch circuit includes an output abnormality detection circuit 61, a delay time circuit 62, and a switching output latch circuit 63. In the output abnormality detection circuit 61, the output of the amplifier in FIG. 21), for example, an abnormality in the output voltage of the DC / DC converter is detected.
[0024]
The delay time circuit 62 charges the capacitor C and operates as a timer by using the time to reach a certain constant voltage Vref (1). The delay time circuit 62 is delayed for a predetermined time and latched based on the abnormality detection. Is output to the switching output latch circuit 63.
[0025]
In another configuration of the timer latch circuit shown in FIGS. 27 and 28, a counter circuit including a reference clock generation circuit 72 and a frequency divider circuit 73 is used instead of the delay time circuit 62 in FIGS.
[0026]
In this circuit, a reference clock is generated by a reference clock generation circuit 72 using a constant voltage of Vref (2), (3), an RS latch, and the like, and a frequency divider configured by a counter composed of a predetermined number of FFs (flip-flop circuits). By using the circuit, a timer longer than that shown in FIGS. 25 and 26 can be realized with a small area.
[0027]
In the timer latch circuit shown in FIGS. 25 to 28, output abnormality detection circuits 61 and 71, a delay time circuit 62, a reference clock generation circuit 72, a frequency divider circuit 73, and a switching output latch circuit are provided in order to prevent malfunction at the time of startup. The same RESET signal is used for each of 63 and 74. As a result, as described with reference to FIG. 24, the latch operation becomes abnormal by repeatedly dropping the input voltage VIN below the UVLO voltage and recovering it above the UVLO voltage.
[0028]
[Problems to be solved by the invention]
The problem to be solved is that the conventional technique cannot avoid the malfunction of the timer latch type protection circuit provided in the DC / DC converter due to a short circuit on the load side of the DC / DC converter. It is.
[0029]
An object of the present invention is to solve these problems of the prior art and improve, for example, the reliability of a timer latch type protection circuit and a DC / DC converter provided with the same.
[0030]
[Means for Solving the Problems]
To achieve the above object, the present invention provides a DC / DC converter having a coil and a diode connected in series between the input and output, and a switching element connected between a connection point of the coil and the diode and the ground. Provided as a protection circuit for setting the dead time control voltage and performing switching control of the switching element by step-up PWM and detecting the abnormality of the output voltage and stopping the switching control, detecting the abnormality of the output voltage and detecting signal An abnormality detection circuit that outputs a delay time circuit that delays a detection signal from the abnormality detection circuit for a predetermined time and outputs it as a delay signal, and a latch that stops oscillation control of the switching element based on the delay signal from the delay time circuit A latch circuit that generates and outputs a signal and a temporary decrease in input power supply voltage A reset operation, characterized by being configured to have a means for disabling to said delay circuit.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0032]
FIG. 1 is a circuit diagram showing a first circuit configuration example of a timer latch circuit according to the present invention, FIG. 2 is a block diagram showing a first configuration example of a timer latch circuit according to the present invention, and FIG. FIG. 4 is an explanatory diagram showing a first operation example of the timer latch circuit in FIGS. 1 and 2, FIG. 4 is an explanatory diagram showing a second operation example of the timer latch circuit in FIGS. 1 and 2, and FIG. FIG. 3 is an explanatory diagram illustrating a third operation example of the timer latch circuit in FIGS. 1 and 2.
[0033]
The timer latch circuit having the configuration shown in FIGS. 1 and 2 is provided, for example, in the timer latch type protection circuit provided in the DC / DC converter shown in FIG. 19 in the description of the prior art. Even when a short circuit occurs and the input voltage becomes instantaneously below the UVLO voltage, the timer latch type protection circuit operates normally and the output current can be cut off.
[0034]
That is, the timer latch type protection circuit provided in the DC / DC converter that outputs the voltage after adjusting the supplied voltage by changing the ratio of the ON / OFF period of the switching transistor is the detection voltage obtained by dividing the output voltage. An error amplifier that amplifies and outputs the difference from the reference voltage, the upper limit value of the output voltage of this error amplifier and the duty ratio of the switching transistor, and the voltage value that determines the soft start time, whichever is lower And the sawtooth voltage OSC are compared to each other and a PWM converter that controls the switching of the switching transistor, and the timer latch circuit of this example.
[0035]
As shown in FIGS. 1 and 2, the timer latch circuit of this example includes an output abnormality detection circuit 1, a delay time circuit 2, and a switching output latch circuit 3.
[0036]
The output abnormality detection circuit 1 includes a comparator (comparator) 1a that outputs a comparison result between the output voltage (amplifier output) of the DC / DC converter and the reference voltage Vref, and an inverter 1b that inverts the input RESET signal (2). The logic element 1c outputs the output abnormality detection result (abnormal signal) by inverting the logical product result of the comparator 1a and the inverter 1b.
[0037]
The delay time circuit 2 is a switching circuit that performs a switching operation based on the input of the RESET signal (2) and the logic element 2b that stabilizes and inverts the output signal from the output abnormality detection circuit 1 based on the constant current element 2a. A transistor 2c, a capacitor 2d for accumulating outputs from the logic element 2b and generating a delay signal, and a comparator 2e for outputting a signal (abnormality notification signal) for notifying that the delay signal has become equal to or higher than a predetermined voltage Vref (1). Have.
[0038]
The switching output latch circuit 3 generates a latch signal for stopping the switching operation of the DC / DC converter based on the signal (abnormality notification signal) from the delay time circuit 2 and also based on the RESET signal (1). It has an RS latch 3a that performs a reset operation.
[0039]
As described above, the output abnormality detection circuit 1 compares the output voltage of the error amplifier with the predetermined voltage Vref and outputs an abnormality detection signal (output abnormality detection) when the output voltage exceeds the predetermined voltage. The delay time circuit 2 accumulates the comparison output of the comparator 1a in the capacitor 2d, delays the time until the accumulated value exceeds a predetermined voltage Vref (1) by comparison in the comparator 2e, and outputs the delay output (Delay). On the basis of the signal), the switching output latch circuit 3 outputs a latch signal for turning off the switching transistor in the RS latch 3.
[0040]
In this example, in order to prevent a malfunction due to a decrease in input voltage (shown in FIG. 24 of the prior art) of a timer latch type protection circuit having a timer latch circuit having such a configuration, a normal malfunction prevention and latch circuit is provided. The output abnormality detection circuit 1 and the delay time circuit 2 are reset by a RESET signal (2) other than a RESET signal (1) (for example, a UVLO signal) at the time of turning on the power to prevent a malfunction.
[0041]
Thus, by using a signal other than the RESET signal (1) voltage for the RESET signal (2) for the output abnormality detection circuit 1 and the delay time circuit 2, the input voltage is instantaneously less than the RESET signal (1) voltage. Even when the time has fallen to, the timer (delay time circuit 2) can be monitored without stopping.
[0042]
This RESET signal (2) is characterized by a rise at the same or earlier as the RESET signal (1) at the rise of the power supply in order to prevent a malfunction at the time of power-on and a malfunction at the time of short circuit on the DC / DC converter output side. When the short circuit occurs, a voltage (for example, a voltage set to be lower than the UVLO voltage) that is not reset for a certain period of time or a certain voltage even when the input voltage VIN becomes equal to or lower than the voltage for outputting the RESET signal (1) is selected.
[0043]
The set value of this voltage is a malfunction of the input voltage VIN rising above the RESET signal (1) generation voltage when the input voltage VIN becomes the RESET signal (1) generation voltage or less and the DTC signal is initialized. The voltage level is set so that the input voltage VIN does not drop even when repeated. As for the delay time, a time that does not react to malfunction is set.
[0044]
In this way, by appropriately selecting the RESET signal (2), a normal latch operation is performed as shown in FIGS.
[0045]
In FIG. 3, when the input voltage VIN is lowered to the detection level for generating the RESET signal (1) to generate the RESET signal (1), and the DTC is initialized and the operation of increasing the input voltage VIN is repeated. However, the RESET signal (2) in the delay time circuit 2 is not generated, and the Delay signal by the capacitor C is normally generated.
[0046]
FIG. 4 shows a power-up and rise sequence when a signal equal to or lower than the generation start detection voltage of the RESET signal (1) is used as the generation start detection voltage of the RESET signal (2). The sequence of rising and falling of the power when the generation timing of the RESET signal (2) is given a certain delay time with respect to the generation timing of the RESET signal (1) is shown.
[0047]
Next, a second embodiment will be described with reference to FIGS.
[0048]
6 is a circuit diagram showing a second circuit configuration example of the timer latch circuit according to the present invention, FIG. 7 is a block diagram showing a second configuration example of the timer latch circuit according to the present invention, and FIG. FIG. 6 is an explanatory diagram showing a first operation example of the timer latch circuit in FIGS. 6 and 7, and FIG. 9 is an explanatory diagram showing a second operation example of the timer latch circuit in FIGS.
[0049]
The delay time circuit 22 and the switching output latch circuit 23 constituting the timer latch circuit in FIGS. 6 and 7 have the same configuration as that of the timer latch circuit in FIGS. As for the output abnormality detection circuit 21, the input function of the RESET signal (2) is removed.
[0050]
In the examples shown in FIGS. 6 and 7, the output of the output abnormality detection circuit 21 is used as the RESET signal (2) other than the RESET signal (1) (for example, the UVLO voltage signal). In this example, the output abnormality detection circuit 21 monitors the output of the amplifier.
[0051]
The operation of the timer latch circuit of this example is shown in FIGS. In this example, the relationship between the input power source VIN, the generation start detection voltage value of the RESET signal (1), the RESET signal (1), and the DTC signal is the same as the conventional one, but in this example, reference is made to the amplifier output. Based on the voltage Vref, the generation of the RESET signal (2) for resetting the operation of the delay time circuit 22 is controlled.
[0052]
In order to realize this circuit, the following operation check is required. First, as shown in FIG. 9, when the power supply voltage VIN rises, in order to prevent malfunction of the latch circuit, the reference voltage Vref needs to rise first with respect to the output of the amplifier, and when the power supply voltage VIN falls Therefore, it is necessary to design the output of the amplifier so as not to fall below the reference voltage Vref even at the detection start detection voltage of the RESET signal (1).
[0053]
That is, the reference voltage Vref circuit must be capable of operating at a low voltage, and the comparator that compares the output of the amplifier with the reference voltage Vref must also have a circuit configuration that can determine the output below the detection start detection voltage of the RESET signal (1). is there. By realizing this circuit configuration, it is possible to prevent malfunction during a short circuit.
[0054]
Next, a third embodiment will be described with reference to FIGS.
[0055]
FIG. 10 is a circuit diagram showing a third circuit configuration example of the timer latch circuit according to the present invention, and FIG. 11 is a block diagram showing a third configuration example of the timer latch circuit according to the present invention.
[0056]
In the example shown in FIGS. 10 and 11, a circuit configuration using a counter is used to set a timer. In this example, the RESET signal (2) shown in the examples in FIGS. 1 to 9 is inverted by an inverter.
[0057]
The definition of the RESET signal (2) and the circuit operation are the same as those in the first embodiment. Other than the RESET signal (1) used for resetting the switching output latch circuit 34 including the logic element 34a and the RS latch 34b. Using the RESET signal (2), the output abnormality detection circuit 31 including the comparator 31a and the logic element 31b, the comparators 32a and 32b, the RS latch 32c, the logic element 32d, the constant current elements 32e and 32f, the logic element 32g, and the capacitor 32h The malfunction is prevented by resetting each of the reference clock generating circuit 32 and the frequency dividing circuit 33 including the flip-flops 33a to 33d.
[0058]
The frequency divider 33 resets with the output abnormality detection signal from the output abnormality detection circuit 31. Since this output abnormality detection signal is a composite signal with the RESET signal (2), It is described.
[0059]
Next, a fourth embodiment will be described with reference to FIGS.
[0060]
FIG. 12 is a circuit diagram showing a fourth circuit configuration example of the timer latch circuit according to the present invention, FIG. 13 is a block diagram showing a fourth configuration example of the timer latch circuit according to the present invention, and FIG. FIG. 5 is a block diagram showing another example of the operation configuration of the timer latch circuit in FIG. 1.
[0061]
In the examples shown in FIGS. 12 to 14, in order to set the timer, a circuit configuration using a counter is used as in the examples shown in FIGS. 10 and 11, and the RESET signal (2) is inverted by an inverter. It is used as. The internal configurations of the reference clock generation circuit 42 and the frequency dividing circuit 43 shown in FIG. 12 are the same as the example shown in FIG. 10 and only the reference numerals are different. The output abnormality detection circuit 41 is shown in FIG. In this configuration, the logic element 31b in the output abnormality detection circuit 31 is removed.
[0062]
The definition of the RESET signal (2) and the circuit operation are the same as those in the second embodiment described with reference to FIGS. 10 and 1, and a RESET signal other than the RESET signal (1) used for resetting the switching output latch circuit 44. Using (2), malfunction is prevented by resetting each of the output abnormality detection circuit 41, the reference clock generation circuit 42, and the frequency dividing circuit 43.
[0063]
In FIG. 14, as another circuit example of the circuit in FIG. 12, the output abnormality detection signal from the output abnormality detection circuit 41 is used as the operation start signal of the reference clock generation circuit 42, and the RESET signal is used to reset the clock start. (1) is used.
[0064]
Next, a fifth embodiment will be described with reference to FIGS.
[0065]
FIG. 15 is a circuit diagram showing a fifth circuit configuration example of the timer latch circuit according to the present invention, FIG. 16 is a block diagram showing a fifth configuration example of the timer latch circuit according to the present invention, and FIG. FIG. 17 is an explanatory diagram showing an operation example of the timer latch circuit in FIGS. 15 and 16.
[0066]
In this example, the on-resistance of the switching element 52c is optimized so that the circuit for setting the delay time (the delay time circuit 52 with a short circuit malfunction prevention function) is not reset in the case of a malfunction as described in FIG. This is characterized by the addition of a short-circuit malfunction prevention function. The internal configurations of the output abnormality detection circuit 51, the delay time circuit 52 with a short circuit malfunction prevention function, and the switching output latch circuit 53 are the same as those of the output abnormality detection circuit 1, the delay time circuit 2, and the switching output latch circuit 3 in FIG. Yes, only the sign is different.
[0067]
The operation diagram of the latch is shown in FIG. 17, and a delay signal that rises by charging the capacitor by detecting a short circuit of the input power supply VIN is delayed by a delay time setting circuit 52 in an instantaneous reset such as a malfunction. On the contrary, when the voltage of the input power source VIN is completely lower than the UVLO voltage (RESET signal detection) for a certain period of time, the delay signal can be reset. ing.
[0068]
As described above with reference to FIGS. 1 to 17, in this example, the coil and the diode connected in series between the input and output, and the switching element connected between the connection point of the coil and the diode and the ground. In a protection circuit that is provided in a DC / DC converter having a dead time control voltage and performs switching control of the switching element by step-up PWM and detects an abnormality in the output voltage and stops the switching control, an abnormality in the output voltage Is detected and the switching control is stopped, a timer latch circuit is provided, and the timer latch circuit detects an abnormality in the output voltage and outputs a detection signal, and the abnormality detection circuit 1 A delay time circuit 2 for delaying the detection signal by a predetermined time and outputting it as a delay signal, and the delay time circuit; And a latch circuit 3 for generating and outputting a latch signal for stopping the oscillation control of the switching element based on the delay signal from the delay time circuit 2 so as to perform a reset operation associated with a temporary decrease in the input power supply voltage on the delay time circuit 2 The configuration is disabled.
[0069]
For example, the RESET signal (2) used for resetting the delay time circuit is generated at a lower voltage than the RESET signal (1) used for resetting the entire protection circuit, or the abnormality detection signal output from the output abnormality detection circuit 1 is generated. The reset of the delay time circuit 2 is delayed by setting the on-resistance of the reset switching element provided in the delay time circuit 2 itself as the signal (2) for resetting the delay time circuit 2.
[0070]
By doing so, an abnormality such as a short circuit occurs in the electronic circuit in the booster circuit, overcurrent flows, the voltage of the input power supply decreases, and even when the protection circuit is reset instantaneously, a certain constant The timer latch type protection circuit with time can be operated normally, and malfunction at the time of short circuit can be prevented.
[0071]
In addition, this invention is not limited to the example demonstrated using FIGS. 1-17, In the range which does not deviate from the summary, various changes are possible. For example, the protection circuit provided in the DC / DC converter and the timer latch circuit provided in the protection circuit have been described as examples. However, the protection circuit provided in devices / equipment other than the DC / DC converter, the timer provided in devices other than the protection circuit It can also be applied to a latch circuit.
[0072]
Further, for example, in the configuration shown in FIG. 1, each of the output abnormality detection circuit 1 and the delay time circuit 2 is provided with a capacitor, a comparator, etc. as means for delaying the reset signal, and in place of the RESET signal (2), By inputting the signal (1), in particular, the delay time circuit 2 may be configured to invalidate the reset operation associated with the temporary decrease of the input power supply voltage.
[0073]
【The invention's effect】
According to the present invention, it is possible to avoid malfunction of the timer latch type protection circuit provided in the DC / DC converter due to, for example, a short circuit on the load side of the DC / DC converter. This is possible by improving the reliability of the protection circuit and the DC / DC converter provided with the protection circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first circuit configuration example of a timer latch circuit according to the present invention.
FIG. 2 is a block diagram showing a first configuration example of a timer latch circuit according to the present invention.
3 is an explanatory diagram showing a first operation example of the timer latch circuit in FIGS. 1 and 2. FIG.
4 is an explanatory diagram illustrating a second operation example of the timer latch circuit in FIGS. 1 and 2. FIG.
5 is an explanatory diagram showing a third operation example of the timer latch circuit in FIGS. 1 and 2. FIG.
FIG. 6 is a circuit diagram showing a second circuit configuration example of the timer latch circuit according to the present invention.
FIG. 7 is a block diagram showing a second configuration example of the timer latch circuit according to the present invention.
8 is an explanatory diagram showing a first operation example of the timer latch circuit in FIGS. 6 and 7. FIG.
9 is an explanatory diagram showing a second operation example of the timer latch circuit in FIGS. 6 and 7. FIG.
FIG. 10 is a circuit diagram showing a third circuit configuration example of the timer latch circuit according to the present invention.
FIG. 11 is a block diagram showing a third configuration example of the timer latch circuit according to the present invention.
FIG. 12 is a circuit diagram showing a fourth circuit configuration example of the timer latch circuit according to the present invention.
FIG. 13 is a block diagram showing a fourth configuration example of the timer latch circuit according to the present invention.
14 is a block diagram showing another operation configuration example of the timer latch circuit in FIG. 1. FIG.
FIG. 15 is a circuit diagram showing a fifth circuit configuration example of the timer latch circuit according to the present invention.
FIG. 16 is a block diagram showing a fifth configuration example of the timer latch circuit according to the present invention.
17 is an explanatory diagram showing an operation example of the timer latch circuit in FIGS. 15 and 16. FIG.
FIG. 18 is a circuit diagram showing a configuration example of a conventional DC / DC converter.
FIG. 19 is a circuit diagram showing a configuration example of a DC / DC converter provided with a conventional short circuit protection circuit.
FIG. 20 is a circuit diagram showing a configuration example of a conventional short-circuit protection circuit.
FIG. 21 is a circuit diagram showing another configuration example of a conventional short-circuit protection circuit.
22 is an explanatory diagram showing an operation example of the short circuit protection circuit in FIGS. 20 and 21. FIG.
23 is an explanatory diagram showing a current path in a short circuit state of the DC / DC converter in FIG. 18. FIG.
24 is an explanatory diagram showing an example of an operation failure of the conventional timer latch type protection circuit in FIGS. 20 and 21. FIG.
25 is a circuit diagram showing a circuit configuration of a timer latch circuit provided in the timer latch type protection circuit in FIGS. 20 and 21. FIG.
26 is a block diagram showing a configuration of a timer latch circuit in FIG. 25. FIG.
27 is a circuit diagram showing another circuit configuration of the timer latch circuit provided in the timer latch type protection circuit in FIGS. 20 and 21. FIG.
28 is a block diagram showing a configuration of a timer latch circuit in FIG. 27. FIG.
[Explanation of symbols]
1, 21, 31, 41, 51, 61, 71: output abnormality detection circuit, 2, 22, 32, 62: delay time circuit, 3, 23, 34, 44, 53, 63, 73: switching output latch circuit, 1a, 2e, 21a, 31a, 32a, 32b, 41a, 42a, 42b, 51a, 52e, 61a, 62e, 71a, 72a, 72b: Comparator, 1b, 2b, 21b, 22b, 32g, 35, 42g, 45, 51b, 52b, 61b, 62b, 72g, 75: Inverter, 1c, 31b, 32d, 34a, 42d, 44a, 51c, 61c, 71b, 72d, 74a: Logic elements, 2a, 22a, 32e, 32f, 42e, 42f , 52a, 62a, 72e, 72f: constant current elements, 2c, 22c, 52c, 62c: transistors, 2d, 22d, 32h, 2h, 52d, 62d, 72h: capacitor, 3a, 23a, 32c, 34b, 42c, 44b, 53a, 63a, 72c, 74b: RS latch, 33a-33d, 43a-43d, 73a-73d: flip-flop, 32, 42, 72: reference clock generating circuit, 33, 43, 73: frequency dividing circuit, 52: delay time circuit with short circuit malfunction prevention function.

Claims

Provided in a DC / DC converter having a coil and a diode connected in series between the input and output, and a switching element connected between the connection point of the coil and the diode and the ground, and setting a dead time control voltage A protection circuit that performs switching control of the switching element by step-up PWM and detects an abnormality of the output voltage to stop the switching control;
An abnormality detection circuit for detecting an abnormality in the output voltage and outputting a detection signal;
A delay time circuit that delays the detection signal from the abnormality detection circuit for a predetermined time and outputs it as a delay signal;
A latch circuit for generating and outputting a latch signal for stopping oscillation control of the switching element based on the delay signal from the delay time circuit;
When the input power supply voltage falls below a predetermined first set value, a RESET signal (1) is generated to reset the latch circuit,
When the input power supply voltage falls below a second set value lower than the first set value, a RESET signal (2) is generated and the delay time circuit is reset .
Have a reset control means,
The second set value is
When the input power supply voltage falls below the first set value and the DTC signal used for generating the step-up PWM is initialized, the operation of increasing the input power supply voltage to the first set value or more is repeated. A protection circuit characterized in that the input power supply voltage is set to a voltage level that does not drop during malfunction .

Provided in a DC / DC converter having a coil and a diode connected in series between the input and output, and a switching element connected between the connection point of the coil and the diode and the ground, and setting a dead time control voltage A protection circuit that performs switching control of the switching element by step-up PWM and detects an abnormality of the output voltage to stop the switching control;
An abnormality detection circuit for detecting an abnormality in the output voltage and outputting a detection signal;
A delay time circuit that delays the detection signal from the abnormality detection circuit for a predetermined time and outputs it as a delay signal;
A latch circuit for generating and outputting a latch signal for stopping oscillation control of the switching element based on the delay signal from the delay time circuit;
When the input power supply voltage falls below a predetermined set value, a RESET signal (1) is generated to reset the latch circuit,
After the input power supply voltage generates the RESET signal (1), the RESET signal (2) is generated after a predetermined fixed time and the delay time circuit is reset .
Have a reset control means,
The fixed time is
During a malfunction in which the input power supply voltage drops below the set value and the DTC signal used to generate the boost PWM is initialized, the input power supply voltage rises above the set value and is repeatedly operated. A protection circuit characterized in that it is set at a time when the signal (2) is not generated .

The protection circuit according to claim 2,
The protection circuit according to claim 1, wherein the predetermined time is set by an on-resistance of a reset switching element provided in the delay time circuit.

A protection circuit according to any one of claims 1 to 3,
The protection circuit characterized in that the reset control means raises the RESET signal (2) earlier than the RESET signal (1) or simultaneously with the RESET signal (1) when power is turned on.

A protection circuit according to any one of claims 1 to 4,
An error amplifier that amplifies and outputs the difference from the reference voltage of the detection voltage obtained by dividing the output voltage,
The abnormality detection circuit detects the abnormality of the output voltage by comparing the output voltage of the error amplifier with a predetermined voltage,
The reset control means uses a detection signal output from the abnormality detection circuit to reset the delay time circuit,
The rise of the predetermined voltage of the abnormality detection circuit at the rise of the input power supply voltage is set before the error amplifier output, and
A protection circuit, wherein when the input power supply voltage drops and the reset control means generates the RESET signal (1), the predetermined voltage of the abnormality detection circuit is set to be lower than the error amplifier output.

A protection circuit according to any one of claims 1 to 5,
The delay circuit includes a reference clock circuit and a counter circuit.

A DC / DC converter comprising the protection circuit according to claim 1.

A timer latch circuit that generates a latch signal used for output control of a signal from a signal generation source circuit,
A timer latch circuit comprising the abnormality detection circuit, the delay time circuit, the latch circuit, and the reset control means in the protection circuit according to any one of claims 1 to 6.