JP4967395B2 - Semiconductor integrated circuit - Google Patents

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Description

本発明は、入力端子に通常の入力機能とモード切り替え機能の２つの機能を持たせて端子数を削減することのできる半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit capable of reducing the number of terminals by providing an input terminal with two functions of a normal input function and a mode switching function.

半導体集積回路（以下ＩＣと記す）の中には、試験時間短縮や不良検出率の向上を目的として、本来の機能を実行させる通常動作モードとは異なるテストモードをもつものがある。例えば、動作に長い時間を要する回路要素については、実動作時間で出荷テストを行おうとするとテスト時間が非現実的なものになったり、コストに悪影響を与えたりするため、テストモードにおいて当該回路要素の動作時間を短縮させることが行われる。このような実動作時間が長い回路要素をもつＩＣとしては、タイマーラッチ回路をもつ電源制御ＩＣがある（例えば、特許文献１参照）。   Some semiconductor integrated circuits (hereinafter referred to as ICs) have a test mode different from the normal operation mode in which the original function is executed for the purpose of shortening the test time and improving the defect detection rate. For example, for a circuit element that requires a long time to operate, the test time may become unrealistic or adversely affect costs if a shipping test is performed during the actual operation time. The operation time is shortened. As an IC having such a circuit element having a long actual operation time, there is a power supply control IC having a timer latch circuit (see, for example, Patent Document 1).

タイマーラッチ回路をもつ電源制御ＩＣおよび当該電源制御ＩＣを用いたスイッチング電源について、図４，５により説明を行う。図４は入力電圧ＶＤＤより出力電圧Ｖｏを生成して負荷Ｚに供給するＰＷＭ（パルス幅変調）方式の降圧型ＤＣ／ＤＣコンバータである。このＤＣ／ＤＣコンバータは電源制御ＩＣ（半導体集積回路）１，インダクタＬ，コンデンサＣｏおよび電圧設定用のフィードバック手段となる抵抗Ｒ１，Ｒ２を有している。また、電源制御ＩＣ１は、誤差増幅器ＥｒｒＡＭＰ，三角波Ｖｏｓｃを生成する発振器（発振回路）ＯＳＣ１，ＰＷＭコンパレータＰＷＭＣ、スイッチング素子であるＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ＰＭ１（以下、ＰチャネルＭＯＳトランジスタＰＭ１と記す），同期整流方式の転流素子としてのＮチャネルＭＯＳＦＥＴ・ＮＭ１（以下、ＮチャネルＭＯＳトランジスタＮＭ１と記す），ＰＷＭコンパレータＰＷＭＣの出力に従いＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１を駆動するドライブ回路ＤＲＶ，基準電圧Ｖｒｅｆを生成する基準電圧源Ｖｒｅｆ，基準電圧ＶＬｏを生成する基準電圧源ＶＬｏ，コンパレータ（比較器）ＣＭＰＬｏ，タイマーラッチ回路２，入力端子ＦＢおよび出力端子ＯＵＴを有している。   A power supply control IC having a timer latch circuit and a switching power supply using the power supply control IC will be described with reference to FIGS. FIG. 4 shows a PWM (pulse width modulation) step-down DC / DC converter that generates an output voltage Vo from an input voltage VDD and supplies the output voltage Vo to a load Z. This DC / DC converter has a power supply control IC (semiconductor integrated circuit) 1, an inductor L, a capacitor Co, and resistors R1 and R2 serving as feedback means for voltage setting. The power control IC 1 includes an error amplifier ErrAMP, an oscillator (oscillation circuit) OSC1 that generates a triangular wave Vosc, a PWM comparator PWMC, and a P-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor) PM1 (hereinafter referred to as a P-channel MOS transistor). PM1), N-channel MOSFET NM1 (hereinafter referred to as N-channel MOS transistor NM1) as a commutating element of synchronous rectification, and P-channel MOS transistor PM1 and N-channel MOS transistor NM1 are driven according to the output of PWM comparator PWMC Drive circuit DRV, reference voltage source Vref for generating reference voltage Vref, reference voltage source VLo for generating reference voltage VLo, comparator (comparator) CMPLo, timer latch circuit 2, input It has a force terminal FB and an output terminal OUT.

誤差増幅器ＥｒｒＡＭＰの非反転入力端子には基準電圧Ｖｒｅｆが入力され、出力端子と反転入力端子の間には位相補償素子として抵抗Ｒ３およびコンデンサＣ１が接続されている。ＰＷＭコンパレータＰＷＭＣの非反転入力端子には誤差増幅器ＥｒｒＡＭＰの出力信号Ｖｅｒｒが入力され、反転入力端子には三角波Ｖｏｓｃが入力される。ＰＷＭコンパレータＰＷＭＣは誤差増幅器ＥｒｒＡＭＰの出力信号Ｖｅｒｒと三角波Ｖｏｓｃを比較し、三角波Ｖｏｓｃの信号レベルの方が小さければＨ（ハイレベル）を、三角波Ｖｏｓｃの信号レベルの方が大きければＬ（ローレベル）をＰＷＭ信号としてドライブ回路ＤＲＶに出力するものである。ＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１のドレインは互いに接続されるとともにインダクタＬの一端に接続されている。またＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１のソースにはそれぞれ入力電圧ＶＤＤおよび接地電位（ＧＮＤ）が接続されている。インダクタＬの他端は出力端子ＯＵＴに接続されている。出力端子ＯＵＴとＧＮＤの間にはコンデンサＣｏおよび抵抗Ｒ１，Ｒ２の直列回路が並列に接続されている。抵抗Ｒ１とＲ２の接続点の電位はフィードバック信号Ｖｆｂとして、入力端子ＦＢを介して誤差増幅器ＥｒｒＡＭＰの反転入力端子へ入力される。またＤＣ／ＤＣコンバータの負荷として、出力端子ＯＵＴに負荷Ｚが接続されている。   A reference voltage Vref is input to the non-inverting input terminal of the error amplifier ErrAMP, and a resistor R3 and a capacitor C1 are connected as a phase compensation element between the output terminal and the inverting input terminal. The output signal Verr of the error amplifier ErrAMP is input to the non-inverting input terminal of the PWM comparator PWMC, and the triangular wave Vosc is input to the inverting input terminal. The PWM comparator PWMC compares the output signal Verr of the error amplifier ErrAMP with the triangular wave Vosc. If the signal level of the triangular wave Vosc is smaller, H (high level), and if the signal level of the triangular wave Vosc is larger, L (low level). As a PWM signal to the drive circuit DRV. The drains of P-channel MOS transistor PM1 and N-channel MOS transistor NM1 are connected to each other and to one end of inductor L. An input voltage VDD and a ground potential (GND) are connected to the sources of the P channel MOS transistor PM1 and the N channel MOS transistor NM1, respectively. The other end of the inductor L is connected to the output terminal OUT. A series circuit of a capacitor Co and resistors R1 and R2 is connected in parallel between the output terminal OUT and GND. The potential at the connection point between the resistors R1 and R2 is input as a feedback signal Vfb to the inverting input terminal of the error amplifier ErrAMP via the input terminal FB. A load Z is connected to the output terminal OUT as a load of the DC / DC converter.

以下、簡単にこのＤＣ／ＤＣコンバータの動作を説明する。誤差増幅器ＥｒｒＡＭＰは基準電圧Ｖｒｅｆとフィードバック信号Ｖｆｂの差を増幅した誤差信号ＶｅｒｒをＰＷＭコンパレータＰＷＭＣに入力する。ＰＷＭコンパレータＰＷＭＣは誤差信号Ｖｅｒｒと三角波Ｖｏｓｃを比較することにより、周期は一定であるが１周期内のＨとＬの割合が誤差増幅器ＥｒｒＡＭＰの出力により変化する方形波パルス（ＰＷＭ信号）をドライブ回路ＤＲＶを介してＰチャネルＭＯＳトランジスタＰＭ１のゲートに出力する。すなわち、（Ｖｒｅｆ−Ｖｆｂ）が大きい（小さい）ほど１周期内のＰチャネルＭＯＳトランジスタＰＭ１がオン（導通）する期間が長く（短く）なるような方形波パルスを生成し、インダクタＬに蓄積するエネルギを大きく（小さく）することにより出力電圧ＶＯを一定に保つ。ＮチャネルＭＯＳトランジスタＮＭ１のゲートにも同様に方形波パルスが出力される。基本的にはＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１のゲートに出力される方形波パルスは同相であるが、ＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１が同時にオンして貫通電流が流れることがないように、ドライブ回路ＤＲＶで両方オフの期間であるデッドタイムを設ける。ＤＣ／ＤＣコンバータの動作安定時では、誤差増幅器ＥｒｒＡＭＰの反転入力端子と非反転入力端子が仮想短絡することにより、出力電圧ＶｏはＶｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ１となる。 The operation of this DC / DC converter will be briefly described below. The error amplifier ErrAMP inputs an error signal Verr obtained by amplifying the difference between the reference voltage Vref and the feedback signal Vfb to the PWM comparator PWMC. The PWM comparator PWMC compares the error signal Verr with the triangular wave Vosc, and generates a square wave pulse (PWM signal) whose period is constant but the ratio of H and L in one period changes according to the output of the error amplifier ErrAMP. Output to the gate of the P-channel MOS transistor PM1 via DRV. That is, as (Vref−Vfb) is larger (smaller), a square wave pulse is generated so that the period during which the P-channel MOS transistor PM1 in one cycle is on (conducted) becomes longer (shorter), and the energy accumulated in the inductor L keep the output voltage V O constant by a larger (smaller). A square wave pulse is similarly output to the gate of the N-channel MOS transistor NM1. Basically, the square wave pulses output to the gates of the P-channel MOS transistor PM1 and the N-channel MOS transistor NM1 are in phase, but the P-channel MOS transistor PM1 and the N-channel MOS transistor NM1 are simultaneously turned on and a through current flows. In order to prevent this, the drive circuit DRV provides a dead time that is a period in which both are off. When the operation of the DC / DC converter is stable, the inverting input terminal and the non-inverting input terminal of the error amplifier ErrAMP are virtually short-circuited, so that the output voltage Vo becomes Vref × (R1 + R2) / R1.

基準電圧源ＶＬｏ，コンパレータＣＭＰＬｏおよびタイマーラッチ回路２は、ＤＣ／ＤＣコンバータの出力ラインに短絡などの異常が発生して出力電圧Ｖｏが低下したときにＤＣ／ＤＣコンバータのスイッチング動作を停止させるためのものである。基準電圧ＶＬｏの値は基準電圧Ｖｒｅｆより小さく、通常動作ではフィードバック信号Ｖｆｂがここまで下がることのない値とする。フィードバック信号Ｖｆｂが基準電圧Ｖｒｅｆより小さくなると、コンパレータＣＭＰＬｏが出力をＬ（ロー）からＨ（ハイ）に反転させる。タイマーラッチ回路２はコンパレータＣＭＰＬｏの出力がＨである状態が所定時間継続すると、その出力信号ＬａｔｃｈをＨに反転させる。ドライブ回路ＤＲＶはタイマーラッチ回路２から入力される信号ＬａｔｃｈがＨになると、ＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１のゲートにＨレベルの信号を与え、ＰチャネルＭＯＳトランジスタＰＭ１をオフするとともにＮチャネルＭＯＳトランジスタＮＭ１をオンさせて、ＤＣ／ＤＣコンバータの主要動作であるスイッチング動作を安全サイドで停止させる。   The reference voltage source VLo, the comparator CMPLo, and the timer latch circuit 2 are used to stop the switching operation of the DC / DC converter when an abnormality such as a short circuit occurs in the output line of the DC / DC converter and the output voltage Vo decreases. Is. The value of the reference voltage VLo is smaller than the reference voltage Vref, and the feedback signal Vfb does not drop so far in normal operation. When the feedback signal Vfb becomes smaller than the reference voltage Vref, the comparator CMPLo inverts the output from L (low) to H (high). The timer latch circuit 2 inverts the output signal Latch to H when the output of the comparator CMPLo remains H for a predetermined time. When the signal Latch input from timer latch circuit 2 becomes H, drive circuit DRV applies an H level signal to the gates of P channel MOS transistor PM1 and N channel MOS transistor NM1, turns P channel MOS transistor PM1 off and N The channel MOS transistor NM1 is turned on to stop the switching operation, which is the main operation of the DC / DC converter, on the safe side.

ここで、タイマーラッチ回路によりコンパレータＣＭＰＬｏの出力のＨが所定時間継続すること確認するのは、ＤＣ／ＤＣコンバータの立ち上り時（起動時、当然フィードバック信号Ｖｆｂは低いものになっている）にはスイッチング動作を停止させないようにさせること、およびノイズによる誤動作を防止することが目的である。特に、ＤＣ／ＤＣコンバータの立ち上りを考えると前記の所定時間は１００ｍｓ以上に設定することもある。ＩＣのテスト、特に電源制御ＩＣにとって１００ｍｓという時間は非常に長いものであり、テストモードにおいてはこれを短縮することが求められる。   Here, the timer latch circuit confirms that the output H of the comparator CMPLo continues for a predetermined time when the DC / DC converter starts up (when the feedback signal Vfb is low at the start-up). The purpose is not to stop the operation and to prevent malfunction due to noise. In particular, considering the rise of the DC / DC converter, the predetermined time may be set to 100 ms or more. The time of 100 ms is very long for the IC test, particularly for the power supply control IC, and it is required to shorten this in the test mode.

図５はタイマーラッチ回路２の構成例である。タイマーラッチ回路２は基準クロックを生成する発振器ＯＳＣ２（発振器ＯＳＣ１が発振器ＯＳＣ２を兼ねてもよい）から出力される基準クロックをカウントして所定時間を計測するＮビットのタイマー２１とタイマー２１の出力からＬａｔｃｈ信号を生成するラッチ回路２２より構成されている。タイマー２１はＮ段のＤフリップフロップＤＦＦからなり、各段のＤフリップフロップＤＦＦのＱＢ信号（フリップフロップの状態Ｑの反転を示す信号）は自身の入力端子に入力されるとともに次段のＤフリップフロップＤＦＦのクロック端子に入力されている。初段のＤフリップフロップＤＦＦのクロック端子には発振器ＯＳＣ２から出力される基準クロックが入力される。また、各ＤフリップフロップＤＦＦのリセット入力端子ＲＳＴ（ローアクティブ）にはコンパレータＣＭＰＬｏからの出力信号が入力されていて、コンパレータＣＭＰＬｏの出力がＬのときタイマー２１がリセットされて全てのＱ出力がＬになり、コンパレータＣＭＰＬｏの出力がＨになるとカウント動作を開始する。   FIG. 5 is a configuration example of the timer latch circuit 2. The timer latch circuit 2 counts a reference clock output from an oscillator OSC2 that generates a reference clock (the oscillator OSC1 may also serve as the oscillator OSC2), and measures a predetermined time. The latch circuit 22 is configured to generate a Latch signal. The timer 21 is composed of N stages of D flip-flops DFF, and the QB signal of each stage D flip-flop DFF (a signal indicating the inversion of the state Q of the flip-flop) is input to its own input terminal and the next stage D flip-flop Input to the clock terminal of the DFF. The reference clock output from the oscillator OSC2 is input to the clock terminal of the first stage D flip-flop DFF. Further, the output signal from the comparator CMPLo is input to the reset input terminal RST (low active) of each D flip-flop DFF. When the output of the comparator CMPLo is L, the timer 21 is reset and all the Q outputs are L When the output of the comparator CMPLo becomes H, the count operation is started.

ラッチ回路２２はノアゲートＮＯＲ１およびＲＳ型フリップフロップＲＳＦＦ１から構成され、ノアゲートＮＯＲ１の出力がフリップフロップＲＳＦＦ１のセット入力端子Ｓに入力されている。フリップフロップＲＳＦＦ１のリセット入力端子ＲＳＴ（ローアクティブ）にはコンパレータＣＭＰＬｏからの出力信号が入力されている。タイマー２１のＮ段目および（Ｎ−１）段目のＱＢ出力がラッチ回路２２のノアゲートＮＯＲ１に入力されている。ノアゲートＮＯＲ１は、タイマー２１のＮ段目および（Ｎ−１）段目のＱＢ出力が共にＬになると、すなわちタイマー２１のカウント値が２Ｎ−１＋２Ｎ−２になると（例えばＮ＝８なら、タイマー２１のカウント値が１９２になると）、その出力がＨとなりフリップフロップＲＳＦＦ１をセットしてその出力ＬａｔｃｈをＨにする。また、タイマー２１と同様に、コンパレータＣＭＰＬｏの出力がＬのときにフリップフロップＲＳＦＦ１がリセットされてその出力ＬａｔｃｈがＬになる。
特開２００４−４０８５８号公報 （段落０００１−００２７、図１８−２８） The latch circuit 22 includes a NOR gate NOR1 and an RS type flip-flop RSFF1, and the output of the NOR gate NOR1 is input to the set input terminal S of the flip-flop RSFF1. The output signal from the comparator CMPLo is input to the reset input terminal RST (low active) of the flip-flop RSFF1. The QB outputs of the Nth and (N−1) th stages of the timer 21 are input to the NOR gate NOR1 of the latch circuit 22. When the QB outputs of the N-th stage and (N-1) -th stage of the timer 21 both become L, that is, the count value of the timer 21 becomes 2 N-1 +2 N-2 (for example, if N = 8), the NOR gate NOR1 When the count value of the timer 21 becomes 192), the output becomes H and the flip-flop RSFF1 is set to set the output Latch to H. Similarly to the timer 21, when the output of the comparator CMPLo is L, the flip-flop RSFF1 is reset and its output Latch becomes L.
JP 2004-40858 A (paragraphs 0001-0027, FIGS. 18-28)

上述のタイマーラッチ回路の１００ｍｓといった実動作時間が長い回路のテストを行う場合、これをそのままテスト時間とすることはできないため、ＩＣをテストモードに移行させてその動作時間を短縮させる必要がある。そのためにはモードの切り替えを指示する信号を入力する端子が必要となるが、ＩＣは外形寸法の小型化が進む中、端子数の削減が進んでいて、通常動作に必要な最低限の端子しか設けることができなくなっていることが多い。デジタル信号パターンを入力できる入力端子を有するＩＣにおいては、特定のデジタル信号パターンを入力したときにモードを切り替えるよう設定できるが、電源制御ＩＣなどのようにそのような入力端子をもたないＩＣでは専用のモード切替用端子を新たに設けなければならないが、上述のように余剰端子がないことが多く、１つ上の大きさのパッケージに変更しなければならない、もしくはスペースや経済的な理由でそもそも端子の増加は許されないといった問題が生じてしまう。   When testing a circuit with a long actual operation time such as 100 ms of the timer latch circuit described above, this cannot be used as it is, so it is necessary to shift the IC to the test mode to shorten the operation time. For this purpose, a terminal for inputting a signal for instructing mode switching is required. However, as the external dimensions of ICs have been reduced, the number of terminals has been reduced, and only the minimum terminals necessary for normal operation are required. In many cases, it cannot be established. In an IC having an input terminal capable of inputting a digital signal pattern, the mode can be set to be switched when a specific digital signal pattern is input. However, in an IC that does not have such an input terminal such as a power supply control IC. Dedicated mode switching terminals must be newly provided, but there are often no surplus terminals as described above, and it is necessary to change to a package that is one size higher, or for space or economic reasons In the first place, there will be a problem that an increase in terminals is not allowed.

本発明は上記の点に鑑みてなされたものであり、その目的は上記の課題を解決して、端子数を増加させずにモードの切り替え信号を入力することのできる半導体集積回路を提供することにある。   The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor integrated circuit that can input a mode switching signal without increasing the number of terminals by solving the above-described problems. It is in.

そこで、上記課題を解決するために、請求項１に係る発明は、それぞれ第１の基準電圧および該第１の電圧より低い第２の基準電圧が入力された第１の比較器および第２の比較器を有し、外部から入力される入力信号を前記第１の比較器と前記第２の比較器に入力して、前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと判断されると第１の動作モードに移行し、前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと判断されると第２の動作モードに移行するとともに、前記入力信号を前記第１の比較器または第２の比較器とは異なる内部回路に入力する半導体集積回路であることを特徴とする。   In order to solve the above-described problem, the invention according to claim 1 is directed to a first comparator and a second comparator to which a first reference voltage and a second reference voltage lower than the first voltage are input, respectively. A comparator, and an input signal input from the outside is input to the first comparator and the second comparator, and the input signal is compared with the first reference voltage by the first comparator. If it is determined that the input signal is higher than the first reference mode, the second comparator determines that the input signal is lower than the second reference voltage. The semiconductor integrated circuit inputs an input signal to an internal circuit different from the first comparator or the second comparator.

請求項２に係る発明は、請求項１に係る発明において、前記第１のモードがテストモードであり、前記第２のモードが通常動作モードであることを特徴とする。   The invention according to claim 2 is characterized in that, in the invention according to claim 1, the first mode is a test mode, and the second mode is a normal operation mode.

請求項３に係る発明は、請求項１に係る発明において、前記第１のモードが通常動作モードであり、前記第２のモードがテストモードであることを特徴とする。   The invention according to claim 3 is the invention according to claim 1, characterized in that the first mode is a normal operation mode and the second mode is a test mode.

請求項４に係る発明は、請求項２または３に係る発明において、前記半導体集積回路が電源制御ＩＣであり、前記内部回路が前記入力信号と前記第１の基準電圧より低く前記第２の基準電圧より高い第３の基準電圧とを比較する誤差増幅器であることを特徴とする。   The invention according to claim 4 is the invention according to claim 2 or 3, wherein the semiconductor integrated circuit is a power supply control IC, and the internal circuit is lower than the input signal and the first reference voltage and the second reference. It is an error amplifier for comparing with a third reference voltage higher than the voltage.

請求項５に係る発明は、請求項４において、さらに前記第３の基準電圧より低く前記第２の基準電圧より高い第４の基準電圧と前記入力信号とを比較する第３の比較器および該第３の比較器の出力が入力されるタイマーラッチ回路を有し、前記第３の比較器により前記入力信号が前記第４の基準電圧より低いと判断される状態が所定時間続くと前記タイマーラッチ回路が前記半導体集積回路の主要動作を停止させることを特徴とする。   According to a fifth aspect of the present invention, in the fourth aspect of the present invention, the third comparator for comparing the input signal with a fourth reference voltage that is lower than the third reference voltage and higher than the second reference voltage. A timer latch circuit to which an output of a third comparator is input, and the timer latch when a state in which the input signal is determined to be lower than the fourth reference voltage by the third comparator continues for a predetermined time The circuit stops the main operation of the semiconductor integrated circuit.

請求項６に係る発明は、請求項５に係る発明において、前記タイマーラッチ回路はＮビット（Ｎは正整数）のカウンタを有し、前記半導体集積回路が前記通常動作モードにあるときは前記カウンタをＮビットカウンタとして動作させ、前記半導体集積回路が前記テストモードにあるときは前記カウンタをＭビットカウンタ（ＭはＮより小さい正整数）として動作させることを特徴とする。   The invention according to claim 6 is the invention according to claim 5, wherein the timer latch circuit has an N-bit counter (N is a positive integer), and the counter when the semiconductor integrated circuit is in the normal operation mode. Is operated as an N-bit counter, and when the semiconductor integrated circuit is in the test mode, the counter is operated as an M-bit counter (M is a positive integer smaller than N).

請求項７に係る発明は、請求項５に係る発明において、さらに発振回路を有し、該発振回路から出力される基準クロックをカウントして前記所定時間を判断し、前記半導体集積回路が前記テストモードにあるときは前記基準クロックの周波数を前記通常モードにおける周波数より高くすることを特徴とする。   The invention according to claim 7 is the invention according to claim 5, further comprising an oscillation circuit, counting a reference clock output from the oscillation circuit to determine the predetermined time, and the semiconductor integrated circuit performing the test When in the mode, the frequency of the reference clock is set higher than the frequency in the normal mode.

請求項８に係る発明は、請求項１ないし７のいずれかに係る発明において、途中で前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと判断されることなく、前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと所定回数判断されると前記第１のモードに移行することを特徴とする。   The invention according to claim 8 is the invention according to any one of claims 1 to 7, wherein the input signal is not determined to be lower than the second reference voltage by the second comparator on the way. When the first comparator determines that the input signal is higher than the first reference voltage a predetermined number of times, the first comparator shifts to the first mode.

請求項９に係る発明は、請求項１ないし８のいずれかに係る発明において、途中で前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと判断されることなく、前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと所定回数判断されると前記第２のモードに移行することを特徴とする。   The invention according to claim 9 is the invention according to any one of claims 1 to 8, wherein the input signal is not determined to be higher than the first reference voltage by the first comparator on the way. When the second comparator determines that the input signal is lower than the second reference voltage a predetermined number of times, the second comparator shifts to the second mode.

この発明は、通常動作に必要な端子のうち通常動作時の入力電圧範囲が電源電圧および接地電位との間に差がある端子を利用して、当該端子に電源電圧近くの電圧または接地電位近くの電圧を入力したときに半導体集積回路のモードの切り替えを行うようにすることにより、端子数を増加させることなくモードの切り替え信号を入力することのできる半導体集積回路を提供することができる。   The present invention utilizes a terminal whose input voltage range during normal operation is different from the power supply voltage and the ground potential among the terminals necessary for normal operation, and the voltage near the power supply voltage or near the ground potential is applied to the terminal. By switching the mode of the semiconductor integrated circuit when this voltage is input, it is possible to provide a semiconductor integrated circuit capable of inputting a mode switching signal without increasing the number of terminals.

以下、図面を用いて本発明の半導体集積回路の実施の形態について説明する。   Embodiments of a semiconductor integrated circuit according to the present invention will be described below with reference to the drawings.

図１は、図４の電源制御ＩＣ１のフィードバック信号Ｖｆｂが入力される入力端子ＦＢを用いてモードの切り替えを行う電源制御ＩＣに関する本発明の実施例を示すものである。図１は入力端子ＦＢおよび図４に対し追加される回路のみを示すが、ＤＣ／ＤＣコンバータおよび電源制御ＩＣ１の他の構成は（後述のように、タイマーラッチ回路２のタイマー回路２１がタイマー回路２１ａに置き換えられること以外は）図４と同じである。   FIG. 1 shows an embodiment of the present invention relating to a power supply control IC for switching modes using an input terminal FB to which a feedback signal Vfb of the power supply control IC1 of FIG. 4 is input. 1 shows only the circuit added to the input terminal FB and FIG. 4, but other configurations of the DC / DC converter and the power supply control IC 1 are (the timer circuit 21 of the timer latch circuit 2 is a timer circuit as will be described later). 4) except that it is replaced with 21a).

入力端子ＦＢは図４のものと同様に外部からＦＢ端子に入力される信号を誤差増幅器ＥｒｒＡＭＰに入力するための端子であるが、図１に示されるようにコンパレータＣＭＰ１の非反転入力端子およびコンパレータＣＭＰ２の反転入力端子にも接続されている。コンパレータＣＭＰ１の反転入力端子およびコンパレータＣＭＰ２の非反転入力端子にはそれぞれ基準電圧源Ｖ１，Ｖ２により生成された基準電圧Ｖ１，Ｖ２が入力されている。基準電圧Ｖ１，Ｖ２，ＶｒｅｆおよびＶＬｏの間には、Ｖ１＞Ｖｒｅｆ＞ＶＬｏ＞Ｖ２という関係がある。コンパレータＣＭＰ１の出力はＫ１ビットのカウンタ３の入力端子ＩＮにおよびＫ２ビットのカウンタ４のリセット端子ＲＥＳＥＴに入力されている（Ｋ１とＫ２は等しくてもよいし、異なっていてもよい）。また、コンパレータＣＭＰ２の出力はカウンタ４の入力端子ＩＮにおよびカウンタ３のリセット端子ＲＥＳＥＴに入力されている。カウンタ３，４はそれぞれ入力端子ＩＮに入力される信号に対するカウント動作を行うものであり、最上位ビットの値がその出力端子ＯＵＴから出力される。例えばＫ１＝２とすると、コンパレータＣＭＰ１の出力が２Ｋ１−１＝２回Ｈになると、すなわちＦＢ端子から伝えられる信号が基準電圧Ｖ１より２回高くなると、カウンタ３の出力ＯＵＴはＨとなる。カウンタ３，４の出力はそれぞれＲＳ型フリップフロップＲＳＦＦ２のセット入力端子Ｓおよびリセット入力端子Ｒに入力されている。ＲＳ型フリップフロップＲＳＦＦ２のＱ出力が信号ＭＯＤＥとなっていて、カウンタ３のＯＵＴ端子から出力される信号がＨになると信号ＭＯＤＥがＨとなり、カウンタ２のＯＵＴ端子から出力される信号がＨになると信号ＭＯＤＥがＬとなる。信号ＭＯＤＥのＨ／Ｌを試験モード／通常動作モードに対応させれば、電源制御ＩＣの試験を行う場合、ＦＢ端子に基準電圧Ｖ１を超える信号を連続して２Ｋ１−１回入力すれば試験モードにすることができ（連続せず、途中でＦＢ端子の電圧が基準電圧Ｖ２を下回るとカウンタ３がリセットされてしまう）、基準電圧Ｖ２を下回る信号を連続して２Ｋ２−１回入力すれば通常動作モードにすることができる（連続せず、途中でＦＢ端子の電圧が基準電圧Ｖ１を上回るとカウンタ４がリセットされてしまう）。なお、カウンタ３，４はＦＢ端子からの信号のオーバーシュート，アンダーシュートやノイズ等に起因する誤動作を防止するために設けられているものであり、誤動作を考えなくてよい場合はカウンタ３，４を省略してよい。なお信号ＭＯＤＥのＨ／Ｌは、通常動作モード／試験モードに対応させてもよい。 The input terminal FB is a terminal for inputting a signal input from the outside to the FB terminal to the error amplifier ErrAMP in the same manner as in FIG. 4, but as shown in FIG. 1, the non-inverting input terminal and the comparator of the comparator CMP1 It is also connected to the inverting input terminal of CMP2. Reference voltages V1 and V2 generated by reference voltage sources V1 and V2 are input to the inverting input terminal of the comparator CMP1 and the non-inverting input terminal of the comparator CMP2, respectively. There is a relationship of V1>Vref>VLo> V2 between the reference voltages V1, V2, Vref and VLo. The output of the comparator CMP1 is input to the input terminal IN of the K1 bit counter 3 and to the reset terminal RESET of the K2 bit counter 4 (K1 and K2 may be equal or different). The output of the comparator CMP2 is input to the input terminal IN of the counter 4 and the reset terminal RESET of the counter 3. Each of the counters 3 and 4 performs a counting operation on a signal input to the input terminal IN, and the value of the most significant bit is output from the output terminal OUT. For example, when K1 = 2, when the output of the comparator CMP1 becomes H 2 K1-1 = 2 times, that is, when the signal transmitted from the FB terminal becomes twice higher than the reference voltage V1, the output OUT of the counter 3 becomes H. The outputs of the counters 3 and 4 are input to the set input terminal S and the reset input terminal R of the RS flip-flop RSFF2, respectively. When the Q output of the RS flip-flop RSFF2 is the signal MODE and the signal output from the OUT terminal of the counter 3 becomes H, the signal MODE becomes H and when the signal output from the OUT terminal of the counter 2 becomes H The signal MODE becomes L. If the H / L of the signal MODE is made to correspond to the test mode / normal operation mode, when testing the power supply control IC, the signal exceeding the reference voltage V1 is continuously input 2K1-1 times to the FB terminal. Mode is not continuous (counter 3 is reset when the voltage at the FB terminal falls below the reference voltage V2 in the middle), and a signal below the reference voltage V2 is continuously input 2 K2-1 times. Thus, the normal operation mode can be set (not continuous, and the counter 4 is reset when the voltage at the FB terminal exceeds the reference voltage V1 in the middle). The counters 3 and 4 are provided to prevent malfunctions caused by overshoot, undershoot, noise, etc. of the signal from the FB terminal. When malfunctions need not be considered, the counters 3 and 4 are provided. May be omitted. Note that H / L of the signal MODE may correspond to the normal operation mode / test mode.

図２は、本発明の実施例において、図５に示す従来のタイマー回路２１に替えてタイマーラッチ回路に用いるタイマー回路２１ａおよび図５と同じノアゲートＮＯＲ１である。ノアゲートＮＯＲ１に関する図示しない接続は、図５と同じである。タイマー回路２１ａはタイマー回路２１に対し、最初の（Ｎ−Ｍ）段のＤフリップフロップＤＦＦと後段のＭ段のＤフリップフロップＤＦＦとの間にマルチプレクサＭＰＸが設けられている点が異なる。マルチプレクサＭＰＸは、端子ＳＥＬに入力される信号ＭＯＤＥがＬであるとＩＮ１に入力される信号、すなわち（Ｎ−Ｍ）段目のＤフリップフロップＤＦＦのＱＢ出力を出力端子ＯＵＴから出力し、信号ＭＯＤＥがＨであるとＩＮ２に入力される信号、すなわち基準クロックを出力する。すなわち、信号ＭＯＤＥがＬであるとタイマー２１ａはＮビットのカウンタとなり、信号ＭＯＤＥがＨであるとタイマー２１ａはＭビットのカウンタとなる。これにより、テストモードにおけるタイマー２１ａの動作時間、すなわちテスト時間を短縮することができる。   FIG. 2 shows a timer circuit 21a used in the timer latch circuit in place of the conventional timer circuit 21 shown in FIG. 5 and a NOR gate NOR1 which is the same as FIG. Connections (not shown) relating to the NOR gate NOR1 are the same as those in FIG. The timer circuit 21a differs from the timer circuit 21 in that a multiplexer MPX is provided between the first (N−M) -stage D flip-flop DFF and the subsequent M-stage D flip-flop DFF. The multiplexer MPX outputs the signal input to IN1 when the signal MODE input to the terminal SEL is L, that is, the QB output of the (N−M) -th stage D flip-flop DFF, from the output terminal OUT, and outputs the signal MODE. When H is H, a signal input to IN2, that is, a reference clock is output. That is, when the signal MODE is L, the timer 21a becomes an N-bit counter, and when the signal MODE is H, the timer 21a becomes an M-bit counter. Thereby, the operation time of the timer 21a in the test mode, that is, the test time can be shortened.

図２ではタイマー２１ａを構成するＤフリップフロップＤＦＦの段数を、信号ＭＯＤＥによりテストモードと通常動作モードで変えることによりテスト時間を短縮したが、タイマー２１ａの段数は固定にして、基準クロックの周波数を変えるようにしてもよい。すなわち、信号ＭＯＤＥがＨのとき（テストモード）の基準クロックの周波数をＬのとき（通常動作モード）の周波数より上げるようにしてもよい。テストモード時の周波数を上げることによってもテスト時間を短縮することができる。基準クロックの周波数を変更するには、例えば、発振器ＯＳＣ２を構成するコンデンサの容量もしくは個数や充放電電流を可変にすればよい。   In FIG. 2, the test time is shortened by changing the number of stages of the D flip-flop DFF constituting the timer 21a between the test mode and the normal operation mode by the signal MODE. However, the number of stages of the timer 21a is fixed and the frequency of the reference clock is changed. It may be changed. That is, the frequency of the reference clock when the signal MODE is H (test mode) may be set higher than the frequency when the signal MODE is L (normal operation mode). The test time can also be shortened by increasing the frequency in the test mode. In order to change the frequency of the reference clock, for example, the capacity or the number of capacitors constituting the oscillator OSC2 and the charge / discharge current may be made variable.

なお、図１において、カウンタ４を省略する場合もしくはＫ２＝１の場合は、テストモードにおいて出力短絡検出機能をテストするときの端子ＦＢへの入力電圧は基準電圧Ｖｌｏより小さく、基準電圧Ｖ２より大きくしておく必要がある。このときの各基準電圧の関係を図３に示す。   In FIG. 1, when the counter 4 is omitted or when K2 = 1, the input voltage to the terminal FB when testing the output short circuit detection function in the test mode is smaller than the reference voltage Vlo and larger than the reference voltage V2. It is necessary to keep it. The relationship of each reference voltage at this time is shown in FIG.

本発明の実施の形態を説明するための回路図である。It is a circuit diagram for demonstrating embodiment of this invention. 本発明の実施の形態に用いるタイマー回路２１を説明するための回路図である。It is a circuit diagram for demonstrating the timer circuit 21 used for embodiment of this invention. 各基準電圧の関係を示す図である。It is a figure which shows the relationship of each reference voltage. スイッチング電源の構成例を示す回路ブロック図である。It is a circuit block diagram which shows the structural example of a switching power supply. 従来のタイマーラッチの構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional timer latch.

符号の説明Explanation of symbols

１ 電源制御ＩＣ
２ タイマーラッチ回路
２１，２１ａ タイマー回路
３，４ カウンタ
Ｃｏ，Ｃ１ コンデンサ
ＣＭＰ１，ＣＭＰ２，ＣＭＰＬｏ コンパレータ
ＤＦＦ Ｄフリップフロップ
ＤＲＶ ドライブ回路
ＦＢ 入力端子
Ｌ インダクタ
ＭＰＸ マルチプレクサ
ＮＭ１ ＮチャネルＭＯＳＦＥＴ
ＯＳＣ１，ＯＳＣ２ 発振器
ＯＵＴ 出力端子
ＰＭ１ ＰチャネルＭＯＳＦＥＴ
ＰＷＭＣ ＰＷＭコンパレータ
Ｒ１，Ｒ２，Ｒ３ 抵抗
ＲＳＦＦ１，ＲＳＦＦ２ ＲＳ型フリップフロップ
Ｖ１，Ｖ２，ＶＬｏ，Ｖｒｅｆ 基準電圧（源）
Ｖｆｂ フィードバック信号
Ｚ 負荷 1 Power control IC
2 Timer latch circuit 21, 21a Timer circuit 3, 4 Counter Co, C1 capacitor CMP1, CMP2, CMPLo comparator DFF D flip-flop DRV drive circuit FB input terminal L inductor MPX multiplexer NM1 N channel MOSFET
OSC1, OSC2 Oscillator OUT Output terminal PM1 P-channel MOSFET
PWMC PWM comparator R1, R2, R3 Resistor RSFF1, RSFF2 RS flip-flop V1, V2, VLo, Vref Reference voltage (source)
Vfb feedback signal Z load

Claims (9)

それぞれ第１の基準電圧および該第１の電圧より低い第２の基準電圧が入力された第１の比較器および第２の比較器を有し、外部から入力される入力信号を前記第１の比較器と前記第２の比較器に入力して、前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと判断されると第１の動作モードに移行し、前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと判断されると第２の動作モードに移行するとともに、
前記入力信号を前記第１の比較器または第２の比較器とは異なる内部回路に入力することを特徴とする半導体集積回路。 Each of the first comparator and the second comparator is supplied with a first reference voltage and a second reference voltage lower than the first voltage, and an input signal input from the outside is input to the first reference voltage. When it is input to the comparator and the second comparator, and the first comparator determines that the input signal is higher than the first reference voltage, the mode shifts to the first operation mode, and the second When the comparator determines that the input signal is lower than the second reference voltage, the mode shifts to the second operation mode, and
A semiconductor integrated circuit, wherein the input signal is input to an internal circuit different from the first comparator or the second comparator. 前記第１のモードがテストモードであり、前記第２のモードが通常動作モードであることを特徴とする請求項１に記載の半導体集積回路。 2. The semiconductor integrated circuit according to claim 1, wherein the first mode is a test mode, and the second mode is a normal operation mode. 前記第１のモードが通常動作モードであり、前記第２のモードがテストモードであることを特徴とする請求項１に記載の半導体集積回路。 2. The semiconductor integrated circuit according to claim 1, wherein the first mode is a normal operation mode, and the second mode is a test mode. 前記半導体集積回路が電源制御ＩＣであり、前記内部回路が前記入力信号と前記第１の基準電圧より低く前記第２の基準電圧より高い第３の基準電圧とを比較する誤差増幅器であることを特徴とする請求項２または３に記載の半導体集積回路。 The semiconductor integrated circuit is a power supply control IC, and the internal circuit is an error amplifier that compares the input signal with a third reference voltage lower than the first reference voltage and higher than the second reference voltage. 4. The semiconductor integrated circuit according to claim 2 or 3, characterized in that: さらに前記第３の基準電圧より低く前記第２の基準電圧より高い第４の基準電圧と前記入力信号とを比較する第３の比較器および該第３の比較器の出力が入力されるタイマーラッチ回路を有し、前記第３の比較器により前記入力信号が前記第４の基準電圧より低いと判断される状態が所定時間続くと前記タイマーラッチ回路が前記半導体集積回路の主要動作を停止させることを特徴とする請求項４に記載の半導体集積回路。 Further, a third comparator that compares the input signal with a fourth reference voltage that is lower than the third reference voltage and higher than the second reference voltage, and a timer latch that receives the output of the third comparator. And the timer latch circuit stops the main operation of the semiconductor integrated circuit when a state in which the third comparator determines that the input signal is lower than the fourth reference voltage continues for a predetermined time. The semiconductor integrated circuit according to claim 4. 前記タイマーラッチ回路はＮビット（Ｎは正整数）のカウンタを有し、前記半導体集積回路が前記通常動作モードにあるときは前記カウンタをＮビットカウンタとして動作させ、前記半導体集積回路が前記テストモードにあるときは前記カウンタをＭビットカウンタ（ＭはＮより小さい正整数）として動作させることを特徴とする請求項５に記載の半導体集積回路。 The timer latch circuit has an N-bit counter (N is a positive integer), and operates the counter as an N-bit counter when the semiconductor integrated circuit is in the normal operation mode, and the semiconductor integrated circuit operates in the test mode. 6. The semiconductor integrated circuit according to claim 5, wherein the counter is operated as an M-bit counter (M is a positive integer smaller than N). さらに発振回路を有し、該発振回路から出力される基準クロックをカウントして前記所定時間を判断し、前記半導体集積回路が前記テストモードにあるときは前記基準クロックの周波数を前記通常モードにおける周波数より高くすることを特徴とする請求項５に記載の半導体集積回路。 Further, an oscillation circuit is provided, the reference clock output from the oscillation circuit is counted to determine the predetermined time, and when the semiconductor integrated circuit is in the test mode, the frequency of the reference clock is set to the frequency in the normal mode. 6. The semiconductor integrated circuit according to claim 5, wherein the height is higher. 途中で前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと判断されることなく、前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと所定回数判断されると前記第１のモードに移行することを特徴とする請求項１ないし７のいずれかに記載の半導体集積回路。 If the input signal is higher than the first reference voltage by the first comparator without the second comparator determining that the input signal is lower than the second reference voltage halfway, a predetermined number of times. 8. The semiconductor integrated circuit according to claim 1, wherein when judged, the mode is shifted to the first mode. 途中で前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと判断されることなく、前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと所定回数判断されると前記第２のモードに移行することを特徴とする請求項１ないし８のいずれかに記載の半導体集積回路。 If the input signal is lower than the second reference voltage by the second comparator without the input signal being determined by the first comparator to be higher than the first reference voltage, a predetermined number of times. 9. The semiconductor integrated circuit according to claim 1, wherein when judged, the mode is shifted to the second mode.
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