JP4093423B2 - Gate drive circuit - Google Patents
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本発明は、例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子のゲート端子に信号を供給することによりスイッチング素子を駆動するためのゲートドライブ回路に関し、スイッチング素子のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができるゲートドライブ回路に関する。 The present invention relates to a gate drive circuit for driving a switching element by supplying a signal to a gate terminal of the switching element such as an IGBT or a MOSFET, and the switching element is switched from ON to OFF and / or from OFF to ON. The present invention relates to a gate drive circuit that can be executed at high speed.
従来から、スイッチング素子を駆動するためのゲートドライブ回路が知られている。この種のゲートドライブ回路の例としては、例えば特開平８−３３３１５号公報に記載されたものがある。特開平８−３３３１５号公報に記載された発明では、スイッチング素子としてＩＧＢＴが用いられ、そのＩＧＢＴがゲートドライブ回路（ゲート駆動回路）によって駆動されるようになっている。 Conventionally, a gate drive circuit for driving a switching element is known. An example of this type of gate drive circuit is disclosed in, for example, JP-A-8-33315. In the invention described in JP-A-8-33315, an IGBT is used as a switching element, and the IGBT is driven by a gate drive circuit (gate drive circuit).
図５は特開平８−３３３１５号公報に記載された従来のゲートドライブ回路（ゲート駆動回路）を示した図である。詳細には、図５は特開平８−３３３１５号公報の図６に対応する図である。図５において、４は平滑用コンデンサ、５Ｕ，５Ｖ，５Ｗはインバータ主回路の出力端子、６，７，８はスイッチング素子としてのＩＧＢＴである。１２，１３，１４はフライホイールダイオード、２０はゲートドライブ回路（ゲート駆動回路）である。詳細には、２０ａはＩＧＢＴ６を駆動するためのゲートドライブ回路（ゲート駆動回路）、２０ｂはＩＧＢＴ７を駆動するためのゲートドライブ回路（ゲート駆動回路）、２０ｃはＩＧＢＴ８を駆動するためのゲートドライブ回路（ゲート駆動回路）である。
FIG. 5 is a diagram showing a conventional gate drive circuit (gate drive circuit) described in JP-A-8-33315. Specifically, FIG. 5 is a diagram corresponding to FIG. 6 of JP-A-8-33315. In FIG. 5, 4 is a smoothing capacitor, 5U, 5V and 5W are output terminals of the inverter main circuit, and 6, 7 and 8 are IGBTs as switching elements. 12, 13 and 14 are flywheel diodes, and 20 is a gate drive circuit (gate drive circuit). Specifically, 20a is a gate drive circuit (gate drive circuit) for driving the
２２はゲート駆動用電源回路、２３はＤＣ／ＤＣスイッチングレギュレータ、２４は絶縁トランス、２５ａ，２６ａは整流器、２７ａ，２８ａは平滑用コンデンサである。２９ａは発光ダイオード、３０ａは発光ダイオード２９ａの発光を検出する受光回路、３１ａは発光ダイオード２９ａおよび受光回路３０ａからなるフォトカプラである。３２ａは出力段トランジスタ（ＮＰＮトランジスタ）、３３ａは出力段トランジスタ（ＰＮＰトランジスタ）、３４ａはゲート直列抵抗である。
22 is a gate drive power supply circuit, 23 is a DC / DC switching regulator, 24 is an insulation transformer, 25a and 26a are rectifiers, and 27a and 28a are smoothing capacitors.
図５に示した構成では、ＰＷＭ信号がゲート駆動回路２０ａの入力端子に入力されると、内部の発光ダイオード２９ａがそれに応じて発光し、その発光は受光回路３０ａにより検出される。受光回路３０ａが発光を検出すると、その光エネルギは電気エネルギに変換され且つ増幅されて、出力段トランジスタ３２ａ，３３ａのベース端子に印加される。それによって、両出力段トランジスタ３２ａ，３３ａのベース端子の電位がハイレベルになると、出力段トランジスタ３２ａはＯＮに及び出力段トランジスタ３３ａはＯＦＦになり、ゲート駆動用電源はＩＧＢＴ６のゲート端子とエミッタ端子間にゲート直列抵抗３４ａを介して順バイアス電圧として印加され、ＩＧＢＴ６はＯＮされる。
In the configuration shown in FIG. 5, when the PWM signal is input to the input terminal of the
また、受光回路３０ａが発光を検出しなくなると、出力段トランジスタの３２ａ，３３ａのベース端子の電位はローレベルになるので、出力段トランジスタ３２ａはＯＦＦに及び出力段トランジスタ３３ａはＯＮになり、ゲート駆動用電源はＩＧＢＴ６のゲート端子とエミッタ端子間にゲート直列抵抗３４ａを介して逆バイアス電圧として印加され、ＩＧＢＴ６はＯＦＦされる。
When the
つまり、図５に示した従来のゲートドライブ回路には、ＰＷＭ信号源（入力信号源）が設けられ、発光ダイオード２９ａおよび受光回路３０ａからなるフォトカプラ３１ａが設けられ、そのフォトカプラ３１ａには、増幅部が含まれている。更に、図５に示した従来のゲートドライブ回路には、ＮＰＮトランジスタ３２ａおよびＰＮＰトランジスタ３３ａからなるコンプリメンタリ回路が設けられ、そのコンプリメンタリ回路（３２ａ，３３ａ）からの出力信号がＩＧＢＴ６のゲート端子に供給されている。
That is, the conventional gate drive circuit shown in FIG. 5 is provided with a PWM signal source (input signal source), a
また、スイッチング素子を駆動するためのゲートドライブ回路の他の例としては、例えば特開２００３−６１３３７号公報に記載されたものがある。特開２００３−６１３３７号公報に記載された発明では、スイッチング素子としてＮ型ＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳＦＥＴ）が用いられ、そのＮ型ＭＯＳＦＥＴのゲート端子がゲートドライブ回路（ゲート駆動回路）によって電圧駆動されるようになっている。 Another example of the gate drive circuit for driving the switching element is disclosed in, for example, Japanese Patent Application Laid-Open No. 2003-61337. In the invention described in Japanese Patent Laid-Open No. 2003-61337, an N-type MOSFET (N-channel MOSFET) is used as a switching element, and the gate terminal of the N-type MOSFET is voltage-driven by a gate drive circuit (gate drive circuit). It has become so.
図６は特開２００３−６１３３７号公報に記載された従来のゲートドライブ回路（ゲート駆動回路）を示した図である。詳細には、図６は特開２００３−６１３３７号公報の図５に対応する図である。図６において、Ａ１，Ａ２は電源端子、ａ１，ａ２は信号入力端子、１０１はＮ型ＭＯＳＦＥＴ、１１０はフォトカプラ、１１１は発光素子、１１２は受光素子、１１３は増幅器、１１４はＮＰＮトランジスタ、１１５はＰＮＰトランジスタ、１２０は抵抗、１２１はツェナーダイオード、１２２はコンデンサである。 FIG. 6 is a diagram showing a conventional gate drive circuit (gate drive circuit) described in Japanese Patent Laid-Open No. 2003-61337. In detail, FIG. 6 is a figure corresponding to FIG. 5 of Unexamined-Japanese-Patent No. 2003-61337. 6, A1 and A2 are power supply terminals, a1 and a2 are signal input terminals, 101 is an N-type MOSFET, 110 is a photocoupler, 111 is a light emitting element, 112 is a light receiving element, 113 is an amplifier, 114 is an NPN transistor, 115 Is a PNP transistor, 120 is a resistor, 121 is a Zener diode, and 122 is a capacitor.
図６に示したゲートドライブ回路（ゲート駆動回路）では、電源端子Ａ１の電位が１５［Ｖ］に、電源端子Ａ２の電位が０［Ｖ］に設定されている。また、ツェナーダイオード１２１の電圧が５［Ｖ］に設定されている。ツェナーダイオード１２１及び抵抗１２０に電流が流れ、ツェナーダイオード１２１のカソードの電位は、５［Ｖ］になっている。よって、コンデンサ１２２は５［Ｖ］に充電され、Ｎ型ＭＯＳＦＥＴ１０１のソースＳの電位が５［Ｖ］に設定されている。
In the gate drive circuit (gate drive circuit) shown in FIG. 6, the potential of the power supply terminal A1 is set to 15 [V], and the potential of the power supply terminal A2 is set to 0 [V]. The voltage of the Zener
発光素子１１１に供給される制御信号がＯＮになると、発光素子１１１が発光し、受光素子１１２が、それを受光して光電変換して高レベルの出力信号を出力する。受光素子１１２の出力信号が増幅器１１３で増幅されてトランジスタ１１４，１１５のベースに供給される。ベースの電位が閾値以上に上昇すると、トランジスタ１１４がＯＮになり、Ｎ型ＭＯＳＦＥＴ１０１のゲートＧの電位が電源端子Ａ１の電位（１５［Ｖ］）になる。これにより、Ｎ型ＭＯＳＦＥＴ１０１のゲート−ソース間電圧が１０［Ｖ］になり、Ｎ型ＭＯＳＦＥＴ１０１がＯＮされる。
When the control signal supplied to the light emitting element 111 is turned ON, the light emitting element 111 emits light, and the light
発光素子１１１に供給される制御信号がＯＦＦになると、発光素子１１１での発光が停止し、受光素子１１２の出力信号は低レベルになる。受光素子１１２の出力信号が低レベルになると、トランジスタ１１４は、ベース電位が降下してＯＦＦになり、それまでＯＦＦになっていたトランジスタ１１５がＯＮになる。これにより、Ｎ型ＭＯＳＦＥＴ１０１のゲートＧの電位が電源端子Ａ２の電位に設定され、Ｎ型ＭＯＳＦＥＴ１０１のゲート−ソース間電圧が−５［Ｖ］になってＮ型ＭＯＳＦＥＴ１０１がＯＦＦされる。
When the control signal supplied to the light emitting element 111 is turned off, the light emission by the light emitting element 111 is stopped, and the output signal of the
つまり、図６に示した従来のゲートドライブ回路では、入力信号が信号入力端子ａ１，ａ２に供給され、発光素子１１１からの光が受光素子１１２によって受光され、電気信号に変換されて、高レベルまたは低レベルの信号が出力される。つまり、フォトカプラ１１０において電気的ノイズがカットされる。受光素子１１２からの信号は、増幅器１１３において増幅され、ＮＰＮトランジスタ１１４およびＰＮＰトランジスタ１１５に供給される。次いで、そのコンプリメンタリ回路（１１４，１１５）からの出力信号がＮ型ＭＯＳＦＥＴ１０１のゲート端子に供給されている。
That is, in the conventional gate drive circuit shown in FIG. 6, the input signal is supplied to the signal input terminals a1 and a2, the light from the light emitting element 111 is received by the
特開２００３−６１３３７号公報には、Ｎ型ＭＯＳＦＥＴのドレイン端子の接続先が開示されていないが、このドレイン端子は、言うまでもなく＋Ｖの電源ラインに接続されている。 Japanese Patent Application Laid-Open No. 2003-61337 does not disclose the connection destination of the drain terminal of the N-type MOSFET. Needless to say, this drain terminal is connected to the + V power line.
また、スイッチング素子を駆動するためのゲートドライブ回路の更に他の例としては、例えば特開平８−１６３８６１号公報に記載されたものがある。特開平８−１６３８６１号公報に記載された発明では、スイッチング素子としてＩＧＢＴが用いられ、そのＩＧＢＴがゲートドライブ回路（ゲート駆動回路）によって駆動されるようになっている。 Still another example of a gate drive circuit for driving a switching element is disclosed in, for example, Japanese Patent Laid-Open No. 8-163861. In the invention described in JP-A-8-163861, an IGBT is used as a switching element, and the IGBT is driven by a gate drive circuit (gate drive circuit).
図７は特開平８−１６３８６１号公報に記載された従来のゲートドライブ回路（ゲート駆動回路）のブロック図である。詳細には、図７は特開平８−１６３８６１号公報の図３に対応する図である。図７に示したゲートドライブ回路（ゲート駆動回路）は、制御信号源ａ１１からの制御信号を絶縁して受け取る制御信号絶縁部ｂ１１、絶縁された制御信号をバッファして出力部に伝える制御信号バッファ部制御電源ｃ１１、ＩＧＢＴ２０１のゲ−トを駆動する出力部ｄ１１、及びこのゲ−ト駆動回路の制御電源ｅ１１から構成される。
FIG. 7 is a block diagram of a conventional gate drive circuit (gate drive circuit) described in JP-A-8-163861. Specifically, FIG. 7 is a diagram corresponding to FIG. 3 of JP-A-8-163861. The gate drive circuit (gate drive circuit) shown in FIG. 7 includes a control signal insulation unit b11 that receives the control signal from the control signal source a11 in an insulated manner, and a control signal buffer that buffers the insulated control signal and transmits it to the output unit Part control power supply c11, an output part d11 for driving the gate of the
図８は図７のブロック図を具体化した回路図である。詳細には、図８は特開平８−１６３８６１号公報の図４に対応する図である。図８に示したゲートドライブ回路（ゲート駆動回路）では、制御信号絶縁部ｂ１１のフォトカプラ２２１によって制御信号源ａ１１からの制御信号が絶縁して受けられ、制御信号バッファ部制御電源ｃ１１のコンパレ−タ２５１に信号が伝えられる。
FIG. 8 is a circuit diagram embodying the block diagram of FIG. Specifically, FIG. 8 is a diagram corresponding to FIG. 4 of JP-A-8-163861. In the gate drive circuit (gate drive circuit) shown in FIG. 8, the control signal from the control signal source a11 is insulated and received by the
フォトカプラ２２１のダイオ−ドに電流が流れていないときは、２次側のトランジスタがＯＦＦ状態にあるため、コンパレ−タ２５１の「−」側端子には抵抗器２１１，２１２を介し制御電源ｅ１１の内の電源２３１の正側の電位が印加される。他方「＋」側端子には抵抗器２１３，２１４により電源２３１，２３２の分圧された電位が印加されているので、出力は「Ｌ」側すなわち電源２３２の負側の電圧となる。この電圧が抵抗器２１５を介して出力部のトランジスタ２４１，２４２のベ−スに印加される。そのため、ＮＰＮトランジスタ２４１はＯＦＦ状態、ＰＮＰトランジスタ２４２はＯＮ状態となり、ＩＧＢＴ２０１のゲ−トには抵抗器２１６を介して電源２３２により逆バイアス電圧が印加され、ＩＧＢＴ２０１はＯＦＦ状態となる。
When no current is flowing through the diode of the
次に、ＩＧＢＴ２０１をＯＮさせるためには、フォトカプラ２２１のダイオ−ドに電流を流せば良い。そうすると２次側のトランジスタが導通し、コンパレ−タ２５１の「−」端子には電源２３２の負側の電位が印加され、出力は「Ｈ」すなわち電源２３１の正側の電圧となる。トランジスタ２４１，２４２のベ−スには抵抗器２１５を介しこの電圧が印加されＮＰＮトランジスタ２４１がＯＮに、ＰＮＰトランジスタ２４２がＯＦＦになる。その結果、ＩＧＢＴ２０１のゲ−トには抵抗器２１６を介し電源２３１により順バイアス電圧が印加されＯＮ状態となる。
Next, in order to turn on the
つまり、図７および図８に示した従来のゲートドライブ回路では、入力信号がフォトカプラ２２１の発光素子に供給され、発光素子からの光がフォトカプラ２２１の受光素子によって受光され、電気信号に変換されて出力される。フォトカプラ２２１の受光素子からの信号は、コンパレータ２５１を介してＮＰＮトランジスタ２４１およびＰＮＰトランジスタ２４２に供給される。次いで、そのコンプリメンタリ回路（２４１，２４２）からの出力信号がＩＧＢＴ２０１のゲート端子に供給されている。
That is, in the conventional gate drive circuit shown in FIGS. 7 and 8, the input signal is supplied to the light emitting element of the
一般に、図５、図７および図８に示したようなＩＧＢＴを駆動するためのゲートドライブ回路の電流容量・耐圧は、図６に示したようなＭＯＳＦＥＴを駆動するためのゲートドライブ回路の電流容量・耐圧よりも高くなる。一方、図５、図７および図８に示したようなＩＧＢＴを駆動するためのゲートドライブ回路の運転周波数は、図６に示したようなＭＯＳＦＥＴを駆動するためのゲートドライブ回路の運転周波数よりも低くなる。これらの違いはあるものの、図５〜図８に示した３つの従来のゲートドライブ回路はすべて、「制御信号源」、「フォトカプラ」、「増幅部（制御信号バッファ部）」、および「スイッチング素子への出力部」によって構成されていると考えることができる。 In general, the current capacity and withstand voltage of the gate drive circuit for driving the IGBT as shown in FIGS. 5, 7 and 8 is the current capacity of the gate drive circuit for driving the MOSFET as shown in FIG.・ It becomes higher than the pressure resistance. On the other hand, the operating frequency of the gate drive circuit for driving the IGBT as shown in FIGS. 5, 7 and 8 is higher than the operating frequency of the gate drive circuit for driving the MOSFET as shown in FIG. Lower. Despite these differences, the three conventional gate drive circuits shown in FIGS. 5 to 8 are all “control signal source”, “photocoupler”, “amplifier (control signal buffer)”, and “switching”. It can be considered that it is comprised by the "output part to an element".
更に、特開平８−５１７９９号公報の図３には、回路の使用目的が若干異なるものの、上述した従来のゲートドライブ回路と同様に構成されたゲートドライブ回路が記載されている。また、特開平８−５１７９９号公報の段落〔０００３〕には、電流ブースター（≒昇圧機、増幅器）を形成するコンプリメンタリ回路が記載されている。 Further, FIG. 3 of Japanese Patent Laid-Open No. 8-51799 describes a gate drive circuit configured in the same manner as the above-described conventional gate drive circuit, although the purpose of use of the circuit is slightly different. Further, paragraph [0003] of Japanese Patent Laid-Open No. 8-51799 describes a complementary circuit that forms a current booster (≈a booster, an amplifier).
上述したように構成された従来のゲートドライブ回路によっても、スイッチング素子のＯＮ→ＯＦＦ切換え及びＯＦＦ→ＯＮ切換えを実行することができたものの、本発明者らが要求する程度に高速で実行することができなかった。スイッチング素子のＯＮ→ＯＦＦ切換え及びＯＦＦ→ＯＮ切換えを十分に高速で実行することができなかった原因については、後で詳細に説明する。 Even with the conventional gate drive circuit configured as described above, the switching element can be switched from ON to OFF and from OFF to ON, but it must be executed as fast as the inventors require. I could not. The reason why the switching element ON → OFF switching and OFF → ON switching could not be executed at a sufficiently high speed will be described in detail later.
前記問題点に鑑み、本発明は、スイッチング素子のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができるゲートドライブ回路を提供することを目的とする。 In view of the above-described problems, an object of the present invention is to provide a gate drive circuit that can perform ON → OFF switching and / or OFF → ON switching of a switching element at high speed.
請求項１に記載の発明によれば、入力抵抗Ｒ１とフォトカプラＰＣの発光素子とを入力信号源Ｖ１に対して直列に接続し、
抵抗Ｒ２をフォトカプラＰＣの発光素子に対して並列に接続し、
コンデンサＣ２１を入力抵抗Ｒ１に対して並列に接続し、
フォトカプラＰＣの受光素子としてのトランジスタのコレクタ端子と、増幅部としてのＮＰＮトランジスタＱ２１Ｂのエミッタ端子とを、抵抗Ｒ２５Ｂを介して接続し、
フォトカプラＰＣの受光素子としてのトランジスタのコレクタ端子と、増幅部としてのＰＮＰトランジスタＱ２１Ａのエミッタ端子とを、抵抗Ｒ２５Ａを介して接続し、
ＮＰＮトランジスタＱ２１Ｂのベース端子と、ＰＮＰトランジスタＱ２１Ａのベース端子と接続し、
ＮＰＮトランジスタＱ２１Ｂのコレクタ端子と、第１の電位Ｐ２１とを、抵抗Ｒ２７Ａおよび抵抗Ｒ２８Ａを介して接続し、
第１の電位Ｐ２１とＰ型ＭＯＳＦＥＴＱ３２Ａのソース端子とを接続し、
抵抗Ｒ２７Ａと抵抗Ｒ２８Ａとの間の点Ｐ３１と、Ｐ型ＭＯＳＦＥＴＱ３２Ａのゲート端子とを接続し、
スイッチング素子のゲート端子Ｐ１”とＰ型ＭＯＳＦＥＴＱ３２Ａのドレイン端子とを接続し、
第１の電位Ｐ２１よりも低い第２の電位Ｐ２２と、ＮＰＮトランジスタＱ２１Ｂのベース端子とＰＮＰトランジスタＱ２１Ａのベース端子との間の点Ｐ２３とを、抵抗Ｒ２６Ａを介して接続し、
第２の電位Ｐ２２よりも低くゼロボルトに等しい第３の電位Ｐ２４と、ＮＰＮトランジスタＱ２１Ｂのベース端子とＰＮＰトランジスタＱ２１Ａのベース端子との間の点Ｐ２３とを、抵抗Ｒ２６Ｂを介して接続し、
ＰＮＰトランジスタＱ２１Ａのコレクタ端子と、第３の電位Ｐ２４よりも低い第４の電位Ｐ２５とを、抵抗Ｒ２７Ｂおよび抵抗Ｒ２８Ｂを介して接続し、
第４の電位Ｐ２５とＮ型ＭＯＳＦＥＴＱ３２Ｂのソース端子とを接続し、
抵抗Ｒ２７Ｂと抵抗Ｒ２８Ｂとの間の点Ｐ３２と、Ｎ型ＭＯＳＦＥＴＱ３２Ｂのゲート端子とを接続し、
スイッチング素子のゲート端子Ｐ１”とＮ型ＭＯＳＦＥＴＱ３２Ｂのドレイン端子とを接続し、
第３の電位Ｐ２４と、第２の電位Ｐ２２とを、ツェナーダイオードＤ２３およびツェナーダイオードＤ２４を介して接続し、
コンデンサＣ２３をツェナーダイオードＤ２３およびツェナーダイオードＤ２４に対して並列に接続し、
第１の電位Ｐ２１と、第２の電位Ｐ２２とを、抵抗Ｒ２４を介して接続し、
フォトカプラＰＣの受光素子としてのトランジスタのコレクタ端子と、第２の電位Ｐ２２とを、抵抗Ｒ２３を介して接続し、
フォトカプラＰＣの受光素子としてのトランジスタのエミッタ端子と、第３の電位Ｐ２４とを接続し、
第４の電位Ｐ２５と、第３の電位Ｐ２４とを、ツェナーダイオードＤ２１およびツェナーダイオードＤ２２を介して接続し、
コンデンサＣ２２をツェナーダイオードＤ２１およびツェナーダイオードＤ２２に対して並列に接続し、
入力信号源Ｖ１からの信号によってフォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子としてのトランジスタによって検出されて電気エネルギに変換され、フォトカプラＰＣの受光素子からの信号が、増幅部としてのＰＮＰトランジスタＱ２１ＡおよびＮＰＮトランジスタＱ２１Ｂによって増幅され、増幅部としてのＰＮＰトランジスタＱ２１ＡおよびＮＰＮトランジスタＱ２１Ｂからの信号に基づいて、出力部としてのＰ型ＭＯＳＦＥＴＱ３２ＡおよびＮ型ＭＯＳＦＥＴＱ３２Ｂによって出力信号が形成され、その出力信号がスイッチング素子のゲート端子Ｐ１”に供給され、
ＮＰＮトランジスタＱ２１ＢのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧を印加し、ＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧を印加することを特徴とするゲートドライブ回路が提供される。
According to the invention described in
A resistor R2 is connected in parallel to the light emitting element of the photocoupler PC,
A capacitor C21 is connected in parallel to the input resistor R1,
The collector terminal of the transistor as the light receiving element of the photocoupler PC and the emitter terminal of the NPN transistor Q21B as the amplification unit are connected via a resistor R25B.
The collector terminal of the transistor as the light receiving element of the photocoupler PC and the emitter terminal of the PNP transistor Q21A as the amplifying unit are connected via a resistor R25A.
The base terminal of the NPN transistor Q21B and the base terminal of the PNP transistor Q21A are connected,
The collector terminal of the NPN transistor Q21B and the first potential P21 are connected via a resistor R27A and a resistor R28A.
Connecting the first potential P21 and the source terminal of the P-type MOSFET Q32A;
The point P31 between the resistor R27A and the resistor R28A is connected to the gate terminal of the P-type MOSFET Q32A,
Connecting the gate terminal P1 ″ of the switching element and the drain terminal of the P-type MOSFET Q32A;
A second potential P22 lower than the first potential P21 and a point P23 between the base terminal of the NPN transistor Q21B and the base terminal of the PNP transistor Q21A are connected via a resistor R26A.
A third potential P24 lower than the second potential P22 and equal to zero volts is connected to a point P23 between the base terminal of the NPN transistor Q21B and the base terminal of the PNP transistor Q21A via a resistor R26B.
A collector terminal of the PNP transistor Q21A and a fourth potential P25 lower than the third potential P24 are connected via a resistor R27B and a resistor R28B.
Connect the fourth potential P25 and the source terminal of the N-type MOSFET Q32B,
A point P32 between the resistor R27B and the resistor R28B is connected to the gate terminal of the N-type MOSFET Q32B,
Connecting the gate terminal P1 ″ of the switching element and the drain terminal of the N-type MOSFET Q32B;
The third potential P24 and the second potential P22 are connected via the Zener diode D23 and the Zener diode D24,
A capacitor C23 is connected in parallel to the zener diode D23 and the zener diode D24;
The first potential P21 and the second potential P22 are connected via a resistor R24,
The collector terminal of the transistor as the light receiving element of the photocoupler PC is connected to the second potential P22 via the resistor R23.
The emitter terminal of the transistor as the light receiving element of the photocoupler PC is connected to the third potential P24,
The fourth potential P25 and the third potential P24 are connected via the Zener diode D21 and the Zener diode D22,
A capacitor C22 is connected in parallel to the Zener diode D21 and the Zener diode D22;
A light-emitting element of the photocoupler PC is caused to emit light by a signal from the input signal source V1, and the light is detected by a transistor as a light-receiving element of the photocoupler PC, converted into electric energy, and a signal from the light-receiving element of the photocoupler PC Is amplified by the PNP transistor Q21A and the NPN transistor Q21B as the amplifying unit, and the output signal is output by the P-type MOSFET Q32A and the N-type MOSFET Q32B as the output unit based on the signals from the PNP transistor Q21A and the NPN transistor Q21B as the amplifying unit. And the output signal is supplied to the gate terminal P1 ″ of the switching element,
A reverse bias voltage is applied between the base terminal and the emitter terminal when the NPN transistor Q21B is switched from ON to OFF, and a reverse bias voltage is applied between the base terminal and the emitter terminal when the PNP transistor Q21A is switched from ON to OFF. the gate drive circuit is provided, which comprises applying.
例えば特開平８−５１７９９号公報の図３に記載されたようにゲートドライブ回路が構成されると、つまり、フォトカプラの受光素子からの信号が、増幅部としてのバイポーラトランジスタ（特開平８−５１７９９号公報の図３のＴ１）のベース端子に入力され、増幅されて、そのコレクタ端子から出力されるように構成されると、換言すれば、増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されると、信号を大きく増幅させることができるものの、そのバイポーラトランジスタの帰還容量（ベース−コレクタ間容量）がそのバイポーラトランジスタのＯＮ／ＯＦＦ切換えに悪影響を与えてしまい、そのバイポーラトランジスタのＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなってしまう。その結果、そのバイポーラトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなってしまう。 For example, when a gate drive circuit is configured as described in FIG. 3 of Japanese Patent Application Laid-Open No. 8-51799, that is, a signal from a light receiving element of a photocoupler is a bipolar transistor (Japanese Patent Application Laid-Open No. 8-51799). 3 is input to the base terminal, amplified, and output from the collector terminal. In other words, the bipolar transistor as the amplifying unit is a grounded emitter type (emitter potential). Although the signal can be greatly amplified, the bipolar transistor's feedback capacitance (base-collector capacitance) adversely affects the ON / OFF switching of the bipolar transistor, and the bipolar Perform transistor ON → OFF switching and OFF → ON switching at high speed It becomes impossible. As a result, the gate drive circuit including the bipolar transistor cannot be switched ON / OFF and OFF → ON at high speed.
この点に鑑み、請求項１に記載のゲートドライブ回路では、ベース電位拘束型になるように増幅部としてのバイポーラトランジスタＱ２１Ａ，Ｑ２１Ｂが配置されている。詳細には、フォトカプラＰＣの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのバイポーラトランジスタＱ２１Ａ，Ｑ２１Ｂの入力側端子であるエミッタ端子の電位が変動し、そのバイポーラトランジスタＱ２１Ａ，Ｑ２１ＢのＯＮ／ＯＦＦが切換えられる。バイポーラトランジスタＱ２１Ａ，Ｑ２１ＢがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部に信号が送られる。 In view of this point, in the gate drive circuit according to the first aspect, the bipolar transistors Q21A and Q21B as the amplifying units are arranged so as to be a base potential constrained type. Specifically, as the light receiving element of the photocoupler PC is turned on / off, the potential of the emitter terminal which is the input side terminal of the bipolar transistors Q21A, Q21B as the amplifying units changes, and the bipolar transistors Q21A, Q21B are turned on / off. OFF is switched. When the bipolar transistors Q21A and Q21B are turned on, a signal is sent from the collector terminal, which is the output side terminal, to the output section arranged at the subsequent stage of the amplification section.
つまり、請求項１に記載のゲートドライブ回路では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのバイポーラトランジスタＱ２１Ａ，Ｑ２１Ｂが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのバイポーラトランジスタＱ２１Ａ，Ｑ２１ＢのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。その結果、そのバイポーラトランジスタＱ２１Ａ，Ｑ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。 In other words, in the gate drive circuit according to the first aspect, the bipolar transistors Q21A and Q21B as the amplifying units are arranged so that the emitter terminal becomes the input side terminal and the collector terminal becomes the output side terminal. Therefore, the amplifying unit is more than the case where the bipolar transistor as the amplifying unit is arranged in the grounded emitter type (emitter potential constrained type) as in the gate drive circuit described in FIG. 3 of JP-A-8-51799. The bipolar transistors Q21A and Q21B can be switched ON / OFF and / or OFF → ON at high speed. As a result, ON / OFF switching and / or OFF → ON switching of the gate drive circuit including the bipolar transistors Q21A and Q21B can be executed at high speed.
例えば特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタ（特開平８−５１７９９号公報の図３のＴ１）のコレクタ端子とベース端子とが同一電位に接続されていると、そのバイポーラトランジスタのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づくのに伴って、帰還容量（ベース−コレクタ間容量）が増大し、ミラー効果が生じてしまう。そのため、バイポーラトランジスタのＯＦＦ→ＯＮ切換えを高速で実行するのが妨げられてしまい、その結果、そのバイポーラトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなってしまう。 For example, the collector terminal and the base terminal of a bipolar transistor (T1 in FIG. 3 of Japanese Patent Laid-Open No. 8-51799) are the same as the gate drive circuit described in FIG. 3 of Japanese Patent Laid-Open No. 8-51799. When connected to a potential, when the bipolar transistor is switched from OFF to ON, the feedback capacitance (base-collector capacitance) increases as the base-collector voltage approaches zero, resulting in a mirror effect. End up. This hinders high speed switching of the bipolar transistor from OFF to ON. As a result, the gate drive circuit including the bipolar transistor can be switched from ON to OFF and from OFF to ON at high speed. It will disappear.
この点に鑑み、請求項１に記載のゲートドライブ回路では、増幅部としてＮＰＮトランジスタＱ２１ＢとＰＮＰトランジスタＱ２１Ａとが用いられている。詳細には、ＮＰＮトランジスタＱ２１Ｂのコレクタ端子が第１の電位Ｐ２１に接続され、ＮＰＮトランジスタＱ２１Ｂのベース端子が第１の電位Ｐ２１よりも低い第２の電位Ｐ２２および第３の電位Ｐ２４に接続されている。そのため、ＮＰＮトランジスタＱ２１ＢのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制される。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタＱ２１ＢのＯＦＦ→ＯＮ切換えを高速で実行することができる。その結果、そのＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
In view of this, in the gate drive circuit according to
更に、請求項１に記載のゲートドライブ回路では、ＰＮＰトランジスタＱ２１Ａのベース端子が第２の電位Ｐ２２および第３の電位Ｐ２４に接続され、ＰＮＰトランジスタＱ２１Ａのコレクタ端子が第２の電位Ｐ２２および第３の電位Ｐ２４よりも低い第４の電位Ｐ２５に接続されている。そのため、ＰＮＰトランジスタＱ２１ＡのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制される。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタＱ２１ＡのＯＦＦ→ＯＮ切換えを高速で実行することができる。その結果、そのＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
Further, in the gate drive circuit according to
一般に、ＮＰＮトランジスタがＯＮされている時に、そのベース端子には、そのエミッタ端子よりも高い電圧が印加されている。そのベース端子に印加される電圧の電位と、そのエミッタ端子に印加される電圧の電位とを等しくすると、そのＮＰＮトランジスタをＯＮからＯＦＦに切換えることができる。ところが、本発明者らの鋭意研究によれば、ＮＰＮトランジスタがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位と、そのエミッタ端子に印加される電圧の電位とを等しくしただけでは、本発明者らが要求する程度に高速でＮＰＮトランジスタをＯＮからＯＦＦに切換えることができないことが判明した。 In general, when the NPN transistor is turned on, a voltage higher than that of its emitter terminal is applied to its base terminal. When the potential of the voltage applied to the base terminal is equal to the potential of the voltage applied to the emitter terminal, the NPN transistor can be switched from ON to OFF. However, according to the diligent research of the present inventors, when the NPN transistor is switched from ON to OFF, the potential of the voltage applied to the base terminal is made equal to the potential of the voltage applied to the emitter terminal. Alone, it has been found that the NPN transistor cannot be switched from ON to OFF as fast as the inventors require.
この点に鑑み、請求項１に記載のゲートドライブ回路では、増幅部としてのＮＰＮトランジスタＱ２１ＢのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＮＰＮトランジスタＱ２１ＢがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも低くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＮＰＮトランジスタＱ２１ＢをＯＮからＯＦＦに切換えることができる。その結果、そのＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
In view of this, in the gate drive circuit according to
また、ＮＰＮトランジスタＱ２１ＢをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも高くなるのに伴って、そのＮＰＮトランジスタＱ２１Ｂが誤動作でＯＮしてしまうおそれを低減することができる。 When the NPN transistor Q21B is to be turned off, the voltage potential applied to the base terminal becomes higher than the voltage potential applied to the emitter terminal due to power supply voltage fluctuations or noise. Therefore, the possibility that the NPN transistor Q21B is turned ON due to a malfunction can be reduced.
更に、一般に、ＰＮＰトランジスタがＯＮされている時に、そのベース端子には、そのエミッタ端子よりも低い電圧が印加されている。そのベース端子に印加される電圧の電位と、そのエミッタ端子に印加される電圧の電位とを等しくすると、そのＰＮＰトランジスタをＯＮからＯＦＦに切換えることができる。ところが、本発明者らの鋭意研究によれば、ＰＮＰトランジスタがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位と、そのエミッタ端子に印加される電圧の電位とを等しくしただけでは、本発明者らが要求する程度に高速でＰＮＰトランジスタをＯＮからＯＦＦに切換えることができないことが判明した。 Further, generally, when the PNP transistor is ON, a voltage lower than that of its emitter terminal is applied to its base terminal. When the potential of the voltage applied to the base terminal is equal to the potential of the voltage applied to the emitter terminal, the PNP transistor can be switched from ON to OFF. However, according to the earnest study of the present inventors, when the PNP transistor is switched from ON to OFF, the potential of the voltage applied to the base terminal is made equal to the potential of the voltage applied to the emitter terminal. Alone, it has been found that the PNP transistor cannot be switched from ON to OFF as fast as the inventors require.
この点に鑑み、請求項１に記載のゲートドライブ回路では、増幅部としてのＰＮＰトＱ２１ＡランジスタのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＰＮＰトランジスタＱ２１ＡがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも高くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＰＮＰトランジスタＱ２１ＡをＯＮからＯＦＦに切換えることができる。その結果、そのＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
In view of this, in the gate drive circuit according to
また、ＰＮＰトランジスタＱ２１ＡをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも低くなるのに伴って、そのＰＮＰトランジスタＱ２１Ａが誤動作でＯＮしてしまうおそれを低減することができる。 Further, when the PNP transistor Q21A is to be turned off, the potential of the voltage applied to the base terminal becomes lower than the potential of the voltage applied to the emitter terminal due to power supply voltage fluctuation, noise, or the like. Therefore, the possibility that the PNP transistor Q21A is turned ON due to a malfunction can be reduced.
本発明の実施形態を説明する前に、本発明の比較例について説明する。図９は本発明の比較例のゲートドライブ回路を示した図である。図９において、Ｖ１は、２５μｓ間隔で高レベル（５Ｖ）と低レベル（０Ｖ）とに電位が変化するパルス信号Ｖｓｉｇをゲートドライブ回路に入力するための入力信号源である。Ｒ１は例えば２２０Ωの入力抵抗、Ｒ２はノイズマージンを向上させるために入力信号源Ｖ１に並列に配置された例えば１ｋΩの抵抗である。ＰＣはフォトカプラである。フォトカプラＰＣの左側が発光素子としての発光ダイオード、フォトカプラＰＣの右側が受光素子としてのトランジスタである。 Before describing embodiments of the present invention, comparative examples of the present invention will be described. FIG. 9 is a diagram showing a gate drive circuit of a comparative example of the present invention. In FIG. 9, V1 is an input signal source for inputting a pulse signal Vsig whose potential changes between a high level (5V) and a low level (0V) at intervals of 25 μs to the gate drive circuit. R1 is an input resistance of 220Ω, for example, and R2 is a resistance of 1 kΩ, for example, arranged in parallel with the input signal source V1 in order to improve the noise margin. PC is a photocoupler. The left side of the photocoupler PC is a light emitting diode as a light emitting element, and the right side of the photocoupler PC is a transistor as a light receiving element.
Ｄ１，Ｄ２は例えば５Ｖのツェナーダイオード、Ｃ２，Ｃ３は例えば１０μＦのコンデンサ、Ｒ３は例えば４７０Ωの抵抗、Ｒ４は例えば１ｋΩの抵抗である。ツェナーダイオードＤ１により、抵抗Ｒ３と抵抗Ｒ４との中間点の電位が５Ｖに固定されている。また、ツェナーダイオードＤ１によって抵抗Ｒ４の両端にかかる電位差を１９Ｖに下げることにより、抵抗Ｒ４の損失が抑制されている。 D1 and D2 are, for example, 5V Zener diodes, C2 and C3 are, for example, 10 μF capacitors, R3 is, for example, a 470Ω resistor, and R4 is, for example, a 1 kΩ resistor. The potential at the intermediate point between the resistors R3 and R4 is fixed to 5V by the Zener diode D1. Further, the loss of the resistor R4 is suppressed by reducing the potential difference across the resistor R4 to 19V by the Zener diode D1.
Ｒ５は例えば２０Ωの抵抗、Ｒ６は例えば４７０Ωの抵抗、Ｒ７は例えば２００Ωの抵抗、Ｒ８は例えば１０ｋΩの抵抗、Ｒ９は例えば１ｋΩの抵抗、Ｑ１は増幅部としてのＮＰＮトランジスタである。この比較例では、増幅部としてのＮＰＮトランジスタＱ１がエミッタ接地型に配置されている。尚、増幅部として、例えば図８に示したようなコンパレータ２５１をＮＰＮトランジスタＱ１の代わりに用いることも可能であるが、この比較例では、後述する本発明の実施形態の効果が明らかになるようにＮＰＮトランジスタＱ１を増幅部として用いた。
R5 is, for example, a 20Ω resistor, R6 is, for example, a 470Ω resistor, R7 is, for example, a 200Ω resistor, R8 is, for example, a 10 kΩ resistor, R9 is, for example, a 1 kΩ resistor, and Q1 is an NPN transistor as an amplifying unit. In this comparative example, an NPN transistor Q1 as an amplifying unit is arranged in a grounded emitter type. For example, a
Ｑ２Ａ，Ｑ３Ａは、ゲインをかせぐためにダーリントン接続された出力部としてのＮＰＮトランジスタである。尚、出力部として、例えば図８に示したような１個の高ゲインなＮＰＮトランジスタ２４１をＮＰＮトランジスタＱ２Ａ，Ｑ３Ａの代わりに用いることも可能であるが、この比較例では、後述する本発明の実施形態の効果が明らかになるようにＮＰＮトランジスタＱ２Ａ，Ｑ３Ａを出力部として用いた。 Q2A and Q3A are NPN transistors serving as outputs connected in a Darlington connection to increase the gain. As the output unit, for example, one high gain NPN transistor 241 as shown in FIG. 8 can be used instead of the NPN transistors Q2A and Q3A. In this comparative example, the present invention described later is used. The NPN transistors Q2A and Q3A are used as the output unit so that the effect of the embodiment becomes clear.
Ｑ２Ｂ，Ｑ３Ｂは、ゲインをかせぐためにダーリントン接続された出力部としてのＰＮＰトランジスタである。尚、出力部として、例えば図８に示したような１個の高ゲインなＰＮＰトランジスタ２４２をＰＮＰトランジスタＱ２Ｂ，Ｑ３Ｂの代わりに用いることも可能であるが、この比較例では、後述する本発明の実施形態の効果が明らかになるようにＰＮＰトランジスタＱ２Ｂ，Ｑ３Ｂを出力部として用いた。 Q2B and Q3B are PNP transistors as output units connected in Darlington to gain gain. For example, one high gain PNP transistor 242 as shown in FIG. 8 can be used as the output unit instead of the PNP transistors Q2B and Q3B. In this comparative example, the present invention will be described later. The PNP transistors Q2B and Q3B are used as the output unit so that the effect of the embodiment becomes clear.
Ｖ２は２４Ｖ電源である。点Ｐ１は例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子（図示せず）のゲート端子に接続されている。点Ｐ２はそのスイッチング素子のソース端子に接続されている。点Ｐ２の電位は、ツェナーダイオードＤ２によって＋５Ｖに固定されている。Ｃ１はスイッチング素子のゲート−ソース間容量を示しており、そのゲート−ソース間容量は１０００ｎＦに設定されている。スイッチング素子のドレイン端子は点Ｐ２の電位よりも高い電源ライン（図示せず）に接続されている。 V2 is a 24V power supply. The point P1 is connected to the gate terminal of a switching element (not shown) such as an IGBT or MOSFET. Point P2 is connected to the source terminal of the switching element. The potential at the point P2 is fixed to + 5V by the Zener diode D2. C1 indicates the gate-source capacitance of the switching element, and the gate-source capacitance is set to 1000 nF. The drain terminal of the switching element is connected to a power supply line (not shown) higher than the potential at the point P2.
つまり、図９に示した本発明の比較例のゲートドライブ回路は、入力信号源Ｖ１からの信号Ｖｓｉｇによって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、受光素子からの信号が増幅部としてのＮＰＮトランジスタＱ１によって増幅され、増幅部としてのＮＰＮトランジスタＱ１からの信号に基づいて、出力部としてのトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂによって出力信号が形成され、その出力信号が点Ｐ１を介してスイッチング素子のゲート端子に供給されるように構成されている。 That is, in the gate drive circuit of the comparative example of the present invention shown in FIG. 9, the light emitting element emits light by the signal Vsig from the input signal source V1, the light is detected by the light receiving element and converted into electric energy, A signal from the element is amplified by an NPN transistor Q1 as an amplifying unit, and an output signal is formed by transistors Q2A, Q3A, Q2B, and Q3B as an output unit based on a signal from the NPN transistor Q1 as an amplifying unit. The output signal is configured to be supplied to the gate terminal of the switching element via the point P1.
詳細には、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時、つまり、入力信号源Ｖ１から高レベル（５Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子によって検出され、図９に矢印で示すような電流が受光素子としてのトランジスタのコレクタ−エミッタ間に流れる。その結果、ＮＰＮトランジスタＱ１のベース電位がそのエミッタ電位と同程度になるまで低下し、ＮＰＮトランジスタＱ１がＯＦＦになる。 Specifically, when the signal Vsig from the input signal source V1 is ON, that is, when a high level (5V) signal is input from the input signal source V1, the light emitting element of the photocoupler PC emits light, and the light Is detected by the light receiving element of the photocoupler PC, and a current as indicated by an arrow in FIG. 9 flows between the collector and emitter of the transistor as the light receiving element. As a result, the base potential of the NPN transistor Q1 is lowered to the same level as the emitter potential, and the NPN transistor Q1 is turned off.
ＮＰＮトランジスタＱ１がＯＦＦになると、そのコレクタ電位が＋２４Ｖ程度になるまで上昇する。その結果、ＮＰＮトランジスタＱ２Ａのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２ＡがＯＮになる。それにより、ＮＰＮトランジスタＱ３Ａのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ３ＡがＯＮになる。 When the NPN transistor Q1 is turned off, the collector potential rises to about + 24V. As a result, the base potential of the NPN transistor Q2A becomes higher than its emitter potential, and the NPN transistor Q2A is turned on. Thereby, the base potential of the NPN transistor Q3A becomes higher than the emitter potential, and the NPN transistor Q3A is turned ON.
ＮＰＮトランジスタＱ３ＡがＯＮになると、点Ｐ１の電位、つまり、スイッチング素子のゲート電位が、＋２４Ｖ程度になるまで上昇し、そのソース電位（点Ｐ２の電位＝＋５Ｖ）よりも高くなり、スイッチング素子がＯＮされる。 When the NPN transistor Q3A is turned on, the potential at the point P1, that is, the gate potential of the switching element rises to about + 24V, becomes higher than the source potential (potential at the point P2 = + 5V), and the switching element is turned on. Is done.
尚、ＮＰＮトランジスタＱ１のコレクタ電位が＋２４Ｖ程度になるまで上昇すると、ＰＮＰトランジスタＱ２Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２ＢがＯＦＦになる。それにより、ＰＮＰトランジスタＱ３Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ３ＢがＯＦＦになる。 When the collector potential of the NPN transistor Q1 rises to about + 24V, the base potential of the PNP transistor Q2B becomes the same as or higher than the emitter potential, and the PNP transistor Q2B is turned off. . As a result, the base potential of the PNP transistor Q3B is approximately the same as or higher than the emitter potential, and the PNP transistor Q3B is turned off.
一方、入力信号源Ｖ１からの信号ＶｓｉｇがＯＦＦの時、つまり、入力信号源Ｖ１から低レベル（０Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられず、受光素子としてのトランジスタのコレクタ−エミッタ間に電流は流れない。その結果、ＮＰＮトランジスタＱ１のベース電位が、＋５Ｖ程度になるまで上昇し、そのエミッタ電位よりも高くなる。そのため、ＮＰＮトランジスタＱ１がＯＮになる。 On the other hand, when the signal Vsig from the input signal source V1 is OFF, that is, when a low level (0 V) signal is input from the input signal source V1, the light emitting element of the photocoupler PC is not allowed to emit light, and serves as a light receiving element. No current flows between the collector and emitter of the transistor. As a result, the base potential of the NPN transistor Q1 rises to about + 5V and becomes higher than the emitter potential. Therefore, the NPN transistor Q1 is turned on.
ＮＰＮトランジスタＱ１がＯＮになると、そのコレクタ電位が０Ｖ程度になるまで低下する。その結果、ＰＮＰトランジスタＱ２Ｂのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２ＢがＯＮになる。それにより、ＰＮＰトランジスタＱ３Ｂのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ３ＢがＯＮになる。 When the NPN transistor Q1 is turned on, the collector potential is lowered to about 0V. As a result, the base potential of the PNP transistor Q2B becomes lower than its emitter potential, and the PNP transistor Q2B is turned on. As a result, the base potential of the PNP transistor Q3B becomes lower than its emitter potential, and the PNP transistor Q3B is turned ON.
ＰＮＰトランジスタＱ３ＢがＯＮになると、点Ｐ１の電位、つまり、スイッチング素子のゲート電位が、０Ｖ程度になるまで低下し、そのソース電位（点Ｐ２の電位＝＋５Ｖ）よりも低くなり、スイッチング素子がＯＦＦされる。 When the PNP transistor Q3B is turned on, the potential at the point P1, that is, the gate potential of the switching element is lowered to about 0V, becomes lower than its source potential (potential at the point P2 = + 5V), and the switching element is turned off. Is done.
尚、ＮＰＮトランジスタＱ１のコレクタ電位が０Ｖ程度になるまで低下すると、ＮＰＮトランジスタＱ２Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２ＡがＯＦＦになる。それにより、ＮＰＮトランジスタＱ３Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ３ＡがＯＦＦになる。 When the collector potential of the NPN transistor Q1 is lowered to about 0V, the base potential of the NPN transistor Q2A becomes the same as or lower than the emitter potential, and the NPN transistor Q2A is turned off. . As a result, the base potential of the NPN transistor Q3A is approximately equal to or lower than the emitter potential, and the NPN transistor Q3A is turned OFF.
図１０は図９に示した比較例のゲートドライブ回路の動作波形を示した図である。図１０において、縦軸は電位、横軸は時間を示している。詳細には、図１０において、Ｖｏｕｔ（▽を結んだ線）はスイッチング素子のゲート−ソース間電圧ＶＧＳ（＝ＶＰ１−ＶＰ２）を示しており、Ｖｓｉｇ（□を結んだ線）は入力信号源Ｖ１から入力されたパルス信号を示しており、Ｖｐｃ（○を結んだ線）はフォトカプラＰＣの受光素子としてのトランジスタのコレクタ電位を示している。 FIG. 10 is a diagram showing operation waveforms of the gate drive circuit of the comparative example shown in FIG. In FIG. 10, the vertical axis represents potential and the horizontal axis represents time. Specifically, in FIG. 10, Vout (line connecting を) indicates the gate-source voltage VGS (= VP1-VP2) of the switching element, and Vsig (line connecting □) is the input signal source V1. , And Vpc (the line connecting the circles) indicates the collector potential of the transistor as the light receiving element of the photocoupler PC.
図１１は図１０に示したＶｏｕｔおよびＶｓｉｇを模式的に示した図である。図１１において、ｔｄは、Ｖｓｉｇの立ち上がり開始時からＶｏｕｔの立ち上がり開始時までの時間またはＶｓｉｇの立下り開始時からＶｏｕｔの立下り開始時までの時間を示している。ｔＨＬはＶｏｕｔの立ち上がり開始時からその立ち上がり完了時までの時間またはＶｏｕｔの立下り開始時からその立下り完了時までの時間を示している。ｔｏｎは、Ｖｓｉｇの立ち上がり開始時からＶｏｕｔの立ち上がり完了時までの時間を示している。ｔｏｆｆは、Ｖｓｉｇの立下り開始時からＶｏｕｔの立下り完了時までの時間を示している。 FIG. 11 is a diagram schematically showing Vout and Vsig shown in FIG. In FIG. 11, td indicates the time from the start of the rise of Vsig to the start of the rise of Vout, or the time from the start of the fall of Vsig to the start of the fall of Vout. tHL indicates the time from the start of the rise of Vout to the completion of the rise, or the time from the start of the fall of Vout to the completion of the fall. Ton indicates the time from the start of the rise of Vsig to the completion of the rise of Vout. toff indicates the time from the start of the fall of Vsig to the completion of the fall of Vout.
本発明者らは、ｔｏｎを１μｓ未満にし、ｔｏｆｆを１μｓ未満にすることを開発目標に設定しているが、図９に示した比較例のゲートドライブ回路では、図１０に示したように、ｔｏｎおよびｔｏｆｆが１．５〜２．０μｓもあり、開発目標の１．５〜２．０倍になってしまった。 The present inventors set the development target to set ton to be less than 1 μs and toff to be less than 1 μs, but in the gate drive circuit of the comparative example shown in FIG. 9, as shown in FIG. Ton and toff are 1.5 to 2.0 μs, which is 1.5 to 2.0 times the development target.
図９に示した比較例のゲートドライブの長所としては、出力部のトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂがトーテムポール回路を構成しているため、同時導通が起こらない点が挙げられる。一方、短所としては、図１１に示したｔｄ（ディレータイム）が大きい点が挙げられる。ｔｄ（ディレータイム）が大きくなった原因としては、例えば、出力部のトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂが、コレクタ接地型またはコレクタ電位拘束型に配置され、トランジスタＱ３Ａ，Ｑ３Ｂのエミッタ端子とスイッチング素子のゲート端子とが接続されているため、大振幅動作が困難になっており、トランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時の終盤に、コレクタ端子側の電位とエミッタ端子側の電位との差が小さくなるのに伴って、コレクタ−エミッタ間電流の流れが悪くなり、トランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換えがなかなか完了しないという所謂ネガティブフィードバック効果が発生していることが考えられる。また、図９に示した比較例のゲートドライブには、ゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行しようとすると、図９に示した抵抗Ｒ５の値を小さくしなければならないが、そうすると、パワーロスが増加してしまうという問題点も含まれている。 The advantage of the gate drive of the comparative example shown in FIG. 9 is that simultaneous conduction does not occur because the transistors Q2A, Q3A, Q2B, and Q3B in the output section constitute a totem pole circuit. On the other hand, a disadvantage is that td (delay time) shown in FIG. 11 is large. As the cause of the increase in td (delay time), for example, the transistors Q2A, Q3A, Q2B, and Q3B of the output unit are arranged in a collector grounded type or a collector potential constrained type, and the emitter terminals and switching elements of the transistors Q3A and Q3B Since the gate terminals of the transistors Q2A, Q3A, Q2B, and Q3B are switched from OFF to ON, the collector terminal side potential and the emitter terminal side potential are difficult to operate. As the difference between the two becomes smaller, the collector-emitter current flow becomes worse, and the so-called negative feedback effect that the switching of the transistors Q2A, Q3A, Q2B, and Q3B from OFF to ON is hardly completed occurs. Can be considered. Further, in the gate drive of the comparative example shown in FIG. 9, if the ON / OFF switching and OFF → ON switching of the gate drive circuit is to be executed at high speed, the value of the resistor R5 shown in FIG. 9 must be reduced. However, this also includes the problem of increased power loss.
ｔｄ（ディレータイム）が大きくなった原因について、上述した所謂ネガティブフィードバックの他にも考えてみる。例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子が何のために用いられるかに応じて、スイッチング素子の容量（電流、電圧、図９に示した容量Ｃ１など）は異なってくるため、スイッチング素子の容量をいくつに選定したかについては、ｔｄ（ディレータイム）が大きくなった原因から排除すべきであると考えられる。つまり、ｔｄ（ディレータイム）が大きくなった原因は、図９に示したトランジスタＱ１を含む増幅部、および、トランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂを含む出力部に潜んでいると考えられる。 The cause of the increase in td (delay time) will be considered in addition to the so-called negative feedback described above. For example, the capacity of the switching element (current, voltage, capacity C1, etc. shown in FIG. 9) varies depending on what the switching element such as IGBT or MOSFET is used for. It is considered that the number selected should be excluded from the cause of the increased td (delay time). That is, it is considered that the cause of the increase in td (delay time) is lurking in the amplification unit including the transistor Q1 and the output unit including the transistors Q2A, Q3A, Q2B, and Q3B shown in FIG.
図９に示したゲートドライブ回路で増幅部および出力部として用いられているようなバイポーラトランジスタには、ベース端子と、コレクタ端子と、エミッタ端子とが設けられている。例えば図９に示したトランジスタＱ１の場合、ＯＮ時におけるベース−エミッタ間電圧ＶＢＥは約０．７Ｖになり、ＯＮ時におけるコレクタ−エミッタ間電圧ＶＣＥは約０．４Ｖになる。 A bipolar transistor used as an amplification unit and an output unit in the gate drive circuit shown in FIG. 9 is provided with a base terminal, a collector terminal, and an emitter terminal. For example, in the case of the transistor Q1 shown in FIG. 9, the base-emitter voltage VBE when ON is about 0.7V, and the collector-emitter voltage VCE when ON is about 0.4V.
更に、図９に示したゲートドライブ回路で増幅部および出力部として用いられているようなバイポーラトランジスタには、ベース端子とコレクタ端子との間にベース−コレクタ間容量ＣＢＣ（＝Ｃｒｅ）が設けられており、ベース端子とエミッタ端子との間にベース−エミッタ間容量ＣＢＥが設けられており、コレクタ端子とエミッタ端子との間にコレクタ−エミッタ間容量ＣＢＥが設けられている。これらの３つの容量のうち、バイポーラトランジスタの高速でのＯＮ／ＯＦＦ切換えに最も有害なものは、ベース−コレクタ間容量ＣＢＣ（＝Ｃｒｅ）（帰還容量、ミラー容量）であり、また、バイポーラトランジスタの高速でのＯＮ／ＯＦＦ切換えを実行するためには、ベース−コレクタ間容量ＣＢＣ（＝Ｃｒｅ）（帰還容量、ミラー容量）を極力小さくする必要があることが知られている。 Further, in the bipolar transistor used as the amplification unit and the output unit in the gate drive circuit shown in FIG. 9, a base-collector capacitance CBC (= Cre) is provided between the base terminal and the collector terminal. A base-emitter capacitor CBE is provided between the base terminal and the emitter terminal, and a collector-emitter capacitor CBE is provided between the collector terminal and the emitter terminal. Of these three capacitors, the most harmful to the high-speed ON / OFF switching of the bipolar transistor is the base-collector capacitance CBC (= Cre) (feedback capacitance, mirror capacitance). It is known that the base-collector capacitance CBC (= Cre) (feedback capacitance, mirror capacitance) needs to be reduced as much as possible in order to execute ON / OFF switching at high speed.
図１２は一般的なバイポーラトランジスタのベース−コレクタ間電圧と帰還容量（ベース−コレクタ間容量）Ｃｒｅとの関係を示した図である。図１２に示すように、帰還容量（ベース−コレクタ間容量）Ｃｒｅは、ベース−コレクタ間電圧が小さくなるとその値が大きくなるという性質をもっている。つまり、バイポーラトランジスタの高速でのＯＮ／ＯＦＦ切換えを実行するためには、ベース−コレクタ間容量ＣＢＣ（＝Ｃｒｅ）（帰還容量、ミラー容量）を極力小さくするために、バイポーラトランジスタのＯＮ→ＯＦＦ切換え時およびＯＦＦ→ＯＮ切換え時にベース−コレクタ間電圧が小さくならないようにする必要があると考えられる。 FIG. 12 is a diagram showing the relationship between the base-collector voltage and the feedback capacitance (base-collector capacitance) Cre of a general bipolar transistor. As shown in FIG. 12, the feedback capacitance (base-collector capacitance) Cre has a property that its value increases as the base-collector voltage decreases. In other words, in order to switch the bipolar transistor at high speed, the bipolar transistor is switched from ON to OFF in order to minimize the base-collector capacitance CBC (= Cre) (feedback capacitance, mirror capacitance). It is considered necessary to prevent the base-collector voltage from becoming small at times and when switching from OFF to ON.
図９に示した比較例のゲートドライブ回路について検討してみると、このゲートドライブ回路では、出力部としてのバイポーラトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂのコレクタ端子とベース端子とが同一電位に接続されている。そのため、バイポーラトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時に、ベース−コレクタ間電圧がゼロに近づいてしまい、それにより、帰還容量（ベース−コレクタ間容量）Ｃｒｅが増大してしまい、その結果、バイポーラトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換えを高速で実行するのが妨げられていると考えられる。 Considering the gate drive circuit of the comparative example shown in FIG. 9, in this gate drive circuit, the collector terminals and base terminals of the bipolar transistors Q2A, Q3A, Q2B, Q3B as the output section are connected to the same potential. ing. Therefore, when the bipolar transistors Q2A, Q3A, Q2B, and Q3B are switched from OFF to ON, the base-collector voltage approaches zero, thereby increasing the feedback capacitance (base-collector capacitance) Cre. As a result, it is considered that the bipolar transistors Q2A, Q3A, Q2B, and Q3B are prevented from being switched from OFF to ON at high speed.
更に、図９に示した比較例のゲートドライブ回路のエミッタ接地されたバイポーラトランジスタＱ１について検討してみる。トランジスタＱ１は、そのコレクタ端子が抵抗Ｒ５を介して＋２４Ｖの電位に接続され、そのベース端子が抵抗Ｒ６および抵抗Ｒ３を介して、＋２４Ｖより１９Ｖだけ低い＋５Ｖに接続されている。そのため、バイポーラトランジスタＱ１のＯＦＦ→ＯＮ切換え開始時には、そのベース−コレクタ間電圧ＶＢＣが約２３．３Ｖの比較的大きい値になっていると考えられ、帰還容量はそれほど大きくなっていないと考えられる。ところが、バイポーラトランジスタＱ１のＯＦＦ→ＯＮ切換え完了直前になると、そのベース−コレクタ間電圧ＶＢＣが０．４Ｖ以下の非常に小さい値になっていると考えられ、その時には、帰還容量が大きくなっており、その結果、バイポーラトランジスタＱ１のＯＦＦ→ＯＮ切換えを高速で完了させるのが妨げられていると考えられる。 Further, consider the bipolar transistor Q1 whose emitter is grounded in the gate drive circuit of the comparative example shown in FIG. The collector terminal of the transistor Q1 is connected to the potential of + 24V through the resistor R5, and the base terminal thereof is connected to + 5V, which is 19V lower than + 24V, through the resistor R6 and the resistor R3. Therefore, when the bipolar transistor Q1 starts to be switched from OFF to ON, the base-collector voltage VBC is considered to be a relatively large value of about 23.3V, and the feedback capacitance is not considered to be so large. However, immediately before the completion of the switching of the bipolar transistor Q1 from OFF to ON, the base-collector voltage VBC is considered to be a very small value of 0.4 V or less, and at that time, the feedback capacitance is large. As a result, it is considered that the switching of the bipolar transistor Q1 from OFF to ON is prevented from being completed at high speed.
また、半導体単体として、バイポーラトランジスタの入力側容量Ｃｉｎ＝ＣＢＥ＋Ｃｒｅという関係が知られており、また、回路動作する時には、バイポーラトランジスタの入力側容量Ｃｉｎ＝（１＋ｈＦＥ（エミッタ接地電流増幅率））×Ｃｒｅ≒ｈＦＥ×Ｃｒｅという関係が知られている。この入力側容量Ｃｉｎの数値が大きくなると、ミラー効果が生じてしまい、そのバイポーラトランジスタのＯＮ／ＯＦＦ切換えを高速で実行することが妨げられてしまうことが知られている。 Further, the relationship of the input side capacitance Cin = CBE + Cre of the bipolar transistor is known as a single semiconductor, and when the circuit operates, the input side capacitance Cin = (1 + hFE (emitter ground current amplification factor)) of the bipolar transistor × Cre A relationship of ≈hFE × Cre is known. It is known that when the value of the input-side capacitance Cin is increased, a mirror effect is generated, and the bipolar transistor is prevented from being switched on and off at high speed.
図９に示した比較例のゲートドライブ回路の増幅部としてのバイポーラトランジスタＱ１および出力部としてのバイポーラトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂについても、上述したように、帰還容量Ｃｒｅが増大するのに伴って入力側容量Ｃｉｎが増大し、その結果、ミラー効果が生じてしまい、バイポーラトランジスタのＯＮ／ＯＦＦ切換えを高速で実行することが妨げられてしまっていると考えられる。 As described above, the bipolar transistor Q1 as the amplification unit and the bipolar transistors Q2A, Q3A, Q2B, and Q3B as the output unit of the gate drive circuit of the comparative example shown in FIG. 9 also increase as the feedback capacitance Cre increases. As a result, the input-side capacitance Cin increases, and as a result, the mirror effect occurs, and it is considered that the ON / OFF switching of the bipolar transistor is prevented from being performed at high speed.
次に、上述した所謂ネガティブフィードバック効果について考えてみる。図９に示した比較例のゲートドライブ回路では、図１０に示したように、Ｖｏｕｔ（スイッチング素子のゲート−ソース間電圧ＶＧＳ）の立ち上がり完了直前あたりの傾きは、Ｖｏｕｔの立ち上がり開始直後あたりの傾きよりも緩やかになっている。この原因としては、バイポーラトランジスタＱ２Ａ，Ｑ３ＡのＯＦＦ→ＯＮ切換え時の序盤には、コレクタ端子側の電位とエミッタ端子側の電位との差が大きいためにコレクタ−エミッタ間電流の流れが良いのに対し、バイポーラトランジスタＱ２Ａ，Ｑ３ＡのＯＦＦ→ＯＮ切換え時の終盤には、コレクタ端子側の電位とエミッタ端子側の電位との差が小さくなるのに伴って、コレクタ−エミッタ間電流の流れが悪くなっていることが考えられる。つまり、バイポーラトランジスタＱ２Ａ，Ｑ３ＡのＯＦＦ→ＯＮ切換え時の終盤におけるそれらのコレクタ−エミッタ間電流は、ＯＦＦ→ＯＮ切換え時の序盤よりも減少していると考えられる。詳細には、図１０に示したＶｏｕｔの立ち上がり時のＶｏｕｔの微分値が、バイポーラトランジスタＱ３Ａのエミッタ端子からスイッチング素子のゲート端子に流入する電流値になる。 Next, consider the so-called negative feedback effect described above. In the gate drive circuit of the comparative example shown in FIG. 9, as shown in FIG. 10, the slope immediately before completion of the rise of Vout (gate-source voltage VGS of the switching element) is the slope immediately after the start of rise of Vout. It has become more gradual. This is because the collector-emitter current flow is good because the difference between the potential on the collector terminal side and the potential on the emitter terminal side is large in the early stage when the bipolar transistors Q2A and Q3A are switched from OFF to ON. On the other hand, when the bipolar transistors Q2A and Q3A are switched from OFF to ON, the collector-emitter current flow becomes worse as the difference between the collector terminal potential and the emitter terminal potential becomes smaller. It is possible that That is, it is considered that the collector-emitter current at the end of the bipolar transistors Q2A and Q3A when switching from OFF to ON is smaller than that at the beginning of switching from OFF to ON. Specifically, the differential value of Vout at the time of rising of Vout shown in FIG. 10 becomes a current value flowing from the emitter terminal of the bipolar transistor Q3A to the gate terminal of the switching element.
同様に、Ｖｏｕｔ（スイッチング素子のゲート−ソース間電圧ＶＧＳ）の立下り完了直前あたりの傾きは、Ｖｏｕｔの立下り開始直後あたりの傾きよりも少し緩やかになっている。この原因としては、バイポーラトランジスタＱ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時の序盤には、コレクタ端子側の電位とエミッタ端子側の電位との差が大きいためにコレクタ−エミッタ間電流の流れが良いのに対し、バイポーラトランジスタＱ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時の終盤には、コレクタ端子側の電位とエミッタ端子側の電位との差が小さくなるのに伴って、コレクタ−エミッタ間電流の流れが悪くなっていることが考えられる。つまり、バイポーラトランジスタＱ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時の終盤におけるそれらのコレクタ−エミッタ間電流は、ＯＦＦ→ＯＮ切換え時の序盤よりも減少していると考えられる。詳細には、図１０に示したＶｏｕｔの立下り時のＶｏｕｔの微分値が、スイッチング素子のゲート端子からバイポーラトランジスタＱ３Ｂのエミッタ端子に流出する電流値になる。 Similarly, the slope immediately before completion of the fall of Vout (the gate-source voltage VGS of the switching element) is slightly gentler than the slope immediately after the start of the fall of Vout. This is because the collector-emitter current flow is good because the difference between the potential on the collector terminal side and the potential on the emitter terminal side is large in the early stage when the bipolar transistors Q2B and Q3B are switched from OFF to ON. On the other hand, at the end of switching the bipolar transistors Q2B and Q3B from OFF to ON, the current flow between the collector and the emitter becomes worse as the difference between the potential on the collector terminal side and the potential on the emitter terminal side becomes smaller. It is possible that That is, it is considered that the collector-emitter currents at the end of the bipolar transistors Q2B and Q3B when switching from OFF to ON are smaller than those at the beginning of the switching from OFF to ON. Specifically, the differential value of Vout at the time of the fall of Vout shown in FIG. 10 becomes a current value flowing out from the gate terminal of the switching element to the emitter terminal of the bipolar transistor Q3B.
上述した図９の抵抗Ｒ５について考えてみる。図９に示した比較例のゲートドライブ回路では、バイポーラトランジスタＱ１がＯＦＦの時には、抵抗Ｒ５を通過した電流がバイポーラトランジスタＱ２Ａのベース端子に供給される。一方、バイポーラトランジスタＱ１がＯＮの時には、抵抗Ｒ５を通過した電流は、バイポーラトランジスタＱ２Ｂのベース端子から流れてきた電流と合流して、バイポーラトランジスタＱ１のコレクタ−エミッタ間を通過する。つまり、バイポーラトランジスタＱ２Ａ，Ｑ２ＢのＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行し、ゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行しようとすると、抵抗Ｒ５の値を小さくしなければならないが、そうすると、抵抗Ｒ５におけるパワーロス（＝Ｉ２×Ｒ５）が増加してしまうため、抵抗Ｒ５の値は慎重に選定されるべきであると言える。 Consider the resistor R5 in FIG. 9 described above. In the gate drive circuit of the comparative example shown in FIG. 9, when the bipolar transistor Q1 is OFF, the current that has passed through the resistor R5 is supplied to the base terminal of the bipolar transistor Q2A. On the other hand, when the bipolar transistor Q1 is ON, the current passing through the resistor R5 merges with the current flowing from the base terminal of the bipolar transistor Q2B and passes between the collector and emitter of the bipolar transistor Q1. That is, if the bipolar transistors Q2A and Q2B are switched ON → OFF and OFF → ON at high speed, and the gate drive circuit is switched ON → OFF and OFF → ON at high speed, the value of the resistor R5 is decreased. However, since the power loss (= I 2 × R5) in the resistor R5 increases, it can be said that the value of the resistor R5 should be carefully selected.
更に、図９に示した比較例のゲートドライブ回路は、フォトカプラの受光素子からの信号が、増幅部としてのバイポーラトランジスタＱ１のベース端子に入力され、増幅されて、そのコレクタ端子から出力されるように構成されている。換言すれば、増幅部としてのバイポーラトランジスタＱ１がエミッタ接地型に配置されている。そのため、信号を大きく増幅させることができるものの、バイポーラトランジスタＱ１の帰還容量（ベース−コレクタ間容量）がバイポーラトランジスタＱ１のＯＮ／ＯＦＦ切換えに悪影響を与えてしまっていると考えられる。その結果、バイポーラトランジスタＱ１のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなっていると考えられる。それにより、バイポーラトランジスタＱ１を含むゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなっていると考えられる。 Further, in the gate drive circuit of the comparative example shown in FIG. 9, the signal from the light receiving element of the photocoupler is input to the base terminal of the bipolar transistor Q1 as an amplifying unit, amplified, and output from the collector terminal. It is configured as follows. In other words, the bipolar transistor Q1 as the amplifying unit is arranged in a grounded emitter type. Therefore, although the signal can be greatly amplified, it is considered that the feedback capacitance (base-collector capacitance) of the bipolar transistor Q1 adversely affects the ON / OFF switching of the bipolar transistor Q1. As a result, it is considered that the bipolar transistor Q1 cannot be switched ON / OFF and OFF → ON at high speed. Thereby, it is considered that the ON → OFF switching and OFF → ON switching of the gate drive circuit including the bipolar transistor Q1 cannot be executed at high speed.
以下、本発明に関連する発明のゲートドライブ回路の第１例について説明する。図１は本発明に関連する発明のゲートドライブ回路の第１例を示した図である。図１において、図９に示した参照番号と同一の参照番号は、図９に示した部品と同一の部品を示している。Ｄ１１，Ｄ１２は例えば２．５Ｖのツェナーダイオード、Ｄ１３は例えば１０Ｖのツェナーダイオードである。Ｃ１１は例えば１０μＦのコンデンサ、Ｃ１２は例えば１００μＦのコンデンサである。Ｒ１３は例えば１０００Ωの抵抗、Ｒ１４は例えば６００〜１ＫΩの入力電流制限抵抗である。ツェナーダイオードＤ１１，Ｄ１２により、抵抗Ｒ１３と抵抗Ｒ１４との中間点Ｐ１２の電位が＋５Ｖに固定されている。また、ツェナーダイオードＤ１１，Ｄ１２によって抵抗Ｒ１４の両端にかかる電位差を９Ｖに下げることにより、抵抗Ｒ１４の損失が抑制されている。 Hereinafter, a first example of the gate drive circuit of the invention related to the present invention will be described. FIG. 1 is a diagram showing a first example of a gate drive circuit of the invention related to the present invention. In FIG. 1, the same reference numerals as those shown in FIG. 9 indicate the same parts as those shown in FIG. D11 and D12 are, for example, 2.5V Zener diodes, and D13 is, for example, a 10V Zener diode. C11 is, for example, a 10 μF capacitor, and C12 is, for example, a 100 μF capacitor. R13 is a resistor of 1000Ω, for example, and R14 is an input current limiting resistor of 600 to 1 KΩ, for example. The potential at the intermediate point P12 between the resistor R13 and the resistor R14 is fixed to + 5V by the Zener diodes D11 and D12. Further, the loss of the resistor R14 is suppressed by lowering the potential difference across the resistor R14 to 9V by the Zener diodes D11 and D12.
Ｒ１５Ａは例えば１００Ωの抵抗、Ｒ１５Ｂは例えば２ｋΩの抵抗、Ｒ１６Ａは例えば３３０Ωの抵抗、Ｒ１６Ｂは例えば１ｋΩの抵抗、Ｒ１７Ａは例えば４７Ωの抵抗、Ｒ１７Ｂは例えば１０Ωの抵抗、Ｒ１８Ａは例えば１０ｋΩの抵抗、Ｒ１８Ｂは例えば１０ｋΩの抵抗、Ｒ１９は例えば４.７〜１０Ωのゲート抵抗である。Ｑ１１Ａは増幅部としてのＮＰＮトランジスタ、Ｑ１１Ｂは増幅部としてのＰＮＰトランジスタである。第１例では、増幅部としてのＮＰＮトランジスタＱ１１Ａがベース電位拘束型に配置され、ＰＮＰトランジスタＱ１１Ｂがベース電位接地型に配置されている。 R15A is for example a 100Ω resistor, R15B is for example a 2kΩ resistor, R16A is for example a 330Ω resistor, R16B is for example a 1kΩ resistor, R17A is for example a 47Ω resistor, R17B is for example a 10Ω resistor, R18A is for example a 10kΩ resistor, R18B Is a resistor of 10 kΩ, for example, and R19 is a gate resistor of 4.7 to 10Ω, for example. Q11A is an NPN transistor as an amplifier, and Q11B is a PNP transistor as an amplifier. In the first example , an NPN transistor Q11A as an amplification unit is arranged in a base potential constrained type, and a PNP transistor Q11B is arranged in a base potential grounded type.
Ｑ１２Ａ，Ｑ１３Ａは、ゲインをかせぐためにダーリントン接続された出力部としてのＰＮＰトランジスタ、Ｑ１２Ｂ，Ｑ１３Ｂは、ゲインをかせぐためにダーリントン接続された出力部としてのＮＰＮトランジスタである。 Q12A and Q13A are PNP transistors as output units connected in Darlington to increase gain, and Q12B and Q13B are NPN transistors as output units connected in Darlington to increase gain.
点Ｐ１’は例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子（図示せず）のゲート端子に接続されている。点Ｐ２’はそのスイッチング素子のソース端子（エミッタ端子）に接続されている。Ｃ１３はスイッチング素子のゲート−ソース間容量を示しており、そのゲート−ソース間容量は０．５μＦに設定されている。スイッチング素子のドレイン端子（コレクタ端子）は０Ｖよりも高い電源ライン（図示せず）に接続されている。点Ｐ１１の電位は、ツェナーダイオードＤ１１，Ｄ１２および抵抗Ｒ１４によって＋１４Ｖに固定されている。点Ｐ１２の電位は、ツェナーダイオードＤ１１，Ｄ１２によって＋５Ｖに固定されている。点Ｐ１３の電位は０Ｖに固定されている。点Ｐ１４の電位は、ツェナーダイオードＤ１３によって−１０Ｖに固定されている。 The point P1 'is connected to the gate terminal of a switching element (not shown) such as an IGBT or MOSFET. The point P2 'is connected to the source terminal (emitter terminal) of the switching element. C13 indicates the gate-source capacitance of the switching element, and the gate-source capacitance is set to 0.5 μF. The drain terminal (collector terminal) of the switching element is connected to a power supply line (not shown) higher than 0V. The potential at the point P11 is fixed to + 14V by the Zener diodes D11 and D12 and the resistor R14. The potential at the point P12 is fixed to + 5V by the Zener diodes D11 and D12. The potential of the point P13 is fixed at 0V. The potential at the point P14 is fixed at −10V by the Zener diode D13.
つまり、図１に示した本発明に関連する発明のゲートドライブ回路の第１例では、入力信号源Ｖ１からの信号Ｖｓｉｇ（図９参照）によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、受光素子からの信号が増幅部としてのトランジスタＱ１１Ａ，Ｑ１１Ｂによって増幅され、増幅部としてのトランジスタＱ１１Ａ，Ｑ１１Ｂからの信号に基づいて、出力部としてのトランジスタＱ１２Ａ，Ｑ１３Ａ，Ｑ１２Ｂ，Ｑ１３Ｂによって出力信号が形成され、その出力信号が点Ｐ１’を介してスイッチング素子のゲート端子に供給されるように構成されている。すなわち、本発明に関連する発明のゲートドライブ回路の第１例では、出力部と増幅部とが設けられ、例えば図６、図８などに示したような従来のゲートドライブ回路に比べて増幅段数が増加していないため、増幅段数の増加に伴うコストアップおよびスイッチングスピードの低下を回避することができる。 That is, in the first example of the gate drive circuit of the invention related to the present invention shown in FIG. 1, the light emitting element emits light by the signal Vsig (see FIG. 9) from the input signal source V1, and the light is received by the light receiving element. And is converted into electric energy, and the signal from the light receiving element is amplified by the transistors Q11A and Q11B as the amplifying units, and the transistors Q12A and Q11A as the output units based on the signals from the transistors Q11A and Q11B as the amplifying units. An output signal is formed by Q13A, Q12B, and Q13B, and the output signal is configured to be supplied to the gate terminal of the switching element via the point P1 ′. That is, in the first example of the gate drive circuit of the invention related to the present invention, an output unit and an amplification unit are provided. For example, the number of amplification stages is larger than that of the conventional gate drive circuit as shown in FIGS. Therefore, an increase in cost and a decrease in switching speed due to an increase in the number of amplification stages can be avoided.
詳細には、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時、つまり、入力信号源Ｖ１から高レベル（５Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子によって検出され、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れる。その結果、ＮＰＮトランジスタＱ１１Ａのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ１１ＡがＯＮになる。 Specifically, when the signal Vsig from the input signal source V1 is ON, that is, when a high level (5V) signal is input from the input signal source V1, the light emitting element of the photocoupler PC emits light, and the light Is detected by the light receiving element of the photocoupler PC, and a current flows between the collector and emitter of the transistor as the light receiving element. As a result, the base potential of NPN transistor Q11A becomes higher than its emitter potential, and NPN transistor Q11A is turned on.
ＮＰＮトランジスタＱ１１ＡがＯＮになると、そのコレクタ電位が＋１４Ｖよりも低くなり、その結果、ＰＮＰトランジスタＱ１２Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ１２ＡがＯＮになる。それにより、ＰＮＰトランジスタＱ１３Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ１３ＡがＯＮになる。 When the NPN transistor Q11A is turned on, its collector potential becomes lower than + 14V. As a result, the base potential of the PNP transistor Q12A becomes lower than its emitter potential, and the PNP transistor Q12A is turned on. As a result, the base potential of the PNP transistor Q13A becomes lower than its emitter potential, and the PNP transistor Q13A is turned on.
ＰＮＰトランジスタＱ１３ＡがＯＮになると、点Ｐ１’の電位、つまり、スイッチング素子のゲート電位が、＋１４Ｖ程度になるまで上昇し、そのソース電位（エミッタ電位）（点Ｐ２’の電位＝０Ｖ）よりも高くなり、スイッチング素子がＯＮされる。つまり、本発明に関連する発明のゲートドライブ回路の第１例では、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時に、スイッチング素子がＯＮされる。 When the PNP transistor Q13A is turned on, the potential at the point P1 ′, that is, the gate potential of the switching element rises to about + 14V, and is higher than its source potential (emitter potential) (potential at the point P2 ′ = 0V). Thus, the switching element is turned on. That is, in the first example of the gate drive circuit of the invention related to the present invention , the switching element is turned on when the signal Vsig from the input signal source V1 is turned on.
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れると、ＰＮＰトランジスタＱ１１Ｂのベース電位がそのエミッタ電位と同程度になり、ＰＮＰトランジスタＱ１１ＢがＯＦＦになる。ＰＮＰトランジスタＱ１１ＢがＯＦＦになると、ＮＰＮトランジスタＱ１２Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ１２ＢがＯＦＦになる。それにより、ＮＰＮトランジスタＱ１３Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ１３ＢがＯＦＦになる。 When a current flows between the collector and emitter of the transistor as the light receiving element, the base potential of the PNP transistor Q11B becomes approximately the same as the emitter potential, and the PNP transistor Q11B is turned off. When the PNP transistor Q11B is turned off, the base potential of the NPN transistor Q12B is approximately equal to or lower than the emitter potential, and the NPN transistor Q12B is turned off. As a result, the base potential of the NPN transistor Q13B is approximately the same as or lower than the emitter potential, and the NPN transistor Q13B is turned OFF.
一方、入力信号源Ｖ１からの信号ＶｓｉｇがＯＦＦの時、つまり、入力信号源Ｖ１から低レベル（０Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられず、受光素子としてのトランジスタのコレクタ−エミッタ間に電流は流れない。その結果、ＰＮＰトランジスタＱ１１Ｂのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ１１ＢがＯＮになる。 On the other hand, when the signal Vsig from the input signal source V1 is OFF, that is, when a low level (0 V) signal is input from the input signal source V1, the light emitting element of the photocoupler PC is not allowed to emit light, and serves as a light receiving element. No current flows between the collector and emitter of the transistor. As a result, the base potential of the PNP transistor Q11B becomes lower than its emitter potential, and the PNP transistor Q11B is turned on.
ＰＮＰトランジスタＱ１１ＢがＯＮになると、そのコレクタ電位が−１０Ｖよりも高くなり、その結果、ＮＰＮトランジスタＱ１２Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ１２ＢがＯＮになる。それにより、ＮＰＮトランジスタＱ１３Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ１３ＢがＯＮになる。 When the PNP transistor Q11B is turned on, its collector potential becomes higher than −10V. As a result, the base potential of the NPN transistor Q12B becomes higher than its emitter potential, and the NPN transistor Q12B is turned on. Thereby, the base potential of the NPN transistor Q13B becomes higher than the emitter potential, and the NPN transistor Q13B is turned ON.
ＮＰＮトランジスタＱ１３ＢがＯＮになると、点Ｐ１’の電位、つまり、スイッチング素子のゲート電位が、−１０Ｖ程度になるまで低下し、そのソース電位（エミッタ電位）（点Ｐ２’の電位＝０Ｖ）よりも低くなり、スイッチング素子がＯＦＦされる。つまり、本発明に関連する発明のゲートドライブ回路の第１例では、ＶｓｉｇのＯＮ／ＯＦＦに伴ってフォトカプラＰＣの受光素子のコレクタ電位のみが、Ｌｏｗ／Ｈｉｇｈに変動し、それに伴ってトランジスタＱ１１Ａ／Ｑ１１Ｂが動作し、最終的にスイッチング素子がＯＮ／ＯＦＦするように、ゲートドライブ回路内の電位配置が形成されている。 When the NPN transistor Q13B is turned ON, the potential at the point P1 ′, that is, the gate potential of the switching element is lowered to about −10V, and is lower than its source potential (emitter potential) (potential at the point P2 ′ = 0V). The switching element is turned OFF. That is, in the first example of the gate drive circuit of the invention related to the present invention, only the collector potential of the light receiving element of the photocoupler PC changes to Low / High as Vsig is turned on / off, and accordingly the transistor Q11A. The potential arrangement in the gate drive circuit is formed so that / Q11B operates and the switching element is finally turned ON / OFF.
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れないと、ＮＰＮトランジスタＱ１１Ａのベース電位がそのエミッタ電位と同程度になり、ＮＰＮトランジスタＱ１１ＡがＯＦＦになる。ＮＰＮトランジスタＱ１１ＡがＯＦＦになると、ＰＮＰトランジスタＱ１２Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ１２ＡがＯＦＦになる。それにより、ＰＮＰトランジスタＱ１３Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ１３ＡがＯＦＦになる。 If no current flows between the collector and the emitter of the transistor as the light receiving element, the base potential of the NPN transistor Q11A becomes approximately the same as the emitter potential, and the NPN transistor Q11A is turned off. When the NPN transistor Q11A is turned off, the base potential of the PNP transistor Q12A is approximately the same as or higher than the emitter potential, and the PNP transistor Q12A is turned off. As a result, the base potential of the PNP transistor Q13A is approximately the same as or higher than the emitter potential, and the PNP transistor Q13A is turned off.
本発明に関連する発明のゲートドライブ回路の第１例では、図１に示したように、ベース接地型になるように増幅部としてのＰＮＰトランジスタＱ１１Ｂが配置されている。詳細には、フォトカプラＰＣの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのＰＮＰトランジスタＱ１１Ｂの入力側端子であるエミッタ端子の電位が変動し、そのＰＮＰトランジスタＱ１１ＢのＯＮ／ＯＦＦが切換えられる。ＰＮＰトランジスタＱ１１ＢがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（トランジスタＱ１２Ｂ，Ｑ１３Ｂ）に信号が送られる。 In the first example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 1, a PNP transistor Q11B as an amplifying unit is arranged so as to be a grounded base type. Specifically, as the light receiving element of the photocoupler PC is turned ON / OFF, the potential of the emitter terminal which is the input side terminal of the PNP transistor Q11B as the amplifying unit varies, and the ON / OFF of the PNP transistor Q11B is switched. . When the PNP transistor Q11B is turned on, a signal is sent from the collector terminal, which is the output side terminal, to an output section (transistors Q12B, Q13B) arranged at the subsequent stage of the amplification section.
つまり、本発明に関連する発明のゲートドライブ回路の第１例では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのＰＮＰトランジスタＱ１１Ｂが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのＰＮＰトランジスタＱ１１ＢのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＰＮＰトランジスタＱ１１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 That is, in the first example of the gate drive circuit of the invention related to the present invention, the PNP transistor Q11B as the amplifying unit is arranged so that the emitter terminal becomes the input side terminal and the collector terminal becomes the output side terminal. . Therefore, the amplifying unit is more than the case where the bipolar transistor as the amplifying unit is arranged in the grounded emitter type (emitter potential constrained type) as in the gate drive circuit described in FIG. 3 of JP-A-8-51799. ON / OFF switching and / or OFF → ON switching of the PNP transistor Q11B can be executed at high speed, and as a result, ON / OFF switching and / or OFF → ON switching of the gate drive circuit including the PNP transistor Q11B can be performed at high speed. It is thought that it can be executed with.
更に、本発明に関連する発明のゲートドライブ回路の第１例では、図１に示したように、ベース電位拘束型になるように増幅部としてのＮＰＮトランジスタＱ１１Ａが配置されている。詳細には、フォトカプラＰＣの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのＮＰＮトランジスタＱ１１Ａの入力側端子であるエミッタ端子の電位が変動し、そのＮＰＮトランジスタＱ１１ＡのＯＮ／ＯＦＦが切換えられる。ＮＰＮトランジスタＱ１１ＡがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（トランジスタＱ１２Ａ，Ｑ１３Ａ）に信号が送られる。 Furthermore, in the first example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 1, an NPN transistor Q11A as an amplifying unit is arranged so as to be a base potential constrained type. More specifically, as the light receiving element of the photocoupler PC is turned on / off, the potential of the emitter terminal which is the input side terminal of the NPN transistor Q11A as the amplifying unit varies, and the NPN transistor Q11A is turned on / off. . When the NPN transistor Q11A is turned on, a signal is sent from the collector terminal, which is the output side terminal, to the output section (transistors Q12A, Q13A) arranged at the subsequent stage of the amplification section.
つまり、本発明に関連する発明のゲートドライブ回路の第１例では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのＮＰＮトランジスタＱ１１Ａが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのＮＰＮトランジスタＱ１１ＡのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ１１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 That is, in the first example of the gate drive circuit of the invention related to the present invention, the NPN transistor Q11A as the amplifying unit is arranged so that the emitter terminal becomes the input side terminal and the collector terminal becomes the output side terminal. . Therefore, the amplifying unit is more than the case where the bipolar transistor as the amplifying unit is arranged in the grounded emitter type (emitter potential constrained type) as in the gate drive circuit described in FIG. 3 of JP-A-8-51799. ON / OFF switching and / or OFF → ON switching of the NPN transistor Q11A can be executed at high speed, and as a result, ON / OFF switching and / or OFF → ON switching of the gate drive circuit including the NPN transistor Q11A can be performed at high speed. It is thought that it can be executed with.
また、本発明に関連する発明のゲートドライブ回路の第１例では、図１に示したように、増幅部としてＮＰＮトランジスタＱ１１ＡとＰＮＰトランジスタＱ１１Ｂとが用いられている。詳細には、ＮＰＮトランジスタＱ１１Ａのコレクタ端子が抵抗Ｒ１７Ａ，Ｒ１８Ａを介して＋１４Ｖに接続され、ＮＰＮトランジスタＱ１１Ａのベース端子が抵抗Ｒ１６Ａを介して＋１４Ｖより９Ｖほど低い＋５Ｖに接続されている。そのため、ＮＰＮトランジスタＱ１１ＡのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ１１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 In the first example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 1, an NPN transistor Q11A and a PNP transistor Q11B are used as an amplifying unit. Specifically, the collector terminal of the NPN transistor Q11A is connected to + 14V through resistors R17A and R18A, and the base terminal of the NPN transistor Q11A is connected to + 5V, which is about 9V lower than + 14V, through the resistor R16A. For this reason, when the NPN transistor Q11A is switched from OFF to ON, the base-collector voltage is prevented from approaching zero, and as a result, the feedback capacitance (base-collector capacitance) increases and the mirror effect occurs. It is thought that it is suppressed. Therefore, the transistor is switched from OFF to ON as compared with the case where the collector terminal and the base terminal of the transistor are connected to the same potential as in the gate drive circuit described in FIG. 3 of Japanese Patent Application Laid-Open No. 8-51799. It can be executed at high speed, and as a result, it can be considered that ON → OFF switching and / or OFF → ON switching of the gate drive circuit including the NPN transistor Q11A can be executed at high speed.
更に、本発明に関連する発明のゲートドライブ回路の第１例では、図１に示したように、ＰＮＰトランジスタＱ１１Ｂのベース端子が抵抗Ｒ１６Ｂを介して０Ｖに接続され、ＰＮＰトランジスタＱ１１Ｂのコレクタ端子が抵抗Ｒ１７Ｂ，Ｒ１８Ｂを介して０Ｖより１０Ｖほど低い−１０Ｖに接続されている。そのため、ＰＮＰトランジスタＱ１１ＢのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ，その結果、ＰＮＰトランジスタＱ１１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 Furthermore, in the first example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 1, the base terminal of the PNP transistor Q11B is connected to 0V via the resistor R16B, and the collector terminal of the PNP transistor Q11B is It is connected to −10V, which is lower than 0V by about 10V, through resistors R17B and R18B. Therefore, when the PNP transistor Q11B is switched from OFF to ON, the base-collector voltage is prevented from approaching zero, and as a result, the feedback capacitance (base-collector capacitance) increases and the mirror effect occurs. It is thought that it is suppressed. Therefore, the transistor is switched from OFF to ON as compared with the case where the collector terminal and the base terminal of the transistor are connected to the same potential as in the gate drive circuit described in FIG. 3 of Japanese Patent Application Laid-Open No. 8-51799. It can be executed at high speed, and as a result, it can be considered that ON → OFF switching and / or OFF → ON switching of the gate drive circuit including the PNP transistor Q11B can be executed at high speed.
また、本発明に関連する発明のゲートドライブ回路の第１例では、図１に示したように、出力部としてバイポーラトランジスタＱ１３Ａ，Ｑ１３Ｂがエミッタ電位拘束型になるように配置され、バイポーラトランジスタＱ１３Ａ，Ｑ１３Ｂのコレクタ端子が抵抗Ｒ１９を介してスイッチング素子のゲート端子（点Ｐ１’）に接続されている。そのため、所謂ネガティブフィードバック効果の発生を抑制し、出力部としてのバイポーラトランジスタＱ１３Ａ，Ｑ１３ＢのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、バイポーラトランジスタＱ１３Ａ，Ｑ１３Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 Further, in the first example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 1, the bipolar transistors Q13A, Q13B are arranged as the emitter potential constrained type as the output section, and the bipolar transistors Q13A, The collector terminal of Q13B is connected to the gate terminal (point P1 ′) of the switching element via a resistor R19. Therefore, the occurrence of a so-called negative feedback effect can be suppressed, and the bipolar transistors Q13A and Q13B as output units can be switched from OFF to ON at high speed. As a result, the gate drive circuit including the bipolar transistors Q13A and Q13B is turned on. It is considered that → OFF switching and / or OFF → ON switching can be executed at high speed.
更に、本発明に関連する発明のゲートドライブ回路の第１例では、図１に示したように、ツェナーダイオードＤ１１，Ｄ１２，Ｄ１３と抵抗Ｒ１４とによってゲートドライブ回路中に、電位が＋１４Ｖになる点Ｐ１１と、電位が＋５Ｖになる点Ｐ１２と、電位が０Ｖになる点Ｐ１３と、電位が−１０Ｖになる点Ｐ１４とが形成されている。つまり、＋１４Ｖと、＋５Ｖと、０Ｖと、−１０Ｖとが、ツェナーダイオードＤ１１，Ｄ１２，Ｄ１３と抵抗Ｒ１４とによって固定されている。そのため、電源Ｖ２に電圧変動があった場合にも、それらの電位（＋１４Ｖ，＋５Ｖ，０Ｖ，−１０Ｖ）を安定して維持することができる。その結果、電源Ｖ２に電圧変動があった場合にも、増幅部としてのＮＰＮトランジスタＱ１１ＡおよびＰＮＰトランジスタＱ１１Ｂを安定して駆動することができる。 Furthermore, in the first example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 1, the potential becomes + 14V in the gate drive circuit by the Zener diodes D11, D12, D13 and the resistor R14. P11, a point P12 where the potential becomes + 5V, a point P13 where the potential becomes 0V, and a point P14 where the potential becomes −10V are formed. That is, + 14V, + 5V, 0V, and −10V are fixed by the Zener diodes D11, D12, D13 and the resistor R14. Therefore, even when there is a voltage variation in the power supply V2, those potentials (+ 14V, + 5V, 0V, -10V) can be stably maintained. As a result, the NPN transistor Q11A and the PNP transistor Q11B as the amplification unit can be stably driven even when the power supply V2 has a voltage variation.
以下、本発明に関連する発明のゲートドライブ回路の第２例について説明する。図２は本発明に関連する発明のゲートドライブ回路の第２例を示した図である。図２において、図９および図１に示した参照番号と同一の参照番号は、図９および図１に示した部品と同一の部品を示している。Ｄ２１，Ｄ２２は例えば５Ｖのツェナーダイオード、Ｄ２３，Ｄ２４は例えば２．５Ｖのツェナーダイオードである。Ｃ２１は例えば１０ｎＦのコンデンサ、Ｃ２２，Ｃ２３は例えば１０μＦのコンデンサである。Ｒ２３は例えば２００Ωの抵抗、Ｒ２４は例えば１ｋΩの抵抗である。ツェナーダイオードＤ２３，Ｄ２４により、抵抗Ｒ２３と抵抗Ｒ２４との中間点の電位が＋５Ｖに固定されている。また、ツェナーダイオードＤ２３，Ｄ２４によって抵抗Ｒ２４の両端にかかる電位差を９Ｖに下げることにより、抵抗Ｒ２４の損失が抑制されている。 Hereinafter, a second example of the gate drive circuit of the invention related to the present invention will be described. FIG. 2 is a diagram showing a second example of the gate drive circuit of the invention related to the present invention. 2, the same reference numerals as those shown in FIGS. 9 and 1 indicate the same parts as those shown in FIGS. 9 and 1. D21 and D22 are, for example, 5V zener diodes, and D23 and D24 are, for example, 2.5V zener diodes. C21 is, for example, a 10 nF capacitor, and C22 and C23 are, for example, 10 μF capacitors. R23 is a resistance of 200Ω, for example, and R24 is a resistance of 1 kΩ, for example. The potential at the intermediate point between the resistors R23 and R24 is fixed to + 5V by the Zener diodes D23 and D24. Further, the loss of the resistor R24 is suppressed by reducing the potential difference across the resistor R24 to 9V by the Zener diodes D23 and D24.
Ｒ２５Ａは例えば２００Ωの抵抗、Ｒ２５Ｂは例えば２００Ωの抵抗、Ｒ２６Ａは例えば１ｋΩの抵抗、Ｒ２６Ｂは例えば１ｋΩの抵抗、Ｒ２７Ａは例えば１００Ωの抵抗、Ｒ２７Ｂは例えば１００Ωの抵抗、Ｒ２８Ａは例えば５１０Ωの抵抗、Ｒ２８Ｂは例えば２ｋΩの抵抗、Ｒ２９は例えば４７０Ωの抵抗である。Ｑ２１Ａは増幅部としてのＰＮＰトランジスタ、Ｑ２１Ｂは増幅部としてのＮＰＮトランジスタである。本発明に関連する発明のゲートドライブ回路の第２例では、増幅部としてのＰＮＰトランジスタＱ２１ＡおよびＮＰＮトランジスタＱ２１Ｂがベース電位拘束型に配置されている。 R25A is for example a 200Ω resistor, R25B is for example a 200Ω resistor, R26A is for example a 1 kΩ resistor, R26B is for example a 1 kΩ resistor, R27A is for example a 100Ω resistor, R27B is for example a 100Ω resistor, R28A is for example a 510Ω resistor, R28B Is, for example, a 2 kΩ resistor, and R29 is, for example, a 470Ω resistor. Q21A is a PNP transistor as an amplification unit, and Q21B is an NPN transistor as an amplification unit. In the second example of the gate drive circuit of the invention related to the present invention, the PNP transistor Q21A and the NPN transistor Q21B as the amplifying units are arranged in a base potential constraint type.
Ｑ２２Ａ，Ｑ２３Ａは、ゲインをかせぐためにダーリントン接続された出力部としてのＰＮＰトランジスタ、Ｑ２２Ｂ，Ｑ２３Ｂは、ゲインをかせぐためにダーリントン接続された出力部としてのＮＰＮトランジスタである。 Q22A and Q23A are PNP transistors as output units connected in a Darlington state to increase gain, and Q22B and Q23B are NPN transistors as output units connected in a Darlington state to increase gain.
点Ｐ１”は例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子（図示せず）のゲート端子に、例えば図１に示したような例えば４.７〜１０Ωのゲート抵抗Ｒ１９を介して接続されている。そのスイッチング素子のソース端子（エミッタ端子）は接地されている。そのスイッチング素子のドレイン端子（コレクタ端子）は０Ｖよりも高い電源ライン（図示せず）に接続されている。点Ｐ２１の電位は、ツェナーダイオードＤ２３，Ｄ２４および抵抗Ｒ２４によって＋１４Ｖに固定されている。点Ｐ２２の電位は、ツェナーダイオードＤ２３，Ｄ２４によって＋５Ｖに固定されている。点２３の電位はツェナーダイオードＤ２３，Ｄ２４および抵抗Ｒ２６Ａ，Ｒ２６Ｂによって＋２．５Ｖに固定されている。点Ｐ２４の電位は０Ｖに固定されている。点Ｐ２５の電位は、ツェナーダイオードＤ２１，Ｄ２２によって−１０Ｖに固定されている。 The point P1 ″ is connected to the gate terminal of a switching element (not shown) such as IGBT or MOSFET via a gate resistor R19 of 4.7 to 10Ω as shown in FIG. 1, for example. The source terminal (emitter terminal) of the switching element is grounded, and the drain terminal (collector terminal) of the switching element is connected to a power supply line (not shown) higher than 0 V. The potential at the point P21 is a zener. The voltage at the point P22 is fixed at +5 V by the diodes D23, D24 and the resistor R24, and the potential at the point P22 is fixed at +5 V by the zener diodes D23, D24. Fixed at +2.5 V. Potential at point P24 is fixed at 0 V. Potential of being. Point P25 is fixed to -10V by zener diode D21, D22.
つまり、図２に示した本発明に関連する発明のゲートドライブ回路の第２例では、入力信号源Ｖ１からの信号Ｖｓｉｇ（図９参照）によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、受光素子からの信号が増幅部としてのトランジスタＱ２１Ａ，Ｑ２１Ｂによって増幅され、増幅部としてのトランジスタＱ２１Ａ，Ｑ２１Ｂからの信号に基づいて、出力部としてのトランジスタＱ２２Ａ，Ｑ２３Ａ，Ｑ２２Ｂ，Ｑ２３Ｂによって出力信号が形成され、その出力信号が点Ｐ１”を介してスイッチング素子のゲート端子に供給されるように構成されている。すなわち、本発明に関連する発明のゲートドライブ回路の第２例では、出力部と増幅部とが設けられ、例えば図６、図８などに示したような従来のゲートドライブ回路に比べて増幅段数が増加していないため、増幅段数の増加に伴うコストアップおよびスイッチングスピードの低下を回避することができる。 That is, in the second example of the gate drive circuit of the invention related to the present invention shown in FIG. 2, the light emitting element is caused to emit light by the signal Vsig (see FIG. 9) from the input signal source V1, and the light is received by the light receiving element. And is converted into electric energy, the signal from the light receiving element is amplified by the transistors Q21A and Q21B as the amplifying units, and the transistors Q22A and Q21A as the output units based on the signals from the transistors Q21A and Q21B as the amplifying units. An output signal is formed by Q23A, Q22B, and Q23B, and the output signal is supplied to the gate terminal of the switching element via the point P1 ″. That is, the gate drive circuit of the invention related to the present invention in the second example of the amplification unit is provided with an output unit, for example 6, as shown in such FIG. 8 Since the amplified stages as compared with the conventional gate drive circuit is not increased, it is possible to avoid a decrease in cost and switching speed with increasing amplification stages.
詳細には、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時、つまり、入力信号源Ｖ１から高レベル（５Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子によって検出され、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れる。その結果、ＮＰＮトランジスタＱ２１Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２１ＢがＯＮになる。 Specifically, when the signal Vsig from the input signal source V1 is ON, that is, when a high level (5V) signal is input from the input signal source V1, the light emitting element of the photocoupler PC emits light, and the light Is detected by the light receiving element of the photocoupler PC, and a current flows between the collector and emitter of the transistor as the light receiving element. As a result, the base potential of NPN transistor Q21B becomes higher than its emitter potential, and NPN transistor Q21B is turned on.
ＮＰＮトランジスタＱ２１ＢがＯＮになると、そのコレクタ電位が＋１４Ｖよりも低くなり、その結果、ＰＮＰトランジスタＱ２２Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２２ＡがＯＮになる。それにより、ＰＮＰトランジスタＱ２３Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２３ＡがＯＮになる。 When NPN transistor Q21B is turned on, its collector potential becomes lower than + 14V. As a result, the base potential of PNP transistor Q22A becomes lower than its emitter potential, and PNP transistor Q22A is turned on. As a result, the base potential of the PNP transistor Q23A becomes lower than its emitter potential, and the PNP transistor Q23A is turned ON.
ＰＮＰトランジスタＱ２３ＡがＯＮになると、点Ｐ１”の電位、つまり、スイッチング素子のゲート電位が、＋１４Ｖ程度になるまで上昇し、そのソース電位（エミッタ電位）（＝０Ｖ）よりも高くなり、スイッチング素子がＯＮされる。つまり、本発明に関連する発明のゲートドライブ回路の第２例では、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時に、スイッチング素子がＯＮされる。 When the PNP transistor Q23A is turned on, the potential at the point P1 ″, that is, the gate potential of the switching element rises to about + 14V, becomes higher than the source potential (emitter potential) (= 0V), and the switching element That is, in the second example of the gate drive circuit of the invention related to the present invention , the switching element is turned on when the signal Vsig from the input signal source V1 is ON.
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れると、ＰＮＰトランジスタＱ２１Ａのベース電位がそのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２１ＡがＯＦＦになる。ＰＮＰトランジスタＱ２１ＡがＯＦＦになると、ＮＰＮトランジスタＱ２２Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２２ＢがＯＦＦになる。それにより、ＮＰＮトランジスタＱ２３Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２３ＢがＯＦＦになる。 When a current flows between the collector and emitter of the transistor as the light receiving element, the base potential of the PNP transistor Q21A becomes higher than the emitter potential, and the PNP transistor Q21A is turned OFF. When the PNP transistor Q21A is turned off, the base potential of the NPN transistor Q22B is approximately equal to or lower than the emitter potential, and the NPN transistor Q22B is turned off. As a result, the base potential of the NPN transistor Q23B is approximately equal to or lower than the emitter potential, and the NPN transistor Q23B is turned off.
一方、入力信号源Ｖ１からの信号ＶｓｉｇがＯＦＦの時、つまり、入力信号源Ｖ１から低レベル（０Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられず、受光素子としてのトランジスタのコレクタ−エミッタ間に電流は流れない。その結果、ＰＮＰトランジスタＱ２１Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２１ＡがＯＮになる。 On the other hand, when the signal Vsig from the input signal source V1 is OFF, that is, when a low level (0 V) signal is input from the input signal source V1, the light emitting element of the photocoupler PC is not allowed to emit light, and serves as a light receiving element. No current flows between the collector and emitter of the transistor. As a result, the base potential of the PNP transistor Q21A becomes lower than its emitter potential, and the PNP transistor Q21A is turned on.
ＰＮＰトランジスタＱ２１ＡがＯＮになると、そのコレクタ電位が−１０Ｖよりも高くなり、その結果、ＮＰＮトランジスタＱ２２Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２２ＢがＯＮになる。それにより、ＮＰＮトランジスタＱ２３Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２３ＢがＯＮになる。 When the PNP transistor Q21A is turned on, its collector potential becomes higher than −10V. As a result, the base potential of the NPN transistor Q22B becomes higher than its emitter potential, and the NPN transistor Q22B is turned on. Thereby, the base potential of the NPN transistor Q23B becomes higher than the emitter potential, and the NPN transistor Q23B is turned ON.
ＮＰＮトランジスタＱ２３ＢがＯＮになると、点Ｐ１”の電位、つまり、スイッチング素子のゲート電位が、−１０Ｖ程度になるまで低下し、そのソース電位（エミッタ電位）（＝０Ｖ）よりも低くなり、スイッチング素子がＯＦＦされる。つまり、本発明に関連する発明のゲートドライブ回路の第２例では、ＶｓｉｇのＯＮ／ＯＦＦに伴ってフォトカプラＰＣの受光素子のコレクタ電位のみが、Ｌｏｗ／Ｈｉｇｈに変動し、それに伴ってトランジスタＱ２１Ａ／Ｑ２１Ｂが動作し、最終的にスイッチング素子がＯＮ／ＯＦＦするように、ゲートドライブ回路内の電位配置が形成されている。 When the NPN transistor Q23B is turned on, the potential at the point P1 ″, that is, the gate potential of the switching element is lowered to about −10V, and becomes lower than the source potential (emitter potential) (= 0V). That is, in the second example of the gate drive circuit of the invention related to the present invention, only the collector potential of the light receiving element of the photocoupler PC changes to Low / High in accordance with ON / OFF of Vsig, Accordingly, the potential arrangement in the gate drive circuit is formed so that the transistors Q21A / Q21B operate and finally the switching elements are turned ON / OFF.
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れないと、ＮＰＮトランジスタＱ２１Ｂのベース電位がそのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２１ＢがＯＦＦになる。ＮＰＮトランジスタＱ２１ＢがＯＦＦになると、ＰＮＰトランジスタＱ２２Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２２ＡがＯＦＦになる。それにより、ＰＮＰトランジスタＱ２３Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２３ＡがＯＦＦになる。 If no current flows between the collector and emitter of the transistor as the light receiving element, the base potential of the NPN transistor Q21B becomes lower than the emitter potential, and the NPN transistor Q21B is turned OFF. When the NPN transistor Q21B is turned off, the base potential of the PNP transistor Q22A is about the same as or higher than the emitter potential, and the PNP transistor Q22A is turned off. As a result, the base potential of the PNP transistor Q23A is approximately the same as or higher than the emitter potential, and the PNP transistor Q23A is turned off.
図３は図２に示した本発明に関連する発明のゲートドライブ回路の第２例の動作波形を示した図である。図３において、縦軸は電位、横軸は時間を示している。詳細には、図３において、Ｖｏｕｔ（▽を結んだ線）はスイッチング素子のゲート−ソース間電圧ＶＧＳ（＝ＶＰ１”−０［Ｖ］）を示しており、Ｖｉｎ（□を結んだ線）は入力信号源Ｖ１から入力されたパルス信号を示しており、Ｖｐｃ（◇を結んだ線）はフォトカプラＰＣの受光素子としてのトランジスタのコレクタ電位を示している。 FIG. 3 is a diagram showing operation waveforms of the second example of the gate drive circuit of the invention related to the present invention shown in FIG. In FIG. 3, the vertical axis represents potential and the horizontal axis represents time. Specifically, in FIG. 3, Vout (line connecting ▽) indicates a gate-source voltage VGS (= VP1 ″ −0 [V]) of the switching element, and Vin (line connecting □) is A pulse signal inputted from the input signal source V1 is shown, and Vpc (line connecting ◇) shows a collector potential of a transistor as a light receiving element of the photocoupler PC.
図３に示すように、本発明に関連する発明のゲートドライブ回路の第２例では、Ｖｉｎの立ち上がり開始時からＶｏｕｔの立ち上がり完了時までの時間を１μｓ未満にし、Ｖｉｎの立下り開始時からＶｏｕｔの立下り完了時までの時間を１μｓ未満にするという開発目標を達成することができた。つまり、本発明に関連する発明のゲートドライブ回路の第２例によれば、ゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができた。その理由について、以下に説明する。 As shown in FIG. 3, in the second example of the gate drive circuit of the invention related to the present invention, the time from the start of the rise of Vin to the completion of the rise of Vout is set to less than 1 μs, and Vout from the start of the fall of Vin. The development goal of reducing the time until the completion of the fall to less than 1 μs could be achieved. That is, according to the second example of the gate drive circuit of the invention related to the present invention, the ON → OFF switching and / or the OFF → ON switching of the gate drive circuit can be executed at high speed. The reason will be described below.
本発明に関連する発明のゲートドライブ回路の第２例では、図２に示したように、ベース電位拘束型になるように増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａが配置されている。詳細には、フォトカプラＰＣの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａの入力側端子であるエミッタ端子の電位が変動し、それらのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１ＡのＯＮ／ＯＦＦが切換えられる。ＮＰＮトランジスタＱ２１ＢがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（トランジスタＱ２２Ａ，Ｑ２３Ａ）に信号が送られる。一方、ＰＮＰトランジスタＱ２１ＡがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（トランジスタＱ２２Ｂ，Ｑ２３Ｂ）に信号が送られる。 In the second example of the gate drive circuit according to the invention related to the present invention , as shown in FIG. 2, an NPN transistor Q21B and a PNP transistor Q21A as an amplification unit are arranged so as to be a base potential constrained type. Specifically, as the light receiving element of the photocoupler PC is turned ON / OFF, the potentials of the NPN transistor Q21B and the emitter terminal which are the input terminals of the PNP transistor Q21A as the amplifying unit change, and the NPN transistors Q21B and PNP are changed. The transistor Q21A is turned on / off. When the NPN transistor Q21B is turned on, a signal is sent from the collector terminal, which is the output side terminal, to an output section (transistors Q22A, Q23A) arranged at the subsequent stage of the amplification section. On the other hand, when the PNP transistor Q21A is turned on, a signal is sent from the collector terminal, which is the output side terminal, to the output section (transistors Q22B, Q23B) arranged at the subsequent stage of the amplification section.
つまり、本発明に関連する発明のゲートドライブ回路の第２例では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 That is, in the second example of the gate drive circuit of the invention related to the present invention, the NPN transistor Q21B and the PNP transistor Q21A as the amplifying units are arranged so that the emitter terminal becomes the input side terminal and the collector terminal becomes the output side terminal. Has been placed. Therefore, the amplifying unit is more than the case where the bipolar transistor as the amplifying unit is arranged in the grounded emitter type (emitter potential constrained type) as in the gate drive circuit described in FIG. 3 of JP-A-8-51799. ON / OFF switching and / or OFF → ON switching of the NPN transistor Q21B and the PNP transistor Q21A can be performed at high speed. As a result, the ON / OFF switching of the gate drive circuit including the NPN transistor Q21B and the PNP transistor Q21A can be performed. It is considered that the switching from OFF to ON can be executed at high speed.
また、本発明に関連する発明のゲートドライブ回路の第２例では、図２に示したように、増幅部としてＮＰＮトランジスタＱ２１ＢとＰＮＰトランジスタＱ２１Ａとが用いられている。詳細には、ＮＰＮトランジスタＱ２１Ｂのコレクタ端子が抵抗Ｒ２７Ａ，Ｒ２８Ａを介して＋１４Ｖに接続され、ＮＰＮトランジスタＱ２１Ｂのベース端子が＋１４Ｖより１１．５Ｖほど低い＋２．５Ｖに接続されている。そのため、ＮＰＮトランジスタＱ２１ＢのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 In the second example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 2, an NPN transistor Q21B and a PNP transistor Q21A are used as an amplifying unit. Specifically, the collector terminal of the NPN transistor Q21B is connected to + 14V via resistors R27A and R28A, and the base terminal of the NPN transistor Q21B is connected to + 2.5V, which is 11.5V lower than + 14V. Therefore, when the NPN transistor Q21B is switched from OFF to ON, the base-collector voltage is prevented from approaching zero, and as a result, the feedback capacitance (base-collector capacitance) increases and the mirror effect occurs. It is thought that it is suppressed. Therefore, the transistor is switched from OFF to ON as compared with the case where the collector terminal and the base terminal of the transistor are connected to the same potential as in the gate drive circuit described in FIG. 3 of Japanese Patent Application Laid-Open No. 8-51799. It can be executed at high speed, and as a result, it can be considered that ON → OFF switching and / or OFF → ON switching of the gate drive circuit including the NPN transistor Q21B can be executed at high speed.
更に、本発明に関連する発明のゲートドライブ回路の第２例では、図２に示したように、ＰＮＰトランジスタＱ２１Ａのベース端子が２．５Ｖに接続され、ＰＮＰトランジスタＱ２１Ａのコレクタ端子が抵抗Ｒ２７Ｂ，Ｒ２８Ｂを介して２．５Ｖより１２．５Ｖほど低い−１０Ｖに接続されている。そのため、ＰＮＰトランジスタＱ２１ＡのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ，その結果、ＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 Further, in the second example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 2, the base terminal of the PNP transistor Q21A is connected to 2.5V, and the collector terminal of the PNP transistor Q21A is connected to the resistors R27B, It is connected to −10V, which is 12.5V lower than 2.5V through R28B. For this reason, when the PNP transistor Q21A is switched from OFF to ON, the base-collector voltage is prevented from approaching zero, and as a result, the feedback capacitance (base-collector capacitance) increases and the mirror effect occurs. It is thought that it is suppressed. Therefore, the transistor is switched from OFF to ON as compared with the case where the collector terminal and the base terminal of the transistor are connected to the same potential as in the gate drive circuit described in FIG. 3 of Japanese Patent Application Laid-Open No. 8-51799. It can be executed at high speed, and as a result, it can be considered that ON → OFF switching and / or OFF → ON switching of the gate drive circuit including the PNP transistor Q21A can be executed at high speed.
また、本発明に関連する発明のゲートドライブ回路の第２例では、図２に示したように、増幅部としてのＮＰＮトランジスタＱ２１ＢのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＮＰＮトランジスタＱ２１ＢがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位（＝＋２．５Ｖ）が、そのエミッタ端子に印加される電圧の電位（≒＋５Ｖ）よりも低くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＮＰＮトランジスタをＯＮからＯＦＦに切換えることができる。つまり、蓄積時間を短縮することができる。その結果、そのＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。また、ＮＰＮトランジスタＱ２１ＢをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも高くなるのに伴って、そのＮＰＮトランジスタＱ２１Ｂが誤動作でＯＮしてしまうおそれを低減することができる。つまり、同時導通のおそれを低減することができる。 Further, in the second example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 2, when the NPN transistor Q21B as the amplifying unit is switched from ON to OFF, between the base terminal and the emitter terminal thereof. A reverse bias voltage is applied. That is, when the NPN transistor Q21B is switched from ON to OFF, the potential of the voltage applied to its base terminal (= + 2.5V) is made lower than the potential of the voltage applied to its emitter terminal (≈ + 5V). . Therefore, the NPN transistor can be switched from ON to OFF at a higher speed than when the potential of the voltage applied to the base terminal is equal to the potential of the voltage applied to the emitter terminal. That is, the accumulation time can be shortened. As a result, ON / OFF switching and / or OFF → ON switching of the gate drive circuit including the NPN transistor Q21B can be executed at high speed. When the NPN transistor Q21B is to be turned off, the voltage potential applied to the base terminal becomes higher than the voltage potential applied to the emitter terminal due to power supply voltage fluctuations or noise. Therefore, the possibility that the NPN transistor Q21B is turned ON due to a malfunction can be reduced. That is, the possibility of simultaneous conduction can be reduced.
更に、本発明に関連する発明のゲートドライブ回路の第２例では、図２に示したように、増幅部としてのＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＰＮＰトランジスタＱ２１ＡがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位（＝２．５Ｖ）が、そのエミッタ端子に印加される電圧の電位（≒０Ｖ）よりも高くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＰＮＰトランジスタをＯＮからＯＦＦに切換えることができる。つまり、蓄積時間を短縮することができる。その結果、そのＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。また、ＰＮＰトランジスタＱ２１ＡをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも低くなるのに伴って、そのＰＮＰトランジスタＱ２１Ａが誤動作でＯＮしてしまうおそれを低減することができる。つまり、同時導通のおそれを低減することができる。 Furthermore, in the second example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 2, when the PNP transistor Q21A as the amplifying unit is switched from ON to OFF, the base terminal is connected between the emitter terminal and the emitter terminal. A reverse bias voltage is applied. That is, when the PNP transistor Q21A is switched from ON to OFF, the voltage potential (= 2.5V) applied to the base terminal is made higher than the voltage potential (≈0V) applied to the emitter terminal. . Therefore, the PNP transistor can be switched from ON to OFF at a higher speed than when the potential of the voltage applied to the base terminal is equal to the potential of the voltage applied to the emitter terminal. That is, the accumulation time can be shortened. As a result, ON / OFF switching and / or OFF → ON switching of the gate drive circuit including the PNP transistor Q21A can be executed at high speed. Further, when the PNP transistor Q21A is to be turned off, the potential of the voltage applied to the base terminal becomes lower than the potential of the voltage applied to the emitter terminal due to power supply voltage fluctuation, noise, or the like. Therefore, the possibility that the PNP transistor Q21A is turned ON due to a malfunction can be reduced. That is, the possibility of simultaneous conduction can be reduced.
また、本発明に関連する発明のゲートドライブ回路の第２例では、図２に示したように、出力部としてバイポーラトランジスタＱ２３Ａ，Ｑ２３Ｂがエミッタ電位拘束型になるように配置され、バイポーラトランジスタＱ２３Ａ，Ｑ２３Ｂのコレクタ端子がスイッチング素子のゲート端子（点Ｐ１”）に接続されている。そのため、所謂ネガティブフィードバック効果の発生を抑制し、出力部としてのバイポーラトランジスタＱ２３Ａ，Ｑ２３ＢのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、バイポーラトランジスタＱ２３Ａ，Ｑ２３Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 Further, in the second example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 2, the bipolar transistors Q23A, Q23B are arranged as the emitter potential constrained type as the output section, and the bipolar transistors Q23A, Q23A, The collector terminal of Q23B is connected to the gate terminal (point P1 ″) of the switching element. Therefore, the generation of the so-called negative feedback effect is suppressed, and the bipolar transistors Q23A and Q23B as the output section are switched OFF to ON at high speed. As a result, it is considered that the gate drive circuit including the bipolar transistors Q23A and Q23B can be switched ON / OFF and / or OFF → ON at high speed.
更に、本発明に関連する発明のゲートドライブ回路の第２例では、図２に示したように、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによってゲートドライブ回路中に、電位が＋１４Ｖになる点Ｐ２１と、電位が＋２．５Ｖになる点Ｐ２３と、電位が−１０Ｖになる点Ｐ２５とが形成されている。つまり、＋１４Ｖと、０Ｖと、−１０Ｖとが、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによって固定されている。そのため、電源Ｖ２に電圧変動があった場合にも、それらの電位（＋１４Ｖ，＋２．５Ｖ，−１０Ｖ）を安定して維持することができる。その結果、電源Ｖ２に電圧変動があった場合にも、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａを安定して駆動することができる。換言すれば、本発明に関連する発明のゲートドライブ回路の第２例では、増幅部および出力部において定電流駆動が行われるため、電源Ｖ２に電圧変動があった場合にも安定した出力を得ることができる。 Further, in the second example of the gate drive circuit of the invention related to the present invention , as shown in FIG. 2, the Zener diodes D21, D22, D23, D24 and the resistors R24, R26A, R26B are included in the gate drive circuit. A point P21 where the potential becomes + 14V, a point P23 where the potential becomes + 2.5V, and a point P25 where the potential becomes −10V are formed. That is, + 14V, 0V, and −10V are fixed by the Zener diodes D21, D22, D23, and D24 and the resistors R24, R26A, and R26B. Therefore, even when there is a voltage variation in the power supply V2, those potentials (+ 14V, + 2.5V, -10V) can be stably maintained. As a result, even when the power supply V2 has a voltage variation, the NPN transistor Q21B and the PNP transistor Q21A as the amplification unit can be driven stably. In other words , in the second example of the gate drive circuit of the invention related to the present invention, since the constant current drive is performed in the amplifying unit and the output unit, a stable output is obtained even when there is a voltage fluctuation in the power supply V2. be able to.
以下、本発明のゲートドライブ回路の第１の実施形態について説明する。図４は本発明の第１の実施形態のゲートドライブ回路を示した図である。図４において、図９、図１および図２に示した参照番号と同一の参照番号は、図９、図１および図２に示した部品と同一の部品を示している。Ｑ３２Ａは図２に示したＰＮＰトランジスタＱ２２Ａ，Ｑ２３Ａの代わりに設けられたＰ型ＭＯＳＦＥＴ、Ｑ３２Ｂは図２に示したＮＰＮトランジスタＱ２２Ｂ，Ｑ２３Ｂの代わりに設けられたＮ型ＭＯＳＦＥＴである。 The following describes the first embodiment of the gate drive circuit of the present invention. FIG. 4 is a diagram showing a gate drive circuit according to the first embodiment of the present invention. 4, the same reference numerals as those shown in FIG. 9, FIG. 1 and FIG. 2 indicate the same parts as those shown in FIG. 9, FIG. 1 and FIG. Q32A is a P-type MOSFET provided in place of the PNP transistors Q22A and Q23A shown in FIG. 2, and Q32B is an N-type MOSFET provided in place of the NPN transistors Q22B and Q23B shown in FIG.
図２に示した第２の実施形態のゲートドライブ回路と同様に、点Ｐ１”は例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子（図示せず）のゲート端子に、例えば図１に示したような例えば４.７〜１０Ωのゲート抵抗Ｒ１９を介して接続されている。そのスイッチング素子のソース端子（エミッタ端子）は接地されている。そのスイッチング素子のドレイン端子（コレクタ端子）は０Ｖよりも高い電源ライン（図示せず）に接続されている。点Ｐ２１の電位は、ツェナーダイオードＤ２３，Ｄ２４および抵抗Ｒ２４によって＋１４Ｖに固定されている。点Ｐ２２の電位は、ツェナーダイオードＤ２３，Ｄ２４によって＋５Ｖに固定されている。点２３の電位はツェナーダイオードＤ２３，Ｄ２４および抵抗Ｒ２６Ａ，Ｒ２６Ｂによって＋２．５Ｖに固定されている。点Ｐ２４の電位は０Ｖに固定されている。点Ｐ２５の電位は、ツェナーダイオードＤ２１，Ｄ２２によって−１０Ｖに固定されている。
Similarly to the gate drive circuit of the second embodiment shown in FIG. 2, the point P1 ″ is connected to the gate terminal of a switching element (not shown) such as an IGBT or MOSFET, for example, as shown in FIG. It is connected through a gate resistor R19 of 4.7 to 10Ω, the source terminal (emitter terminal) of the switching element is grounded, and the drain terminal (collector terminal) of the switching element is a power supply line higher than 0V. The potential at the point P21 is fixed to + 14V by the Zener diodes D23 and D24 and the resistor R24, and the potential at the point P22 is fixed to + 5V by the Zener diodes D23 and D24. The potential at
つまり、図４に示した本発明の第１の実施形態のゲートドライブ回路は、入力信号源Ｖ１からの信号Ｖｓｉｇ（図９参照）によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、受光素子からの信号が増幅部としてのトランジスタＱ２１Ａ，Ｑ２１Ｂによって増幅され、増幅部としてのトランジスタＱ２１Ａ，Ｑ２１Ｂからの信号に基づいて、出力部としてのＭＯＳＦＥＴＱ３２Ａ，Ｑ３２Ｂによって出力信号が形成され、その出力信号が点Ｐ１”を介してスイッチング素子のゲート端子に供給されるように構成されている。すなわち、第１の実施形態のゲートドライブ回路では、出力部と増幅部とが設けられ、例えば図６、図８などに示したような従来のゲートドライブ回路に比べて増幅段数が増加していないため、増幅段数の増加に伴うコストアップおよびスイッチングスピードの低下を回避することができる。 That is, in the gate drive circuit according to the first embodiment of the present invention shown in FIG. 4, the light emitting element is caused to emit light by the signal Vsig (see FIG. 9) from the input signal source V1, and the light is detected by the light receiving element. The signal from the light receiving element is amplified by the transistors Q21A and Q21B as the amplifying units, and the output signals are output by the MOSFETs Q32A and Q32B as the output units based on the signals from the transistors Q21A and Q21B as the amplifying units. And the output signal is supplied to the gate terminal of the switching element via the point P1 ″. That is, in the gate drive circuit of the first embodiment, the output unit and the amplification unit are Provided, for example, the number of amplification stages compared to the conventional gate drive circuit as shown in FIGS. Since no increase, it is possible to avoid a decrease in cost and switching speed with increasing amplification stages.
詳細には、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時、つまり、入力信号源Ｖ１から高レベル（５Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子によって検出され、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れる。その結果、ＮＰＮトランジスタＱ２１Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２１ＢがＯＮになる。 Specifically, when the signal Vsig from the input signal source V1 is ON, that is, when a high level (5V) signal is input from the input signal source V1, the light emitting element of the photocoupler PC emits light, and the light Is detected by the light receiving element of the photocoupler PC, and a current flows between the collector and emitter of the transistor as the light receiving element. As a result, the base potential of NPN transistor Q21B becomes higher than its emitter potential, and NPN transistor Q21B is turned on.
ＮＰＮトランジスタＱ２１ＢがＯＮになると、そのコレクタ電位が＋１４Ｖよりも低くなり、その結果、Ｐ型ＭＯＳＦＥＴＱ３２Ａのゲート電位がそのソース電位よりも低くなり、Ｐ型ＭＯＳＦＥＴＱ３２ＡがＯＮになる。 When the NPN transistor Q21B is turned on, its collector potential becomes lower than + 14V. As a result, the gate potential of the P-type MOSFET Q32A becomes lower than its source potential, and the P-type MOSFET Q32A is turned on.
Ｐ型ＭＯＳＦＥＴＱ３２ＡがＯＮになると、点Ｐ１”の電位、つまり、スイッチング素子のゲート電位が、＋１４Ｖ程度になるまで上昇し、そのソース電位（エミッタ電位）（＝０Ｖ）よりも高くなり、スイッチング素子がＯＮされる。つまり、第１の実施形態のゲートドライブ回路では、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時に、スイッチング素子がＯＮされる。 When the P-type MOSFET Q32A is turned on, the potential at the point P1 ″, that is, the gate potential of the switching element rises to about + 14V, becomes higher than the source potential (emitter potential) (= 0V), and the switching element That is, in the gate drive circuit of the first embodiment, the switching element is turned ON when the signal Vsig from the input signal source V1 is ON.
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れると、ＰＮＰトランジスタＱ２１Ａのベース電位がそのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２１ＡがＯＦＦになる。ＰＮＰトランジスタＱ２１ＡがＯＦＦになると、Ｎ型ＭＯＳＦＥＴＱ３２Ｂのゲート電位は、そのソース電位と同程度になり、Ｎ型ＭＯＳＦＥＴＱ３２ＢがＯＦＦになる。 When a current flows between the collector and emitter of the transistor as the light receiving element, the base potential of the PNP transistor Q21A becomes higher than the emitter potential, and the PNP transistor Q21A is turned OFF. When the PNP transistor Q21A is turned off, the gate potential of the N-type MOSFET Q32B becomes approximately the same as its source potential, and the N-type MOSFET Q32B is turned off.
一方、入力信号源Ｖ１からの信号ＶｓｉｇがＯＦＦの時、つまり、入力信号源Ｖ１から低レベル（０Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられず、受光素子としてのトランジスタのコレクタ−エミッタ間に電流は流れない。その結果、ＰＮＰトランジスタＱ２１Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２１ＡがＯＮになる。 On the other hand, when the signal Vsig from the input signal source V1 is OFF, that is, when a low level (0 V) signal is input from the input signal source V1, the light emitting element of the photocoupler PC is not allowed to emit light, and serves as a light receiving element. No current flows between the collector and emitter of the transistor. As a result, the base potential of the PNP transistor Q21A becomes lower than its emitter potential, and the PNP transistor Q21A is turned on.
ＰＮＰトランジスタＱ２１ＡがＯＮになると、そのコレクタ電位が−１０Ｖよりも高くなり、その結果、Ｎ型ＭＯＳＦＥＴＱ３２Ｂのゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴＱ３２ＢがＯＮになる。 When the PNP transistor Q21A is turned on, its collector potential becomes higher than −10V. As a result, the gate potential of the N-type MOSFET Q32B becomes higher than its source potential, and the N-type MOSFET Q32B is turned on.
Ｎ型ＭＯＳＦＥＴＱ３２ＢがＯＮになると、点Ｐ１”の電位、つまり、スイッチング素子のゲート電位が、−１０Ｖ程度になるまで低下し、そのソース電位（エミッタ電位）（＝０Ｖ）よりも低くなり、スイッチング素子がＯＦＦされる。つまり、第１の実施形態のゲートドライブ回路では、ＶｓｉｇのＯＮ／ＯＦＦに伴ってフォトカプラＰＣの受光素子のコレクタ電位のみが、Ｌｏｗ／Ｈｉｇｈに変動し、それに伴ってトランジスタＱ２１Ａ／Ｑ２１Ｂが動作し、最終的にスイッチング素子がＯＮ／ＯＦＦするように、ゲートドライブ回路内の電位配置が形成されている。 When the N-type MOSFET Q32B is turned ON, the potential at the point P1 ″, that is, the gate potential of the switching element is lowered to about −10V, and becomes lower than the source potential (emitter potential) (= 0V). That is, in the gate drive circuit of the first embodiment, only the collector potential of the light receiving element of the photocoupler PC changes to Low / High with the ON / OFF of Vsig, and accordingly, the transistor Q21A. The potential arrangement in the gate drive circuit is formed so that / Q21B operates and finally the switching element is turned ON / OFF.
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れないと、ＮＰＮトランジスタＱ２１Ｂのベース電位がそのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２１ＢがＯＦＦになる。ＮＰＮトランジスタＱ２１ＢがＯＦＦになると、Ｐ型ＭＯＳＦＥＴＱ３２Ａのゲート電位は、そのソース電位と同程度になり、Ｐ型ＭＯＳＦＥＴＱ３２ＡがＯＦＦになる。 If no current flows between the collector and emitter of the transistor as the light receiving element, the base potential of the NPN transistor Q21B becomes lower than the emitter potential, and the NPN transistor Q21B is turned OFF. When the NPN transistor Q21B is turned off, the gate potential of the P-type MOSFET Q32A becomes approximately the same as its source potential, and the P-type MOSFET Q32A is turned off.
第１の実施形態のゲートドライブ回路では、図４に示したように、ベース電位拘束型になるように増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａが配置されている。詳細には、フォトカプラＰＣの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａの入力側端子であるエミッタ端子の電位が変動し、それらのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１ＡのＯＮ／ＯＦＦが切換えられる。ＮＰＮトランジスタＱ２１ＢがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（Ｐ型ＭＯＳＦＥＴＱ３２Ａ）に信号が送られる。一方、ＰＮＰトランジスタＱ２１ＡがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（Ｎ型ＭＯＳＦＥＴＱ３２Ｂ）に信号が送られる。 In the gate drive circuit of the first embodiment, as shown in FIG. 4, an NPN transistor Q21B and a PNP transistor Q21A as an amplification unit are arranged so as to be a base potential constrained type. Specifically, as the light receiving element of the photocoupler PC is turned ON / OFF, the potentials of the NPN transistor Q21B and the emitter terminal which are the input terminals of the PNP transistor Q21A as the amplifying unit change, and the NPN transistors Q21B and PNP are changed. The transistor Q21A is turned on / off. When the NPN transistor Q21B is turned on, a signal is sent from the collector terminal, which is the output side terminal, to the output section (P-type MOSFET Q32A) disposed at the subsequent stage of the amplification section. On the other hand, when the PNP transistor Q21A is turned on, a signal is sent from the collector terminal, which is the output side terminal, to the output section (N-type MOSFET Q32B) disposed at the subsequent stage of the amplification section.
つまり、第１の実施形態のゲートドライブ回路では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 In other words, in the gate drive circuit of the first embodiment, the NPN transistor Q21B and the PNP transistor Q21A as the amplifying unit are arranged so that the emitter terminal becomes an input side terminal and the collector terminal becomes an output side terminal. For this reason, the amplifying unit is more effective than the case where the bipolar transistor as the amplifying unit is arranged in a grounded emitter type (emitter potential constrained type) as in the gate drive circuit described in FIG. 3 of JP-A-8-51799. ON / OFF switching and / or OFF → ON switching of the NPN transistor Q21B and the PNP transistor Q21A can be performed at high speed. As a result, the ON / OFF switching of the gate drive circuit including the NPN transistor Q21B and the PNP transistor Q21A It is considered that the switching from OFF to ON can be executed at high speed.
また、第１の実施形態のゲートドライブ回路では、図４に示したように、増幅部としてＮＰＮトランジスタＱ２１ＢとＰＮＰトランジスタＱ２１Ａとが用いられている。詳細には、ＮＰＮトランジスタＱ２１Ｂのコレクタ端子が抵抗Ｒ２７Ａ，Ｒ２８Ａを介して＋１４Ｖに接続され、ＮＰＮトランジスタＱ２１Ｂのベース端子が＋１４Ｖより１１．５Ｖほど低い＋２．５Ｖに接続されている。そのため、ＮＰＮトランジスタＱ２１ＢのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 In the gate drive circuit of the first embodiment, as shown in FIG. 4, the NPN transistor Q21B and the PNP transistor Q21A are used as the amplifying units. Specifically, the collector terminal of the NPN transistor Q21B is connected to + 14V via resistors R27A and R28A, and the base terminal of the NPN transistor Q21B is connected to + 2.5V, which is 11.5V lower than + 14V. Therefore, when the NPN transistor Q21B is switched from OFF to ON, the base-collector voltage is prevented from approaching zero, and as a result, the feedback capacitance (base-collector capacitance) increases and the mirror effect occurs. It is thought that it is suppressed. Therefore, the transistor is switched from OFF to ON as compared with the case where the collector terminal and the base terminal of the transistor are connected to the same potential as in the gate drive circuit described in FIG. 3 of Japanese Patent Application Laid-Open No. 8-51799. It can be executed at high speed, and as a result, it can be considered that ON → OFF switching and / or OFF → ON switching of the gate drive circuit including the NPN transistor Q21B can be executed at high speed.
更に、第１の実施形態のゲートドライブ回路では、図４に示したように、ＰＮＰトランジスタＱ２１Ａのベース端子が２．５Ｖに接続され、ＰＮＰトランジスタＱ２１Ａのコレクタ端子が抵抗Ｒ２７Ｂ，Ｒ２８Ｂを介して２．５Ｖより１２．５Ｖほど低い−１０Ｖに接続されている。そのため、ＰＮＰトランジスタＱ２１ＡのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ，その結果、ＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。 Furthermore, in the gate drive circuit of the first embodiment, as shown in FIG. 4, the base terminal of the PNP transistor Q21A is connected to 2.5V, and the collector terminal of the PNP transistor Q21A is connected to the 2 through resistors R27B and R28B. It is connected to -10V, which is 12.5V lower than 5V. For this reason, when the PNP transistor Q21A is switched from OFF to ON, the base-collector voltage is prevented from approaching zero, and as a result, the feedback capacitance (base-collector capacitance) increases and the mirror effect occurs. It is thought that it is suppressed. Therefore, the transistor is switched from OFF to ON as compared with the case where the collector terminal and the base terminal of the transistor are connected to the same potential as in the gate drive circuit described in FIG. 3 of JP-A-8-51799. It can be executed at high speed, and as a result, it can be considered that ON → OFF switching and / or OFF → ON switching of the gate drive circuit including the PNP transistor Q21A can be executed at high speed.
また、第１の実施形態のゲートドライブ回路では、図４に示したように、増幅部としてのＮＰＮトランジスタＱ２１ＢのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＮＰＮトランジスタＱ２１ＢがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位（＝＋２．５Ｖ）が、そのエミッタ端子に印加される電圧の電位（≒＋５Ｖ）よりも低くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＮＰＮトランジスタをＯＮからＯＦＦに切換えることができる。つまり、蓄積時間を短縮することができる。その結果、そのＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。また、ＮＰＮトランジスタＱ２１ＢをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも高くなるのに伴って、そのＮＰＮトランジスタＱ２１Ｂが誤動作でＯＮしてしまうおそれを低減することができる。つまり、同時導通のおそれを低減することができる。 In the gate drive circuit of the first embodiment, as shown in FIG. 4, a reverse bias voltage is applied between the base terminal and the emitter terminal when the NPN transistor Q21B as the amplifying unit is switched from ON to OFF. Is done. That is, when the NPN transistor Q21B is switched from ON to OFF, the potential of the voltage applied to its base terminal (= + 2.5V) is made lower than the potential of the voltage applied to its emitter terminal (≈ + 5V). . Therefore, the NPN transistor can be switched from ON to OFF at a higher speed than when the potential of the voltage applied to the base terminal is equal to the potential of the voltage applied to the emitter terminal. That is, the accumulation time can be shortened. As a result, ON / OFF switching and / or OFF → ON switching of the gate drive circuit including the NPN transistor Q21B can be executed at high speed. When the NPN transistor Q21B is to be turned off, the voltage potential applied to the base terminal becomes higher than the voltage potential applied to the emitter terminal due to power supply voltage fluctuations or noise. Therefore, the possibility that the NPN transistor Q21B is turned ON due to a malfunction can be reduced. That is, the possibility of simultaneous conduction can be reduced.
更に、第１の実施形態のゲートドライブ回路では、図４に示したように、増幅部としてのＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＰＮＰトランジスタＱ２１ＡがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位（＝２．５Ｖ）が、そのエミッタ端子に印加される電圧の電位（≒０Ｖ）よりも高くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＰＮＰトランジスタをＯＮからＯＦＦに切換えることができる。つまり、蓄積時間を短縮することができる。その結果、そのＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。また、ＰＮＰトランジスタＱ２１ＡをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも低くなるのに伴って、そのＰＮＰトランジスタＱ２１Ａが誤動作でＯＮしてしまうおそれを低減することができる。つまり、同時導通のおそれを低減することができる。 Further, in the gate drive circuit of the first embodiment, as shown in FIG. 4, a reverse bias voltage is applied between the base terminal and the emitter terminal when the PNP transistor Q21A as the amplifying unit is switched from ON to OFF. Is done. That is, when the PNP transistor Q21A is switched from ON to OFF, the voltage potential (= 2.5V) applied to the base terminal is made higher than the voltage potential (≈0V) applied to the emitter terminal. . Therefore, the PNP transistor can be switched from ON to OFF at a higher speed than when the potential of the voltage applied to the base terminal is equal to the potential of the voltage applied to the emitter terminal. That is, the accumulation time can be shortened. As a result, ON / OFF switching and / or OFF → ON switching of the gate drive circuit including the PNP transistor Q21A can be executed at high speed. Further, when the PNP transistor Q21A is to be turned off, the potential of the voltage applied to the base terminal becomes lower than the potential of the voltage applied to the emitter terminal due to power supply voltage fluctuation, noise, or the like. Therefore, the possibility that the PNP transistor Q21A is turned ON due to a malfunction can be reduced. That is, the possibility of simultaneous conduction can be reduced.
また、第１の実施形態のゲートドライブ回路では、図４に示したように、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによって、ゲートドライブ回路中に、電位が＋１４Ｖになる点Ｐ２１と、電位が＋２．５Ｖになる点Ｐ２３と、電位が−１０Ｖになる点Ｐ２５とが形成されている。つまり、＋１４Ｖと、＋２．５Ｖと、−１０Ｖとが、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによって固定されている。そのため、電源Ｖ２に電圧変動があった場合にも、それらの電位を安定して維持することができる。 In the gate drive circuit of the first embodiment, as shown in FIG. 4, the potential is set to + 14V in the gate drive circuit by the Zener diodes D21, D22, D23, D24 and the resistors R24, R26A, R26B. Point P21, a point P23 at which the potential becomes + 2.5V, and a point P25 at which the potential becomes −10V are formed. That is, + 14V, + 2.5V, and −10V are fixed by the Zener diodes D21, D22, D23, and D24 and the resistors R24, R26A, and R26B. Therefore, even when there is a voltage variation in the power supply V2, those potentials can be stably maintained.
更に、第１の実施形態のゲートドライブ回路では、図４に示したように、電位が＋１４Ｖになる点Ｐ２１と出力部としてのＰ型ＭＯＳＦＥＴＱ３２Ａのソース端子とが接続され、＋１４Ｖから＋２．５Ｖの間の電位となる点Ｐ３１とＰ型ＭＯＳＦＥＴＱ３２Ａのゲート端子とが接続されている。そのため、電源Ｖ２に電圧変動があった場合にも、出力部としてのＰ型ＭＯＳＦＥＴＱ３２Ａを安定して駆動することができ、また、Ｐ型ＭＯＳＦＥＴＱ３２Ａを駆動するための電源を別個に設ける必要性を回避することができる。 Further, in the gate drive circuit of the first embodiment, as shown in FIG. 4, the point P21 at which the potential becomes + 14V and the source terminal of the P-type MOSFET Q32A as the output unit are connected, and + 14V to + 2.5V A point P31, which is the potential between them, and the gate terminal of the P-type MOSFET Q32A are connected. Therefore, even when there is a voltage fluctuation in the power supply V2, the P-type MOSFET Q32A as the output unit can be stably driven, and the necessity of providing a separate power supply for driving the P-type MOSFET Q32A is avoided. can do.
また、第１の実施形態のゲートドライブ回路では、図４に示したように、＋２．５Ｖから−１０Ｖの間の電位となる点Ｐ３２と出力部としてのＮ型ＭＯＳＦＥＴＱ３２Ｂのゲート端子とが接続され、電位が−１０Ｖになる点Ｐ２５とＮ型ＭＯＳＦＥＴＱ３２Ｂのソース端子とが接続されている。そのため、電源Ｖ２に電圧変動があった場合にも、出力部としてのＮ型ＭＯＳＦＥＴＱ３２Ｂを安定して駆動することができ、また、Ｎ型ＭＯＳＦＥＴＱ３２Ｂを駆動するための電源を別個に設ける必要性を回避することができる。 Further, in the gate drive circuit of the first embodiment, as shown in FIG. 4, the point P32 having a potential between + 2.5V and −10V and the gate terminal of the N-type MOSFET Q32B as the output unit are connected. The point P25 at which the potential becomes −10V and the source terminal of the N-type MOSFET Q32B are connected. Therefore, even when there is a voltage fluctuation in the power supply V2, the N-type MOSFET Q32B as the output unit can be stably driven, and the necessity of providing a separate power supply for driving the N-type MOSFET Q32B is avoided. can do.
更に、第１の実施形態のゲートドライブ回路では、図４に示したように、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによってゲートドライブ回路中に、電位が＋１４Ｖになる点Ｐ２１と、電位が＋２．５Ｖになる点Ｐ２３と、電位が−１０Ｖになる点Ｐ２５とが形成されている。つまり、＋１４Ｖと、０Ｖと、−１０Ｖとが、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによって固定されている。そのため、電源Ｖ２に電圧変動があった場合にも、それらの電位（＋１４Ｖ，＋２．５Ｖ，−１０Ｖ）を安定して維持することができる。その結果、電源Ｖ２に電圧変動があった場合にも、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａを安定して駆動することができる。換言すれば、第１の実施形態のゲートドライブ回路では、増幅部および出力部において定電流駆動が行われるため、電源Ｖ２に電圧変動があった場合にも安定した出力を得ることができる。 Furthermore, in the gate drive circuit of the first embodiment, as shown in FIG. 4, the potential becomes + 14V in the gate drive circuit by the Zener diodes D21, D22, D23, D24 and the resistors R24, R26A, R26B. A point P21, a point P23 at which the potential becomes + 2.5V, and a point P25 at which the potential becomes −10V are formed. That is, + 14V, 0V, and −10V are fixed by the Zener diodes D21, D22, D23, and D24 and the resistors R24, R26A, and R26B. Therefore, even when there is a voltage variation in the power supply V2, those potentials (+ 14V, + 2.5V, -10V) can be stably maintained. As a result, even when the power supply V2 has a voltage variation, the NPN transistor Q21B and the PNP transistor Q21A as the amplification unit can be driven stably. In other words, in the gate drive circuit of the first embodiment, constant current driving is performed in the amplifying unit and the output unit, so that a stable output can be obtained even when there is a voltage variation in the power supply V2.
Ｖ１ 入力信号源
ＰＣ フォトカプラ
Ｑ１１Ａ，Ｑ１１Ｂ トランジスタ
Ｑ１２Ａ，Ｑ１２Ｂ トランジスタ
Ｑ１３Ａ，Ｑ１３Ｂ トランジスタ
V1 input signal source PC photocoupler Q11A, Q11B transistor Q12A, Q12B transistor Q13A, Q13B transistor
Claims (1)
抵抗Ｒ２をフォトカプラＰＣの発光素子に対して並列に接続し、
コンデンサＣ２１を入力抵抗Ｒ１に対して並列に接続し、
フォトカプラＰＣの受光素子としてのトランジスタのコレクタ端子と、増幅部としてのＮＰＮトランジスタＱ２１Ｂのエミッタ端子とを、抵抗Ｒ２５Ｂを介して接続し、
フォトカプラＰＣの受光素子としてのトランジスタのコレクタ端子と、増幅部としてのＰＮＰトランジスタＱ２１Ａのエミッタ端子とを、抵抗Ｒ２５Ａを介して接続し、
ＮＰＮトランジスタＱ２１Ｂのベース端子と、ＰＮＰトランジスタＱ２１Ａのベース端子と接続し、
ＮＰＮトランジスタＱ２１Ｂのコレクタ端子と、第１の電位Ｐ２１とを、抵抗Ｒ２７Ａおよび抵抗Ｒ２８Ａを介して接続し、
第１の電位Ｐ２１とＰ型ＭＯＳＦＥＴＱ３２Ａのソース端子とを接続し、
抵抗Ｒ２７Ａと抵抗Ｒ２８Ａとの間の点Ｐ３１と、Ｐ型ＭＯＳＦＥＴＱ３２Ａのゲート端子とを接続し、
スイッチング素子のゲート端子Ｐ１”とＰ型ＭＯＳＦＥＴＱ３２Ａのドレイン端子とを接続し、
第１の電位Ｐ２１よりも低い第２の電位Ｐ２２と、ＮＰＮトランジスタＱ２１Ｂのベース端子とＰＮＰトランジスタＱ２１Ａのベース端子との間の点Ｐ２３とを、抵抗Ｒ２６Ａを介して接続し、
第２の電位Ｐ２２よりも低くゼロボルトに等しい第３の電位Ｐ２４と、ＮＰＮトランジスタＱ２１Ｂのベース端子とＰＮＰトランジスタＱ２１Ａのベース端子との間の点Ｐ２３とを、抵抗Ｒ２６Ｂを介して接続し、
ＰＮＰトランジスタＱ２１Ａのコレクタ端子と、第３の電位Ｐ２４よりも低い第４の電位Ｐ２５とを、抵抗Ｒ２７Ｂおよび抵抗Ｒ２８Ｂを介して接続し、
第４の電位Ｐ２５とＮ型ＭＯＳＦＥＴＱ３２Ｂのソース端子とを接続し、
抵抗Ｒ２７Ｂと抵抗Ｒ２８Ｂとの間の点Ｐ３２と、Ｎ型ＭＯＳＦＥＴＱ３２Ｂのゲート端子とを接続し、
スイッチング素子のゲート端子Ｐ１”とＮ型ＭＯＳＦＥＴＱ３２Ｂのドレイン端子とを接続し、
第３の電位Ｐ２４と、第２の電位Ｐ２２とを、ツェナーダイオードＤ２３およびツェナーダイオードＤ２４を介して接続し、
コンデンサＣ２３をツェナーダイオードＤ２３およびツェナーダイオードＤ２４に対して並列に接続し、
第１の電位Ｐ２１と、第２の電位Ｐ２２とを、抵抗Ｒ２４を介して接続し、
フォトカプラＰＣの受光素子としてのトランジスタのコレクタ端子と、第２の電位Ｐ２２とを、抵抗Ｒ２３を介して接続し、
フォトカプラＰＣの受光素子としてのトランジスタのエミッタ端子と、第３の電位Ｐ２４とを接続し、
第４の電位Ｐ２５と、第３の電位Ｐ２４とを、ツェナーダイオードＤ２１およびツェナーダイオードＤ２２を介して接続し、
コンデンサＣ２２をツェナーダイオードＤ２１およびツェナーダイオードＤ２２に対して並列に接続し、
入力信号源Ｖ１からの信号によってフォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子としてのトランジスタによって検出されて電気エネルギに変換され、フォトカプラＰＣの受光素子からの信号が、増幅部としてのＰＮＰトランジスタＱ２１ＡおよびＮＰＮトランジスタＱ２１Ｂによって増幅され、増幅部としてのＰＮＰトランジスタＱ２１ＡおよびＮＰＮトランジスタＱ２１Ｂからの信号に基づいて、出力部としてのＰ型ＭＯＳＦＥＴＱ３２ＡおよびＮ型ＭＯＳＦＥＴＱ３２Ｂによって出力信号が形成され、その出力信号がスイッチング素子のゲート端子Ｐ１”に供給され、
ＮＰＮトランジスタＱ２１ＢのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧を印加し、ＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧を印加することを特徴とするゲートドライブ回路。 The input resistor R1 and the light emitting element of the photocoupler PC are connected in series to the input signal source V1,
A resistor R2 is connected in parallel to the light emitting element of the photocoupler PC,
A capacitor C21 is connected in parallel to the input resistor R1,
The collector terminal of the transistor as the light receiving element of the photocoupler PC and the emitter terminal of the NPN transistor Q21B as the amplification unit are connected via a resistor R25B.
The collector terminal of the transistor as the light receiving element of the photocoupler PC and the emitter terminal of the PNP transistor Q21A as the amplifying unit are connected via a resistor R25A.
The base terminal of the NPN transistor Q21B and the base terminal of the PNP transistor Q21A are connected,
The collector terminal of the NPN transistor Q21B and the first potential P21 are connected via a resistor R27A and a resistor R28A.
Connecting the first potential P21 and the source terminal of the P-type MOSFET Q32A;
The point P31 between the resistor R27A and the resistor R28A is connected to the gate terminal of the P-type MOSFET Q32A,
Connecting the gate terminal P1 ″ of the switching element and the drain terminal of the P-type MOSFET Q32A;
A second potential P22 lower than the first potential P21 and a point P23 between the base terminal of the NPN transistor Q21B and the base terminal of the PNP transistor Q21A are connected via a resistor R26A.
A third potential P24 lower than the second potential P22 and equal to zero volts is connected to a point P23 between the base terminal of the NPN transistor Q21B and the base terminal of the PNP transistor Q21A via a resistor R26B.
A collector terminal of the PNP transistor Q21A and a fourth potential P25 lower than the third potential P24 are connected via a resistor R27B and a resistor R28B.
Connect the fourth potential P25 and the source terminal of the N-type MOSFET Q32B,
A point P32 between the resistor R27B and the resistor R28B is connected to the gate terminal of the N-type MOSFET Q32B,
Connecting the gate terminal P1 ″ of the switching element and the drain terminal of the N-type MOSFET Q32B;
The third potential P24 and the second potential P22 are connected via the Zener diode D23 and the Zener diode D24,
A capacitor C23 is connected in parallel to the zener diode D23 and the zener diode D24;
The first potential P21 and the second potential P22 are connected via a resistor R24,
The collector terminal of the transistor as the light receiving element of the photocoupler PC is connected to the second potential P22 via the resistor R23.
The emitter terminal of the transistor as the light receiving element of the photocoupler PC is connected to the third potential P24,
The fourth potential P25 and the third potential P24 are connected via the Zener diode D21 and the Zener diode D22,
A capacitor C22 is connected in parallel to the Zener diode D21 and the Zener diode D22;
A light-emitting element of the photocoupler PC is caused to emit light by a signal from the input signal source V1, and the light is detected by a transistor as a light-receiving element of the photocoupler PC, converted into electric energy, and a signal from the light-receiving element of the photocoupler PC Is amplified by the PNP transistor Q21A and the NPN transistor Q21B as the amplifying unit, and the output signal is output by the P-type MOSFET Q32A and the N-type MOSFET Q32B as the output unit based on the signals from the PNP transistor Q21A and the NPN transistor Q21B as the amplifying unit. And the output signal is supplied to the gate terminal P1 ″ of the switching element,
A reverse bias voltage is applied between the base terminal and the emitter terminal when the NPN transistor Q21B is switched from ON to OFF, and a reverse bias voltage is applied between the base terminal and the emitter terminal when the PNP transistor Q21A is switched from ON to OFF. A gate drive circuit characterized by applying a voltage.
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