JP4091545B2 - 極性に依存しない電源制御法およびその方法を用いるシステム - Google Patents

Description

（発明の背景）
（発明の分野）
本発明は、概して、集積回路に関し、詳細には、極性に依存しない電源制御法およびその方法を用いるシステムに関する。

（関連技術の説明）
洗練された設計および製造技術は、実用的な「システムオンチップ」（ｓｙｓｔｅｍｓ−ｏｎ−ａ−ｃｈｉｐ）を急速に現実のものとしている。次々に、幅広い種類の個人用ハンドヘルド機器および業務用ハンドヘルド機器が構成され得、高度な機能を具現化している。これらの機器は、数個のみを挙げると、パーソナルデジタルアシスタント、パーソナルデジタルミュージックプレイヤー、コンパクトコンピュータ、販売時点管理（ｐｏｉｎｔ ｏｆ ｓａｌｅ）デバイス、およびインターネットアクセスデバイスを含む。

システムオンチップを設計する際には、多くの要因に取り組まなければならない。他にもいろいろあるが、このデバイスは、様々な可能性を有するユーザ定義アプリケーションをサポートするために必要とされ得る幅広い種類の入力／出力デバイスとインタフェースする能力が必要である。さらに、このデバイスは、ある程度の可能なメモリ構成およびサイズを柔軟にサポートする大きなアドレススペースを有するべきである。

（発明の要旨）
本発明の原理は、制御入力極性が異なる電源を制御する方法および回路で実施される。ある１つの実施形態によると、ある方法は、制御信号の第１のロジックレベルに応答して出力をアクティブにし、制御信号の第２のロジックレベルに応答して出力をデアクティブにする電源を制御することに関して開示される。クロックは、第２の電源で生成され、選択された数のクロック区間のうちのタイムアウト区間のタイミングを合わせるために用いられる。電源出力の状態は、タイムアウト区間に検知される。電源出力の状態がタイムアウト区間を通してインアクティブである場合、制御信号の第１のロジックレベルは、関連するデバイスの動作に電力を供給するために電源をアクティブにするために生成される。これらの動作が完了すると、制御信号の第２のロジックレベルは、電源をデアクティブにするために生成される。電源出力の状態がタイムアウト区間内でアクティブである場合、制御信号の第１のロジックレベルが維持され、一方で、関連デバイスの動作に電力を供給する。これらの動作が完了すると、制御信号の第２のロジックレベルは、電源をデアクティブにするために生成される。

本発明の原理を具現化する回路、システムおよび方法は、実質的な利点を有する。他にもいろいろあるが、それらの利点により、電源または任意の極性を有する制御信号に応答して動作する類似の回路は、関連する機能を有する回路と互換性を有することとなる。さらに、外部電源の場合において電源制御を実装するためには、１つのピンまたは１つの端子を必要とするだけである。また、プレプログラミングもピンストラッピングも必要としない。

本発明および本発明の利点をより完全に理解するために、参照として添付の図面とともに図面の簡単な説明がなされる。

（発明の詳細な説明）
本発明の原理および本発明の利点は、図面である図１〜３に図示された実施形態を参照することによって、最大限に理解される。この図面において、同じ参照符号は、同じ要素を示す。

図１は、本発明の原理を具現化するマイクロプロセッサベースのシステムオンチップ１００の図である。システム１００は、デバイスのサイズが小さく、消費電力が低いことが要求される多くの高性能個人用および業務用情報プロセシングシステムの利用に適した汎用プロセシングデバイスである。他にもいろいろあるが、システム１００は、個人用携帯機器（ハンドヘルドミュージックプレイヤー、携帯用インターネット機器およびパーソナルデジタルアシスタント等）、業務用携帯機器（携帯用販売時点管理端末等）、ならびにインテリジェント周辺機器、遠距離通信機器およびコンパクトコンピュータで具現化され得る。

この好ましい実施形態では、システム１００は、ＡＭＢＡ Ｈｉｇｈ Ｓｐｅｅｄ Ｂｕｓ（ＡＨＢまたは周辺バス高速バス）１０２およびＡＭＢＡ Ａｄｖａｎｃｅｄ Ｐｅｒｉｐｈｅｒａｌ Ｂｕｓ（ＡＰＢ）１０３を介するオンチップ周辺デバイスのセットと共に動作するＡＲＭ９２０Ｔマイクロプロセッサコア１０１に基づく。この周辺セットは、以下でさらに説明される。マイクロプロセッサコア１０１の特別な詳細は、ＡＲＭ，Ｌｔｄ．（Ｃａｍｂｒｉｄｇｅ，Ｕｎｉｔｅｄ Ｋｉｎｇｄｏｍ）から入手可能なＡＲＭ９２０Ｔデータシートに提示され、本明細書中に参照として援用される。さらに、ＡＨＢ１０２およびＡＰＢ１０３の詳細な規格もＡＲＭ，Ｌｔｄ．から入手可能であり、このような規格も本明細書中に参照として援用される。

システムブートＲＯＭ１０４は、高速バス１０１から動作して、プログラムコードの外部ソースセクションを制御する。このセクションから、システム１００は動作する。この好ましい実施形態では、ブートＲＯＭ１０１は、１６ＫＢｙｔｅのマスクプログラムされたメモリを含む。

複数チャネルのダイレクトメモリアクセス（ＤＭＡ）エンジン１０５も高速バス１０２から動作して、以下で説明されるＵＡＲＴ等の様々なリクエストブロックによるメモリアクセス要求を支援する。

ラスタ／グラフィックスエンジンブロック１０６のグラフィックスエンジンは、概して、プロセッサコア１０１からのグラフィック処理タスクの負荷を減らし、バスマスターまたはレジスタスレイブのいずれかとして高速バス１０２から動作する。ラスタ／グラフィックスエンジン１０６のラスタエンジン部は、ノンインターレースフラットパネルおよびデュアル走査デバイスを含むアナログＣＲＴまたはデジタルＬＣＤを駆動する。これはまた、ＮＴＳＣエンコーダとのオプションのインタフェースをサポートし得る。

イーサネット（登録商標）ＭＡＣ１０７はまた、ＡＭＢＡバス１０２で提供され、Ｅｔｈｅｒｎｅｔ（登録商標）／ＩＳＯ／ＩＥＣ ８８２０−３プロトコルに従って外部デバイスとの通信をサポートする。

ＳＤＲＡＭインタフェース１０８は、ＡＨＢ１０２から動作し、好ましくは、ＡＲＭ ＰＬ０９０ ＳＤＲＡＭコントローラ、および関連する構成レジスタのセットに基づく。ＳＲＡＭインタフェースブロック１０９は、好ましくは、ＡＲＭ ＰＬ０９０静的メモリコントローラに基づく。ブロック１０９は、さらに、高速バス１０２から動作するスレイブ専用Ｖ２．１互換ＰＣＭＣＩＡ ＰＣカードインタフェース動作を含む。

ＪＴＡＧ／ＴＩＣインタフェース１１０は、ＩＥＥＥ規格 １１４９．１−１９９０，スタンダードテストポートおよびバウンダリスキャンアーキテクチャと互換性のある試験を支援する。

ＵＳＢコントローラ１１１は、好ましくは、３つのルートハブポートおよび一体型トランシーバ用として構成され、ＵＳＢ，Ｒｅｖｉｓｉｏｎ１．０用のオープンホストコントローラインタフェース規格に準拠する。

ＬＣＤ ＤＡＣインタフェース１１２は、ＬＣＤコントラスト制御を駆動するアナログＤＣ電圧を提供し、好ましくは、レジスタラダーから生成される。ＤＡＣは、好ましくは、６４ステップのデジタルアナログ変換器である。

ブリッジ１１３は、高速バス１０２と比較的遅いＡＭＢＡ周辺バス（ＡＰＢ）１０３とのインタフェースである。ブリッジ１１３は、高速バス１０２のスレイブであり、周辺バス１０３の唯一のマスターであり、周辺機器へのアクセス中にアドレス、データおよび制御信号を駆動している。

アナログタッチスクリーンインタフェース１１４が４、５、７および８本ワイヤアナログ抵抗タッチスクリーン用のハードウェア走査を実行する。互換性のある割り込みコントローラ１１５はまた、周辺バス１０３から動作し、最大６４の割り込みを扱うことができる。タイマーブロック１１７は、４つの１６ビット、および２つの３２ビットインターバルタイマー、および４０ビットタイムスタンプデバッグタイマーを含む。

システム１００は、周辺バス１０３から動作するキーボードマトリクススキャン回路１１８を含む。この好ましい実施形態では、８行８列の最大６４キーのキーアレイがサポートされ、１つまたは２つの任意のキーが一度にデバウンス（ｄｅｂｏｕｎｃｅ）され、デコードされる。

ＥＥＰＲＯＭ／Ｉ２Ｃインタフェース１１９は、システムパワーアップに関する構成情報を入力する外部ＥＥＰＲＯＭへの接続をサポートする。あるいは、このインタフェースはまた、一般的なＩ２Ｃポートとして用いられ得る。ＬＥＤインタフェース１２８は、２つのＬＥＤインジケータを駆動するための専用の制御を提供する。

ＡＣ９７／内部−ＩＣサウンド（Ｉ２Ｓ）インタフェース１２０は、システム１００の好ましい実施形態では、周辺バス１０２に提供される。オンチップマルチプレクサによって、ユーザは、外部ＡＣ９７コーデックまたは外部Ｉ２Ｓバスへの接続間を選択可能である。

標準ＧＰＩＯ機能に加えて、システム１００のＧＰＩＯブロック１２１は、強化された能力を含む。特に、割り込みをイネーブルにして、マスキングするレジスタ、ステータスレジスタおよびテスト制御レジスタと共に、割り込みがＧＰＩＯピンの各々に加えられる。ＳＰＩインタフェース（同期シリアルインタフェース）１２２は、外部アナログデジタルコンバータおよび／またはデジタイザーと通信するために用いられ得る。

システム１００は、ユニバーサル非同期送受信（ＵＡＲＴ）インタフェース１２３〜１２５のうちの３つを含む。これらの非同期ポートを利用して、例えば、業界標準１６Ｃ５５０ＵＡＲＴデバイスのトランシーバに通常類似している外部ＲＳ−２３２トランシーバと通信し得る。

トリム１２６を有するリアルタイムクロック（ＲＴＣ）は、３２．７６８ＫＨｚ水晶振動子をソフトウェアがデジタル補正することを可能にする。この振動子は、製造中に自動テスト器具によって電気的に較正され得、その後、現場で調節され得る。

ウォッチドッグタイマー回路１２９は、７ビットカウンタに基づき、それらのビットのうちの最上位ビットは、ウォッチドッグリセット信号の生成をトリガするために用いられる。リセットパルスが生じないように、カウンタをリセットして、ＭＳＢがアクティブになることを防ぐことによって、ソフトウェアは、周期的に「ドッグをキックする（ｋｉｃｋ ｔｈｅ ｄｏｇ）」必要がある。

システムコントロールブロック１３０は、概して、ハードウェアテストモード、クロックコントロール、パワーマネジメントおよびシステム構成マネジメント等の中心機能を制御する。

システムは、２つのフェーズロックループ（ＰＬＬ）１３１を含む。これらのフェーズロックループ１３１は、デバイスの動作中に必要なクロックおよびそれに類似するタイミング信号を生成する。

ＩＤＥインタフェース１３２は、高速バス１０２から動作し、外部マスターＩＤＥデバイスと外部スレイブＩＤＥマスターとの間のＡＴＡＰＩ互換性接続をサポートする。

好ましい実施形態において、システム１００の全てのブロックおよびサブシステム１０１〜１３２は、１つの集積回路チップに製造される。これは、例えば、０．２５μｍの４層金属プロセスを用いて達成され得るが、当該分野で公知の他のプロセスも用いられ得る。図示した実施形態では、プロセスコア１０１は、２．５Ｖ公称電力から動作するが、別の実施形態では、この電力は減少され得る。図示された実施形態の周辺機器は、３．３Ｖ電源から動作する。この実施形態では、プロセッサコア１０１の公称クロックスピードは２００ＭＨｚである。

システム１００は、好ましくは、バッテリーおよび関連する電源チップから動作する。柔軟性を最大限に保証するために、システム１００は、幅広い設計の電源とインタフェースする能力を有するべきである。そのためには、電源の機能を制御するために必要な制御信号の極性を考慮しなければならない。例えば、電源チップまたは電源設計の出力は、ロジックハイアクティブ信号に応答してイネーブルされ、一方で、他のチップおよび設計の出力は、ロジックローアクティブ信号によってイネーブルされる。

本発明の原理は、極性に依存しない外部電源の制御を提供する。好ましくは、外部電源制御は、ＧＰＩＯピン１２１のうちの選択された１つ（好ましくは、専用の１つ）を通して実行される。

図２は、システム１００および類似の用途に用いられる際に適した電力制御回路２００を示す機能的なブロック図である。電力制御回路２００は、自動検知電力制御ロジック（Ａｕｔｏｓｅｎｓｅ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）２０１に基づき、自動検知電力制御ロジック２０１は、図３Ａおよび３Ｂのタイミング図を用いて、さらに詳細に説明される。また、電力制御回路２００の一部は、コア電源２０２、ＲＴＣ１２６に電力を供給するオンチップＲＴＣ（スタンドバイ）電源２０３、およびそれに関連する振動子２０５から形成される。電源２０２および２０３は、順々に、外部バッテリー（単数または複数）２０４によって電力を供給される。

図３Ａは、電源レギュレータ２０２がアクティブハイＰｏｗｅｒ＿ＯＵＴに応答してアクティブとなる場合の自動検知シーケンスを示す。

時刻ｔ１で、バッテリー電力ＶＢＡＴがシステム１００に印加される。ＲＴＣ＿ＶＤＤが時刻ｔ２でＲＴＣ＿ＶＤＤの規格値まで直線的に上昇するにつれて、ＲＴＣ＿ＯＳＣ出力は、その最終的なピークトゥーピーク（ｐｅａｋ ｔｏ ｐｅａｋ）値まで対応して直線的に上昇する。ＲＴＣ＿ＶＤＤおよびＲＴＣ＿ＯＳＣが時刻ｔ３で安定すると、ＲＴＣ＿ＰＯＲは、概して、ＲＴＣ１２６およびシステム１００ロジックをリセットするために生成される。オートセンスタイムアウトカウントダウンも時刻ｔ３で開始する。電源２０２がアクティブハイＰｏｗｅｒ＿Ｏｕｔに応答してオンにするので、ＣＶＤＤは、インアクティブ（オフ）状態のままである。

図示した実施形態では、時刻ｔ３と時刻ｔ４との間のタイムアウトカウントダウン区間は２５０ｍｓであるが、この数は、用途に応じて変化し得る。タイムアウト区間がどのように選択されても、ＣＶＤＤが時刻ｔ４前に検出されない場合、自動検知ロジック２０１は、Ｐｏｗｅｒ＿ＯＵＴをアクティブハイ状態にラッチして、電源２０２をオン可能にする。ＣＶＤＤの準備が整ったときに、電源２０２はＣＶＤＤ＿ＰＯＲを生成し、これにより、システムソフトウェア（ファームウェア）は、システム１００の構成を開始し得る。

設定システム１００が所望のウエイクアップイベントに応答する所与の時間後に、システムソフトウェアは、Ｐｏｗｅｒ＿ＯＵＴをアクティブロー状態に設定する。電源２０２は、結果的に、特定のウエイクアップイベントが起こり、ソフトウェアによって検出されるまで、メインシステムコア１０１への電源をターンオフする。ＶＢＡＴがアクティブである限り、ＲＴＣ＿ＶＤＤは、スタンドバイ電源およびＲＴＣ＿ＯＳＣが作動（ｔｉｃｋ）し続ける間は、維持される。

図３Ｂは、Ｐｏｗｅｒ＿ＯＵＴのアクティブロー状態に応答して、電源２０２がコア電力ＣＶＤＤをオンにする類似の場合を示す。図３Ａに示されるシーケンスと共に、ＰＴＣ電力および振動子出力は、時刻ｔ１と時刻ｔ３との間で直線的に上昇する。しかし、この場合、Ｐｏｗｅｒ＿ＯＵＴがロジックロー状態で開始するので、ＣＶＤＤは、時刻ｔ１で直線的な上昇を開始する。

時刻ｔ３では、スタンドバイ電力ＲＴＣ＿ＶＤＤおよび振動子出力ＲＴＣ＿ＯＳＣが安定であることを示すＲＴＣ＿ＰＯＲが生成される。自動検知タイムアウトカウントダウン区間も開始する。

一度ＣＶＤＤがＣＶＤＤのフル電圧で落ち着くと、ＣＶＤＤ＿ＰＯＲは、自動検知カウントダウン区間が終了する前に、時刻ｔ４で電源２０２によって生成される。Ｐｏｗｅｒ＿ＯＵＴは、アクティブロー状態でラッチされる。その後、ソフトウェアは、選択されたウエイクアップイベントに応答するようにシステム１００を構築する。

一度構成が時刻ｔ５で完了すると、ソフトウェアによって、Ｐｏｗｅｒ＿ＯＵＴは、インアクティブハイ状態に遷移し、これにより、電源２０２は、ＣＶＤＤをターンオフする。システム１００は、時刻ｔ６でウエイクアップイベントを待機するが、スタンドバイ電力ＲＴＣ＿ＶＤＤおよび振動子出力ＲＴＣ＿ＯＳＣは、アクティブのままである。

本発明が特定の実施形態を参照して記載されてきたが、これらの記載は、制限するものとして解釈されることを意図していない。開示された様々な修正、および本発明の代替の実施形態は、本発明の説明を参照して、当業者には明らかである。開示された概念および特定の実施形態は、本発明の同じ目的を達成する他の構造を修正または設計するための基礎として容易に利用され得ることが当業者に理解されるべきである。このような等価の構成は、添付の特許請求の範囲に開示された本発明の意図および範囲を逸脱することはないことも当業者によって理解されるべきである。

従って、特許請求の範囲は、本発明の真の範囲内である任意のこのような修正または実施形態を含んでいると考えられる。

図１は、本発明の原理を具現化するマイクロプロセッサベースのシステムオンチップの図である。 図２は、システムおよび類似の用途に用いられる際に適した電源回路を示す機能的なブロック図である。 図３Ａは、電源レギュレータがアクティブハイＰｏｗｅｒ＿ＯＵＴに応答してアクティブにある場合の自動検知シーケンスを示す。 図３Ｂは、電源がアクティブロー状態のＰｏｗｅｒ＿ＯＵＴに応答してコアパワーＣＶＤＤをオンにする類似の場合を示す。

Claims (19)

1. 振動子、第１の電源および第２の電源に応答して動作するシステムにおける電力供給を制御する方法であって、該方法は、
   該システムを該第２の電源に接続するステップと、
   該第１の電源によって該振動子に電力を供給するステップと、
   振動子出力を安定可能にするステップと、
   該振動子出力から生成されたクロックによってタイミングを合わせられたタイムアウト区間を開始するステップと、
   該タイムアウト区間内の該第２の電源出力の状態を検知するステップと、
   該タイムアウト区間後、該第２の電源出力の状態がインアクティブ状態である場合、該第２の電源をアクティブにするステップと
   を包含する、方法。
2. 前記システムを設定するステップと、
   該設定するステップが完了した後、前記第２の電源をデアクティブにするステップと
   をさらに包含する、請求項１に記載の方法。
3. 前記第２の電源出力の状態が前記タイムアウト区間内でアクティブである場合、
   前記システムを設定するステップと、
   該設定するステップが完了した後、前記第２の電源をデアクティブにするステップと
   を実行する、請求項１に記載の方法。
4. 前記タイムアウト区間を開始するステップは、前記第１の電源の出力が有効であるときに生成されるリセット信号を検出するサブステップを含む、請求項１に記載の方法。
5. 前記第２の電源をアクティブにするステップは、アクティブハイ制御信号を生成するサブステップと、該アクティブハイ制御信号を該第２の電源に送るサブステップとを含む、請求項１に記載の方法。
6. 前記第２の電源をデアクティブにするステップは、インアクティブハイ制御信号を生成するステップと、該インアクティブハイ制御信号を該第２の電源に送るステップとを含む、請求項３に記載の方法。
7. 制御信号の第１のロジックレベルに応答してアクティブにされた出力と、該制御信号の第２のロジックレベルに応答してデアクティブにされた出力とを有する電源を制御する方法であって、
   クロックを第２の電源から生成するステップと、
   選択された数のクロック区間のうちのタイムアウト区間を開始するステップと、
   該タイムアウト区間内の該電源出力の状態を検知するステップと、
   該検知するステップに応答して、該電源出力の状態が該タイムアウト区間を通してインアクティブである場合、
   該制御信号の該第１のロジックレベルを生成して、該電源をアクティブにするステップと、
   該電源によって関連するデバイスの動作に電力を供給するステップと、
   該関連するデバイスの動作に電力を供給するステップの完了時に、該制御信号の該第２のロジックレベルを生成して、該電源をデアクティブにするステップと
   を実行するステップと、
   該検知するステップに応答して、該電源出力の状態が該タイムアウト区間内でアクティブである場合、
   該制御信号の該第１のロジックレベルを維持するステップと、
   該電源によって該関連するデバイスの動作に電力を供給するステップと、
   該関連デバイスの動作に電力を供給するステップの完了時に、該制御信号の該第２のロジックレベルを生成して、該電源をデアクティブにするステップと
   を実行するステップと
   を包含する方法。
8. 前記第１のロジックレベルはロジックハイレベルであり、前記第２のロジックレベルはロジックローレベルである、請求項７に記載の方法。
9. 前記第１のロジックレベルはロジックローレベルであり、前記第２のロジックレベルはロジックハイレベルである、請求項７に記載の方法。
10. 前記クロックを生成するステップは、
    前記第２の電源に電力を与えるステップと、
    クロックジェネレータを駆動する振動子を起動するステップと、
    該振動子が安定化するときに、該クロックを生成するステップと
    を包含する、請求項７に記載の方法。
11. 前記関連するデバイスの動作は、設定動作を含む、請求項７に記載の方法。
12. 前記検知するステップの前に、前記電源をバッテリーに接続するステップをさらに包含する、請求項７に記載の方法。
13. 機能的回路と、
    該機能的回路を制御するタイミング信号を生成する振動子と、
    該振動子に電力を供給する第１の電源と、
    該機能的回路に電力を供給する第２の電源であって、制御信号の第１および第２のロジック状態によってそれぞれアクティブおよびデアクティブにされる出力を有する、第２の電源と、
    該制御信号を生成する自動検知ロジックであって、
    該振動子を安定可能にして、
    該振動子出力から生成されたクロックによってタイミングを合わせられたタイムアウト区間を開始して、
    該タイムアウト区間に該第２の電源出力の状態を検知して、
    該第２の電源出力の状態が該タイムアウト区間後にインアクティブ状態である場合、該制御信号の該第１のロジック状態を生成し、
    該第２の電源出力の状態が該タイムアウト区間内でアクティブである場合、該制御信号の該第１のロジック状態を維持するように動作する、自動検知ロジックと
    を備える、システム。
14. 前記機能的回路は、チップ上にシステムを含む、請求項１３に記載のシステム。
15. 前記第２の電源は、前記機能的回路を含むチップに対して外部にある、請求項１３に記載のシステム。
16. 前記第１および第２の電源のうちの少なくとも１つに電力を供給するバッテリーをさらに含む、請求項１３に記載のシステム。
17. 前記機能的回路は、ソフトウェアに応答して、
    前記制御信号が前記第１のロジック状態にある間、ウエイクアップイベント用に前記システムを設定して、
    システム設定に従って、該制御信号を該第２のロジック状態に遷移させるようにさらに動作可能である、請求項１３に記載のシステム。
18. 前記クロックは、前記振動子によって駆動されたリアルタイムクロックによって生成される、請求項１３に記載のシステム。
19. 前記自動検知ロジックおよび前記機能的ロジックは、シングルチップ上に統合される、請求項１３に記載のシステム。

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