JP4089555B2 - 回路基板の層厚測定方法 - Google Patents

回路基板の層厚測定方法 Download PDF

Info

Publication number
JP4089555B2
JP4089555B2 JP2003302938A JP2003302938A JP4089555B2 JP 4089555 B2 JP4089555 B2 JP 4089555B2 JP 2003302938 A JP2003302938 A JP 2003302938A JP 2003302938 A JP2003302938 A JP 2003302938A JP 4089555 B2 JP4089555 B2 JP 4089555B2
Authority
JP
Japan
Prior art keywords
layer
circuit board
conductive paste
layer thickness
thickness measurement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003302938A
Other languages
English (en)
Other versions
JP2005072458A (ja
Inventor
知之 宮川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2003302938A priority Critical patent/JP4089555B2/ja
Priority to US10/983,977 priority patent/US7333346B2/en
Publication of JP2005072458A publication Critical patent/JP2005072458A/ja
Application granted granted Critical
Publication of JP4089555B2 publication Critical patent/JP4089555B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、導電ペースト層を有する回路基板の層厚測定方法に関する。
絶縁基材表面に形成された導体パターンに接続する、導電ペースト層を有する回路基板が、例えば、特開平6−140788号公報(特許文献1)に開示されている。図7に、その代表的な断面構造を模式的に示す。
図7の回路基板90では、絶縁基材1の表面に導体パターン2a,2b,2cが形成されており、導体パターン2a,2b,2cを覆って下層絶縁層3a,3b,3cが形成されている。下層絶縁層3aは、ソルダーレジスト層であり、開口部3ahにおいて導体パターン2a,2cが部分的に露出されている。下層絶縁層3b,3cは、導体パターン2bとの絶縁分離を確実にするための、2層に形成されたアンダーコート層である。下層絶縁層3a,3b,3c上には、導電ペースト層4が形成されている。導電ペースト層4は、下層絶縁層であるソルダーレジスト層3aに形成された開口部3ahにおいて、露出した導体パターン2a,2cに接続している。また、導電ペースト層4を覆って、上層絶縁層5が形成されている。上層絶縁層5は、導電ペースト層4のマイグレーション等を防止するための、オーバーコート層である。
導電ペースト層4は、図7に示すように、開口部において露出した導体パターン2a,2cを接続するジャンパー配線として用いられたり、導体パターン2bのシールドとして用いられたりする。
特開平6−140788号公報
図7に示す下層絶縁層3a,3b,3c、導電ペースト層4および上層絶縁層5は、絶縁基材1の導体パターン2a,2b,2c上に、印刷によって形成される。導電ペースト層4により形成されるジャンパー配線やシールドは、導電ペースト層4の印刷時の厚さばらつき等によって、性能にばらつきがある。しかしながら図7に示すように、導電ペースト層4は下層絶縁層3a,3b,3cと上層絶縁層5により完全に包まれており、図7の回路基板90においては、ジャンパー配線やシールドとして用いられている導電ペースト層4の特性評価を行なうことができない。このため、製造された導電ペースト層を有する回路基板の良否も判定することができない。
そこで本発明は、導電ペースト層を有する回路基板の層厚測定方法であって、導電ペースト層の特性評価が可能で、良否の判定が可能な回路基板の層厚測定方法を提供することを目的としている。
請求項1に記載の発明は、絶縁基材の表面に形成された導体パターンと、当該導体パターンを覆って形成され、導体パターンを部分的に露出する開口部を有した下層絶縁層と、当該下層絶縁層上に形成され、前記開口部において露出した導体パターンに接続する導電ペースト層と、当該導電ペースト層を覆って形成される上層絶縁層とを有する回路基板であって、当該回路基板に、前記下層絶縁層、導体ペースト層、上層絶縁層のいずれか、もしくはそれらの組み合わせの各層厚を、前記各層の段差に基づき、測定するための層厚測定テストクーポンが設けられてなり、当該層厚測定テストクーポンにおける前記回路基板上の所定の基準の段を結ぶ基準線に基づき、前記下層絶縁層、導体ペースト層、上層絶縁層のいずれか、もしくはそれらの組み合わせの各層厚を測定し、前記基準の段が、当該層厚測定テストクーポンの両端に配置されてなり、前記基準線が、当該両端の基準の段を結ぶ線であることを特徴としている。
これによれば、上記絶縁層によって完全に覆われた導電ペースト層であっても、前記層厚測定テストクーポンを用いて、形成された導電ペースト層の特性を評価することができる。従って、導電ペースト層により形成されるジャンパー配線やシールドの性能についても、評価が可能となる。
より詳細に説明すると、冷熱の繰り返しによって導電ペースト層に加わる応力は、導電ペースト層の耐久性能に大きな影響を及ぼす。この導電ペースト層に加わる応力は、導電ペースト層の層厚だけでなく下層絶縁層と上層絶縁層の層厚にも依存し、下層絶縁層と上層絶縁層の層厚が異なると、導電ペースト層に加わる応力も異なってくる。従って、上記層厚測定テストクーポンを用いて、下層絶縁層、導体ペースト層、上層絶縁層のいずれか、もしくはそれらの組み合わせの各層厚を測定することで、導電ペースト層の耐久性能を評価することができる。これにより、回路基板の良否を判定することができる。
また、段差を測定する層厚測定では、基準となる段が傾いている場合、段差部から離れるにしたがって、測定が不正確になる。一方前記回路基板における絶縁基材と導体パターンは、比較的平坦に形成される。従って、層厚測定の測定精度を向上するためには、請求項2と3に記載のように、この絶縁基材もしくは導体パターンを段差測定の基準の段として用い、層厚測定クーポンの両端に、回路基板の表面に露出する絶縁基材もしくは導体パターンを配置することによって、両端に配置された絶縁基材同士もしくは導体パターン同士を結ぶ線を高さの基準線として、その間にある下層絶縁層、導体ペースト層、上層絶縁層のいずれか、もしくはそれらの組み合わせの各層厚を測定することができる。
上記回路基板の層厚測定方法においては、例えば請求項2に記載のように、前記層厚測定テストクーポンが、前記回路基板の表面に露出する前記絶縁基材を有してなる構成とし、当該露出面を前記基準の段とすることができる。
また、請求項3に記載のように、前記層厚測定テストクーポンが、前記回路基板の表面に露出する前記導体パターンを有してなる構成とし、当該露出面を前記基準の段とすることもできる。
上記回路基板の層厚測定方法における層厚測定テストクーポンは、例えば請求項に記載のように、回路基板の表面に露出する導体パターンと下層絶縁層の段差を測定する部位を有するように構成してもよい。これによって、下層絶縁層の層厚を測定することができる。
また、層厚測定テストクーポンを、例えば請求項に記載のように、回路基板の表面に露出する下層絶縁層と導体ペースト層の段差を測定する部位を有するように構成すれば、導体ペースト層の層厚を測定することができる。また例えば請求項に記載のように、回路基板の表面に露出する導体ペースト層と上層絶縁層の段差を測定する部位を有するように構成すれば、上層絶縁層の層厚を測定することができる。
上記回路基板の層厚測定方法において、請求項に記載の発明は、前記層厚測定テストクーポンが、前記回路基板の表面に露出する導体パターンと上層絶縁層の段差を測定する部位を有することを特徴としている。これによれば、導体パターンへの部品実装に際して管理が必要となる、導体パターンから回路基板で最も高い上層絶縁層までの高さが測定される。これにより、回路基板の良否を判定することができる。
上記回路基板の層厚測定方法において、請求項に記載の発明は、前記回路基板が、切り出されて製品となる製品部と、当該製品を保持するためのフレーム部とからなり、前記層厚測定テストクーポンが、前記フレーム部に形成されてなることを特徴としている。
このように、回路基板が製品部とフレーム部とからなる場合には、層厚測定テストクーポンをフレーム部に配置することで、高密度が要求される製品部の領域を占拠しなくて済む。従って、下層絶縁層、導電ペースト層、上層絶縁層の各層厚が測定され、導電ペースト層の耐久性能が評価される回路基板であって、かつ切り出されて製品となる製品部には高密度回路が配置されてなる回路基板とすることができる。
以下、本発明の回路基板を、図に基づいて説明する。
図1(a),(b)に、本発明の回路基板100を示す。図1(a)は、回路基板100の要部を模式的に示す上面図であり、図1(b)は、図1(a)におけるA−A断面図である。尚、図1(a),(b)の回路基板100において、図7に示す従来の回路基板90と同様の部分には同じ符号を付け、その説明は省略する。
図1(a),(b)の回路基板100は、図7の回路基板90と同様、図1(b)に示すように、絶縁基材1の表面に形成された導体パターン2b,2d,2e、下層絶縁層3a,3b,3c、導電ペースト層4および上層絶縁層5を有する回路基板である。尚、図1(a)では、下層絶縁層3a,3b,3cと上層絶縁層5は図示を省略している。
導体パターン2b,2d,2eは、厚さ35μm程度の銅箔で形成される。ソルダーレジスト層である下層絶縁層3aは、厚さ12〜17μmに形成される。また、導体パターン2bとの絶縁分離を確実にするためのアンダーコート層である下層絶縁層3b,3cについても、それぞれ厚さ12〜17μmに形成される。
ソルダーレジスト層である下層絶縁層3aには開口部3ahが形成され、部分的に露出された導体パターン2d,2eに、導電ペースト層4が接続している。導電ペースト層4には、例えば銀(Ag)−銅(Cu)複合ペーストが用いられ、厚さ15〜25μmに形成される。図1(a),(b)の導電ペースト層4は、開口部3ahにおいて露出される導体パターン2d,2eを配線接続する、ジャンパー配線となっている。また、マイグレーション等を防止するための上層絶縁層5が、導電ペースト層4を覆って形成されている。オーバーコート層である上層絶縁層5は、厚さ12〜17μmに形成される。導電ペースト層4は、図7の回路基板90と同様に、下層絶縁層3a,3b,3cと上層絶縁層5により完全に包まれている。
一方、図7の回路基板90と異なり、図1(a),(b)の回路基板100では、開口部3ahだけでなく、近くに第2の開口部3aiが配置され、第1開口部3ahと第2の開口部3aiは、導体パター2d,2eにより連結されている。第1開口部3ahでは、露出した導体パター2d,2eにジャンパー配線である導電ペースト層4が接続されが、第2開口部3aiでは、導電ペースト層4が導体パターン2d,2e接続されずに、導体パターン2d,2eが回路基板100の表面にそのまま露出している。この第2開口部3aiにおいて露出した導体パターン2d,2eは、導電ペースト層4の特性評価部位の一つで、ジャンパー配線である図1(a),(b)の導電ペースト層4の抵抗値を測定するための抵抗測定端子10として用いられている。
このように抵抗測定端子10を設けたことで、下層絶縁層3a,3b,3cと上層絶縁層5によって完全に包まれた導電ペースト層4であっても、抵抗測定端子10を用いて、ジャンパー配線である導電ペースト層4の抵抗を測定することができる。従って、このジャンパー配線の抵抗チェックにより、回路基板100の良否を判定することができる。
図1(a),(b)に示す回路基板100は、導電ペースト層4の特性評価部位の一つで、抵抗測定端子10が形成された回路基板である。一方、導電ペースト層4の耐久性能に係わる特性要因として、図1(b)に示す下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層の厚さが重要である。その一例を、図2(a),(b)に示す。
図2(a)は、下層絶縁層3a,3b,3cの全体厚と導電ペースト層4に発生する最大歪の関係を調べた結果である。図2(a)は、図1(b)の構造に対して、−30〜80℃の冷熱サイクルが印加された場合に、導電ペースト層4に発生する歪をFEM解析して得た結果である。図からわかるように、導電ペースト層4に発生する最大歪は、下層絶縁層3a,3b,3cの全体厚が厚いほど、また導電ペースト層4の層厚が薄いほど、大きくなる。図2(b)は、導電ペースト層4に発生する最大歪と繰り返し応力が印加された場合の寿命の関係を調べた結果である。図2(b)の結果は、JIS C 6481にある曲げ強さ試験の構成を用い、導電ペースト層4に一定の繰り返し応力(従って、一定の繰り返し歪)を印加して、破壊に到るまでのサイクル数を測定した。図からわかるように、導電ペースト層4に発生する歪が小さいほど、繰り返し応力に対する寿命は長くなる。
図2(b)に示すように、導電ペースト層4に加わる応力(従って、導電ペースト層4で発生する歪)は、導電ペースト層4の耐久性能に大きな影響を及ぼす。図2(a)に示すように、導電ペースト層4に加わる応力(従って、導電ペースト層4で発生する歪)は、導電ペースト層4の層厚だけでなく下層絶縁層3a,3b,3cおよび上層絶縁層5の層厚にも依存する。下層絶縁層3a,3b,3c、導電ペースト層4および上層絶縁層5の各層厚は製造時にばらつくため、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層厚を測定することは、導電ペースト層4の耐久性能を評価する上で重要である。しかしながら、図7および図1(b)に示す回路基板90,100において、そのままでは、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層厚を測定することは困難である。
そこで、図7および図1(b)に示す回路基板90,100において、導電ペースト層4の特性評価部位の一つとして、層厚測定テストクーポンを回路基板に形成する。
図3(a)〜(c)に、層厚測定テストクーポンの一例と、それを用いた測定結果を示す。図3(a)は、層厚測定テストクーポン11の上面図であり、図3(b)は、図3(a)におけるB−B断面図である。また、図3(c)は、図3(a),(b)の層厚測定テストクーポン11を用いて、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層厚を測定した結果である。尚、図3(a),(b)の層厚測定テストクーポン11において、図1(a),(b)に示す回路基板100と同様の部分には同じ符号を付けた。
図3(a),(b)に示す層厚測定テストクーポン11は、4つの測定部位を有している。
図3(b)に示す測定部位11aは、導体パターン2fと下層絶縁層3a,3b,3cで構成され、開口部3aiを介して回路基板の表面に露出する導体パターン2fと回路基板の表面に露出する下層絶縁層3cの段差を測定する部位である。測定部位11aの段差測定により、導体パターン2g上にある下層絶縁層3a,3b,3cの層厚を測定することができる。尚、下層絶縁層3a,3b,3cの層厚を測定するために、測定部位を、回路基板の表面に露出する絶縁基材1と下層絶縁層3a,3b,3cで構成してもよい。
図3(b)に示す測定部位11bは、下層絶縁層3a,3b,3cと導電ペースト層4で構成され、回路基板の表面に露出する下層絶縁層3cと回路基板の表面に露出する導電ペースト層4の段差を測定する部位である。測定部位11bの段差測定により、下層絶縁層3c上にある導電ペースト層4の層厚を測定することができる。
図3(b)に示す測定部位11cは、導電ペースト層4と上層絶縁層5で構成され、回路基板の表面に露出する導電ペースト層4と回路基板の表面に露出する上層絶縁層5の段差を測定する部位である。測定部位11cの段差測定により、導電ペースト層4上にある上層絶縁層5の層厚を測定することができる。
図3(b)に示す測定部位11dは、導体パターン2gと上層絶縁層5で構成され、開口部3aiを介して回路基板の表面に露出する導体パターン2gと回路基板の表面に露出する上層絶縁層5の段差を測定する部位である。測定部位11dの段差測定により、回路基板の表面に露出する導体パターン2gから、回路基板で最も高い上層絶縁層5までの高さが測定される。この高さは、導体パターン2gへの部品実装に際して、管理が必要となる高さである。
図3(a),(b)に示す層厚測定テストクーポン11では、両端に、回路基板の表面に露出する導体パターン2f,2gを有する構造となっている。これは、次のようにして層厚測定の精度向上に用いられる。すなわち、段差を測定する上記の層厚測定では、基準となる段が傾いている場合、段差部から離れるにしたがって測定が不正確になる。一方、金属箔からなる導体パターン2f,2gは、比較的平坦に形成される。図3(a),(b)に示す層厚測定テストクーポン11では、この導体パターン2f,2gを、段差測定の基準の段として用いるものである。層厚測定テストクーポン11の両端に、回路基板の表面に露出する導体パターン2f,2gを配置する。これによって、図3(c)に示すように、両端に配置された導体パターン2f,2g同士を結ぶ線を、高さの基準線とすることができる。このため、その間にある下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各段差を正確に測定することができる。尚、高さの基準線を得るために、回路基板の表面に露出する絶縁基材1を両端に配置して、層厚測定テストクーポンを構成してもよい。
図3(c)は、図3(a),(b)の層厚測定テストクーポン11による、下層絶縁層3a,3b,3c、導電ペースト層4および上層絶縁層5の各層厚を測定した結果である。図3(c)の段差測定は、表面粗さ測定器を用いて行なった。図3(c)において、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の層厚は、それぞれ、45μm、18μm、12μmである。
以上、図3(a)〜(c)で示したように、層厚測定テストクーポンを用いて、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5のいずれか、もしくはそれらの組み合わせの各層厚を測定することができる。この各層厚測定結果と、図2(a),(b)に示す発生歪と耐久性能の関係を併せることで、導電ペースト層4の耐久性能を評価することができる。従って、この層厚測定テストクーポンを用いた上記各層の層厚測定により、回路基板の良否を判定することができる。
図4に、層厚測定テストクーポン11を配置した回路基板101の模式的な上面図を示す。図4の回路基板101は、図中の点線部分から切り出されて製品となる製品部101aと、製品部101aを保持するためのフレーム部101bとからなっている。
図4の回路基板101では、図3(a)〜(c)で示した層厚測定テストクーポン11が、フレーム部101bに形成されている。図4の回路基板101のように、回路基板が製品部101aとフレーム部101bとからなる場合には、層厚測定テストクーポン11をフレーム部101bに配置することで、高密度が要求される製品部101aの領域を占拠しなくて済む。従って、図4の回路基板101は、下層絶縁層、導電ペースト層、上層絶縁層の各層厚が測定され、導電ペースト層の耐久性能が評価される回路基板であって、かつ切り出されて製品となる製品部101aには高密度回路が配置されてなる回路基板とすることができる。尚、製品部101aに余裕がある場合には、層厚測定テストクーポン11を製品部101aに配置してもよい。
図3(a),(b)に示した層厚測定テストクーポン11は、導電ペースト層4の耐久性能に係わる特性要因として、下層絶縁層、導電ペースト層、上層絶縁層の各層厚を測定するものである。一方、導電ペースト層4の耐久性能に係わる別の特性要因として、導体パターンに対する導電ペースト層4の密着性がある。図7および図1(b)に示す回路基板90,100においては、導体パターン2a,2c,2d,2eに対する導電ペースト層4の密着性は、導電ペースト層4により形成されるジャンパー配線やシールドの性能や、冷熱の繰り返しに対する耐久性能に大きく影響する。従って、導体パターンに対する導電ペースト層の密着性についても、製造時にばらつきがあるため、製造される各回路基板で密着性を測定することが重要である。しかしながら、図7および図1(b)に示す回路基板90,100において、そのままでは、導体パターン2a,2c,2d,2eに対する導電ペースト層4の密着性を測定することは困難である。そこで、図7および図1(b)に示す回路基板90,100において、導電ペースト層4の特性評価部位の一つとして、密着性測定テストクーポンを回路基板に形成する。
図5(a),(b)に、密着性測定テストクーポンの一例を示す。図5(a)は、密着性測定テストクーポン12の上面図であり、図5(b)は、図5(a)におけるC−C断面図である。尚、図5(a),(b)の密着性測定テストクーポン12において、図1(a),(b)に示す回路基板100と同様の部分には同じ符号を付けた。
図5(a),(b)に示す密着性測定テストクーポン12は、開口部3aiにおいて露出した導体パターン2hと、導体パターン2h上に形成され、回路基板の表面に露出した導電ペースト層4からなる。図5(a)に示す導電ペースト層4の大きさは、10mm角程度である。密着性測定テストクーポン12において、例えば、JIS K 5600にあるような碁盤目加工とテープによる引きはがし試験を行なうことで、導体パターン2h上に形成された導電ペースト層4の密着性を測定することができる。従って、これにより、導電ペースト層4の耐久性能や回路基板の良否を判定することができる。
尚、回路基板が図4に示すような製品部101aとフレーム部101bとからなる場合には、図3(a),(b)の層厚測定テストクーポン11と同様に、大きな面積を占有する図5(a),(b)の密着性測定テストクーポン12を、フレーム部101bに配置することができる。これにより、導体パターンに対する導電ペースト層の密着性が測定され、導電ペースト層の耐久性能が評価される回路基板であって、かつ切り出されて製品となる製品部には高密度回路が配置されてなる回路基板とすることができる。
上記の導電ペースト層4により形成されるジャンパー配線やシールドの性能に影響がある別の特性要因として、図7および図1(b)に示す回路基板90,100における下層絶縁層3a,3b,3cの絶縁特性がある。下層絶縁層3a,3b,3cの絶縁特性がよくないと、ジャンパー配線である導電ペースト層4と導体パターン2bとのショート不良等が発生したり、必要なシールド性能が得られなくなったりする。
下層絶縁層3a,3b,3cの絶縁特性についても、下層絶縁層3a,3b,3cとなる樹脂の硬化不良等により、製造時に絶縁特性がばらついたり、絶縁特性が劣化したりする可能性がある。従って、製造される各回路基板で下層絶縁層3a,3b,3cの絶縁抵抗を測定することが重要である。しかしながら、図7および図1(b)に示す回路基板90,100において、そのままでは、下層絶縁層3a,3b,3cの絶縁抵抗を測定することは困難である。そこで、図7および図1(b)に示す回路基板90,100において、導電ペースト層4の特性評価部位の一つとして、下層絶縁層3a,3b,3cの絶縁特性を測定するのための、絶縁抵抗測定テストクーポンを回路基板90,100に形成する。
図6(a)〜(c)に、絶縁抵抗測定テストクーポンの一例を示す。図6(a)は、絶縁抵抗測定テストクーポン13a,13bの上面図であり、図6(b)と図6(c)は、それぞれ、図6(a)における絶縁抵抗測定テストクーポン13a,13bのD−D断面図である。尚、図6(a)〜(c)の絶縁抵抗測定テストクーポン13a,13bにおいて、図1(a),(b)に示す回路基板100と同様の部分には同じ符号を付けた。
図6(a)〜(c)に示す絶縁抵抗測定テストクーポン13a,13bは、図6(a)に示すように、櫛歯状に形成され、互いの櫛歯の側面を対向させて配置された一対の導体パターン2i,2j、一対の導体パターン2i,2jの互いに対向する櫛歯部を覆って形成された下層絶縁層3c,(3b)と、開口部3aiとからなる。
図6(a),(b)に示す絶縁抵抗測定テストクーポン13aは、絶縁特性の測定対象である櫛歯部を覆う下層絶縁層が、第2下層絶縁層3bと第3下層絶縁層3cとからなる絶縁抵抗測定テストクーポンであり、図6(a),(c)に示す絶縁抵抗測定テストクーポン13bは、櫛歯部を覆う下層絶縁層が第3下層絶縁層3cのみからなる絶縁抵抗測定テストクーポンである。このように2種類の絶縁抵抗測定テストクーポン13a,13bを設ければ、第2下層絶縁層3bと第3下層絶縁層3cの積層からなる下層絶縁層、および第3下層絶縁層3cのみからなる下層絶縁層の絶縁抵抗が、個別に評価できる。
図6(a)〜(c)に示す絶縁抵抗測定テストクーポン13a,13bを用いて、上記櫛歯部を覆って形成された下層絶縁層の絶縁抵抗を、開口部3aiに露出した導体パターン2i,2jを測定端子として、測定することができる。従って、この下層絶縁層の絶縁抵抗チェックにより、図7および図1(b)に示す回路基板90,100において、その良否を判定することができる。
尚、図6(a)〜(c)の絶縁抵抗測定テストクーポン13a,13bについても、回路基板が図4に示すような製品部101aとフレーム部101bとからなる場合には、大きな面積を占有する絶縁抵抗測定テストクーポン13a,を、フレーム部101bに配置することができる。
(他の実施形態)
図1(a),(b)の抵抗測定端子10は、導電ペースト層4が接続する導体パターン2d,2eの第1開口部3ah近くに形成した第2開口部3aiにより、導体パターン2d,2eが回路基板100の表面に露出するように構成されていた。これに限らず、抵抗測定端子は、導電ペースト層4が接続する導体パターン2d,2eの第1開口部3ah近くに、部分的に下層絶縁層3a〜3cを形成しないようにして、導体パターン2d,2eが回路基板100の表面に露出するように構成してもよい。
図3(a),(b)の層厚測定テストクーポン11は、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層厚を測定する4つの測定部位11a〜11dを有する層厚測定テストクーポンであった。これに限らず、層厚測定テストクーポンは、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5のいずれか、もしくは任意の組み合わせの各層厚を測定するように構成してもよい。
図5(a),(b)の密着性測定テストクーポン12は、開口部3ahにおいて露出した導体パターン2hと、導体パターン2h上に形成され、回路基板の表面に露出した導電ペースト層4から構成されていた。これに限らず、導電ペースト層4上にさらに上層絶縁層5を形成して、密着性測定テストクーポンを構成してもよい。
図6(a)〜(c)の絶縁抵抗測定テストクーポン13a,13bは、それぞれ、第2下層絶縁層3bと第3下層絶縁層3cの積層からなる下層絶縁層、および第3下層絶縁層3cのみからなる下層絶縁層の絶縁抵抗を測定する絶縁抵抗測定テストクーポンであった。これに限らず、櫛歯部上に第1下層絶縁層3aや第2下層絶縁層3bだけを形成して、それぞれ第1下層絶縁層3aと第2下層絶縁層3bの絶縁抵抗測定テストクーポンとしてもよい。また、第1下層絶縁層3a、第2下層絶縁層3bおよび第3下層絶縁層3cの3層の積層からなる下層絶縁層を櫛歯部上に形成して、絶縁抵抗測定テストクーポンを構成してもよい。
(a)は、本発明の回路基板の要部を模式的に示す上面図であり、(b)は、(a)におけるA−A断面図である。 (a)は、下層絶縁層の全体厚と導電ペースト層に発生する最大歪の関係を示す図であり、(b)は、導電ペースト層に発生する最大歪と繰り返し応力が印加された場合の寿命の関係を示す図である。 (a)は、層厚測定テストクーポンの上面図であり、(b)は、(a)におけるB−B断面図である。(c)は、(a),(b)の層厚測定テストクーポンを用いて、下層絶縁層、導電ペースト層、上層絶縁層の各層厚を測定した結果である。 図3(a),(b)の層厚測定テストクーポンを配置した、本発明の回路基板の模式的な上面図である。 (a)は、密着性測定テストクーポンの上面図であり、(b)は、(a)におけるC−C断面図である。 (a)は、絶縁抵抗測定テストクーポンの上面図であり、(b)と(c)は、(a)におけるD−D断面図である。 回路基板の代表的な断面構造を模式的に示す図である。
符号の説明
90,100,101 回路基板
101a 製品部
101b フレーム部
10 抵抗測定端子
11 層厚測定テストクーポン
12 密着性測定テストクーポン
13a,13b 絶縁抵抗測定テストクーポン
1 絶縁基材
2a〜2j 導体パターン
3a〜3c 下層絶縁層
3ah,3ai 開口部
4 導電ペースト層
5 上層絶縁層

Claims (8)

  1. (a)絶縁基材の表面に形成された導体パターンと、
    (b)当該導体パターンを覆って形成され、導体パターンを部分的に露出する開口部を有した下層絶縁層と、
    (c)当該下層絶縁層上に形成され、前記開口部において露出した導体パターンに接続する導電ペースト層と、
    (d)当該導電ペースト層を覆って形成される上層絶縁層とを有する回路基板であって、
    (e)当該回路基板に、前記下層絶縁層、導体ペースト層、上層絶縁層のいずれか、もしくはそれらの組み合わせの各層厚を、前記各層の段差に基づき、測定するための層厚測定テストクーポンが設けられてなり、
    (f)当該層厚測定テストクーポンにおける前記回路基板上の所定の基準の段を結ぶ基準線に基づき、前記下層絶縁層、導体ペースト層、上層絶縁層のいずれか、もしくはそれらの組み合わせの各層厚を測定し、
    (g)前記基準の段が、当該層厚測定テストクーポンの両端に配置されてなり、
    (h)前記基準線が、当該両端の基準の段を結ぶ線である
    ことを特徴とする回路基板の層厚測定方法。
  2. 前記層厚測定テストクーポンが、前記回路基板の表面に露出する前記絶縁基材を有してなり、当該露出面を前記基準の段とすることを特徴とする請求項1に記載の回路基板の層厚測定方法。
  3. 前記層厚測定テストクーポンが、前記回路基板の表面に露出する前記導体パターンを有してなり、当該露出面を前記基準の段とすることを特徴とする請求項1に記載の回路基板の層厚測定方法。
  4. 前記層厚測定テストクーポンが、前記回路基板の表面に露出する前記導体パターンと前記下層絶縁層の段差を測定する部位を有することを特徴とする請求項1乃至のいずれか1項に記載の回路基板の層厚測定方法。
  5. 前記層厚測定テストクーポンが、前記回路基板の表面に露出する前記下層絶縁層と前記導電ペースト層の段差を測定する部位を有することを特徴とする請求項1乃至のいずれか1項に記載の回路基板の層厚測定方法。
  6. 前記層厚測定テストクーポンが、前記回路基板の表面に露出する前記導電ペースト層と前記上層絶縁層の段差を測定する部位を有することを特徴とする請求項1乃至のいずれか1項に記載の回路基板の層厚測定方法。
  7. 前記層厚測定テストクーポンが、前記回路基板の表面に露出する前記導体パターンと前記上層絶縁層の段差を測定する部位を有することを特徴とする請求項1乃至のいずれか1項に記載の回路基板の層厚測定方法。
  8. 前記回路基板が、切り出されて製品となる製品部と、当該製品部を保持するためのフレーム部とからなり、前記層厚測定テストクーポンが、前記フレーム部に形成されてなることを特徴とする請求項1乃至のいずれか1項に記載の回路基板の層厚測定方法。
JP2003302938A 2003-08-27 2003-08-27 回路基板の層厚測定方法 Expired - Fee Related JP4089555B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003302938A JP4089555B2 (ja) 2003-08-27 2003-08-27 回路基板の層厚測定方法
US10/983,977 US7333346B2 (en) 2003-08-27 2004-11-09 Circuit board having test coupon and method for evaluating the circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003302938A JP4089555B2 (ja) 2003-08-27 2003-08-27 回路基板の層厚測定方法

Publications (2)

Publication Number Publication Date
JP2005072458A JP2005072458A (ja) 2005-03-17
JP4089555B2 true JP4089555B2 (ja) 2008-05-28

Family

ID=34407070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003302938A Expired - Fee Related JP4089555B2 (ja) 2003-08-27 2003-08-27 回路基板の層厚測定方法

Country Status (1)

Country Link
JP (1) JP4089555B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4855880B2 (ja) 2006-09-20 2012-01-18 リンテック株式会社 アンテナ回路、アンテナ回路の製造方法、icインレット、icタグ
JP2011159667A (ja) * 2010-01-29 2011-08-18 Fujikura Ltd プリント配線基板の製造方法及びプリント配線基板
JP2012174494A (ja) * 2011-02-22 2012-09-10 Shin Etsu Polymer Co Ltd 静電センサシート及びその製造方法
JP7324559B2 (ja) * 2019-07-22 2023-08-10 株式会社伸光製作所 プリント配線板

Also Published As

Publication number Publication date
JP2005072458A (ja) 2005-03-17

Similar Documents

Publication Publication Date Title
EP1895820B1 (en) Wired circuit board and production method thereof
US20060231622A1 (en) Printed circuit board with integral strain gage
US7096748B2 (en) Embedded strain gauge in printed circuit boards
CN105723815B (zh) 至少设有一个嵌入式精密电阻器的印刷电路板
US7304247B2 (en) Circuit board with at least one electronic component
KR102060951B1 (ko) 전자 부품 검사용의 다층 배선 기판
JP2001118701A (ja) 電流検出用低抵抗器及びその製造方法
JP2008085051A (ja) 配線回路基板およびその製造方法
JP4615427B2 (ja) 配線回路基板
JP4089555B2 (ja) 回路基板の層厚測定方法
JPH11145628A (ja) 印刷配線基板
EP2019573A2 (en) Wired circuit board and producing method thereof
US7333346B2 (en) Circuit board having test coupon and method for evaluating the circuit board
JPWO2020031844A1 (ja) 抵抗器
JP2021067666A (ja) 金属プローブ構造及びその製造方法
KR100448528B1 (ko) 반도체장치의 검사장치 및 그를 이용한 반도체제조방법
JPWO2020162266A1 (ja) 抵抗器
JP2021189064A (ja) プローブ針及びプローブユニット
JP4611075B2 (ja) 配線回路基板
JP2008116284A (ja) コンタクトプローブ、及びコンタクトプローブの製造方法
JP4049086B2 (ja) 回路基板およびそれを用いた界面抵抗測定方法
JP2004319928A (ja) 高速信号伝送用の回路基板
JP2022124091A (ja) 配線基板積層体
JP7468164B2 (ja) 配線基板、及びその検査方法
WO2006091188A1 (en) Printed circuit board with integral strain gage

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070821

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071017

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071217

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080218

R150 Certificate of patent or registration of utility model

Ref document number: 4089555

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110307

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120307

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120307

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130307

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140307

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees