JP4081751B2

JP4081751B2 - Wiring structure manufacturing method

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Publication number: JP4081751B2
Application number: JP2002359304A
Authority: JP
Inventors: 正永深沢
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-12-11
Filing date: 2002-12-11
Publication date: 2008-04-30
Anticipated expiration: 2022-12-11
Also published as: JP2004193326A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば半導体デバイスに搭載される配線構造の製造方法に係り、特に、例えばシングルダマシン構造やデュアルダマシン構造などの配線構造の製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩ（Large Scale Integration ）などの半導体デバイスを高集積化および高速化するために多層配線技術が利用されており、この分野では、配線構造を構成する配線の低抵抗化や層間絶縁膜の低誘電率化が望まれている。この要望を実現するために、現在のところ、例えば、配線材料としてアルミニウム（Ａｌ）合金に代えてより低抵抗の銅（Ｃｕ）を使用する技術や、絶縁材料として珪素酸化物（ＳｉＯ₂）に代えてより低誘電率の材料を使用する技術などが実用化に向けて検討されている。特に、配線幅が約０．１μｍ未満の極微細な配線構造を備えた半導体デバイスでは、層間絶縁膜の誘電率を極めて低くする必要があるため、その層間絶縁膜の構成材料としては、例えば、約２．２以下の低誘電率を有する多孔質材料が有望視されている。
【０００３】
配線構造としては、例えば、層間絶縁膜に配線埋設用の配線溝が設けられ、この配線溝に配線が埋設されたシングルダマシン構造や、層間絶縁膜に配線溝および接続孔の双方が互いに連通するように設けられ、これらの配線溝および接続孔に配線が一括埋設されたデュアルダマシン構造が知られている。これらのシングルダマシン構造やデュアルダマシン構造では、配線材料が層間絶縁膜中に拡散することを防止するために、配線と層間絶縁膜との間に高抵抗のバリア膜が設けられている。
【０００４】
【発明が解決しようとする課題】
ところで、配線構造の抵抗特性を安定に確保するためには、バリア膜を利用して層間絶縁膜と配線との間の拡散を防止する必要がある。しかしながら、従来の配線構造の製造方法では、層間絶縁膜が多孔質材料により構成されていると、バリア膜を利用して層間絶縁膜と配線との間の拡散を防止することが困難であるという問題があった。その理由は、以下の通りである。
【０００５】
図１４は、従来の配線構造の断面構成および製造方法を説明するためのものである。この配線構造は、例えば、接続孔Ｈを有し、その接続孔Ｈに下側配線１０２が埋設された非多孔質の下側層間絶縁膜１０１（以下、層間絶縁膜を単に「ＩＭＤ（Inter Metal Dielectrics ）ともいう。」）上に、中間ＩＭＤ１０３と、複数の空隙Ｓを含む多孔質の上側ＩＭＤ１０４と、絶縁性のハードマスク１０６とがこの順に積層されていると共に、これらの中間ＩＭＤ１０３、上側ＩＭＤ１０４およびハードマスク１０６を貫通するように設けられた配線溝Ｔにバリア膜１０７を介して上側配線１０８が埋設された構成を有するものであり、いわゆるシングルダマシン構造である。
【０００６】
この配線構造は、例えば、以下の手順により製造される。すなわち、まず、下側ＩＭＤ１０１を形成し、その下側ＩＭＤ１０１を選択的にエッチングすることにより接続孔Ｈを形成したのち、接続孔Ｈ内に下側配線１０２を埋設する。続いて、下側ＩＭＤ１０１上に中間ＩＭＤ１０３、上側ＩＭＤ１０４およびハードマスク１０６をこの順に形成する。続いて、ハードマスク１０６を使用して上側ＩＭＤ１０４を選択的にエッチングすることにより配線溝Ｔを形成したのち、その配線溝Ｔ内にバリア膜１０７を介して上側配線１０８を形成することにより、配線構造が完成する。
【０００７】
図１４に示したように、従来の配線構造の製造方法では、上側ＩＭＤ１０４に配線溝Ｔを形成した際、その配線溝Ｔに空隙Ｓが露出すると、バリア膜１０７を形成した際、その露出した空隙Ｓの存在に起因してバリア膜１０７にピンホールＰが生じる場合がある。バリア膜１０７にピンホールＰが生じると、結果として、バリア膜１０７を設けたにもかかわらず、上側配線１０８がピンホールＰを通じて上側ＩＭＤ１０４と物理的に接触してしまう。このため、従来は、バリア膜１０７を利用して上側ＩＭＤ１０４と上側配線１０８との間の拡散を防止することが困難になるのである。上側ＩＭＤ１０４と上側配線１０８との間で拡散が生じると、半導体デバイスの抵抗特性が劣化し、その半導体デバイスの性能に関する信頼性および製造歩留まりが著しく低下してしまうため、半導体デバイスの安定供給を実現する上で、早急な対応策が必要とされる。
【０００８】
なお、本願発明と同様に、配線構造を改善し、半導体デバイスの安定供給を実現するための手法としては、既にいくつかの手法が知られている。
【０００９】
具体的には、例えば、主に、（１）多孔質絶縁膜または非多孔質絶縁膜に開口を形成し、（２）開口の側壁部分を覆うように無機絶縁膜およびバリアメタルを順に形成し、（３）開口内にＣｕ膜を形成することにより、無機絶縁膜を利用して多孔質絶縁膜または非多孔質絶縁膜とＣｕ膜との間を流れるリーク電流を遮断し、隣接する配線間の電流漏洩を防止または許容範囲に抑える手法が知られている（例えば、特許文献１参照）。
【００１０】
【特許文献１】
特開２０００−２９４６３４号公報
【００１１】
また、例えば、主に、（１）低誘電率層間膜（ＨＳＱ膜）上に、開口窓を有するシリコン窒化膜を形成し、（２）シリコン窒化膜の開口窓を通じてエッチングすることによりＨＳＱ膜にスルーホールを形成し、（３）スルーホールの内面を覆うようにプラズマＣＶＤ（Chemical Vapor Deposition ）酸化膜を形成し、（４）プラズマＣＶＤ酸化膜をオーバーエッチングし、（５）スルーホール内に導電材を埋設することにより、ＨＳＱ膜の特性劣化を防止し、信頼性の高いデバイスを形成する手法が知られている（例えば、特許文献２参照）。
【００１２】
【特許文献２】
特開平１１−３４０３２９号公報
【００１３】
また、例えば、主に、（１）多孔質の層間絶縁膜にビアホールを形成し、（２）アンモニア水またはその蒸気を利用してビアホールの加工側面部の表面近傍を高密度化し、（３）ビアホールの加工側面部を覆うようにバリアメタルおよびシード膜を順に形成し、（４）ビアホール内にＣｕ配線をめっき形成することにより、バリアメタルやシード膜に被覆異常が発生したり、Ｃｕ配線にボイドが発生することを防止し、安定した性能の半導体装置を製造する手法が知られている（例えば、特許文献３参照。）。
【００１４】
【特許文献３】
特開２００１−１１８８４２号公報
【００１５】
また、例えば、（１）フォトレジスト膜をマスクとして、層間絶縁膜上に形成された酸化シリコン膜をエッチングすることによりスルーホールパターンを形成し、（２）スルーホールパターンを有する酸化シリコン膜をマスクとして、層間絶縁膜をエッチングすることによりスルーホールを形成し、（３）スルーホールの内面を覆うように、酸化シリコン膜のサイドウォールを形成し、（４）Ｏ₂ＲＩＥ法によりフォトレジスト膜を除去し、（５）スルーホール内に上層Ａｌ配線パターンを形成することにより、フォトレジスト膜の除去時における層間絶縁膜の侵食を防止すると共に、上層Ａｌ配線パターンの形成時におけるステップカバレッジを改善する手法が知られている（例えば、特許文献４参照。）。
【００１６】
【特許文献４】
特開昭６４−１２５５１号公報
【００１７】
また、例えば、（１）層間絶縁膜をエッチングすることにより第１のビアホールを形成し、（２）第１のビアホールの内側壁およびその周辺を覆うように耐酸化性薄膜を形成し、（３）層間絶縁膜をエッチングすることにより第１のビアホールと連通するように第２のビアホールを形成すると共に、そのエッチング処理を利用して、第１のビアホールの内側壁を覆う部分のみが残存するように酸化性薄膜を選択的に除去し、（４）レジストアッシング工程および有機洗浄工程により、エッチング時に発生した導電性堆積物を除去し、（５）第１および第２のビアホール内にアルミニウム配線層を形成することにより、レジストアッシング工程等における層間絶縁膜の酸化変質やポイズンド・ビアの発生を防止し、配線の断線や抵抗の異常増大等の製造工程不良を低減する手法が知られている（例えば、特許文献５参照。）。
【００１８】
【特許文献５】
特開平９−３３０９７６号公報
【００１９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、層間絶縁膜と配線との間の拡散を防止し、半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることが可能な配線構造の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明による配線構造の製造方法は、複数の空隙を含む多孔質の層間絶縁膜を形成する第１の工程と、この層間絶縁膜を選択的にエッチングすることにより、層間絶縁膜に配線埋設用の窪みを形成する第２の工程と、少なくとも窪みに露出した空隙を埋め込むように、ＣＶＤ法を使用して非多孔質の埋込絶縁膜を形成する第３の工程と、この埋込絶縁膜のうち、窪みに露出した空隙に埋め込まれた部分以外の部分をエッチングして除去し、その埋込絶縁膜が、窪みを構成する層間絶縁膜の側壁と共に平坦面を構成するようにすることにより、窪みに露出した空隙に埋込絶縁膜を埋め込みつつ、窪み内に配線埋設用のスペースを確保する第４の工程と、窪み内のスペースに、バリア膜を介して配線を形成する第５の工程とを含むようにしたものである。
【００２２】
本発明による配線構造の製造方法では、多孔質の層間絶縁膜に窪みが形成されたのち、その窪みに露出した空隙に、ＣＶＤ法によって形成された非多孔質の埋込絶縁膜が埋め込まれるため、窪みに空隙が露出していない状態において、その窪み内にバリア膜が形成される。これにより、窪みに露出した空隙の存在に起因してバリア膜にピンホールが生じることが防止される。
【００２３】
なお、本発明における「窪み」とは、主要な配線（後述する上側配線）を埋設させるために層間絶縁膜に形成される「配線溝」と、主要な配線間を接続させる配線（後述する下側配線）を埋設させるために層間絶縁膜に形成される「接続孔」との両方を含む概念である。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２５】
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態に係る配線構造の構成について説明する。図１は、配線構造の断面構造を表すものである。
【００２６】
この配線構造は、例えばＬＳＩなどの半導体デバイスに適用されるものであり、多層配線構造の一部を構成するシングルダマシン構造である。この配線構造は、例えば、接続孔Ｈを有し、その接続孔Ｈに下側配線２が埋設された非多孔質の下側ＩＭＤ１上に、中間ＩＭＤ３と、複数の空隙Ｓを含む多孔質の上側ＩＭＤ４と、絶縁性のハードマスク６とがこの順に積層されていると共に、これらの中間ＩＭＤ３、上側ＩＭＤ４およびハードマスク６を貫通するように設けられた配線埋設用の配線溝Ｔに、バリア膜７を介して上側配線８が埋設された構成を有している。配線溝Ｔに露出した空隙Ｓには、その配線溝Ｔを構成する上側ＩＭＤ４の側壁ＷＤと共に平坦面Ｆを構成するように、非多孔質の埋込絶縁膜５が埋設されている。
【００２７】
下側ＩＭＤ１は、下側配線２を、その下側配線２と同一階層に配置された他の下側配線２（図示せず）から電気的に分離するためのものであり、例えば、酸化珪素（ＳｉＯ₂）または非多孔質ポリアリルエーテル（ＰＡＥ）などの絶縁材料により構成されている。
【００２８】
下側配線２は、上側配線８を、その上側配線８よりも下層に配置された他の上側配線８（図示せず）と接続させるためのものであり、例えば、タングステン（Ｗ）などの導電材料により構成されている。
【００２９】
中間ＩＭＤ３は、例えば、窒化珪素（ＳｉＮ）などの無機絶縁材料により構成されている。
【００３０】
上側ＩＭＤ４は、上側配線８を、その上側配線８と同一階層に配置された他の上側配線８（図示せず）から電気的に分離するためのものであり、例えば、多孔質ポリアリルエーテルなどの多孔質有機絶縁材料により構成されている。
【００３１】
埋込絶縁膜５は、上記したように、配線溝Ｔに露出した空隙Ｓに埋設されることにより上側ＩＭＤ４の側壁ＷＤと共に平坦面Ｆを構成し、配線溝Ｔの内壁全体を平坦化させるためのものであり、例えば、非多孔質ポリアリルエーテルなどの非多孔質有機絶縁材料により構成されている。
【００３２】
ハードマスク６は、配線構造の形成工程において配線溝Ｔを形成するために使用されたものであり、例えば、上側ＩＭＤ４と比較してエッチングレートが遅い絶縁材料、具体的には酸化珪素などの無機絶縁材料により構成されている。なお、ハードマスク６の構成材料は、必ずしも酸化珪素に限らず、上記したように上側ＩＭＤ４と比較してエッチングレートが遅くなるようにエッチング選択比を制御し得るものであれば、酸化珪素以外の材料であってもよい。この種の材料としては、例えば、珪素（Ｓｉ）と酸素（Ｏ）とを含む低誘電率膜などが挙げられる。
【００３３】
バリア膜７は、上側配線８を上側ＩＭＤ４から物理的に分離し、その上側配線８の構成材料が上側ＩＭＤ４に拡散することを防止するためのものであり、一般に「バリアメタル」と呼ばれている。このバリア膜７は、配線溝Ｔ内を覆うように配設されており、例えば、タンタル（Ｔａ）などの導電材料により構成されている。
【００３４】
上側配線８は、半導体デバイスにおいて主要な配線として機能するものであり、例えば、銅（Ｃｕ）などの導電材料により構成されている。
【００３５】
次に、図１〜図５を参照して、配線構造の製造方法について説明する。図２〜図５は、配線構造の製造工程を説明するためのものである。なお、配線構造を構成する各構成要素の構成材料については既に詳述したので、以下では、その説明を随時省略するものとする。
【００３６】
配線構造を形成する際には、図示しない半導体ウェハ上に回路素子や他の配線構造等を形成し、これらの回路素子や配線構造等が設けられた半導体ウェハを覆うように下側ＩＭＤ１を形成したのち、まず、図２に示したように、後述する配線溝Ｔの形成手法と同様の手法を使用して下側ＩＭＤ１を選択的にエッチングすることにより、その下側ＩＭＤ１に接続孔Ｈを形成する。続いて、接続孔Ｈを埋め込むと共にその周辺を覆うように下側配線２を形成したのち、例えばＣＭＰ（Chemical Mechanical Polishing ）法を使用して、下側ＩＭＤ１が露出するまで下側配線２を研磨し、その下側配線２およびその周辺を平坦化することにより、接続孔Ｈ内に下側配線２を埋設させる。
【００３７】
続いて、図２に示したように、例えばスパッタリングを使用して、下側ＩＭＤ１および下側配線２の双方の露出面上に中間ＩＭＤ３を形成する。続いて、例えばスピンコーターを使用して、中間ＩＭＤ３上に、多孔質ポリアリルエーテルを約２００ｎｍの厚さとなるように塗布したのち、その多孔質ポリアリルエーテルを約４００℃でキュアすることにより、複数の空隙Ｓを含む多孔質の上側ＩＭＤ４を形成する。続いて、例えばＣＶＤ法を使用して、上側ＩＭＤ４上に、ハードマスク６を形成するためのマスク前駆層６Ｚを約１５０ｎｍの厚さとなるように形成する。
【００３８】
続いて、例えばスピンコーターを利用して、マスク前駆層６Ｚ上にフォトレジストを塗布することによりフォトレジスト膜を形成したのち、そのフォトレジスト膜をフォトリソグラフィ処理を利用してパターニングすることにより、図２に示したように、エッチング用のマスク９を形成する。
【００３９】
続いて、マスク９と共に例えばＲＩＥ（Reactive Ion Etching）を使用してマスク前駆層６Ｚを選択的にエッチングすることにより、図３に示したように、エッチング用のハードマスク６を形成する。このハードマスク６が形成される際には、例えば、マスク前駆層６Ｚと共にマスク９自体がエッチングされて消失するため、そのマスク９を除去するためにアッシング処理を別途行う必要がない。
【００４０】
続いて、ハードマスク６と共に例えばＲＩＥを使用して、下側配線２が露出するまで上側ＩＭＤ４および中間ＩＭＤ３をエッチングすることにより、図４に示したように、ハードマスク６から上側ＩＭＤ４を経て中間ＩＭＤ３まで貫通するように配線埋設用の配線溝Ｔを形成する。この配線溝Ｔを形成する際には、例えば、２周波励起平行平板型エッチャーを使用すると共に、アンモニア（ＮＨ₃）、水素（Ｈ₂）または酸素（Ｏ₂）のいずれかを含むエッチングガスを使用するようにする。このときのエッチング条件としては、例えば、圧力＝約６Ｐａ，ソースパワー＝約１０００Ｗ，ＲＦ（Radio Frequency ）バイアスパワー＝約４００Ｗ，基板設置電極温度＝約１０℃〜４０℃、好ましくは２０℃とする。なお、エッチングガスとしてアンモニアガスを使用する場合には、例えば、ガス供給量＝約３００ｍｌ／ｍｉｎとするのが好ましい。エッチング後、配線溝Ｔには、上側ＩＭＤ４に含まれていた空隙Ｓの一部が露出する。こののち、必要に応じて全体をウェット洗浄する。
【００４１】
続いて、例えばスピンコーターを使用して、配線溝Ｔおよびその周辺を覆うと共に約２００ｎｍの厚さとなるように非多孔質ポリアリルエーテルを塗布したのち、その非多孔質ポリアリルエーテルを約４００℃でキュアすることにより、図４に示したように、非多孔質の埋込絶縁膜５を形成する。この埋込絶縁膜５を形成する際には、特に、配線溝Ｔに露出した空隙Ｓに埋込絶縁膜５が埋め込まれるようにする。
【００４２】
続いて、例えばＲＩＥを使用して埋込絶縁膜５を全体に渡ってエッチングし、埋込絶縁膜５のうち、空隙Ｓに埋め込まれた部分以外の部分を除去することにより、図５に示したように、配線溝Ｔを構成する上側ＩＭＤ４の側壁ＷＤと共に平坦面Ｆを構成するように空隙Ｓに埋込絶縁膜５を埋め込みつつ、その配線溝Ｔ内に配線埋設用のスペースＣを確保する。なお、埋込絶縁膜５をエッチングする際に使用するエッチャーの種類、エッチングガスの組成およびエッチング条件は、例えば、配線溝Ｔを形成するために上側ＩＭＤ４をエッチングした場合と同様である。
【００４３】
続いて、例えばスパッタリングを使用して、配線溝Ｔ内およびその周辺領域を覆うように、配線埋設用のスペースＣを確保しつつバリア膜７を形成したのち、例えばめっき法を使用して、配線溝Ｔ内のスペースＣおよびその周辺領域を覆うように上側配線８を形成する。
【００４４】
最後に、例えばＣＭＰ法を使用して、ハードマスク６が露出するまでバリア膜７および上側配線８を研磨し、上側配線８およびその周辺領域を平坦化することにより、配線溝Ｔ内に上側配線８を埋設させる。これにより、図１に示したように、配線構造が完成する。
【００４５】
本実施の形態に係る配線構造およびその製造方法では、複数の空隙Ｓを含む上側ＩＭＤ４に配線溝Ｔを形成し、その配線溝Ｔに露出した空隙Ｓに埋込絶縁膜５を埋め込んだのち、配線溝Ｔ内にバリア膜７を介して上側配線８を形成するようにしたので、バリア膜７の形成時において配線溝Ｔに空隙Ｓが露出していない。この場合には、上側ＩＭＤ１０４に配線溝Ｔを形成したのち、その配線溝Ｔ内にバリア膜１０７を直接形成したため、バリア膜１０７の形成時において配線溝Ｔに空隙Ｓが露出していた従来の場合（図１４参照）とは異なり、配線溝Ｔに露出した空隙Ｓの存在に起因してバリア膜７にピンホールＰが生じず、このバリア膜７により上側ＩＭＤ４と上側配線８とが物理的に分離される。したがって、本実施の形態では、上側ＩＭＤ４と上側配線８との間の拡散が防止され、これにより半導体デバイスの抵抗特性が安定に確保されるため、半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることできる。
【００４６】
［第２の実施の形態］
次に、図６を参照して、本発明の第２の実施の形態に係る配線構造の構成について説明する。図６は、配線構造の断面構造を表すものである。
【００４７】
この配線構造は、配線溝Ｔに露出した空隙Ｓに埋設された埋込絶縁膜５が上側ＩＭＤ４の側壁ＷＤと共に平坦面Ｆを構成していた上記第１の実施の形態（図１参照）とは異なり、空隙Ｓを埋め込むと共にその周辺領域を覆うように埋込絶縁膜５が配設されている点を除き、上記第１の実施の形態と同様の構成を有している。この埋込絶縁膜５は、具体的には、例えば、空隙Ｓを埋め込むと共に、上側ＩＭＤ４の側壁ＷＤおよびハードマスク６の側壁ＷＭの双方を覆うようにテーパ状に設けられており、その厚さは、配線溝Ｔの開口部ＴＵから底部ＴＢに向かって次第に大きくなっている。
【００４８】
次に、図７を参照して、配線構造の製造方法について説明する。図７は、配線構造の製造工程を説明するためのものである。この配線構造の製造方法は、例えば、埋込絶縁膜５をエッチングする際のエッチング温度（基板設置電極温度）を、配線溝Ｔを形成するために上側ＩＭＤ４をエッチングする際の基板設置電極温度と異ならせる点を除き、上記第１の実施の形態と同様である。すなわち、上記第１の実施の形態において図４に示したように、配線溝Ｔおよびその周辺領域を覆うように埋込絶縁膜５を形成したのち、例えばＲＩＥを使用して埋込絶縁膜５をエッチングする際に、基板設置電極温度を、配線溝Ｔの形成工程におけるエッチング時の基板設置電極温度（約１０℃〜４０℃）よりも低くなるようにし、具体的には、例えば、基板設置電極温度を約−２０℃〜１０℃、好ましくは約１０℃とする。このエッチング処理により、配線溝Ｔの開口部ＴＵ近傍よりも底部ＴＢ近傍においてエッチング速度が相対的に低下すると共に、エッチングされた埋込絶縁膜５が配線溝Ｔ内の底部ＴＢ近傍に再付着する作用を利用して、埋込絶縁膜５のうち、上側ＩＭＤ４の側壁ＷＤの近傍部分以外の部分が除去されるため、図７に示したように、配線溝Ｔに露出した空隙Ｓを埋め込むと共に上側ＩＭＤ４の側壁ＷＤおよびハードマスク６の側壁ＷＭの双方をテーパ状に覆うように、埋込絶縁膜５が残存する。
【００４９】
なお、埋込絶縁膜５をエッチングする際には、基板設置電極温度を上記範囲内（約−２０℃〜１０℃）において設定することにより、エッチング後における埋込絶縁膜５のテーパ角度θを制御することが可能である。具体的には、基板設置電極温度を約−２０℃とした場合にテーパ角度θが約７°となり、約０℃とした場合に約４°となる。
【００５０】
本実施の形態に係る配線構造およびその製造方法では、配線溝Ｔに露出した空隙Ｓを埋め込むと共にその周辺領域をテーパ状に覆うように埋込絶縁膜５を形成したので、この場合においても、上記第１の形態と同様の作用により、バリア膜７にピンホールＰが生じず、上側ＩＭＤ４と上側配線８との間の拡散が防止される。したがって、半導体デバイスの抵抗特性を安定に確保し、その半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることできる。
【００５１】
［第３の実施の形態］
次に、図１を参照して、本発明の第３の実施の形態に係る配線構造の構成について説明する。
【００５２】
この配線構造は、上側ＩＭＤ４および埋込絶縁膜５が有機絶縁材料により構成されていた上記第１の実施の形態とは異なり、それらの上側ＩＭＤ４および埋込絶縁膜５が無機絶縁材料により構成されている点を除き、上記第１の実施の形態と同様の構成を有している。上側ＩＭＤ４を構成する多孔質の無機絶縁材料としては、例えば、珪素（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）および水素（Ｈ）を含む材料、具体的には多孔質のＳｉＯ_x（ＣＨ₃）_yなどが挙げられる。また、埋込絶縁膜５を構成する非多孔質の無機絶縁材料としては、例えば、珪素（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）および水素（Ｈ）を含む材料、具体的には非多孔質のＳｉＯ_x（ＣＨ₃）_yなどが挙げられる。
【００５３】
次に、図８を参照して、配線構造の製造方法について説明する。図８は、配線構造の製造工程を説明するためのものである。この配線構造の製造方法は、例えば、上側ＩＭＤ４に配線溝Ｔを形成する際のエッチング条件と、埋込絶縁膜５の形成方法とが異なる点を除き、上記第１の実施の形態と同様である。
【００５４】
すなわち、上記第１の実施の形態において図３に示したように、多孔質ＳｉＯ_x（ＣＨ₃）_yなどの多孔質無機絶縁材料を用いて上側ＩＭＤ４を形成したのち、その上側ＩＭＤ４をエッチングして配線溝Ｔを形成する際には、例えば、２周波励起平行平板型エッチャーを使用すると共に、炭素（Ｃ）またはフッ素（Ｆ）を含むエッチングガスを使用するようにする。また、エッチング条件としては、例えば、圧力＝約４Ｐａ，ソースパワー＝約２０００Ｗ，ＲＦバイアスパワー＝約２６００Ｗ，基板設置電極温度＝約１０℃〜４０℃、好ましくは２０℃とする。なお、エッチングガスとして、Ｃ₅Ｆ₈／アルゴン（Ａｒ）／酸素（Ｏ₂）の混合ガスを用いる場合には、例えば、それぞれの成分のガス供給量＝約１５／３００／８ｍｌ／ｍｉｎとするのが好ましい。この場合には、配線溝Ｔを形成したのち、ハードマスク６を形成するために使用したマスク９（図２参照）を除去するために、例えば、窒素（Ｎ₂）、アンモニア（ＮＨ₃）または水素のいずれかを含むエッチングガスを使用してアッシング工程を行うようにするのが好ましい。
【００５５】
また、埋込絶縁膜５を形成する際には、例えば、図８に示したように、ＣＶＤ法を使用して、非多孔質ＳｉＯ_x（ＣＨ₃）_yなどの非多孔質無機絶縁材料を用いて全体を覆うように埋込絶縁膜５を形成したのち、この埋込絶縁膜５を全体にエッチングすることにより、上記第１の実施の形態において図５に示したように、埋込絶縁膜５のうち、配線溝Ｔに露出した空隙Ｓに埋め込まれた部分のみを残存させると共に、その埋込絶縁膜５が上側ＩＭＤ４の側壁ＷＤと共に平坦面Ｆを構成するようにする。
【００５６】
本実施の形態に係る配線構造およびその製造方法では、無機絶縁材料を用いて上側ＩＭＤ４および埋込絶縁膜５を形成すると共に、配線溝Ｔに露出した空隙Ｓに埋込絶縁膜５を埋め込むようにしたので、この場合においても、上記第１の形態と同様の作用により、上側ＩＭＤ４と上側配線８との間の拡散が防止される。したがって、半導体デバイスの抵抗特性を安定に確保し、その半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることできる。
【００５７】
以上、いくつかの実施の形態を挙げて本発明を説明したが、本発明は上記各実施の形態に限定されるものではなく、種々変形可能である。
【００５８】
具体的には、例えば、上記各実施の形態では、下側ＩＭＤ１が非多孔質で、上側ＩＭＤ４が多孔質の配線構造（シングルダマシン構造）に本発明を適用する場合について説明したが、必ずしもこれに限られるものではなく、以下の図９〜図１３に列挙するように、本発明を他の構成の配線構造に適用することも可能である。以下に列挙するいずれの配線構造においても、埋込絶縁膜５を利用して層間絶縁膜（ＩＭＤ）と配線との間の拡散を防止可能な限り、上記各実施の形態と同様の効果を得ることができる。なお、図９〜図１３に示した一連の配線構造に関する下記特徴部分以外の構成および製造方法は、例えば、上記第１の実施の形態と同様である。
【００５９】
本発明の配線構造を適用可能な第１の適用例としては、例えば、図９に示したように、下側ＩＭＤ１が多孔質で、上側ＩＭＤ４が非多孔質のシングルダマシン構造が挙げられる。この配線構造は、接続孔Ｈに露出した下側ＩＭＤ１の空隙Ｓに埋込絶縁膜５が埋め込まれ、その接続孔Ｈ内にバリア膜７を介して下側配線２が埋設された構成を有している。この種の配線構造は、例えば、下側ＩＭＤ１への拡散性が高い銅などを用いて下側配線２を構成する場合に、下側ＩＭＤ１と下側配線２との間の拡散を防止する上で有用である。
【００６０】
また、本発明の配線構造の第２の適用例としては、例えば、図１０に示したように、下側ＩＭＤ１および上側ＩＭＤ４の双方が多孔質のシングルダマシン構造が挙げられる。この配線構造は、接続孔Ｈに露出した下側ＩＭＤ１の空隙Ｓに埋込絶縁膜５が埋め込まれ、その接続孔Ｈ内にバリア膜７を介して下側配線２が埋設されていると共に、配線溝Ｔに露出した上側ＩＭＤ４の空隙Ｓにも同様に埋込絶縁膜５が埋め込まれ、その配線溝Ｔ内にバリア膜７を介して上側配線８が埋設された構成を有している。この種の配線構造は、例えば、下側配線２および上側配線８の双方が下側ＩＭＤ１や上側ＩＭＤ４に対して高い拡散性を有する場合に、その拡散を防止する上で有用である。
【００６１】
また、本発明の配線構造の第３〜第５の適用例としては、図１１〜図１３に示したように、下側配線２と上側配線８とが一体化されてなる一体型配線１０を備えたデュアルダマシン構造が挙げられる。図１１は、下側ＩＭＤ１が非多孔質で上側ＩＭＤ４が多孔質の場合を示し、図１２は、下側ＩＭＤ１が多孔質で上側ＩＭＤ４が非多孔質の場合を示し、図１３は、下側ＩＭＤ１および上側ＩＭＤ４の双方が多孔質の場合を示している。これらの一連の配線構造は、下側ＩＭＤ１に接続孔Ｈを形成すると共に、上側ＩＭＤに接続孔Ｈと連通するように配線溝Ｔを形成したのち、これらの接続孔Ｈおよび配線溝Ｔ内にバリア膜７を介して一体型配線１０を形成することにより製造される。この種の配線構造では、一体型配線１０の形成工程が１工程で済むため、下側配線２および上側配線８をそれぞれ形成するために２工程要する場合と比較して、製造工程を簡略化することができる。
【００６２】
なお、上記各実施の形態において説明した配線構造の構成および製造方法、ならびに上記各適用例として説明した配線構造の構成および製造方法は、配線構造に関して必ずしも単独で適用されなければならないわけではなく、いくつか組み合わせて適用されるようにしてもよい。
【００６３】
【発明の効果】
以上説明したように、請求項１または請求項２に記載の配線構造の製造方法によれば、複数の空隙を含む多孔質の層間絶縁膜に窪みを形成し、その窪みに露出した空隙に、ＣＶＤ法によって形成した非多孔質の埋込絶縁膜を埋め込んだのち、窪み内にバリア膜を介して配線を形成するようにしたので、窪みに露出した空隙の存在に起因してバリア膜にピンホールが生じず、このバリア膜により層間絶縁膜と配線とが物理的に分離される。したがって、層間絶縁膜と配線との間の拡散が防止され、これにより半導体デバイスの抵抗特性が安定に確保されるため、半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることできる。
【図面の簡単な説明】
【図１】本発明の第１の形態に係る配線構造の断面構成を表す断面図である。
【図２】図１に示した配線構造の製造方法における一工程を説明するための断面図である。
【図３】図２に続く工程を説明するための断面図である。
【図４】図３に続く工程を説明するための断面図である。
【図５】図４に続く工程を説明するための断面図である。
【図６】本発明の第２の形態に係る配線構造の断面構成を表す断面図である。
【図７】図６に示した配線構造の製造方法における一工程を説明するための断面図である。
【図８】本発明の第３の実施の形態に係る配線構造の製造方法における一工程を説明するための断面図である。
【図９】本発明の配線構造に関する第１の適用例の断面構成を表す断面図である。
【図１０】本発明の配線構造に関する第２の適用例の断面構成を表す断面図である。
【図１１】本発明の配線構造に関する第３の適用例の断面構成を表す断面図である。
【図１２】本発明の配線構造に関する第４の適用例の断面構成を表す断面図である。
【図１３】本発明の配線構造に関する第５の適用例の断面構成を表す断面図である。
【図１４】従来の配線構造の断面構成および製造方法を説明するための断面図である。
【符号の説明】
１…下側ＩＭＤ、２…下側配線、３…中間ＩＭＤ、４…上側ＩＭＤ、５…埋込絶縁膜、６…ハードマスク、６Ｚ…マスク前駆層、７…バリア膜、８…上側配線、９…マスク、１０…一体型配線、Ｆ…平坦面、Ｈ…接続孔、Ｔ…配線溝、ＷＤ，ＷＭ…側壁。[0001]
BACKGROUND OF THE INVENTION
The present invention provides, for example, a wiring structure mounted on a semiconductor device. Built In particular, for example, a wiring structure such as a single damascene structure or a dual damascene structure. Built It relates to a manufacturing method.
[0002]
[Prior art]
In recent years, multi-layer wiring technology has been used to increase the integration and speed of semiconductor devices such as LSI (Large Scale Integration). In this field, the resistance of the wiring constituting the wiring structure is reduced and the interlayer insulating film A low dielectric constant is desired. In order to realize this demand, at present, for example, a technique of using lower resistance copper (Cu) instead of an aluminum (Al) alloy as a wiring material, or silicon oxide (SiO2) as an insulating material. ₂ For example, a technique using a material having a lower dielectric constant instead of () is being studied. In particular, in a semiconductor device having an extremely fine wiring structure with a wiring width of less than about 0.1 μm, the dielectric constant of the interlayer insulating film needs to be extremely low. Porous materials having a low dielectric constant of about 2.2 or less are considered promising.
[0003]
As the wiring structure, for example, a wiring groove for burying wiring is provided in the interlayer insulating film, and a wiring is embedded in the wiring groove, or both the wiring groove and the connection hole communicate with each other in the interlayer insulating film. There is known a dual damascene structure in which wirings are collectively embedded in these wiring grooves and connection holes. In these single damascene structures and dual damascene structures, a high resistance barrier film is provided between the wiring and the interlayer insulating film in order to prevent the wiring material from diffusing into the interlayer insulating film.
[0004]
[Problems to be solved by the invention]
Incidentally, in order to stably secure the resistance characteristics of the wiring structure, it is necessary to prevent diffusion between the interlayer insulating film and the wiring by using a barrier film. However, in the conventional method for manufacturing a wiring structure, if the interlayer insulating film is made of a porous material, it is difficult to prevent diffusion between the interlayer insulating film and the wiring using the barrier film. There was a problem. The reason is as follows.
[0005]
FIG. 14 is a view for explaining a cross-sectional configuration and manufacturing method of a conventional wiring structure. In this wiring structure, for example, a non-porous lower interlayer insulating film 101 (hereinafter referred to as an interlayer insulating film is simply referred to as “IMD (Inter Metal)”, which has a connection hole H and the lower wiring 102 is embedded in the connection hole H. Further, an intermediate IMD 103, a porous upper IMD 104 including a plurality of voids S, and an insulating hard mask 106 are stacked in this order, and these intermediate IMD 103 and upper IMD 104 are also stacked. The upper wiring 108 is buried in the wiring trench T provided so as to penetrate the hard mask 106 through the barrier film 107, and has a so-called single damascene structure.
[0006]
This wiring structure is manufactured by the following procedure, for example. That is, first, the lower IMD 101 is formed, and the lower IMD 101 is selectively etched to form the connection hole H, and then the lower wiring 102 is embedded in the connection hole H. Subsequently, the intermediate IMD 103, the upper IMD 104, and the hard mask 106 are formed in this order on the lower IMD 101. Subsequently, the upper IMD 104 is selectively etched using the hard mask 106 to form the wiring trench T, and then the upper wiring 108 is formed in the wiring trench T via the barrier film 107 to thereby form the wiring. The structure is complete.
[0007]
As shown in FIG. 14, in the conventional method for manufacturing a wiring structure, when the wiring groove T is formed in the upper IMD 104, when the gap S is exposed in the wiring groove T, the barrier film 107 is exposed. Due to the presence of the void S, a pinhole P may be generated in the barrier film 107. When the pinhole P is generated in the barrier film 107, as a result, the upper wiring 108 is in physical contact with the upper IMD 104 through the pinhole P even though the barrier film 107 is provided. For this reason, conventionally, it is difficult to prevent diffusion between the upper IMD 104 and the upper wiring 108 using the barrier film 107. If diffusion occurs between the upper IMD 104 and the upper wiring 108, the resistance characteristic of the semiconductor device deteriorates, and the reliability and manufacturing yield regarding the performance of the semiconductor device are significantly reduced, thereby realizing a stable supply of the semiconductor device. In order to do so, immediate countermeasures are required.
[0008]
Similar to the present invention, several methods are already known as methods for improving the wiring structure and realizing stable supply of semiconductor devices.
[0009]
Specifically, for example, mainly, (1) an opening is formed in a porous insulating film or a non-porous insulating film, and (2) an inorganic insulating film and a barrier metal are sequentially formed so as to cover a side wall portion of the opening. (3) By forming the Cu film in the opening, the leakage current flowing between the porous insulating film or the non-porous insulating film and the Cu film is cut off using the inorganic insulating film, and the adjacent wirings are separated. There is known a technique for preventing current leakage or suppressing the current leakage to an allowable range (see, for example, Patent Document 1).
[0010]
[Patent Document 1]
JP 2000-294634 A
[0011]
For example, mainly, (1) a silicon nitride film having an opening window is formed on the low dielectric constant interlayer film (HSQ film), and (2) the HSQ film is etched by etching through the opening window of the silicon nitride film. A through-hole is formed, (3) a plasma CVD (Chemical Vapor Deposition) oxide film is formed so as to cover the inner surface of the through-hole, (4) the plasma CVD oxide film is over-etched, and (5) the through-hole is electrically conductive. There is known a method of forming a highly reliable device by embedding a material to prevent deterioration of the characteristics of the HSQ film (for example, see Patent Document 2).
[0012]
[Patent Document 2]
JP 11-340329 A
[0013]
Further, for example, mainly (1) forming via holes in the porous interlayer insulating film, (2) using ammonia water or its vapor to increase the density in the vicinity of the surface of the processed side surface of the via holes, (3) A barrier metal and a seed film are sequentially formed so as to cover the processed side surface portion of the via hole, and (4) by forming a Cu wiring in the via hole, a coating abnormality may occur in the barrier metal or the seed film, There is known a technique for preventing the generation of voids and manufacturing a semiconductor device with stable performance (see, for example, Patent Document 3).
[0014]
[Patent Document 3]
JP 2001-118842 A
[0015]
Further, for example, (1) a through hole pattern is formed by etching a silicon oxide film formed on an interlayer insulating film using a photoresist film as a mask, and (2) a silicon oxide film having a through hole pattern is masked. Then, a through hole is formed by etching the interlayer insulating film, (3) a sidewall of the silicon oxide film is formed so as to cover the inner surface of the through hole, and (4) O ₂ The photoresist film is removed by RIE, and (5) the upper layer Al wiring pattern is formed in the through hole, thereby preventing the erosion of the interlayer insulating film during the removal of the photoresist film and forming the upper layer Al wiring pattern. A method for improving the step coverage at the time is known (for example, see Patent Document 4).
[0016]
[Patent Document 4]
JP-A 64-12551
[0017]
Further, for example, (1) the first via hole is formed by etching the interlayer insulating film, and (2) the oxidation-resistant thin film is formed so as to cover the inner side wall of the first via hole and its periphery. ) Etching the interlayer insulating film forms the second via hole so as to communicate with the first via hole, and uses the etching process so that only the portion covering the inner wall of the first via hole remains. (4) The conductive deposit generated during the etching is removed by a resist ashing process and an organic cleaning process, and (5) an aluminum wiring layer in the first and second via holes. By forming the layer, it prevents the oxidative deterioration of the interlayer insulation film and the generation of poisoned vias in the resist ashing process, etc., and the disconnection of wiring and abnormal increase in resistance Method of reducing the manufacturing process defects are known (e.g., see Patent Document 5.).
[0018]
[Patent Document 5]
JP-A-9-330976
[0019]
The present invention has been made in view of such a problem, and an object of the present invention is to prevent diffusion between an interlayer insulating film and a wiring, and improve the reliability and manufacturing yield regarding the performance of a semiconductor device. Structure Built It is to provide a manufacturing method.
[0020]
[Means for Solving the Problems]
Wiring structure according to the present invention Manufacturing method Is A first step of forming a porous interlayer insulating film including a plurality of voids, and a second step of forming a recess for embedding wiring in the interlayer insulating film by selectively etching the interlayer insulating film; A third step of forming a non-porous buried insulating film using a CVD method so as to fill at least the voids exposed in the depressions, and the buried insulating film buried in the voids exposed in the depressions Etching and removing parts other than the etched part, and the embedded insulating film forms a flat surface together with the side wall of the interlayer insulating film that forms the depression, thereby embedding insulation in the void exposed in the depression. Including a fourth step of securing a space for burying the wiring in the recess while embedding the film, and a fifth step of forming a wiring in the space in the recess through the barrier film It is what I did.
[0022]
Wiring structure according to the present invention Built In the manufacturing method, after a depression is formed in the porous interlayer insulating film, the void exposed in the depression is formed. , Non-porous formed by CVD method Since the buried insulating film is buried, a barrier film is formed in the depression in a state where no gap is exposed in the depression. This prevents pinholes from occurring in the barrier film due to the presence of voids exposed in the depressions.
[0023]
The “dent” in the present invention means a “wiring groove” formed in an interlayer insulating film for embedding a main wiring (an upper wiring described later) and a wiring (a lower wiring described later). This is a concept including both “connection holes” formed in the interlayer insulating film in order to bury the side wiring).
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0025]
[First Embodiment]
First, the configuration of the wiring structure according to the first embodiment of the present invention will be described with reference to FIG. FIG. 1 shows a cross-sectional structure of a wiring structure.
[0026]
This wiring structure is applied to a semiconductor device such as an LSI, and is a single damascene structure that constitutes a part of a multilayer wiring structure. This wiring structure has, for example, a porous structure including an intermediate IMD 3 and a plurality of voids S on a non-porous lower IMD 1 having a connection hole H and the lower wiring 2 embedded in the connection hole H. The upper IMD 4 and the insulating hard mask 6 are laminated in this order, and the barrier film is formed in the wiring trench T for burying the wiring provided so as to penetrate the intermediate IMD 3, the upper IMD 4 and the hard mask 6. 7, the upper wiring 8 is embedded. A non-porous buried insulating film 5 is buried in the void S exposed in the wiring trench T so as to constitute a flat surface F together with the side wall WD of the upper IMD 4 constituting the wiring trench T.
[0027]
The lower IMD 1 is for electrically separating the lower wiring 2 from other lower wirings 2 (not shown) arranged on the same level as the lower wiring 2, for example, silicon oxide (SiO ₂ Or an insulating material such as non-porous polyallyl ether (PAE).
[0028]
The lower wiring 2 is for connecting the upper wiring 8 to another upper wiring 8 (not shown) disposed below the upper wiring 8, and is, for example, conductive such as tungsten (W). It is composed of materials.
[0029]
The intermediate IMD 3 is made of an inorganic insulating material such as silicon nitride (SiN), for example.
[0030]
The upper IMD 4 is for electrically separating the upper wiring 8 from other upper wirings 8 (not shown) arranged in the same level as the upper wiring 8, for example, porous polyallyl ether, etc. The porous organic insulating material is used.
[0031]
As described above, the buried insulating film 5 is embedded in the gap S exposed in the wiring groove T to form a flat surface F together with the side wall WD of the upper IMD 4, and the entire inner wall of the wiring groove T is flattened. For example, it is made of a non-porous organic insulating material such as non-porous polyallyl ether.
[0032]
The hard mask 6 is used to form the wiring trench T in the wiring structure forming step. For example, the hard mask 6 is an insulating material having a slower etching rate than the upper IMD 4, specifically an inorganic material such as silicon oxide. It is made of an insulating material. The constituent material of the hard mask 6 is not necessarily limited to silicon oxide, and any material other than silicon oxide can be used as long as the etching selection ratio can be controlled so that the etching rate is lower than that of the upper IMD 4 as described above. It may be a material. Examples of this type of material include a low dielectric constant film containing silicon (Si) and oxygen (O).
[0033]
The barrier film 7 is for physically separating the upper wiring 8 from the upper IMD 4 and preventing the constituent material of the upper wiring 8 from diffusing into the upper IMD 4, and is generally called “barrier metal”. Yes. The barrier film 7 is disposed so as to cover the inside of the wiring trench T, and is made of, for example, a conductive material such as tantalum (Ta).
[0034]
The upper wiring 8 functions as a main wiring in the semiconductor device and is made of, for example, a conductive material such as copper (Cu).
[0035]
Next, with reference to FIGS. 1-5, the manufacturing method of a wiring structure is demonstrated. 2-5 is for demonstrating the manufacturing process of a wiring structure. In addition, since the constituent material of each component which comprises a wiring structure has already been explained in full detail, the description is abbreviate | omitted from time to time below.
[0036]
When forming a wiring structure, circuit elements and other wiring structures are formed on a semiconductor wafer (not shown), and a lower IMD 1 is formed so as to cover the semiconductor wafer provided with these circuit elements and wiring structures. After that, first, as shown in FIG. 2, the lower IMD 1 is selectively etched by using a technique similar to the technique of forming the wiring trench T described later, whereby the connection hole H is formed in the lower IMD 1. Form. Subsequently, after forming the lower wiring 2 so as to fill the connection hole H and cover the periphery thereof, the lower wiring 2 is polished until the lower IMD 1 is exposed by using, for example, a CMP (Chemical Mechanical Polishing) method. Then, the lower wiring 2 and its periphery are flattened to embed the lower wiring 2 in the connection hole H.
[0037]
Subsequently, as shown in FIG. 2, the intermediate IMD 3 is formed on the exposed surfaces of both the lower IMD 1 and the lower wiring 2 by using, for example, sputtering. Subsequently, for example, using a spin coater, the porous polyallyl ether is applied on the intermediate IMD 3 to a thickness of about 200 nm, and then the porous polyallyl ether is cured at about 400 ° C. A porous upper IMD 4 including a plurality of voids S is formed. Subsequently, a mask precursor layer 6Z for forming the hard mask 6 is formed to have a thickness of about 150 nm on the upper IMD 4 by using, for example, a CVD method.
[0038]
Subsequently, for example, by using a spin coater to form a photoresist film by applying a photoresist on the mask precursor layer 6Z, the photoresist film is patterned by using a photolithography process. As shown in FIG. 2, an etching mask 9 is formed.
[0039]
Subsequently, the mask precursor layer 6Z is selectively etched using, for example, RIE (Reactive Ion Etching) together with the mask 9, thereby forming the etching hard mask 6 as shown in FIG. When the hard mask 6 is formed, for example, the mask 9 itself is etched and disappears together with the mask precursor layer 6Z. Therefore, it is not necessary to separately perform an ashing process to remove the mask 9.
[0040]
Subsequently, the upper IMD 4 and the intermediate IMD 3 are etched using, for example, RIE together with the hard mask 6 until the lower wiring 2 is exposed, so that the intermediate from the hard mask 6 through the upper IMD 4 as shown in FIG. A wiring trench T for burying the wiring is formed so as to penetrate to the IMD 3. When forming the wiring trench T, for example, a dual-frequency excitation parallel plate type etcher is used and ammonia (NH _Three ), Hydrogen (H ₂ ) Or oxygen (O ₂ An etching gas containing any of (1) is used. Etching conditions at this time are, for example, pressure = about 6 Pa, source power = about 1000 W, RF (Radio Frequency) bias power = about 400 W, substrate installation electrode temperature = about 10 ° C. to 40 ° C., preferably 20 ° C. . When ammonia gas is used as the etching gas, for example, the gas supply rate is preferably about 300 ml / min. After the etching, a part of the gap S included in the upper IMD 4 is exposed in the wiring trench T. After that, the whole is wet-cleaned as necessary.
[0041]
Subsequently, for example, a spin coater is used to coat the non-porous polyallyl ether so as to cover the wiring trench T and its periphery and to have a thickness of about 200 nm. As a result of the curing, a non-porous buried insulating film 5 is formed as shown in FIG. When the buried insulating film 5 is formed, the buried insulating film 5 is buried in the space S exposed in the wiring trench T in particular.
[0042]
Subsequently, the buried insulating film 5 is etched over the whole by using, for example, RIE, and a portion other than the portion buried in the gap S is removed from the buried insulating film 5 as shown in FIG. As described above, the embedded insulating film 5 is embedded in the air gap S so as to form the flat surface F together with the side wall WD of the upper side IMD 4 constituting the wiring groove T, and a space C for embedding the wiring is secured in the wiring groove T. To do. Note that the type of etcher, the composition of the etching gas, and the etching conditions used when etching the buried insulating film 5 are the same as when the upper IMD 4 is etched to form the wiring trench T, for example.
[0043]
Subsequently, the barrier film 7 is formed while securing a wiring embedding space C so as to cover the wiring trench T and its peripheral region by using, for example, sputtering. Upper wiring 8 is formed so as to cover space C in trench T and its peripheral region.
[0044]
Finally, the barrier film 7 and the upper wiring 8 are polished until the hard mask 6 is exposed by using, for example, the CMP method, and the upper wiring 8 and the peripheral area thereof are planarized to thereby form the upper wiring in the wiring trench T. 8 is buried. As a result, the wiring structure is completed as shown in FIG.
[0045]
In the wiring structure and the manufacturing method thereof according to the present embodiment, the wiring groove T is formed in the upper IMD 4 including the plurality of voids S, and the buried insulating film 5 is embedded in the void S exposed in the wiring trench T. Since the upper wiring 8 is formed in the wiring trench T via the barrier film 7, the void S is not exposed in the wiring trench T when the barrier film 7 is formed. In this case, after forming the wiring groove T in the upper IMD 104, the barrier film 107 is directly formed in the wiring groove T. Therefore, the gap S is exposed in the wiring groove T when the barrier film 107 is formed. Unlike the case (see FIG. 14), no pinhole P is generated in the barrier film 7 due to the presence of the gap S exposed in the wiring trench T, and the upper IMD 4 and the upper wiring 8 are physically connected by the barrier film 7. Separated. Therefore, in the present embodiment, diffusion between the upper IMD 4 and the upper wiring 8 is prevented, thereby stably ensuring the resistance characteristics of the semiconductor device, thereby improving the reliability and manufacturing yield regarding the performance of the semiconductor device. Can be made.
[0046]
[Second Embodiment]
Next, the configuration of the wiring structure according to the second embodiment of the present invention will be described with reference to FIG. FIG. 6 shows a cross-sectional structure of the wiring structure.
[0047]
This wiring structure is the same as that of the first embodiment (see FIG. 1) in which the buried insulating film 5 buried in the gap S exposed in the wiring trench T forms the flat surface F together with the side wall WD of the upper IMD 4. Unlike the above, the structure is the same as that of the first embodiment except that the embedded insulating film 5 is provided so as to fill the gap S and cover the peripheral region. Specifically, for example, the buried insulating film 5 is provided in a tapered shape so as to fill the gap S and cover both the side wall WD of the upper IMD 4 and the side wall WM of the hard mask 6. Is gradually increased from the opening TU of the wiring trench T toward the bottom TB.
[0048]
Next, a method for manufacturing a wiring structure will be described with reference to FIG. FIG. 7 is a diagram for explaining a manufacturing process of the wiring structure. In this wiring structure manufacturing method, for example, the etching temperature (substrate installation electrode temperature) when etching the buried insulating film 5 is the same as the substrate installation electrode temperature when etching the upper IMD 4 to form the wiring trench T. Except for the difference, the second embodiment is the same as the first embodiment. That is, as shown in FIG. 4 in the first embodiment, after the buried insulating film 5 is formed so as to cover the wiring trench T and its peripheral region, the buried insulating film 5 is used by using, for example, RIE. When etching the substrate, the substrate installation electrode temperature is set to be lower than the substrate installation electrode temperature (about 10 ° C. to 40 ° C.) at the time of etching in the process of forming the wiring trench T. Specifically, for example, the substrate installation The electrode temperature is about -20 ° C to 10 ° C, preferably about 10 ° C. By this etching process, the etching rate is relatively lowered in the vicinity of the bottom TB than in the vicinity of the opening TU of the wiring trench T, and the etched buried insulating film 5 is reattached near the bottom TB in the wiring trench T. Since the portion other than the portion near the side wall WD of the upper IMD 4 is removed from the buried insulating film 5 by utilizing the action, the void S exposed in the wiring trench T is buried as shown in FIG. The buried insulating film 5 remains so as to cover both the side wall WD of the upper IMD 4 and the side wall WM of the hard mask 6 in a tapered shape.
[0049]
When the buried insulating film 5 is etched, the taper angle θ of the buried insulating film 5 after the etching is set by setting the substrate installation electrode temperature within the above range (about −20 ° C. to 10 ° C.). It is possible to control. Specifically, the taper angle θ is about 7 ° when the substrate installation electrode temperature is about −20 ° C., and about 4 ° when the substrate installation electrode temperature is about 0 ° C.
[0050]
In the wiring structure and the manufacturing method thereof according to the present embodiment, the buried insulating film 5 is formed so as to fill the gap S exposed in the wiring groove T and cover the peripheral region in a tapered shape. Due to the same action as in the first embodiment, no pinhole P is generated in the barrier film 7, and diffusion between the upper IMD 4 and the upper wiring 8 is prevented. Therefore, it is possible to stably secure the resistance characteristics of the semiconductor device, and to improve the reliability and manufacturing yield regarding the performance of the semiconductor device.
[0051]
[Third Embodiment]
Next, the configuration of the wiring structure according to the third embodiment of the present invention will be described with reference to FIG.
[0052]
Unlike the first embodiment in which the upper IMD 4 and the buried insulating film 5 are made of an organic insulating material, the upper IMD 4 and the buried insulating film 5 are made of an inorganic insulating material. Except for this point, the configuration is the same as that of the first embodiment. As a porous inorganic insulating material constituting the upper IMD 4, for example, a material containing silicon (Si), oxygen (O), carbon (C) and hydrogen (H), specifically, porous SiO _x (CH _Three ) _y Etc. The non-porous inorganic insulating material constituting the buried insulating film 5 is, for example, a material containing silicon (Si), oxygen (O), carbon (C) and hydrogen (H), specifically non- Porous SiO _x (CH _Three ) _y Etc.
[0053]
Next, a method for manufacturing a wiring structure will be described with reference to FIG. FIG. 8 is a diagram for explaining a manufacturing process of the wiring structure. The manufacturing method of this wiring structure is the same as that of the first embodiment except that, for example, the etching conditions for forming the wiring trench T in the upper IMD 4 and the method for forming the buried insulating film 5 are different. is there.
[0054]
That is, as shown in FIG. 3 in the first embodiment, porous SiO _x (CH _Three ) _y When the upper IMD 4 is formed using a porous inorganic insulating material such as, and then the upper IMD 4 is etched to form the wiring trench T, for example, a dual frequency excitation parallel plate type etcher is used and carbon ( An etching gas containing C) or fluorine (F) is used. Etching conditions are, for example, pressure = about 4 Pa, source power = about 2000 W, RF bias power = about 2600 W, substrate installation electrode temperature = about 10 ° C. to 40 ° C., preferably 20 ° C. As an etching gas, C _Five F ₈ / Argon (Ar) / Oxygen (O ₂ ), For example, the gas supply amount of each component is preferably about 15/300/8 ml / min. In this case, for example, nitrogen (N) is used to remove the mask 9 (see FIG. 2) used to form the hard mask 6 after forming the wiring trench T. ₂ ), Ammonia (NH _Three ) Or an etching gas containing either hydrogen is preferably used for the ashing process.
[0055]
Further, when the buried insulating film 5 is formed, for example, as shown in FIG. _x (CH _Three ) _y After the buried insulating film 5 is formed so as to cover the whole using a non-porous inorganic insulating material such as the like, the buried insulating film 5 is etched to the whole so that the first embodiment shown in FIG. As shown in FIG. 5, only the portion of the buried insulating film 5 buried in the gap S exposed in the wiring trench T remains, and the buried insulating film 5 forms a flat surface F together with the side wall WD of the upper IMD 4. To configure.
[0056]
In the wiring structure and the manufacturing method thereof according to the present embodiment, the upper IMD 4 and the embedded insulating film 5 are formed using an inorganic insulating material, and the embedded insulating film 5 is embedded in the void S exposed in the wiring trench T. Therefore, also in this case, diffusion between the upper IMD 4 and the upper wiring 8 is prevented by the same operation as that of the first embodiment. Therefore, it is possible to stably secure the resistance characteristics of the semiconductor device, and to improve the reliability and manufacturing yield regarding the performance of the semiconductor device.
[0057]
While the present invention has been described with reference to some embodiments, the present invention is not limited to the above embodiments, and various modifications can be made.
[0058]
Specifically, for example, in each of the above embodiments, the case where the present invention is applied to a wiring structure (single damascene structure) in which the lower IMD 1 is non-porous and the upper IMD 4 is porous has been described. The present invention is not limited to this, and the present invention can be applied to wiring structures having other configurations as listed in FIGS. 9 to 13 below. In any of the wiring structures listed below, the same effects as those of the above embodiments can be obtained as long as the buried insulating film 5 is used to prevent diffusion between the interlayer insulating film (IMD) and the wiring. be able to. The configuration and the manufacturing method other than the following characteristic portions relating to the series of wiring structures shown in FIGS. 9 to 13 are the same as those in the first embodiment, for example.
[0059]
As a first application example to which the wiring structure of the present invention can be applied, for example, as shown in FIG. 9, there is a single damascene structure in which the lower IMD 1 is porous and the upper IMD 4 is non-porous. This wiring structure has a configuration in which a buried insulating film 5 is embedded in the void S of the lower IMD 1 exposed in the connection hole H, and the lower wiring 2 is embedded in the connection hole H via a barrier film 7. is doing. This type of wiring structure prevents the diffusion between the lower IMD 1 and the lower wiring 2 when the lower wiring 2 is configured using, for example, copper having high diffusibility to the lower IMD 1. It is useful in.
[0060]
Further, as a second application example of the wiring structure of the present invention, for example, as shown in FIG. 10, a single damascene structure in which both the lower IMD 1 and the upper IMD 4 are porous can be cited. In this wiring structure, the embedded insulating film 5 is embedded in the gap S of the lower IMD 1 exposed in the connection hole H, and the lower wiring 2 is embedded in the connection hole H via the barrier film 7. Similarly, the buried insulating film 5 is buried in the gap S of the upper IMD 4 exposed in the wiring trench T, and the upper wiring 8 is buried in the wiring trench T via the barrier film 7. This type of wiring structure is useful, for example, in preventing diffusion when both the lower wiring 2 and the upper wiring 8 have high diffusibility with respect to the lower IMD1 and the upper IMD4.
[0061]
Further, as third to fifth application examples of the wiring structure of the present invention, as shown in FIGS. 11 to 13, an integrated wiring 10 in which the lower wiring 2 and the upper wiring 8 are integrated is used. There is a dual damascene structure. FIG. 11 shows the case where the lower IMD1 is non-porous and the upper IMD4 is porous, FIG. 12 shows the case where the lower IMD1 is porous and the upper IMD4 is non-porous, and FIG. The case where both IMD1 and upper IMD4 are porous is shown. In these series of wiring structures, a connection hole H is formed in the lower IMD 1 and a wiring groove T is formed in the upper IMD so as to communicate with the connection hole H, and then the connection hole H and the wiring groove T are formed. It is manufactured by forming the integrated wiring 10 through the barrier film 7. In this type of wiring structure, the formation process of the integrated wiring 10 is only one process, so that the manufacturing process is simplified as compared with the case where two processes are required to form the lower wiring 2 and the upper wiring 8 respectively. be able to.
[0062]
Note that the configuration and manufacturing method of the wiring structure described in each of the above embodiments, and the configuration and manufacturing method of the wiring structure described as each application example described above do not necessarily have to be applied independently with respect to the wiring structure. Several combinations may be applied.
[0063]
【The invention's effect】
As explained above, claim 1 Or Claim 2 Wiring structure described in Built According to the manufacturing method, a recess is formed in the porous interlayer insulating film including a plurality of voids, and the voids exposed in the recesses are formed. , Formed by CVD method After embedding the non-porous buried insulating film, wiring was formed through the barrier film in the recess, so that no pinhole was generated in the barrier film due to the presence of the void exposed in the recess, By this barrier film, the interlayer insulating film and the wiring are physically separated. Accordingly, diffusion between the interlayer insulating film and the wiring is prevented, and thereby the resistance characteristics of the semiconductor device are stably ensured, so that the reliability and manufacturing yield regarding the performance of the semiconductor device can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a cross-sectional configuration of a wiring structure according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view for explaining one step in the method for manufacturing the wiring structure shown in FIG. 1;
FIG. 3 is a cross-sectional view for explaining a step following the step of FIG. 2;
4 is a cross-sectional view for explaining a process following the process in FIG. 3; FIG.
FIG. 5 is a cross-sectional view for explaining a process following the process in FIG. 4;
FIG. 6 is a cross-sectional view showing a cross-sectional configuration of a wiring structure according to a second embodiment of the present invention.
7 is a cross-sectional view for explaining a step in the method for manufacturing the wiring structure shown in FIG. 6; FIG.
FIG. 8 is a cross-sectional view for explaining one step in the method for manufacturing a wiring structure according to the third embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a cross-sectional configuration of a first application example relating to the wiring structure of the present invention.
FIG. 10 is a cross-sectional view illustrating a cross-sectional configuration of a second application example relating to the wiring structure of the present invention.
FIG. 11 is a cross-sectional view showing a cross-sectional configuration of a third application example relating to the wiring structure of the present invention.
FIG. 12 is a cross-sectional view illustrating a cross-sectional configuration of a fourth application example relating to the wiring structure of the present invention.
FIG. 13 is a cross-sectional view illustrating a cross-sectional configuration of a fifth application example relating to the wiring structure of the present invention.
FIG. 14 is a cross-sectional view for explaining a cross-sectional configuration of a conventional wiring structure and a manufacturing method thereof.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Lower IMD, 2 ... Lower wiring, 3 ... Intermediate IMD, 4 ... Upper IMD, 5 ... Embedded insulating film, 6 ... Hard mask, 6Z ... Mask precursor layer, 7 ... Barrier film, 8 ... Upper wiring, DESCRIPTION OF SYMBOLS 9 ... Mask, 10 ... Integrated wiring, F ... Flat surface, H ... Connection hole, T ... Wiring groove, WD, WM ... Side wall.

Claims

A first step of forming a porous interlayer insulating film including a plurality of voids;
A second step of forming a recess for burying a wiring in the interlayer insulating film by selectively etching the interlayer insulating film;
A third step of forming a non-porous buried insulating film using a CVD ( Chemical Vapor Deposition ) method so as to fill at least the voids exposed in the depressions;
Of the buried insulating film , a portion other than the portion buried in the gap exposed in the depression is removed by etching , and the buried insulating film is a flat surface together with the side wall of the interlayer insulating film constituting the depression. by so constituting, while embedding the buried insulating film on the exposed voids prior Symbol recess, a fourth step of securing the space for wiring buried in said recess,
And a fifth step of forming wiring in the space in the recess through a barrier film.

The second step includes
Forming an insulating mask on the interlayer insulating film;
A method for manufacturing a wiring structure according to claim 1, wherein the using this mask and a step of etching the interlayer insulating film.