JP4078382B2 - 駆動回路及びそれを用いた表示装置、アクティブマトリクス表示装置、及び駆動回路の評価方法 - Google Patents

Description

本発明は、電流信号を出力する駆動回路に関する。またそれを用いた表示装置に関する。

有機エレクトロルミネッセンス（ＥＬ）素子を用いたアクティブマトリクス方式の表示装置は、従来の格子状に電極を並べてオン・オフ動作のみで発光を制御していた単純マトリクス方式に比べ、個々の画素を高階調に点灯させることができるため、コントラスト比が大きく、且つ応答速度の高いディスプレイが実現する。

ＥＬ表示装置は、画素を配置した画像表示部と、外部より入力した映像信号等の信号情報を処理して該画像表示部の各画素に送るための駆動回路とを備え、該駆動回路の中でも、画像表示部と同じ表示パネル内に作り込まれる駆動制御回路は、通常、薄膜トランジスタ（ＴＦＴ）を用いて構成されている。また、各画素においてＥＬ素子の発光状態を制御するためのアクティブ素子にも、主としてＴＦＴが用いられている。しかしながら、ＴＦＴはその特性上、ＣＭＯＳトランジスタに比べて素子間のばらつきが大きく、近接的にもばらつきに相関性が保証できないため、駆動状態を確実に制御するように回路設計をしなければ、全画素を均一に発光させようとしても輝度むらが発生してしまう。

特許文献１には、４つのＴＦＴを用いて画素回路を構成し、複数本のゲート線と１本のソース線で制御することにより、ＥＬ素子に流れる電流を制御するトランジスタをソースホロワ構成とせずに、該トランジスタのキンク電流の影響を抑えて、当該画素回路に記憶される電流値の変動を小さくした画素回路構成が開示されている。

特許文献２に開示された回路は、図１３に示すように、画素回路内に有機ＥＬ素子１０３に流れる電流を検出する電流検出回路１０５と、該電流検出回路１０５の出力電圧とサンプルホールド回路１０１の出力電圧の差分を増幅して電流制御回路１９４に入力する誤差増幅回路１０２を設け、負帰還動作により電流検出回路１０４の出力電圧とサンプルホールド回路１０１の出力電圧が等しくなるように構成し、輝度を均一にするように制御するものである。

特許文献３には、図１４に示すような構成を開示している。画素毎に電流検出回路を設けるのではなく、電源１０８の供給線毎に電流測定素子１１０を設け、走査ドライバ１１１の制御状態に応じてある行の駆動素子の電流を電流測定素子１１０により測定し、後に記憶手段１０８に保存し、演算素子１０７及び外部データドライバ１０６にて演算後、画像データにフィードバックする構成が開示されている。

表示素子としてはＥＬ素子以外にも種々のものが知られている。特許文献４には電子放出素子を電流信号によって駆動する構成が開示されている。

特開２００３−６６８６５号公報 特開２００２−９１３７７号公報 特開２００２−２７８５１３号公報 米国特許第６１９５０７６号明細書

本発明は、駆動回路の出力を評価できる簡便な構成を実現することを課題とする。特に具体的な課題としては、駆動回路の複数の出力部ごとに出力を評価するための測定素子を設けたり、駆動回路の複数の出力部ごとに各出力を取り出すための個々の出力線を設けることなく、駆動回路の出力を評価できる構成を実現することを挙げることができる。

本発明の要点は、複数の出力が共通に接続される出力線を用いることで該出力を評価するための回路に導く構成を簡便にしている。しかしながらこの構成には特有の問題が生じる。即ち、この駆動回路が出力する信号が電圧値が制御された信号（電圧信号）であると、複数の互いに異なる出力を共通の出力線に接続すると正確な評価を行うことができないという特有の問題が生じる。これが第１の特有の問題である。そこで、本発明では、出力を評価するための出力線として複数の出力が共通に接続される出力線を用いるとともに、それに伴う上記第１の特有の問題を解決するために、出力として電流信号（即ち電流値が制御された信号）を出力する電流信号発生回路を用いる構成を採用している。またさらに、第２の特有の問題もある。出力を評価するための出力線として複数の出力が共通に接続される出力線を用いるとともに、それに伴う上記第１の特有の問題を解決するために、出力として電流信号（即ち電流値が制御された信号）を出力する電流信号発生回路を用いる構成を採用しても、複数の電流信号発生回路のどれが評価対象の電流信号発生回路かが特定できないという問題（第２の特有の問題）である。そこで本発明では第１の特有の問題を解決した上でさらに問題となる上記第２の特有の問題もあわせて解決するために、電流信号出力線を介して出力される電流値から特定の前記電流信号発生回路の出力を評価できるような電流信号出力状態に前記複数の電流信号発生回路のそれぞれを制御する制御回路をあわせて用いている。

本願にかかわる第１の発明は以下のように構成される。即ち、
多数のデータ線のそれぞれに電流信号を出力する多数の電流信号発生回路と、
前記多数の電流信号発生回路の出力が共通に接続される電流信号出力線と、
前記電流信号出力線を介して出力される電流値から、特定の前記電流信号発生回路の出力を評価しうる電流信号出力状態に前記多数の電流信号発生回路のそれぞれを制御する制御回路と、
前記電流信号出力線を介して出力される電流値から特定の前記電流信号発生回路の出力を評価し、該評価結果に応じた補正値を出力する補正値出力回路と、
前記特定の前記電流信号発生回路に供給される映像信号を前記補正値を用いて補正する補正回路と、
を有し、
前記制御回路は、
前記多数の電流信号発生回路のうち、前記特定の前記電流信号発生回路として複数の前記電流信号出力回路の出力が第１の電流信号となり、それら以外の前記電流信号発生回路の出力が前記第１の電流信号のレベルより低い第２の電流信号となるように、
前記多数の電流信号発生回路を制御することを特徴とする駆動回路、である。

ここで、前記制御回路は、前記特定の電流信号発生回路に所定の信号を供給し、他の前記電流信号発生回路に前記所定の信号とは異なる信号を共通に供給するものである構成を好適に採用できる。例えば複数の電流信号発生回路のうちの一つの電流信号発生回路である第１の電流信号発生回路を特定の電流信号発生回路として所定の信号を供給し、その他の電流信号発生回路には異なる共通の信号を供給する。その時に得られた結果を第１の結果とする。次に前記第１の電流信号発生回路とは異なる第２の電流信号発生回路を特定の電流信号発生回路として前記所定の信号を供給し、その他の電流信号発生回路には前記共通の信号を供給する。そのときに得られた結果を第２の結果とする。第１の結果と第２の結果を比較することで第１の電流信号発生回路と第２の電流信号発生回路とを比較評価することが可能となる。

またここで電流信号発生回路の出力の評価とは、電流信号発生回路の出力の値や他の電流信号発生回路の出力との差異や所定の基準値との差異などを直接もしくは間接的に検知することを言う。

また特には、前記制御回路は、前記特定の電流信号発生回路に所定の信号を供給し、他の前記電流信号発生回路に前記所定の信号とは異なる信号を供給するものであり、前記異なる信号が、該異なる信号を供給された前記他の電流信号発生回路がそれぞれ出力する電流信号の電流値が、前記所定の信号を供給された前記特定の電流信号発生回路が出力する電流信号の電流値に比べて十分に小さくするための信号である構成を好適に採用できる。この構成によって評価対象となる特定の電流信号発生回路以外の他の電流信号発生回路の出力を無視することができる。また他の電流信号発生回路の出力を無視できない場合であっても、その出力をバックグラウンドとして処理するための演算が容易になる、及び、もしくは該演算の結果の精度を挙げることが可能となる。

また前記各発明において、前記電流信号出力線と前記複数の電流信号発生回路との間が同時に接続されている状態を実現するスイッチを有する構成を好適に採用できる。このスイッチは、前記複数の電流信号発生回路のそれぞれに対応して設けられたスイッチからなるスイッチ群である構成を好適に採用できる。電流信号発生回路と電流信号発生回路が出力する電流信号が供給される表示素子との間の電流経路の途中で電流信号発生回路の出力する電流信号を電流信号出力線に流すようにする構成を好適に採用できるが、該構成においては、電流信号発生回路の出力の評価を行う必要がないときには、電流信号発生回路と電流信号出力線とを非接続状態にしておくのが望ましい。該非接続状態を実現できるようにスイッチを配することが望ましい。尚、本発明においては、前記電流信号出力線を介して出力される電流値から特定の前記電流信号発生回路の出力を評価できるような電流信号出力状態に前記複数の電流信号発生回路のそれぞれを制御する制御回路を用いる。そのため、このスイッチは個々の電流信号発生回路と電流信号出力線との間の接続関係を個々に制御できるものである必要はない。個々の電流信号発生回路と電流信号線との間に個々のスイッチを設ける場合であっても、それらのスイッチは共通の制御信号で制御することができる。

また上記各発明において、複数の前記電流信号発生回路のそれぞれと前記電流信号出力線との間の接続関係をそれぞれ制御する複数のスイッチを有しており、該複数のスイッチは共通の制御信号で制御されるものである構成を好適に採用できる。

また上記各発明において、複数の前記電流信号発生回路のそれぞれと複数の前記出力部との間の接続関係をそれぞれ制御する複数のスイッチを有しており、該複数のスイッチは共通の制御信号で制御されるものである構成を好適に採用できる。上述したとおり、電流信号発生回路と電流信号発生回路が出力する電流信号が供給される表示素子との間の電流経路の途中で電流信号発生回路の出力する電流信号を電流信号出力線に流すようにする構成を好適に採用できるが、電流信号発生回路の出力を電流信号出力線に導いて評価を行うときには、電流信号発生回路の出力が表示素子側に分流しない構成が望ましい。表示素子が接続されるデータ線と電流信号発生回路の間にスイッチを設けることによって評価すべき電流信号がデータ線側に分流してしまうのを抑制することができる。

尚、本発明においては電流信号の出力等の表現を用いているが、これらの表現は特定の方向に電流を流す構成に限定するものではなく、例えば電流信号発生回路が電流信号を出力するという場合、該電流信号となる電流が電流信号発生回路から流れ出す場合や電流信号発生回路に流れ込む場合のいずれも含む。

また上記各発明において、この駆動回路は、表示素子を有する表示装置を駆動する回路であり、前記表示装置は基板上に前記表示素子の少なくとも一部を形成したものであり、前記電流信号発生回路と前記電流信号出力線が前記基板上に形成されている構成を好適に採用できる。

また上記各発明において、前記電流信号発生回路は入力信号の値を２乗した値の電流値を有する電流信号を出力する回路を含んでおり、前記補正値出力回路は、前記評価によって得られた特定の電流信号発生回路の出力評価値と基準値との比の２乗根を演算することによって得た補正値を出力するものである構成を好適に採用できる。特には、前記補正値出力回路は、前記２乗根を演算する演算回路を有しており、該演算は前記出力評価値と前記基準値との前記比の値に応じて場合分けして行う近似演算である構成を好適に採用できる。

また本願は表示装置の発明として、上記各発明の駆動回路と、該駆動回路の前記複数の出力部とそれぞれ接続される複数のデータ線と、該複数のデータ線のそれぞれと接続される複数の表示素子とを有する表示装置の発明を含んでいる。

この表示装置としては複数の前記表示素子をマトリクス配置しているものを好適に用いることができる。その場合は、前記複数のデータ線を複数の変調信号線とし、加えて、該複数の変調信号線とともにマトリクス配線を構成する走査線を複数設け、該マトリクス配線でマトリクス配置された複数の前記表示素子を駆動する構成を好適に採用できる。この場合、走査線を順次選択するための走査回路を設けるとよい。

尚、駆動回路の電流信号発生回路や電流信号出力線やスイッチなどは表示素子の少なくとも一部を形成する基板上に配置することができ、特にその場合は表示素子が接続されるデータ線と駆動回路の出力部とは特別の接続要素によって接続された形態をとる必要がない。その場合には、データ線の表示素子が接続されている部分と駆動回路を構成する回路との間の任意の位置が上記出力部となる。

尚、本発明における表示素子としては、電流信号によって駆動できる種々の素子を用いることができる。例えばＥＬ素子を表示素子として特に好適に用いることができる。ＥＬ素子以外にも例えば電子放出素子を表示素子として用いることができる。電子放出素子を表示素子として用いる場合には、放出する電子によって発光する蛍光体等の発光体を組み合わせて用いることで表示を行うことができる。

本願にかかわる第２の発明は、エレクトロルミネッセンス素子の発光を制御するための薄膜トランジスタと、前記薄膜トランジスタのゲートに設けられた容量と、を有する画素回路であって、入力された電流信号に応じた電圧が前記容量に保持され、前記電流信号に基づいて前記エレクトロルミネッセンス素子を発光させる画素回路が、
行列状に複数配されたアクティブマトリクス表示装置において、
薄膜トランジスタを用いて構成され、前記行列状に複数配された画素回路に接続される多数のデータ線のそれぞれに電流信号を出力する多数の電流信号発生回路と、
前記多数の電流信号発生回路の出力が共通に接続される電流信号出力線と、
前記電流信号出力線を介して出力される電流値から、特定の前記電流信号発生回路の出力を評価しうる電流信号出力状態に前記多数の電流信号発生回路のそれぞれを制御する制御回路と、
前記電流信号出力線を介して出力される電流値から特定の前記電流信号発生回路の出力を評価し、該評価結果に応じた補正値を出力する補正値出力回路と、
前記特定の前記電流信号発生回路に供給される映像信号を前記補正値を用いて補正する補正回路と、
を有し、
前記制御回路は、
前記多数の電流信号発生回路のうち、前記特定の前記電流信号発生回路として複数の前記電流信号出力回路の出力が第１の電流信号となり、それら以外の前記電流信号発生回路の出力が前記第１の電流信号のレベルより低い第２の電流信号となるように、
前記多数の電流信号発生回路を制御する
ことを特徴とするアクティブマトリクス表示装置である。

また本願は駆動回路の評価方法の発明として以下の発明を含んでいる。即ち、
多数のデータ線のそれぞれに電流信号を出力する多数の電流信号発生回路を備えた駆動回路の評価方法であって、
前記多数の電流信号発生回路の出力を共通の電流信号線に接続するステップと、
前記電流信号出力線を介して出力される電流値から、特定の前記電流信号発生回路の出力を評価できるような電流信号出力状態に前記多数の電流信号発生回路のそれぞれを制御する制御ステップと、
前記電流信号出力線を介して出力される電流値から前記電流信号発生回路の出力を評価するステップと、
を有し、
前記制御ステップは、
前記多数の電流信号発生回路のうち、前記特定の前記電流信号発生回路として複数の前記電流信号出力回路の出力が第１の電流信号となり、それら以外の前記電流信号発生回路の出力が前記第１の電流信号のレベルより低い第２の電流信号となるように、
前記多数の電流信号発生回路を制御することを特徴とする駆動回路の評価方法、である。

本発明においては、簡易な構成により評価可能な駆動回路を実現することができる。

（実施形態１）
図１は、本発明の好ましい実施形態の駆動回路の補正経路にかかる構成を示すブロック図である。図中、１は駆動制御回路、２は総和電流検出回路、３は列電流測定回路、４は列電流記憶回路、５は基準電流検出回路、６は補正ゲイン決定回路、７は補正係数演算回路、８は補正係数記憶回路、９は映像信号補正回路、２０は画素回路である。

本実施形態の駆動回路は、列制御回路と画素回路との間に総和電流出力回路（図１中の駆動制御回路に含まれる）を設け、列制御回路より出力された電流信号を、該総和電流出力回路より総和電流として出力し、総和電流検出回路２により検出し、列電流測定回路３において、各データ線毎の電流信号データを測定し、列電流記憶回路４に記憶する。次いで、基準列電流検出回路を介して該列電流記憶回路４より、基準となる電流信号データを選択し、補正係数演算回路７において、基準電流信号データと、列電流記憶回路４に記憶された各データ線の電流信号データとを演算処理して補正係数を得、該補正係数を補正係数記憶回路８に記憶する。新たな映像信号の入力に対応し、映像信号補正回路９において、映像信号に含まれる各画素分のデータに対して、補正係数記憶回路８に記憶されている該当データ線の補正係数を用いて補正を行う。映像信号補正回路９において得られた補正済みの映像信号は再び駆動制御回路１に送られ、データ線を介して画素回路２０へ送られる。

本実施形態においては、上記駆動制御回路１から総和電流を出力してから補正された映像信号が該駆動制御回路１に入力されるまでの補正経路を設け、該補正経路により列制御回路から出力される電流信号のばらつきを補正することに特徴を有する。

図２は、本発明の表示装置の好ましい一実施形態の構成を示す概略図である。尚、図２においては、本実施形態の理解のために必要な部材のみを示している。図２中、１３は総和電流出力回路、１４は列シフトレジスタ（ＨＳＲ）、１５は行シフトレジスタ（ＶＳＲ）、１６はオペアンプ、１７はコンパレータ、１８はＤＡＣ、１９は列制御回路、２１はデータ線、２２は走査線、２３はロジック回路、２４はＤＡＣ、２５は画像表示部、２７は総和電流出力端子（Ｉｏｕｔ）、２８は検出抵抗（Ｒｍ）、２９は比較回路、３０は表示パネル、３１は外部制御回路であり、図１と同じ部材には同じ符号を付した。

本実施形態の表示装置は、表示パネル３０と駆動回路とを備え、駆動回路は表示パネル３０上に駆動制御回路１と、表示パネル３０外に外部制御回路３１、及び、外部制御回路３１と表示パネル３０間に図中の総和電流検出回路２や列電流測定回路３の一部等、必要な回路を備えている。

表示パネル３０内には、駆動制御回路１と、該駆動制御回路１により駆動される画像表示部２５が配置され、本実施形態の画像表示部２５はアクティブ素子を備えた画素回路２０を行方向にＲ，Ｇ，Ｂ表示の３個一組で最小表示単位とし、該表示単位列をＮ列、Ｍ行備えている。従って、画素列数は（Ｎ×３）列であり、Ｍ×Ｎ×３個の画素回路２０がマトリクス配置している。各行の画素回路２０は共通に走査線２２に接続され、各走査線２２は走査回路を構成する行シフトレジスタ１５に接続されている。また、各列の画素回路２０は共通にデータ線２１に接続され、各データ線２１は総和電流出力回路１３を経て列制御回路１９に接続されている。本実施形態では、表示素子としてＥＬ素子を用いており、画素回路２０はＥＬ素子を含んでいる。

図２の表示装置においては、１段目の列シフトレジスタ１４に列走査クロックＫＣ、列走査開始信号ＳＰＣが入力されると、列走査クロックＫＣの１周期または半周期毎に遷移して発生するサンプリング信号が各シフトレジスタ１４から出力され、対応する列制御回路１９に入力される。列制御回路１９には、列制御信号ＳＣがロジック回路２３を経て入力される。各列制御回路１９では、上記サンプリング信号と列制御信号ＳＣにより、所定期間の映像信号Ｖｉｄｅｏがサンプリングされ、対応する電流信号がデータ線２１に出力される。

また、シフトレジスタ１５の１段目に行走査クロックＫＲ、行走査開始信号ＳＰＲが入力されると、行走査クロックＫＲの１周期または半周期毎に遷移して発生する走査信号が走査線２２を介して各行の画素回路２０に順次入力される。

本発明において、列制御回路１９は電流信号発生回路を備えており、図３に、該列制御回路１９の回路構成例として、構成が簡単なアナログ式の列制御回路を示す。図中、３５はサンプリングホールド回路である。３６は、電流信号発生回路であり、特に個々では電圧信号を受けてその電圧値に応じた電流値を有する信号（電流信号）を出力する電圧電流変換回路である。また、ＳＰａ，ＳＰｂはシフトレジスタ１４から出力されたサンプリング信号、ＣＣ１，ＣＣ２，ＣＣ３はロジック回路２３から出力された列制御信号ＳＣ、ＶＢは基準電圧バイアス信号、ＲＥＦは映像信号Ｖｉｄｅｏと相関性を持って入力される基準信号である。

図３のサンプルホールド回路３５に入力される映像信号Ｖｉｄｅｏは該当色の画像電圧信号である。列制御回路１９から出力されたサンプリング信号ＳＰａ，ＳＰｂがサンプルホールド回路３５に入力される。さらに、列制御信号ＣＣ１〜ＣＣ３もサンプルホールド回路３５に入力される。サンプルホールド回路３５から出力される電圧信号ｖ（ｄａｔａ）、基準電圧バイアス信号ＶＢ、列制御信号ＣＣ３、基準信号ＲＥＦがそれぞれ電圧電流変換回路３６に入力され、電流信号ｉ（ｄａｔａ）が出力される。

図３の回路の動作を図４のタイムチャートを用いて説明する。

行周期（水平走査期間）である期間Ｔ１において、列制御信号ＣＣ１が「Ｌ」となる（ＣＣ２は「Ｈ」）とともに、サンプリング信号ＳＰａが出力され（ＳＰｂは出力されない）、該当列のＳＰａの発生期間ｔ１において電圧信号ｖ（ｄａｔａ）が、映像信号Ｖｉｄｅｏと基準信号ＲＥＦとの差電圧ｄ１でサンプルホールド回路３５内にサンプルホールドされる。

次に期間Ｔ２において、列制御信号ＣＣ１が「Ｈ」となる（ＣＣ２は「Ｌ」）と、期間Ｔ１においてサンプリングホールドされた電圧信号ｖ（ｄａｔａ）が電流信号発生回路３６に入力され、電流信号ｉ（ｄａｔａ）に変換され、ｉ（ｍ）として出力される。また、当該期間Ｔ２において、サンプリング信号ＳＰｂが出力され、該当列のＳＰｂの発生期間ｔ２において、電圧信号ｖ（ｄａｔａ）が、映像信号Ｖｉｄｅｏと基準信号ＲＥＦとの差電圧ｄ２でサンプルホールドされる。

ついで、期間Ｔ３において、列制御信号ＣＣ１が再び「Ｌ」となり（ＣＣ２は「Ｈ」）、期間Ｔ２でサンプルホールドされたｖ（ｄａｔａ）が電流信号発生回路３６に入力され、変換されたｉ（ｄａｔａ）が出力される。

図５に、列制御回路１９の他の回路構成例を示す。図中、Ｍ１〜Ｍ４，Ｍ６〜Ｍ１０，Ｍ１２はｎ型ＴＦＴ、Ｍ５，Ｍ１２はｐ型ＴＦＴ、Ｃ１〜Ｃ４は容量、ＳＰａ，ＳＰｂはサンプリング信号、Ｖｃｃは電源、Ｐ１〜Ｐ６は列制御信号である。以下、トランジスタのソース、ドレイン、ゲートをそれぞれ、／Ｓ、／Ｄ、／Ｇと記載する。

図５の回路においては、映像信号ＶｉｄｅｏはＭ１／Ｓ及びＭ７／Ｓに入力され、サンプリング信号ＳＰａ、ＳＰｂはそれぞれＭ１／Ｇ、Ｍ７／Ｇに入力される。Ｍ１／Ｄは容量Ｃ１の一端に接続され、容量Ｃ１の他端は一端が接地された容量Ｃ２の他端とＭ３／Ｇに接続され、Ｍ３／Ｓは接地されている。Ｍ３／Ｄ及びＭ３／ＧはＭ２／Ｄ及びＭ２／Ｓに接続され、Ｍ２／ＧにはＰ１が入力される。Ｍ３／ＤはＭ４／Ｓと接続され、Ｍ４／ＤはＭ５／Ｄに接続され、Ｍ５／ＳはＶｃｃに接続され、Ｍ５／ＤとＭ５／Ｇは短絡されている。Ｍ４／ＧにはＰ２が入力される。さらに、Ｍ３／ＤにはＭ６／Ｓが接続され、Ｍ６／Ｄは電流信号ｉ（ｄａｔａ）端子に接続され、Ｍ６／ＧにはＰ３が入力される。

一方、Ｍ７／Ｄは容量Ｃ３の一端に接続され、容量Ｃ３の他端は一端が接地されたＣ４の他端とＭ９／Ｇに接続され、Ｍ９／Ｓは接地されている。Ｍ９／Ｄ及びＭ９／ＧはＭ８／Ｄ及びＭ８／Ｓに接続され、Ｍ８／ＧにはＰ４が入力される。Ｍ９／ＤはＭ１０／Ｓと接続され、Ｍ１０／ＤはＭ１１／Ｄに接続され、Ｍ１１／ＳはＶｃｃに接続され、Ｍ１１／ＤとＭ１１／Ｇは短絡されている。Ｍ１０／ＧにはＰ５が入力される。さらに、Ｍ９／ＤはＭ１２／Ｓに接続され、Ｍ１２／Ｄは電流信号ｉ（ｄａｔａ）端子に接続され、Ｍ１２／ＧにはＰ６が入力される。また、各トランジスタのゲートサイズ（幅：Ｗ、長さ：Ｌ）及び容量は、Ｍ１＝Ｍ７、Ｍ２＝Ｍ８、Ｍ３＝Ｍ９、Ｍ４＝Ｍ１０、Ｍ５＝Ｍ１１、Ｍ６＝Ｍ１２、Ｃ１＝Ｃ３、Ｃ２＝Ｃ４の関係にある。

図５の回路の動作のタイミングチャートを図６に示す。図中、Ｍ３／Ｇ、Ｍ９／Ｇはそれぞれ、Ｍ３、Ｍ９のゲート電圧を示す。図６は、２行分の映像信号にかかる動作を示したものである。

時刻ｔ１直前
ＳＰａ＝Ｌ、ＳＰｂ＝Ｌ、
Ｐ１＝Ｌ、Ｐ２＝Ｌ、Ｐ３＝Ｈ、Ｐ４＝Ｌ、Ｐ５＝Ｈ、Ｐ６＝Ｌ、
である。従って、各トランジスタは、
Ｍ１：オフ、Ｍ２：オフ、Ｍ４：オフ、Ｍ６：オン、
Ｍ７：オフ、Ｍ８：オフ、Ｍ１０：オン、Ｍ１２：オフ
となる。この時、Ｍ３とＭ９はそれぞれのゲートに付随する容量に充電された保持電圧Ｖａ１、Ｖｂ１によって電流駆動され、Ｍ３／Ｄ電流Ｉａ１が電流信号ｉ（ｄａｔａ）として出力される。Ｍ９／Ｄ電流はＭ１１／ＤとＭ１１／Ｇに供給され、一定値になる。

時刻ｔ１
ＳＰａ＝Ｈ、Ｐ２＝Ｈ、Ｐ３＝Ｌ、Ｐ５＝Ｌ、Ｐ６＝Ｈに変化し、映像信号Ｖｉｄｅｏはブランキング期間におけるブランキング信号ＶＢＬとなっている。従って、各トランジスタは、
Ｍ１：オン、Ｍ２：オフ、Ｍ４：オン、Ｍ６：オフ、
Ｍ７：オフ、Ｍ８：オフ、Ｍ１０：オフ、Ｍ１２：オン、
となる。この時、Ｍ９／Ｇ電圧のＶｂ１によって駆動されたＭ９／Ｄ電流Ｉｂ１がＭ３／Ｄ電流Ｉａ１に代わって電流信号ｉ（ｄａｔａ）として出力されるようになる。電流信号ｉ（ｄａｔａ）は画像表示部２５の列長を通過し、各列の多数の画素回路２０に対応するＥＬ素子に接続するため、大きな寄生容量を駆動しなければならないため、有効電流供給遷移Ｉａ１→Ｉｂ１に時間を要する。時刻ｔ２になる前にＰ１＝Ｈになり、Ｍ２：オンとなり、この時点から時刻ｔ２までの短時間において、Ｍ３／ＧはＭ５によって充電される。

時刻ｔ２
Ｐ２＝Ｌとなり、Ｍ４がオフとなるため、Ｍ３／ＧのＭ５による充電動作が停止し、Ｍ３／Ｇは自身のしきい値電圧Ｖｔｈに漸近するように自己放電動作を行う。

時刻ｔ３
ＳＰａ＝Ｌとなり、Ｍ１がオフとなる。時刻ｔ４になる前にＰ１＝Ｌとなり、Ｍ２＝オフとなって、この時点でＭ３の自己放電動作が終了する。この時点から時刻ｔ４までの期間、Ｍ２及びＭ４はともにオフとなり、Ｍ３／Ｄ電流は急速にＬレベルに変化するため、ドレイン−ゲート容量などによって、Ｍ３／Ｇは図６に示すように多少電圧降下を生じる。

時刻ｔ４
Ｐ２＝Ｈで、Ｍ４：オンとなるため、再びＭ３／Ｄ電流は上昇し、Ｍ３／Ｇは再び上昇してほぼ元の状態（Ｖｒｓａ）に戻る。この時点でＭ３／Ｇは自身のしきい値電圧Ｖｔｈ近傍であるので、Ｍ３／Ｄはほとんど０である。

〜時刻ｔ７
時刻ｔ４〜ｔ７の期間中、各列に対応するサンプリング信号ＳＰａが発生する。ＳＰｂは発生しない。時刻ｔ５〜ｔ６において、該当する画素列のサンプリング信号が発生して自身のしきい値電圧Ｖｔｈ近傍に保持されているＭ３／Ｇ電圧を、この時点でブランキングレベル（ＶＢＬ）を基準とする映像信号レベルｄ１によって遷移電圧ΔＶ１変化させる。ΔＶ１は下式で概略示される。
ΔＶ１＝ｄ１×Ｃ１／（Ｃ１＋Ｃ２＋Ｃ（Ｍ３））

尚、Ｃ（Ｍ３）はＭ３／Ｇの入力容量を示す。

該当するＳＰａがＬに変化すると、Ｍ１：オフとなり、Ｍ１の寄生容量動作によって多少電圧降下したＶａ２に変化して再びＭ３／Ｇ電圧は保持状態となる。

時刻ｔ７
ＳＰｂ＝Ｈ、Ｐ２＝Ｌ、Ｐ３＝Ｈ、Ｐ５＝Ｈ、Ｐ６＝Ｌに変化し、映像信号Ｖｉｄｅｏはブランキング期間におけるブランキング信号ＶＢＬとなっている。従って、各トランジスタは、
Ｍ１：オフ、Ｍ２：オフ、Ｍ４：オフ、Ｍ６：オン、
Ｍ７：オン、Ｍ８：オフ、Ｍ１０：オン、Ｍ１２：オフ、
となる。この時、Ｍ３／Ｇ電圧のＶａ２によって駆動されたＭ３／Ｄ電流Ｉａ２がＭ９／Ｄ電流Ｉｂ１に代わって電流信号ｉ（ｄａｔａ）として出力されるようになる。映像電流データｉ（ｄａｔａ）は画像表示部２５の列長を通過し、各列の多数の画素回路２０に対応するＥＬ素子に接続するため、大きな寄生容量を駆動しなければならないため、有効電流供給遷移Ｉｂ１→Ｉａ２に時間を要する。時刻ｔ８になる前にＰ４＝Ｈになり、Ｍ８：オンとなり、この時点から時刻ｔ８までの短時間において、Ｍ９／ＧはＭ１１によって充電される。

時刻ｔ８
Ｐ５＝Ｌとなり、Ｍ１０がオフとなるため、Ｍ９／ＧのＭ１１による充電動作が停止し、Ｍ９／Ｇは自身のしきい値電圧Ｖｔｈに漸近するように自己放電動作を行う。

時刻ｔ９
ＳＰｂ＝Ｌとなり、Ｍ７がオフとなる。時刻ｔ１０になる前にＰ４＝Ｌとなり、Ｍ８＝オフとなって、この時点でＭ９の自己放電動作が終了する。この時点から時刻ｔ１０までの期間、Ｍ８及びＭ１０はともにオフとなり、Ｍ９／Ｄ電流は急速にＬレベルに変化するため、ドレイン−ゲート容量などによって、Ｍ９／Ｇは図６に示すように多少電圧降下を生じる。

時刻ｔ１０
Ｐ５＝Ｈで、Ｍ１０：オンとなるため、再びＭ９／Ｄ電流は上昇し、Ｍ９／Ｇは再び上昇してほぼ元の状態（Ｖｒｓｂ）に戻る。この時点でＭ９／Ｇは自身のしきい値電圧Ｖｔｈ近傍であるので、Ｍ９／Ｄはほとんど０である。

〜時刻ｔ１３
時刻ｔ１０〜ｔ１３の期間中、各列に対応するサンプリング信号ＳＰｂが発生する。ＳＰａは発生しない。時刻ｔ１１〜ｔ１２において、該当する画素列のサンプリング信号が発生して自身のしきい値電圧Ｖｔｈ近傍に保持されているＭ９／Ｇ電圧を、この時点でブランキングレベル（ＶＢＬ）を基準とする映像信号レベルｄ２によって遷移電圧ΔＶ２変化させる。ΔＶ２は下式で概略示される。
ΔＶ２＝ｄ２×Ｃ３／（Ｃ３＋Ｃ４＋Ｃ（Ｍ９））

尚、Ｃ（Ｍ９）はＭ９／Ｇの入力容量を示す。

該当するＳＰｂがＬに変化すると、Ｍ７：オフとなり、Ｍ７の寄生容量動作によって多少電圧降下したＶｂ２に変化して再びＭ９／Ｇ電圧は保持状態となる。また、時刻ｔ１３直前に、映像信号ＶｉｄｅｏはブランキングレベルＶＢＬに戻る。

以降、ｔ１３が新たなｔ１として、ｔ１〜ｔ１２の動作を繰り返す。

図５の回路においては、容量Ｃ２及びＣ４は、Ｍ３及びＭ９のゲート入力容量（チャネル容量）のみで実現しても良く、この場合、容量Ｃ２及びＣ４は付設しなくても良い。また、図６において、Ｐ１及びＰ２の変化タイミングは、時刻ｔ１、ｔ３として、ＳＰａと等しくしても良い。また、Ｐ４及びＰ５の変化タイミングは、時刻ｔ８、ｔ１１としてＳＰｂと等しくしても良い。図５において、Ｐ２、Ｍ４、Ｍ５及びＰ５、Ｍ１０、Ｍ１１から構成される、Ｍ３／Ｄ及びＭ９／Ｄのバイアス回路及びＭ３／Ｇ及びＭ９／Ｇの充電回路は無くてもかまわない。

上記回路及び動作により、映像信号Ｖｉｄｅｏを線順次の電流信号ｉ（ｄａｔａ）に変換することができる。

上記で説明した列制御回路１９の回路構成例は、アナログ方式であるが、デジタル方式の回路を用いる場合には、映像信号Ｖｉｄｅｏは複数本のデータ信号となり、サンプリングホールド回路は各データ信号を保持するマスタスレーブ型のフリップフロップ群となり、複数の電圧信号ｖ（ｄａｔａ）を出力する。電圧電流変換回路においては、ｇｍ特性を決める各電圧信号に相当した重み電流による電流出力型ＤＡ変換回路になる。

次に、本発明の表示装置の画素回路２０について説明する。本発明においては、画素回路２０はアクティブ素子を備え、電流設定方式で駆動される。好ましくは、各画素回路２０がＥＬ素子を備えている。また、アクティブ素子としては、１以上のＴＦＴが用いられる。

図７に、当該画素回路２０の回路構成例を示す。図中、７１はＥＬ素子、Ｍ１，Ｍ２，Ｍ４はｐ型ＴＦＴ、Ｍ３はｎ型ＴＦＴ、Ｃ１は容量、ＲＣ１，ＲＣ２は走査信号、Ｖｃｃは電源である。

図７の画素回路において、該当列のデータ線２１はＭ３／Ｓに接続され、Ｍ３／Ｇには該当行の走査信号線２２の一方が接続され、走査信号ＲＣ１が入力される。Ｍ３／ＤはＭ２／ＤとＭ４／Ｓにも接続され、Ｍ４／Ｇにも該当行の走査信号線２２の一方が接続され、走査信号ＲＣ１が入力される。Ｍ１／Ｓは電源Ｖｃｃに接続され、Ｍ１／Ｇは一端が電源Ｖｃｃに接続された容量Ｃ１の他端とＭ２／Ｓに接続され、Ｍ２／Ｇは該当行の走査信号２２の他方に接続され走査信号ＲＣ２が入力される。Ｍ４／ＤはＥＬ素子７１の電流注入端子に接続され、ＥＬ素子７１の他端は接地（ＧＮＤ）されている。

図７の画素回路の動作を図８のタイムチャートで説明する。

該当列のデータ線２１には、該当列の画素回路に入力される電流信号ｉ（ｄａｔａ）が行周期毎に更新されて入力されている。

時刻ｔ０で該当行の走査信号ＲＣ１が「Ｈ」になるとともに、走査信号ＲＣ２が「Ｌ」になり、その時点のｉ（ｄａｔａ）であるｉ（ｍ）により、Ｍ１の電流駆動能力に応じたＭ１／Ｇ電圧が発生し、容量Ｃ１が充電されるが、この時、Ｍ４はオフであり、ＥＬ素子７１には電流は注入されない。

時刻ｔ１において、総和信号ＲＣ２は「Ｈ」に変化し、Ｍ２はオフとなってＭ１／Ｇ電圧は保持され、時刻ｔ２においてＲＣ１が「Ｌ」に変化してＭ４はオンとなり、Ｍ１の保持電流がＥＬ素子７１に注入されるとともに、当該画素回路は電流信号ｉ（ｄａｔａ）から切り離され、次にＭ３がオンするまで設定された電流信号ｉ（ｍ）に比例した電流を該当ＥＬ素子７１に継続して供給する。

本発明の表示装置においては、列制御回路１９から出力される電流信号のばらつきを補正するために、列制御回路１９と画素回路２０との間に総和電流出力回路１３を配置し、該出力回路から補正経路を形成して補正を行う。

図９に、本実施形態の総和電流出力回路１３の回路構成例を示す。図中、８３は電流信号発生回路３６の出力が共通に接続される電流信号出力線、８１は電流信号発生回路３６の出力と電流信号出力線８３との接続関係を制御するスイッチ部、８２は電流信号発生回路３６と画素側との接続関係を制御するスイッチ部である遮断部、９１ａ〜９Ｎｃはデータ線、Ｍ１１〜Ｍ３Ｎ及びＭ４１〜Ｍ６Ｎはトランジスタ、Ｉｏｕｔは総和電力、ＣＣｘ，ＣＣｙは総和電力検出制御信号である。

本発明にかかる総和電流出力回路１３は、複数本のデータ線２１から共通に電流信号を出力するスイッチ部８１と、画素回路２０へ流れる電流を遮断する遮断部８２を備えている。本実施形態では、全データ線２１から電流信号を出力する形態を示す。

スイッチ部８１は、各データ線９１ａ〜９Ｎｃ（図１のデータ線２１に相当）と出力線８３とを接続し、開閉制御が自在なスイッチであるトランジスタ群Ｍ１１〜Ｍ３Ｎから構成され、遮断部８２は、スイッチ部８１と画素回路２０間の各データ線に接続された、開閉制御が自在なスイッチである遮断トランジスタ群Ｍ４１〜Ｍ６Ｎから構成されている。列制御回路１９と該当列の画素回路２０とを接続するデータ線９１ａ〜９Ｎｃは、Ｍ１１／Ｓ〜Ｍ６Ｎ／Ｓと接続され、Ｍ１１／Ｄ〜Ｍ３Ｎ／Ｄは全て共通に出力線８３に接続され、該出力線８３より総和電流Ｉｏｕｔが出力される。一方、Ｍ４１／Ｄ〜Ｍ６Ｎ／Ｄはそれぞれ該当列のデータ線９１ａ〜９Ｎｃに接続されている。Ｍ１１／Ｇ〜Ｍ３Ｎ／Ｇは全て共通に接続されてロジック回路２３からの総和電流検出制御信号ＣＣｘが入力され、Ｍ４１／Ｇ〜Ｍ６Ｎ／Ｇは全て共通に接続されてロジック回路２３からの総和電流検出制御信号ＣＣｙが入力される。尚、全てのトランジスタはスイッチ動作をするものであり、適切に制御すれば、ｐ型及びｎ型の限定や構成は限定されない。

図９の総和電流出力回路１３の動作を、図１０のタイムチャートにより説明する。尚、図１の列制御回路１９は図３の回路を用いた場合を例に挙げ、該回路は列制御信号ＣＣ３によって全て電流出力状態にあるものとする。

総和電流出力回路１３より総和電流を出力して映像信号の補正を行うには、通常の動作期間の前に補正期間を設け、該補正期間において総和電流出力回路１３のスイッチ部８１のＭ１１〜Ｍ３ＮをＣＣｘにより全てオンにし、遮断部８２のＭ４１〜Ｍ６ＮをＣＣｙにより全てオフとする。これにより、列制御回路１９から出力された電流信号は画素回路２０には流れず、全て出力線８３より出力される。

補正期間において、列制御回路１９の、ＳＰａ、ＳＰｂ、ＣＣ１，ＣＣ２は通常動作時の図４のタイミングと同じであるが、映像信号Ｖｉｄｅｏについては、１水平走査期間において、所定のデータ線に対して電流信号を出力する電流信号発生回路３６からのみ第１の電流信号が出力され、他の全てのデータ線に対して電流信号を出力する電流信号発生回路３６からは第２の電流信号が出力されるように設定する。各水平走査期間において、第１の電流信号を出力する電流信号発生回路３６が順次変更されるように設定する。より具体的には、例えば、１つの電流信号発生回路３６のみが所定のレベルの第１の電流信号を出力し、他の電流信号発生回路３６は第１の電流信号よりも低いレベルの第２の電流信号を出力するような映像信号を、各電流信号発生回路３６に対して入力する。例えば電流信号発生回路３６（列制御回路１９）がデジタル信号入力方式の場合であって、第２の電流信号を０にする場合には、第２の電流信号を出力させるべき電流信号発生回路３６に入力するデジタルデータをゼロとしておけばよい。このように設定した映像信号においては、画素列数分の水平走査期間によって、全てのデータ線に順次第１の電流信号が入力されることになる。この制御は図２の制御回路２００が行う。補正はあらかじめ制御回路において設定された補正期間に行う。外部から制御回路に対して補正期間を指定することで補正を行う構成も採用できる。尚第２の電流信号としては有意の電流値を持つものであってもよいが、ここで第２の電流信号の電流値がほぼ０になるように設定している。これにより後の評価処理が容易になる。

図１０のタイムチャートにおいて、映像信号Ｖｉｄｅｏは、各水平走査期間Ｔ０〜Ｔ７において、データ線１本に対してのみ高レベルの信号がサンプリングされるような波形に設定されている。よって、全ての列制御回路１９が通常と同じ動作で映像信号Ｖｉｄｅｏをサンプリングし、電流信号ｉ（ｄａｔａ）を出力するが、該ｉ（ｄａｔａ）は総和電流出力回路１３より全データ線分の総和電流Ｉｏｕｔとして出力線８３より出力され、各行走査期間に出力される総和電流Ｉｏｕｔは、第１の電流信号が印加されたデータ線からの出力電流を主成分とする。

尚、行走査期間において第１の電流信号を入力するデータ線は１本に限定されるものではない。最小表示単位分のデータ線としても良く、１水平走査期間において同時に第１の電流信号を入力するデータ線の組み合わせは適宜選択され、適当な複数本を組み合わせることによって、当該補正工程にかかる時間を短縮することができ、また、視覚上注目すべきＴＦＴばらつきを抽出することもできる。また、各データ線の組み合わせに含まれるデータ線が、異なる走査期間において、重なっていても良く、また、その順序も限定されるものではない。

本実施形態では、総和電流検出回路２、列電流測定回路３、列電流記憶回路４、基準列電流検出回路５、補正ゲイン決定回路６、補正係数演算回路７、補正係数記憶回路８が電流信号出力線８３を介して出力される電流値から特定の電流信号発生回路３６の出力を評価し、該評価結果に応じた補正値を出力する補正値出力回路を構成している。具体的には、総和電流検出回路２、列電流測定回路３によって電流信号発生回路の出力を評価し、該評価結果に応じた補正値を補正係数演算回路７で演算し、得られた補正値を補正値記憶回路である補正係数記憶回路８で記憶し、該補正係数記憶回路８から補正値を出力する構成としている。

電流信号発生回路３６の出力を評価するステップは以下のように行う。

総和電流出力回路１３から出力された総和電流Ｉｏｕｔは、図２の出力端子２７より出力され、総和電流検出回路２に入力される。総和電流検出回路２においては、出力端子２７に検出抵抗２８の一端が接続されており、該検出抵抗２８の他端は電源Ｖｃｃに接続されている。また、出力端子２７はオペアンプ１６の正極側にも接続されており、オペアンプ１６の負極側と出力側は短絡されている。オペアンプ１６の出力端子は次段の列電流測定回路３のコンパレータ１７の負極側に接続され、該コンパレータ１７の正極側にはＤＡＣ１８の出力が入力される。

補正期間内にて検出する総和電流は、総和電流出力回路１３に入力されるＴＥＳＴ信号が「Ｈ」の期間、例えば図５の列制御回路のＭ３，Ｍ９のＶｇｓに相当する電流が全ての列に相当し、総和電流ΣＩとなって電源から検出抵抗２８を介して流れるため、出力端子２７の電位はＶｏｕｔ＝Ｖｃｃ−ΣＩ×Ｒｍとなる（Ｒｍは検出抵抗２８の抵抗値）。尚、オペアンプ１６の入力インピーダンスの影響を無視するものとする。Ｖｏｕｔの電位はオペアンプ１６の構成により、バッファリングされてそのままコンパレータ１７の負極側に入力される。

次に、図２では、列電流測定回路３においては、コンパレータ１７とＤＡＣ１８と比較回路２９からなる逐次比較型の回路を示しているが、当該回路は一般的で広く用いられているため、簡略的に説明を行う。

コンパレータ１７の出力は、「Ｈ」、「Ｌ」の２極のデジタル出力であり、比較回路２９により、ＶｏｕｔとＤＡＣ１８の出力値Ｖｄａｃとを比較し、判定を行う。例えば、ＤＡＣ１８を最低の電位からビットの分解能ずつ上昇させた場合、図２の構成では、Ｖｏｕｔ＞Ｖｄａｃではコンパレータ１７の出力は「Ｌ」であるが、Ｖｏｕｔ＜Ｖｄａｃとなり、コンパレータ１７の出力が「Ｈ」に反転した時、ＤＡＣ１８のデジタルデータを列電流記憶回路４に保存する。図２においては、Ｖｏｕｔはコンパレータ１７の負極側に入力されているが、ＤＡＣ１８側と極性を変えても良い。但し、コンパレータ１７の出力も反転する。比較回路２９が出力する値が電流信号発生回路の出力を評価した値であり、この評価値は電流信号発生回路が出力する電流値と１対１に対応する値となっている。

基準列電流検出回路５において、列電流記憶回路４に保存された各データ線の電流信号データより、基準となる電流信号データを選択し、記憶する。基準となる電流信号データの選択基準は特に限定はない。

基準列電流検出回路５に記憶した基準電流信号データと、列電流記憶回路４に保存された各データ線の電流信号データとを用い、補正係数演算回路７において演算処理を行って、各データ線に対応する補正係数を算出する。具体的には、当該補正係数演算回路７にゲイン演算回路を持たせ、基準電流を補正すべきデータ線の電流信号データにより除算し、除算結果を二乗根演算し、二乗根演算結果に係数ｋを乗算し、得られたゲイン演算結果を補正係数とする。以下の式（１）により算出される。

Ｈｓａｍｐｌｅ：各データ線の補正係数
Ｉｓａｍｐｅ：各データ線の電流信号データ
Ｉｒｅｆ：基準電流信号データ
ｋ：係数
上記式（１）において、ルート演算をロジック演算にて行う際、最も誤差が出ないように演算するために、除算値ｘ＝Ｉｒｅｆ／Ｉｓａｍｐｌｅに応じて、係数を場合分けした２項定理による近似演算によって行う。演算式を下記（２）式に示す。

上記式（２）における、ａ、ａ^1/2が場合分け係数であり、予めいくつかのパターンを用意しておく。上記式（２）中の、（ａ−ｘ）／ａの値がゼロに近いほど演算結果の誤差が少ない。

図１１に、本実施形態の補正係数演算回路７の構成を示す。図中、１０は除算回路、１１は場合分け係数決定回路、１２は四則演算回路である。図１１の除算回路１０に入力されるＩｓａｍｐｌｅ，Ｉｒｅｆにより、ｘ＝Ｉｒｅｆ／Ｉｓａｍｐｌｅを計算し、ｘの値を場合分け係数決定回路１１に入力する。場合分け係数決定回路１１では、ｘの値に応じて、場合分け係数ａ、ａ^1/2が決定され、四則演算回路１２にて、上記式（２）の最右辺の演算が行われる。乗算、除算のロジックは一般的なシフター及びアダーで構成可能なため、ここでは動作説明を省略する。

上記式（２）の演算において、実際の演算結果を図１２に示す。図１２は、ルートを計算機で計算した結果と、２項定理を用いた結果の割合を示したものである。１に近いほど誤差が少ない。演算を行う値を０．５〜１．５まで設定し、係数ａ、ａ^1/2の８つの組み合わせを用意した。以下に該組み合わせを示す。図１２に〔１〕から〔８〕で示している曲線がそれぞれ以下の表に示すａの値を用いて近似計算を行った場合の、正確な演算結果（精度の高い計算機を用いて行った演算結果）と上記近似演算を行った結果の比（縦軸）と上記ｘの値（横軸）の関係を示す。

各ａの値の曲線グラフで、ｘの値においてより１に近い係数を逐次選択することにより、計算機による結果とほどんと差異のない演算結果を得ることができる。

これにより、式（２）で得られた演算結果を元に、式（１）のルートに代入して係数ｋを乗じて演算した結果が、補正係数Ｈｓａｍｐｌｅであり、当該補正係数が補正係数記憶回路８に記憶される。

映像信号補正回路９においては、サンプリングする列の映像信号Ｖｉｄｅｏに合わせて、補正係数記憶回路９より記憶された該当列の補正係数を読み出し、乗算して補正する。乗算結果は列制御回路１９のデジタル・アナログ方式に合わせて出力する。即ち、デジタル方式であれば駆動制御回路１にデジタル信号で出力し、アナログ信号であればＤＡＣにてアナログ電圧変換して、同様に駆動制御回路１に出力する。

補正ゲインは式（１）における係数ｋの値によって決定される。即ち、ｋ＝１とした場合、除算及びルート演算によって得られた値がそのまま補正係数となる。

ｋ＜１の場合、補正係数のゲインが１より小さくなるので、補正を弱くすることになる。よって、１回の補正では電流信号むらを完全に抑制することができない。そこで、上記した補正工程を複数回行い、逐次、補正係数記憶回路８に記憶させる補正係数を書き換えていくことにより、電流信号むらの抑制をより確実に行うことができる。

ｋ＞１の場合、ｋ＜１の場合とは逆に補正を強くすることになる。よって、１回の補正で電流信号むらが逆転する可能性がある。そこで、この場合も、上記した補正工程を複数回行い、逐次、補正係数記憶回路８に記憶させる補正係数を書き換えていくことにより、電流信号むらの抑制をより確実に行うことができる。

尚、ゲインを強くしすぎると、逆に収束しない可能性があるので、１＜ｋ＜２の範囲で選択する。

ゲインは、デバイスの条件、製品搭載時の運用において選択し、補正を行っても良い。例えば、製品起動時において、表示パネル点灯前にゲイン１で補正を行い、後にゲイン１未満、もしくは１＜ｋ＜２の設定で複数回補正を行うことも可能である。当該ゲインの選択は、補正ゲイン決定回路６にて行う。

尚補正値を決定するための補正期間は例えば製品起動時に設定しておくことができる。また定期的に行うようにも設定できる。補正値を記憶する回路である補正係数記憶回路８として記憶保持動作に電力供給が必要なメモリを用いている場合には、電力オフによって記憶が失われるため、電力オフから電力オンのたびに補正値決定を行えばよい。または電力オフによっても記憶を失わないメモリ（例えばＥ２ＰＲＯＭ）を採用することで、電力オフから電力オンのたびに補正値決定を行わなくてもよい構成を実現することができる。

（実施形態２）
上記実施形態では、あらかじめ設定された補正期間に上記補正値を求め、該補正値を更新する構成を述べた。本実施形態は一度だけ補正値決定プロセスを行い、それによって決定された補正値を更新せずに使用する形態である。具体的には、製品出荷前に上記実施形態で述べた補正値決定プロセスを行いそれによって得られた補正値を補正値出力回路に記憶させる。この実施形態では補正値を更新する必要がないので書き換え可能なメモリを用いる必要がなくなる。この実施形態においては、前記電流信号出力線を介して出力される電流値から特定の前記電流信号発生回路の出力を評価できるような電流信号出力状態に前記複数の電流信号発生回路のそれぞれを制御する制御回路２００は、駆動回路や表示装置として持つ必要はない。

（実施形態３）
本実施形態では、以上の実施形態で述べた各電流信号発生回路の出力を評価するステップを、駆動回路や表示装置の製造プロセスの途中や製造プロセスが完了した後で行い、不良品判定を行う。具体的には各電流信号発生回路の出力のばらつきが大きい場合には以降の製造プロセスや出荷を取りやめる。

尚、上記各実施形態においては、ＥＬ素子を用いたＥＬ表示装置を例に挙げて説明したが、本発明の表示装置はこれに限定されるものではなく、電流信号によって、各画素の表示を制御しうる装置であれば、好ましく適用される。

本発明の駆動回路の補正経路にかかる構成を示すブロック図である。 本発明の表示装置の好ましい一実施形態の構成を示す概略図である。 列制御回路の回路構成例を示す図である。 図３の列制御回路のタイムチャートである。 列制御回路の他の回路構成例を示す図である。 図３の列制御回路のタイムチャートである。 画素の回路構成例を示す図である。 図８の画素回路のタイムチャートである。 総和電力出力回路の回路構成例を示す図である。 図９の総和電力出力回路のタイムチャートである。 補正係数演算回路の構成例を示す図である。 補正係数演算回路における演算結果を示す図である。 従来のＥＬ表示装置の画素回路を示す図である。 従来のＥＬ表示装置の表示パネルの構成を示す図である。

符号の説明

１ 駆動制御回路
２ 総和電流検出回路
３ 列電流測定回路
４ 列電流記憶回路
５ 基準列電流検出回路
６ 補正ゲイン決定回路
７ 補正係数演算回路
８ 補正係数記憶回路
９ 映像信号補正回路
１０ 除算回路
１１ 場合分け係数決定回路
１２ 四則演算回路
１３ 総和電流出力回路
１４ 列シフトレジスタ
１５ 行シフトレジスタ
１６ オペアンプ
１７ コンパレータ
１８ ＤＡＣ
１９ 列制御回路
２０ 画素回路
２１ データ線
２２ 走査線
２３ ロジック回路
２４ ＤＡＣ
２５ 画像表示部
２７ 総和電流出力端子
２８ 検出抵抗
２９ 比較回路
３０ 表示パネル
３１ 外部制御回路
３５ サンプルホールド回路
３６ 電流信号発生回路
７１ ＥＬ素子
８１ スイッチ部
８２ 遮断部
８３ 出力線
９１ａ〜９Ｎｃ データ線
１０１ サンプルホールド回路
１０２ 誤差増幅回路
１０３ ＥＬ素子
１０４ 電流制御回路
１０５ 電流検出回路
１０６ データドライバ
１０７ 演算素子
１０８ 記憶手段
１０９ 電源
１１０ 電流測定素子
１１１ 走査ドライバ
２００ 制御回路
Ｃ１〜Ｃ４ 容量
ＣＣ１，ＣＣ２，ＣＣ３ 列制御信号
ＣＣｘ、ＣＣｙ 総和電流検出制御信号
ｉ（ｄａｔａ） 電流信号
ｇｍ 電圧電流変換回路
Ｉｏｕｔ 総和電流
ＫＣ 列走査クロック
ＫＲ 行走査クロック
Ｍ１〜Ｍ１２、Ｍ１１〜Ｍ６Ｎ ＴＦＴ
Ｐ１〜Ｐ６ 列制御信号
ＲＣ１、ＲＣ２ 走査信号
ＳＣ 列制御信号
ＳＨ サンプルホールド回路
ＳＰＣ 列走査開始信号
ＳＰａ、ＳＰｂ サンプリング信号
ＳＰＲ 行走査開始信号
ＴＥＳＴ テスト信号
ＶＢ 基準電圧バイアス信号
ｖ（ｄａｔａ） 電圧信号
Ｖｉｄｅｏ 映像信号

Claims (7)

1. 多数のデータ線のそれぞれに電流信号を出力する多数の電流信号発生回路と、
   前記多数の電流信号発生回路の出力が共通に接続される電流信号出力線と、
   前記電流信号出力線を介して出力される電流値から、特定の前記電流信号発生回路の出力を評価しうる電流信号出力状態に前記多数の電流信号発生回路のそれぞれを制御する制御回路と、
   前記電流信号出力線を介して出力される電流値から特定の前記電流信号発生回路の出力を評価し、該評価結果に応じた補正値を出力する補正値出力回路と、
   前記特定の前記電流信号発生回路に供給される映像信号を前記補正値を用いて補正する補正回路と、
   を有し、
   前記制御回路は、
   前記多数の電流信号発生回路のうち、前記特定の前記電流信号発生回路として複数の前記電流信号出力回路の出力が第１の電流信号となり、それら以外の前記電流信号発生回路の出力が前記第１の電流信号のレベルより低い第２の電流信号となるように、
   前記多数の電流信号発生回路を制御することを特徴とする駆動回路。
2. 前記電流信号出力線と前記多数の電流信号発生回路との間が同時に接続されている状態を実現するスイッチを有する請求項１に記載の駆動回路。
3. 前記多数の前記電流信号発生回路のそれぞれと前記電流信号出力線との間の接続関係をそれぞれ制御する複数のスイッチを有しており、該複数のスイッチは共通の制御信号で制御される請求項１又は２に記載の駆動回路。
4. 請求項１乃至３のいずれか一項に記載の駆動回路と、
   該駆動回路の前記多数のデータ線のそれぞれと接続される多数の表示素子と、
   を有することを特徴とする表示装置。
5. 前記表示素子は、エレクトロルミネッセンス素子を有する請求項４に記載の表示装置。
6. エレクトロルミネッセンス素子の発光を制御するための薄膜トランジスタと、前記薄膜トランジスタのゲートに設けられた容量と、を有する画素回路であって、入力された電流信号に応じた電圧が前記容量に保持され、前記電流信号に基づいて前記エレクトロルミネッセンス素子を発光させる画素回路が、
   行列状に複数配されたアクティブマトリクス表示装置において、
   薄膜トランジスタを用いて構成され、前記行列状に複数配された画素回路に接続される多数のデータ線のそれぞれに電流信号を出力する多数の電流信号発生回路と、
   前記多数の電流信号発生回路の出力が共通に接続される電流信号出力線と、
   前記電流信号出力線を介して出力される電流値から、特定の前記電流信号発生回路の出力を評価しうる電流信号出力状態に前記多数の電流信号発生回路のそれぞれを制御する制御回路と、
   前記電流信号出力線を介して出力される電流値から特定の前記電流信号発生回路の出力を評価し、該評価結果に応じた補正値を出力する補正値出力回路と、
   前記特定の前記電流信号発生回路に供給される映像信号を前記補正値を用いて補正する補正回路と、
   を有し、
   前記制御回路は、
   前記多数の電流信号発生回路のうち、前記特定の前記電流信号発生回路として複数の前記電流信号出力回路の出力が第１の電流信号となり、それら以外の前記電流信号発生回路の出力が前記第１の電流信号のレベルより低い第２の電流信号となるように、
   前記多数の電流信号発生回路を制御する
   ことを特徴とするアクティブマトリクス表示装置。
7. 多数のデータ線のそれぞれに電流信号を出力する多数の電流信号発生回路を備えた駆動回路の評価方法であって、
   前記多数の電流信号発生回路の出力を共通の電流信号線に接続するステップと、
   前記電流信号出力線を介して出力される電流値から、特定の前記電流信号発生回路の出力を評価できるような電流信号出力状態に前記多数の電流信号発生回路のそれぞれを制御する制御ステップと、
   前記電流信号出力線を介して出力される電流値から前記電流信号発生回路の出力を評価するステップと、
   を有し、
   前記制御ステップは、
   前記多数の電流信号発生回路のうち、前記特定の前記電流信号発生回路として複数の前記電流信号出力回路の出力が第１の電流信号となり、それら以外の前記電流信号発生回路の出力が前記第１の電流信号のレベルより低い第２の電流信号となるように、
   前記多数の電流信号発生回路を制御することを特徴とする駆動回路の評価方法。

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