JP4074976B2 - Ｉｅｅｅ８０２．３（イーサネット）に基づく物理層デバイス間のメディア非従属型インタフェース - Google Patents
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Description
【０００１】
発明の分野
本願発明はローカルエリアネットワークの分野に関する。より詳細には、本願発明はＩＥＥＥ８０２．３（イーサネット）ローカルエリアネットワークにおける異なる送信メディアをインタフェース接続する方法に関する。
【０００２】
発明の背景
ローカルエリアネットワーク用のＩＥＥＥ８０２．３規格はしばしばイーサネットと呼ばれる。この規格によって、ネットワークインタフェースカード（ＮＩＣ）、ハブ、ブリッジ、ルーター及びスイッチのような様々な製造業者のネットワーク装置が、ローカルエリアネットワーク（ＬＡＮ）上でパケット化されたデータの相互通信をすることができる。ＩＥＥＥ８０２．３規格はオープンシステムインターコネクション（ＯＳＩ）基準モデルという名称で定義される。このモデルは層という観点からデータ通信装置を定義する。ＯＳＩモデルに含まれる層は、（１）送信メディアの電気的及びコーディング特性を特定する物理層（ＰＨＹ）と、（２）ネットワークを通過するデータの流れを制御するメディアアクセス制御（ＭＡＣ）層と、（３）ネットワーク上で送信されるデータに関するソースと受信者との間の接続を行うネットワーク層とを含む。他の層は、データを送信するためのプロトコルスタックである送信層と、ワードプロセッサー又は表計算ソフトアプリケーションのようなアプリケーション層とを含む。
【０００３】
より高速のデータ通信速度のために、８０２．３規格を補うものとして８０２．３u規格があり、それはしばしばファーストイーサネットと呼ばれる。この規格は、１００ＢＡＳＥ−ＴＸ（カテゴリー５データ段階のシールドされていない撚線の対（ＵＴＰ）ケーブル用）、１００ＢＡＳＥ−ＦＸ（光ファイーバーケーブル用）、及び１００ＢＡＳＥ−Ｔ４（カテゴリー３音声段階ＵＴＰ用）を含む複数の物理層（ＰＨＹ）仕様を含む。これらＰＨＹ仕様はそれら自体の長所及び短所を持つ。例えば、１００ＢＡＳＥ−ＴＸは、ネットワークノード間に、１００ＢＡＳＥ−Ｔ4が必要とするものよりも少ないＵＴＰケーブルを必要とするが、１００ＢＡＳＥ−ＴＸにはカテゴリー５ＵＴＰのケーブルが必要とされる。従って、１００ＢＡＳＥ−Ｔ４は電話装置のために適切な場所に現存するカテゴリー３ＵＴＰケーブルを持つサイトに対しより適切であろう。さらに１００ＢＡＳＥ−ＦＸのために使用される光ファイバーケーブルは、特にＵＴＰケーブルが既に使用可能な状態にある場合には、ＵＴＰケーブルより高価になる傾向がある。しかし光ファイバーケーブルは、より遠距離のネットワーク間で使用することが可能である。例えば、１００ＢＡＳＥ−ＴＸ又は１００ＢＡＳＥ−Ｔ４は１つの建物内のＬＡＮセグメントに適した選択であり、一方、１００ＢＡＳＥ−ＦＸは複数の建物間での接続に適した選択でありえる。また、光ファイバーケーブルは銅線より電気的雑音の影響を受けにくいことが示されているので、１００ＢＡＳＥ−ＦＸは電気的雑音のある環境に適する選択である。したがって、単一のＬＡＮが1つ以上の送信メディアを包含することが望ましいと考えられる。
【０００４】
８０２．３u規格は、物理層（ＰＨＹ）とメディアアクセス制御（ＭＡＣ）層との間のメディア非従属型インタフェース（ＭＩＩ）用の明細も含む。従って、ファーストイーサネットネットワークのためのブリッジが、異なるＰＨＹ層用の異なるトランシーバを含み、それぞれがＭＩＩ明細に従ってブリッジのＭＡＣ層と通信を行うことができる。ファーストイーサネットは２つの方向（全二重）に同時に通信する機能を含む。データは概略イーサネットＬＡＮ上で送信メディアを通じてシリアル通信されるが、ＭＩＩ明細パラレルデータ通信を要求する。従って、ファーストイーサネットトランシーバは典型的にはシリアル−パラレル変換を実行する。
【０００５】
ファーストイーサネットブリッジ１００の一例を図１に示す。第１の１００ＢＡＳＥ−ＴＸトランシーバ１０２がカテゴリー５ＵＴＰネットワークセグメント（Ｃｎｔ．５）１０４に接続されている。トランシーバ１０２はインタフェース１０８を経由して制御／バッファブロック１０６に接続されている。同様に、第２の１００ＢＡＳＥ−ＴＸトランシーバ１１０がカテゴリー５ＵＴＰネットワークセグメント（Ｃｎｔ．５）１１２に接続されている。トランシーバ１１０はインタフェース１１４を経由して制御／バッファブロック１０６に接続される。１００ＢＡＳＥ−ＦＸトランシーバ１１６が光ファイバーネットワークセグメント１１８に接続されている。トランシーバ１１６はインタフェース１２０を経由して制御／バッファブロック１０６に接続あれている。インタフェース１０８、１１４及び１２０の各々はＭＩＩ規格に従う。ブリッジ１００はセグメント１０４、１１２、１１８からデータを受信し、適切に、そのデータをフィルターにかけて記憶してセグメント１０４、１１２、１１８に転送する。これらの機能を実行するために制御／バッファブロック１０６はデータ処理及びバッファリング機能を必要とする。
【０００６】
したがって、ファーストイーサネットブリッジ１００は異なる送信メディアを連結する。しかし、その複雑さのため、そのようなファーストイーサネット１００は比較的高価である。さらに、ファーストイーサネットブリッジはデータをバッファするので、送信に遅延が生じる。従って、必要なのは、ファーストイーサネットＬＡＮにおいて異なる送信メディアを連結するために経済的な技術である。さらに、必要なのは、送信の遅延を最小限に抑えるようなファーストイーサネットＬＡＮにおいて異なる送信メディアを連結するための技術である。
【０００７】
発明の概要
本願発明はローカルエリアネットワーク(ＬＡＮ)において送信メディアをインタフェース接続するための技術である。本願発明によると、第１のトランシーバ及び第２のトランシーバのような物理層の装置の各々が、メディア従属型インタフェース及びメディア非従属型インタフェースを持つ。各トランシーバのメディア従属型インタフェースはそれぞれの送信メディアに接続され、各トランシーバのメディア非従属型インタフェースは他のトランシーバのメディア非従属型インタフェースに接続される。トランシーバの１つによってそれぞれの送信メディアから受信されたデータは、最初に修正又はバッファに保存されることなく他方のトランシーバのメディア非従属型インタフェースに直接に伝達される。これは、トランシーバ間で中間のデータ処理及びバッファリングを必要とする従来技術と対照をなす点である。
【０００８】
各トランシーバは基準クロック入力端子及び受信クロック出力端子を含む。基準クロック入力端子は基準クロック信号を受信するために接続され、基準クロック信号はメディア非従属型インタフェースからトランシーバに入るデータの時間を計測し、トランシーバから出てメディア従属型インタフェースへ入るデータの時間を計測するために用いられ、さらに、受信位相ロックループ（ＰＬＬ）のための基準として利用される。各トランシーバの受信ＰＬＬはメディア従属型インタフェースを経由して送信メディアから受信したデータ信号にロックされて、受信クロック出力に位相調整クロック信号を提供する。本願明細書の目的のため、データ信号はアイドル信号でもコンテンツ含有信号のどちらでもよい。その位相調整クロック信号の位相はメディア従属型インタフェースから受信したデータ信号の位相と整列される。送信メディアが初期状態でクワイエットである場合には、位相調整クロック信号に対しデータ信号がメディア従属型インタフェースから受信された後に遅延期間が要求されてそれと整列されるようにする。加えて、各トランシーバはステータス信号を提供するステータス出力端子を含む。ステータス信号は、データ信号がトランシーバによって送信メディアから受信されているときにアクティブとなる。
【０００９】
第１トランシーバの受信クロック出力端子は第１マルチプレクサ論理回路の第１入力端子に接続される。第２トランシーバの受信クロック出力端子は第２のマルチプレクサ論理回路の第１入力端子に接続される。一定周波数のクロック信号が第１マルチプレクサ論理回路の第２入力端子及び第２マルチプレクサ論理回路の第２入力端子に接続される。第１マルチプレクサ論理回路の出力端子は第２トランシーバの基準クロック入力端子に接続され、第２マルチプレクサ論理回路の出力端子は第１トランシーバの基準クロック入力端子に接続される。第１マルチプレクサ論理回路の選択入力端子は第１トランシーバのステータス出力端子に接続され、第２マルチプレクサ論理回路の選択入力は第２トランシーバのステータス出力端子に接続される。望ましくは、受信されたデータ信号と整列するように、対応する位相調整クロック信号に対して必要とされる遅延と等しい遅延を持つ遅延ブロックは、各々のステータス出力端子と対応する選択入力端子との間に接続される。
【００１０】
各トランシーバ用の基準クロック入力端子は、データがメディア非従属型インタフェースを経由して他方のトランシーバから受信中であるか否かに応じて、他方のトランシーバによって発生される位相調整クロック信号又は一定周波数のクロック信号に選択的に接続される。したがって、データがメディア非従属型インタフェースを経由して一方のトランシーバから他方のトランシーバへ送信されている時に、データを提供するトランシーバによって発生される位相調整クロック信号は、他方のトランシーバの基準クロック入力信号に接続される。他の時間は、一定周波数のクロック信号が基準クロック入力端子に接続される。
【００１１】
したがって、本願発明は、メディア非従属型インタフェースに新たな改良を提供し、さらに、中間の先入れ先出し法（ＦＩＦＯ）によるバッファを必要とすることなく、一方のトランシーバから他方のトランシーバへデータを送信するという新規な方法によって、各トランシーバ用のメディア非従属型インタフェースを利用する。本願発明は送信メディアをインタフェース接続する従来技術に関連する複雑さを軽減する。望ましい実施例において、本願発明はファーストイーサネットＬＡＮ（ＩＥＥＥ８０２．３u規格に従ったもの）において実行される。
【００１２】
好ましい実施例の詳細な説明
図２はローカルネットワークにおいて送信メディア２０２，２０４をインタフェース接続するための本願発明に係る回路２００を示す。第１送信メディア２０２は第１物理層装置（ＰＨＹ１）２０６に接続されている。第２送信メディア２０４は第２物理層装置（ＰＨＹ２）２０８に接続されている。第１及び第２送信メディア２０２、２０４は、それぞれ他方の送信メディアと同じ型の送信メディアとしてもよく、又は異なる型の送信メディアとしてもよい。送信メディアの例示の型として、カテゴリー３のシールドされていない撚線対（ＵＴＰ）、カテゴリー５のＵＴＰ及び光ファイバー送信メディアがあるが、他の型の送信メディアを使用することができることは明らかである。各物理層装置２０６、２０８はそれぞれの送信メディア２０２、２０４に関連するトランシーバとして機能する。」に訂正する。
【００１３】
各物理層装置２０６、２０８は好ましくは、対応する送信メディア２０２又は２０４のその型に従って構成される。よって、各物理層装置２０６，２０８は対応する送信メディアとのインタフェースを含み、それは送信メディアの型に従属する（メディア従属型インタフェース）。例えば、送信メディア２０２が１対のカテゴリー５ＵＴＰケーブルであると仮定する。その場合には、物理層装置２０６として、カリフォルニア州、サンホセ、コンコースドライブ ２０９２にあるマイクロリニアコーポレーション製の部品番号ＭＬ６６９７のような１００ＢＡＳＥ−ＴＸトランシーバを用いることができる。そして、例えば、送信メディア２０４が光ファイバーケーブルであると仮定すると、物理層装置２０８としては１００ＢＡＳＥ−ＦＸトランシーバを用いることができる。しかし、物理層装置２０６，２０８は異なる送信メディア用として構成されたメディア従属型インタフェース（ＭＤＩ）を含むことができ、また、各物理層装置２０６，２０８はどの製造者製のものでもよいことは明らかである。本願発明は送信メディア２０２，２０４の両方ともが同じ型であるように実行することができるので、図２に示す回路は、状況に応じて、各物理層装置２０６，２０８がＭＬ６６９７集積回路であるように実行することが可能である。より望ましい実施例においては、各物理層装置２０６，２０８は８０２．３(イーサネット)という名称で電気電子技術者学会（ＩＥＥＥ）が公表した規格に従って機能するＭＤＩを含む。
【００１４】
物理層装置２０６，２０８のそれぞれはメディア非従属型インタフェース（ＭＩＩ）を含む。より好ましい実施例においては、各物理層装置２０６，２０８によって構成されるＭＩＩインタフェースも８０２．３の名称でＩＥＥＥが公表した規格に従って設計される。しかし、物理層装置２０６と２０８との間のインタフェースの所定の特徴は、ＩＥＥＥ８０２．３規格によって特定されてなく、従来技術を越える利点を与えると信じられている。この違いによりデータは中間でバッファに保存されることなく物理層装置２０６と２０８との間を通過することができる。特に従来技術を越える改良点を与えると信じられている本願発明の特徴は、各物理層装置２０６，２０８のＭＩＩインタフェースが他方のＭＩＩインタフェースに接続されるという点にある。これは、各ＭＩＩインタフェースがメディアアクセス制御装置（ＭＡＣ）に接続され、それが各ＭＩＩインタフェースへの媒体として機能し、さらにデータをバッファに保存する性能をもつことを意図しているＩＥＥＥ８０２．３規格と相違する点である。
【００１５】
従って、本願発明によると、物理層装置２０６のＴＸ ＥＮ端子は物理層装置２０８のＲＸ ＤＶ端子に接続される。物理層装置２０６のＴＸ ＥＲ端子は物理層装置２０８のＲＸ ＥＲ端子に接続される。物理層装置２０６のＴＸＤ０端子は物理層装置２０８のＲＸＤ０端子に接続される。物理層装置２０６のＴＸＤ１端子は物理層装置２０８のＲＸＤ１装置に接続される。物理層装置２０６のＴＸＤ２端子は物理層装置２０８のＲＸＤ２端子に接続される。物理層装置２０６のＴＸＤ３端子は物理層装置２０８のＲＸＤ３端子に接続される。
【００１６】
さらに、物理層装置２０８のＴＸ ＥＮ端子は物理層装置２０６のＲＸ ＤＶ端子に接続される。物理層装置２０８のＴＸ ＥＲ端子は物理層装置２０６のＲＸ ＥＲ端子に接続される。物理層装置２０８のＴＸＤ０端子は物理層装置２０６のＲＸＤ０端子に接続される。物理層装置２０８のＴＸＤ１端子は物理層装置２０６のＲＸＤ１端子に接続される。物理層装置２０８のＴＸＤ２端子は物理層装置２０６のＲＸＤ２端子に接続される。物理層装置２０８のＴＸＤ３端子は物理層装置２０６のＲＸＤ３端子に接続される。
【００１７】
物理層装置２０６のリンクステータス出力は遅延ブロック２１０の入力端子に接続される。遅延ブロック２１０の出力はマルチプレクサ２１２の選択入力に接続される。物理層装置２０６のＲＸＣＬＫ出力はマルチプレクサ２１２の第１入力端子ＩＮ１に接続される。固定周波数クロック信号基準クロック（ＲＥＦＣＬＫ）はマルチプレクサ２１２の第２入力端子ＩＮ０に接続される。マルチプレクサ２１２の出力は物理層装置２０８のＴＸ ＣＬＫ ＩＮ端子に接続される。
【００１８】
物理層装置２０８のリンクステータス出力は遅延ブロック２１４の入力端子に接続される。遅延ブロック２１４の出力はマルチプレクサ２１６の選択入力に接続される。物理層装置２０８のＲＸＣＬＫ出力はマルチプレクサ２１６の第１入力端子ＩＮ１に接続される。固定周波数クロック信号基準クロック（ＲＥＦＣＬＫ）はマルチプレクサ２１６の第２入力端子ＩＮ０に接続される。マルチプレクサ２１６の出力は物理層装置２０６のＴＸ ＣＬＫ ＩＮ端子に接続される。
【００１９】
より望ましい実施例においては、各マルチプレクサ２１２，２１４に接続された固定周波数クロック信号の基準クロック（ＲＥＦ ＣＬＫ）は同一の発振器（ＯＳＣ）２１８によって発生されるが、各マルチプレクサ２１２，２１４に接続されたクロック信号を異なる発振器によって発生することができることは明らかである。また、その望ましい実施例においては、基準クロック（ＲＥＦ ＣＬＫ）の周波数は２５ＭＨｚであるが、所定の装置では、別の周波数を用いることができることは明らかである。
【００２０】
望ましくは、送信メディア２０２，２０４はそれぞれ２方向(全二重)通信をすることができる。送信メディア２０２，２０４の両方ともがクワイエットでどちらの方向にもアイドル又はストリーム信号を送信していない場合には、各マルチプレクサ２１２，２１４は固定周波数クロック信号ＲＥＦ ＣＬＫをそれぞれの出力に送るように調整される。したがって、その固定周波数クロック信号ＲＥＦ ＣＬＫは各物理層装置２０６，２０８の機能を制御するために各物理層装置２０６，２０８のＴＸ ＣＬＫ ＩＮ端子に送られる。
【００２１】
アイドル又はストリーム信号のようなデータ信号を物理層装置２０６が受信し始める時には、物理層装置２０６のリンクステータス出力がアクティブになる。このリンクステータス出力は、有効だと認識されたデータ信号を物理層装置２０６が受信していることを表す。そのリンクステータス出力は遅延ブロック２１０を機能させる。
【００２２】
各物理層装置２０６，２０８は位相ロックループ（ＰＬＬ）を持つクロック回復回路を含む。各物理層装置２０６，２０８のＴＸ ＣＬＫ ＩＮ端子に提供されたクロック信号は、入力データ信号からクロック信号（ここでは「位相調整クロック信号」と呼ぶ）を回復するための個々のクロック回復回路によって基準として使用される。ＰＬＬは物理層装置２０６のＲＸ ＣＬＫ端子に位相調整クロック信号を発生させる。この位相調整クロック信号は入ってくるデータ信号から抽出される。したがって、すべての送信遅延又は時間変動がこの位相調整クロック信号の中に反映される。
【００２３】
通常、限定された時間が物理層装置２０６内のＰＬＬのために必要とされて、入ってくるデータ信号の位相と整列される。従って、遅延ブロック２１０は、リンクステータス信号の作動とＰＬＬの入ってくるデータへの整列との間で経過すると予測される時間の長さとほぼ等しい遅延のために調整される。したがって、遅延時間が経過した時点で、物理層装置２０６のＲＸ ＣＬＫに現れる位相調整クロック信号は、送信メディア２０２から入ってくるデータ信号の位相とそろうと予測される。加えて、この遅延時間が経過した時点で、遅延ブロック２１０の出力はマルチプレクサ２１２を調整して物理層装置２０８のＴＸ ＣＬＫ ＩＮ端子に位相調整クロック信号を送らせる。
【００２４】
物理層装置２０６によって送信メディア２０２から受信されたデータは、概略シリアルフォーマットの送信メディア２０２に適したフォーマットであるが、ＭＩＩ規格は物理層装置２０６の端子ＲＸＤ（３：０）においてフォービット幅のパラレルフォーマットを明記する。従って、物理層装置２０６の内部に向かって、入ってくるデータはフォービット幅のパラレルフォーマットに適切に変換される。その後、データは最初に修正されたりバッファに保存されたりすることなく物理層装置２０８のメディア非従属型インタフェースのＴＸＤ（３：０）端子に直接送信される。次に、物理層装置２０８はそのデータをパラレルからシリアル又は送信メディア２０４に適するフォームに変換し、その際に、物理層装置２０８のＴＸ ＣＬＫ ＩＮ端子に送られた位相調整クロック信号を利用してデータのサンプリングを行う。その後、そのデータは物理層装置２０８によって送信メディア２０４に送られる。
【００２５】
データ信号が物理層装置２０６によって送信メディア２０２から受信されなくなると、直ちに、物理層装置２０６のリンクステータス出力はマルチプレクサ２１２を変更して物理層装置２０８のＴＸ ＣＬＫ ＩＮ端子にＲＥＦ ＣＬＫ信号を送る。
【００２６】
逆に、アイドル又はストリーム信号のようなデータ信号を物理層装置２０８が受信し始めた時には、物理層装置２０８のリンクステータス出力がアクティブになる。このリンクステータス出力は、有効と認識されたデータ信号が物理層装置２０８によって受信されていることを示す。そのリンクステータスは遅延ブロック２１４を起動する。
【００２７】
物理層装置２０８内部のＰＬＬは、物理層装置２０８のＲＸ ＣＬＫ端子に位相調整クロック信号を発生させ、それは、送信メディア２０４から入ってくるデータ信号から抽出される。従って、すべての送信遅延がその位相調整クロック信号に反映される。
【００２８】
一般的に、入ってくるデータ信号に位相が整列するようになるために位相ロックループ（ＰＬＬ）のためにある有限の長さの時間が必要とされる。したがって、遅延ブロック２１４は、リンクステータス信号の起動と入ってくるデータへのＰＬＬの整列との間で経過すると予測される時間の長さとほぼ等しい遅延に調整される。したがって、遅延時間が満了した時点で、物理層装置２０８のＲＸ ＣＬＫ端子に現れる位相調整クロック信号は、入ってくるデータ信号の位相と整列すると予想されている。さらに、その遅延時間の満了した時点では、遅延ブロック２１４の出力はマルチプレクサ２１６を調整して物理層装置２０６のＴＸ ＣＬＫ ＩＮ端子に位相調整クロック信号を送るようにさせる。
【００２９】
物理層装置２０８によって送信メディア２０４から受信されたデータは概略シリアルフォーマットの送信メディア２０４に適するフォームであるが、ＭＩＩ規格は物理層装置２０８の端子ＲＸＤ（３：０）でフォービット幅のパラレルフォーマットを特定する。したがって、物理層装置２０８の内部に向かって、入ってくるデータはフォービット幅のパラレルフォーマットに適切に変換される。そしてそのデータは最初に修正されたりバッファに保存されたりすることなく物理層装置２０６のメディア非従属型インタフェースのＴＸＤ（３：０）に直接に送られる。物理層装置２０６は次にそのデータをパラレルからシリアルに、又は送信メディア２０２に適するフォームに変換し、その際に、物理層装置２０６のＴＸ ＣＬＸ ＩＮ端子に提供された位相調整クロック信号を用いてそのデータのサンプリングを行う。次にそのデータは物理層装置２０６によって送信メディア２０２に送られる。
【００３０】
データが物理層装置２０８によって送信メディア２０４から受信されなくなると直ちに物理層装置２０８のリンクステータス出力がマルチプレクサ２１４を変更して物理層装置２０６のＴＸ ＣＬＫ ＩＮ端子にＲＥＦ ＣＬＫ信号を送る。
【００３１】
データ信号が両方向に同時に送信されている場合には、物理層装置２０６，２０８の各々によって形成された位相調整クロック信号は、他方のものからそれぞれのＰＬＬのための基準として用いられて、そのデータをパラレルから各送信メディア２０６，２０８に適合するフォーマットに変換する。
【００３２】
図３は本願発明に係る回路の詳細な図である。図３に示す回路は図２に示す回路よりも詳細な例であり、そこでは、物理層装置２０６が集積回路Ｕ４に置き換えられ、物理層装置２０８が集積回路Ｕ１に置き換えられている。図２に示すマルチプレクサ２１２は、図３においては、バッファＵ６Ｂ、抵抗Ｒ４０及びＵ４内のバッファとして機能する。さらに図２に示すマルチプレクサ２１６は、図３においては、バッファＵ６Ａ、抵抗Ｒ４７及びＵ１内のバッファとして機能する。加えて、図２に示す遅延ブロック２１４は、図３においては、ＮＡＮＤゲートＵ７Ａ並びにインバータＵ８Ａ及びＵ８Ｂとして機能し、図２に示す遅延ブロック２１０は、図３においては、ＮＡＮＤゲートＵ７Ｂ並びにインバータＵ８Ｃ及びＵ８Ｄとして機能する。
【００３３】
のぞましい実施例では、集積回路Ｕ１及びＵ４は、所定のタイミングを考慮するために予め調整されている。特に、公称のクロックレートが２５ＭＨｚの場合には、各クロック周期は４０ｎｓとなる。ＭＩＩ規格は、データが各クロック周期ごとに約２０ｎｓ有効であるが、集積回路Ｕ１及びＵ４は望ましくは各クロック周期ごとに約３５ｎｓにわたって有効データを提供する。ＭＬ６６９７集積回路はそののぞましい特性を示す。しかし、集積回路Ｕ１及びＵ４はどのような製造業者によっても作ることができることは明白である。
【００３４】
図４はＭＬ６６９７ １００ＢＡＳＥ−ＴＸ物理層装置のブロック図である。図５は１００ＢＡＳＥ−ＦＸ物理層装置のブロック図である。
【００３５】
本願発明の構成及び操作の原理の理解を容易にするために、本願発明は詳細な部分を組み込んだ特定の実施例の関点から説明した。ここでの特定の実施例及びその詳細への参照は、特許請求の範囲の範囲を限定することを意図するものではない。当業者にとっては、本願発明の意図及び範囲を逸脱することなく例示として選択した実施例の変形を行うことができることは明白である。
【００３６】
特に、当業者にとって、本願発明の装置をさまざまな異なる方法によって実行することができ、上記の装置は本願発明の望ましい実施例の例示のためであり限定するためのものではないということは明白である。例えば、ここで開示したさまざまな構成要素の値、電流レベル及び電圧レベルを変更することは本願発明の範囲内にある。
【図面の簡単な説明】
【図１】 図１は、従来技術のファーストイーサネットブリッジを示す。
【図２】 図２は、ローカルエリアネットワークにおいて送信メディアをインタフェース接続するための本願発明に係る回路を示す。
【図３】 図３は、本願発明係る回路の詳細な図である。
【図４】 図４は、１００ＢＡＳＥ−ＴＸ物理層装置のブロック図である。
【図５】 図５は、１００ＢＡＳＥ−ＦＸ物理層装置のブロック図である。
発明の分野
本願発明はローカルエリアネットワークの分野に関する。より詳細には、本願発明はＩＥＥＥ８０２．３（イーサネット）ローカルエリアネットワークにおける異なる送信メディアをインタフェース接続する方法に関する。
【０００２】
発明の背景
ローカルエリアネットワーク用のＩＥＥＥ８０２．３規格はしばしばイーサネットと呼ばれる。この規格によって、ネットワークインタフェースカード（ＮＩＣ）、ハブ、ブリッジ、ルーター及びスイッチのような様々な製造業者のネットワーク装置が、ローカルエリアネットワーク（ＬＡＮ）上でパケット化されたデータの相互通信をすることができる。ＩＥＥＥ８０２．３規格はオープンシステムインターコネクション（ＯＳＩ）基準モデルという名称で定義される。このモデルは層という観点からデータ通信装置を定義する。ＯＳＩモデルに含まれる層は、（１）送信メディアの電気的及びコーディング特性を特定する物理層（ＰＨＹ）と、（２）ネットワークを通過するデータの流れを制御するメディアアクセス制御（ＭＡＣ）層と、（３）ネットワーク上で送信されるデータに関するソースと受信者との間の接続を行うネットワーク層とを含む。他の層は、データを送信するためのプロトコルスタックである送信層と、ワードプロセッサー又は表計算ソフトアプリケーションのようなアプリケーション層とを含む。
【０００３】
より高速のデータ通信速度のために、８０２．３規格を補うものとして８０２．３u規格があり、それはしばしばファーストイーサネットと呼ばれる。この規格は、１００ＢＡＳＥ−ＴＸ（カテゴリー５データ段階のシールドされていない撚線の対（ＵＴＰ）ケーブル用）、１００ＢＡＳＥ−ＦＸ（光ファイーバーケーブル用）、及び１００ＢＡＳＥ−Ｔ４（カテゴリー３音声段階ＵＴＰ用）を含む複数の物理層（ＰＨＹ）仕様を含む。これらＰＨＹ仕様はそれら自体の長所及び短所を持つ。例えば、１００ＢＡＳＥ−ＴＸは、ネットワークノード間に、１００ＢＡＳＥ−Ｔ4が必要とするものよりも少ないＵＴＰケーブルを必要とするが、１００ＢＡＳＥ−ＴＸにはカテゴリー５ＵＴＰのケーブルが必要とされる。従って、１００ＢＡＳＥ−Ｔ４は電話装置のために適切な場所に現存するカテゴリー３ＵＴＰケーブルを持つサイトに対しより適切であろう。さらに１００ＢＡＳＥ−ＦＸのために使用される光ファイバーケーブルは、特にＵＴＰケーブルが既に使用可能な状態にある場合には、ＵＴＰケーブルより高価になる傾向がある。しかし光ファイバーケーブルは、より遠距離のネットワーク間で使用することが可能である。例えば、１００ＢＡＳＥ−ＴＸ又は１００ＢＡＳＥ−Ｔ４は１つの建物内のＬＡＮセグメントに適した選択であり、一方、１００ＢＡＳＥ−ＦＸは複数の建物間での接続に適した選択でありえる。また、光ファイバーケーブルは銅線より電気的雑音の影響を受けにくいことが示されているので、１００ＢＡＳＥ−ＦＸは電気的雑音のある環境に適する選択である。したがって、単一のＬＡＮが1つ以上の送信メディアを包含することが望ましいと考えられる。
【０００４】
８０２．３u規格は、物理層（ＰＨＹ）とメディアアクセス制御（ＭＡＣ）層との間のメディア非従属型インタフェース（ＭＩＩ）用の明細も含む。従って、ファーストイーサネットネットワークのためのブリッジが、異なるＰＨＹ層用の異なるトランシーバを含み、それぞれがＭＩＩ明細に従ってブリッジのＭＡＣ層と通信を行うことができる。ファーストイーサネットは２つの方向（全二重）に同時に通信する機能を含む。データは概略イーサネットＬＡＮ上で送信メディアを通じてシリアル通信されるが、ＭＩＩ明細パラレルデータ通信を要求する。従って、ファーストイーサネットトランシーバは典型的にはシリアル−パラレル変換を実行する。
【０００５】
ファーストイーサネットブリッジ１００の一例を図１に示す。第１の１００ＢＡＳＥ−ＴＸトランシーバ１０２がカテゴリー５ＵＴＰネットワークセグメント（Ｃｎｔ．５）１０４に接続されている。トランシーバ１０２はインタフェース１０８を経由して制御／バッファブロック１０６に接続されている。同様に、第２の１００ＢＡＳＥ−ＴＸトランシーバ１１０がカテゴリー５ＵＴＰネットワークセグメント（Ｃｎｔ．５）１１２に接続されている。トランシーバ１１０はインタフェース１１４を経由して制御／バッファブロック１０６に接続される。１００ＢＡＳＥ−ＦＸトランシーバ１１６が光ファイバーネットワークセグメント１１８に接続されている。トランシーバ１１６はインタフェース１２０を経由して制御／バッファブロック１０６に接続あれている。インタフェース１０８、１１４及び１２０の各々はＭＩＩ規格に従う。ブリッジ１００はセグメント１０４、１１２、１１８からデータを受信し、適切に、そのデータをフィルターにかけて記憶してセグメント１０４、１１２、１１８に転送する。これらの機能を実行するために制御／バッファブロック１０６はデータ処理及びバッファリング機能を必要とする。
【０００６】
したがって、ファーストイーサネットブリッジ１００は異なる送信メディアを連結する。しかし、その複雑さのため、そのようなファーストイーサネット１００は比較的高価である。さらに、ファーストイーサネットブリッジはデータをバッファするので、送信に遅延が生じる。従って、必要なのは、ファーストイーサネットＬＡＮにおいて異なる送信メディアを連結するために経済的な技術である。さらに、必要なのは、送信の遅延を最小限に抑えるようなファーストイーサネットＬＡＮにおいて異なる送信メディアを連結するための技術である。
【０００７】
発明の概要
本願発明はローカルエリアネットワーク(ＬＡＮ)において送信メディアをインタフェース接続するための技術である。本願発明によると、第１のトランシーバ及び第２のトランシーバのような物理層の装置の各々が、メディア従属型インタフェース及びメディア非従属型インタフェースを持つ。各トランシーバのメディア従属型インタフェースはそれぞれの送信メディアに接続され、各トランシーバのメディア非従属型インタフェースは他のトランシーバのメディア非従属型インタフェースに接続される。トランシーバの１つによってそれぞれの送信メディアから受信されたデータは、最初に修正又はバッファに保存されることなく他方のトランシーバのメディア非従属型インタフェースに直接に伝達される。これは、トランシーバ間で中間のデータ処理及びバッファリングを必要とする従来技術と対照をなす点である。
【０００８】
各トランシーバは基準クロック入力端子及び受信クロック出力端子を含む。基準クロック入力端子は基準クロック信号を受信するために接続され、基準クロック信号はメディア非従属型インタフェースからトランシーバに入るデータの時間を計測し、トランシーバから出てメディア従属型インタフェースへ入るデータの時間を計測するために用いられ、さらに、受信位相ロックループ（ＰＬＬ）のための基準として利用される。各トランシーバの受信ＰＬＬはメディア従属型インタフェースを経由して送信メディアから受信したデータ信号にロックされて、受信クロック出力に位相調整クロック信号を提供する。本願明細書の目的のため、データ信号はアイドル信号でもコンテンツ含有信号のどちらでもよい。その位相調整クロック信号の位相はメディア従属型インタフェースから受信したデータ信号の位相と整列される。送信メディアが初期状態でクワイエットである場合には、位相調整クロック信号に対しデータ信号がメディア従属型インタフェースから受信された後に遅延期間が要求されてそれと整列されるようにする。加えて、各トランシーバはステータス信号を提供するステータス出力端子を含む。ステータス信号は、データ信号がトランシーバによって送信メディアから受信されているときにアクティブとなる。
【０００９】
第１トランシーバの受信クロック出力端子は第１マルチプレクサ論理回路の第１入力端子に接続される。第２トランシーバの受信クロック出力端子は第２のマルチプレクサ論理回路の第１入力端子に接続される。一定周波数のクロック信号が第１マルチプレクサ論理回路の第２入力端子及び第２マルチプレクサ論理回路の第２入力端子に接続される。第１マルチプレクサ論理回路の出力端子は第２トランシーバの基準クロック入力端子に接続され、第２マルチプレクサ論理回路の出力端子は第１トランシーバの基準クロック入力端子に接続される。第１マルチプレクサ論理回路の選択入力端子は第１トランシーバのステータス出力端子に接続され、第２マルチプレクサ論理回路の選択入力は第２トランシーバのステータス出力端子に接続される。望ましくは、受信されたデータ信号と整列するように、対応する位相調整クロック信号に対して必要とされる遅延と等しい遅延を持つ遅延ブロックは、各々のステータス出力端子と対応する選択入力端子との間に接続される。
【００１０】
各トランシーバ用の基準クロック入力端子は、データがメディア非従属型インタフェースを経由して他方のトランシーバから受信中であるか否かに応じて、他方のトランシーバによって発生される位相調整クロック信号又は一定周波数のクロック信号に選択的に接続される。したがって、データがメディア非従属型インタフェースを経由して一方のトランシーバから他方のトランシーバへ送信されている時に、データを提供するトランシーバによって発生される位相調整クロック信号は、他方のトランシーバの基準クロック入力信号に接続される。他の時間は、一定周波数のクロック信号が基準クロック入力端子に接続される。
【００１１】
したがって、本願発明は、メディア非従属型インタフェースに新たな改良を提供し、さらに、中間の先入れ先出し法（ＦＩＦＯ）によるバッファを必要とすることなく、一方のトランシーバから他方のトランシーバへデータを送信するという新規な方法によって、各トランシーバ用のメディア非従属型インタフェースを利用する。本願発明は送信メディアをインタフェース接続する従来技術に関連する複雑さを軽減する。望ましい実施例において、本願発明はファーストイーサネットＬＡＮ（ＩＥＥＥ８０２．３u規格に従ったもの）において実行される。
【００１２】
好ましい実施例の詳細な説明
図２はローカルネットワークにおいて送信メディア２０２，２０４をインタフェース接続するための本願発明に係る回路２００を示す。第１送信メディア２０２は第１物理層装置（ＰＨＹ１）２０６に接続されている。第２送信メディア２０４は第２物理層装置（ＰＨＹ２）２０８に接続されている。第１及び第２送信メディア２０２、２０４は、それぞれ他方の送信メディアと同じ型の送信メディアとしてもよく、又は異なる型の送信メディアとしてもよい。送信メディアの例示の型として、カテゴリー３のシールドされていない撚線対（ＵＴＰ）、カテゴリー５のＵＴＰ及び光ファイバー送信メディアがあるが、他の型の送信メディアを使用することができることは明らかである。各物理層装置２０６、２０８はそれぞれの送信メディア２０２、２０４に関連するトランシーバとして機能する。」に訂正する。
【００１３】
各物理層装置２０６、２０８は好ましくは、対応する送信メディア２０２又は２０４のその型に従って構成される。よって、各物理層装置２０６，２０８は対応する送信メディアとのインタフェースを含み、それは送信メディアの型に従属する（メディア従属型インタフェース）。例えば、送信メディア２０２が１対のカテゴリー５ＵＴＰケーブルであると仮定する。その場合には、物理層装置２０６として、カリフォルニア州、サンホセ、コンコースドライブ ２０９２にあるマイクロリニアコーポレーション製の部品番号ＭＬ６６９７のような１００ＢＡＳＥ−ＴＸトランシーバを用いることができる。そして、例えば、送信メディア２０４が光ファイバーケーブルであると仮定すると、物理層装置２０８としては１００ＢＡＳＥ−ＦＸトランシーバを用いることができる。しかし、物理層装置２０６，２０８は異なる送信メディア用として構成されたメディア従属型インタフェース（ＭＤＩ）を含むことができ、また、各物理層装置２０６，２０８はどの製造者製のものでもよいことは明らかである。本願発明は送信メディア２０２，２０４の両方ともが同じ型であるように実行することができるので、図２に示す回路は、状況に応じて、各物理層装置２０６，２０８がＭＬ６６９７集積回路であるように実行することが可能である。より望ましい実施例においては、各物理層装置２０６，２０８は８０２．３(イーサネット)という名称で電気電子技術者学会（ＩＥＥＥ）が公表した規格に従って機能するＭＤＩを含む。
【００１４】
物理層装置２０６，２０８のそれぞれはメディア非従属型インタフェース（ＭＩＩ）を含む。より好ましい実施例においては、各物理層装置２０６，２０８によって構成されるＭＩＩインタフェースも８０２．３の名称でＩＥＥＥが公表した規格に従って設計される。しかし、物理層装置２０６と２０８との間のインタフェースの所定の特徴は、ＩＥＥＥ８０２．３規格によって特定されてなく、従来技術を越える利点を与えると信じられている。この違いによりデータは中間でバッファに保存されることなく物理層装置２０６と２０８との間を通過することができる。特に従来技術を越える改良点を与えると信じられている本願発明の特徴は、各物理層装置２０６，２０８のＭＩＩインタフェースが他方のＭＩＩインタフェースに接続されるという点にある。これは、各ＭＩＩインタフェースがメディアアクセス制御装置（ＭＡＣ）に接続され、それが各ＭＩＩインタフェースへの媒体として機能し、さらにデータをバッファに保存する性能をもつことを意図しているＩＥＥＥ８０２．３規格と相違する点である。
【００１５】
従って、本願発明によると、物理層装置２０６のＴＸ ＥＮ端子は物理層装置２０８のＲＸ ＤＶ端子に接続される。物理層装置２０６のＴＸ ＥＲ端子は物理層装置２０８のＲＸ ＥＲ端子に接続される。物理層装置２０６のＴＸＤ０端子は物理層装置２０８のＲＸＤ０端子に接続される。物理層装置２０６のＴＸＤ１端子は物理層装置２０８のＲＸＤ１装置に接続される。物理層装置２０６のＴＸＤ２端子は物理層装置２０８のＲＸＤ２端子に接続される。物理層装置２０６のＴＸＤ３端子は物理層装置２０８のＲＸＤ３端子に接続される。
【００１６】
さらに、物理層装置２０８のＴＸ ＥＮ端子は物理層装置２０６のＲＸ ＤＶ端子に接続される。物理層装置２０８のＴＸ ＥＲ端子は物理層装置２０６のＲＸ ＥＲ端子に接続される。物理層装置２０８のＴＸＤ０端子は物理層装置２０６のＲＸＤ０端子に接続される。物理層装置２０８のＴＸＤ１端子は物理層装置２０６のＲＸＤ１端子に接続される。物理層装置２０８のＴＸＤ２端子は物理層装置２０６のＲＸＤ２端子に接続される。物理層装置２０８のＴＸＤ３端子は物理層装置２０６のＲＸＤ３端子に接続される。
【００１７】
物理層装置２０６のリンクステータス出力は遅延ブロック２１０の入力端子に接続される。遅延ブロック２１０の出力はマルチプレクサ２１２の選択入力に接続される。物理層装置２０６のＲＸＣＬＫ出力はマルチプレクサ２１２の第１入力端子ＩＮ１に接続される。固定周波数クロック信号基準クロック（ＲＥＦＣＬＫ）はマルチプレクサ２１２の第２入力端子ＩＮ０に接続される。マルチプレクサ２１２の出力は物理層装置２０８のＴＸ ＣＬＫ ＩＮ端子に接続される。
【００１８】
物理層装置２０８のリンクステータス出力は遅延ブロック２１４の入力端子に接続される。遅延ブロック２１４の出力はマルチプレクサ２１６の選択入力に接続される。物理層装置２０８のＲＸＣＬＫ出力はマルチプレクサ２１６の第１入力端子ＩＮ１に接続される。固定周波数クロック信号基準クロック（ＲＥＦＣＬＫ）はマルチプレクサ２１６の第２入力端子ＩＮ０に接続される。マルチプレクサ２１６の出力は物理層装置２０６のＴＸ ＣＬＫ ＩＮ端子に接続される。
【００１９】
より望ましい実施例においては、各マルチプレクサ２１２，２１４に接続された固定周波数クロック信号の基準クロック（ＲＥＦ ＣＬＫ）は同一の発振器（ＯＳＣ）２１８によって発生されるが、各マルチプレクサ２１２，２１４に接続されたクロック信号を異なる発振器によって発生することができることは明らかである。また、その望ましい実施例においては、基準クロック（ＲＥＦ ＣＬＫ）の周波数は２５ＭＨｚであるが、所定の装置では、別の周波数を用いることができることは明らかである。
【００２０】
望ましくは、送信メディア２０２，２０４はそれぞれ２方向(全二重)通信をすることができる。送信メディア２０２，２０４の両方ともがクワイエットでどちらの方向にもアイドル又はストリーム信号を送信していない場合には、各マルチプレクサ２１２，２１４は固定周波数クロック信号ＲＥＦ ＣＬＫをそれぞれの出力に送るように調整される。したがって、その固定周波数クロック信号ＲＥＦ ＣＬＫは各物理層装置２０６，２０８の機能を制御するために各物理層装置２０６，２０８のＴＸ ＣＬＫ ＩＮ端子に送られる。
【００２１】
アイドル又はストリーム信号のようなデータ信号を物理層装置２０６が受信し始める時には、物理層装置２０６のリンクステータス出力がアクティブになる。このリンクステータス出力は、有効だと認識されたデータ信号を物理層装置２０６が受信していることを表す。そのリンクステータス出力は遅延ブロック２１０を機能させる。
【００２２】
各物理層装置２０６，２０８は位相ロックループ（ＰＬＬ）を持つクロック回復回路を含む。各物理層装置２０６，２０８のＴＸ ＣＬＫ ＩＮ端子に提供されたクロック信号は、入力データ信号からクロック信号（ここでは「位相調整クロック信号」と呼ぶ）を回復するための個々のクロック回復回路によって基準として使用される。ＰＬＬは物理層装置２０６のＲＸ ＣＬＫ端子に位相調整クロック信号を発生させる。この位相調整クロック信号は入ってくるデータ信号から抽出される。したがって、すべての送信遅延又は時間変動がこの位相調整クロック信号の中に反映される。
【００２３】
通常、限定された時間が物理層装置２０６内のＰＬＬのために必要とされて、入ってくるデータ信号の位相と整列される。従って、遅延ブロック２１０は、リンクステータス信号の作動とＰＬＬの入ってくるデータへの整列との間で経過すると予測される時間の長さとほぼ等しい遅延のために調整される。したがって、遅延時間が経過した時点で、物理層装置２０６のＲＸ ＣＬＫに現れる位相調整クロック信号は、送信メディア２０２から入ってくるデータ信号の位相とそろうと予測される。加えて、この遅延時間が経過した時点で、遅延ブロック２１０の出力はマルチプレクサ２１２を調整して物理層装置２０８のＴＸ ＣＬＫ ＩＮ端子に位相調整クロック信号を送らせる。
【００２４】
物理層装置２０６によって送信メディア２０２から受信されたデータは、概略シリアルフォーマットの送信メディア２０２に適したフォーマットであるが、ＭＩＩ規格は物理層装置２０６の端子ＲＸＤ（３：０）においてフォービット幅のパラレルフォーマットを明記する。従って、物理層装置２０６の内部に向かって、入ってくるデータはフォービット幅のパラレルフォーマットに適切に変換される。その後、データは最初に修正されたりバッファに保存されたりすることなく物理層装置２０８のメディア非従属型インタフェースのＴＸＤ（３：０）端子に直接送信される。次に、物理層装置２０８はそのデータをパラレルからシリアル又は送信メディア２０４に適するフォームに変換し、その際に、物理層装置２０８のＴＸ ＣＬＫ ＩＮ端子に送られた位相調整クロック信号を利用してデータのサンプリングを行う。その後、そのデータは物理層装置２０８によって送信メディア２０４に送られる。
【００２５】
データ信号が物理層装置２０６によって送信メディア２０２から受信されなくなると、直ちに、物理層装置２０６のリンクステータス出力はマルチプレクサ２１２を変更して物理層装置２０８のＴＸ ＣＬＫ ＩＮ端子にＲＥＦ ＣＬＫ信号を送る。
【００２６】
逆に、アイドル又はストリーム信号のようなデータ信号を物理層装置２０８が受信し始めた時には、物理層装置２０８のリンクステータス出力がアクティブになる。このリンクステータス出力は、有効と認識されたデータ信号が物理層装置２０８によって受信されていることを示す。そのリンクステータスは遅延ブロック２１４を起動する。
【００２７】
物理層装置２０８内部のＰＬＬは、物理層装置２０８のＲＸ ＣＬＫ端子に位相調整クロック信号を発生させ、それは、送信メディア２０４から入ってくるデータ信号から抽出される。従って、すべての送信遅延がその位相調整クロック信号に反映される。
【００２８】
一般的に、入ってくるデータ信号に位相が整列するようになるために位相ロックループ（ＰＬＬ）のためにある有限の長さの時間が必要とされる。したがって、遅延ブロック２１４は、リンクステータス信号の起動と入ってくるデータへのＰＬＬの整列との間で経過すると予測される時間の長さとほぼ等しい遅延に調整される。したがって、遅延時間が満了した時点で、物理層装置２０８のＲＸ ＣＬＫ端子に現れる位相調整クロック信号は、入ってくるデータ信号の位相と整列すると予想されている。さらに、その遅延時間の満了した時点では、遅延ブロック２１４の出力はマルチプレクサ２１６を調整して物理層装置２０６のＴＸ ＣＬＫ ＩＮ端子に位相調整クロック信号を送るようにさせる。
【００２９】
物理層装置２０８によって送信メディア２０４から受信されたデータは概略シリアルフォーマットの送信メディア２０４に適するフォームであるが、ＭＩＩ規格は物理層装置２０８の端子ＲＸＤ（３：０）でフォービット幅のパラレルフォーマットを特定する。したがって、物理層装置２０８の内部に向かって、入ってくるデータはフォービット幅のパラレルフォーマットに適切に変換される。そしてそのデータは最初に修正されたりバッファに保存されたりすることなく物理層装置２０６のメディア非従属型インタフェースのＴＸＤ（３：０）に直接に送られる。物理層装置２０６は次にそのデータをパラレルからシリアルに、又は送信メディア２０２に適するフォームに変換し、その際に、物理層装置２０６のＴＸ ＣＬＸ ＩＮ端子に提供された位相調整クロック信号を用いてそのデータのサンプリングを行う。次にそのデータは物理層装置２０６によって送信メディア２０２に送られる。
【００３０】
データが物理層装置２０８によって送信メディア２０４から受信されなくなると直ちに物理層装置２０８のリンクステータス出力がマルチプレクサ２１４を変更して物理層装置２０６のＴＸ ＣＬＫ ＩＮ端子にＲＥＦ ＣＬＫ信号を送る。
【００３１】
データ信号が両方向に同時に送信されている場合には、物理層装置２０６，２０８の各々によって形成された位相調整クロック信号は、他方のものからそれぞれのＰＬＬのための基準として用いられて、そのデータをパラレルから各送信メディア２０６，２０８に適合するフォーマットに変換する。
【００３２】
図３は本願発明に係る回路の詳細な図である。図３に示す回路は図２に示す回路よりも詳細な例であり、そこでは、物理層装置２０６が集積回路Ｕ４に置き換えられ、物理層装置２０８が集積回路Ｕ１に置き換えられている。図２に示すマルチプレクサ２１２は、図３においては、バッファＵ６Ｂ、抵抗Ｒ４０及びＵ４内のバッファとして機能する。さらに図２に示すマルチプレクサ２１６は、図３においては、バッファＵ６Ａ、抵抗Ｒ４７及びＵ１内のバッファとして機能する。加えて、図２に示す遅延ブロック２１４は、図３においては、ＮＡＮＤゲートＵ７Ａ並びにインバータＵ８Ａ及びＵ８Ｂとして機能し、図２に示す遅延ブロック２１０は、図３においては、ＮＡＮＤゲートＵ７Ｂ並びにインバータＵ８Ｃ及びＵ８Ｄとして機能する。
【００３３】
のぞましい実施例では、集積回路Ｕ１及びＵ４は、所定のタイミングを考慮するために予め調整されている。特に、公称のクロックレートが２５ＭＨｚの場合には、各クロック周期は４０ｎｓとなる。ＭＩＩ規格は、データが各クロック周期ごとに約２０ｎｓ有効であるが、集積回路Ｕ１及びＵ４は望ましくは各クロック周期ごとに約３５ｎｓにわたって有効データを提供する。ＭＬ６６９７集積回路はそののぞましい特性を示す。しかし、集積回路Ｕ１及びＵ４はどのような製造業者によっても作ることができることは明白である。
【００３４】
図４はＭＬ６６９７ １００ＢＡＳＥ−ＴＸ物理層装置のブロック図である。図５は１００ＢＡＳＥ−ＦＸ物理層装置のブロック図である。
【００３５】
本願発明の構成及び操作の原理の理解を容易にするために、本願発明は詳細な部分を組み込んだ特定の実施例の関点から説明した。ここでの特定の実施例及びその詳細への参照は、特許請求の範囲の範囲を限定することを意図するものではない。当業者にとっては、本願発明の意図及び範囲を逸脱することなく例示として選択した実施例の変形を行うことができることは明白である。
【００３６】
特に、当業者にとって、本願発明の装置をさまざまな異なる方法によって実行することができ、上記の装置は本願発明の望ましい実施例の例示のためであり限定するためのものではないということは明白である。例えば、ここで開示したさまざまな構成要素の値、電流レベル及び電圧レベルを変更することは本願発明の範囲内にある。
【図面の簡単な説明】
【図１】 図１は、従来技術のファーストイーサネットブリッジを示す。
【図２】 図２は、ローカルエリアネットワークにおいて送信メディアをインタフェース接続するための本願発明に係る回路を示す。
【図３】 図３は、本願発明係る回路の詳細な図である。
【図４】 図４は、１００ＢＡＳＥ−ＴＸ物理層装置のブロック図である。
【図５】 図５は、１００ＢＡＳＥ−ＦＸ物理層装置のブロック図である。
Claims (33)
- 送信メディアをインタフェース接続する方法であって、
ａ．第１送信メディアからデータ信号を受信し、そのデータ信号からクロック信号を抽出するために第１物理層装置を提供する工程と、
ｂ．前記第１物理層装置からデータ信号を受信し、そのデータ信号を第２送信メディアに送信するために第２物理層装置を提供する工程と、
ｃ．前記第１及び第２物理層装置の間で前記データ信号をバッファ保存することなく該データ信号を前記第１物理層装置から前記第２物理層装置に伝達する工程と、
ｄ．前記抽出されたクロック信号を前記第２物理層装置に提供する工程とを含む方法。 - 請求項１の方法において、前記第１物理層装置は前記データ信号にシリアルからパラレルへの変換を実行し、前記第２物理層装置は前記データ信号にパラレルからシリアルへの変換を実行する方法。
- 請求項１の方法において、前記第１物理層装置及び第２物理層装置の各々はメディア非従属インタフェース（ＭＩＩ）を備え、それは電気電子技術者学会（ＩＥＥＥ）によって公表されて８０２.３と指定されている規格に従って作動するように設計されている方法。
- 請求項３の方法において、前記データ信号を前記第１物理層装置から前記第２物理層装置に伝達する工程は、前記第１及び第２物理層装置の各々のＭＩＩインタフェースを介して実行される方法。
- 請求項３の方法において、前記第１物理層装置及び第２物理層装置の各々は集積回路として提供される方法。
- 請求項１の方法において、前記第１送信メディア及び第２送信メディアの各々は、光ファイバーケーブル及び撚り線対のケーブルからなるグループから選択された種類であり、前記第１送信メディアは前記第２送信メディアの種類とは異なる方法。
- 請求項１の方法において、前記第１送信メディア及び第２送信メディアの各々は、光ファイバーケーブル及び撚り線対のケーブルからなるグループから選択された種類であり、前記第１送信メディアは前記第２送信メディアの種類と同一である方法。
- 請求項１の方法において、前記抽出されたクロック信号を前記第２物理層装置に提供する前記工程は、前記第１物理層装置が前記第１送信メディアから前記データ信号を能動的に受信しているときのみに実行され、また、さらに、固定周波数のクロック信号を他の時間に前記第２物理層装置に提供する工程を含む方法。
- 請求項８の方法において、前記第１物理層装置及び第２物理層装置の各々はメディア非従属インタフェース（ＭＩＩ）を備え、それは電気電子技術者学会（ＩＥＥＥ）によって公表されて８０２.３と指定されている規格に従って作動するように設計されている方法。
- 請求項９の方法において、前記データ信号を前記第１物理層装置から前記第２物理層装置に伝達する工程は、前記第１及び第２物理層装置の各々のＭＩＩインタフェースを介して実行される方法。
- 請求項８の方法において、さらに、クロック信号を前記第２物理層装置に提供する工程と、前記固定周波数のクロック信号を前記第２物理層装置に提供する工程とを選択するためにマルチプレクサ論理回路を提供する方法。
- 請求項１１の方法において、前記第１物理層装置は、該第１物理層装置が前記第１送信メディアから前記データ信号を能動的に受信しているか否かを表すステータス出力信号を発生し、また、さらに、該ステータス出力信号を前記マルチプレクサ論理回路の選択入力に提供する工程を含む方法。
- 請求項１２の方法において、さらに、前記ステータス出力信号の変化と、前記第１マルチプレクサ論理回路への該ステータス出力信号の変化の告知との間に遅延をもたせる工程を含む方法。
- 送信メディアをインタフェース接続する回路であって、
ａ．第１送信メディアからデータ信号を受信し、そのデータ信号からクロック信号を抽出するための第１物理層装置と、
ｂ．該第１物理層装置から前記データ信号を受信する第２物理層装置であって、前記データ信号を該第１及び第２物理層装置の間でバッファ保存することなく該データ信号を第２送信メディアに伝達し、前記第１物理層装置が前記第１送信メディアから前記データ信号を能動的に受信するときに、該第２物理層装置が前記第１物理層装置から前記抽出されたクロック信号を受信し、さらに、該第２物理層装置が他の時間においては固定周波数のクロック信号を受信する、第２物理層装置とを備える回路。 - 請求項１４の回路において、前記第１物理層装置は前記データ信号にシリアルからパラレルへの変換を実行し、前記第２物理層装置は前記データ信号にパラレルからシリアルへの変換を実行する回路。
- 請求項１４の回路において、前記第１物理層装置及び第２物理層装置の各々はメディア非従属インタフェース（ＭＩＩ）を備え、それは電気電子技術者学会（ＩＥＥＥ）によって公表されて８０２.３と指定されている規格に従って作動するように設計されている回路。
- 請求項１４の回路において、前記第１送信メディア及び第２送信メディアの各々は、光ファイバーケーブル及び撚り線対のケーブルからなるグループから選択された種類であり、前記第１送信メディアは前記第２送信メディアの種類とは異なる回路。
- 請求項１４の回路において、前記第１送信メディア及び第２送信メディアの各々は、光ファイバーケーブル及び撚り線対のケーブルからなるグループから選択された種類であり、前記第１送信メディアは前記第２送信メディアの種類と同一である回路。
- 請求項１４の回路において、さらに、前記第２物理層装置に接続されたマルチプレクサ論理回路を備え、該マルチプレクサ論理回路は、クロック信号を前記第２物理層装置に提供することと、前記固定周波数のクロック信号を前記第２物理層装置に提供することとを選択する回路。
- 請求項１９の回路において、前記第１物理層装置及び第２物理層装置の各々はメディア非従属インタフェース（ＭＩＩ）を備え、それは電気電子技術者学会（ＩＥＥＥ）によって公表されて８０２.３と指定されている規格に従って作動するように設計されている回路。
- 請求項１９の回路において、前記第１物理層装置は、該第１物理層装置が前記第１送信メディアから前記データ信号を能動的に受信しているか否かを表すステータス出力信号を発生し、該ステータス出力信号は前記マルチプレクサ論理回路の選択入力に接続される回路。
- 請求項２１の回路において、さらに、前記ステータス出力信号の変化と、前記第 1 マルチプレクサ論理回路への該ステータス出力信号の告知との間に遅延をもたせる遅延ブロックを含む回路。
- 送信メディアをインタフェース接続する回路であって、
ａ．第１送信メディアからデータ信号を受信し、そのデータ信号からクロック信号を抽出するための第１物理層装置であって、 該第１物理層装置がメディア非従属インタフェース（ＭＩＩ）を備え、それは電気電子技術者学会（ＩＥＥＥ）によって公表されて８０２.３と指定されている規格に従って作動するように設計されている第１物理層装置と、
ｂ．前記ＭＩＩを介して前記データ信号を受信する第２物理層装置であって、前記第１及び第２物理層装置の間で前記データ信号をバッファ保存することなく、さらに、前記データ信号を第２送信メディアに送信し、該第２物理層装置が前記第１物理層装置から前記抽出されたクロック信号を受信する第２物理層装置とを備える回路。 - 請求項２３の回路において、前記第１送信メディア及び第２送信メディアの各々は、光ファイバーケーブル及び撚り線対のケーブルからなるグループから選択された種類であり、前記第１送信メディアは前記第２送信メディアの種類とは異なる回路。
- 請求項２３の回路において、前記第１送信メディア及び第２送信メディアの各々は、光ファイバーケーブル及び撚り線対のケーブルからなるグループから選択された種類であり、前記第１送信メディアは前記第２送信メディアの種類と同一である回路。
- 請求項２３の回路において、さらに、前記第２物理層装置に接続されたマルチプレクサ論理回路を備え、該マルチプレクサ論理回路は、クロック信号を前記第２物理層装置に提供することと、前記固定周波数のクロック信号を前記第２物理層装置に提供することとを選択する回路。
- 請求項２６の回路において、前記第１物理層装置は、該第１物理層装置が前記第１送信メディアから前記データ信号を能動的に受信しているか否かを表すステータス出力信号を発生し、該ステータス出力信号は前記マルチプレクサ論理回路の選択入力に接続される回路。
- 請求項２７の回路において、さらに、前記ステータス出力信号の変化と、前記第 1 マルチプレクサ論理回路への該ステータス出力信号の告知との間に遅延をもたせる遅延ブロックを含む回路。
- 第１送信メディアを第２送信メディアにインタフェース接続する回路であって、
ａ．前記第１送信メディアと通信する第１トランシーバであって、第１クロック入力端子及び第１クロック出力端子を備え、該第１クロック出力端子に発生した第１抽出クロック信号が、該第１トランシーバによって前記第１送信メディアから受信される第１データ信号から抽出される、第１トランシーバと、
ｂ．前記第２送信メディアと通信し、前記第１トランシーバと通信するために該第１トランシーバに接続された第２トランシーバであって、第２クロック入力端子及び第２クロック出力端子を備え、該第２クロック出力端子に発生した第２クロック信号が、該第２トランシーバによって前記第２送信メディアから受信されるデータ信号から抽出される、第２トランシーバと、
ｃ．前記データ信号が前記第２送信メディアから受信されているか否かに応じて、前記第１クロック入力端子に、第１基準クロック信号又は第２クロック信号を選択する第１選択回路と、
ｄ．第２基準クロック信号又は第２クロック信号を結合することを選択する第２選択回路とを備える回路。 - 請求項２９の回路において、前記第１送信メディア及び第２送信メディアの各々は、光ファイバーケーブル及び撚り線対のケーブルからなるグループから選択された種類であり、前記第１送信メディアは前記第２送信メディアの種類とは異なる回路。
- 請求項２９の回路において、前記第１トランシーバは１００ＢＡＳＥ‐ＦＸ規格に従って前記第１送信メディアと通信する回路。
- 請求項３１の回路において、前記第２トランシーバは１００ＢＡＳＥ‐ＴＸ規格に従って前記第２送信メディアと通信する回路。
- 請求項２９の回路において、前記第１送信メディア及び第２送信メディアの各々は、光ファイバーケーブル及び撚り線対のケーブルからなるグループから選択された種類であり、前記第１送信メディアは前記第２送信メディアの種類と同一である回路。」
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