JP4073321B2 - データ処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はマイクロコンピュータを使用したデータ処理装置に係り、特にゲートアレイを使用したデータ処理装置に関する。
【０００２】
【従来の技術】
特開２０００ー１７４７８６号公報には、マイクロコンピュータを使用したデータ処理装置が記載されている。マイクロコンピュータは数多くの応用に適応することができるように設計されるために数多くの入出力（Ｉ／Ｏ）部を標準的に備えており、応用によっては入出力（Ｉ／Ｏ）部の利用効率が非常に低い。これを回避するために、マイクロコンピュータのメーカーは数多くの品種を展開している。
【０００３】
このような問題を解決する為に、必要なＣＰＵ（Central Processing Unit）、入出力（Ｉ／Ｏ）部、メモリなどを顧客の要求に応じて組み合わせて必要最小限のマイクロコンピュータを製作するセルベースＩＣ（Integrated Circuit）のような手法も行われている。しかしその開発期間、開発工数、開発費用は莫大なものになり少量多品種の製品には適応するのが難しかった。
【０００４】
マイクロコンピュータを利用したデータ処理装置は、マイクロコンピュータの処理能力の限界から高速処理を要求する応用には限界があり、高速処理を要求するデータ処理部分はゲートアレイなどを組み合わせて補完していた。また、一般的でない通信プロトコルを利用しようとする場合には、一般にマイクロコンピュータにはそのためのハードウエアが実装されていないため、やはりゲートアレイなどを組み合わせて補完せざるを得なかった。
特開平１１ー３２８００２公報には、マイクロコンピュータとゲートアレイを組み合わせたデータ処理装置が記載されている。
【０００５】
【特許文献１】
特開２０００ー１７４７８６号公報
【特許文献２】
特開平１１―３２８００２公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ゲートアレイを使用したデータ処理装置はプログラムの実装が困難で、複雑な処理を小規模に実現することは容易でなかった。また、処理内容の変更やデバックを行う場合に半導体チップの製造工程にまで戻るため、スループットが非常に長くなった。この為、ゲートアレイは一般に単一機能を実現し、マイクロコンピュータの補助的な形での使用が多かった。
【０００７】
本発明の目的は、小型化が可能であり、開発工数が短く、汎用性が高いデータ処理装置を提供することにある。
本発明はプログラムの実装が可能なゲートアレイを使用したデータ処理装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するためには、本発明によるデータ処理装置ではゲートアレイと不揮発性メモリは１つの半導体チップに集積化されて搭載されている。
【０００９】
【発明の実施の形態】
図１、図２及び図３を参照して本発明によるデータ処理装置の第１の例を説明する。まず、図１を参照して、本発明のデータ処理装置の第１の例の構成を説明する。本例のデータ処理装置は、プログラムの実行を管理するプログラムカウンタ１１と、プログラムを格納しプログラムカウンタ１１の出力によってプログラムコードを出力する不揮発性メモリ２１と、不揮発性メモリ２１より出力されるプログラムコードによって予め決められたデータ処理を行うデータ処理部３１と、データ処理部３１に接続されたＲＡＭ（Random Access Memory）４１と、アナログ電圧をデジタル信号に変換するＡＤ変換器５１と、デジタル信号をアナログ信号に変換するＤＡ変換器６１と、外部信号を入力する入力ポート７１と、デジタル信号を出力する出力ポート８１と、を含む。
【００１０】
次に、図２を参照して、本発明のデータ処理装置の第１の例のデータ処理部３１の構成について説明する。本例のデータ処理部３１は、データを一時的に保持するレジスタ２０１と、不揮発性メモリ２１より出力されるプログラムコードによって実行と停止が管理されるミクロ処理部２１１、２１２、２１３と、常に動作するマクロ処理部２１４、２１５、２１６、２１７と、不揮発性メモリ２１より出力されるプログラムコードによってレジスタ２０１の出力を切り換えるセレクタ２０２と、不揮発性メモリ２１より出力されるプログラムコードによってレジスタ２０１の入力を切り換えるセレクタ２０３と、を含む。
【００１１】
ミクロ処理部２１１、２１２、２１３はプログラムカウンタ１１のカウントアップに応じて実行し、レジスタ２０１の内容とＲＡＭ４１の所定のアドレスの内容を加算してレジスタ２０１へ転送する処理、レジスタ２０１の内容をＲＡＭ４１の所定のアドレスへ転送する処理等を行う。即ち、プログラムの命令セットの個々の命令を具現化する。
【００１２】
マクロ処理部２１４、２１５、２１６、２１７は常に動作し、より複雑な処理を行う。例えば、第１のマクロ処理部２１４はＡＤ変換器５１の出力を積分し、第２のマクロ処理部２１５は入力ポート７１から入力されたデータのシリアル・パラレル変換を行い、第３のマクロ処理部２１６はＲＡＭ４１の所定のアドレスの内容をＤＡ変換器６１へ出力し、第４のマクロ処理部２１７は出力ポート８１へパルス幅変調（ＰＷＭ）信号を出力する。このようにマクロ処理部２１４、２１５、２１６、２１７は、ミクロ処理を繰り返して実行するのでは高速で対応できない処理、入力及び出力（Ｉ／Ｏ）処理等を実行する。
【００１３】
図３を参照して本発明のデータ処理装置の第１の例の半導体チップへの実装例を説明する。本例の半導体チップ１０１は、不揮発性メモリ２１、ＲＡＭ４１、ＡＤ変換器５１、ＤＡ変換器６１、入力ポート７１、出力ポート８１及びゲートアレイ９１を有し、これらはマイクロコンピュータを構成している。本例の半導体チップ１０１を図１のデータ処理装置と比較すると、プログラムカウンタ１１及びデータ処理部３１はゲートアレイ９１によって実現されている。
【００１４】
本例のデータ処理装置では、図３に示すように、半導体チップ１０１上にゲートアレイ９１ばかりでなく不揮発性メモリ２１を搭載する。不揮発性メモリ２１にプログラムを実装することができるため、以下のようの利点がある。
【００１５】
まず、第１の利点は、ゲート規模を小さくし、半導体チップを小型化することが可能であることである。従来のデータ処理装置に用いられるマイクロコンピュータでは、不揮発性メモリを搭載していないため、プログラムを実装することが困難であった。従って、論理回路を処理毎に物理的に並べていく手法をとっていた。この為、動作速度は速いが、非常に動作率の低い処理に対しても論理回路を物理的に配置する必要があり、論理回路の利用効率が低くゲート規模の増加を招いていた。
【００１６】
本発明によると、不揮発性メモリにプログラムを実装することができるため、動作率の低い処理に対して論理回路を物理的に配置する必要が無く、論理回路の利用効率を高くすることが可能である。従って、ゲート規模を小さくすることができる。また、半導体チップから見た場合にも未使用領域が少ないため、チップサイズの小型化が図れる。
【００１７】
また、従来のマイクロコンピュータの入出力（Ｉ／Ｏ）処理では各種用途に対応するために、動作モードを何種類も設け全ての事情に対応することができるような設計を行っているが、本例のデータ処理装置では専用の設計を行うことによってチップサイズの小型化を実現することができる。
【００１８】
第２の利点は、製作後の仕様変更やデバックも、ほとんどの場合、揮発性メモリに書き込むプログラムの内容を変更することによって対応できる。従って、開発工数、開発費用をセルベースＩＣと比べると大きく短縮することができる。
【００１９】
また、第３の利点は、汎用性の高い半導体チップを提供することができることである。本例のデータ処理装置は半導体チップによって構成されているため、これをマスターチップとして、ゲートアレイ９１の配線の変更と不揮発性メモリ２１へ書き込む情報によって、任意のデータ処理を実現することができる。
【００２０】
例えば、マイクロコンピュータの命令に相当するミクロ処理の内容を任意に設定することができる。即ち、データ処理装置のデータ処理の内容に応じて最適な命令セットを供給することができる。更に、マイクロコンピュータの入出力（Ｉ／Ｏ）処理に相当するマクロ処理の内容も任意に設定することができる。即ち、データ処理装置のデータ処理の内容に応じて最適な入出力（Ｉ／Ｏ）処理を供給することができる。
【００２１】
こうして、ＡＤ変換器、ＤＡ変換器などを装備した１チップマイクロコンピュータと同等の使い勝手と、開発の容易性を実現し、セルベースＩＣと同等のチップサイズと小型化と入出力（Ｉ／Ｏ）部の融通性を実現することができる。
【００２２】
第４の利点は、高速に動作する付属論理回路を容易に実装することができるため、データ処理をより高速に実現できることである。
【００２３】
次に、図４、図５及び図６を参照して本発明によるデータ処理装置の第２の例を説明する。まず、図４を参照して、本発明のデータ処理装置の第２の例を含む制御系の構成を説明する。本例の制御系は、制御対象であるモータ４０１と、モータ４０１の角度を検出する角度センサ４０２と、角度センサ４０２の出力を入力し外部からの通信信号を受信してモータ４０１の回転角度を制御する制御装置、即ち、データ処理装置４０３とを含む。
【００２４】
本例のデータ処理装置４０３は、角度センサ４０２の信号をデジタル化するＡＤ変換器５２と、モータ４０１へ制御信号を与えるＤＡ変換器６２と、データ処理を行うデータ処理部３２とを含む。
【００２５】
図５を参照して本発明のデータ処理装置の第２の例のデータ処理部３２における制御プログラムの処理を説明する。本例の制御プログラムは次の３種類の割り込み処理を有する。まず第１はリスタート割り込みである。リスタート割り込みは、初期化処理と無限ループで実行される処理Ａを含む。処理Ａは、例えば、リセット後の動作であってよい。第２はタイマ割り込みであり、処理Ｂを含む。処理Ｂは、例えば、タイマからの信号によってモータを駆動することである。第３は通信割り込みであり、通信処理を実現する処理Ｃを含む。処理Ｃは、例えば、外部からの命令をＬＡＮ経由にて入力し、ギヤ位置を所定値に配置し、モータの回転速度を所定値に設定することである。
【００２６】
図６を参照して本発明のデータ処理装置の第２の例の構成例を説明する。本例のデータ処理装置は、図４のデータ処理装置４０３の構成と基本的に同一であるが、特に、図５の３つの割り込み処理を実行するためにスケジューラ６０２が設けられている。本例のデータ処理装置は、リスタート信号、タイマ６０１からのタイマ割り込み信号、通信装置６０３からの通信完了割り込み信号を入力し、各データ処理のスケジューリングをするスケジューラ６０２と、プログラムの実行を管理するプログラムカウンタ１２と、プログラムを格納しプログラムカウンタ１２の出力によってプログラムコードを出力する不揮発性メモリ２２と、不揮発性メモリ２２の出力に応じてプログラムコードによって予め決められたデータ処理を行うデータ処理部３２と、データ処理部３２に接続されたＲＡＭ４２と、角度センサ４０２からのアナログ信号をデジタル信号に変換するＡＤ変換器５２と、モータ４０１へ制御信号を出力するＤＡ変換器６２と、を有する。
本例では、第１の例のデータ処理装置にスケジューラ６０２を設けることによって、従来のマイクロコンピュータのように割り込み処理に対応することができる。
【００２７】
次に、図７、図８、図９及び図１０を参照して本発明によるデータ処理装置の第３の例を説明する。まず、図７を参照して、本発明のデータ処理装置の第３の例の構成を説明する。本例のデータ処理装置は、コンフィグレーションデータによって任意の論理回路を構成する書き換え可能ゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）９３と、書き換え可能ゲートアレイ９３のコンフィグレーションデータを管理する制御回路７０１と、書き換え可能ゲートアレイ９３のコンフィグレーションデータを記憶する不揮発性メモリ２３と、書き換え可能ゲートアレイ９３に接続されたＲＡＭ４３と、アナログ電圧をデジタル信号に変換するＡＤ変換器５３と、外部信号を入力する入力ポート７３と、ＡＤ変換器５３及び入力ポート７３を書き換え可能ゲートアレイ９３へ接続するか否かを管理するセレクタ７０２と、デジタル信号をアナログ信号に変化するＤＡ変換器６３と、デジタル信号を出力する出力ポート８３と、ＤＡ変換器６３及び出力ポート８３へ出力するデータを保持するレジスタ７０３とを有する。
【００２８】
図８及び図９を参照して、本例のデータ処理装置の動作を説明する。本例のデータ処理装置は２つのミクロ処理Ａ、Ｂを時分割によって順次実行する。ミクロ処理は、書き換え可能ゲートアレイ９３のコンフィグレーションデータを書き換えることによって実現される。
【００２９】
まずステップＳ１にて、制御回路７０１は、不揮発性メモリ２３に記憶された第１のミクロ処理Ａのためのコンフィグレーションデータを書き換え可能ゲートアレイ９３に書き込む。書き換え可能ゲートアレイ９３は、ステップＳ２にて、第１のミクロ処理Ａを実行し、ステップＳ３にて、処理結果のデータをＲＡＭ４３へ待避する。ステップＳ４にて、制御回路７０１は、不揮発性メモリ２３に記憶された第２のミクロ処理部Ｂのためのコンフィグレーションデータを書き換え可能ゲートアレイ９３に書き込む。書き換え可能ゲートアレイ９３は、ステップＳ５にて、第２のミクロ処理Ｂを実行し、ステップＳ６にて、処理結果のデータをＲＡＭ４３へ待避する。
【００３０】
これらの動作を繰り返すことによって、本例のデータ処理装置は２つのミクロ処理Ａ、Ｂを順次実行する。なお、セレクタ７０２は、書き換え可能ゲートアレイ９３が第１のミクロ処理Ａを実行していない時、即ち、コンフィグレーションデータの書き換え期間や第２のミクロ処理Ｂを実行している時には、ＡＤ変換器５３及び入力ポート７３を書き換え可能ゲートアレイ９３より切り離し、書き換え可能ゲートアレイ９３の動作に問題が生じないようにしている。また、レジスタ７０３も同様に第２のミクロ処理Ｂが実行されていないときには、ＤＡ変換器６３及び出力ポート８３を書き換え可能ゲートアレイ９３から切り離し、ＤＡ変換器６３及び出力ポート８３の出力がコンフィグレーションデータの書き換え時に不都合な動作をしないようにしている。
【００３１】
次に、本例のデータ処理装置の利点について説明する。本例のように実行すべき処理を２つのミクロ処理Ａ、Ｂに分割し、時分割で実行することによって、書き換え可能ゲートアレイ９３の規模を半分にすることができる。実行すべき処理をミクロ処理Ａ、Ｂに分割しないで実行する場合、書き換え可能ゲートアレイ９３の規模は２倍になる。時分割の回数を更に増やすことによって書き換え可能ゲートアレイ９３の規模を更に小さくすることができる。
【００３２】
本例のデータ処理装置では、単一の書き換え可能ゲートアレイ９３によってコンフィグレーションデータを書き換え、次々と異なるミクロ処理を繰り返す。即ち、小規模な書き換え可能ゲートアレイによって、より多くの処理を実行することができ、書き換え可能ゲートアレイの小型化を図ることができる。
【００３３】
図１０を参照して本発明のデータ処理装置の第３の例の半導体チップへの実装例を説明する。本例の半導体チップ１０３は不揮発性メモリ２３、ＲＡＭ４３、ＡＤ変換器５３、ＤＡ変換器６３、入力ポート７３、出力ポート８３、書き換え可能ゲートアレイ９３及び制御回路７０１を有し、これらはマイクロコンピュータを構成している。
【００３４】
この半導体チップ１０３をマスターチップとして、不揮発性メモリ２３へ書き込む情報によって、任意のデータ処理を実現することができる。即ち、このような半導体チップ１０３をマスターチップとして供給することによって不揮発性メモリのデータを変更するだけで必要なデータ処理を実現するデータ処理装置の設計ができる。それによって、ＡＤ変換器、ＤＡ変換器などを装備した１チップマイクロコンピュータと同等の使い勝手と、開発の容易性を実現することができ、更に、セルベースＩＣと同等のチップサイズの小型化と入出力（Ｉ／Ｏ）部の融通性を実現することができる。
【００３５】
次に、図１１を参照して本発明によるデータ処理装置の開発装置の第１の例について説明する。先ず、既存のマイクロコンピュータと既存のマイクロコンピュータのＯＳ(Operating System)の環境、即ち１次開発環境１１１にて、既存のマイクロコンピュータの制御プログラムの開発１１２を行う。次に、既存のマイクロコンピュータの入出力（Ｉ／Ｏ）部の定義情報１１３と既存のマイクロコンピュータのＯＳの定義情報１１４と開発した既存のマイクロコンピュータの制御プログラム１１５を変換ツール１１６に入力する。変換ツール１１６より、図１、図２及び図３に示した第１の例によるデータ処理装置のゲートアレイ部の配線記述１１７と不揮発性メモリのデータ１１８が出力される。
【００３６】
次に変換ツール１１６の動作について説明する。変換ツールは最も単純には既存のマイクロコンピュータのハードウエアの論理回路の内容をそのままゲートアレイ部の配線記述として出力し、制御プログラムの内容をそのまま不揮発性メモリのデータとして出力してよい。しかしながら、最適化を図るために変換ツールは次のことを行う。まず第１は動作率が０の論理回路の削除、第２は動作率の低い論理回路のプログラムコード化、第３は制御プログラムで複数回使用される同一コードのミクロ処理部化である。以上のことを行い変換ツールは論理回路とプログラムの最適化を行う。
【００３７】
次に、図１２を参照して、本発明によるデータ処理装置の開発装置の第２の例について説明する。先ず、既存のマイクロコンピュータと既存のマイクロコンピュータのＯＳの環境、即ち１次開発環境１１１にて、既存のマイクロコンピュータの制御プログラムの開発１１２を行う。次に、既存のマイクロコンピュータの入出力（Ｉ／Ｏ）部の定義情報１１３と既存のマイクロコンピュータのＯＳの定義情報１１４と開発した既存のマイクロコンピュータの制御プログラム１１５を変換ツール１１６に入力する。変換ツール１１６より、図７、図８及び図９に示した第３の例によるデータ処理装置の不揮発性メモリのデータ１１８が出力される。
【００３８】
本発明によるデータ処理装置の開発装置は、既存のマイクロコンピュータの開発環境を利用可能にすることができるので、既存のマイクロコンピュータと既存のマイクロコンピュータの開発環境を利用して実機レベルの動作確認、デバッグを行い、容易に本発明の半導体チップを製作することができる。
【００３９】
以上本発明の実施の形態を説明したが、本発明は上述の例に限定されるものではなく、特許請求の範囲に記載された発明の範囲にて様々な変形が可能であることは当業者に理解されよう。
【００４０】
【発明の効果】
本発明によれば、小型化が可能であり、開発工数が短く、汎用性が高いデータ処理装置を提供することができる効果がある。
【図面の簡単な説明】
【図１】本発明のデータ処理装置の第１の例の構成を示す図である。
【図２】本発明のデータ処理装置の第１の例のデータ処理部の構成を示す図である。
【図３】本発明のデータ処理装置の第１の例の半導体チップのレイアウトを示す図である。
【図４】本発明のデータ処理装置の第２の例を含む制御系の構成を示す図である。
【図５】本発明のデータ処理装置の第２の例の割り込み処理の内容を説明するための説明図である。
【図６】本発明のデータ処理装置の第２の例の構成を示す図である。
【図７】本発明のデータ処理装置の第３の例の構成を示す図である。
【図８】本発明のデータ処理装置の第３の例の動作を示す図である。
【図９】本発明のデータ処理装置の第３の例の動作シーケンスを示す図である。
【図１０】本発明のデータ処理装置の第３の例の半導体チップのレイアウトを示す図である。
【図１１】本発明のデータ処理装置の開発装置の第１の例の処理を示す図である。
【図１２】本発明のデータ処理装置の開発装置の第２の例の処理を示す図である。
【符号の説明】
１１、１２…プログラムカウンタ ２１、２２、２３…不揮発性メモリ ３１、３２…データ処理部 ４１、４２、４３…ＲＡＭ ５１、５２、５３…ＡＤ変換器 ６１、６２、６３…ＤＡ変換器 ７１、７３…入力ポート ８１、８３…出力ポート ９１…ゲートアレイ ９３…書き換え可能ゲートアレイ １０１、１０３…半導体チップ ２０１…レジスタ ２０２、２０３…セレクタ ２１１、２１２、２１３…ミクロ処理部 ２１４、２１５、２１６、２１７…マクロ処理部 ４０１…モータ ４０２…角度センサ ４０３…データ処理装置 ６０１…タイマ ６０２…スケジューラ ６０３…通信装置 ７０１…制御回路 ７０２…セレクタ ７０３…レジスタ
【発明の属する技術分野】
本発明はマイクロコンピュータを使用したデータ処理装置に係り、特にゲートアレイを使用したデータ処理装置に関する。
【０００２】
【従来の技術】
特開２０００ー１７４７８６号公報には、マイクロコンピュータを使用したデータ処理装置が記載されている。マイクロコンピュータは数多くの応用に適応することができるように設計されるために数多くの入出力（Ｉ／Ｏ）部を標準的に備えており、応用によっては入出力（Ｉ／Ｏ）部の利用効率が非常に低い。これを回避するために、マイクロコンピュータのメーカーは数多くの品種を展開している。
【０００３】
このような問題を解決する為に、必要なＣＰＵ（Central Processing Unit）、入出力（Ｉ／Ｏ）部、メモリなどを顧客の要求に応じて組み合わせて必要最小限のマイクロコンピュータを製作するセルベースＩＣ（Integrated Circuit）のような手法も行われている。しかしその開発期間、開発工数、開発費用は莫大なものになり少量多品種の製品には適応するのが難しかった。
【０００４】
マイクロコンピュータを利用したデータ処理装置は、マイクロコンピュータの処理能力の限界から高速処理を要求する応用には限界があり、高速処理を要求するデータ処理部分はゲートアレイなどを組み合わせて補完していた。また、一般的でない通信プロトコルを利用しようとする場合には、一般にマイクロコンピュータにはそのためのハードウエアが実装されていないため、やはりゲートアレイなどを組み合わせて補完せざるを得なかった。
特開平１１ー３２８００２公報には、マイクロコンピュータとゲートアレイを組み合わせたデータ処理装置が記載されている。
【０００５】
【特許文献１】
特開２０００ー１７４７８６号公報
【特許文献２】
特開平１１―３２８００２公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ゲートアレイを使用したデータ処理装置はプログラムの実装が困難で、複雑な処理を小規模に実現することは容易でなかった。また、処理内容の変更やデバックを行う場合に半導体チップの製造工程にまで戻るため、スループットが非常に長くなった。この為、ゲートアレイは一般に単一機能を実現し、マイクロコンピュータの補助的な形での使用が多かった。
【０００７】
本発明の目的は、小型化が可能であり、開発工数が短く、汎用性が高いデータ処理装置を提供することにある。
本発明はプログラムの実装が可能なゲートアレイを使用したデータ処理装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するためには、本発明によるデータ処理装置ではゲートアレイと不揮発性メモリは１つの半導体チップに集積化されて搭載されている。
【０００９】
【発明の実施の形態】
図１、図２及び図３を参照して本発明によるデータ処理装置の第１の例を説明する。まず、図１を参照して、本発明のデータ処理装置の第１の例の構成を説明する。本例のデータ処理装置は、プログラムの実行を管理するプログラムカウンタ１１と、プログラムを格納しプログラムカウンタ１１の出力によってプログラムコードを出力する不揮発性メモリ２１と、不揮発性メモリ２１より出力されるプログラムコードによって予め決められたデータ処理を行うデータ処理部３１と、データ処理部３１に接続されたＲＡＭ（Random Access Memory）４１と、アナログ電圧をデジタル信号に変換するＡＤ変換器５１と、デジタル信号をアナログ信号に変換するＤＡ変換器６１と、外部信号を入力する入力ポート７１と、デジタル信号を出力する出力ポート８１と、を含む。
【００１０】
次に、図２を参照して、本発明のデータ処理装置の第１の例のデータ処理部３１の構成について説明する。本例のデータ処理部３１は、データを一時的に保持するレジスタ２０１と、不揮発性メモリ２１より出力されるプログラムコードによって実行と停止が管理されるミクロ処理部２１１、２１２、２１３と、常に動作するマクロ処理部２１４、２１５、２１６、２１７と、不揮発性メモリ２１より出力されるプログラムコードによってレジスタ２０１の出力を切り換えるセレクタ２０２と、不揮発性メモリ２１より出力されるプログラムコードによってレジスタ２０１の入力を切り換えるセレクタ２０３と、を含む。
【００１１】
ミクロ処理部２１１、２１２、２１３はプログラムカウンタ１１のカウントアップに応じて実行し、レジスタ２０１の内容とＲＡＭ４１の所定のアドレスの内容を加算してレジスタ２０１へ転送する処理、レジスタ２０１の内容をＲＡＭ４１の所定のアドレスへ転送する処理等を行う。即ち、プログラムの命令セットの個々の命令を具現化する。
【００１２】
マクロ処理部２１４、２１５、２１６、２１７は常に動作し、より複雑な処理を行う。例えば、第１のマクロ処理部２１４はＡＤ変換器５１の出力を積分し、第２のマクロ処理部２１５は入力ポート７１から入力されたデータのシリアル・パラレル変換を行い、第３のマクロ処理部２１６はＲＡＭ４１の所定のアドレスの内容をＤＡ変換器６１へ出力し、第４のマクロ処理部２１７は出力ポート８１へパルス幅変調（ＰＷＭ）信号を出力する。このようにマクロ処理部２１４、２１５、２１６、２１７は、ミクロ処理を繰り返して実行するのでは高速で対応できない処理、入力及び出力（Ｉ／Ｏ）処理等を実行する。
【００１３】
図３を参照して本発明のデータ処理装置の第１の例の半導体チップへの実装例を説明する。本例の半導体チップ１０１は、不揮発性メモリ２１、ＲＡＭ４１、ＡＤ変換器５１、ＤＡ変換器６１、入力ポート７１、出力ポート８１及びゲートアレイ９１を有し、これらはマイクロコンピュータを構成している。本例の半導体チップ１０１を図１のデータ処理装置と比較すると、プログラムカウンタ１１及びデータ処理部３１はゲートアレイ９１によって実現されている。
【００１４】
本例のデータ処理装置では、図３に示すように、半導体チップ１０１上にゲートアレイ９１ばかりでなく不揮発性メモリ２１を搭載する。不揮発性メモリ２１にプログラムを実装することができるため、以下のようの利点がある。
【００１５】
まず、第１の利点は、ゲート規模を小さくし、半導体チップを小型化することが可能であることである。従来のデータ処理装置に用いられるマイクロコンピュータでは、不揮発性メモリを搭載していないため、プログラムを実装することが困難であった。従って、論理回路を処理毎に物理的に並べていく手法をとっていた。この為、動作速度は速いが、非常に動作率の低い処理に対しても論理回路を物理的に配置する必要があり、論理回路の利用効率が低くゲート規模の増加を招いていた。
【００１６】
本発明によると、不揮発性メモリにプログラムを実装することができるため、動作率の低い処理に対して論理回路を物理的に配置する必要が無く、論理回路の利用効率を高くすることが可能である。従って、ゲート規模を小さくすることができる。また、半導体チップから見た場合にも未使用領域が少ないため、チップサイズの小型化が図れる。
【００１７】
また、従来のマイクロコンピュータの入出力（Ｉ／Ｏ）処理では各種用途に対応するために、動作モードを何種類も設け全ての事情に対応することができるような設計を行っているが、本例のデータ処理装置では専用の設計を行うことによってチップサイズの小型化を実現することができる。
【００１８】
第２の利点は、製作後の仕様変更やデバックも、ほとんどの場合、揮発性メモリに書き込むプログラムの内容を変更することによって対応できる。従って、開発工数、開発費用をセルベースＩＣと比べると大きく短縮することができる。
【００１９】
また、第３の利点は、汎用性の高い半導体チップを提供することができることである。本例のデータ処理装置は半導体チップによって構成されているため、これをマスターチップとして、ゲートアレイ９１の配線の変更と不揮発性メモリ２１へ書き込む情報によって、任意のデータ処理を実現することができる。
【００２０】
例えば、マイクロコンピュータの命令に相当するミクロ処理の内容を任意に設定することができる。即ち、データ処理装置のデータ処理の内容に応じて最適な命令セットを供給することができる。更に、マイクロコンピュータの入出力（Ｉ／Ｏ）処理に相当するマクロ処理の内容も任意に設定することができる。即ち、データ処理装置のデータ処理の内容に応じて最適な入出力（Ｉ／Ｏ）処理を供給することができる。
【００２１】
こうして、ＡＤ変換器、ＤＡ変換器などを装備した１チップマイクロコンピュータと同等の使い勝手と、開発の容易性を実現し、セルベースＩＣと同等のチップサイズと小型化と入出力（Ｉ／Ｏ）部の融通性を実現することができる。
【００２２】
第４の利点は、高速に動作する付属論理回路を容易に実装することができるため、データ処理をより高速に実現できることである。
【００２３】
次に、図４、図５及び図６を参照して本発明によるデータ処理装置の第２の例を説明する。まず、図４を参照して、本発明のデータ処理装置の第２の例を含む制御系の構成を説明する。本例の制御系は、制御対象であるモータ４０１と、モータ４０１の角度を検出する角度センサ４０２と、角度センサ４０２の出力を入力し外部からの通信信号を受信してモータ４０１の回転角度を制御する制御装置、即ち、データ処理装置４０３とを含む。
【００２４】
本例のデータ処理装置４０３は、角度センサ４０２の信号をデジタル化するＡＤ変換器５２と、モータ４０１へ制御信号を与えるＤＡ変換器６２と、データ処理を行うデータ処理部３２とを含む。
【００２５】
図５を参照して本発明のデータ処理装置の第２の例のデータ処理部３２における制御プログラムの処理を説明する。本例の制御プログラムは次の３種類の割り込み処理を有する。まず第１はリスタート割り込みである。リスタート割り込みは、初期化処理と無限ループで実行される処理Ａを含む。処理Ａは、例えば、リセット後の動作であってよい。第２はタイマ割り込みであり、処理Ｂを含む。処理Ｂは、例えば、タイマからの信号によってモータを駆動することである。第３は通信割り込みであり、通信処理を実現する処理Ｃを含む。処理Ｃは、例えば、外部からの命令をＬＡＮ経由にて入力し、ギヤ位置を所定値に配置し、モータの回転速度を所定値に設定することである。
【００２６】
図６を参照して本発明のデータ処理装置の第２の例の構成例を説明する。本例のデータ処理装置は、図４のデータ処理装置４０３の構成と基本的に同一であるが、特に、図５の３つの割り込み処理を実行するためにスケジューラ６０２が設けられている。本例のデータ処理装置は、リスタート信号、タイマ６０１からのタイマ割り込み信号、通信装置６０３からの通信完了割り込み信号を入力し、各データ処理のスケジューリングをするスケジューラ６０２と、プログラムの実行を管理するプログラムカウンタ１２と、プログラムを格納しプログラムカウンタ１２の出力によってプログラムコードを出力する不揮発性メモリ２２と、不揮発性メモリ２２の出力に応じてプログラムコードによって予め決められたデータ処理を行うデータ処理部３２と、データ処理部３２に接続されたＲＡＭ４２と、角度センサ４０２からのアナログ信号をデジタル信号に変換するＡＤ変換器５２と、モータ４０１へ制御信号を出力するＤＡ変換器６２と、を有する。
本例では、第１の例のデータ処理装置にスケジューラ６０２を設けることによって、従来のマイクロコンピュータのように割り込み処理に対応することができる。
【００２７】
次に、図７、図８、図９及び図１０を参照して本発明によるデータ処理装置の第３の例を説明する。まず、図７を参照して、本発明のデータ処理装置の第３の例の構成を説明する。本例のデータ処理装置は、コンフィグレーションデータによって任意の論理回路を構成する書き換え可能ゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）９３と、書き換え可能ゲートアレイ９３のコンフィグレーションデータを管理する制御回路７０１と、書き換え可能ゲートアレイ９３のコンフィグレーションデータを記憶する不揮発性メモリ２３と、書き換え可能ゲートアレイ９３に接続されたＲＡＭ４３と、アナログ電圧をデジタル信号に変換するＡＤ変換器５３と、外部信号を入力する入力ポート７３と、ＡＤ変換器５３及び入力ポート７３を書き換え可能ゲートアレイ９３へ接続するか否かを管理するセレクタ７０２と、デジタル信号をアナログ信号に変化するＤＡ変換器６３と、デジタル信号を出力する出力ポート８３と、ＤＡ変換器６３及び出力ポート８３へ出力するデータを保持するレジスタ７０３とを有する。
【００２８】
図８及び図９を参照して、本例のデータ処理装置の動作を説明する。本例のデータ処理装置は２つのミクロ処理Ａ、Ｂを時分割によって順次実行する。ミクロ処理は、書き換え可能ゲートアレイ９３のコンフィグレーションデータを書き換えることによって実現される。
【００２９】
まずステップＳ１にて、制御回路７０１は、不揮発性メモリ２３に記憶された第１のミクロ処理Ａのためのコンフィグレーションデータを書き換え可能ゲートアレイ９３に書き込む。書き換え可能ゲートアレイ９３は、ステップＳ２にて、第１のミクロ処理Ａを実行し、ステップＳ３にて、処理結果のデータをＲＡＭ４３へ待避する。ステップＳ４にて、制御回路７０１は、不揮発性メモリ２３に記憶された第２のミクロ処理部Ｂのためのコンフィグレーションデータを書き換え可能ゲートアレイ９３に書き込む。書き換え可能ゲートアレイ９３は、ステップＳ５にて、第２のミクロ処理Ｂを実行し、ステップＳ６にて、処理結果のデータをＲＡＭ４３へ待避する。
【００３０】
これらの動作を繰り返すことによって、本例のデータ処理装置は２つのミクロ処理Ａ、Ｂを順次実行する。なお、セレクタ７０２は、書き換え可能ゲートアレイ９３が第１のミクロ処理Ａを実行していない時、即ち、コンフィグレーションデータの書き換え期間や第２のミクロ処理Ｂを実行している時には、ＡＤ変換器５３及び入力ポート７３を書き換え可能ゲートアレイ９３より切り離し、書き換え可能ゲートアレイ９３の動作に問題が生じないようにしている。また、レジスタ７０３も同様に第２のミクロ処理Ｂが実行されていないときには、ＤＡ変換器６３及び出力ポート８３を書き換え可能ゲートアレイ９３から切り離し、ＤＡ変換器６３及び出力ポート８３の出力がコンフィグレーションデータの書き換え時に不都合な動作をしないようにしている。
【００３１】
次に、本例のデータ処理装置の利点について説明する。本例のように実行すべき処理を２つのミクロ処理Ａ、Ｂに分割し、時分割で実行することによって、書き換え可能ゲートアレイ９３の規模を半分にすることができる。実行すべき処理をミクロ処理Ａ、Ｂに分割しないで実行する場合、書き換え可能ゲートアレイ９３の規模は２倍になる。時分割の回数を更に増やすことによって書き換え可能ゲートアレイ９３の規模を更に小さくすることができる。
【００３２】
本例のデータ処理装置では、単一の書き換え可能ゲートアレイ９３によってコンフィグレーションデータを書き換え、次々と異なるミクロ処理を繰り返す。即ち、小規模な書き換え可能ゲートアレイによって、より多くの処理を実行することができ、書き換え可能ゲートアレイの小型化を図ることができる。
【００３３】
図１０を参照して本発明のデータ処理装置の第３の例の半導体チップへの実装例を説明する。本例の半導体チップ１０３は不揮発性メモリ２３、ＲＡＭ４３、ＡＤ変換器５３、ＤＡ変換器６３、入力ポート７３、出力ポート８３、書き換え可能ゲートアレイ９３及び制御回路７０１を有し、これらはマイクロコンピュータを構成している。
【００３４】
この半導体チップ１０３をマスターチップとして、不揮発性メモリ２３へ書き込む情報によって、任意のデータ処理を実現することができる。即ち、このような半導体チップ１０３をマスターチップとして供給することによって不揮発性メモリのデータを変更するだけで必要なデータ処理を実現するデータ処理装置の設計ができる。それによって、ＡＤ変換器、ＤＡ変換器などを装備した１チップマイクロコンピュータと同等の使い勝手と、開発の容易性を実現することができ、更に、セルベースＩＣと同等のチップサイズの小型化と入出力（Ｉ／Ｏ）部の融通性を実現することができる。
【００３５】
次に、図１１を参照して本発明によるデータ処理装置の開発装置の第１の例について説明する。先ず、既存のマイクロコンピュータと既存のマイクロコンピュータのＯＳ(Operating System)の環境、即ち１次開発環境１１１にて、既存のマイクロコンピュータの制御プログラムの開発１１２を行う。次に、既存のマイクロコンピュータの入出力（Ｉ／Ｏ）部の定義情報１１３と既存のマイクロコンピュータのＯＳの定義情報１１４と開発した既存のマイクロコンピュータの制御プログラム１１５を変換ツール１１６に入力する。変換ツール１１６より、図１、図２及び図３に示した第１の例によるデータ処理装置のゲートアレイ部の配線記述１１７と不揮発性メモリのデータ１１８が出力される。
【００３６】
次に変換ツール１１６の動作について説明する。変換ツールは最も単純には既存のマイクロコンピュータのハードウエアの論理回路の内容をそのままゲートアレイ部の配線記述として出力し、制御プログラムの内容をそのまま不揮発性メモリのデータとして出力してよい。しかしながら、最適化を図るために変換ツールは次のことを行う。まず第１は動作率が０の論理回路の削除、第２は動作率の低い論理回路のプログラムコード化、第３は制御プログラムで複数回使用される同一コードのミクロ処理部化である。以上のことを行い変換ツールは論理回路とプログラムの最適化を行う。
【００３７】
次に、図１２を参照して、本発明によるデータ処理装置の開発装置の第２の例について説明する。先ず、既存のマイクロコンピュータと既存のマイクロコンピュータのＯＳの環境、即ち１次開発環境１１１にて、既存のマイクロコンピュータの制御プログラムの開発１１２を行う。次に、既存のマイクロコンピュータの入出力（Ｉ／Ｏ）部の定義情報１１３と既存のマイクロコンピュータのＯＳの定義情報１１４と開発した既存のマイクロコンピュータの制御プログラム１１５を変換ツール１１６に入力する。変換ツール１１６より、図７、図８及び図９に示した第３の例によるデータ処理装置の不揮発性メモリのデータ１１８が出力される。
【００３８】
本発明によるデータ処理装置の開発装置は、既存のマイクロコンピュータの開発環境を利用可能にすることができるので、既存のマイクロコンピュータと既存のマイクロコンピュータの開発環境を利用して実機レベルの動作確認、デバッグを行い、容易に本発明の半導体チップを製作することができる。
【００３９】
以上本発明の実施の形態を説明したが、本発明は上述の例に限定されるものではなく、特許請求の範囲に記載された発明の範囲にて様々な変形が可能であることは当業者に理解されよう。
【００４０】
【発明の効果】
本発明によれば、小型化が可能であり、開発工数が短く、汎用性が高いデータ処理装置を提供することができる効果がある。
【図面の簡単な説明】
【図１】本発明のデータ処理装置の第１の例の構成を示す図である。
【図２】本発明のデータ処理装置の第１の例のデータ処理部の構成を示す図である。
【図３】本発明のデータ処理装置の第１の例の半導体チップのレイアウトを示す図である。
【図４】本発明のデータ処理装置の第２の例を含む制御系の構成を示す図である。
【図５】本発明のデータ処理装置の第２の例の割り込み処理の内容を説明するための説明図である。
【図６】本発明のデータ処理装置の第２の例の構成を示す図である。
【図７】本発明のデータ処理装置の第３の例の構成を示す図である。
【図８】本発明のデータ処理装置の第３の例の動作を示す図である。
【図９】本発明のデータ処理装置の第３の例の動作シーケンスを示す図である。
【図１０】本発明のデータ処理装置の第３の例の半導体チップのレイアウトを示す図である。
【図１１】本発明のデータ処理装置の開発装置の第１の例の処理を示す図である。
【図１２】本発明のデータ処理装置の開発装置の第２の例の処理を示す図である。
【符号の説明】
１１、１２…プログラムカウンタ ２１、２２、２３…不揮発性メモリ ３１、３２…データ処理部 ４１、４２、４３…ＲＡＭ ５１、５２、５３…ＡＤ変換器 ６１、６２、６３…ＤＡ変換器 ７１、７３…入力ポート ８１、８３…出力ポート ９１…ゲートアレイ ９３…書き換え可能ゲートアレイ １０１、１０３…半導体チップ ２０１…レジスタ ２０２、２０３…セレクタ ２１１、２１２、２１３…ミクロ処理部 ２１４、２１５、２１６、２１７…マクロ処理部 ４０１…モータ ４０２…角度センサ ４０３…データ処理装置 ６０１…タイマ ６０２…スケジューラ ６０３…通信装置 ７０１…制御回路 ７０２…セレクタ ７０３…レジスタ
Claims (2)
- プログラムの実行を管理するプログラムカウンタと、上記プログラムを格納し上記プログラムカウンタの出力によってプログラムコードを出力する不揮発性メモリと、該不揮発性メモリより出力されるプログラムコードによって予め決められたデータ処理を行うデータ処理部と、該データ処理部によるデータ処理の結果を一時的に保持するＲＡＭと、を含み、上記データ処理部は、上記不揮発性メモリより出力されるプログラムコードによって実行と停止が管理されるミクロ処理部と、常に動作するマクロ処理部と、上記ミクロ処理部及び上記マクロ処理部からのデータを一時的に保持するレジスタと、上記不揮発性メモリより出力されるプログラムコードによって上記レジスタの出力を切り換える出力セレクタと、上記不揮発性メモリより出力されるプログラムコードによって上記レジスタの入力を切り換える入力セレクタと、を含み、上記プログラムカウンタ及び上記データ処理部はゲートアレイによって構成され、上記ゲートアレイと上記不揮発性メモリは１つの半導体チップに集積化されて搭載されていることを特徴とするデータ処理装置。
- 請求項１記載のデータ処理装置において、入力アナログ信号をデジタル信号に変換しそれを上記データ処理部に出力するＡＤ変換器と上記データ処理部からのデジタル信号を出力アナログ信号に変換するＤＡ変換器とを設け、上記ＡＤ変換器及び上記ＤＡ変換器は上記半導体チップに集積化されて搭載されていることを特徴とするデータ処理装置。
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