JP4064036B2 - インターレース方式とプログレッシブ方式が混在する映像ストリームのシームレス復号装置 - Google Patents
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【発明の属する技術分野】
本発明は、異なるフレームレートを有する複数のストリームの混在する映像ストームをシームレス再生する復号装置に関し、さらに詳述すればインターレースストリームとプログレッシブストリームが混在して成るデジタルストリームの復号装置に関する。
【0002】
【従来の技術】
1994年に米国において開始された衛星デジタル放送は、1996年には日本および欧州諸国等に波及して、本格的な実用化段階に突入した。デジタル放送においては、従来のアナログ放送には無い、高画質、多チャンネル、およびデータ放送等の様々なサービスの提供が可能である。放送事業者においてそのようなサービスを新たに実現するために、放送局システムや受信機に関して大きな変革がもたらされた。これらの新サービスとして、放送事業者の固有サービスである高画質放送と新たなサービスであるデータ放送が検討されている。2000年の後半には、日本において、BSデジタル放送が実用化が予定されている。
【0003】
高画質化のアプローチとして、国内CS(衛星)デジタル放送においては、郵政省令第7号にて定められているプログレッシブ方式の採用が検討されている。プログレッシブ方式は、従来のインターレース方式に対して2倍の情報量を持ち、非常に高い垂直解像度が得られる。さらに、プログレッシブ方式は、インターレース方式に比べて、フリッカ等のインターレース操作に伴なう画質劣化が無く、高画質な映像を実現できる。
【0004】
現有の映像コンテンツの殆どはインターレース方式で作成されている。また今後新たに作成される映像コンテンツも、その全てがプログレッシブ方式で作成されると言うのではなく、当初はインターレース方式で作成されるものもあり、順次プログレッシブ方式で作成されるものの割合が多くなっていくものと思われる。また、一度インターレース方式で作成された映像コンテンツを新たにプログレッシブ方式に作成し直すことも特別な理由が無い限り行われないと思われる。
【0005】
このように事態から、少なくとも当面は、現状のインターレース方式放送にプログレッシブ方式放送が加わった、まだら編成と呼ばれる同一番組内でインターレース方式のストリーム(以降、「インターレースストリームIS」と称す)とプログレッシブ方式のストリーム(以降、「プログレッシブストリームPS」と称す)が混在した形態での放送が予定されている。まだら編成の割合は将来的に少なくなるが、かなりの時期の間は無くならないと考えられる。
【0006】
このまだら編成は、デジタル放送だけでなく、DVD等のMPEGストリームを扱う機器についても、同様のことが言える。つまり、インターレース方式で作成されたコンテンツと、プログレッシブ方式で作成されたコンテンツがまだら編成されたデジタルストリームが1枚のDVDに記録されて提供されることが予期される。このDVDを再生する場合には、上述のまだら編成されたデジタル放送と同様の事態になる。
【0007】
【発明が解決しようとする課題】
上述のまだら編成されたデジタルストリーム放送を視聴する場合あるいはまだら編成されたデジタルストリームが記録されたDVDを再生する場合、デコーダ側で、インターレース方式とプログレッシブ方式のようにそれぞれフレームレートの異なるMPEGストリームに正しく対応した配慮が成されていなければならない。さもなければ、インターレース方式/プログレッシブ方式の切替え時に、以下に図27および図28を参照して説明するように画面に乱れを引き起こしてしまう。つまり、フレームあるいはフィールド単位で画面が表示さなかったり、不完全に表されたりして画面展開に視認できる程の不連続性が生じ、視聴者に違和感を与えてしまう。
【0008】
図27に、インターレースストリームISからプログレッシブストリームPSに変わるまだら編成ストリームをデコードする従来の映像復号装置内の動作を示す。同図において、画像表示期間(以降、簡便化のために、必要に応じて「期間」と略称する)T0〜T4迄は、PピクチャP9(期間T0)、BピクチャB7(期間T2)、およびBピクチャB8(期間T4)から成るインターレースストリームISが、ビットストリームFIFOを介して映像復号装置に入力される。
【0009】
そして、画像表示期間T6〜T11迄は、IピクチャI0(期間T6)、PピクチャP3(期間T7)、BピクチャB1(期間T8)、BピクチャB2(期間T9)、PピクチャP6(期間T10)、およびBピクチャB4(期間T11)からなるプログレッシブストリームPSが、ビットストリームFIFOを介して映像復号装置に入力される。以下に、各期間における映像復号装置の動作について説明する。
【0010】
なお、各ピクチャの接尾辞の「P」はPredictive Pictureを意味し、「I」はIntra Pictureを意味し、そして「B」はBidirectionally Predictive Pictureを意味している。そして、接尾辞P、I、およびBのそれぞれに後続する数字はそのピクチャの表示順位を示している。
【0011】
入力ストリームに含まれるインターレースストリームISのピクチャデータのそれぞれは、対応するデコード開始信号に同期してデコードが開始されると同時に、指定されたフレームメモリFMnに書き込まれる。フレームメモリFMnに書き込まれたデコードされたピクチャデータは、所定のタイミングでフレームメモリFMnから読み出されて、垂直同期信号に同期して(垂直信号がハイレベルの間)、表示パリティに従ってボトムフィールドあるいはトップフィールドが表示される。
【0012】
なお、PピクチャおよびIピクチャの場合は、フレームメモリFMn書き込まれてから所定時間後にフレームメモリFMnから読み出されて表示されるが、Bピクチャの場合はフレームメモリFMnに書き込まれると同時に、フレームメモリFMnから読み出されて表示される。
【0013】
なお、入力ストリームに含まれるプログレッシブストリームPSのピクチャデータについても、インターレースストリームISのピクチャデータと同様に、デコードされ、フレームメモリFMnに書き込まれ、そしてフレームメモリFMnから読み出されて表示される。しかしながら、表示されるのはフィールドではなく、表示パリティに関係なくフレームである。以下に各画像表示期間における入力ストリームのデコードから表示までの動作について具体的に説明する。
【0014】
先ず、期間T0において、フレームメモリFM2およびフレームメモリFM3には、期間T0以前にインターレースストリームISに含まれていたPピクチャP6およびBピクチャB5(図示せず)のデコードされたデータがそれぞれ書き込まれている。そして、PピクチャP9は入力されながら順次デコードされて、フレームメモリFM1に書き込まれる。
【0015】
そして表示のための垂直同期信号に同期し、さらに表示パリティに従って、フレームメモリFM2からはPピクチャP6のデコードデータが読み出されて、表示パリティに従いボトムフィールドの表示が開始される。なお、ここに示す従来例の場合、インターレースストリームはボトムフィールドファーストである。
【0016】
期間T1において、期間T0中に開始したPピクチャP6のボトムフィールドの表示が終了後、表示パリティに従いPピクチャP6のトップフィールドの表示が開始される。
【0017】
期間T2において、BピクチャB7は入力されながら順次デコードされて、フレームメモリFM3に書き込まれると共に、さらに読み出されて、表示パリティに従いボトムフィールドの表示が開始される。
【0018】
期間T3において、期間T2中に開始したBピクチャB7のボトムフィールドの表示が終了後、表示パリティに従いBピクチャB7のトップフィールドの表示が開始される。
【0019】
期間T4において、BピクチャB8は入力されながら順次デコードされて、フレームメモリFM3に書き込まれると共に、さらに読み出されて、表示パリティに従いボトムフィールドの表示が開始される。
【0020】
期間T5において、期間T4中に開始したBピクチャB8のボトムフィールドの表示が終了後、表示パリティに従いBピクチャB8のトップフィールドの表示が開始される。
【0021】
期間T6において、プログレッシブストリームPSのIピクチャI0が入力されながら順次デコードされて、フレームメモリFM2に書き込まれる。同時に、フレームメモリFM1からインターレースストリームISのPピクチャP9のデコードデータが読み出されて、表示パリティに従いボトムフィールドの表示が開始される。
【0022】
期間T7において、プログレッシブストリームPSのPピクチャP3が入力されながら順次デコードされてフレームメモリFM1に書き込まれる。なお、フレームメモリFM2からはプログレッシブストリームPSのIピクチャI0が読みだされて、フレームが表示される。このため、期間T6で開始されたフレームメモリFM1から読み出されているPピクチャP9のトップフィールドの表示が行われない。このように、PピクチャP9のトップフィールドの代わりに、プログレッシブストリームPSのIピクチャI0のフレームの表示が開始される時に、画像の乱れ(不連続性)が生じて、聴視者に不快感を与えてしまう。
【0023】
期間T8において、プログレッシブストリームPSのBピクチャB1が入力されながら順次デコードされてフレームメモリFM3に書き込まれると同時に読み出されて、BピクチャB1のフレームが表示される。このように、インターレースストリームISの最終表示データであるPピクチャP9は完全に表示されること無く、プログレッシブストリームPSの表示に切り替わる。
【0024】
期間T9においては、BピクチャB2が入力されながら順次デコードされて、フレームメモリFM2に書き込まれると同時に読み出されて、BピクチャB2のフレームが表示される。
【0025】
期間T10においては、PピクチャP6が入力されながら順次デコードされてフレームメモリFM2に書き込まれる。さらに、フレームメモリFM1からPピクチャP3のデコードデータが読み出されて、そのフレームが表示される。
【0026】
期間T11においては、BピクチャB4が入力されながら順次デコードされてフレームメモリFM3に書き込まれると同時に読み出されてBピクチャB4のフレームが表示される。
【0027】
このように、画像表示期間T5の前後で、放送がインターレースストリームISからプログレッシブストリームPSに切り替わる場合、画像表示期間T6〜T7においてインターレースストリームISのPピクチャP9のトップフィールドが表示されないまま、次のプログレッシブストリームPSの映像が表示されてしまう。
【0028】
次に、図28に、プログレッシブストリームPSからインターレースストリームISに変わるまだら編成ストリームをデコードする従来の映像復号装置(図示せず)内の動作を示す。同図において、画像表示期間T6〜T11迄は、PピクチャP6(期間T6)、BピクチャB4(期間T7)、BピクチャB5(期間T8)、PピクチャP9(期間T9)、BピクチャB7(期間T10)、およびBピクチャB8(期間T11)から成るプログレッシブストリームPSがビットストリームFIFOを介して映像復号装置に入力される。
【0029】
そして、画像表示期間T0〜T4迄は、IピクチャI0(期間T0)、PピクチャP3(期間T2)、およびBピクチャB1(期間T4)から成るインターレースストリームISがビットストリームFIFOを介して映像復号装置に入力される。以下に、各期間における映像復号装置の動作について説明する。
【0030】
期間T6において、プログレッシブストリームPSのPピクチャP6が入力されながら順次デコードされてフレームメモリFM2に書き込まれる。同時に、フレームメモリFM1からプログレッシブストリームPSの先行するPピクチャP3のデコードデータが読み出されて表示が開始される。
【0031】
期間T7において、BピクチャB4が入力されながら順次デコードされてフレームメモリFM3に書き込まれると共に読み出されて、BピクチャB4のフレームが表示される。
【0032】
期間T8において、BピクチャB5が入力されながら順次デコードされてフレームメモリFM3に書き込まれると共に読み出されて、BピクチャB5のフレームが表示される。
【0033】
期間T9において、PピクチャP9が入力されながら順次デコードされてフレームメモリFM1に書き込まれる。さらに、同時にフレームメモリFM2からPピクチャP6のデコードデータが読み出されて、PピクチャP6のフレームが表示される。
【0034】
期間T10において、BピクチャB7が入力されながら順次デコードされてフレームメモリFM3に書き込まれると共に読み出されて、BピクチャB7のフレームが表示される。
【0035】
期間T11において、BピクチャB8が入力されながら順次デコードされてフレームメモリFM3に書き込まれると共に読み出されて、BピクチャB8のフレームが表示される。
【0036】
期間T0において、インターレースストリームISのIピクチャI0が入力されながらフレームメモリFM2に書き込まれる。さらに、同時にフレームメモリFM1からプログレッシブストリームPSのPピクチャP9のデコードデータが読み出されて、PピクチャP9のフレームが表示される。
【0037】
期間T1においては、期間T0で表示されたプログレッシブストリームPSのPピクチャP9のフレームが引き続き表示される。
【0038】
期間T2においては、インターレースストリームISのPピクチャP3が入力されながら順次デコードされてフレームメモリFM1に書き込まれる。さらに、同時にフレームメモリFM2からインターレースストリームISのIピクチャI0が読み出され、表示パリティに従いボトムフィールドが表示される。
【0039】
期間T3において、期間T2で開始したIピクチャI0のボトムフィールドの終了後に、表示パリティに従ってIピクチャI0のトップフィールドが表示される。
【0040】
期間T4において、インターレースストリームISのBピクチャB1が入力されながら順次デコードされてフレームメモリFM3に書き込まれると共に読み出されて、表示パリティに従いBピクチャB1のボトムフィールドが表示される。
【0041】
期間T5において、期間T4で開始したBピクチャB1のボトムフィールドの終了後に、表示パリティに従ってBピクチャB1のトップフィールドが表示される。
【0042】
上述のように、画像表示期間T11とT0の間で、放送がプログレッシブストリームPSからインターレースストリームISに切り替わる場合には、インターレースストリームISがtop_fieldを先に表示しなければならない場合でも、画像表示期間T2〜T3においてbottom_fieldから先に表示してしまう。top_fieldとbottom_fieldが逆の順番に表示(フレームメモリFMnから出力)されると、フィールド単位の画像の時間関係がずれて見づらいものになる。
【0043】
なぜなら、時間軸に対してtop_fieldが先に表示されるべき映像が、bottom_fieldから表示されると、映像が時間軸を遡ることになる。よって、映像ストリームSTvの内容がプログレッシブストリームPSからインターレースストリームISへ遷移する場合は、top_fieldから表示するのか、bottom_fieldから表示するのかを識別して、表示パリティに合わすことが最重要である。
【0044】
さらに、インターレースストリームISのデコードタイミングでプログレッシブストリームPSをデコードする場合には、データ処理量がインターレースストリームIS処理時の2倍になるので、オーバーフローが発生する。一方、プログレッシブストリームPSのデコードタイミングでインターレース方式のストリームをデコードする場合には、逆にデータ処理がプログレッシブストリームPS処理時の半分になるのでアンダーフローが発生する。その結果、デコード処理が破綻する。
【0045】
図27および図28に示す例においては、フレームメモリ群は、それぞれストリームの画像データであるIピクチャあるいはPピクチャを格納するフレームメモリFM1およびフレームメモリFM2と、Bピクチャのみを格納するフレームメモリFM3の3つから構成される。このように構成されたフレームメモリ群において、各フレームメモリFMn(n=1、2、3)に画像データを格納、つまり書き込むタイミングと、書き込まれた画像データを表示するためにフレームメモリFMnから読み出すタイミングは互いに同期がとられている。
【0046】
つまり、フレームメモリFM1およびFM2の何れかに格納されるべきIピクチャあるいはPピクチャがデコードされている最中(例えば、フレームメモリFM1に格納)には、既にデコードされているピクチャ(例えば、フレームメモリFM2に格納)が読み出されて表示される。そして、フレームメモリFM3に格納されているBピクチャをデコードする場合は、該Bピクチャをデコードしつつ読み出して表示する。
【0047】
例えば、図27において画像表示期間T0の場合、P9ピクチャをフレームメモリFM1にデコードしているので、フレームメモリFM2に格納されているP6ピクチャを表示する。そして、画像表示期間T2の場合、B7ピクチャをフレームメモリFM3にデコードしているので、B7ピクチャを表示している。これは、Bピクチャはフレーム間の双方向予測によるデコードを行うため、前後のIピクチャおよびPピクチャを参照するために、フレームメモリFM1およびFM2にそれぞれのピクチャを保持しておく必要があるからである。
【0048】
さらに、図27および図28に示したような入力ストリームにおいて、デコードと表示が同時に行われるBピクチャに関しては、表示の進行速度によってデコードタイミングを制御しなければならない。つまりBピクチャが大き過ぎてそのデコード時間が垂直同期信号の周期(16.7ms)内に収まらず、表示の乱れを引き起こすことがある。
【0049】
以上の点から、本発明は、フレームレートの異なる複数の映像データから成るストリーム中のフレームレート、表示パリティ(top/bottom_fieldのどちらを先に表示するかを決めるパラメータ)の解析を行い、ビデオデコードの起動のタイミングを制御することで、画面表示に乱れの生じないシームレス再生を実現する映像復号装置を提供することを目的とする。
【0050】
【課題を解決するための手段および発明の効果】
インターレース方式のストリームとプログレッシブ方式のストリームが混在する映像ストリームをデコードしてシームレスに出力する復号装置であって、映像ストリームのヘッダ情報からフレームレートを抽出し、かつ映像ストリームを所定のタイミングでデコードしてデジタル映像信号を出力する映像デコード手段と、映像デコード手段が出力するデジタル映像信号をエンコードして出力すると共に、デジタル映像信号に基づいて垂直同期信号及びパリティ信号を出力する映像出力手段と、デコードの基本タイミングを示すデコード開始信号を生成する開始信号生成手段と、映像デコード手段が抽出するフレームレートに基づいて、開始信号生成手段が生成するデコード開始信号を映像出力手段からのパリティ信号でマスクして所定のタイミングを決定し、決定された所定のタイミングで映像デコード手段にデコードを行わせると共に、映像デコード手段が抽出するフレームレートが変わると方式が切り替わる遷移時の所定期間の間、映像デコード手段のデコードを禁止する映像デコード制御手段と、を具備することを特徴とする。
【0051】
上述のように、第1の発明においては、デコードする前に予め抽出したデコードするストリームのフレームレートに基づいてデコーディングタイミングを決定するので、デコードするストリームに対して適切な処理を施すように準備できる。
【0074】
【発明の実施の形態】
(第1の実施形態)
先ず、図1、図2、図3、および図4を参照して、本発明の第1の実施形態にかかる映像ストリームシームレス復号装置について説明する。図1のブロック図に示すように、本例における映像ストリームシームレス復号装置(以下「映像復号装置VDA1」と略称する)は、大別して、入力されるMPEGデータである映像ストリームSTvをデコードして、デジタル映像信号Bstvを生成する映像デコード部Ddvと、ビデオエンコーダEV、デコード開始信号生成器11、および映像デコード制御部CDV1より構成される。
【0075】
映像デコード部Ddvは、外部のデジタル映像信号源(図示せず)に接続されて、映像ストリームSTvの入力を得る。なお、映像ストリームSTvの具体的な構造については、後ほど図4を参照して詳しく説明する。そして、映像デコード部Ddvは、入力された映像ストリームSTvに種々のデジタル処理を施してデコードし、デジタル映像信号Bstvを生成する。
【0076】
ビデオエンコーダEVは、モニタに画像を表示するために、各表示方式毎に定められた垂直同期信号Vsおよびパリティ信号Vpを、映像デコード制御部CDV1に出力する。さらに、ビデオエンコーダEVは、映像デコード部Ddvに接続されて、デジタル映像信号Bstvの入力を受けて、垂直同期信号Vsとパリティ信号Vpによって定められるタイミングで、デジタル映像信号Bstvをエンコードして、表示方式に適合した映像信号Svを出力する。この映像信号Svはそれぞれ表示方式の適合した表示装置によって画像表示される。
【0077】
デコード開始信号生成器11は、ビデオエンコーダEVから入力される垂直同期信号Vsに基づいて、入力される映像ストリームSTvのピクチャ構造に適合したタイミングでデコードするためのデコード開始信号Vsdを生成する。この意味において、垂直同期信号Vsを第1の垂直同期信号、デコード開始信号Vsdを第2の垂直同期信号と見なすことができる。
【0078】
映像デコード制御部CDV1は、さらに、映像デコード部Ddvに接続されて、映像ストリームSTvのデコード処理時に抽出されたヘッダ情報Ihと、ヘッダ情報Ihに基づいて生成される種々のデータの内frame_rate_code(図1において、「Frc」と表記)との入力を受ける。そして、映像デコード制御部CDV1は、ビデオエンコーダEVより入力される垂直同期信号Vsおよびパリティ信号Vpと、映像デコード部Ddvより入力されるヘッダ情報Ihおよびframe_rate_codeに基づいて、映像ストリームSTvがその内容に応じて正しくデコードされるように、映像デコード部Ddv全体の動作を制御する。
【0079】
映像デコード部Ddvは、ビットストリームFIFO1、ストリーム解析器2、ビデオデコーダ3、ヘッダ情報蓄積器4、書込フレームメモリ選択器5(図1において「書込FM選択器5」と表記)、フレームメモリ群6、および表示フレームメモリ選択器7(図1において「表示FM選択器7」と表記)を含む。ビットストリームFIFO1は、外部のデジタル映像信号源から入力される映像ストリームSTvを一旦保持する。
【0080】
ストリーム解析器2は、ビットストリームFIFO1から入力される映像ストリームSTv中のヘッダ情報を解析して、ヘッダ情報Ihを抽出すると共に、MPEGの圧縮画像データMbを抽出する。
【0081】
ビデオデコーダ3は、ストリーム解析器2より入力された圧縮画像データMbを復号して復号化画像データDMbを生成し、書込フレームメモリ選択器5に出力する。一方、ヘッダ情報蓄積器4は、ストリーム解析器2より入力されるヘッダ情報Ihを蓄積する。そして、ヘッダ情報蓄積器4は蓄積されたヘッダ情報Ihの内、ピクチャコーディングタイプPCT(つまりピクチャがP、I、およびBの何れであるかを示すパラメータ)を、書込フレームメモリ選択器5および表示フレームメモリ選択器7からの要求に応じて、それぞれに出力する。さらに、ヘッダ情報蓄積器4は、映像デコード制御部CDV1からの要求に応じて、frame_rate_codeを出力する。
【0082】
書込フレームメモリ選択器5は、ピクチャコーディングタイプPCTに応じて、ビデオデコーダ3から出力される復号化画像データDMbのピクチャデータを、フレームメモリFM1〜FM3の何れに書き込むかを示す書込フレームメモリ指示信号Wfを生成して、フレームメモリ群6に出力する。フレームメモリ群6は、3つのフレームメモリ6a、6bおよび6cから構成され、これら3つのフレームメモリは第1のフレームメモリFM1、第2のフレームメモリFM2、および第3のフレームメモリFM3と区別される。フレームメモリ群6は、フレームメモリ識別信号Wfを受けて、指定されたフレームメモリFMn(n=1,2,3の何れか)に、ビデオデコーダ3から出力された復号化画像データDMbをピクチャ単位(以降、「ピクチャデータ」と称する)で書き込む。
【0083】
表示フレームメモリ選択器7は、ピクチャコーディングタイプPCTに基づいて、それぞれに書き込まれているピクチャデータ(復号化画像データDMb)に対応するフレームメモリFMnを示す読み出しフレームメモリ指示信号Rfを生成して、フレームメモリ群6に出力する。フレームメモリ群6は、フレームメモリ指示信号Rfが示すフレームメモリFMnから所定の順番で復号化画像データDMbのピクチャデータを読み出して、デジタル映像信号BstvをビデオエンコーダEVに出力する。
【0084】
映像デコード制御部CDV1は、シーケンサ10、デコードタイミングマスク器12、第1のI/P切替器13、および第2のI/P切替器14を含む。
デコードタイミングマスク器12は、ビデオエンコーダEV、シーケンサ10、およびデコード開始信号生成器11に接続されて、それぞれパリティ信号Vp、I/P識別信号Sa、およびデコード開始信号Vsdの入力を受ける。I/P識別信号Saは、映像デコード制御部CDV1が映像デコード部Ddvのヘッダ情報蓄積器4から供給されるframe_rate_codeに基づいて現在入力されている映像ストリームSTvがインターレースストリームISとプログレッシブストリームPSの何れであるかによって、ピクチャ単位でのデコードの要否を決定するパラメータstateとパラメータpimodeを切り替える状態遷移信号IP1およびIP2に応じて切り替わる二値信号である。
【0085】
デコードタイミングマスク器12は、I/P識別信号Saに基づいて、デコード開始信号Vsdをパリティ信号Vpでマスクして、第1のデコード開始信号Vmを生成する。シーケンサ10は、第1のデコード開始信号Vmに基づいて第1のI/P切替器13を制御する制御信号Sc3と、第2のI/P切替器14を制御する制御信号Sc1を生成する。第1のI/P切替器13は制御信号Sc3によって、frame_rate_codeに基づいて第1の状態遷移信号IP1を生成する。
【0086】
第2のI/P切替器14は制御信号Sc1によって、第2の状態遷移信号IP2を生成する。さらに、シーケンサ10は、第1の状態遷移信号IP1および第2の状態遷移信号IP2に基づいて、第1のデコード開始信号Vmで規定されるタイミングでデコードして良いかどうかを判定して、必要に応じて第1のデコード開始信号Vmを補正して第2のデコード開始信号Vmcを生成する。この意味において、第2のデコード開始信号が実際のデコード開始を規定するデコードタイミング信号と言える。なお、後ほど、図2のフローチャートおよび図3のタイミングチャートを参照して説明するように、本実施形態においては、第2のデコード開始信号Vmcは第1のデコード開始信号Vmと同一である。
【0087】
次に、図4を参照して、映像ストリームSTvの構造について説明する。通常、映像ストリームSTvは、図4(a)に示すようにシーケンス層、GOP層、ピクチャ層PL、スライス層SLから成る。シーケンス層は画面フォーマットを指定し、GOP層はピクチャ層PL以下をグループ化したものである。ピクチャ層PLは表示画面の1枚毎に付加され、スライス層SLより下位に実際の符号化されたデータが存在する。なお、シーケンス層は、同図に示す例においては、シーケンスヘッダ、GOPヘッダ、およびピクチャヘッダより構成される。
【0088】
上述のように、ピクチャには、画像符号化方法によって、Iピクチャ、Pピクチャ、およびBピクチャの3種類がある。本明細書において、これらの3種類のピクチャを表すI、P、およびBに数字から成る接尾辞を付して、ストリーム中に含まれるピクチャをそれぞれ識別するものとする。
【0089】
図4(c)に示すように、ピクチャデータがMPEGの規定に従いI0、P3、B1、B2、P6、B4、P9、B7、B8、・・・の順番で配列されている映像ストリームSTv(画像データMb)が映像復号装置VDA1に入力される場合には、これらのピクチャデータは映像復号装置VDA1内にてI0、B1、B2、P3、B4、B5、P6、B7、B8、P9・・・のように表示順位どおりに表示されるように再配列された映像信号Sv(デジタル映像信号Bstv)に変換されて出力される。
【0090】
また、図4(b)に示すように、インターレースストリームIS(30frame/s)、プログレッシブストリームPS(60frame/s)、および映画素材のインターレースストリームIS(24frame/s)のようにそれぞれフレームレートの異なるストリームは、各ストリームのシーケンスヘッダ層に記述されているframe_rate_codeパラメータの値(例えば、0010、0100、および0111)に基づいて識別される。
【0091】
インターレースストリームISを復号するには、トップフィールドおよびボトムフィールド(top/bottom_field)毎に飛び越し走査するが、ピクチャ毎にフレームメモリFMnから出力されるフィールド(field)がトップあるいはボトム(top/bottom)のどちらが先かを指定する情報が、そのピクチャ層PLに含まれている。
【0092】
なお、上述の図3に示す例では、画像表示期間T0〜T3においてトップフィールド(top_field)を先に表示している場合の例を示している。この場合、内部変数として、パラメータtop_field_firstを持ち、このパラメータtop_field_first=1の時、トップフィールド(top_field)を先に出力する。そして、パラメータtop_field_first=0の時、ボトムフィールド(bottom_field)を先に表示する。
【0093】
画像表示期間T8〜T11は、フレーム単位で出力するので、この場合は、シーケンス層SLのパラメータprogressive_sequenceの値は1である。これらのパラメータに代表される、ストリーム中のヘッダ情報Ihは、ヘッダ情報蓄積器4に格納される。
【0094】
次に、図2に示すフローチャートを参照して、図1に示した映像復号装置VDA1(主に映像デコード制御部CDV1)の動作について説明する。
映像復号装置VDA1に電源が投入されると、デコード開始信号生成器11はビデオエンコーダEVから入力される垂直同期信号Vsに基づいて、デコード開始信号Vsdの生成処理を開始する。
【0095】
そして、ステップS1において、映像デコード制御部CDV1は、デコード開始信号生成器11からデコード開始信号Vsdが出力されているかどうかを監視する。そして、第2の垂直同期信号であるデコード開始信号Vsdが出力されている場合にのみ、Yesと判断して、処理は次のステップS3に進む。上述のように、デコード開始信号Vsdは、本発明におけるストリームをデコードする基本のタイミングを決める第2の垂直同期信号である。そのために、本ステップによって、デコード開始信号Vsdが生成されていることを監視するデコード開始信号Vsd監視ルーチン#100が構成されている。
【0096】
ステップS3において、映像ストリームSTvがインターレースストリームISからプログレッシブストリームPSあるいはその逆に切り替わる遷移状態であることを表すパラメータstateの値が8であるか、つまり映像ストリームSTvがインターレースストリームISからプログレッシブストリームPSに遷移しているかどうかを判断する。そして、stateの値が8でない、つまり映像ストリームSTvがインターレースストリームISからプログレッシブストリームPSに遷移していない場合には、Noと判断されて、処理は次のステップS5に進む。一方、stateの値が8である場合、つまり映像ストリームSTvが遷移している場合には、ステップS19に進む。
【0097】
ステップS19において、stateが0にリセットされた後に、処理はステップS1に戻り、スリープ処理を行う。なお、ステップS3およびステップS19によって、第2のI/P切替ルーチン#200が構成されている。
【0098】
ステップS5において、映像ストリームSTvがインターレースストリームISかプログレッシブストリームPSの何れであるかを示すフラグpimodeの値がPであるか否かを判断する。そして、pimode=Iの場合、つまり現在の映像ストリームSTvがインターレースストリームISである場合には、NOと判断されて、処理は次のステップS7に進む。
【0099】
ステップS7において、トップフィールドとボトムフィールドの何れを先にフレームメモリFMnから出力するかを示すパラメータparity_maskの値とビデオエンコーダEVから入力されるパリティ信号Vp(表示パリティ)の値が同一であるかを判断する。そして、同一でない場合は、Noと判断されて、処理は次のステップS9に進む。
【0100】
同一の場合は、Yesと判断されて、ステップS1に戻りスリープ処理を行う。なお、parity_maskは、デコード開始信号生成器11から入力されるデコード開始信号Vsdを、デコードタイミングマスク器12がパリティ信号Vp(表示パリティ)によってマスク処理をするためのパラメータである。
【0101】
一方、ステップS5において、Yes、つまり現在の映像ストリームSTv(画像データMb)がプログレッシブストリームPSである場合には、ステップS7を飛び越えてステップS9に進む。このようにして、ステップS5およびステップS7によって、デコード開始信号Vsdをマスクするマスク制御ルーチン#300が構成される。
【0102】
ステップS9においては、映像ストリームSTvの遷移状態を示すパラメータstateの値が0でない、つまり遷移状態である場合には、Noと判断されて、処理はステップS13に進む。一方、stateの値が0、つまり遷移状態でない場合には、Yesと判断されて、次のステップS11に進む。
【0103】
ステップS11においては、映像ストリームSTvのフレームレートを表すframe_rate_codeの値が7より小さいか否かが判断される。つまり映像ストリームSTvがプログレッシブストリームPSではない時には、Yesと判断されて、処理は次のステップS13に進む。一方、frame_rate_codeの値が7以上の場合には、Noと判断されて、処理はステップS21に進む。
【0104】
ステップS21においては、パラメータpimodeの値がPであるか否かが判断される。Yesの場合、つまり現在の映像ストリームSTvがプログレッシブストリームPSであると判断される場合には、処理はステップS13に進む。一方、Noの場合にはステップS23に進む。
【0105】
ステップS23においては、パラメータpimodeをPにセットする。そして、処理は次のステップS25に進む。
【0106】
ステップS25においては、パラメータstateを8にセットする。そして、処理は次のステップS13に進む。このように、ステップS9、S11、S21、S23、およびS25によって、第1のI/P切替ルーチン#600が構成される。
【0107】
ステップS13において、書込フレームメモリ選択器5および表示フレームメモリ選択器7が、ピクチャコーディングタイプPCTに基づいて、画像データの書き込みおよび読み出すフレームメモリ群6の各フレームメモリを決定する出画設定ルーチンを実行する。そして、処理は、次のステップS15に進む。
【0108】
ステップS15において、SLデコードルーチンが実行される。つまり、1ピクチャに含まれるスライス層SLがデコードされる。そして、処理は次のステップS17に進む。
【0109】
ステップS17においては、PLデコードルーチンが実行される。つまり、ステップS15でデコードされたスライス層SLに続くピクチャのピクチャ層PLがデコードされる。そして、処理が終了される。
【0110】
なお、上述の如く、ステップS15およびステップS17において、同一画像表示期間内で先行するピクチャのスライス層SLのデコードを先に実行してから、後続のピクチャのピクチャ層PLのデコードを行っているのは、表示に必要なスライス層SLのビデオデコードを素早く実行して、次の表示のタイミングで映像を切れ目無く表示するためである。
【0111】
つまり、スライス層SLのデコードに必要な情報は、前のデコード時でヘッダ情報蓄積器4に蓄積されているので、スライス層SLをの素早くいデコード処理が行なわれる。特に、デコードされながら同時に表示されるBピクチャのデコードにおいて非常に有効である。これについては、以下に図3を参照して説明する。
【0112】
図3に示すタイミングチャートを参照して、映像ストリームSTvがインターレースストリームISからプログレッシブストリームPSに切り替わる場合の映像復号装置VDA1のデコード動作についてさらに詳しく説明する。本例においては、期間T0〜T4迄は、PピクチャP9のスライス層SLとBピクチャB7のピクチャ層PL(期間T0)、BピクチャB7のスライス層SLとBピクチャB8のピクチャ層PL(期間T2)、およびBピクチャB8のスライス層SL(期間T4)から成るインターレースストリームISである画像データMbがビデオデコーダ3に入力される。
【0113】
そして、期間T4〜T11迄は、IピクチャI0のピクチャ層PL(期間T4)、IピクチャI0のスライス層SLとPピクチャP3のピクチャ層PL(期間T6)、PピクチャP3のスライス層SLとBピクチャB1のピクチャ層PL(期間T8)、BピクチャB1のスライス層SLとBピクチャB2のピクチャ層PL(期間T9)、BピクチャB2のスライス層SLとPピクチャP6のピクチャ層PL(期間T10)、およびPピクチャP6のスライス層SLと後続のピクチャのピクチャ層PL(期間T11)から成るプログレッシブストリームPSである画像データDMbがビデオデコーダ3に入力される。
【0114】
なお、同図に示すVsd、IP2、Vm、およびIP1の値は、上述のデコード開始信号Vsd監視ルーチン#100、第2のI/P切替ルーチン#200、マスク制御ルーチン#300、および第1のI/P切替ルーチン#600における処理にそれぞれ対応している。
【0115】
映像復号装置VDA1において、ビデオエンコーダEVから入力される垂直同期信号Vsに基づいて、デコード開始信号生成器11によって生成されるデコード開始信号Vsdに応答して、図3においてデコード開始信号Vsdより下欄に示すデコード処理が実行される。state変数の値は、通常時は0、インターレース方式からプログレッシブ方式に切り替わる時は8となる。画像表示期間T0〜T4までは通常のインターレースストリームISであるのでstate=0である。pimode変数は、インターレースストリームIS時はI、そしてプログレッシブストリームPS時はPとなる。
【0116】
pimode=Pの時はプログレッシブストリームPSなので垂直同期信号Vsの1周期(パルス)毎にデコード処理を起動するが、インターレースストリームIS時は、垂直同期信号Vsの2周期に1回デコード処理を起動すれば良い。従って、一方のfieldパリティに対してデコード処理をマスクする。図3におけるインターレースストリームISは、top_field_first=1なので、top_fieldをマスクする(parity_mask=1)。
【0117】
画像表示期間T6から、プログレッシブストリームPSのIピクチャI0のスライス層SLのデコードが開始される。この時frame_rate_code=7である。よって、期間T6において、pimodeの値がIからPに変わると共に、stateの値は0から8に変わる。
【0118】
なお、ステップS13の出画設定ルーチンにおいては、3つのフレームメモリFM1、FM2、およびFM3に対して、書き込む/読み出すフレームメモリFMnを指定する。実際には、ピクチャコーディングタイプPCTに基づいて書込フレームメモリ選択器5および表示フレームメモリ選択器7を制御する。
【0119】
ステップS15のSLデコードルーチンにおいては、スライス層SL以下の実際の映像データ(図4(a))を、ビデオデコーダ3を制御することでデコードする。
【0120】
ステップS17のPLデコードルーチンにおいては、ストリーム解析器2により、シーケンス層、GOP層、ピクチャ層のヘッダ情報をデコードし、得られたヘッダ情報Ihをヘッダ情報蓄積器4に蓄積する。
【0121】
また、本実施形態においては、デコード開始信号Vmc(Vm、Vsd)に応答してピクチャのスライス層SLのデコードを先に実行してから、後続のピクチャのピクチャ層PLのデコードを行っている。これは、スライス層SLの表示を所定の表示タイミングで行うようにするために、そのスライス層SLのビデオデコードを素早く実行しておくものである。つまり、ピクチャ層PLに含まれるシーケンスヘッダ、GOPヘッダ、およびピクチャヘッダというスライス層SLのデコードに必要な情報は、事前にヘッダ情報蓄積器4に蓄積されているので、素早くデコード処理が行なわれる。
【0122】
上述の処理を、ストリーム解析器2、ビデオデコーダ3および画像データMb、復号化画像データDMbとフレームメモリ群6の関係について説明する。
【0123】
画像表示期間T0において、フレームメモリFM2にはPピクチャP6のデコードデータが書き込まれており、フレームメモリFM3にはピクチャB5のデコードデータが書き込まれている。
【0124】
シーケンサ10は前回の画像表示期間においてピクチャをデコードした時に得られたPピクチャP9のヘッダ情報Ihに基づいて、ストリーム解析を行うか否かを決定する。すなわち図2の#100〜#600の処理に相当する。そして、出画設定ルーチンS13まで到達した場合、デコードして格納するフレームメモリFMと、表示するためのフレームメモリFMnが設定される。ステップS15およびS17における処理は、シーケンサによって、映像デコード部Ddvのストリーム解析が起動されることを意味する。
【0125】
ストリーム解析器2は、ビットストリームFIFO1から入力される映像ストリームSTv中のヘッダ情報Ihを解析および抽出すると共に、MPEGの圧縮画像データMbを抽出する。すなわちストリーム解析器2は画像データMb中のPピクチャP9のスライス層SLを検出した場合、ビデオデコーダ3にMPEGの圧縮画像データMbを転送する。そして、ビデオデコーダ3はPピクチャP9をデコードする。PピクチャP9のデコードされたデータは順次フレームメモリFM1に書き込まれる。さらに、同時にフレームメモリFM2からはPピクチャP6のデコードデータが読み出されて、表示パリティ(パリティ信号Vp)に従いトップフィールドの表示が開始される。
【0126】
また、ストリーム解析器2がピクチャ層PLのヘッダ情報を検出した場合は、デコードしてヘッダ情報Ihを抽出し、ヘッダ情報蓄積器4に蓄積する。
【0127】
期間T1においては、期間T0に開始されたPピクチャP6のトップフィールドの表示が終了後、表示パリティに従いPピクチャP6のボトムフィールドの表示が開始される。期間T1においては、ピクチャデータのデコード処理はなされない、つまり上述のスリープ処理が行われている。
【0128】
期間T2において、期間T0と同様に、ストリーム解析器2によってBピクチャB7のスライス層SLが検出され、それに従いビデオデコーダ3はスライス層のMPEGデータをデコードし、ピクチャB7のデコードされたデータは順次フレームメモリFM3に書き込まれると共に読み出されて、表示パリティに従いトップフィールドの表示が開始される。
【0129】
さらに、ストリーム解析器2は、後続のBピクチャB8のピクチャ層PLのヘッダ情報をデコードしてヘッダ情報Ihを抽出し、ヘッダ情報蓄積器4に蓄積する。
【0130】
期間T3において、期間T2に開始されたBピクチャB7のトップフィールドの表示が終了後、表示パリティに従いBピクチャB7のボトムフィールドの表示が開始される。期間T3においては、ピクチャデータのデコード処理はなされない、つまり上述のスリープ処理が行われている。
【0131】
期間T4において、期間T2と同様に、ストリーム解析器2によってBピクチャB8のスライス層SLが検出され、それに従いビデオデコーダ3はスライス層のMPEGデータをデコードし、ピクチャB8のデコードされたデータは順次フレームメモリFM3に書き込まれると共に読み出されて、表示パリティに従いトップフィールドの表示が開始される。
【0132】
さらに、ストリーム解析器2は、後続のプログレッシブストリームPSのIピクチャI0のピクチャ層PLのヘッダ情報をデコードしてヘッダ情報Ihを抽出し、ヘッダ情報蓄積器4に蓄積する。
【0133】
期間T5において、期間T4に開始されたBピクチャB8のトップフィールドの表示が終了後、表示パリティに従いBピクチャB8のボトムフィールドの表示が開始される。期間T5においては、ピクチャデータのデコード処理はなされない、つまり上述のスリープ処理が行われている。
【0134】
期間T6において、期間T4と同様に、ストリーム解析器2によってIピクチャI0のスライス層SLが検出され、それに従いビデオデコーダ3はスライス層のMPEGデータをデコードし、IピクチャI0をデコードする。IピクチャI0のデコードされたデータは順次フレームメモリFM2に書き込まれる。さらに、同時にフレームメモリFM1からPピクチャP9のデコードデータが読み出されて表示パリティに従いトップフィールドの表示が開始される。
【0135】
さらに、ストリーム解析器2は、後続のプログレッシブストリームPSのPピクチャP3のピクチャ層PLのヘッダ情報をデコードしてヘッダ情報Ihを抽出し、ヘッダ情報蓄積器4に蓄積する。
【0136】
期間T7において、期間T6に開始されたPピクチャP9のトップフィールドの表示が終了後、表示パリティに従いPピクチャP9のボトムフィールドの表示が開始される。期間T7においては、ピクチャデータのデコード処理はなされない、つまり上述のスリープ処理が行われている。なお、上述の期間T1、期間T3、および期間T5におけるスリープ処理は、映像ストリームSTvがインターレースストリームISであるので2フィールド毎に行われていることは上述の通りである。このようなスリープ処理はプログレッシブストリームPSのデコードの際には本来不要である。
【0137】
しかしながら、映像ストリームSTvがインターレースストリームISからプログレッシブストリームPSに変わるその変わり目においては、そのままプログレッシブストリームPSをデコードするとインターレースストリームISの最後のピクチャが表示されないので、第2のI/P切替器14によってスリープ処理を行わせているものである。
【0138】
期間T8において、期間T4と同様に、ストリーム解析器2によってプログレッシブストリームPSのPピクチャP3のスライス層SLが検出され、それに従いビデオデコーダ3はスライス層のMPEGデータをデコードし、PピクチャP3をデコードする。PピクチャP3のデコードされたデータは順次フレームメモリFM1に書き込まれる。さらに、同時にフレームメモリFM2からIピクチャI0のデコードデータが読み出されてプログレッシブ表示が開始される。
さらにストリーム解析器2は、後続のBピクチャB1のピクチャ層PLのヘッダ情報をデコードしてヘッダ情報Ihを抽出し、ヘッダ情報蓄積器4に蓄積する。
【0139】
期間T9において、期間T8と同様に、ストリーム解析器2によってプログレッシブストリームPSのBピクチャB1のスライス層SLが検出され、それに従いビデオデコーダ3はスライス層のMPEGデータをデコードし、BピクチャB1をデコードする。BピクチャB1のデコードされたデータは順次フレームメモリFM3に書き込まれる。さらに、同時にフレームメモリFM3からBピクチャB1のデコードデータが読み出されてプログレッシブ表示が開始される。
さらにストリーム解析器2は、後続のBピクチャB2のピクチャ層PLのヘッダ情報をデコードしてヘッダ情報Ihを抽出し、ヘッダ情報蓄積器4に蓄積する。
【0140】
期間T10において、期間T9と同様に、ストリーム解析器2によってプログレッシブストリームPSのBピクチャB2のスライス層SLが検出され、それに従いビデオデコーダ3はスライス層のMPEGデータ、つまりBピクチャB2をデコードする。BピクチャB2のデコードされたデータは順次フレームメモリFM3に書き込まれる。さらに、同時にフレームメモリFM3からBピクチャB2のデコードデータが読み出されてプログレッシブ表示が開始される。
さらにストリーム解析器2は、後続のPピクチャP6のピクチャ層PLのヘッダ情報をデコードしてヘッダ情報Ihを抽出し、ヘッダ情報蓄積器4に蓄積する。
【0141】
期間T11において、期間T10と同様に、ストリーム解析器2によってプログレッシブストリームPSのPピクチャP6のスライス層SLが検出され、それに従いビデオデコーダ3はスライス層のMPEGデータ、つまりPピクチャP6をデコードする。PピクチャP6のデコードされたデータは順次フレームメモリFM2に書き込まれる。さらに、同時にフレームメモリFM1からPピクチャP3のデコードデータが読み出されてプログレッシブ表示が開始される。
【0142】
さらにストリーム解析器2は、後続のピクチャ(図示せず)のピクチャ層PLのヘッダ情報をデコードしてヘッダ情報Ihを抽出し、ヘッダ情報蓄積器4に蓄積する。
【0143】
上述のように、第1のI/P切替ルーチン#600における処理によって、画像表示期間T6において、frame_rate_codeの値を4から7に変え、stateの値を0から8に変え、そしてpimodeの値をIからPに変える。しかし、画像表示期間T7に、第2のI/P切替器14によって、state=0にセットされて、sleepへジャンプすることで、PピクチャP3のデコード処理を禁止する。
【0144】
これにより、時間的にIピクチャI0と重複するPピクチャP9のボトム部分の表示が表示可能になる。 結果、デコードのタイミングを1Vsだけシフトすることになる。これにより、インターレースストリームIS(top_field_first=1)からプログレッシブストリームへPSのコマ落ちの無い、シームレス再生が実現できる。
【0145】
本発明においては、画像表示期間T10の処理が典型的に示すように、垂直同期信号Vsの1周期前からデコードするのではなく、垂直同期信号Vsの半周期程度前からデコードを開始することで、表示が半分程度終了して、フレームメモリFMに空きができたタイミングでデコードを行うことで、デコードによるフレームメモリFMの上書き制御による負荷を軽くすることができる。
【0146】
次に、図5および図6を参照して、本実施形態にかかる変形例について説明する。なお、本変形例における映像復号装置VDA1の構成は、図1に示した構成のままであるが、映像デコード制御部CDV1の制御動作が異なる。
【0147】
図5のフローチャートに示すように、本変形例においては、図2に示したフローチャートにおける第2のI/P切替ルーチン#200、および第1のI/P切替ルーチン#600が、それぞれ、変更されて第2のI/P切替ルーチン#210、および第1のI/P切替ルーチン#610となっている。
【0148】
第2のI/P切替ルーチン#210は、新たなステップS28およびステップS30によって構成される。ステップS28は、stateの値が2でない場合には、処理を次のマスク制御ルーチン#300に移す。ステップS28でstateの値が2であると判断される場合には、ステップS30においてstateの値を0にセットした後に処理をマスク制御ルーチン#300に移す。
【0149】
第1のI/P切替ルーチン#610は、第1のI/P切替ルーチン#600からステップS21、S23、およびS25が削除されると共に、ステップS11のYes側に、新たなステップS32、S34、およびS36が設けられた構成である。ステップS32において、pimodeがPの場合には、ステップS34において、pimodeをIに設定した後、ステップS36においてstateを2に設定する。一方、ステップS32において、pimodeがPでない場合には、出画設定ルーチンS13に処理を移す。
【0150】
上述の処理の結果、本例におけるデコード処理は、図6のタイミングチャートに示すようになる。
すなわち、画像表示期間T4において、画像表示期間T3のIピクチャI0のピクチャ層PLのヘッダ層を解析した結果が格納されるヘッダ情報蓄積器4のframe_rate_codeの値が4であるので、stateの値を0から2に変え、pimodeの値をPからIに変える。
画像表示期間T5において、第2のI/P切替ルーチン#610によって、stateの値を2から0に変え、sleepへジャンプすることで、デコード処理を禁止している。これにより、画像表示期間T6〜8にかけて表示されるべきIピクチャI0はtop_fieldから表示できる。
【0151】
これにより、プログレッシブストリームPSから、インターレースストリームIS(top_field_first=1)への表示パリティの間違いの無い(すなわちtop_field_first=1のストリームをbottom_fieldから表示しない)、シームレス再生が実現可能となる。
【0152】
(第2の実施形態)
次に、図7、図8および図9を参照して、本発明の第2の実施形態にかかる映像ストリームシームレス復号装置(以下「映像復号装置VDA2」と略称する)について説明する。映像復号装置VDA2は、図1に示した映像復号装置VDA1の映像デコード制御部CDV1が映像デコード制御部CDV2に変更されている。
【0153】
映像デコード制御部CDV2は、映像デコード制御部CDV1に、マスク補正器20が新たに設けられた構造を有している。マスク補正器20は、ビデオエンコーダEVに接続されてパリティ信号Vpの入力を受けると共に、映像デコード部Ddvのヘッダ情報蓄積器4に接続されてtop_field_first(図7において、「Tff」と略称す)の入力を受ける。マスク補正器20は、入力されたパリティ信号Vpとtop_field_firstに基づいて、parity_maskを反転させる制御信号MAを生成してデコードタイミングマスク器12に出力する。
【0154】
図8のフローチャートを参照して、映像復号装置VDA2の動作について説明する。本実施形態においては、図5に示すフローチャートにおける第2のI/P切替ルーチン#210、および第1のI/P切替ルーチン#610が、第2のI/P切替ルーチン#220および第1のI/P切替ルーチン#620に変更されている。さらに、新たなマスク補正ルーチン#400が、マスク制御ルーチン#310と第1のI/P切替ルーチン#620の間に挿入されている。
【0155】
第2のI/P切替ルーチン#220は、第2のI/P切替ルーチン#210のステップS30の次に、ステップS40、ステップS42、ステップS44、およびステップS46が新たに設けられている。
【0156】
ステップS40においては、ステップS30でstateの値が0にセットされた後、parity_maskの値が表示parity(パリティ信号Vp)の値と同じであるか否かが判断される。Noの場合には、ステップS44でparity_maskを反転させた後、ステップS42に進む。一方、Yesの場合は、処理は直接ステップS42に進む。
【0157】
ステップS42においては、stateの値が8であるか否かが判断される。Yesの場合は、ステップS46に進みstateの値を0にセットした後、処理はデコード開始信号Vsd監視ルーチン#100のステップS1へ戻りスリープ処理を行う。一方、Noの場合は、処理はマスク制御ルーチン#310へ進む。
【0158】
マスク補正ルーチン#400は、ステップS48、ステップS50、およびステップS52によって構成される。マスク制御ルーチン#310の処理が終了すると、
ステップS48でframe_rate_codeが7より小さいか否かが判断される。Noの場合は、処理は次の第1のI/P切替ルーチン#620に進む。
【0159】
一方、Yesの場合は、ステップS50でtop_field_firstが表示parity(パリティ信号Vp)と同一であるか否かが判断される。Noの場合は、処理は第1のI/P切替ルーチン#620に進む。一方、Yesの場合は、ステップS52で、parity_maskを反転後、処理はデコード開始信号Vsd監視ルーチン#100のステップS1に進みスリープ処理を行う。
【0160】
第1のI/P切替ルーチン#620は、第1のI/P切替ルーチン#600(図2)と第1のI/P切替ルーチン#610(図5)とを組み合わせて構成されている。
【0161】
結果、ステップS11でYesと判断された場合には、第1のI/P切替ルーチン#620の場合と同様に、ステップS32、S34、およびS38の処理が実行される。一方、Noと判断された場合には、第1のI/P切替ルーチン#610の場合と同様に、ステップS21、S23、およびS25の処理が実行される。
【0162】
上述の処理の結果、本例におけるデコード処理は、図9のタイミングチャートに示すようになる。本タイミングチャートでは、インターレースストリームISはtop_field_firstの値は0であるため、bottom_fieldが先に表示される。
【0163】
よって、プログレッシブストリームPSからインターレースストリームISへ移ったとき、すなわち画像表示期間T9で、第1のI/P切替ルーチン#620によってstateの値を0から2に変える。
【0164】
画像表示期間T10では、第2のI/P切替ルーチン#220によって、ステップS40において、parity_maskの値と表示パリティ(Vp)の値が等しくないと判断される。
【0165】
結果、ステップS44において、parity_maskのレベルが反転される。
【0166】
さらに、マスク制御ルーチン#310のステップS7において、parity_maskの値と表示パリティ(Vp)の値が等しいと判断されて、デコード開始信号Vsd監視ルーチン#100のステップS1に進みスリープ処理を行う。
【0167】
さらに、画像表示期間T11においては、マスク補正ルーチン#400のステップS52において、parity_maskを反転(トグル)してステップS1に進みスリープ処理を行う。
【0168】
このようにして、2Vsの期間、デコード処理を行わないことで、画像表示期間T12〜T14にかけて、bottom_fieldを先に表示することが可能となる。結果、映像ストリームSTvの内容がインターレースストリームISあるいはプログレッシブストリームPSに変化する場合にもシームレス再生が可能となる。
【0169】
(第3の実施形態)
次に、図10、図11および図12を参照して、本発明の第3の実施形態にかかる映像ストリームシームレス復号装置(以下「映像復号装置VDA3」と略称する」)について説明する。映像復号装置VDA3は、図7に示した映像復号装置VDA2の映像デコード制御部CDV2が映像デコード制御部CDV3に変更されている。
【0170】
映像デコード制御部CDV3は、映像デコード制御部CDV2に、スタートアップ制御器21が新たに設けられた構造を有している。スタートアップ制御器21は、シーケンサ10に接続されてvdec_modeを設定する制御信号STを相互に交換する。なお、vdec_modeは映像デコード制御部CDV3の初期状態を規定する二値の値を有する初期状態パラメータである。
【0171】
図11に示すフローチャートを参照して、映像復号装置VDA3の動作について説明する。本実施形態における動作は、既述のデコード開始信号Vsd監視ルーチン#100の変形であるデコード開始信号Vsd監視ルーチン#110、既述の第2のI/P切替ルーチン#220、マスク制御ルーチン#310、マスク補正ルーチン#400、第1のI/P切替ルーチン#620、出画設定ルーチンS13、SLデコードルーチンS15、およびPLデコードルーチンS17より構成される。さらに、スタートアップ制御ルーチン#800が新たに、第1のI/P切替ルーチン#620と出画設定ルーチンS13の間に設けられている。
【0172】
デコード開始信号Vsd監視ルーチン#110は、デコード開始信号Vsdが生成されているか、それとも初期化が必要かを判断するステップS60と、初期化ステップS62によって構成される。
【0173】
ステップS60において、デコード開始信号Vsdの生成が認められれば、デコード開始信号Vsd監視ルーチン#100の場合と同様に、処理は第2のI/P切替ルーチン#220に進む。一方、初期化が必要であると判断された場合には、ステップS62でパラメータvdec_modeの値を0にセットし、stateの値を0にセットした後、処理をステップS60に戻してスリープ処理を行う。
【0174】
なお、デコード開始信号Vsd監視ルーチン#110においては、最初のステップがステップS1ではなく、ステップS60であるので、本フローチャートにおいて、スリープ処理のために各ステップが処理を移行させる相手先はステップS60であることは言うまでも無い。
【0175】
スタートアップ制御ルーチン#800は、ステップS64、S66、S67、S68、S70、およびS72で構成される。第1のI/P切替ルーチン#620においる処理後、ステップS64において、vdec_modeが0であるか否かが判断される。
【0176】
Noの場合は、処理は出画設定ルーチンS13に進む。一方、Yesの場合は、次のステップS66でvdec_modeが1に設定されて、処理はステップS67に進む。
【0177】
ステップS67において、記述のステップS13におけるのと同様に、出画設定が行われる。
【0178】
そして、ステップS68において、PLデコードルーチンS17におけるのと同様にピクチャ層PLがデコードされた後に、処理はステップS70に進む。
【0179】
ステップS70において、SLデコードルーチンS15と同様にスライス層SLがデコードされた後、処理はステップS72に進む。
【0180】
ステップS72において、さらに、ピクチャ層PLがデコードされて、処理はデコード開始信号Vsd監視ルーチン#110のステップS60へ戻って、スリープ処理を行う。
【0181】
上述の処理の結果、本例におけるデコード処理は、図12のタイミングチャートに示すようになる。
【0182】
本タイミングチャートでは、画像表示期間T3〜T4にかけて、初期化が行われている。初期化により、デコード開始信号Vsd監視ルーチン#110は、ステップS62によりvdec_modeに0をセットすると共に、stateの値を0にセットする。
【0183】
画像表示期間T5では、スタートアップ制御器21の、ステップS66によりvdec_modeの値を0から1に変える。
これにより、チャンネル切替え等の操作に起因する初期化後のデコード開始するスタートアップが可能となる。
【0184】
次に、図13、図14、図15、および図16を参照して、本実施形態の変形例について、説明する。本変形例における映像復号装置VDA3の構成は、図10に示した構成のままであるが、映像デコード制御部CDV3の制御動作が異なる。
【0185】
本変形例のフローチャートは、図13に示すように、図11に示したフローチャートにおけるデコード開始信号Vsd監視ルーチン#110に、新たなステップS74が追加されてデコード開始信号Vsd監視ルーチン#120に変更されたものである。
【0186】
つまり、ステップS62でvdec_modeを0にセットすると共にstateの値を0にセットした後に、ステップS74においてさらにframe_rate_codeの値を7にセットした後、処理をステップS60に戻してスリープ処理を行う。
【0187】
これは、図14に示すタイミングチャートにおいて、frame_rate_codeが4の場合、インターレースストリームISでのスタートアップは正常に表示する。
【0188】
しかしながら、図15において、初期化においてframe_rate_codeを4に設定すれば、入力ストリームがプログレッシブの場合には、画像表示期間T4〜T5にかけて表示されるIピクチャI0が2回表示されることになる。
【0189】
よって、frame_rate_codeを7にすることで、図16(a)および図16(b)に示すように、どちらのストリームの場合でもスタートアップが正常に表示することができる。
【0190】
このように、図15に示す例においては期間T4においてスリープ動作が発生する事態を、図16(b)に示す例においては、frame_rate_codeを7に設定することによって防止している。
【0191】
上述の処理の結果、本例におけるデコード処理は、図14、図15、図16(a)および図16(b)のタイミングチャートに示すようになる。
【0192】
(第4の実施形態)
次に、図17、図18、および図19を参照して、本発明の第4の実施形態にかかる映像ストリームシームレス復号装置(以下「映像復号装置VDA4」と略称する」)について説明する。映像復号装置VDA4は、上述の第3の実施形態にかかる映像復号装置VDA3の映像デコード制御部CDV3にさらに、シーケンサ10と補正比率を設定する制御信号FLを交換するフレームレート補正器22を追加して映像デコード制御部CDV4としたものである。
【0193】
以下に、映像復号装置VDA4による24frame/SPのインターレースストリームISからプログレッシブストリームPSに遷移する場合の俗に言われる3:2プルダウン処理に関して述べる。
【0194】
図18に示すように、映像復号装置VDA4におけるフローチャートは、図11に示したフローチャートのマスク補正ルーチン#400が修正されてマスク補正ルーチン#410に変更されている。さらに、新たに、フレームレート補正ルーチン#500が、マスク補正ルーチン#410と第1のI/P切替ルーチン#620の間に挿入されている。また、デコード開始信号Vsd監視ルーチン#110が図13に示したデコード開始信号Vsd監視ルーチン#120に交換されている。
【0195】
マスク補正ルーチン#410は、マスク補正ルーチン#400において、ステップS48とステップS50の間に、新たなステップS80が挿入された構成を有している。つまり、ステップS48で、frame_rate_codeが7より小さいと判断され場合には、処理は挿入された、progressive_sequenceの値が1であるか否かを判断するステップS80に進む。
【0196】
ステップS80において、Yesの場合は、処理は、次のフレームレート補正ルーチン#500に進む。これはフレーム画像がtop_field、bottom_fieldの区別が無いプログレッシブ画像であることを示しているので、ステップ50によるパリティチェックをする必要が無いからである。一方、Noの場合は、処理はステップS52に進む。以降の処理は、既にマスク補正ルーチン#400に関して述べた通りである。
【0197】
フレームレート補正ルーチン#500は、ステップS82、S86、S88、およびS90によって構成される。
ステップS82において、frame_rate_codeの値が2であるか否かが判断されて、Noの場合には処理は第1のI/P切替ルーチン#620に進む。一方、Yesの場合は、処理はフレームレート補正ルーチンS86を経て、補正の比率が3:2であるか否かを判断するステップS88に進む。
【0198】
ステップS88において、Noの場合は、処理は、第1のI/P切替ルーチン#620に進む。一方、Yesの場合は、ステップS90でparity_maskのレベルを反転させた後に、処理はデコード開始信号Vsd監視ルーチン#120のステップS60に進み、スリープを実行する。
【0199】
上述の処理の結果、本例におけるデコード処理は、図19のタイミングチャートに示すようになる。
これにより、24PのインターレースストリームISを3:2プルダウン処理してストリームに後続するプログレッシブストリームPSに関してもシームレス再生が可能となる。また、マスク補正ルーチン#410とフレームレート補正ルーチン#500により、画像表示期間T0〜T4に示すように、24PのインターレースストリームISの再生が可能となる。
【0200】
(第5の実施形態)
次に、図20、図21、および図22を参照して、本発明の第5の実施形態にかかる映像ストリームシームレス復号装置(以下「映像復号装置VDA5」と略称する)について説明する。映像復号装置VDA5は、上述の第4の実施形態にかかる映像復号装置VDA4の映像デコード制御部CDV4にさらにシーケンスエンドを検出する制御信号SEを交換するシーケンスエンド制御器23を追加して映像デコード制御部CDV5としたものである。
【0201】
図21に示すように、映像復号装置VDA5におけるフローチャートは、図11に示した第1のI/P切替ルーチン#620とスタートアップ制御ルーチン#800との間に新たにシーケンスエンド検出ルーチン#700が挿入されている。
【0202】
シーケンスエンド検出ルーチン#700は、シーケンスエンド検出の有無を判断するステップS90、出画設定ルーチンS92、ピクチャ層PLをデコードするルーチンS94、スライス層SLをデコードするルーチンS96、およびピクチャ層PLをデコードするルーチンS98から構成される。
【0203】
本実施形態においては、シーケンスエンドを検出すると処理を次のステップに進めることに他の実施形態に無い特徴を有している。
【0204】
ステップS90において、シーケンスエンドが検出されなければ、Noと判断されて、処理は、スタートアップ制御ルーチン#800に進む。一方、Yesの場合は、ステップS92において出画設定された後に、ステップS94においてピクチャ層PLがデコードされ、さらにステップS96においてスライス層SLがデコードされ、そして、ステップS98においてピクチャ層PLがデコードされる。その後、処理はデコード開始信号Vsd監視ルーチン#120のステップS60に進み、スリープ処理が実行される。
【0205】
上述の処理の結果、本例におけるデコード処理は、図22のタイミングチャートに示すようになる。同タイミングチャートは、図4(d)に示したような構造を有する映像ストリームSTvが入力された場合の動作を示す。これは主に、静止画サービスや、Iピクチャだけの特殊再生に用いることができる。
【0206】
(第6の実施形態)
次に、図23、図24、図25および図26を参照して、本発明の第6の実施形態にかかる映像ストリームシームレス復号装置(以下「映像復号装置VDA6」と略称する))について説明する。映像復号装置VDA6は、上述の第5の実施形態にかかる映像復号装置VDA5の映像デコード制御部CDV5にさらに、シーケンサ10とアンダーフローを検出する制御信号UFを交換するアンダーフロー制御器24が追加された映像デコード制御部CDV6としたものである。
【0207】
図24に示すように、映像復号装置VDA6におけるフローチャートは、図21に示したフローチャートに対して、新たにアンダーフロー制御ルーチン#900が第1のI/P切替ルーチン#620とシーケンスエンド検出ルーチン#700の間に挿入されている。
【0208】
アンダーフロー制御ルーチン#900は、アンダーフロー検出の有無を判断するステップS910、出画設定ルーチンS920、Iピクチャまたは、Pピクチャを検出するまでスキップするルーチンS930、ピクチャ層PLをデコードするルーチンS940、スライス層SLをデコードするルーチンS950、およびピクチャ層PLをデコードするルーチンS960から構成される。
【0209】
ステップS910において、アンダーフローが検出されなければ、Noと判断されて、処理はシーケンスエンド検出ルーチン#700に進む。一方、Yesの場合は、ステップS920において出画設定を行う。
【0210】
そして、ステップS930においてIピクチャ、またはPピクチャが見つかるまで、入力ストリームをサーチし続ける。IピクチャまたはPピクチャの何れかが見つかると、処理はステップS940に進む。
【0211】
ステップS940において、ピクチャ層PLがデコードされた後に、処理はステップS950に進む。
【0212】
ステップS950においてスライス層SLがデコードされる。
【0213】
そして、ステップS960においてピクチャ層PLがデコードされる。その後、処理はVsd生成/初期化ルーチン#120のステップS60に進み、スリープが処理が実行される。
【0214】
上述の処理の結果、本例におけるデコード処理は、図25、図26のタイミングチャートに示すようになる。
【0215】
図25および図26は、映画素材の24PのインターレースストリームISから、30PのインターレースストリームISに切り替る際に、ストリームの到着が遅れてアンダーフローした場合の例を示す。ただし、図25においては、30PのインターレースストリームISの到着が遅れた場合を示し、図26は24PのインターレースストリームISの最後のBピクチャのスライス層SLの到着が遅れた場合を示す。
【0216】
先ず、図25に示す場合について述べる。画像表示期間T0〜T5においては、第4の実施形態に関して説明した24PインターレースストリームISの3:2プルダウン処理(T0〜T5)を示す。画像表示期間T9から以降は、第1の実施形態に関して説明した30PインターレースストリームISの処理を示す。
【0217】
期間T6〜T7においては次のストリームを検出できていない状態を示している。つまり、期間T5において開始したBピクチャB8のスライス層SLのデコードが、期間T6および期間T7に渡って完了していないことを持ってアンダーフローを検出している。
【0218】
期間T7においては、まだ次の表示が24Pストリーム(P9)であるため、フレームレート補正器で3:2プルダウン処理が行われている。
【0219】
期間T8においては、アンダーフロー制御器24でアンダーフローを検出し、Iピクチャまたは、Pピクチャのサーチを行う。また、同時に、出画設定を行い直前にデコードしたIピクチャまたはPピクチャを表示する。本例においては、PピクチャP9が表示される。
【0220】
期間T8の終わりから期間T9にかけてIピクチャのヘッダ解析が終了し、スライス層SLのデコードが行われる。
【0221】
一方、図26に示す場合においては、期間T5〜T7にかけてB8ピクチャのスライス層SLのデコードが行われているが、ストリームの到着が遅れてスライス層SLの最後までデコードできていない状態を示している。つまり、期間T5において開始したIピクチャI0のピクチャ層PLのデコードが、期間T6、期間T7、および期間T8に渡って完了していないことを持ってアンダーフローを検出する。
【0222】
期間T8において、アンダーフロー制御器24でアンダーフローを検出した時点でB8ピクチャのデコードを中止し、次のIピクチャまたはPピクチャのサーチを行う。また、同時に、出画設定を行って直前にデコードしたIピクチャまたはPピクチャを表示する。この場合、期間T8の終わりから期間T9にかけてIピクチャのヘッダ解析が終了し、スライス層SLのデコードが行われる。
【0223】
これにより、通常のインターレースストリームIS間のシームレス再生、すなわち24Pから30Pへの再生が途切れた、つまりストリームが途中で途切れた場合でも、スムーズに行われる。
【0224】
上述のように、本実施形態においては、アンダーフローを検出した時点で、次のIピクチャあるいはPピクチャをサーチする。アンダーフローが同一のストリームの復号中に生じた場合には、次のPピクチャを見つけることでアンダーフローによる画像再生中断時間を最小に抑えることができる。なぜならば、映像ストリームSTv中においてPピクチャPはIピクチャに比べて間隔が密に配列されているからである。
【0225】
また次のピクチャがIピクチャである場合にも、やはりアンダーフローによる画像再生中断時間を最小に抑えることができる。なぜならば、Iピクチャがアンダーフロー発生後の最初でピクチャデータであれば、わざわざその時間的にIピクチャの後に配列されたPピクチャを探す必要は無いからである。また、映像ストリームSTvが、例えばインターレースストリームISとプログレッシブストリームPSやインターレースストリームIS同士であってもフレームレートの異なるストリームから成るまだら編成ストリームであって、その異種ストリーム間における切替直前にアンダーフローが生じた場合にも、Iピクチャを探すことによってストリームの切替を問題なく行える。
【図面の簡単な説明】
【図1】本発明の第1の実施形態にかかる映像ストリームシームレス復号装置の構造を示すブロック図である。
【図2】図1に示した映像ストリームシームレス復号装置の動作を示すフローチャートである。
【図3】図1に示した映像ストリームシームレス復号装置において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図4】図1に示した映像ストリームシームレス復号装置に入力される映像ストリームの構造を示す説明図である。
【図5】図1に示した映像ストリームシームレス復号装置の変形例において、その動作を示すフローチャートである。
【図6】図1に示した映像ストリームシームレス復号装置の変形例において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図7】本発明の第2の実施形態にかかる映像ストリームシームレス復号装置の構造を示すブロック図である。
【図8】図7に示した映像ストリームシームレス復号装置の動作を示すフローチャートである。
【図9】図7に示した映像ストリームシームレス復号装置において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図10】本発明の第3の実施形態にかかる映像ストリームシームレス復号装置の構造を示すブロック図である。
【図11】図10に示した映像ストリームシームレス復号装置の動作を示すフローチャートである。
【図12】図10に示した映像ストリームシームレス復号装置において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図13】図10に示した映像ストリームシームレス復号装置の変形例において、その動作を示すフローチャートである。
【図14】図10に示した映像ストリームシームレス復号装置の変形例において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図15】図10に示した映像ストリームシームレス復号装置の変形例において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図16】図10に示した映像ストリームシームレス復号装置の変形例において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図17】本発明の第4の実施形態にかかる映像ストリームシームレス復号装置の構造を示すブロック図である。
【図18】図17に示した映像ストリームシームレス復号装置の動作を示すフローチャートである。
【図19】図17に示した映像ストリームシームレス復号装置において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図20】本発明の第5の実施形態にかかる映像ストリームシームレス復号装置の構造を示すブロック図である。
【図21】図20に示した映像ストリームシームレス復号装置の動作を示すフローチャートである。
【図22】図20に示した映像ストリームシームレス復号装置において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図23】本発明の第6の実施形態にかかる映像ストリームシームレス復号装置の構造を示すブロック図である。
【図24】図23に示した映像ストリームシームレス復号装置の動作を示すフローチャートである。
【図25】図23に示した映像ストリームシームレス復号装置において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図26】図25と同様に、図23に示した映像ストリームシームレス復号装置において、観察される各種信号の処理タイミングを示すタイミングチャートである。
【図27】従来の映像ストリームシームレス復号装置による映像ストリームデコード処理時に観察される各種信号の処理タイミングを表すタイミングチャートである。
【図28】図27と同様に、従来の映像ストリームシームレス復号装置による映像ストリームデコード処理時に観察される各種信号の処理タイミングを表すタイミングチャートである。
【符号の説明】
VDA1、VDA2、VDA3、VDA4、VDA5、VDA6 映像復号装置
Ddv 映像デコード部
1 ビットストリームFIFO
2 ストリーム解析器
3 ビデオデコーダ
4 ヘッダ情報蓄積器
5 書込フレームメモリ選択器
6 フレームメモリ群
7 表示フレームメモリ選択器
EV ビデオエンコーダ
11 デコード開始信号生成器
CDV1、CDV2、CDV3、CDV4、CDV5、CDV6 映像デコード制御部
10 シーケンサ
11 デコード開始信号生成器
12 デコードタイミングマスク器
13 第1のI/P切替器
14 第2のI/P切替器
20 マスク補正器
21 スタートアップ制御器
22 フレームレート補正器
23 シーケンスエンド制御器
Claims (1)
- インターレース方式のストリームとプログレッシブ方式のストリームが混在する映像ストリームをデコードしてシームレスに出力する復号装置であって、
前記映像ストリームのヘッダ情報からフレームレートを抽出し、かつ前記映像ストリームを所定のタイミングでデコードしてデジタル映像信号を出力する映像デコード手段と、
前記映像デコード手段が出力する前記デジタル映像信号をエンコードして出力すると共に、前記デジタル映像信号に基づいて垂直同期信号及びパリティ信号を出力する映像出力手段と、
デコードの基本タイミングを示すデコード開始信号を生成する開始信号生成手段と、
前記映像デコード手段が抽出する前記フレームレートに基づいて、前記開始信号生成手段が生成する前記デコード開始信号を前記映像出力手段からの前記パリティ信号でマスクして前記所定のタイミングを決定し、決定された前記所定のタイミングで前記映像デコード手段にデコードを行わせると共に、前記映像デコード手段が抽出する前記フレームレートが変わると前記方式が切り替わる遷移時の所定期間の間、前記映像デコード手段のデコードを禁止する映像デコード制御手段と、を具備することを特徴とする復号装置。
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