JP4058354B2

JP4058354B2 - 液晶表示装置

Info

Publication number: JP4058354B2
Application number: JP2003006037A
Authority: JP
Inventors: 友信もたい
Original assignee: 東芝松下ディスプレイテクノロジー株式会社
Priority date: 2003-01-14
Filing date: 2003-01-14
Publication date: 2008-03-05
Anticipated expiration: 2023-01-14
Also published as: JP2004219647A

Description

【０００１】
【発明の属する技術分野】
本発明は、ΔΣ変換を利用して信号線駆動を行う液晶表示装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、ワードプロセッサ、PDA（Personal Digital Assistance）等の表示装置は、バッテリで駆動されてモバイル環境で用いられることが多いため、低消費電力であることが要求される。
【０００３】
薄型の表示装置としては、液晶表示装置（LCD）、プラズマディスプレイ、フラットCRT等がある。このうち、低消費電力という観点では、液晶表示装置が最も適しており、多くの携帯機器（携帯端末）で実用化されている（特許文献１参照）。
【０００４】
図４は従来の表示装置の概略構成を示すブロック図である。CPUシステム５で演算された画像データはVRAM１２に記憶され、D/A変換回路１３はVRAM１２内の画像データを順に液晶駆動信号（アナログ信号）に変換する。この変換信号は、アナログアンプ回路３１で増幅された後、各信号線に書き込まれる。信号線への書き込みと同時に、走査線駆動回路３は走査線を順に駆動し、これにより、信号線への書き込み電圧が画素部６に供給されて、画素表示が行われる。
【０００５】
アナログアンプ回路３１は、複数の信号線に対して一つずつ設けられ、アナログアンプ回路３１の出力をどの信号線に供給するかは、マルチプレクサ１６が切替制御する。
【０００６】
【特許文献１】
特開２００２−１４００５１号公報
【０００７】
【発明が解決しようとする課題】
アナログアンプ回路３１は、走査線駆動回路３が指定した走査線上の画素に対して、所定時間内に所定の電位を書き込む必要がある。このため、アナログアンプ回路３１には、電流供給能力と信号制御能力の２つが要求される。これら２つの能力は、互いに相反する関係にあり、電流を流し過ぎるとオーバーシュートが発生して電流制御性が低下し、逆に、信号の制御性を上げると、電流が絞られてしまって、十分な電流が流せなくなる。
【０００８】
このような問題を解決する手法として、絶えず、所定電流を定常的に流して、電流供給能力を高めておくアンプ回路が考えられるが、消費電力の面から、携帯端末での採用は難しい。
【０００９】
本発明は、このような点に鑑みてなされたものであり、その目的は、表示品質の向上と消費電力の削減を図ることができる液晶表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、列設される信号線及び走査線と、前記信号線及び走査線の各交点付近に形成される画素部と、を備え、前記画素部は、対応する信号線の電圧に応じた電荷を蓄積する液晶容量を有する液晶表示装置において、アナログ画素信号またはデジタル画素信号を量子化して２値化データを生成するΔΣ変調器と、前記２値化データを復調して得られたアナログ信号を前記液晶容量に供給するフィルタ回路と、を備える。
【００１１】
【発明の実施の形態】
以下、本発明に係る液晶表示装置について、図面を参照しながら具体的に説明する。
【００１２】
図１は本発明に係る液晶表示装置の一実施形態の概略構成を示すブロック図である。図１の液晶表示装置は、信号線及び走査線が列設された画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３とを備えている。信号線駆動回路２には、FPC（Flexible Print Circuit）などの信号バス４を介してCPUシステム５が接続されている。
【００１３】
信号線駆動回路２と走査線駆動回路３の少なくとも一部は、画素アレイ部１と同じ絶縁基板上に形成されるが、この絶縁基板とは別個の基板にCPUシステム５が実装される。この絶縁基板上に形成される各回路は、結晶シリコンや500℃以下の低温プロセス（例えば、エキシマレーザアニール）などの手法で形成される多結晶シリコン（以下、ポリシリコンと呼ぶ）を材料として形成される。
【００１４】
画素アレイ部１内の信号線及び走査線の各交点付近には、画素部６が形成されている。画素部６は、図１では不図示の画素TFT、液晶容量及び補助容量を有する。画素TFTのゲート端子には走査線が接続され、ソース端子にはインダクタを介して液晶容量及び補助容量が接続されている。インダクタは、後述するように、信号線や画素TFTの配線パターンを利用して形成される。
【００１５】
信号線駆動回路２は、CPUシステム５からRGB各６ビットのデジタル画素データを受け取るバスインタフェース部（Bus I/F）１１と、デジタル画素データを格納するVRAM１２と、デジタル画素データをアナログ画素データに変換するD/A変換回路１３と、アナログ画素データを量子化するΔΣ変調器１４と、ΔΣ変調器１４の出力から不要な周波数成分を除去して２値化データを生成するデジタルフィルタ１５と、復調データをどの信号線に供給するかを切替制御するマルチプレクサ１６と、マルチプレクサ１６及び走査線駆動回路３のタイミングを制御するタイミング制御回路１７と、を有する。
【００１６】
図１の信号線駆動回路２は、図４の信号線駆動回路２に新たにΔΣ変調器１４とデジタルフィルタ１５を追加した点に特徴がある。
【００１７】
図２はΔΣ変調器１４の内部構成を示すブロック図である。なお、図２では、便宜上図１のデジタルフィルタ１５を省略している。図２のΔΣ変調器１４は、１次の変調器であり、加算器２１，２２と、１クロック遅延器２３と、量子化器２４とを有する。一般に、２値化レベルの数をｎ、ΔΣ変調器１４の入力信号をｕ、出力信号をｙ、量子化したときの丸め誤差をｑ、１クロック遅延をＺ-1とすると、（１）式の関係が成り立つ。
【００１８】
ｙ＝ｎ＋（１−Ｚ^-1）n×ｑ …（１）
量子化器２４は、D/A変換回路１３から出力されたアナログ画素データの信号レベルに応じて、ハイかローのいずれかの２値化データを出力する。この２値化データは、量子化器２４に入る前の信号の反転信号と加算器２２にて加算される。これにより、加算器２２からは、２値化データの残りの信号成分を反転した信号が出力される。加算器２１は、この信号とアナログ画素データとの差分を、次のクロック入力時に演算する。この差分が次に量子化器２４で量子化される。
【００１９】
図２のΔΣ変調器１４は、クロックに同期したデジタル信号処理を行う。ΔΣ変調器１４の出力波形の再現性は、クロック周波数に依存する。ΔΣ変調器１４の出力誤差量は、上述した（１）式より、（２）式のようになる。
【００２０】
信号誤差＝（１−Ｚ^-1）n×ｑ …（２）
２値化レベルが異なる複数の量子化器２４を用いて量子化を行うと、細かい信号レベルでの２値化を実現でき、出力誤差を削減できる。
【００２１】
図２は量子化器２４が１個だけの１ビットの量子化演算を行う例を示しているが、図２の量子化器２４を直列接続して多ビットの量子化を行うことも可能である。
【００２２】
量子化器２４の出力は、デジタルフィルタ１５に入力されて不要な周波数成分が除去されて、最終的な２値化データが生成される。
【００２３】
各画素ごとに、D/A変換回路１３、ΔΣ変調器１４及びデジタルフィルタ１５を設けると、信号線駆動回路２の回路規模が大きくなり、消費電力も増えてしまう。このため、本実施形態では、複数の画素ごとに、D/A変換回路１３、ΔΣ変調器１４及びデジタルフィルタ１５を設け、２値化データをどの信号線に供給するかをマルチプレクサ１６で切り替えている。
【００２４】
マルチプレクサ１６から出力された２値化データは、選択された画素部６に供給される。画素部６には、液晶容量Ｃ１と、薄膜プロセスによるキャパシタまたはインダクタとが形成されており、これらが低域通過フィルタとして機能し、２値化データをアナログ信号に変換する。なお、画素部６に接続された信号線の抵抗成分、容量成分及びインダクタンス成分も、低域通過フィルタを形成する材料として用いられる。
【００２５】
低域通過フィルタは、インダクタとキャパシタで形成されるか、あるいは抵抗とキャパシタで形成される。これら回路素子は集積回路技術で形成可能であるが、基板上にインダクタを形成するためには、サブμｍの微細配線が必要になり、製造が困難である。このため、信号線や画素部６内の信号配線を利用してインダクタを形成するのが望ましい。具体的には、信号線等を渦巻状にして、所望のインダクタンス成分を持たせる。加えて、信号線等の上面にパターンニングにより磁性体膜を形成する。
【００２６】
画素部６の液晶容量Ｃ１は、その一端に印加される信号線電圧により容量値が変動するため、信号変換フィルタとして動作させる前に初期化電圧を印加して、容量値を一定に維持するのが望ましい。その初期化電圧は、液晶容量Ｃ１が大きくなるような電圧レベルが望ましい。
【００２７】
一方、液晶容量Ｃ１と並列に接続される補助容量Ｃ２を用いて信号変換フィルタを形成してもよい。補助容量Ｃ２は、表示品質の変動を抑制するために、液晶に印加された電圧を維持する目的で設けられる。補助容量Ｃ２を信号変換フィルタとして用いる場合には、液晶容量Ｃ１の容量値が変動すると、フィルタ特性の変動が生じるため、液晶容量Ｃ１が小さくなるように初期化信号を液晶に印加するのが有効である。
【００２８】
また、信号変換フィルタの抵抗素子としては、信号線や配線部の配線が利用される。これらを必要に応じて蛇行させて形成することで、抵抗値を調整できる。多結晶シリコンのプロセスでは、薄膜トランジスタの形成時にドーピング条件の異なるシリコン膜が得られることから、これらの膜から適宜配線を選ぶことができる。金属配線からドーピングしていないシリコン膜を選択できるため、回路定数を種々設定可能である。
【００２９】
また、信号変換フィルタの抵抗素子としては、画素部６内の画素TFTを利用することもできる。画素TFTのオン抵抗特性は、そのゲート端子に入力する信号電圧を調整することで適宜設定できる。また、画素TFTのオン抵抗値も、チャネル長、チャネル幅、ゲート酸化膜の材質、ゲート酸化膜の厚さ、LDD（Lightly Doped Drain）領域の抵抗、ゲートバイアス電圧、及び多結晶シリコンの移動度などを調整することで変更可能である。
【００３０】
図３は画素部６の概略構成を示すブロック図である。なお、図３では、便宜上図１のデジタルフィルタ１５とマルチプレクサ１６を省略している。
【００３１】
図３に示すように、画素部６は、ゲートドライバ２１と、電源端子と接地端子との間に直列接続された２つのトランジスタＱ１，Ｑ２と、同じく電源端子と接地端子との間に直列接続された２つのトランジスタＱ３，Ｑ４と、画素TFT２２と、ローパスフィルタ部２３とを有する。
【００３２】
ゲートドライバ２１は、２値化データとその反転信号をそれぞれトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のゲート端子に供給する。ローパスフィルタ部２３により、２値化データが復調されてアナログ信号に変換される。
【００３３】
ローパスフィルタ部２３は、上述したように、信号線や画素部６内の配線を利用して形成される。図３の例では、直列接続されたインダクタＬ１、キャパシタＣ３及びインダクタＬ２でローパスフィルタ部２３を形成している。インダクタＬ１の一端はトランジスタＱ１，Ｑ２の接続経路に接続され、インダクタＬ２の一端はトランジスタＱ３，Ｑ４の接続経路に接続されている。
【００３４】
このように、本実施形態の液晶表示装置は、ΔΣ変調器１４で量子化した2値化データを画素アレイ部１に供給し、画素部６の内部で２値化データを復調してアナログ画素電圧に変換するため、信号線駆動回路２から画素部６までの信号のやり取りをオールデジタル化でき、ノイズの影響を受けにくくなることから、画質向上が図れる。
【００３５】
また、オールデジタルで信号伝送を行うため、Ｄ級動作を行うことになり、電力効率が非常によくなり、消費電力の低減が図れる。
【００３６】
一例として、本実施形態の液晶表示装置でVGA表示とXGA表示を行う場合のサンプリング周波数について説明する。RGB各６ビットの階調表示を行う場合、表示のガンマを考えると、等間隔で10ビット程度の分解能が必要になる。
【００３７】
表示のリフレッシュ間隔を60Hzとすると、このリフレッシュ間隔内に２¹⁰＝1024ビットの表示データ演算を行う必要がある。
【００３８】
したがって、最低のサンプリング周波数は、60Hz×２¹⁰＝61.4kHzになる。
【００３９】
１画面分の表示を１つのΔΣ変調器１４で行う場合、VGA表示とXGA表示を行うには以下のサンプリング周波数が必要になる。
【００４０】
VGA：61.4kHz×640×480×３＝57×10⁹Hz（57GHz）
XGA：61.4kHz×1024×768×３＝150×10⁹Hz（150GHz）
このような高い周波数は実用的でないため、複数の信号線ごとにΔΣ変調器１４を設ける必要がある。仮に、各信号線ごとにΔΣ変調器１４を設けた場合のサンプリング周波数は以下のようになる。
【００４１】
VGA：61.4kHz×480＝30MHz
XGA：61.4kHz×768＝48MHz
この程度の周波数であれば、ポリシリコンプロセスを用いて実現可能である。
【００４２】
なお、上述した説明では、1次のΔΣ変調器１４を用いる例を説明したが、例えば５次程度のΔΣ変調器１４を用いると、2桁以上のダイナミックレンジの改善効果があり、サンプリング周波数は500kHz程度まで下げることができる。
【００４３】
上述した実施形態では、CPUシステムから供給されたデジタル画素データを、いったんアナログ画素データに変換してからΔΣ変調器に入力しているが、デジタル画素データをそのままΔΣ変調器に入力して２値化データを生成してもよい。この場合、D/A変換回路が不要になり、回路規模を削減できるとともに、D/A変換処理による画質の劣化を防止できる。
【００４４】
デジタル画素データから直接変調信号を生成する方法として、以下の方法が考えられる。例えば、６ビットのデジタル画素信号が入力されたとき、2進→ビットデータの変換器を用いて、２進データをビットデータ（単純な１の羅列に直したビット情報）に変換する。このとき、２¹⁰段階のデータ構造（「Ｈ」と「Ｌ」の並び）は、データの周期性をもち、かつ、「Ｈ」と「Ｌ」の周期が等分となるようなパルス幅の信号出力となるようにする。
【００４５】
このような周期性をもつパルスとして整形して出力するのは、画素に構成したフィルタ回路の帯域が一致した周波数、すなわち、変換効率が一定である周波数に固定化することで、再現性の高い画像信号を得ることができるようにするためである。周期については、ローパスフィルタの通過特性をもとに設計すれば良い。
【００４６】
ＸＧＡ表示のパネルにおいて、各配線毎に出力ドライバを配置し、１０ビットの分解能で出力するためのデータレートは４８ＭＨｚとなる。１０ビット出力した場合の出力周波数は、約４８ｋＨｚとなり、１０周期のパルスを仮定すると、約２μ秒周期のパルスを繰り返すことで、１ＭＨｚを通過するフィルタにより、所望の特性を得ることができる。
【００４７】
図５に上述のパルスの例を示す。この例では、１画素出力時に、出力周期を１０周期にしている。画像表示の黒レベルが低い場合には、周期パルスの連続性は少なく（図５（ａ））、ちょうど、中間調に達すると、デュティ比が５０％の矩形波となる（図５（ｂ））。そして、黒レベルが高くなると、黒のデュティが上がり、最後は完全な「Ｈ」出力となる（図５（ｃ））。
【００４８】
上述波形を形成するにあたり、２値の画素データから以下のように駆動波形を作ることができる。まず、２値データは、ビットデータ（単純なビットの羅列データ）に変換される。例えば、0011は「000000000000111」、1000は「000000011111111」のようになる。このビットデータへの変換は、論理回路を使用した論理和をとることで、変換可能である。
【００４９】
そして、この論理和から得られたビットデータをもとに、出力周期に見合うデータ位置に、駆動ビットデータを配置する。駆動信号は、クロック信号で順次読み出されるシフトレジスタにより一度サンプリングされ、これが、順次読み出されることで、信号供給されるが、そのもととなる信号は、論理和で得られたビットデータを所定のシフトレジスタに分配する配線により実現される。配分された信号は、ビットデータ量に応じて、周期性をもつ矩形パルスの幅が異なることになる。
【００５０】
【発明の効果】
以上詳細に説明したように、本発明によれば、ΔΣ変調器で生成された２値化データをフィルタ回路まで伝送するため、オールデジタルでの信号伝送を実現でき、ノイズの影響を受けにくくなって表示品質を向上できるとともに、電力効率のよいＤ級動作を行うため、消費電力の削減が図れる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示装置の一実施形態の概略構成を示すブロック図。
【図２】ΔΣ変調器１４の内部構成を示すブロック図。
【図３】画素部６の概略構成を示すブロック図。
【図４】従来の表示装置の概略構成を示すブロック図。
【図５】ΔΣ変調器の出力パルスの一例を示す図。
【符号の説明】
１画素アレイ部
２信号線駆動回路
３走査線駆動回路
４信号バス
５ CPUシステム
６画素部
１１バスインタフェース部
１２ VRAM
１３ D/A変換回路
１４ ΔΣ変調器
１５デジタルフィルタ
１６マルチプレクサ
１７タイミング制御回路
２１，２２加算器
２３１クロック遅延器
２４量子化器

Claims

列設される信号線及び走査線と、前記信号線及び走査線の各交点付近に形成される画素部と、を備え、
前記画素部は、対応する信号線の電圧に応じた電荷を蓄積する液晶容量を有する液晶表示装置において、
アナログ画素信号またはデジタル画素信号を量子化して２値化データを生成するΔΣ変調器と、
前記２値化データを復調して得られたアナログ信号を前記液晶容量に供給するフィルタ回路と、を備えることを特徴とする液晶表示装置。
前記フィルタ回路は、前記液晶容量と、前記画素部内の薄膜プロセスで形成されるキャパシタまたはインダクタと、前記信号線の配線抵抗または配線容量と、の少なくとも一つを用いて形成されることを特徴とする請求項１に記載の液晶表示装置。
前記液晶容量に初期電荷を供給するプリチャージ部を備えることを特徴とする請求項１または２に記載の液晶表示装置。
前記画素部は、前記液晶容量に並列接続される補助容量を有し、
前記フィルタ回路は、前記液晶容量及び前記補助容量を用いて形成されることを特徴とする請求項１及至３のいずれかに記載の液晶表示装置。
走査線を駆動する走査線駆動回路を備え、
前記画素部は、前記走査線駆動回路によりオン・オフ制御される薄膜トランジスタを有し、
前記薄膜トランジスタのオン抵抗特性を制御することにより、前記フィルタ回路の帯域通過特性を最適化することを特徴とする請求項１及至４のいずれかに記載の液晶表示装置。
前記薄膜トランジスタのオン抵抗特性は、前記薄膜トランジスタのチャネル幅、チャネル長、ゲート酸化膜、LDD（Lightly Doped Drain）領域の抵抗、及びゲートバイアス電圧の少なくとも一つを変更することにより制御されることを特徴とする請求項５に記載の液晶表示装置。
前記ΔΣ変調器は、複数の信号線ごとに設けられ、
前記ΔΣ変調器で生成された２値化データを供給する信号線を選択する信号線選択回路を備えることを特徴とする請求項１及至６のいずれかに記載の液晶表示装置。
前記ΔΣ変調器は、量子化した信号出力の周期を前記２値化データの周波数のｎ倍（ｎは１より大きい自然数）を基本周期として出力することを特徴とする請求項７に記載の液晶表示装置。
前記ΔΣ変調器は、前記２値化データを、論理回路を使用した論理和をとることにより、前記量子化した信号を生成することをことを特徴とする請求項８に記載の液晶表示装置。