JP4045083B2 - Semiconductor module and mounting structure - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、一つ以上の半導体装置を搭載した半導体モジュールの構造、およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置を高密度基板等に搭載する半導体モジュールとして、例えば特開平１２−１５６４６１号公報に記載ようなチップ・オン・チップ・モジュールがある。これは図２に示すように、第一チップ上に第二チップを接続し、かつ第二チップを接続した面に外部接続端子を形成するものである。例えば、第一チップを論理チップ、第二チップをメモリチップとして、この２つにより所望の機能を実現可能な半導体モジュールを構成しようとするものである。この外部接続端子としては、はんだカラム、大径のはんだボール、適当な中間基板を介してはんだボールにより接続する方法等を挙げている。この他、ポリマー金属複合体接続、銅めっきカラム、マイクロベルクロ接続を例示している。
【０００３】
【発明が解決しようとする課題】
上記構造は、半導体装置を搭載する基板にスルーホールを形成することなく、半導体装置と外部接続端子とを電気的に接続できる構造であり有効なモジュール構造であるが、それを実現するには、基板における半導体装置搭載面と外部接続端子搭載面とが同一面側となるため、半導体装置の実装高さを考慮した、高さのある外部接続端子を如何に形成するかが重要な課題となる。
【０００４】
上記従来技術に於いては、前述の如く、はんだカラム、大径のはんだボール、適当な中間基板を介してはんだボールにより接続する方法等を挙げているが、いずれも高密度実装に不向きであったり、生産効率が落ちるなどと言った課題が残る。例えば、はんだカラムの場合、その形成方法にはめっき技術、露光技術などが考えられるが、めっき技術では高さのあるものを形成するには時間がかかり、露光技術もアスペクト比の高いものを形成するには不向きである。
【０００５】
また、半導体モジュールの基板にシリコンやセラミックス、ガラス等の熱膨張係数の小さい部材を使用し、その半導体モジュールを熱膨張係数の大きい有機樹脂基板上に搭載した場合、双方の熱膨張の違いにより接続部に応力が集中し、接続部の接続寿命が低下するという問題が生じる。そのため、単に外部接続端子の高さを確保するだけでなく、実装時の応力緩和を考慮する必要がある。
【０００６】
本発明の第一の目的は、外部基板との接続信頼性に優れた生産効率の良い半導体モジュールを実現することにある。なお、本明細書においては、半導体モジュールに使用する基板をモジュール基板、半導体モジュールを実装する基板を外部基板と呼ぶこととする。
【０００７】
我々は、このようなシリコン、セラミックス、ガラス等のモジュール基板に半導体チップや半導体装置を搭載しかつその搭載面側に外部接続端子を形成したモジュールについて開発、研究を進めている。前述の如く、外部接続端子を如何に形成するかは一つの課題であるが、本構造を実現するには、その他、アンダーフィルを用いずに接続信頼性を確保することが生産性を向上させる上では重要な課題となる。
従って、本発明の第二の目的は、アンダーフィルを用いずに半導体装置を搭載する場合の接続信頼性を向上させた半導体モジュールを実現することにある。
一方、アンダーフィルを使用することは接続信頼性を向上させる上ではやはり有効であるが、予めアンダーフィルとなる樹脂を塗布した後、半導体装置を搭載して接続する方法では電極間の接続を確保するために搭載時に半導体装置に圧力を加える必要がある。モジュール基板をガラスやシリコンで構成し、それぞれを多数個取りの状態（ウエハ状態）で圧力を加えることとなると、モジュール基板（ガラス、シリコン）に必要以上の強度が求められコストアップにつながる。また、圧力を加えながらアンダーフィルがある程度硬化するまでの時間を待たなければならないので製造タクトの面からも好ましくない。従って、アンダーフィルを予め塗布するのでなく、半導体装置をモジュール基板に搭載した後、半導体装置とモジュール基板とのギャップにアンダーフィルを充填する方法が好ましいが、多数個取りの状態（ウエハ状態）でアンダーフィルを如何に充填するかが重要な課題となる。また、搭載する半導体装置の有する電極が狭ピッチ化した場合にアンダーフィルの充填自体が困難となる。
【０００８】
従って、本発明の第三の目的は、アンダーフィルの充填を考慮した半導体モジュールを実現することにある。
【０００９】
その他、モジュール基板に半導体装置を搭載しかつその搭載面側に外部接続端子を形成する構造なので、半導体装置からの放熱を考慮した構造が重要となってくる。
従って、本発明の第四の目的は、放熱を考慮した半導体モジュールを実現することにある。
【００１０】
【課題を解決するための手段】
本発明は、上記第一の目的を達成するために、配線が形成された配線基板と、該配線基板に形成された配線と電気的に接続された半導体装置と、該配線基板の該半導体装置を実装した側に配置され、該配線と電気的に接続された外部との接続部分となる外部接続端子とを備え、該配線基板と該外部接続端子との間に該半導体装置の厚さよりも厚い絶縁樹脂層を形成したものである。
【００１１】
また、配線が形成された配線基板と、該配線基板に形成された配線と電気的に接続された半導体装置と、該配線基板の該半導体装置を実装した側に形成され、その実装面に対して所定の傾斜を有する傾斜部分と外部との接続部分となる外部接続端子を配置するほぼ平坦な平坦部分とを有する絶縁樹脂層とを備え、該絶縁樹脂層の傾斜部分に該配線の一部を形成して該配線と該外部接続端子とを電気的に接続するように構成したものである。
【００１２】
また、前記絶縁樹脂層をマスク印刷により形成したものである。
【００１３】
また、配線が形成された配線基板と、該配線基板に形成された配線と電気的に接続された半導体装置と、該配線基板の該半導体装置を実装した側に、マスク印刷により形成された絶縁樹脂層と、該絶縁樹脂層の上に該配線と電気的に接続された外部との接続部分となる外部接続端子とを備えたものである。
また、前記絶縁樹脂層の形状が前記半導体装置を囲むような形状であるものである。
また、前記絶縁樹脂層の形状が枠状であるものである。
また、前記絶縁樹脂層の外周側の傾斜よりも内周側の傾斜が緩やかであるものである。
また、前記絶縁樹脂層が複数個の絶縁樹脂層を用いて前記半導体装置を囲むように配置するものである。
【００１４】
また、前記配線基板が、シリコン基板もしくはガラス基板であるものである。また、前記絶縁樹脂層が約0.1Gpa〜約10Gpaの弾性率を有する絶縁材料で構成されたものである。
また、前記絶縁樹脂層の膜厚が約１０マイクロメータ〜約３５０マイクロメータであるものである。
また、前記半導体装置が半導体チップ、CSP、BGA、ウエハレベルCSPのいずれかであるものである。
【００１５】
また、前記半導体装置の実装面から前記半導体装置の裏面までの高さよりも、前記絶縁樹脂層の厚さと前記外部接続端子の高さとの和の方が大きいものである。
また、前記半導体装置の実装面から前記半導体装置の裏面までの高さと、前記絶縁樹脂層の厚さと前記外部接続端子の高さとの和とがほぼ等しいものである。
【００１６】
また、配線を形成した配線基板と、該配線基板に形成された配線と電気的に接続する半導体装置と、該半導体装置を覆う絶縁材料と、該絶縁材料上に形成した配線と外部との接続部分となる外部接続電極とを備えたものである。
また、前記半導体装置と外部接続端子との間にある絶縁材料の中に中間板を設けたものである。
また、本発明は、上記第二の目的を達成するために、配線が形成された配線基板と、該配線基板に形成された配線とバンプを介して電気的に接続された半導体装置と、該配線と電気的に接続された外部との接続部分となる外部接続端子とを備え、アンダーフィルを用いずに該半導体装置を該配線基板に実装する半導体モジュールにおいて、該半導体装置を半導体チップで構成し、該配線基板をシリコン基板で構成したものである。
また、配線が形成された配線基板と、該配線基板に形成された配線とバンプを介して電気的に接続された半導体装置と、該配線と電気的に接続された外部との接続部分となる外部接続端子とを備え、アンダーフィルを用いずに該半導体装置を該配線基板に実装する半導体モジュールにおいて、該半導体装置の有する半導体チップとバンプとの間に絶縁樹脂層を形成したものである。
また、配線が形成された配線基板と、該配線基板に形成された配線とバンプを介して電気的に接続された半導体装置と、該配線と電気的に接続された外部との接続部分となる外部接続端子とを備え、アンダーフィルを用いずに該半導体装置を該配線基板に実装する半導体モジュールにおいて、該半導体装置の有するバンプと接続する配線と該配線基板との間に絶縁樹脂層を形成したものである。
また、前記絶縁樹脂層が約0.1Gpa〜約10Gpaの弾性率を有する絶縁材料で構成されたものである。
また、前記絶縁樹脂層の膜厚が約１０マイクロメータ〜約３５０マイクロメータであるものである。
また、前記絶縁樹脂層をマスク印刷により形成したものである。
また、前記外部接続端子が、前記配線基板の前記半導体装置を実装した側に形成された、その実装面に対して所定の傾斜を有する傾斜部分と前記外部接続端子を配置するほぼ平坦な平坦部分とを有する第二の絶縁樹脂層の上に形成されたものである。
また、本発明は、上記第三の目的を達成するために、配線が形成された配線基板と、該配線基板に形成された配線とバンプを介して電気的に接続された半導体装置と、該配線基板と該半導体装置との間に充填する充填材料とを備え、該充填材料がフィラを含まない材料により構成されるものである。
本発明は、上記第四の目的を達成するために、上記半導体モジュールを実装する外部基板に熱伝導材料層を形成し、前記半導体モジュールの有する半導体装置と該熱伝導材料層とを接続したものである。
また、前記半導体装置と前記回路基板とをそれぞれ接続する金属部材を備えたものである。
また、前記半導体装置を前記配線基板にダイボンドして接続し、前記半導体装置と前記配線基板に形成された配線とをワイヤボンデングにより電気的に接続するものである。
【００１７】
その他、本発明の目的を達成するために、本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
また、半導体素子を搭載する配線基板の周辺部に低弾性率樹脂からなる応力緩和層が形成され、該応力緩和層上に該半導体素子からの電気配線に接続された外部接続端子が設けられた半導体装置において、該配線基板上の少なくとも該半導体素子が搭載される領域に低弾性率樹脂層を設け、該低弾性率樹脂層上に該半導体素子との接続端子を設けたものである。
【００１８】
また、半導体素子を搭載する配線基板の周辺部に低弾性率樹脂からなる応力緩和層が複数形成されており、該応力緩和層上に該半導体素子からの電気配線に接続された外部接続端子が設けられたものである。
【００１９】
また、さらに、配線基板上の少なくとも半導体素子が搭載される領域に低弾性率樹脂層を設け、低弾性率樹脂層上に半導体素子との接続端子を設けたものである。
【００２０】
また、上記の応力緩和層の厚さを０．１〜０．８ｍｍとするものである。
【００２１】
また、半導体装置及び半導体モジュールの製造方法であって、半導体素子を搭載する配線基板の周辺部に低弾性率樹脂からなる応力緩和層が形成され、該応力緩和層上に該半導体素子からの電気配線に接続された外部接続端子が設けられた半導体装置や半導体モジュールを製造するものであって、同一基板上に該応力緩和層を１以上同時に形成するものである。
【００２２】
また、半導体装置及び半導体モジュールの製造方法であって、半導体素子を搭載する配線基板の周辺部に低弾性率樹脂からなる応力緩和層が形成され、応力緩和層上に半導体素子からの電気配線に接続された外部接続端子が設けられた半導体装置を製造するものであって、応力緩和層を金型を用いて形成し、基板に貼り付けるものである。
【００２３】
さらに、金型は前記応力緩和層の形成用のキャビティを有しており、キャビティに低弾性率樹脂を充填した後、この金型に基板を載置して加圧かつ加熱することにより、キャビティ内の低弾性率樹脂を硬化して基板に貼り付けるようにするものである。
【００２４】
また、半導体装置及び半導体モジュールの製造方法であって、金型は前記応力緩和層の形成用のキャビティが形成されているとともに、キャビティによって囲まれた領域にくぼみ状の樹脂層形成部が形成されており、キャビティ及び樹脂層形成部に低弾性率樹脂を充填した後、この金型に基板を載置して加圧かつ加熱することにより、キャビティ内及び樹脂層形成部内の低弾性率樹脂を硬化して基板に貼り付けるようにするものである。
【００２５】
さらに、半導体装置及び半導体モジュールの製造方法であって、キャビティが複数個閉路状に配列されているものである。
【００２６】
また、半導体モジュールは、基板と、該基板の第１の領域に形成された第１の絶縁層と、該基板の第２の領域に実装される半導体チップと、該第１の絶縁層上に形成された外部接続端子と、該半導体チップの電極と該外部接続端子とを電気的に接続する配線とを有し、第１の絶縁層は、この半導体モジュールとこの半導体モジュールを実装する他の基板との間に生ずる応力を緩和し、かつ金型を用いて形成されたものである。
【００２７】
また、上記半導体モジュールであって、基板と半導体チップの間に、半導体チップと基板との間に生ずる応力を緩和する第２の絶縁層を有する構成とする。
【００２８】
また、上記半導体モジュールであって、第１の絶縁層の厚さが０．１ｍｍ〜０．８ｍｍとするものである。
【００２９】
また、上記半導体モジュールであって、第１の絶縁層は基板の周縁部に形成され、さらに、第１の絶縁層は間隙部を有するものである。
【００３０】
【発明の実施の形態】
以下、図面を用いて本発明を詳細に説明する。なお、本発明を説明する全ての図において、同一符号は同一部位を示しているため、重複する説明を省いている場合があり、さらに説明を容易にするため、構造の一部省略や各部の寸法比は実際とは変えて記載してある。
【００３１】
図1は、本発明による半導体モジュールの構造を説明するための、部分断面図である。この半導体モジュールに用いるモジュール基板は、シリコンの場合には、通常の半導体装置製造で使用するようなウエハ状態で製造することも可能である。ガラスやセラミックスを用いた場合にはシリコンと同様のウエハ状態でモジュール基板を製作することも可能であるし、角型の薄板状で基板製作することも可能である。
【００３２】
図において、半導体装置１は半導体製造工程でいわゆる前工程と呼ばれる半導体回路形成工程を経た半導体チップであったり、BGA、CSP、ウエハレベルCSPなどのバンプを介して接続する半導体であり、半導体装置１はこれを搭載するモジュール基板２上に設けた電極８とバンプ６を介して接続される。モジュール基板２の半導体装置搭載面で、半導体装置１が搭載されない領域には、保護膜２０を介して低弾性率の材料からなる枠状の応力緩和層（以後、低弾性層と呼ぶこともある）１０が形成され、半導体装置１と電気的に接続する電極８につながる配線３がこの応力緩和層１０上に形成されている。この応力緩和層１０上に形成された配線３は、さらに外部基板との接続を行うための外部接続端子５と接続する電極９につながる。この配線３は、少なくとも半導体装置１と接続するための電極８、外部接続端子５と接続するための電極５を除き絶縁層４で被覆される。
【００３３】
バンプ６には、金等の線材を超音波ボンディング装置により凸型の形状を形成したものや、スズ、鉛、銅、銀、ビスマス、亜鉛、インジウム等の金属を単独あるいは２種類以上混合した合金をはんだバンプ６として用いることができる。さらに、銀や金等の導電性材料を配合した樹脂をバンプ６として用いることも可能である。これらはんだバンプ６は、はんだの微粒子をロジン等からなる材料に配合し、適当なマスクを用いて半導体装置の電極上に印刷し、その後はんだの溶融温度以上に加熱してはんだを溶融させることにより形成することもできる。導電性の粒子を配合した樹脂を用いた場合も同様に、ペースト状の前記樹脂材料を適当なマスクを用いて半導体装置の電極上に印刷し、加熱により硬化あるいは半硬化状態とする方法によってもバンプ形成が可能である。さらに、電極表面の酸化膜を除去し適度な粘着性を有するフラックスを当該電極上に塗布し、適当な粒子径のはんだボールをマスク等により該電極上に整列し、リフロ炉等によりはんだの溶融温度以上に加熱することによりバンプを形成することもできる。これらは当然、外部接続端子５の形成にも適用することができる。
【００３４】
バンプ６と接続する半導体装置１に設けた電極（図示せず）は、前工程と呼ばれる工程で形成されたアルミニウムや銅の電極や、前工程の後さらにウエハーレベルＣＳＰのような電極から半導体装置表面に銅等の配線で再配線を行った後に形成される電極を用いることが可能である。この電極表面にニッケルや金等の表面処理を行うことにより、バンプと電極表面のぬれ性を向上させたり、後述する半導体モジュールを外部基板に搭載する等の加熱工程においてバンプ材料が電極中に拡散しバンプと電極部の接合強度の低下を防止させることができる。
【００３５】
外部接続端子５は、バンプ６と同様にはんだボール以外にも、導電性の粒子を配合した樹脂などにより構成しても良い。外部基板との接続方法によっては、ボールや端子形成を行わずに使用しても良い。
【００３６】
半導体装置１には、半導体チップ、ＢＧＡ、ＣＳＰ、ウエハーレベルＣＳＰなどの他、ＱＦＰ、TSOPなどのリードタイプの半導体装置も使用しても良い。
【００３７】
次に、本構造における応力緩和層１０について説明する。
応力緩和層１０については、種々実験検討をおこなった結果、低弾性の材料層を介して外部接続端子（例えばはんだボール）を形成することが好ましく、これによって所定の高さの確保と応力緩和の両方を実現できる。ここで低弾性とは、室温において０．１ＧＰａから１０ＧＰａの弾性係数を有するものを言う。この範囲の弾性係数を有する応力緩和層であれば信頼性のある半導体モジュールを提供することができる。０．１ＧＰaを下回る弾性係数の応力緩和層の場合、半導体モジュールそのものの重量を支えることが困難になって半導体モジュールとして使用する際に特性が安定しないという問題が生じやすく、１０ＧＰaを越える弾性係数の応力緩和層を使用すると、応力緩和層１０自身が持っている内部応力のためにモジュール基板２の反りが発生し、露光工程でのピントズレや配線形成工程などでのハンドリング不具合などが発生し易くなり、さらにはモジュール基板２が割れるという不具合が発生する危険性すらあるからである。
【００３８】
図３は、半導体モジュールの外形寸法とこの半導体モジュールを樹脂基板に搭載し接続部分の寿命を確保するのに必要な応力緩和層の厚さを示したものである。なお、同じ半導体モジュール寸法であっても、応力緩和層の弾性率が低い場合には応力緩和層の厚さを薄くしても接続寿命の確保が可能であることから、図では、弾性率を考慮した応力緩和層の許容範囲を示している。
図から分かるように、半導体モジュールの寸法が大きくなると接続寿命を確保するための応力緩和層を厚くする必要が生じる。例えば、半導体モジュールサイズが３０ｍｍ程度の場合、応力緩和層の厚さは350μｍ程度必要となる。それに満たない場合は応力を緩和することができず、それを超える場合はモジュール基板に歪を与えるので好ましくない。応力緩和層のような樹脂層の厚膜化は、樹脂層が厚くなると基材の破損や樹脂層のクラック、剥離等を生じる可能性がある。また、例えば、半導体モジュールの対角寸法が2乃至3ｍｍと小さければ、応力緩和層を無くしたとしても、半導体モジュールとこれを搭載する外部基板との間で生じる熱応力は、半導体モジュールの有する絶縁層２０によって緩和することも理論上は可能である。但し、半導体モジュールを外部基板に実装した場合において、モジュール基板２に搭載する半導体装置１が外部基板に接触しないような高さを確保する手段が別途、必要になることは言うまでもない。従って、一般的なモジュールサイズである一辺が３０ｍｍまでのものを対象とすると、応力緩和の観点から最大３５０マイクロメートル程度の厚さが応力緩和層１０に必要となる。一方、外部基板への実装時における高さ確保の観点からは、半導体モジュールの有する半導体装置１の裏面が外部基板に接触しないようにする必要があり、モジュール基板と外部基板とのギャップを、モジュール基板から半導体装置１の裏面までの高さに対して同等以上に形成しなければならない。一般に、外部接続端子５をはんだボールで構成した場合、外部基板への接続時においてはんだは溶融し、外部基板側の電極上を濡れ拡がると同時にはんだの表面張力により半導体装置が外部基板に引き付けられるため、実装前に比べてその外部接続端子の高さは低くなる。従って、実装後の外部基板との接触による半導体装置（特に半導体チップ）裏面への影響を考慮するのであれば、モジュール基板２から外部接続端子の先端までの高さ（半導体モジュールの有する応力緩和層の厚さと外部接続端子との高さの和）を、モジュール基板から半導体装置１の裏面までの高さよりも高くなるように形成することが好ましい。図２８は本発明の半導体モジュールを外部基板１５に搭載した状態を示したものである。半導体装置１は外部基板１５との間に適当な間隔を保って搭載されている。通常外部基板１５の表面は配線等が形成されているため完全に平坦な構造ではない。そのため、半導体装置１の裏面と外部基板１５の間に適当な距離が保たれないと、半導体モジュール搭載のためのリフロ工程等で外部基板１５が変形し、半導体装置１の裏面が外部基板１５に接触し半導体装置１の損傷、機能劣化等を生ずる場合がある。外部基板１５の平坦性、リフロ工程での外部基板１５の変形を考慮し、半導体装置１の裏面と外部基板１５との距離は少なくとも0.05mm以上にする必要がある。一方、半導体装置１の裏面と外部基板１５との間隔を広くしようとした場合、応力緩和層１０を厚くするかあるいは半導体装置１を非常に薄くする必要がある。半導体装置１の薄型は、素子の機械的強度低下を招くため、極端な薄型化は困難である。一方、応力緩和層１０の形成過程で応力緩和層材料が加熱流動するため、応力緩和層１０の厚肉化にも限界がある。そこで、半導体装置１の機械的な強度低下を招かず、応力緩和層１０の形成が可能な範囲を考慮して半導体装置１の裏面と外部基板１５の間隔は0.7mm以下とするのが好ましい。
逆に、実装後の外部基板との接触による半導体装置（特に半導体チップ）裏面への影響が問題とならないのであれば、モジュール基板２から外部接続端子の先端までの高さ（半導体モジュールの有する応力緩和層の厚さと外部接続端子との高さの和）を、モジュール基板から半導体装置１の裏面までの高さとほぼ同じにしても良い（但し、モジュール基板から半導体装置１の裏面までの高さの方が大きくてはいけない）。この場合、半導体モジュールを外部基板へ実装すると、半導体装置１の裏面が外部基板と接触することでが一定のギャップを保持でき、図４（A）（B）に示すように円筒状さらには図4（Ｃ）に示したような鼓状のはんだ接続部を形成することが可能となる。このうち図４（C）に示す鼓状のはんだ接続形状は、球状のはんだ接続に比べて接続部の疲労寿命が長くなることが知られている。
【００３９】
従って、前述の応力緩和の観点にこの高さ確保の観点を加味すると、応力緩和層１０の厚さは半導体モジュールの寸法、搭載する半導体装置の厚さ、半導体モジュールと外部基板の接続ピッチによって種々異なるが、概ね半導体モジュール寸法が一辺３０mmまでのものについては、半導体モジュールに搭載された半導体装置が外部基板と接触しない厚さから最大値350μｍまでの厚さの応力緩和層１０を用いることが好ましいこととなる。
次に、応力緩和層１０の形状について説明する。
応力緩和層１０の形状は、図１からも分かるように、半導体装置１の周辺を囲むような枠状とすることが好ましい。枠状とすることで外部接続端子５の配置面積を十分に確保することができる。また、半導体装置１などをモジュール基板２の中央付近に配置するが、その実装面積をも十分に確保でき、実装位置の制限も少ないと言った効果もある。一般に半導体装置などのバンプ間隔は狭ピッチ化しており、それに伴い半導体装置を受ける回路基板側の負担が増え、回路基板においてバンプから所望の位置へ配線を引き回すことが困難となりつつある。これは、通常の殆どの回路基板（プリント基板）では耐熱性の低い有機材料を用いており、そのため微細配線を形成するのに好適なスパッタによる形成手法を用いることが出来ないからである。このような状況下では、半導体装置のバンプピッチに対して半導体モジュールの外部接続端子ピッチを拡大するように構成することが求められる。応力緩和層１０を枠状に形成すれば、全ての配線が中央付近から外側に殆ど規則的に放射状に伸びるように形成でき、バンプ６から外部接続端子５までのピッチを拡大するような配線３を容易に引き回すことができる。半導体モジュールを外部基板へ実装（配線の引き回し）することを考えても、モジュール基板２の外周付近に外部接続端子６が配置されていた方が良い。モジュール基板の外周付近になるほど、枠状の応力緩和層１０の一辺が長くなり、それによってバンプを実装する面積が拡大し、外部接続端子５間のピッチをより広くすることが可能となるからである。なお、モジュール基板２には耐熱性の高いシリコン基板、ガラス基板、セラミック基板などを使用するので、前述のスパッタにより微細な配線を形成することが出来る。
【００４０】
応力緩和層１０の断面は台形形状でありモジュール基板２に対して傾斜する部分を有するが、この傾斜角度を最適化することで配線３の断線を抑制することが可能となる。平均勾配は５乃至４５％程度が好ましい。５％を下回る傾斜角の場合、傾斜が長くなりすぎて所望の膜厚が得られない。例えば、平均勾配３％の傾斜角で厚み１００マイクロメートルとするためには、３mm超の水平距離が必要となり左右のエッジ部をあわせるとほぼ７mmがなければ所望の膜厚が得られないことになる。一方、傾斜角が４５％超の場合、水平距離の点では問題がないが、逆に配線形成の際に十分なステップカバレッジが得られない危険性が高い。特にめっきレジストの付き回りや露光および現像の工程でのプロセスマージンがなく、特別な技能または技術が必要となる。さらに傾斜角が大きい場合には、いわゆる応力集中効果が作用してそのエッジ部に応力が集中し、その結果としてエッジ部で配線３の断線が発生しやすくなる傾向があらわれ、配線構造に特別な工夫が必要となる場合がある。
【００４１】
配線３の断線を効果的に防止するには、例えば、応力緩和層１０の傾斜部で配線３を太くすることが好ましい。この場合、必ずしもすべての配線３を同じ太さにする必要はなく、例えば図５に示すように電源／グランド線と信号線とで配線３の幅を変えるようにしてもよい。図中において、メッシュを施した領域が応力緩和層１０である。この場合、電気的な特性を考慮すると一般には電源／グランド線を信号線よりも太くすることが望ましい。信号線を太くした場合、これにより配線の有する容量成分が増加し、高速動作時に影響を及ぼすからである。逆に電源／グランド線を太くすると電源電圧が安定するという効果が期待できるのでむしろ好ましい。したがって、図示するように信号用配線については、応力の集中する部分だけを最低限緩和できるようにエッジ周辺を太くしたパターンとし、電源用またはグランド用配線については傾斜部を一様に太くすることが望ましい。一方、応力緩和層が形成されていない領域（無地部）については、配線の容量成分の影響を考慮し、信号配線を細くしている。ただし、これは半導体装置の種類やその配線パターンによりその都度考慮する必要がある。例えば、半導体装置やその配線パターンにも依存するが、保護膜２０の厚みを増大すると配線の容量低減に大きな効果があるので、応力緩和層が形成されていない領域で信号配線を太くせざるを得ない場合には、保護膜２０を厚く形成することが望ましい。具体的には、配線幅を１０％増大させる場合には、保護膜２０の膜厚も約１０％程度増大させることが望ましい。
【００４２】
また、図示はしていないが、配線３として銅配線の上にニッケル層を形成したものを用いると、半導体モジュールと外部基板との間に働く熱応力により配線３が変形を受け、その後その応力が解放されたときに、配線３はニッケル層のばね性により変形前の形状に戻ることができる。例えば、半導体モジュールの動作により引き起こされる熱応力の作用により、応力緩和層及びその上に形成されている配線３がお互いに密着した形で変形する。このときの配線の変形には応力緩和層のふくらみ部分にある配線の冗長部分のたわみ部分が用いられる（ふくらみ部分については後述する）。その後、熱応力等から解放されて応力緩和層が元の形状に戻ったときに、配線３が銅配線のみの銅配線は銅配線自身のばね性では元の配線形状に戻りにくい。一方、銅配線の上にニッケル層を形成すると、そのニッケル層のばね性により配線（銅配線）は元の形状に容易に戻ることができる。なお、銅配線の上に形成されるのはニッケル層に限らず、銅配線の上でニッケル層と同程度のバネ性を持つものであってもよい。
【００４３】
図６は、基板に複数の半導体装置を搭載した半導体モジュール構造の実施例である。半導体装置１ａ〜１ｅは、複数個の同一あるいは異なった機能を有する半導体装置からなる。半導体装置とこれを搭載する基板との接続は、前述した方法を単一あるいは複数組み合わせて行うことができる。さらに、必要に応じて、抵抗、コンデンサ、コイル等のチップ部品も同時に搭載して用いることも可能である。この場合もモジュール基板への搭載接続をリフロープロセスにより行うことを考慮すると、半導体装置１などのバンプ６ははんだボールであることが望ましい。例えば、所望の機能を実現するマイコンと、メモリとをそれぞれ搭載すれば、ある機能を備えた半導体モジュールを構成することが出来る。例えば、携帯情報端末において、予め電子機器内に保存されていたり、カメラ機能等を用いた撮影、あるいは通信手段等により取得した静止画、動画、音声等の情報を高速で処理する半導体モジュールや、高品位テレビや、セットトップボックス、ゲーム機器等において高速で多量の画像、音声等の情報を処理する役割を有する半導体モジュール等に適用可能である。従来は、ユーザであるセットメーカなどがメモリ、マイコンなどの半導体を個別に購入し、配線の引き回しなどのレイアウト設計を行い、その設計に基づいて半導体を外部基板（回路基板）上に実装していたが、このように所定の機能を実現した半導体モジュールを提供できれば、ユーザはこの半導体モジュールを１つの部品として取り扱うことができ、設計の負担は激減する。特に数ヶ月おきに新機能を追加したり、機能のバージョンアップなどがある分野、例えば携帯電話や携帯情報端末等で有効となる。
【００４４】
以上説明した半導体モジュールにおける配線３は、搭載する半導体装置１のピン数およびピン間隔、配列状態に応じて２層以上形成して用いることも可能である。図７では、応力緩和層を２層（２０、３０）で構成し、応力緩和層３０上に形成された配線（図示せず）のほか、半導体装置６の有するバンプ６と接続する電極８から、応力緩和層３０を介して保護膜２０上に形成した配線３１（この配線は応力緩和層２０上の配線でもある）へ接続し、応力緩和層２０上で応力緩和層３０を介して外部接続端子５と接続する電極９と接続するように構成している。応力緩和層３０は、上下配線間の絶縁を確保出来ればよく、応力緩和層２０を覆うようにして半導体装置１の搭載面も含めて形成される。図では、半導体装置１に半導体チップを使用しているため、半導体装置１とモジュール基板２との間にはアンダーフィル２４が充填されている。
【００４５】
図８、９にこれらの半導体モジュールの製造工程を示す。本発明の半導体モジュールに用いるモジュール基板は、ウエハ形状で製造すれば一度の工程で複数個を同時に製造可能であるが、本説明では説明を簡単にするため、図1の形態に基づき１つ分の半導体モジュールに関して説明する。
【００４６】
図８（ａ）は、半導体装置を搭載する基材２に絶縁膜２０を形成したものである。この半導体装置搭載基板に用いる基材２は、半導体装置としての機能を有しないものや、抵抗、容量、コイルのような受動素子の機能を有するものや、あるいは通常のメモリ、マイコンのような半導体装置のような能動素子としての機能を有するものを用いることができる。基材が上記機能を有する場合、前記絶縁膜２０には、基材上に形成する配線と接続するための開口部（図示せず）が必要に応じて設けてある。この絶縁膜２０は、後に形成する応力緩和層１０と基材２との反応抑制、密着性向上のために設けたものであり、これらが問題とならないのであれば形成する必要は必ずしもない。
【００４７】
図８（ｂ１）から（ｂ４）は、絶縁膜２０上に応力緩和層１０を形成する工程である。先ず図８（ｂ１）の工程では、基材２上に形成した絶縁膜２０の上に応力緩和層形成のためのマスクをセットする。このマスクは、図８（ｂ１）に示したように絶縁膜２０に接触させても良いし、絶縁膜２０から適当な間隔に離してセットしても良い。次に、図８（ｂ２）の工程では、応力緩和材料１２を前記マスク上に載せ、スキージ１３をこのマスク上で平行移動させることにより、マスクの開口部１４に応力緩和材料１２を刷り込む。マスクを絶縁膜から適当な間隔をおいてセットした場合には、スキージによる応力緩和材料１２の刷り込み過程で応力緩和材料が絶縁膜２０と接触するようにスキージに適当な圧力を加え、マスクが基材側に撓むようにして応力緩和材料１２の刷り込みを行う。スキージの平行移動速度、基材側への圧力等の条件は、使用する応力緩和材料の粘度、チキソトロピック性、マスクの開口形状、マスクの厚さ等によって種々変更可能である。本実施例に於いてはマスクの開口形状は枠状としている。ウエハ状態で形成するなどにして複数個を同時に形成する場合は、開口部１４は１つの半導体モジュールに対応させる。
【００４８】
マスクの開口部１４への応力緩和材料１２を刷り込み後、図８（ｂ３）のようにマスクを絶縁膜部から取り除き、その後、応力緩和材料は加熱炉等で適当な時間硬化を行い、図８（ｂ4）に示した応力緩和層１０が形成される。絶縁膜２０上からマスクを取り外す工程で応力緩和材料１２が周囲に広がる場合や、応力緩和材料１２の硬化のため材料の温度が上昇する過程で応力緩和材料の粘度低下が生じ、応力緩和材料１２が周囲に広がるため、応力緩和層１０の端部の形状は絶縁膜部と段差が生じない斜面部が形成される。図では、応力緩和層１０の有する傾斜部は外側の方が内側よりも傾斜が急であるが、これは実装密度を考慮したためであり、応力緩和層１０上に配線を形成しない側であるため問題はない。当然のこととして外側と内側の傾斜をほぼ同じように形成しても良い。外側と内側の傾斜角を積極的に変えるのであれば、図１０に示すようなマスク401を用いて印刷形成するのが良い。すなわち、内側の傾斜を形成するマスク部分を多段階の厚みにし、中央に向かうほど厚みを薄くしたマスクを用いることが好ましい。
【００４９】
また、図では、応力緩和層１０の外周側のエッジは、最終的に１つの半導体モジュールとなるモジュール基板２よりも内側に来るように形状をコントロールしている。これは、ウエハレベルから個別の半導体モジュールに切り分ける際のダイシングを容易にするためでもあるが、保護膜４で応力緩和層１０の全部（電気的接続部分を除く）を覆うことで信頼性を向上させるためでもある。図１では、簡単のため、絶縁層４により応力緩和層１０の外側を覆わない例を示している。このような構成の場合、応力緩和層１０とモジュール基板２との物性が異なるので応力緩和層１０のダイシングとモジュール基板２のダイシングとを２段階に分けるのが好ましい。
【００５０】
図８（ｃ）では、応力緩和層１１および絶縁膜２０に、半導体装置を搭載するための電極、この基板よりなる半導体装置と外部基板とを接続するための電極、上記２種類の電極を相互に接続するための配線３を形成する。先ず、上記電極および配線を電気めっき法で形成するための給電膜をスパッタリング等の方法により形成する。本手法は微細配線を形成するのに好適である。その後、この給電膜上に露光によりパターン形成が可能なフォトレジストを塗布し、電極および配線パターンを形成した露光用マスクを用いて前記パターン部のフォトレジスト部を除去する現像を行う。フォトレジストにより除去されたパターンを用いて電気めっきを行い、電極部ならびに配線部が形成される。めっきによる必要厚さの電極ならびに配線を形成後、適当なエッチング液を用いて不要となったフォトレジストおよび給電膜を除去し、図８（ｃ）の形状が得られる。なお、スパッタリングにおいて４００℃程度の高温処理が加わるが、本実施例ではシリコンやガラス、セラミックス等の耐熱性の基板を使用するので、基板が膨張することによる配線形成不良などはない。
【００５１】
また、図７に示したように、複数の半導体装置１をモジュール基板２上に搭載する場合、各半導体装置１間の配線が必要である場合や、モジュール基板２の基材が抵抗等を有する場合には、これらを相互に接続する必要があり、絶縁膜２０や応力緩和層１０上に形成する配線が１層では不十分な場合があるが、この場合は前記配線工程を２回以上繰り返し電極や配線を形成すれば良い。
【００５２】
図９(a)は応力緩和層１０や絶縁層２０に設けた配線を保護し、電極上のはんだ等の流出を防止する絶縁層４を形成するものである。絶縁層４は、エポキシ樹脂やシリコーン樹脂、ポリイミド樹脂からなる絶縁層材料を塗布し、適当なフォトマスク等を用いて露光、現像を行い各電極部におけるはんだ等の接合部の開口を行う。絶縁層４の材料の塗布は、一般の半導体の製造工程で適用されるスピンコート法や、シート状の絶縁層形成材を絶縁層形成面に貼り合せたり、あるいはカーテンコート法やロールコート法等の印刷法により行うことも可能である。
【００５３】
図９(b)では、図９(a)迄の工程で作成した基板に半導体装置１を搭載する工程である。この工程では、先ず、半導体装置のバンプに対応する基板上の電極にフラックスあるいははんだペーストを塗布する。半導体装置搭載部とその周囲に設けた応力緩和層の高低差が小さい場合には基板上の電極部へのフラックス等の塗布にマスクを用いた印刷法により行うことができる。しかし、前述の高低差が大きくなると半導体装置搭載部へのフラックス等の塗布が困難となる。この場合は、半導体装置のバンプにフラックス等を転写してから基板上の電極部に接続する方法や、基板上の電極位置に対応して配列したピンにフラックス等を転写し、これをさらに基板上の電極に転写する方式によりフラックス等を電極上に塗布することが可能である。上述した方法でフラックス等を基板上の電極に塗布後、半導体装置を基板上に搭載し、バンプの溶融温度以上に加熱することにより半導体装置と基板との接合を行うことができる。
【００５４】
図９(c)は半導体装置１を搭載したモジュール基板２と外部基板との接続をおこなうための外部接続端子となるはんだボール５を搭載する工程である。はんだボール５の搭載は、半導体装置１の搭載と同様な方法を用いて外部基板接続用電極部にフラックス等を塗布し、適当なマスクを用いてはんだボールを対応する電極位置に配列させる。その後、はんだボールの溶融温度以上に加熱させることにより、はんだボールを応力緩和層１１上の電極に固定する。はんだボール５を２列以上配置すると、搭載領域の平坦度が要求される。その場合、図示はしていないが、応力緩和層１０の平坦化処理を図９（ｂ−４）の後で行うことが有効である。
【００５５】
半導体装置の基板上への搭載あるいは基板上へのはんだボール搭載後、当該半導体装置の製造工程で使用したフラックスを除去するため、当該半導体装置の製造では必要に応じて洗浄工程を追加する。
【００５６】
さらに、図１１に示したように、半導体装置と基板の隙間に樹脂２４を充填して用いることも可能である。この半導体装置と基板の隙間に充填する樹脂としては、エポキシ樹脂、フェノール樹脂、シリコーン樹脂等を単独、あるいは2種類以上混合したものに、二酸化珪素、酸化アルミニウム等の充填材や、カップリング剤、着色剤、難燃剤等を必要に応じて配合しても良い。
以上述べたような工程により本発明の半導体装置を製造することができる。特に、応力緩和層１０を高粘度で液状の低弾性樹脂材料を適当なマスクを用いて印刷法により形成すれば、樹脂の硬化過程でこの低弾性樹脂が流動し、印刷部分と非印刷部分の境界部分がなだらかに続いた形状を形成することが出来る。なだらかに続いた形状であれば、印刷部分上部および非印刷部分に一括で配線３を形成することもできる。すなわち、本構造では外部接続端子５までの配線３を応力緩和層１０上に形成しなければならないが、マスク印刷であればその傾斜部分を含めた形状のコントロールができ、配線が断線しないような所望の傾斜に形成することができ、半導体モジュールの信頼性を向上させることができる。また、マスク印刷を用いてこの低弾性材料層を形成することで極めて生産効率の良い半導体モジュールを実現することができる。また、その形状のコントロールにも優れる。
【００５７】
ところで、応力緩和層１０の形成用の材料は、ペースト状のポリイミドが好ましく、保護膜２０の上に印刷塗布された後に加熱することで硬化することが出来る。また、このペースト状のポリイミドは、ポリイミドの前駆体と溶媒およびその中に分散した多数のポリイミドの微小粒子からなっている。微粒子としては、具体的には平均粒径１乃至２マイクロメートルであり、最大粒径が約１０マイクロメートルとなる粒度分布を有する微小粒子を使用した。ポリイミドの前駆体は、硬化するとポリイミドの微小粒子と同一材料となるので、ペースト状のポリイミドが硬化した際には、一種類の材料からなる均一な応力緩和層１０が形成されることとなる。ここでは、応力緩和層形成材料としてポリイミドを用いたが、アミドイミド樹脂、エステルイミド樹脂、エーテルイミド樹脂、シリコーン樹脂、アクリル樹脂、ポリエステル樹脂、フェノール樹脂、エポキシ樹脂、尿素樹脂、ポリエーテルスルフォン樹脂およびこれらを変性した樹脂などを用いることも可能である。ポリイミド以外の樹脂を使用する場合には、上記ポリイミド微小粒子表面に相溶性を付与する処理を施すか、あるいは、上記ポリイミド微小粒子との親和性を向上するように樹脂組成に変成を施すことが望ましい。上記列挙した樹脂のうち、イミド結合を有する樹脂、例えばポリイミド、アミドイミド、エステルイミド、エーテルイミド等では、イミド結合による強固な骨格のおかげで熱機械的特性、例えば高温での強度などに優れ、その結果として、配線のためのめっき給電膜形成方法の撰択肢が広がる。例えば、スパッタなどの高温処理を伴うめっき給電膜形成方法を選択できる。シリコーン樹脂やアクリル樹脂、ポリエステル樹脂、アミドイミド、エステルイミド、エーテルイミドなどイミド結合以外の結合で縮合した部分がある樹脂の場合、熱機械特性は若干劣るものの加工性や樹脂価格などの点で有利な場合がある。例えば、ポリエステルイミド樹脂では、一般にポリイミドよりも硬化温度が低いため扱いやすい。
このようにペースト状のポリイミド中にポリイミド微小粒子を分散させることで材料の粘弾特性を調整することが可能となるため、印刷性に優れたペーストを使用することが出来る。微小粒子の配合を調整することで、ペーストのチキソトロピー特性を制御することが可能となるため、粘度の調整と組み合わせることで、印刷特性を改善することが出来る。また、応力緩和層１０の傾斜角度を調節することもできる。好適なペーストのチクソトロピー特性は、回転粘度計を用いて測定した回転数１rpmでの粘度と回転数１０rpmでの粘度の比から求めた、いわゆるチクソトロピーインデックスが２．０から３．０の範囲にあることが望ましい。なお、チクソトロピーインデックスに温度依存性が現れるペーストの場合、チクソトロピーインデックスが２．０から３．０の範囲になるような温度領域で印刷すると良い。
【００５８】
このように印刷により応力緩和層１０を形成すると、図１２に示すように、ちょうどマスク開口部のエッジに対応した位置近傍にふくらみ部分が存在するが、このふくらみ部分の位置および存在の有無については、ペースト状のポリイミドの組成を調整したり、印刷に関わる各種条件を変更することで、ある程度制御可能となる。なお、この場合の印刷に関わる各種条件としては、メタルマスク厚さ、スキージ速度、スキージ材質、スキージ角度、スキージ圧（印圧）、版離れ速度、印刷時のウェーハの温度、印刷環境の湿度等々があげられる。
【００５９】
図示するように、応力緩和層１０にふくらみ部分を積極的に形成した場合は、配線３のたわみ部分を形成することができ、これにより熱膨張などによる応力を吸収しやすい構造となり、断線をより防止することができる。具体的には、応力緩和層１０の平均厚さに対して、最大で約２５マイクロメートル、望ましくは７乃至１２マイクロメートル程度の高さを持つふくらみ部分が形成されることが好ましい。この程度の頂点であれば、マスク印刷により十分形成可能である。例えばこのふくらみ部を半径が１０マイクロメートルの半円筒形状と仮定すると、ふくらみ部の半弧の長さは（２×３．１４×１０マイクロメートル）／２＝３１．４マイクロメートルとなり、配線の冗長長さはふくらみ部１個について３１．４―１０＝２１．４マイクロメートルとなる。このように、配線３４に冗長部を設けることができるため、配線構造およびはんだ接合部に作用する熱応力が緩和され、従って、信頼性の高い配線構造を提供できる。
【００６０】
さらに、応力緩和層１０の材料の硬化温度は１００℃から２５０℃までのものを用いる事が望ましい。硬化温度がこれより低い場合、半導体モジュール製造時の工程内での管理が難しく、硬化温度がこれより高くなると硬化冷却時の熱収縮でモジュール基板への応力が増大する懸念があるからである。
【００６１】
また、硬化後の応力緩和層１０はスパッタ、めっき、エッチングなどのさまざまな工程にさらされることから、耐熱性、耐薬品性、耐溶剤性などの特性も要求される。具体的には、耐熱性としてそのガラス転位温度(Tg)が１５０℃超４００℃以下であることが望ましく、より望ましくはTgが１８０℃以上、最も好ましくはTgが２００℃以上である。
【００６２】
図１３はガラス転移温度(Tg)と線膨張係数の関係を示す実験結果である。これより、ガラス転移温度(Tg)が２００℃以上であれば、クラックが発生していないことが分かる。なお、工程中での様々な温度処理における変形量を抑える観点から、Tｇ以下の領域での線膨脹係数（α１）は小さいほど好ましい。具体的には３ｐｐｍに近いほどよい。一般に低弾性材料は線膨脹係数が大きい場合が多いが、好適な線膨脹係数の範囲は３ｐｐｍ〜３００ｐｐｍの範囲である。より好ましくは３ｐｐｍ〜２００ｐｐｍの範囲であり、最も望ましい線膨脹係数は３ｐｐｍ〜１５０ｐｐｍの範囲である。
【００６３】
一方、熱分解温度（Td）は約３００℃以上であることが望ましい。TgやTdがこれらの値を下回っていると、プロセス中での熱工程、例えばスパッタやスパッタエッチ工程で樹脂の変形、変質や分解が起こる危険性がある。
【００６４】
その他、耐薬品性の観点から言うと、３０％硫酸水溶液や１０％水酸化ナトリウム水溶液への２４時間以上の浸漬で変色、変形などの樹脂変質が起こらない事が望ましい。耐溶剤性としては、溶解度パラメーター（ＳＰ値）が８〜２０(cal/cm3)1/2となることが望ましい。応力緩和層の材料がベースレジンに幾つかの成分を変成してなる材料である場合には、その組成の大部分が上記溶解度パラメータの範囲にはいっていることが望ましい。より具体的にいうと、溶解度パラメータ（ＳＰ値）が８未満あるいは２０超である成分が５０重量％を越えて含有されていないことが望ましい。これらの耐薬品性や耐溶剤性が不十分だと適用可能な製造プロセスが限定される場合があり、製造原価低減の観点から好ましくないこともある。
【００６５】
ところで、上述した応力緩和層１０に含まれる微小粒子は、応力緩和層１０と同一材料で、同じ物性を有している。応力緩和層中で微小粒子が分散することで印刷に必要な粘弾性特性を有することができる。しかし、前述の如く、この構造では、モジュール基板２と応力緩和層１０との境界で物性値が急激に変化するため熱応力等がその境界部分に集中して配線が断線等する可能性がある。そこで、モジュール基板２に形成された応力緩和層１０の特性を厚み方向で異ならせ、モジュール基板側の応力緩和層の特性がモジュール基板の特性に近くなるようにした。これにより、モジュール基板と応力緩和層の境界部における特性の差を少なくし、これらの上に設けた配線に不連続な力や、応力緩和層の膨張収縮による引張りや圧縮、曲げの応力が配線部に加わらないようにすることで、配線部の断線防止が可能となる。
【００６６】
さらに、モジュール基板側の応力緩和層１０の特性はモジュール基板に近く、この半導体モジュールを実装する回路基板側はその回路基板の特性に近くすることにより、応力緩和層上の配線のみならず半導体モジュールと回路基板の接続部の接続寿命向上にも有効である。
【００６７】
ここで、応力緩和層１０の厚み方向で漸次変化する特性として、熱膨脹係数あるいは弾性率等が考えられる。そして、応力緩和層の特性を変化させる具体的な手段として、図２５に示すように、絶縁性の粒子であるシリカ粒子１０２を配合し、応力緩和層１０の厚さ方向にシリカ粒子１０２の配合量の分布を持たせ熱膨脹係数や弾性率を徐々に変化させる。シリカ粒子１０２が多く分布している部分では、応力緩和層１０の熱膨張係数が小さく弾性率は高くなる。一方、シリカ粒子１０２の配合量が少なくなると熱膨脹係数は大きくなり弾性率は低くなる。
【００６８】
従って、応力緩和層１０は、その弾性率や熱膨脹を調整するための絶縁粒子である、シリカ、アルミナ、窒化ホウ素等の無機材料からなる粒子を一種類あるいは二種類以上配合し、また必要に応じてポリイミドやシリコーン等の有機材料からなる粒子を適宜配合してもよい。
【００６９】
さらに、シリカ粒子や絶縁樹脂層を構成する各種界面との接着性向上のためアルコキシシランやチタネート等からなるカップリング剤、樹脂の破断伸びや破断強度を向上させる熱可塑性樹脂等の改質剤、ウェーハ上に形成された回路部の紫外線等による誤動作を防止するため絶縁樹脂層を着色するための染料や顔料、樹脂層の硬化反応を促進させるための硬化促進剤等を配合することも可能である。
【００７０】
厚さ方向で特性を変化させた応力緩和層１０の形成方法としては、例えば前記記載の材料を配合してなる液状の応力緩和層１０をモジュール基板上に塗布し、この応力緩和層１０を加熱硬化する過程で、配合したシリカ等からなる絶縁粒子をウェーハ側に漸次沈降させる方法がある。シリカ粒子の粒子径に分布が有る場合、粒子径の大きい粒子ほど沈降が早く、粒子径の小さい粒子ほど沈降し難く、モジュール基板を下側にして応力緩和層の加熱硬化を行うと、応力緩和層の厚み方向で特性の分布が形成される。
【００７１】
応力緩和層１０に配合されたシリカ粒子の膜厚方向での濃度分布を制御する方法としては、絶縁樹脂の硬化温度、硬化温度プロファイルを適宜調整したり、硬化の進行を早めるための硬化促進剤の配合量や種類、あるいは硬化を遅らせるための反応抑制剤等を適宜配合する方法やシリカ粒子等絶縁粒子の粒子径分布を変更する方法がある。
【００７２】
シリカ粒子は、溶融しインゴット化したシリカの塊を破砕したものや、シリカインゴットを破砕後、再度シリカ粒子を加熱溶融して球形化したもの、さらに合成したシリカ粒子等が適用可能である。シリカ粒子の粒子径分布や配合量は、製品に応じて種々変更可能である。印刷法により応力緩和層５を形成する場合、印刷の方法によっては、適用するマスクの寸法によっても粒子径の分布を変更する必要が生じる場合もある。
【００７３】
また、各実施例においては、例えば図２６に示すように応力緩和層１０の角部には丸みをつけるとよい。丸みをつけない場合、ペースト状のポリイミド材料を用いて応力緩和層１０を印刷する際に気泡を巻き込む不良が時々観察される。また、応力緩和層１０が角部から剥離しやすくなる。応力緩和層１０に気泡が残留すると、半導体モジュールを加熱した際に気泡が破裂して配線３が断線するなどの不具合が生じる。このため、応力緩和層１０の形成に使用する印刷用メタルマスクのパターン開口部の隅部は丸めておくことが望ましい。
【００７４】
なお、各実施例における応力緩和層は印刷用メタルマスクやディスペンサを用いて印刷塗布し形成することができる。
【００７５】
次に、半導体モジュールの放熱構造について説明する。
【００７６】
図１６は放熱性を考慮した半導体モジュールと外部基板１５との実装構造を示す。ここでは半導体装置１の裏面と外部基板１５の間にはゴム状弾性を有する熱伝導性の材料16を設け、この熱伝導材料１６を外部基板１５上の電極17と接触させる構造とした。この電極１７はさらにスルーホール１８を介して外部基板１５内の金属層１９、例えばグランド層につながる構造とした。この実装構造では、半導体装置１で発生した熱は熱伝導性の材料１６を介して外部基板１５上の電極に伝播し、外部基板１５内に設けたスルーホール18を介して金属層19へ伝播して外部基板全体に拡散される。熱伝導性の材料１６をゴム状弾性を有する材料とするのは、放熱性を向上させるために半導体装置１と熱伝導性材料１６を密着させたとしても半導体装置１を破壊しないようにするためである。従って、ゴム状の材料でなくとも、このような目的を有するものであれば、ペースト状あるいはゲル状の熱伝導材料を用いることも可能である。放熱性を考慮すると、図示するようにスルーホール１８は複数個設けることが好ましい。
【００７７】
図１７に示すように、枠状の応力緩和層１０の構造において、応力緩和層１０を幾つかに分離するような通気部分を形成しても良い。分離の仕方はバンプごとであっても、内側から外側に向かうような列ごと、であっても良く、半導体装置１で発生した熱が、その通気部分を介して外側に逃げる構造であれば良い。空冷方式などと組み合わせて利用することが好ましい。
【００７８】
さらに図１８に示すように、モジュール基板２に接続した放熱板200を半導体装置１の裏面に取り付け、モジュール基板２を介して放熱するように構成しても良い。
【００７９】
その他、図１９に示すように、半導体装置１のモジュール基板２への実装をフリップチップ接続ではなく、ワイヤボンデング201により接続するように構成しても良い。発熱は主に半導体装置１の裏面から生じるので、半導体装置１をモジュール基板2にダイボンデングすることで、放熱をモジュール基板２を介して行うことが出来る。なお、半導体装置１の電極と、モジュール基板２の電極とがワイヤボンデング201により接続される。図示はしていないが、ワイヤボンデング部分を保護するために、必要な部分を樹脂でカバーするように構成すると信頼性が向上する。また、応力緩和層１０が枠状なので、その応力緩和層１０で形成される内側領域を樹脂で充填するように構成しても良い。
【００８０】
図２０は、本発明の他の実施例である半導体モジュールを説明するための斜視図である。半導体装置１はこれを搭載するモジュール基板２上にバンプ５等を介してモジュール基板２上の電極９に接続している。半導体装置１上には応力緩和層１０が形成され、さらにこの応力緩和層１０の上にモジュール基板２上の電極13からつながる配線14とはんだボール等を搭載するための電極９を形成し、さらに応力緩和層および配線、電極等の適当な部分に絶縁層４を形成し、電極９上にはんだボール５を搭載してある。この構造では図２１の断面図に示したように、半導体装置１の裏面に応力緩和層１０を介してはんだボール５を搭載するため半導体装置搭載部の周辺部分の面積縮小が図れるため、半導体モジュールの小型化が可能である。
【００８１】
図２２は図２０の半導体モジュールにおいて、半導体装置１の裏面に中間板15を設けた構造を有する半導体モジュールの断面概略図である。中間板１５は高さの異なる半導体装置１をモジュール基板２に搭載した場合における、はんだボール搭載電極搭載面の平坦化を図ったり、半導体装置１で発生する熱を半導体モジュールのはんだボール５搭載面側に拡散し、はんだボール５を介して図示しないこれら半導体モジュールを実装する外部基板に効率よく伝える効果も有する。
【００８２】
図２３は図２０の半導体モジュールの製造工程を示したものである。
【００８３】
図２３(a)では、図８(a)の半導体モジュールの製造工程の説明と同様に、モジュール基板２に用いる基材の表面に絶縁膜10を形成したものである。このモジュール基板に用いる基材は、図８(a)の説明と同様各種機能を有するものを用いることが可能であり、その場合前記絶縁膜10には、基材上に形成する配線と接続するための開口部が必要に応じて設けてある。
【００８４】
図２３(b)は絶縁膜１０上に半導体装置１を搭載するための電極８と配線および応力緩和層１０に形成する配線１４と結合するための電極１３を形成する工程である。モジュール基板２上に搭載する複数の半導体装置１間の配線や、モジュール基板２内に形成された機能部分との配線もこの工程で行う。そして絶縁膜を電極や配線を覆わないようにして形成する。配線数が一層で不十分な場合は、一層目の配線層の上に絶縁膜を形成して二層目の配線工程を行う。さらに必要に応じて三層目以上の配線も同様な工程を繰り返すことにより形成可能である。
【００８５】
図２３(c)はモジュール基板２上に形成された電極８上に半導体装置１を搭載する工程である。半導体装置１の搭載は図８の半導体モジュールの製造工程と同様に行うことができる。
【００８６】
図２３(d)は半導体装置１の上部に応力緩和層１０を形成する工程である。応力緩和層形成部を開口した印刷マスクをモジュール基板２上に密着させ、スキージを用いて半導体装置１の周辺部と半導体装置１の上部に応力緩和層１０を形成する。半導体装置１とモジュール基板２の隙間へ応力緩和材料を充填させたい場合は、印刷マスクを密着させたまま基板部分を真空にすることにより、半導体装置１とモジュール基板２の隙間に取り残された空気が取り除かれ、通常の圧力に戻す段階で応力緩和材料が前記隙間に充填される。あるいは図２３(e)のように応力緩和層形成前に、予め別の樹脂等を用いて半導体装置１とモジュール基板２の隙間を充填しておくことも可能である。
【００８７】
図２３(f)では、応力緩和層１０の上にモジュール基板２上の電極１３に接続する配線１４と、はんだボール５を搭載する電極９を形成する。
【００８８】
図２４(a)では、応力緩和層１０の上に形成した配線１４およびモジュール基板２との接合部等の必要部分に絶縁層４を形成し、配線１４および応力緩和層１０の保護等を行う。その後、図２４(b)では、はんだボール５を応力緩和層１０上に形成した電極９に搭載する。
【００８９】
なお、応力緩和層１０上の配線形成方法、はんだボール５の搭載方法は先の実施例の項目で説明済みであり、ここでは省略する。
【００９０】
また、図２２の断面図に示したように、半導体装置１の裏面に中間板１５を設ける場合、図２３(d)あるいは(e)で示した工程において、応力緩和層形成前に銀あるいはアルミナ等の熱伝導性の粒子を配合したエポキシ樹脂、シリコーン樹脂等からなる導電性の接着剤等を介して、銅あるいはアルミニウム、セラミック、ステンレス等の中間板１５を接着し、その後に応力緩和層１０を形成すれば良い。
以上の製造工程により図２０などに示した半導体モジュールが得られる。
次に、半導体モジュールを多数個取りする状態を図１４、１５に示す。
図１４は、シリコンウエハ301を用いて多数個取りする状態を示す。シリコンウエハ上に複数個のモジュール回路および応力緩和層を形成し、所定の半導体装置、抵抗、コンデンサ等を搭載し、応力緩和層上に外部接続端子となるはんだボールを搭載し、さらに必要に応じて半導体装置と基板間を樹脂で充填する。その後、シリコンウエハのダイシングと同様な方法により、各モジュール部分を個々に切り出し所望の半導体モジュールを得る。
【００９１】
図１５は、ガラス基板やセラミック基板302を用いて多数個取りする状態を示す。この場合も、シリコンウエハを用いた場合と同様に、ガラス基板やセラミック基板上に複数個のモジュール回路および応力緩和層を形成し、所定の半導体装置、抵抗、コンデンサ等を搭載し、応力緩和層上に外部接続端子となるはんだボールを搭載し、さらに必要に応じて半導体装置と基板間を樹脂で充填する。その後、シリコンウエハのダイシングと同様な方法により、各モジュール部分を個々に切り出し所望の半導体装置を得ることが可能である。
【００９２】
一般に、熱膨張係数の相違から半導体装置１とモジュール基板２との間にはアンダーフィルを充填して接続信頼性を向上させることが行われる。しかしながら、予めアンダーフィルとなる樹脂を塗布した後、半導体装置を搭載して接続する方法では、電極間の接続を確保するために搭載時に半導体装置に圧力を加える必要がある。モジュール基板をガラスやシリコンで構成し、それぞれを多数個取りの状態（ウエハ状態）で圧力を加えることとなると、モジュール基板（ガラス、シリコン）に必要以上の強度が求められコストアップにつながる。また、圧力を加えながらアンダーフィルがある程度硬化するまでの時間を待たなければならないので製造タクトの面からも好ましくない。従って、アンダーフィルを予め塗布するのでなく、半導体装置を搭載した後、モジュール基板とのギャップにアンダーフィルを充填する方法が好ましいが、多数個取りの状態（ウエハ状態）で複数個の半導体モジュールにアンダーフィルを充填することは容易ではなく、さらに搭載する半導体装置の有する電極が狭ピッチ化した場合にアンダーフィルの充填自体が困難となる。そこで、接続信頼性を確保したアンダーフィルを必要としない半導体モジュール構造を図２９〜３１に示す。
図２９は、半導体装置１に半導体チップを、モジュール基板２にシリコン基板を用いた構造である。他は図１などと同様の構成である。シリコン基板と半導体チップはいずれもシリコン上に回路形成を行ったものであり、その熱膨張係数は等しいため、応力を緩和するために半導体装置１とモジュール基板２との間に樹脂１２を充填する必要はない。
【００９３】
図３０は、モジュール基板２にガラス基板を用いた構造であるが、熱膨張係数の差を吸収するために、応力緩和層を形成した半導体装置１を搭載したものである。他は図１などと同様の構成である。図３１は、応力緩和層を形成した半導体装置の一例である。半導体チップ１００上に応力緩和層１０１を形成し、その上を半導体チップ１００の端子と外部接続端子となるはんだバンプ１０３とを電気的に接続する配線１０２が形成されている。この半導体装置に形成した応力緩和層が寸法変化を吸収して接続信頼性を向上させることが出来る。
図３２は、モジュール基板２にガラス基板を用いた構造であるが、熱膨張係数の差を吸収するために、応力緩和層をさらに半導体装置の搭載領域にも形成したものである。他は図１などと同様の構成である。図では、ガラス基板２に形成した絶縁膜層２０上に第一の応力緩和層を形成し、その上に図１などに示した枠状の第二の応力緩和層１０を形成している。配線３や電極８は第一の応力緩和層上に形成されている。
このように、モジュール基板２にシリコン基板を用い半導体装置１を搭載した場合や、半導体装置１に応力緩和層を形成したりモジュール基板２の半導体装置搭載領域にも応力緩和層を形成した場合においては、前者は熱膨張係数がほぼ等しいことから、後者は応力緩和層があることから、半導体装置１とモジュール基板２との間に樹脂１２を充填する必要はない。
【００９４】
しかしながら、耐湿性や耐衝撃性などを向上させるために樹脂１２を充填する必要もある。応力を緩和するために使用していた従来の樹脂では、半導体装置などのバンプ間隔が狭ピッチとなると、半導体装置１とモジュール基板２との間を十分に充填できない。これは接合部に生じる応力を緩和させるために、樹脂にフィラが混入されているからである。そこで、フィラが混入されていない低弾性率の材料を樹脂に使用することで対応する。例えば、ゲル状樹脂や応力緩和材料を用いる。これによって樹脂１２の流動性が増すので、半導体装置１とモジュール基板２との間を十分に充填することができる。流動性が増し、半導体装置の搭載領域以外にも拡がるとしても、本半導体モジュールでは枠状の応力緩和層がダムの役割を果たすこともできるので問題はない。
以上説明したように、所定厚さ以上の弾性材料層を介して外部接続端子を形成することにより、外部接続端子の高さを確保しながら、応力緩和することができ、外部基板との接続信頼性に優れた半導体モジュールを実現することができる。また、半導体装置１と外部接続端子５とは、モジュール基板２上に形成した配線３を形成するだけで電気的に接続されるので、モジュール基板の上面に半導体装置を搭載しかつ下面に外部接続端子を形成するモジュールでは必要であった上下間接続のためのスルーホールは不要である。今後の配線間隔の狭ピッチ化などを考慮するとスルーホールによる電気的接続は不向きである。例えば、スルーホール径を微細化すると高アスペクト構造となるが、この場合、従来のようなスルーホール内をめっきすることが難しくなる。微細加工（穴あけ）だけを考えても容易ではない。従って、配線３の形成だけで電気的接続をとる本構造は、今後の配線間隔の狭ピッチ化に極めて有効な構造となる。
しかしながら、実装密度を向上させるために、これまで説明した構造に、さらにモジュール基板の外部接続端子を形成しない面側に半導体装置を実装し、モジュール基板にスルーホールを形成して外部接続端子との電気的接続を確保した構造を適用しても良い。すなわち、モジュール基板の両面に半導体装置を搭載し、外部接続端子を有する側に応力緩和層を介在させた構造である。この場合、モジュール基板にはビルドアップ基板やメタルを内蔵したメタルコア基板などの回路基板を用いることが好ましい。
【００９５】
本発明は上記実施例に限定されるものでは無く、その趣旨を逸脱しない範囲で種々応用可能である。例えば、これまでの実施例においては、予め低弾性の応力緩和層１０を半導体モジュール部分に形成した例を説明したが、応力緩和層１０は半導体モジュール部分だけでなく図２７に示したよう外部基板１５に形成しても良い。あるいは半導体モジュールと外部基板１５の両方に設けることも可能である。
【００９６】
続いて、半導体装置及び半導体モジュールの製造方法の一実施形態として、金型を用いる場合を図３３〜図４４により説明する。
【００９７】
図３４は図３３に示す応力緩和層４付きのシリコン配線基板の製造工程（製造プロセス）を概略的にまとめた本発明による半導体装置及び半導体モジュールの製造方法の一実施形態を示すフローチャートであって、以下では、図３４〜図４４により、図３３における各ステップについて説明するが、まず、図３４〜図４０により、応力緩和層４の形成方法について説明する。
【００９８】
この製造方法の実施形態は、複数個の半導体チップを同時に回路形成するものである。半導体装置及び半導体モジュールは、半導体チップ１００１とシリコン配線基板１００３を実装することで完成するが、ここでは、半導体チップ１００１としては一般的なものを用いるため、その製造工程は説明を省略する。また、突起状電極１００２及び外部接続端子１００５の形成は、印刷法やボール転写法，ボンディングワイヤなどのいずれの手法を用いてもよく、その手法が限定されるものではない。そして、突起状電極２の配置は周辺配置，格子状配置，千鳥状配置などいずれでもよく、特にその配置方法に限定されるものではない。さらに、突起状電極１００２の材質も限定されるものではない。
【００９９】
また、このシリコン配線基板１００３上に応力緩和層１００４を形成する手法としては、印刷法，注型法，直接描画法や他の基材上に応力緩和層を形成し、これを転写あるいは、張り付ける方法などがある。ここでは、金型内のキャビティ部に、低弾性率樹脂を注型する場合のものである。
【０１００】
図３５は図３４でのステップ（製造工程）の一部の説明図であって、ここでは、緩和層形成用下型を斜視図で示しており、同図（ａ）は全体図であり、同図（ｂ）は同図（ａ）での分断線Ａ−Ａからみた部分断面図である。なお、１０２０は緩和層形成用下型、１０２１は低弾性率樹脂、１０２２は緩和層形成用キャビティである。
【０１０１】
同図において、緩和層形成用下型１０２０の面上には、図３５（ｂ）に示すように、四角い枠状に複数の緩和層形成用キャビティ１０２２が設けられており、図３５（ａ）に示すように、緩和層形成用下型１０２０の面上に低弾性率樹脂１０２１を所定の方法で塗布することにより、緩和層形成用キャビティ１０２２に低弾性率樹脂１０２１を注入する。その後、余剰となった低弾性率樹脂１０２１をスキージなど（図示せず）により除去する。
【０１０２】
図３６は図３４での製造工程の一部の説明図であって、絶縁層付きのシリコン配線基板１００３を緩和層形成用下型１０２０の上方に設置した状態を示す斜視図である。なお、１０３０は絶縁層付きのシリコン配線基板である。
【０１０３】
同図において、絶縁層付きのシリコン配線基板１０３０を吸着治具（図示せず）で吸着し、緩和層形成用下型１０２０へと移動する。その後、両者の位置合わせを行ない、シリコン配線基板１０３０を降下させて緩和層形成用下型１０２０上へ密着させる。
【０１０４】
図３７は図３４でのステップ（製造工程）の一部の説明図であって、シリコン配線基板１０３０を緩和層形成用上型で加圧した状態を示す斜視図である。なお、１０４０は緩和層形成用上型である。
【０１０５】
同図において、シリコン配線基板１０３０を緩和層形成用下型１０２０へ設置した後、緩和層形成用上型１０４０を緩和層形成用下型１０２０上に下降させ（型閉め）、これによってシリコン配線基板１０３０を加圧・加熱し、低弾性率樹脂１０２１（図３５，図３６）を硬化させる。この加熱は下型１０２０及び上型１０４０に設けられるヒータ（図示せず）によって行なわれるが、このときの加熱方法としては、下型１０２０及び上型１０４０を常時所定の温度に加熱した状態としておく方法や型閉め後にこれらを加熱する方法のいずれでも、何ら支障のないことは云うまでもない。
【０１０６】
応力緩和層１００４を形成する樹脂としては、ポリイミド樹脂をシリコン樹脂で変性した０．１〜１０ＧＰａ程度の低弾性率の樹脂がよいと言える。なお、これは一例であって、高耐熱性で、かつ低弾性率を持つ樹脂であればよく、応力緩和層１００４を形成する樹脂に限定がなされるものではない。
【０１０７】
図３８は図３４での製造工程の一部の説明図である。
【０１０８】
同図において、所定時間の加圧・加熱を行なって低弾性率樹脂１０２１が硬化した後、緩和層形成用上型１０４０を上方へと移動させ、型開きする。
【０１０９】
図３９は図３４での製造工程の一部の説明図であって、硬化した低弾性率樹脂１０２１を緩和層形成用下型１０２０から離型する過程を示す斜視図である。なお、１０５０は突出しピン、１０５１，１０５２は固定部、１０５５は応力緩和層形成部である。
【０１１０】
図３９（ａ）は図３８で示した型開きを行なった後の状態を示しており、シリコン配線基板１０３０の図示とは反対側の面に、低弾性率樹脂１０２１が硬化して応力緩和層１００４が形成されている。このように応力緩和層１００４が形成されているシリコン配線基板１０３０を緩和層形成用下型１０２０から離型するのであるが、緩和層形成用下型１０２０は、図３９（ｂ）に示すように、突出しピン１０５０を有しており、これによってシリコン配線基板１０３０を緩和層形成用下型１０２０から離型できる。
【０１１１】
即ち、緩和層形成用下型１０２０は、固定部１０５１に、この固定部１０５１に対して緩和層形成用下型１０２０の面に垂直な方向（上下方向）に移動可能な突出しピン１０５０が設けられており、この突出しピン１０５０は各緩和層形成用キャビティ２２（図３５）の内側に設けられており、換言すると、緩和層形成用キャビティ１０２２は固定部１０５１に形成されており、突出しピン１０５０は緩和層形成用キャビティ１０２２に囲まれた位置にある。
【０１１２】
応力緩和層１００４を形成する図３５〜図３８に示した過程では、突出しピン１０５０の上面は固定部１０５１の上面と同一平面内にあるが、応力緩和層１００４が形成されたシリコン配線基板１０３０を緩和層形成用下型１０２０から離型するときには、図３９（ｂ）に示すように、固定部１０５１に対して突出しピン１０５０を押し上げる。これにより、シリコン配線基板１０３０が突出しピン１０５０によって押し上げられて、応力緩和層１００４が緩和層形成用キャビティ１０２２からはずれる。これにより、離型が終わって複数の応力緩和層１００４が形成されているシリコン配線基板１０３０が得られる。
【０１１３】
図３９（ｃ）は他の構造の緩和層形成用下型１０２０を用いた場合の離型工程を示すものであって、緩和層形成用キャビティ１０２２が形成されている図３９（ｂ）での固定部１０５１に相当する部分を突出し部１０５５とし、この緩和層形成用キャビティ１０２２の内側の図３９（ｂ）での突出し部１０５０に相当する部分を固定部１０５２とするものであり、固定部１０５２に対して突出し部１０５５を押し上げることにより、離型することもできる。この場合、突出し部１０５５を押し上げた後、シリコン配線基板１０３０をこの突出し部１０５５から剥ぎ取るようにする。
【０１１４】
図４０（ａ）は以上のようにして得られた応力緩和層１００４が形成されたシリコン配線基板１０３０の全体を示す斜視図（ａ）であり、同図（ｂ）は同図（ａ）の分断線Ａ−Ａからみた部分断面拡大図である。
【０１１５】
同図（ａ），（ｂ）に示すように。シリコン配線基板１０３０上に額縁状の応力緩和層１００４が複数形成されている。この方式による応力緩和層１００４の厚さとしては、０．１〜０．８ｍｍが良好と考える。
【０１１６】
ここで、応力緩和層１００４の厚さは、配線基板１００３上に搭載する部品が半導体チップ１００１であるならば、この半導体チップ１００１の厚さに突起状電極１００２の厚さを加えたものが応力緩和層１００４の厚さの最小厚さとなる。例えば、半導体チップ１００１の厚さが０．３ｍｍ、突起状電極１００２の厚さが０．０５ｍｍであれば、応力緩和層１００４の厚さは０．３５ｍｍが最小の厚さとなる。この配線基板３に複数の部品が搭載されているならば、その部品の中で実装時の高さが一番高いものの厚さが応力緩和層１００４の最小の厚さとなることはいうまでもない。即ち、配線基板１００３の外形サイズの大小に拘らず、搭載部品の厚さのみから考えると、最も厚い部品の厚さが応力緩和層１００４の厚さの最小値を決める。また、配線基板１００３に搭載する半導体チップ１００１としては、０．１〜０．３ｍｍのものが通常用いられるので、応力緩和層１００４は、突起状電極１００２の厚さを加えて、厚さ０．１５ｍｍが最小の厚さと言える。
【０１１７】
一方、応力緩和層１００４を構成する材料面からみると、種々の実験結果により、低弾性率の材料が有効であり、室温において、０．１〜１０ＧＰａの弾性率を有するものが信頼性のある半導体装置及び半導体モジュールを構成できると言える。弾性率が０．１ＧＰａよりも小さい材料で応力緩和層１００４を形成した場合には、ＭＣＭそのものの重量を支えることが困難となり、使用する際に特性が安定しないという問題が生じ易い。また、弾性率が１０ＧＰａを超える材料で応力緩和層１００４を形成した場合には、材料自身の内部応力のために配線基板１００３に反りなどが生ずることにより、配線形成時の露光工程でのピントずれの発生や配線基板が割れるなどの問題が生ずる可能性があると言える。
【０１１８】
次に、以上のようにして得られたシリコン配線基板１０３０に電気配線を形成する製造工程について、図４１〜図４４により説明する。ここで、図４１〜図４３は図４０（ｂ）でのＢ部を対象にして示すものである。
【０１１９】
図４１は図４０に示したシリコン配線基板１０３０上での金属Ａ層の形成から電気配線の逆パターンの形成までの第１工程を示す工程図である。
【０１２０】
《金属層Ａの形成》（図４１（ａ））：まず、応力緩和層１００４の表面も含めて、シリコン配線基板１０３０の全面に、電気配線を形成するために、金属層Ａ１０６０を形成する。
【０１２１】
《金属層Ｂの形成》（図４１（ｂ））：次に、金属Ａ層１０６０上全面に、金属Ｂ層１０６１を形成する。この金属Ｂ層１０６１は、後工程で行なう電気メッキを施すときの給電層として作用する。
【０１２２】
ここで、金属Ａ層１０６０と金属Ｂ層１０６１との組合せとしては、金属Ａ層１０６０にクロムを、金属Ｂ層１０６１に銅を夫々用いて形成した。これらの形成方法としては、スパッタを用いることとし、その厚さを、ここでは、金属Ａ層１０６０のクロムで７５ｎｍ、金属Ｂ層１０６１の銅で０．５μｍとした。ここでのクロムの機能は、その上下に位置する材質の接着を確保することにあり、その膜厚は、それらの接着を維持する最低限でよい。所要厚さは、スパッタエッチングやスパッタの条件，クロムの膜質などによっても異なる。
【０１２３】
なお、この実施形態では、クロムに代えて、チタンやチタン／白金，タングステンなどを用いても何ら支障となることはない。また、形成方式として、蒸着や無電解銅めっき，ＣＶＤなどを用いてもよい。このとき、金属Ｂ層６１の厚さは、後の工程で行なう電気銅めっき及び電気ニッケルめっきを行なったときに膜厚分布が生じない最小限度の厚さが好ましく、めっき前処理として行なう酸洗などでの膜減り量も考慮に入れた上で、膜厚分布を誘発しない膜厚を決定する。銅の膜厚を必要以上に厚くした場合、例えば、１μｍを越える銅厚の場合には、スパッタ時間が長くなって生産効率が低下するという課題もある。さらに、後の工程で実施する金属Ａ層１０６０や金属Ｂ層１０６１をエッチング除去する際にも、長時間がかかり、生産効率が低下する可能性がある。
【０１２４】
《レジスト塗布》（図４１（ｃ））：次に、電気配線を形成するため、感光性レジスト１０６２を、スピンコート法により、所定条件で金属Ｂ層１０６１の全面に塗布する。
【０１２５】
《配線パターン形成》（図４１（ｄ））：その後、ホトリソグラフィー技術を用いることにより（露光，現像）、電気配線を形成する部分のみで感光性レジスト１０６２を除き、金属Ｂ層１０６１が露出した電気配線の逆パターン１０６３を形成する。
【０１２６】
ここで、応力緩和層１００４の厚さは、シリコン配線基板１０３０に搭載する半導体チップ１００１（図１）を含む各構成部品の高さに応じて、即ち、いずれの構成部品もこの応力緩和層１００４よりも上方に突出しないように、設定される。ここでは、応力緩和層１００４の厚さを０．５ｍｍ程度とした。このとき、感光性レジスト１０６２を感光・露光する露光方式としては、応力緩和層１００４が形成されているために段差があり、この段差となる斜面部にも電気配線１００６を形成する必要があるため、レーザ光による直描や焦点距離の移動可能な露光機によって逆パターン１０６３の形成を行なった。また、かかる段差の小さい場合には、密着方式の露光方式でも、形成可能であることは云うまでもない。
【０１２７】
図４２は、図４１に示す第１の工程に続く、図４１（ｄ）に示す状態での厚膜の金属Ｃ層の形成から上記の金属Ａ層及び金属Ｂ層をエッチングするまでの第２工程を示した工程図である。
【０１２８】
《厚膜金属Ｃ層形成》（図４２（ａ））：金属Ａ層１０６０，金属Ｂ層１０６１及び電気配線の逆パターン１０６３を利用して電気めっきを行ない、逆パターン１０６３内に金属Ｃ層１０６４による半導体チップ搭載用のパッド１０６５及び外部端子１０６６の形成を行なう。金属Ｃ層１０６４は、硫酸・硫酸銅めっき液を用い、界面活性剤による洗浄，水洗、希硫酸による洗浄，水洗を行なった後、金属Ａ層１０６０と金属Ｂ層１０６１とを陰極に接続し、リンを含有する銅板を陽極に接続した電気銅めっきにより、形成した。
【０１２９】
《金属Ｄ層形成》（図４２（ｂ））：さらに、半導体チップ搭載用のパッド１０６５及び外部端子１０６６での接合時のはんだ拡散を防止するために、厚膜金属Ｄ層１０６４上に金属Ｄ層１０６７を形成した、この金属Ｄ層１０６７は、金属Ａ層１０６０と金属Ｂ層１０６１とを陰極に接続し、ニッケル板を陽極に接続することにより、電気ニッケルめっきによって形成した。この電気ニッケルめっきを行なう前に、界面活性剤による洗浄，水洗、希硫酸による洗浄，水洗を行なうと、良好な膜質の電気ニッケルめっき膜が得られる場合がある。
【０１３０】
なお、銅，ニッケルとも電気めっきを用いて導体を形成する方法を示したが、無電解めっきを用いることも可能である。また、電気配線は、銅以外、金または銀を包含するものであってもよく、はんだ拡散防止膜はニッケル合金であってもよい。
【０１３１】
《レジスト除去》（図４２（ｃ））：感光性レジストからなる電気配線の逆パターン１０６３及び電気めっきの給電用に用いた金属Ａ層１０６０と金属Ｂ層１０６１を、エッチング処理により、除去するのであるが、感光性レジストは、レジスト専用の剥離剤を用いて除去した。
【０１３２】
《金属Ａ，Ｂ層エッチング》（図４２（ｄ））：その後、金属Ａ層１０６０と金属Ｂ層１０６１とを、エッチングにより、除去した。これにより、半導体チップ搭載用のパッド１０６５と外部端子１０６６とこれら間を接続する電気配線１００６が得られる。金属Ｂ層１０６１が銅である場合、そのエッチングには、塩化鉄，アルカリ系エッチング液などの種類が使用されるが、この実施形態では、硫酸／過酸化水素水を主成分とするエッチング液を用いた。１０秒以上のエッチング時間がないと、制御が困難となって、実用的観点では、不利であるが、あまりに長い時間エッチングを行なうと、例えば、５分間を越えてエッチングするような場合には、サイドエッチングが大きくなったり、タクトが長くなるという問題も生じるため、エッチング液及びエッチング条件は、適宜実験により求めるのがよい。次に、金属Ａ層１０６０がクロムである場合、そのエッチングには、この実施形態では、過マンガン酸カリウムとメタケイ酸を主成分とするエッチング液を用いた。
【０１３３】
図４３は、図４２に示す第２の工程に続く、図４２（ｄ）に示す状態での電気配線の保護膜形成から外部接続を行なうためのはんだボール接合までの第３工程を示す工程図である。
【０１３４】
《絶縁性感光性樹脂》（図４３（ａ））：図４２（ｄ）に示すように形成されたシリコン配線基板１０３０の全面に、保護膜１０６８を形成する。ここでは、この保護膜１０６８として、絶縁性の感光性樹脂を用い、スピンコート法により、シリコン配線基板１０３０の全面に塗布した。
【０１３５】
《接続端子部形成》（図４３（ｂ））：その後、ホトリソグラフィー技術を用いて（露光，現像）、半導体チップ１００１の接合のための端子１０６５と外部接続のための端子１０６６とを形成した。表面の保護膜１０６８としては、有機材料だけでなく無機材料を用いても何ら支障はない。
【０１３６】
《応力緩和層付きシリコン配線基板完了》（図４３（ｃ））：そして、これら端子部１０６４，１０６５の表面に金属Ｅ層１０６９層を形成し、これを端子部１０６５，１０６６の表面とする。金属Ｅ層１０６９は、外部端子となるはんだ材料とニッケルとのぬれ性が良好となる金を無電解金めっきで形成する。なお、はんだと電気ニッケルめっきとの濡れ性が良好な場合には、この金属Ｅ層１０６９を省略しても支障はない。
【０１３７】
《外部端子部形成》（図４３（ｄ））：その後、端子部１０６５，１０６６にフラックスとともにはんだボール１０７０を搭載し、加熱することによってはんだボール７０を接続し、突起状電極１００２と外部接続端子１００５とを形成する。
【０１３８】
なお、突起状電極１００２と外部接続端子１００５との形成法は、はんだボール１０７０を用いるほか、印刷機を用いてはんだペーストをバンプパッド１０６５，１０６６またはその上の金属Ｅ層１０６９上に印刷塗布し、これをリフローすることにより、突起状電極１００２と外部接続端子１００５を形成する方法もある。何れの方法においても、はんだ材料は様々なものを選択することが可能となり、現時点で市場に供給されているはんだ材料の多くが使用できる。この他、はんだ材料は限定されるものの、めっき技術を用いることにより、はんだバンプ１００２，１００５を形成する方法もある。また、金や銅を核としたボールを使用したバンプや導電材料を配合した樹脂を使用して形成したバンプを使用してもよい。さらに、はんだボール１０７０の材質は、ＳｎとＣｕを主成分とし、第３成分として、Ｂｉ，Ａｇを添加したものを用いた。
【０１３９】
以上のように、第１工程から第３工程までを経ることにより、応力緩和層４付きのシリコン配線基板３を複数個一括して形成することができる。
【０１４０】
図４４（ａ）は以上のようにして得られた複数の応力緩和層１００４が形成されたシリコン配線基板１０３０を示す斜視図であって、これを、例えば、ダイシング技術により、応力緩和層１００４毎にこの応力緩和層１００４に沿って切り離すことにより、図４４（ｂ）に示すように、個々の応力緩和層付きのシリコン配線基板１０７１が、完成した実装用基板１０７１として、得られる。この実装用基板１０７１の所定位置に半導体チップ１００１を搭載して接合することにより、半導体装置や半導体モジュールが完成する。
【０１４１】
この製造方法により、シリコン配線基板１００３上の電気配線１００６の最小配線幅／最小配線間隔は１０μｍ／１０μｍで形成することができる。これにより、従来、多層配線の基板が必要であったものが、一層あるいは二層程度の配線層で充分となり、半導体装置や半導体モジュールの薄型化，小型化が容易となる。
【０１４２】
図４５（ａ）は本発明による半導体装置及び半導体モジュールの第２の実施形態の全体構成を概略的に示す斜視図、同図（ｂ）は同図（ａ）の分断線Ａ−Ａに沿う断面図であって、１００９は低弾性率樹脂層であり、前出図面に対応する部分には同一符号を付けて重複する説明を省略する。
【０１４３】
同図（ａ），（ｂ）において、この実施形態は、シリコン配線基板１００３上での応力緩和層１００４よりも内側全面にも、低弾性率樹脂層１００９が形成された構造をなすものである。この低弾性率樹脂層１００９上から応力緩和層１００４上にわたって、電気配線１００６が形成されている。
【０１４４】
なお、この代わりに、シリコン配線基板１００３上での応力緩和層１００４よりも内側において、突起状電極１００２が設けられている領域にのみ、低弾性率樹脂層１００９を形成するようにしてもよい。この第２の実施形態では、要するに、シリコン配線基板１００３上での応力緩和層１００４よりも内側では、少なくともこの突起状電極１００２が設けられている領域を含むように、低弾性率樹脂層１００９が形成されるものである。
【０１４５】
この実施形態も、先に説明した第１の実施形態の製造方法と同様の方法で製造することができる。但し、このときに用いる金型の構造は多少異なる。これを、図４６により、説明する。
【０１４６】
図４６（ａ）は緩和層形成用下型１０２０’の全体を概略的に示す斜視図であって、同図（ｂ）は同図（ａ）の分断線Ａ−Ａに沿ってみた部分断面拡大図であり、第１の実施形態での図３５に対応する図である。ここで、１０２３は樹脂層形成部であり、図３５，図３９（ｂ）に対応する部分には同一符号を付けている。
【０１４７】
図４６（ｂ）において、図３５（ｂ）と同様、緩和層形成用下型１０２０’の固定部１０５１に額縁状の緩和層形成用キャビティ１０２２が複数形成されているが、さらに、この緩和層形成用キャビティ１０２２で囲まれる領域内全体に樹脂層形成部１０２３が形成されている。
【０１４８】
この樹脂層形成部１０２３の形成方法としては、低弾性率樹脂層１００９や応力緩和層１００４を形成するときには、突出しピン１０５０の上面が固定部１０５１の上面を含む面よりも所定の距離（即ち、図４５（ｂ）でのほぼ低弾性率樹脂層の厚み分）分へこむように、固定部１０５１に対して突出しピン１０５０を位置設定する。
【０１４９】
かかる緩和層形成用下型１０２０’に、先に説明した図３４の低弾性率樹脂塗布およびスキージ等による余剰樹脂分除去をすると、図４６（ｂ）に示すように、緩和層形成用キャビティ１０２２と樹脂層形成部１０２３とに低弾性率樹脂１０２１が充填され、図３４に示した製造プロセスにより、図４５に示す低弾性率樹脂層１００９をもつ半導体装置や半導体モジュールが得られる。
【０１５０】
なお、この緩和層形成用下型１０２０’を図３９（ｃ）に示すような離型が可能な構成とすることもできる。
【０１５１】
この実施形態によると、シリコン配線基板１００３の表面全面に、応力緩和層１００４も含めて、低弾性率の樹脂層が形成されるため、かかる樹脂層により、使用環境の変化でもって発生する応力を低減する効果がある。そして、このように、表面全面に樹脂層があるため、半導体チップ１００１などの搭載部品と配線基板１００３との間の線膨張係数の差によって応力が生じても、これが低弾性率樹脂層１００９で吸収されるから、基板の基材として、シリコン材ばかりでなく、有機材料あるいは無機材料も用いることもでき、これにより、基板の低コスト化を実現できるという効果がある。半導体チップを搭載する領域、即ち、突起状電極１００２を設けた領域にのみ低弾性率樹脂層１００９を設けた場合も、上記と同様の効果が得られる。この場合には、図４６（ａ）に示す緩和層形成用下型１０２０’では、樹脂層形成部１０２３として、突出しピン１０５０の上面の一部に窪みが設けられることになる。
【０１５２】
図４７（ａ）は本発明による半導体装置及び半導体モジュールの第３の実施形態全体を示す平面図であって、同図（ｂ）は同図（ａ）の分断線Ａ−Ａに沿う断面図である。ここで、１００４ａ〜１００４ｄは応力緩和層であり、前出図面に対応する部分には同一符号を付けて重複する説明を省略する。
【０１５３】
先に説明した実施形態では、配線基板１００３の周辺全体にわたって１つの連続した応力緩和層１００４を設けたものであるが、この第３の実施形態は、配線基板１００３の周辺全体にわたって複数の応力緩和層１００４ａ〜１００４ｄを設けたものである。ここでは、方形状の配線基板１００３の夫々の辺に１つずつ同一長さの応力緩和層を設けているが、辺の長さに応じてそこに設ける応力緩和層の長さを異ならせてもよいし、また、辺の長さに応じて２以上の応力緩和層の個数を異ならせてもよい。従って、配線基板１００３が矩形状をなす場合には、辺での応力緩和層の個数や長さを辺の長さに応じたものとすることができる。
【０１５４】
この第３の実施形態においても、図４５に示した第２の実施形態と同様、配線基板１００３上の応力緩和層１００４ａ〜１００４ｄ以外の領域（少なくとも、応力緩和層１００４ａ〜１００４ｄで囲まれる領域内）に、低弾性率樹脂層１００９（図４５）を設けるようにしてもよい。
【０１５５】
図４８は図４７に示した半導体装置及び半導体モジュールの実施形態の製造に用いられる緩和層形成用下型１０２０”を示す部分断面拡大図であって、前出図面に対応する部分には同一符号を付けている。
【０１５６】
同図において、緩和層形成用下型１０２０”の固定部１０５１に、図４７（ａ）に示す応力緩和層１００４ａ〜１００４ｄの配列に対応した配列で、複数の緩和層形成用キャビティ１０２２が閉路状に配列して設けられており、それ以外の構成は、図３５に示した第１の実施形態での緩和層形成用下型１０２０と同様であり、図３４に示した製造プロセスにより、図４７に示す半導体装置や半導体モジュールを得ることができる。
【０１５７】
なお、この緩和層形成用下型１０２０”を図３９（ｃ）に示すような離型が可能な構成とすることもできる。
【０１５８】
また、上記のように、図４７において、配線基板１００３上の応力緩和層１００４ａ〜１００４ｄ以外の領域（即ち、少なくとも応力緩和層１００４ａ〜１００４ｄで囲まれる領域内）に、低弾性率樹脂層１００９（図４５）を設ける場合には、図４８に示す緩和層形成用下型１０２０”において、図４６（ｂ）に示すような樹脂層形成部１０２３を、あるいは、上記のように、突出しピン１０５０の上面の一部に窪みを設けることはいうまでもない。
【０１５９】
以上の構成の第３の実施形態では、配線基板１００３の周辺に複数の応力緩和層を設けるものであるから、先の実施形態の応力緩和層が分割された形態で設けられていることになって、各応力緩和層が互いに独立に作用することになり、各応力緩和層は他の応力緩和層に拘束されずに作用することになるから、応力低減効果がさらに向上することになる。
【０１６０】
また、上記第２，第３の実施形態においても、金型を用いて応力緩和層を形成するものであり、金型を用いたときの応力緩和層に対する効果は、上記第１の実施形態と同様であることはいうまでもない。
【０１６１】
図４９は半導体チップ１００１を配線基板１００３上に搭載した上記夫々の実施形態の半導体装置及び半導体モジュールについて、これをマザーボードに実装したときの接続部分の信頼性を確保するのに必要な応力緩和層の厚さを示す図であって、横軸は半導体装置や半導体モジュールの中心部からの距離を示すものである。なお、同じ半導体装置や半導体モジュールの形態でも、弾性率の低い材料を用いた場合には、応力緩和層の厚さを薄くしても、接続の信頼性の確保が可能であることにより、図４９では、弾性率を考慮した厚さの許容範囲を示している。
【０１６２】
図４９から明らかなように、半導体装置や半導体モジュールの中心部からの距離が長くなるほど、接続の信頼性を確保するためには、応力緩和層を厚くする必要がある。例えば、半導体装置や半導体モジュールの中心部からの距離が２８ｍｍ程度の場合、応力緩和層の厚さは約８００μｍ程度必要となる。これに満たない厚さの場合には、応力を緩和することができず、これを超える場合には、配線基板１００３に歪みを与え、基材の破損や樹脂層のクラック，剥離などが生ずる可能性がある。
【０１６３】
一方、半導体装置や半導体モジュールの中心部からの距離が短い、例えば、２ｍｍ前後と小さければ、応力緩和層をなくしたとしても、半導体装置や半導体モジュールとこれを実装するマザーボードとの間で生ずる熱応力は、配線基板１００３が有する絶縁層（図示せず）によって緩和されることも、理論上では、可能である。但し、半導体装置や半導体モジュールをマザーボードに実装した場合において、配線基板３に搭載する複数の部品がマザーポードに接触しないような高さを確保する手段が、別途必要になることはいうまでもない。従って、半導体装置や半導体モジュールの中心部からの距離を２８ｍｍまでのものを対象とすると、応力緩和の観点から、最大約８００μｍ程度の厚さが応力緩和層に必要となる。
【０１６４】
また、応力緩和層の形状は台形形状であり、断面は台形形状であって、配線基板３に対して傾斜する斜面部分１００７を有するが、その傾斜勾配を最適化することにより、電気配線６の断線を抑制することが可能となる。平均勾配は５乃至４５％（傾斜角度をθとすると、ｔａｎθ＝０．０５〜０．４５）程度が好ましい。５％を下回る傾斜勾配の場合には、斜面部１００７が長すぎて所望の膜厚の応力緩和層が得られない。例えば、平均勾配が３％のとき、厚さ１００μｍとするためには、３ｍｍ超の水平距離が必要となり、左右のエッジ部を合わせると、ほぼ７ｍｍがなければならず、所望の膜厚が得られないことになる。一方、傾斜勾配が４５％超の場合、水平距離の点では問題ないが、逆に急勾配となるので、配線形成の際に充分な露光ができない危険性が高い。特に、メッキレジストの付き回りや露光及び現像の工程でのプロセスマージンがなく、特別な機能または技術が必要となる。さらに傾斜勾配が大きい場合には、いわゆる応力集中効果が作用してそのエッジ部に応力が集中し、その結果として、エッジ部で電気配線１００６の断線が発生し易くなる傾向が現れ、配線構造に特別な工夫が必要となることが考えられる。
【０１６５】
以上のように、モジュールサイズが大きくなるほど応力緩和層を厚くすることが必要であり、かつ応力緩和層の斜面部１００７の勾配もある程度規定することが必要となる。
【０１６６】
このような応力緩和層を形成する方式としては、マスクを用いた印刷方式による形成方法，ディスペンサなどを用いた直描方式による形成方法，ホトリソ方式による形成方法，金型を用いた形成方法などが考えられる。
【０１６７】
ここでは、厚い応力緩和層を形成することを目的としているため、マスクを用いた印刷法では、１回で厚く印刷しても、５０〜８０μｍ程度であり、厚さ０．１ｍｍ以上を１回の印刷で確保することは困難であり、複数回の印刷を繰り返して所定の厚さを確保する必要がある。このため、印刷位置の精度バラツキや応力緩和層の斜面部１００７の形状も一定ではなく、電気配線１００６を形成する上でも不具合が発生し易いと考えられる。さらに、印刷後の応力緩和層は、１回毎に硬化し、これを繰り返すことになるので、形成工程での作業時間が長くなり、高コスト化になる可能性がある。
【０１６８】
また、直描方式による形成では、描画時間が長くなることや応力緩和層の形状が同一形状になりにくいなどの問題が発生する恐れがあり、ホトリソ方式による形成では、露光光源や厚さの厚いものを露光するため、一度に所定の厚さを露光することは難しい。さらに、斜面部７を所定の勾配で形成することも困難であると考えられる。
【０１６９】
一方、金型を用いた方式においては、緩和層形成用キャビティ１０２２の形状を所定の厚さ並びに斜面の勾配を規定してキャビティ加工を行なうことにより、形状の同一化が可能となる効果がある。また、厚い応力緩和層を１回の形成工程で形成することができ、低コスト化が図れる効果がある。さらに、キャビティにより応力緩和層を形成するので、応力緩和層の厚さや斜面部１００７の勾配は自由に設計することができる効果がある。
【０１７０】
そして、キャビティの加工表面を平滑化することにより、この表面が転写される応力緩和層の表面も平滑化することが容易となる効果がある。このことは、電気配線１００６を応力緩和層の表面に形成する電気配線形成時の不具合を低減できる効果がある。これにより、高い信頼性の配線基板１００３を製造できる効果がある。
【０１７１】
なお、以上の各実施形態では、半導体チップを配線基板１００３上に１つ設置した場合を説明したが、複数個設置しても同様の効果があることはいうまでもない。
【０１７２】
【発明の効果】
本発明によれば、外部基板との接続信頼性に優れた生産効率の良い半導体モジュールを実現することにある。
【図面の簡単な説明】
【図１】本発明の半導体モジュールの一例を示す図
【図２】従来例を示す図
【図３】本発明の応力緩和層とモジュールサイズの関係を示す図
【図４】本発明のはんだ接続部を示す図
【図５】本発明の配線構造を示す図
【図６】本発明の半導体モジュールの一例を示す図
【図７】本発明の半導体モジュールの一例を示す図
【図８】本発明の製造工程の一例を示す図
【図９】本発明の製造工程の一例を示す図
【図１０】本発明のマスク開口部の一例を示す図
【図１１】本発明の製造工程の一例を示す図
【図１２】本発明の半導体モジュールの一例を示す図
【図１３】本発明のスパッタ耐性の関係を示す図
【図１４】本発明の製造工程の一例を示す図
【図１５】本発明の製造工程の一例を示す図
【図１６】本発明の半導体モジュールの一例を示す図
【図１７】本発明の半導体モジュールの一例を示す図
【図１８】本発明の半導体モジュールの一例を示す図
【図１９】本発明の半導体モジュールの一例を示す図
【図２０】本発明の半導体モジュールの一例を示す図
【図２１】本発明の半導体モジュールの一例を示す図
【図２２】本発明の半導体モジュールの一例を示す
【図２３】本発明の製造工程の一例を示す図
【図２４】本発明の製造工程の一例を示す図
【図２５】本発明の半導体モジュールの一例を示す図
【図２６】本発明の半導体モジュールの一例を示す図
【図２７】本発明の半導体モジュールの一例を示す図
【図２８】本発明の半導体モジュールの一例を示す図
【図２９】本発明の半導体モジュールの一例を示す図
【図３０】本発明の半導体モジュールの一例を示す図
【図３１】本発明の半導体モジュールに用いる半導体装置の一例を示す図
【図３２】本発明の半導体モジュールの一例を示す図
【図３３】半導体装置及び半導体モジュールの第１の実施形態を示す概略斜視図
【図３４】半導体装置及び半導体モジュールの製造方法の第１の実施形態を示すフローチャート
【図３５】半導体装置及び半導体モジュールの製造に用いる緩和層形成用下型の一具体例とこれを用いた図３４における製造工程の一部を示す図
【図３６】図３４における製造工程の一部を示す図
【図３７】図３４における製造工程の一部を示す図
【図３８】図３４における製造工程の一部を示す図
【図３９】図３４における製造工程の一部を示す図
【図４０】図３４の製造プロセスで得られた応力緩和層付きシリコン配線基板を示す斜視図
【図４１】図４０に示すシリコン配線基板への電気配線の形成のための第１工程を示す工程図
【図４２】図４１に示す第１の工程に続く第２の工程を示す工程図
【図４３】図４２に示す第２の工程に続く第３の工程を示す工程図
【図４４】図４３に示した第３の工程から得られた応力緩和層付きのシリコン配線基板とこれを応力緩和層毎に切断して得られるシリコン配線基板を示す斜視図
【図４５】本発明による半導体装置及び半導体モジュールの第２の実施形態を示す斜視図及び断面図
【図４６】図４５に示す半導体装置及び半導体モジュールの製造に用いる緩和層形成用下型の構造を示す斜視図
【図４７】本発明による半導体装置及び半導体モジュールの第３の実施形態を示す斜視図及び断面図
【図４８】図４７に示す半導体装置及び半導体モジュールの製造に用いる緩和層形成用下型の構造を示す斜視図
【図４９】半導体チップを配線基板上に搭載した半導体装置や半導体モジュールをマザーボードを実装したときの接続部分を確保するに必要な応力緩和層の厚さを示す図
【符号の説明】
１…半導体装置、２…モジュール基板、３…配線、４…絶縁層、５…はんだボール、６…バンプ、７…半導体装置搭載基板、８…電極、９…電極、10…絶縁膜、11…応力緩和層、12…応力緩和材料、13…スキージ、14…開口部、15…中間板、16…熱伝導材料、17…電極、18…スルーホール、19…金属層、50…基板、51…カラム状電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a structure of a semiconductor module on which one or more semiconductor devices are mounted, and a manufacturing method thereof.
[0002]
[Prior art]
As a semiconductor module for mounting a semiconductor device on a high-density substrate or the like, for example, there is a chip-on-chip module as described in JP-A-12-156461. As shown in FIG. 2, the second chip is connected to the first chip, and the external connection terminals are formed on the surface to which the second chip is connected. For example, the first chip is a logic chip and the second chip is a memory chip, and a semiconductor module capable of realizing a desired function is configured by using the two chips. Examples of the external connection terminal include a solder column, a large-diameter solder ball, and a method of connecting with a solder ball via an appropriate intermediate substrate. In addition, polymer metal composite connection, copper plating column, and micro velcro connection are illustrated.
[0003]
[Problems to be solved by the invention]
The above structure is an effective module structure that can electrically connect the semiconductor device and the external connection terminal without forming a through hole in the substrate on which the semiconductor device is mounted. Since the semiconductor device mounting surface and the external connection terminal mounting surface of the substrate are on the same side, how to form a high external connection terminal in consideration of the mounting height of the semiconductor device is an important issue. .
[0004]
In the above prior art, as described above, a solder column, a large-diameter solder ball, a method of connecting with a solder ball via an appropriate intermediate substrate, and the like are mentioned, but none of these are suitable for high-density mounting. Or issues such as reduced production efficiency. For example, in the case of a solder column, the formation method may be plating technology, exposure technology, etc., but it takes time to form a high one with plating technology, and the exposure technology also forms a high aspect ratio. It is unsuitable to do.
[0005]
In addition, when a member with a low coefficient of thermal expansion such as silicon, ceramics, or glass is used for the substrate of the semiconductor module and the semiconductor module is mounted on an organic resin substrate with a large coefficient of thermal expansion, the connection is made due to the difference in thermal expansion between the two. There is a problem that stress is concentrated on the portion and the connection life of the connection portion is reduced. Therefore, it is necessary not only to ensure the height of the external connection terminals but also to take into account stress relaxation during mounting.
[0006]
The first object of the present invention is to realize a semiconductor module having excellent connection reliability with an external substrate and high production efficiency. In this specification, a substrate used for a semiconductor module is called a module substrate, and a substrate on which the semiconductor module is mounted is called an external substrate.
[0007]
We are developing and researching a module in which a semiconductor chip or semiconductor device is mounted on a module substrate such as silicon, ceramics, or glass, and an external connection terminal is formed on the mounting surface. As described above, how to form the external connection terminals is one problem, but in order to realize this structure, other than that, ensuring connection reliability without using underfill improves productivity. Above is an important issue.
Accordingly, a second object of the present invention is to realize a semiconductor module with improved connection reliability when a semiconductor device is mounted without using underfill.
On the other hand, using underfill is still effective in improving connection reliability, but the method of mounting and connecting a semiconductor device after pre-applying a resin that becomes underfill ensures the connection between the electrodes. Therefore, it is necessary to apply pressure to the semiconductor device during mounting. If the module substrate is made of glass or silicon and pressure is applied in a state where a large number of each is taken (wafer state), the module substrate (glass, silicon) is required to have a strength higher than necessary, leading to an increase in cost. Moreover, since it is necessary to wait for the underfill to cure to some extent while applying pressure, it is not preferable from the viewpoint of manufacturing tact. Therefore, it is preferable to fill the gap between the semiconductor device and the module substrate after the semiconductor device is mounted on the module substrate instead of pre-applying the underfill, but in a multi-cavity state (wafer state) How to fill the underfill is an important issue. In addition, when the pitch of the electrodes of the semiconductor device to be mounted is narrowed, it becomes difficult to fill the underfill itself.
[0008]
Accordingly, a third object of the present invention is to realize a semiconductor module in consideration of underfill filling.
[0009]
In addition, since the semiconductor device is mounted on the module substrate and the external connection terminal is formed on the mounting surface side, a structure considering heat dissipation from the semiconductor device is important.
Accordingly, a fourth object of the present invention is to realize a semiconductor module in consideration of heat dissipation.
[0010]
[Means for Solving the Problems]
In order to achieve the first object, the present invention provides a wiring board on which wiring is formed, a semiconductor device electrically connected to the wiring formed on the wiring board, and the semiconductor device on the wiring board. And an external connection terminal serving as a connection portion with the outside electrically connected to the wiring, the thickness between the wiring board and the external connection terminal being larger than the thickness of the semiconductor device. A thick insulating resin layer is formed.
[0011]
A wiring board on which the wiring is formed; a semiconductor device electrically connected to the wiring formed on the wiring board; and a wiring board formed on the side on which the semiconductor device is mounted. An insulating resin layer having an inclined portion having a predetermined inclination and a substantially flat flat portion on which an external connection terminal serving as a connection portion with the outside is disposed, and a part of the wiring is provided on the inclined portion of the insulating resin layer. To form an electrical connection between the wiring and the external connection terminal.
[0012]
The insulating resin layer is formed by mask printing.
[0013]
In addition, a wiring board on which wiring is formed, a semiconductor device electrically connected to the wiring formed on the wiring board, and insulation formed by mask printing on the side of the wiring board on which the semiconductor device is mounted A resin layer and an external connection terminal serving as a connection portion between the resin layer and the outside electrically connected to the wiring are provided on the insulating resin layer.
Further, the insulating resin layer has a shape surrounding the semiconductor device.
Moreover, the shape of the said insulating resin layer is a frame shape.
Further, the inclination on the inner peripheral side is gentler than the inclination on the outer peripheral side of the insulating resin layer.
The insulating resin layer is disposed so as to surround the semiconductor device using a plurality of insulating resin layers.
[0014]
The wiring board is a silicon substrate or a glass substrate. The insulating resin layer is made of an insulating material having an elastic modulus of about 0.1 Gpa to about 10 Gpa.
The insulating resin layer has a thickness of about 10 micrometers to about 350 micrometers.
Further, the semiconductor device is any one of a semiconductor chip, a CSP, a BGA, and a wafer level CSP.
[0015]
In addition, the sum of the thickness of the insulating resin layer and the height of the external connection terminal is larger than the height from the mounting surface of the semiconductor device to the back surface of the semiconductor device.
The height from the mounting surface of the semiconductor device to the back surface of the semiconductor device is substantially equal to the sum of the thickness of the insulating resin layer and the height of the external connection terminals.
[0016]
In addition, a wiring board on which wiring is formed, a semiconductor device electrically connected to the wiring formed on the wiring board, an insulating material covering the semiconductor device, and a wiring formed on the insulating material and connection to the outside The external connection electrode which becomes a part is provided.
Further, an intermediate plate is provided in an insulating material between the semiconductor device and the external connection terminal.
In order to achieve the second object, the present invention provides a wiring board on which wiring is formed, a semiconductor device electrically connected to the wiring formed on the wiring board via bumps, In a semiconductor module having an external connection terminal that is a connection portion between the wiring and the outside electrically connected, and mounting the semiconductor device on the wiring board without using an underfill, the semiconductor device is configured by a semiconductor chip The wiring board is made of a silicon substrate.
Also, a wiring board on which wiring is formed, a semiconductor device electrically connected to the wiring formed on the wiring board via bumps, and an external connection part electrically connected to the wiring. In a semiconductor module including an external connection terminal and mounting the semiconductor device on the wiring board without using an underfill, an insulating resin layer is formed between a semiconductor chip and a bump of the semiconductor device.
Also, a wiring board on which wiring is formed, a semiconductor device electrically connected to the wiring formed on the wiring board via bumps, and an external connection part electrically connected to the wiring. In a semiconductor module having an external connection terminal and mounting the semiconductor device on the wiring board without using an underfill, an insulating resin layer is formed between the wiring connected to the bumps of the semiconductor device and the wiring board It is a thing.
The insulating resin layer is made of an insulating material having an elastic modulus of about 0.1 Gpa to about 10 Gpa.
The insulating resin layer has a thickness of about 10 micrometers to about 350 micrometers.
The insulating resin layer is formed by mask printing.
The external connection terminal is formed on the side of the wiring board on which the semiconductor device is mounted, and an inclined portion having a predetermined inclination with respect to the mounting surface and a substantially flat flat portion on which the external connection terminal is disposed. Are formed on the second insulating resin layer.
In order to achieve the third object, the present invention provides a wiring board on which wiring is formed, a semiconductor device electrically connected to the wiring formed on the wiring board via bumps, A filling material filled between the wiring board and the semiconductor device is provided, and the filling material is made of a material that does not contain a filler.
In order to achieve the fourth object of the present invention, a heat conductive material layer is formed on an external substrate on which the semiconductor module is mounted, and the semiconductor device of the semiconductor module is connected to the heat conductive material layer. It is.
In addition, a metal member for connecting the semiconductor device and the circuit board, respectively, is provided.
Further, the semiconductor device is connected to the wiring substrate by die bonding, and the semiconductor device and the wiring formed on the wiring substrate are electrically connected by wire bonding.
[0017]
In addition, in order to achieve the object of the present invention, the outline of typical ones of the inventions disclosed in the present application will be briefly described as follows.
Further, a stress relaxation layer made of a low elastic modulus resin is formed in the peripheral portion of the wiring board on which the semiconductor element is mounted, and an external connection terminal connected to the electrical wiring from the semiconductor element is provided on the stress relaxation layer. In the semiconductor device, a low elastic modulus resin layer is provided on at least a region of the wiring board on which the semiconductor element is mounted, and a connection terminal with the semiconductor element is provided on the low elastic modulus resin layer.
[0018]
In addition, a plurality of stress relaxation layers made of a low elastic modulus resin are formed on the periphery of the wiring board on which the semiconductor element is mounted, and external connection terminals connected to the electrical wiring from the semiconductor element are formed on the stress relaxation layer. It is provided.
[0019]
Further, a low elastic modulus resin layer is provided on at least a region on the wiring board where the semiconductor element is mounted, and a connection terminal for connecting the semiconductor element is provided on the low elastic modulus resin layer.
[0020]
Moreover, the thickness of said stress relaxation layer shall be 0.1-0.8 mm.
[0021]
In addition, a method of manufacturing a semiconductor device and a semiconductor module, wherein a stress relaxation layer made of a low elastic modulus resin is formed on a peripheral portion of a wiring board on which a semiconductor element is mounted, and an electric power from the semiconductor element is formed on the stress relaxation layer. A semiconductor device or a semiconductor module provided with external connection terminals connected to wirings is manufactured, and one or more stress relaxation layers are simultaneously formed on the same substrate.
[0022]
A method of manufacturing a semiconductor device and a semiconductor module, wherein a stress relaxation layer made of a low elastic modulus resin is formed around a wiring substrate on which a semiconductor element is mounted, and an electrical wiring from the semiconductor element is formed on the stress relaxation layer. A semiconductor device provided with a connected external connection terminal is manufactured, and a stress relaxation layer is formed using a mold and attached to a substrate.
[0023]
Further, the mold has a cavity for forming the stress relaxation layer, and after filling the cavity with a low elastic modulus resin, the substrate is placed on the mold, and is pressed and heated. The low elastic modulus resin is cured and attached to the substrate.
[0024]
Further, in the method of manufacturing a semiconductor device and a semiconductor module, the mold has a cavity for forming the stress relaxation layer, and a hollow resin layer forming portion is formed in a region surrounded by the cavity. After filling the cavity and the resin layer forming portion with the low elastic modulus resin, the substrate is placed on the mold and pressed and heated, so that the low elastic modulus resin in the cavity and the resin layer forming portion is obtained. It is cured and attached to the substrate.
[0025]
Furthermore, in the method of manufacturing a semiconductor device and a semiconductor module, a plurality of cavities are arranged in a closed circuit.
[0026]
Further, the semiconductor module includes a substrate, a first insulating layer formed in the first region of the substrate, a semiconductor chip mounted in the second region of the substrate, and the first insulating layer. The formed external connection terminal, and the wiring for electrically connecting the electrode of the semiconductor chip and the external connection terminal, and the first insulating layer is formed of the semiconductor module and the other mounting the semiconductor module. It is formed by relaxing the stress generated between the substrate and using a mold.
[0027]
In the semiconductor module, a second insulating layer that relaxes stress generated between the semiconductor chip and the substrate is provided between the substrate and the semiconductor chip.
[0028]
Moreover, it is the said semiconductor module, Comprising: The thickness of a 1st insulating layer shall be 0.1 mm-0.8 mm.
[0029]
In the semiconductor module, the first insulating layer is formed on the peripheral edge of the substrate, and the first insulating layer has a gap.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings. In all the drawings for explaining the present invention, the same reference numerals indicate the same parts, and therefore, duplicate explanations may be omitted, and in order to further facilitate explanation, part of the structure is omitted or each part is omitted. The dimensional ratio is shown in a different manner from the actual one.
[0031]
FIG. 1 is a partial cross-sectional view for explaining the structure of a semiconductor module according to the present invention. In the case of silicon, the module substrate used for this semiconductor module can be manufactured in a wafer state as used in normal semiconductor device manufacturing. When glass or ceramics is used, the module substrate can be manufactured in a wafer state similar to silicon, or the substrate can be manufactured in a rectangular thin plate shape.
[0032]
In the figure, a semiconductor device 1 is a semiconductor chip that has undergone a semiconductor circuit formation process called a so-called pre-process in a semiconductor manufacturing process, or a semiconductor that is connected via bumps such as BGA, CSP, and wafer level CSP. Are connected via electrodes 6 and bumps 6 provided on the module substrate 2 on which they are mounted. In a region where the semiconductor device 1 is not mounted on the semiconductor device mounting surface of the module substrate 2, a frame-shaped stress relaxation layer (hereinafter, also referred to as a low elastic layer) made of a low elastic modulus material through a protective film 20. ) 10 is formed, and the wiring 3 connected to the electrode 8 electrically connected to the semiconductor device 1 is formed on the stress relaxation layer 10. The wiring 3 formed on the stress relaxation layer 10 is further connected to an electrode 9 connected to an external connection terminal 5 for connection to an external substrate. The wiring 3 is covered with an insulating layer 4 except for at least the electrode 8 for connecting to the semiconductor device 1 and the electrode 5 for connecting to the external connection terminal 5.
[0033]
The bump 6 has a convex shape made of a wire material such as gold, or an alloy in which metals such as tin, lead, copper, silver, bismuth, zinc and indium are used alone or in combination. Can be used as the solder bump 6. Furthermore, a resin containing a conductive material such as silver or gold can be used as the bumps 6. These solder bumps 6 are obtained by blending solder fine particles into a material made of rosin or the like, printing on an electrode of a semiconductor device using an appropriate mask, and then heating the solder to a temperature higher than the melting temperature of the solder to melt the solder. It can also be formed. Similarly, when a resin containing conductive particles is used, the paste-like resin material is printed on an electrode of a semiconductor device using an appropriate mask and cured or semi-cured by heating. Bump formation is possible. Furthermore, the oxide film on the surface of the electrode is removed, and a flux having appropriate adhesiveness is applied onto the electrode, solder balls having an appropriate particle size are aligned on the electrode with a mask or the like, and the solder is melted in a reflow furnace or the like. Bumps can also be formed by heating above the temperature. Of course, these can also be applied to the formation of the external connection terminals 5.
[0034]
The electrodes (not shown) provided on the semiconductor device 1 connected to the bumps 6 are formed from an aluminum or copper electrode formed in a process called a previous process, or an electrode such as a wafer level CSP after the previous process. It is possible to use an electrode formed after rewiring on the surface with wiring such as copper. The surface of the electrode is treated with nickel, gold, etc. to improve the wettability of the bump and electrode surface, and the bump material diffuses into the electrode during the heating process such as mounting a semiconductor module to be described later on an external substrate. Thus, it is possible to prevent a decrease in bonding strength between the bump and the electrode portion.
[0035]
Similarly to the bumps 6, the external connection terminals 5 may be made of a resin containing conductive particles in addition to the solder balls. Depending on the connection method with the external substrate, it may be used without forming balls or terminals.
[0036]
The semiconductor device 1 may be a semiconductor device such as a semiconductor chip, BGA, CSP, or wafer level CSP, or a lead type semiconductor device such as QFP or TSOP.
[0037]
Next, the stress relaxation layer 10 in this structure will be described.
As for the stress relaxation layer 10, as a result of various experimental studies, it is preferable to form external connection terminals (for example, solder balls) through a low-elasticity material layer, thereby ensuring a predetermined height and reducing stress. Both can be realized. Here, the low elasticity means one having an elastic modulus of 0.1 GPa to 10 GPa at room temperature. If the stress relaxation layer has an elastic modulus in this range, a reliable semiconductor module can be provided. In the case of a stress relaxation layer having an elastic modulus lower than 0.1 GPa, it is difficult to support the weight of the semiconductor module itself, and the problem that the characteristics are not stable when used as a semiconductor module is likely to occur. When the stress relaxation layer is used, the module substrate 2 is warped due to the internal stress of the stress relaxation layer 10 itself, and it is easy to cause a focus error in the exposure process and a handling defect in the wiring formation process. In addition, there is even a risk that the module substrate 2 may break.
[0038]
FIG. 3 shows the external dimensions of the semiconductor module and the thickness of the stress relaxation layer necessary for mounting the semiconductor module on a resin substrate and ensuring the life of the connection portion. Even if the semiconductor module dimensions are the same, if the stress relaxation layer has a low elastic modulus, the connection life can be ensured even if the thickness of the stress relaxation layer is reduced. The allowable range of the stress relaxation layer considered is shown.
As can be seen from the figure, when the size of the semiconductor module increases, it is necessary to increase the thickness of the stress relaxation layer for ensuring the connection life. For example, when the semiconductor module size is about 30 mm, the thickness of the stress relaxation layer needs to be about 350 μm. If it is less than that, the stress cannot be relaxed, and if it exceeds it, the module substrate is distorted, which is not preferable. When the resin layer such as the stress relaxation layer is thickened, the substrate may be damaged, the resin layer may be cracked, peeled off, or the like when the resin layer becomes thick. For example, if the diagonal dimension of the semiconductor module is as small as 2 to 3 mm, even if the stress relaxation layer is eliminated, the thermal stress generated between the semiconductor module and the external substrate on which the semiconductor module is mounted is insulated from the semiconductor module. It is theoretically possible to relax by the layer 20. However, it goes without saying that when the semiconductor module is mounted on the external substrate, a means for ensuring the height that the semiconductor device 1 mounted on the module substrate 2 does not contact the external substrate is required. Therefore, when a general module size having a side of up to 30 mm is targeted, the stress relaxation layer 10 needs a thickness of about 350 micrometers at maximum from the viewpoint of stress relaxation. On the other hand, from the viewpoint of securing the height when mounted on the external substrate, it is necessary to prevent the back surface of the semiconductor device 1 included in the semiconductor module from coming into contact with the external substrate. It must be formed equal to or higher than the height from the substrate to the back surface of the semiconductor device 1. In general, when the external connection terminal 5 is composed of a solder ball, the solder melts when connected to the external substrate, wets and spreads on the electrode on the external substrate side, and at the same time, the semiconductor device is attracted to the external substrate by the surface tension of the solder. Therefore, the height of the external connection terminal is lower than before mounting. Therefore, if the influence on the back surface of the semiconductor device (especially the semiconductor chip) due to contact with the external substrate after mounting is taken into consideration, the height from the module substrate 2 to the tip of the external connection terminal (stress relaxation layer of the semiconductor module) It is preferable that the thickness of the external connection terminal and the height of the external connection terminal be higher than the height from the module substrate to the back surface of the semiconductor device 1. FIG. 28 shows a state where the semiconductor module of the present invention is mounted on the external substrate 15. The semiconductor device 1 is mounted with an appropriate distance between the semiconductor substrate 1 and the external substrate 15. Usually, the surface of the external substrate 15 is not completely flat because wiring and the like are formed. Therefore, if an appropriate distance is not maintained between the back surface of the semiconductor device 1 and the external substrate 15, the external substrate 15 is deformed in a reflow process or the like for mounting the semiconductor module, and the back surface of the semiconductor device 1 becomes the external substrate 15. In some cases, the semiconductor device 1 may come into contact with the semiconductor device 1 to cause damage or functional deterioration. Considering the flatness of the external substrate 15 and the deformation of the external substrate 15 in the reflow process, the distance between the back surface of the semiconductor device 1 and the external substrate 15 needs to be at least 0.05 mm. On the other hand, when trying to widen the distance between the back surface of the semiconductor device 1 and the external substrate 15, it is necessary to make the stress relaxation layer 10 thick or make the semiconductor device 1 very thin. The thinness of the semiconductor device 1 causes a reduction in the mechanical strength of the element, so that it is difficult to make it extremely thin. On the other hand, since the stress relaxation layer material heats and flows in the process of forming the stress relaxation layer 10, there is a limit to increasing the thickness of the stress relaxation layer 10. Therefore, the distance between the back surface of the semiconductor device 1 and the external substrate 15 is preferably 0.7 mm or less in consideration of the range in which the stress relaxation layer 10 can be formed without causing a decrease in mechanical strength of the semiconductor device 1.
Conversely, if the influence on the back surface of the semiconductor device (particularly the semiconductor chip) due to contact with the external substrate after mounting is not a problem, the height from the module substrate 2 to the tip of the external connection terminal (stress of the semiconductor module) The thickness of the relaxing layer and the sum of the heights of the external connection terminals may be substantially the same as the height from the module substrate to the back surface of the semiconductor device 1 (however, the height from the module substrate to the back surface of the semiconductor device 1). Must not be larger). In this case, when the semiconductor module is mounted on the external substrate, the back surface of the semiconductor device 1 is in contact with the external substrate, so that a certain gap can be maintained. As shown in FIGS. It becomes possible to form a drum-shaped solder connection portion as shown in FIG. Of these, the drum-shaped solder connection shape shown in FIG. 4C is known to have a longer fatigue life at the connection portion than the spherical solder connection.
[0039]
Therefore, when the height securing viewpoint is added to the stress relaxation viewpoint described above, the thickness of the stress relaxing layer 10 varies depending on the dimensions of the semiconductor module, the thickness of the semiconductor device to be mounted, and the connection pitch between the semiconductor module and the external substrate. Although the semiconductor module dimensions are approximately up to 30 mm on a side, it is preferable to use the stress relaxation layer 10 having a thickness from a thickness at which the semiconductor device mounted on the semiconductor module does not contact the external substrate to a maximum value of 350 μm. It will be.
Next, the shape of the stress relaxation layer 10 will be described.
As can be seen from FIG. 1, the stress relaxation layer 10 preferably has a frame shape surrounding the periphery of the semiconductor device 1. A sufficient area for the external connection terminals 5 can be secured by using the frame shape. Further, although the semiconductor device 1 and the like are arranged near the center of the module substrate 2, the mounting area can be sufficiently secured and the mounting position is less limited. In general, the pitch between bumps of a semiconductor device or the like is narrowed, and accordingly, the burden on the circuit board side that receives the semiconductor device increases, and it is becoming difficult to route wiring from the bump to a desired position on the circuit board. This is because most ordinary circuit boards (printed boards) use an organic material having low heat resistance, and therefore, it is impossible to use a formation method by sputtering suitable for forming fine wiring. Under such circumstances, it is required to configure the external connection terminal pitch of the semiconductor module to be larger than the bump pitch of the semiconductor device. If the stress relaxation layer 10 is formed in a frame shape, all the wirings can be formed so as to extend almost regularly radially from the center to the outside, and the wiring 3 that increases the pitch from the bumps 6 to the external connection terminals 5. Can be easily routed. Considering mounting the semiconductor module on an external substrate (wiring routing), it is preferable that the external connection terminals 6 be arranged near the outer periphery of the module substrate 2. Because the one side of the frame-shaped stress relaxation layer 10 becomes longer as it is near the outer periphery of the module substrate, the area for mounting the bumps can be increased, and the pitch between the external connection terminals 5 can be increased. is there. Since the module substrate 2 uses a silicon substrate, a glass substrate, a ceramic substrate or the like having high heat resistance, fine wiring can be formed by the above-described sputtering.
[0040]
The cross section of the stress relaxation layer 10 has a trapezoidal shape and has a portion inclined with respect to the module substrate 2. By optimizing the inclination angle, disconnection of the wiring 3 can be suppressed. The average gradient is preferably about 5 to 45%. When the inclination angle is less than 5%, the inclination becomes too long and a desired film thickness cannot be obtained. For example, in order to achieve a thickness of 100 micrometers with an inclination angle of 3% average gradient, a horizontal distance of more than 3 mm is required, and when the left and right edge portions are combined, a desired film thickness cannot be obtained unless there is approximately 7 mm. Become. On the other hand, when the inclination angle exceeds 45%, there is no problem in terms of the horizontal distance, but there is a high risk that sufficient step coverage cannot be obtained when forming the wiring. In particular, there is no process margin in the process of plating resist, exposure and development, and special skills or techniques are required. Further, when the inclination angle is large, a so-called stress concentration effect acts to concentrate stress on the edge portion, and as a result, the wire 3 tends to be broken at the edge portion. Some ideas may be required.
[0041]
In order to effectively prevent disconnection of the wiring 3, for example, it is preferable to thicken the wiring 3 at an inclined portion of the stress relaxation layer 10. In this case, all the wirings 3 do not necessarily have the same thickness. For example, as shown in FIG. 5, the widths of the wirings 3 may be changed between the power / ground line and the signal line. In the figure, the meshed region is the stress relaxation layer 10. In this case, it is generally desirable to make the power / ground line thicker than the signal line in consideration of electrical characteristics. This is because when the signal line is thickened, this increases the capacitance component of the wiring, which affects high-speed operation. Conversely, thickening the power supply / ground line is preferable because the effect of stabilizing the power supply voltage can be expected. Therefore, as shown in the figure, for the signal wiring, the pattern around the edge should be thick so that only the stress-concentrated portion can be alleviated to the minimum, and the slope for power supply or ground wiring should be uniformly thick. Is desirable. On the other hand, in the region where the stress relaxation layer is not formed (the plain portion), the signal wiring is thinned in consideration of the influence of the capacitance component of the wiring. However, this needs to be considered each time depending on the type of semiconductor device and its wiring pattern. For example, although depending on the semiconductor device and its wiring pattern, increasing the thickness of the protective film 20 has a great effect on reducing the capacitance of the wiring. Therefore, the signal wiring must be thickened in the region where the stress relaxation layer is not formed. If not, it is desirable to form the protective film 20 thick. Specifically, when the wiring width is increased by 10%, it is desirable to increase the thickness of the protective film 20 by about 10%.
[0042]
Although not shown in the figure, if a wiring having a nickel layer formed on a copper wiring is used as the wiring 3, the wiring 3 is deformed by the thermal stress acting between the semiconductor module and the external substrate. When is released, the wiring 3 can return to its original shape due to the spring property of the nickel layer. For example, due to the action of thermal stress caused by the operation of the semiconductor module, the stress relaxation layer and the wiring 3 formed thereon are deformed in close contact with each other. For the deformation of the wiring at this time, the flexible portion of the redundant portion of the wiring in the bulging portion of the stress relaxation layer is used (the bulging portion will be described later). Thereafter, when the stress relaxation layer returns to its original shape after being released from thermal stress or the like, the copper wiring having only the copper wiring as the wiring 3 is difficult to return to the original wiring shape due to the spring property of the copper wiring itself. On the other hand, when the nickel layer is formed on the copper wiring, the wiring (copper wiring) can easily return to the original shape due to the spring property of the nickel layer. In addition, what is formed on a copper wiring is not restricted to a nickel layer, You may have a spring property comparable as a nickel layer on a copper wiring.
[0043]
FIG. 6 shows an embodiment of a semiconductor module structure in which a plurality of semiconductor devices are mounted on a substrate. The semiconductor devices 1a to 1e are composed of a plurality of semiconductor devices having the same or different functions. The connection between the semiconductor device and the substrate on which the semiconductor device is mounted can be performed by a single method or a combination of a plurality of methods described above. Furthermore, if necessary, chip components such as resistors, capacitors, and coils can be mounted and used at the same time. Also in this case, considering that mounting connection to the module substrate is performed by a reflow process, it is desirable that the bumps 6 of the semiconductor device 1 and the like are solder balls. For example, if a microcomputer that realizes a desired function and a memory are mounted, a semiconductor module having a certain function can be configured. For example, in a portable information terminal, a semiconductor module that is stored in an electronic device in advance, or that uses a camera function or the like, or that captures information such as still images, moving images, and voices acquired by communication means at high speed, The present invention is applicable to a semiconductor module having a role of processing a large amount of information such as images and sounds at high speed in a high-definition television, a set top box, a game machine, and the like. Conventionally, a set maker who is a user purchases semiconductors such as memories and microcomputers individually, performs layout design such as wiring routing, and mounts the semiconductor on an external board (circuit board) based on the design. However, if a semiconductor module having a predetermined function can be provided in this way, the user can handle the semiconductor module as one component, and the design burden is drastically reduced. This is particularly effective in fields where new functions are added every several months or functions are upgraded, such as mobile phones and portable information terminals.
[0044]
The wiring 3 in the semiconductor module described above can be used by forming two or more layers according to the number of pins, the pin interval, and the arrangement state of the semiconductor device 1 to be mounted. In FIG. 7, the stress relaxation layer is composed of two layers (20, 30), and from the wiring 8 (not shown) formed on the stress relaxation layer 30, the electrode 8 connected to the bump 6 included in the semiconductor device 6. In addition, it is connected to a wiring 31 formed on the protective film 20 via the stress relaxation layer 30 (this wiring is also a wiring on the stress relaxation layer 20), and externally connected via the stress relaxation layer 30 on the stress relaxation layer 20 The electrode 9 connected to the terminal 5 is configured to be connected. The stress relaxation layer 30 only needs to secure insulation between the upper and lower wirings, and is formed to include the mounting surface of the semiconductor device 1 so as to cover the stress relaxation layer 20. In the figure, since a semiconductor chip is used for the semiconductor device 1, an underfill 24 is filled between the semiconductor device 1 and the module substrate 2.
[0045]
8 and 9 show the manufacturing process of these semiconductor modules. If the module substrate used in the semiconductor module of the present invention is manufactured in a wafer shape, a plurality of modules can be manufactured at the same time in a single process. The semiconductor module will be described.
[0046]
FIG. 8A shows an insulating film 20 formed on a substrate 2 on which a semiconductor device is mounted. The base material 2 used for the semiconductor device mounting substrate is one having no function as a semiconductor device, one having a function of a passive element such as a resistor, a capacitor, or a coil, or a semiconductor such as a normal memory or microcomputer. A device having a function as an active element such as a device can be used. When the base material has the above function, the insulating film 20 is provided with an opening (not shown) for connecting to the wiring formed on the base material as necessary. The insulating film 20 is provided for suppressing the reaction between the stress relaxation layer 10 and the base material 2 to be formed later and for improving the adhesion, and it is not always necessary to form the insulating film 20 if these do not cause a problem.
[0047]
8B1 to 8B4 are steps of forming the stress relaxation layer 10 on the insulating film 20. FIG. First, in the process of FIG. 8B 1, a mask for forming a stress relaxation layer is set on the insulating film 20 formed on the substrate 2. This mask may be brought into contact with the insulating film 20 as shown in FIG. 8B1, or may be set at an appropriate interval from the insulating film 20. Next, in the process of FIG. 8B2, the stress relaxation material 12 is placed on the mask, and the squeegee 13 is translated on the mask to imprint the stress relaxation material 12 into the opening 14 of the mask. When the mask is set at an appropriate interval from the insulating film, an appropriate pressure is applied to the squeegee so that the stress relieving material comes into contact with the insulating film 20 in the process of imprinting the stress relieving material 12 with the squeegee. The stress relaxation material 12 is imprinted so as to bend toward the substrate side. Conditions such as the parallel movement speed of the squeegee and the pressure toward the substrate can be variously changed according to the viscosity of the stress relaxation material to be used, thixotropic properties, the opening shape of the mask, the thickness of the mask and the like. In the present embodiment, the opening shape of the mask is a frame shape. In the case where a plurality of wafers are formed at the same time, for example, in a wafer state, the opening 14 corresponds to one semiconductor module.
[0048]
After imprinting the stress relieving material 12 on the opening 14 of the mask, the mask is removed from the insulating film as shown in FIG. 8B3, and then the stress relieving material is cured for an appropriate time in a heating furnace or the like. The stress relaxation layer 10 shown in FIG. 8 (b4) is formed. In the process of removing the mask from the insulating film 20, when the stress relaxation material 12 spreads around, or when the temperature of the material rises due to the hardening of the stress relaxation material 12, the viscosity of the stress relaxation material decreases, and the stress relaxation material 12 Therefore, the shape of the end portion of the stress relaxation layer 10 forms a slope portion that does not cause a step difference from the insulating film portion. In the drawing, the inclined portion of the stress relaxation layer 10 is steeper on the outer side than on the inner side, but this is because the mounting density is taken into consideration and the wiring is not formed on the stress relaxation layer 10. No problem. Of course, the outer and inner slopes may be formed in substantially the same manner. If the inclination angle between the outside and the inside is positively changed, it is preferable to perform printing by using a mask 401 as shown in FIG. That is, it is preferable to use a mask in which the mask portion forming the inner slope has a multi-stage thickness, and the thickness decreases toward the center.
[0049]
Also, in the drawing, the shape is controlled so that the outer peripheral edge of the stress relaxation layer 10 comes to the inner side of the module substrate 2 that finally becomes one semiconductor module. This is also for facilitating dicing when dividing into individual semiconductor modules from the wafer level, but the reliability is improved by covering the entire stress relaxation layer 10 (excluding the electrical connection portion) with the protective film 4. It is also to make it. For the sake of simplicity, FIG. 1 shows an example in which the outside of the stress relaxation layer 10 is not covered with the insulating layer 4. In such a configuration, since the physical properties of the stress relaxation layer 10 and the module substrate 2 are different, it is preferable to divide the dicing of the stress relaxation layer 10 and the dicing of the module substrate 2 into two stages.
[0050]
In FIG. 8C, an electrode for mounting a semiconductor device on the stress relaxation layer 11 and the insulating film 20, an electrode for connecting a semiconductor device made of this substrate and an external substrate, and the above two types of electrodes are mutually connected. Wiring 3 for connecting to is formed. First, a power supply film for forming the electrodes and wirings by electroplating is formed by a method such as sputtering. This method is suitable for forming fine wiring. Thereafter, a photoresist capable of forming a pattern by exposure is applied on the power supply film, and development is performed to remove the photoresist portion of the pattern portion using an exposure mask on which electrodes and wiring patterns are formed. Electroplating is performed using the pattern removed by the photoresist to form electrode portions and wiring portions. After forming electrodes and wirings of a necessary thickness by plating, unnecessary photoresist and power supply film are removed using an appropriate etching solution, and the shape of FIG. 8C is obtained. In addition, although high temperature processing of about 400 ° C. is applied in sputtering, since a heat resistant substrate such as silicon, glass, or ceramic is used in this embodiment, there is no wiring formation failure due to expansion of the substrate.
[0051]
Further, as shown in FIG. 7, when a plurality of semiconductor devices 1 are mounted on the module substrate 2, wiring between the semiconductor devices 1 is necessary, or the base material of the module substrate 2 has resistance or the like. In some cases, it is necessary to connect them to each other, and a single layer of wiring formed on the insulating film 20 or the stress relaxation layer 10 may not be sufficient. In this case, the wiring process is repeated twice or more. An electrode or a wiring may be formed.
[0052]
FIG. 9 (a) forms the insulating layer 4 that protects the wiring provided in the stress relaxation layer 10 and the insulating layer 20 and prevents the outflow of solder or the like on the electrode. The insulating layer 4 is coated with an insulating layer material made of an epoxy resin, a silicone resin, or a polyimide resin, and exposed and developed using an appropriate photomask or the like to open joint portions such as solder in each electrode portion. The material for the insulating layer 4 is applied by spin coating applied in a general semiconductor manufacturing process, sheet-like insulating layer forming material is bonded to the insulating layer forming surface, curtain coating method, roll coating method, or the like. It is also possible to carry out this printing method.
[0053]
In FIG. 9B, the semiconductor device 1 is mounted on the substrate created in the steps up to FIG. 9A. In this step, first, flux or solder paste is applied to the electrodes on the substrate corresponding to the bumps of the semiconductor device. When the difference in height between the semiconductor device mounting portion and the stress relaxation layer provided around the semiconductor device mounting portion is small, it can be performed by a printing method using a mask for applying flux or the like to the electrode portion on the substrate. However, when the above-mentioned height difference becomes large, it becomes difficult to apply flux or the like to the semiconductor device mounting portion. In this case, the flux or the like is transferred to the bumps of the semiconductor device and then connected to the electrode part on the substrate, or the flux or the like is transferred to the pins arranged corresponding to the electrode positions on the substrate. It is possible to apply flux or the like on the electrode by a method of transferring to the upper electrode. After the flux or the like is applied to the electrode on the substrate by the above-described method, the semiconductor device is mounted on the substrate, and the semiconductor device and the substrate can be joined by heating to a temperature higher than the melting temperature of the bumps.
[0054]
FIG. 9C shows a process of mounting solder balls 5 serving as external connection terminals for connecting the module substrate 2 on which the semiconductor device 1 is mounted and an external substrate. The solder balls 5 are mounted by applying flux or the like to the external substrate connecting electrode portion using the same method as the mounting of the semiconductor device 1 and arranging the solder balls at the corresponding electrode positions using an appropriate mask. Thereafter, the solder ball is fixed to the electrode on the stress relaxation layer 11 by heating to the melting temperature of the solder ball or higher. When two or more rows of solder balls 5 are arranged, the flatness of the mounting area is required. In that case, although not shown, it is effective to perform the planarization process of the stress relaxation layer 10 after FIG. 9B-4.
[0055]
In order to remove the flux used in the manufacturing process of the semiconductor device after mounting the semiconductor device on the substrate or mounting the solder balls on the substrate, a cleaning process is added as necessary in the manufacturing of the semiconductor device.
[0056]
Furthermore, as shown in FIG. 11, it is also possible to fill the gap between the semiconductor device and the substrate with a resin 24. As a resin that fills the gap between the semiconductor device and the substrate, an epoxy resin, a phenol resin, a silicone resin, or the like, or a mixture of two or more types, a filler such as silicon dioxide or aluminum oxide, a coupling agent, You may mix | blend a coloring agent, a flame retardant, etc. as needed.
The semiconductor device of the present invention can be manufactured through the steps as described above. In particular, if the stress relaxation layer 10 is formed by a printing method using a low-viscosity resin material having a high viscosity and a liquid by using a suitable mask, the low-elasticity resin flows during the curing process of the resin, so It is possible to form a shape in which the boundary portion continues smoothly. As long as the shape continues gently, the wiring 3 can be formed in a lump in the upper part of the print portion and the non-print portion. That is, in this structure, the wiring 3 up to the external connection terminal 5 must be formed on the stress relaxation layer 10, but if mask printing is performed, the shape including the inclined portion can be controlled, and the wiring does not break. A desired inclination can be formed, and the reliability of the semiconductor module can be improved. Further, a semiconductor module with extremely high production efficiency can be realized by forming this low elastic material layer using mask printing. It is also excellent in controlling its shape.
[0057]
By the way, the material for forming the stress relaxation layer 10 is preferably a paste-like polyimide, and can be cured by heating after being applied to the protective film 20 by printing. Further, this paste-like polyimide is composed of a polyimide precursor, a solvent, and a large number of polyimide fine particles dispersed therein. Specifically, fine particles having an average particle diameter of 1 to 2 micrometers and a particle size distribution with a maximum particle diameter of about 10 micrometers were used as the fine particles. Since the polyimide precursor becomes the same material as the polyimide microparticles when cured, when the paste-like polyimide is cured, a uniform stress relaxation layer 10 made of one kind of material is formed. Here, polyimide was used as the material for forming the stress relaxation layer, but amideimide resin, esterimide resin, etherimide resin, silicone resin, acrylic resin, polyester resin, phenol resin, epoxy resin, urea resin, polyether sulfone resin, and these It is also possible to use a resin modified with. When a resin other than polyimide is used, a treatment for imparting compatibility to the surface of the polyimide microparticles may be performed, or the resin composition may be modified to improve affinity with the polyimide microparticles. desirable. Among the resins listed above, resins having an imide bond, such as polyimide, amide imide, ester imide, and ether imide, are excellent in thermomechanical characteristics, such as strength at high temperatures, thanks to a strong skeleton due to the imide bond. As a result, options for forming a plating power supply film for wiring are expanded. For example, a plating power supply film forming method involving high-temperature processing such as sputtering can be selected. In the case of a resin having a condensed part other than an imide bond such as a silicone resin, an acrylic resin, a polyester resin, an amide imide, an ester imide, or an ether imide, the thermomechanical characteristics are slightly inferior, but it is advantageous in terms of workability and resin price. There is a case. For example, a polyesterimide resin is easy to handle because its curing temperature is generally lower than that of polyimide.
Since the viscoelastic characteristics of the material can be adjusted by dispersing the polyimide microparticles in the paste-like polyimide as described above, a paste having excellent printability can be used. By adjusting the blending of the fine particles, it is possible to control the thixotropy characteristics of the paste. Therefore, the printing characteristics can be improved by combining with adjustment of the viscosity. The inclination angle of the stress relaxation layer 10 can also be adjusted. The thixotropy characteristic of a suitable paste has a so-called thixotropy index in the range of 2.0 to 3.0, determined from the ratio of the viscosity at 1 rpm and the viscosity at 10 rpm measured using a rotational viscometer. It is desirable. In the case of a paste in which temperature dependence appears in the thixotropy index, it is preferable to print in a temperature region where the thixotropy index is in the range of 2.0 to 3.0.
[0058]
When the stress relaxation layer 10 is formed by printing in this way, as shown in FIG. 12, there is a bulge portion in the vicinity of the position corresponding to the edge of the mask opening. It can be controlled to some extent by adjusting the composition of the paste-like polyimide or changing various conditions relating to printing. Various conditions related to printing in this case include metal mask thickness, squeegee speed, squeegee material, squeegee angle, squeegee pressure (printing pressure), plate release speed, wafer temperature during printing, humidity of printing environment, etc. Can be given.
[0059]
As shown in the figure, when the swelled portion is positively formed in the stress relaxation layer 10, the bent portion of the wiring 3 can be formed, which makes it easy to absorb stress due to thermal expansion or the like, and the disconnection is further improved. Can be prevented. Specifically, it is preferable that a bulge portion having a height of about 25 micrometers at the maximum, desirably about 7 to 12 micrometers is formed with respect to the average thickness of the stress relaxation layer 10. If the apex is about this level, it can be sufficiently formed by mask printing. For example, assuming that the bulge portion is a semi-cylindrical shape having a radius of 10 micrometers, the length of the bulge half arc is (2 × 3.14 × 10 micrometers) /2=31.4 micrometers, The redundant length is 31.4-10 = 21.4 micrometers for one bulge. As described above, since the redundant portion can be provided in the wiring 34, the thermal stress acting on the wiring structure and the solder joint portion is relieved, and therefore a highly reliable wiring structure can be provided.
[0060]
Furthermore, it is desirable that the material for the stress relaxation layer 10 has a curing temperature of 100 ° C. to 250 ° C. This is because if the curing temperature is lower than this, it is difficult to manage the semiconductor module in the process, and if the curing temperature is higher than this, there is a concern that the stress on the module substrate increases due to thermal shrinkage during curing cooling.
[0061]
Further, since the cured stress relaxation layer 10 is exposed to various processes such as sputtering, plating, and etching, characteristics such as heat resistance, chemical resistance, and solvent resistance are also required. Specifically, the glass transition temperature (Tg) is preferably more than 150 ° C. and 400 ° C. or less as heat resistance, more preferably Tg is 180 ° C. or more, and most preferably Tg is 200 ° C. or more.
[0062]
FIG. 13 shows the experimental results showing the relationship between the glass transition temperature (Tg) and the linear expansion coefficient. From this, it can be seen that if the glass transition temperature (Tg) is 200 ° C. or higher, no cracks are generated. In addition, from the viewpoint of suppressing the amount of deformation in various temperature treatments in the process, it is preferable that the linear expansion coefficient (α1) in a region below Tg is as small as possible. Specifically, the closer to 3 ppm, the better. In general, a low elastic material often has a large coefficient of linear expansion, but a preferable range of coefficient of linear expansion is in the range of 3 ppm to 300 ppm. More preferably, it is in the range of 3 ppm to 200 ppm, and the most desirable linear expansion coefficient is in the range of 3 ppm to 150 ppm.
[0063]
On the other hand, the thermal decomposition temperature (Td) is desirably about 300 ° C. or higher. If Tg or Td is lower than these values, there is a risk that the resin may be deformed, altered or decomposed during a thermal process in the process, for example, sputtering or sputter etching process.
[0064]
In addition, from the viewpoint of chemical resistance, it is desirable that resin alteration such as discoloration and deformation does not occur when immersed in a 30% sulfuric acid aqueous solution or a 10% sodium hydroxide aqueous solution for 24 hours or more. As solvent resistance, it is desirable that the solubility parameter (SP value) is 8 to 20 (cal / cm 3) 1/2. When the material of the stress relaxation layer is a material obtained by modifying several components in the base resin, it is desirable that most of the composition falls within the range of the solubility parameter. More specifically, it is desirable that a component having a solubility parameter (SP value) of less than 8 or more than 20 does not contain more than 50% by weight. Insufficient chemical resistance and solvent resistance may limit the applicable manufacturing process, which may be undesirable from the viewpoint of reducing manufacturing costs.
[0065]
By the way, the fine particles contained in the stress relaxation layer 10 described above are the same material as the stress relaxation layer 10 and have the same physical properties. Viscoelastic characteristics necessary for printing can be obtained by dispersing fine particles in the stress relaxation layer. However, as described above, in this structure, the physical property value abruptly changes at the boundary between the module substrate 2 and the stress relaxation layer 10, so that thermal stress or the like may concentrate on the boundary and the wiring may be disconnected. . Therefore, the characteristics of the stress relaxation layer 10 formed on the module substrate 2 are varied in the thickness direction so that the characteristics of the stress relaxation layer on the module substrate side are close to the characteristics of the module substrate. This reduces the difference in characteristics at the boundary between the module substrate and the stress relaxation layer, and the wiring provided on these lines is subject to discontinuous forces and tensile, compression, and bending stresses due to expansion and contraction of the stress relaxation layer. It is possible to prevent disconnection of the wiring part by preventing it from being added to the part.
[0066]
Furthermore, the characteristics of the stress relaxation layer 10 on the module substrate side are close to those of the module substrate, and the circuit board side on which the semiconductor module is mounted is close to the characteristics of the circuit substrate, so that not only the wiring on the stress relaxation layer but also the semiconductor module It is also effective in improving the connection life of the connection part of the circuit board.
[0067]
Here, as a characteristic that gradually changes in the thickness direction of the stress relaxation layer 10, a thermal expansion coefficient or an elastic modulus can be considered. Then, as a specific means for changing the characteristics of the stress relaxation layer, as shown in FIG. 25, silica particles 102 that are insulating particles are blended, and the silica particles 102 are blended in the thickness direction of the stress relaxation layer 10. The distribution of quantity is given and the thermal expansion coefficient and elastic modulus are gradually changed. In the portion where the silica particles 102 are largely distributed, the thermal expansion coefficient of the stress relaxation layer 10 is small and the elastic modulus is high. On the other hand, when the compounding amount of the silica particles 102 is decreased, the thermal expansion coefficient is increased and the elastic modulus is decreased.
[0068]
Therefore, the stress relaxation layer 10 contains one kind or two or more kinds of particles made of an inorganic material such as silica, alumina, boron nitride, which are insulating particles for adjusting the elastic modulus and thermal expansion, and if necessary. Particles made of an organic material such as polyimide or silicone may be appropriately blended.
[0069]
Further, a coupling agent composed of alkoxysilane, titanate, etc. for improving adhesion with various interfaces constituting silica particles and insulating resin layers, a modifier such as a thermoplastic resin that improves the breaking elongation and breaking strength of the resin, It is also possible to mix dyes and pigments for coloring the insulating resin layer and curing accelerators for accelerating the curing reaction of the resin layer in order to prevent malfunctions due to ultraviolet rays etc. in the circuit part formed on the wafer. is there.
[0070]
As a method of forming the stress relaxation layer 10 whose characteristics are changed in the thickness direction, for example, a liquid stress relaxation layer 10 formed by blending the above-described materials is applied on a module substrate, and the stress relaxation layer 10 is heated. In the curing process, there is a method in which insulating particles made of compounded silica or the like are gradually settled to the wafer side. When there is a distribution in the particle size of the silica particles, the larger the particle size, the faster the precipitation, and the smaller the particle size, the more difficult it is to settle. A distribution of properties is formed in the thickness direction of the layer.
[0071]
As a method for controlling the concentration distribution in the film thickness direction of the silica particles blended in the stress relaxation layer 10, a curing accelerator for appropriately adjusting the curing temperature and curing temperature profile of the insulating resin or speeding up the curing process There are a method of appropriately blending the amount and type of the above, a reaction inhibitor for delaying curing, and a method of changing the particle size distribution of insulating particles such as silica particles.
[0072]
As the silica particles, those obtained by crushing a silica lump that has been melted and ingot, those obtained by crushing a silica ingot, and then heating and melting the silica particles again to spheroidize, further synthesized silica particles, and the like are applicable. The particle size distribution and blending amount of the silica particles can be variously changed according to the product. When the stress relaxation layer 5 is formed by a printing method, depending on the printing method, it may be necessary to change the particle size distribution depending on the size of the mask to be applied.
[0073]
In each embodiment, for example, as shown in FIG. 26, the corners of the stress relaxation layer 10 may be rounded. When not rounded, a defect involving air bubbles is sometimes observed when the stress relaxation layer 10 is printed using a paste-like polyimide material. Further, the stress relaxation layer 10 is easily peeled off from the corner. If air bubbles remain in the stress relaxation layer 10, problems such as the bursting of the air bubbles and disconnection of the wiring 3 occur when the semiconductor module is heated. For this reason, it is desirable to round the corners of the pattern opening of the printing metal mask used for forming the stress relaxation layer 10.
[0074]
In addition, the stress relaxation layer in each Example can be formed by printing and application using a printing metal mask or a dispenser.
[0075]
Next, the heat dissipation structure of the semiconductor module will be described.
[0076]
FIG. 16 shows a mounting structure of the semiconductor module and the external substrate 15 in consideration of heat dissipation. Here, a heat conductive material 16 having rubber-like elasticity is provided between the back surface of the semiconductor device 1 and the external substrate 15, and the heat conductive material 16 is in contact with the electrode 17 on the external substrate 15. The electrode 17 is further connected to a metal layer 19 in the external substrate 15, for example, a ground layer, through a through hole 18. In this mounting structure, heat generated in the semiconductor device 1 propagates to the electrode on the external substrate 15 via the heat conductive material 16 and propagates to the metal layer 19 via the through hole 18 provided in the external substrate 15. And diffused throughout the external substrate. The reason why the thermally conductive material 16 is made of rubber-like elasticity is to prevent the semiconductor device 1 from being destroyed even if the semiconductor device 1 and the thermally conductive material 16 are brought into close contact with each other in order to improve heat dissipation. It is. Therefore, even if it is not a rubber-like material, it is possible to use a paste-like or gel-like heat conductive material as long as it has such a purpose. In consideration of heat dissipation, it is preferable to provide a plurality of through holes 18 as illustrated.
[0077]
As shown in FIG. 17, in the structure of the frame-shaped stress relaxation layer 10, a ventilation portion that separates the stress relaxation layer 10 into several parts may be formed. Separation may be performed for each bump or for each row from the inside toward the outside, as long as the heat generated in the semiconductor device 1 escapes to the outside through the ventilation portion. . It is preferable to use in combination with an air cooling system or the like.
[0078]
Further, as shown in FIG. 18, a heat radiating plate 200 connected to the module substrate 2 may be attached to the back surface of the semiconductor device 1 so that heat is radiated through the module substrate 2.
[0079]
In addition, as shown in FIG. 19, the semiconductor device 1 may be mounted on the module substrate 2 by wire bonding 201 instead of flip chip connection. Since heat is generated mainly from the back surface of the semiconductor device 1, heat radiation can be performed via the module substrate 2 by die-bonding the semiconductor device 1 to the module substrate 2. The electrodes of the semiconductor device 1 and the electrodes of the module substrate 2 are connected by wire bonding 201. Although not shown in the drawings, if the necessary part is covered with resin in order to protect the wire bonding part, the reliability is improved. Further, since the stress relaxation layer 10 has a frame shape, the inner region formed by the stress relaxation layer 10 may be filled with resin.
[0080]
FIG. 20 is a perspective view for explaining a semiconductor module according to another embodiment of the present invention. The semiconductor device 1 is connected to an electrode 9 on the module substrate 2 via bumps 5 on the module substrate 2 on which the semiconductor device 1 is mounted. A stress relaxation layer 10 is formed on the semiconductor device 1, and further, an electrode 9 for mounting a wiring 14 connected to the electrode 13 on the module substrate 2 and a solder ball is formed on the stress relaxation layer 10. An insulating layer 4 is formed on appropriate portions such as a stress relaxation layer, wiring, and electrodes, and a solder ball 5 is mounted on the electrode 9. In this structure, as shown in the sectional view of FIG. 21, since the solder ball 5 is mounted on the back surface of the semiconductor device 1 via the stress relaxation layer 10, the area of the peripheral portion of the semiconductor device mounting portion can be reduced. Can be miniaturized.
[0081]
FIG. 22 is a schematic cross-sectional view of a semiconductor module having a structure in which an intermediate plate 15 is provided on the back surface of the semiconductor device 1 in the semiconductor module of FIG. The intermediate plate 15 flattens the solder ball mounting electrode mounting surface when the semiconductor device 1 having a different height is mounted on the module substrate 2, or heat generated in the semiconductor device 1 is transferred to the solder ball 5 mounting surface of the semiconductor module. This also has an effect of efficiently transmitting to the external substrate on which these semiconductor modules (not shown) are mounted via the solder balls 5.
[0082]
FIG. 23 shows a manufacturing process of the semiconductor module of FIG.
[0083]
In FIG. 23A, the insulating film 10 is formed on the surface of the base material used for the module substrate 2 as in the description of the manufacturing process of the semiconductor module in FIG. As the base material used for this module substrate, it is possible to use those having various functions as in the description of FIG. 8A. In that case, the insulating film 10 is connected to wiring formed on the base material. An opening is provided as needed.
[0084]
FIG. 23B shows a step of forming the electrode 8 for mounting the semiconductor device 1 on the insulating film 10 and the electrode 13 for coupling to the wiring and the wiring 14 formed in the stress relaxation layer 10. Wiring between a plurality of semiconductor devices 1 mounted on the module substrate 2 and wiring with functional parts formed in the module substrate 2 are also performed in this step. Then, an insulating film is formed so as not to cover the electrodes and wiring. If the number of wirings is one and insufficient, an insulating film is formed on the first wiring layer and a second wiring process is performed. Furthermore, the wiring of the third layer or more can be formed by repeating the same process as necessary.
[0085]
FIG. 23C shows a process of mounting the semiconductor device 1 on the electrode 8 formed on the module substrate 2. The semiconductor device 1 can be mounted in the same manner as the semiconductor module manufacturing process of FIG.
[0086]
FIG. 23D shows a process of forming the stress relaxation layer 10 on the semiconductor device 1. A printing mask having an opening for forming the stress relaxation layer is brought into close contact with the module substrate 2, and the stress relaxation layer 10 is formed on the peripheral portion of the semiconductor device 1 and the upper portion of the semiconductor device 1 using a squeegee. When it is desired to fill the gap between the semiconductor device 1 and the module substrate 2 with a stress relaxation material, the air left in the gap between the semiconductor device 1 and the module substrate 2 is obtained by evacuating the substrate portion while keeping the printing mask in close contact. Is removed, and the stress relaxation material is filled in the gap when the pressure is returned to the normal pressure. Alternatively, as shown in FIG. 23 (e), the gap between the semiconductor device 1 and the module substrate 2 can be filled in advance using another resin or the like before the stress relaxation layer is formed.
[0087]
In FIG. 23 (f), the wiring 14 connected to the electrode 13 on the module substrate 2 and the electrode 9 on which the solder ball 5 is mounted are formed on the stress relaxation layer 10.
[0088]
In FIG. 24A, the insulating layer 4 is formed on a necessary portion such as a joint between the wiring 14 formed on the stress relaxation layer 10 and the module substrate 2, and the wiring 14 and the stress relaxation layer 10 are protected. . Thereafter, in FIG. 24B, the solder ball 5 is mounted on the electrode 9 formed on the stress relaxation layer 10.
[0089]
The wiring forming method on the stress relaxation layer 10 and the mounting method of the solder ball 5 have been described in the previous embodiment, and will be omitted here.
[0090]
As shown in the sectional view of FIG. 22, when the intermediate plate 15 is provided on the back surface of the semiconductor device 1, silver or alumina is formed before the stress relaxation layer is formed in the process shown in FIG. 23 (d) or (e). An intermediate plate 15 made of copper, aluminum, ceramic, stainless steel or the like is bonded via a conductive adhesive made of an epoxy resin, a silicone resin, or the like in which thermally conductive particles are blended, and then the stress relaxation layer 10 Should be formed.
The semiconductor module shown in FIG. 20 etc. is obtained by the above manufacturing process.
Next, a state where a large number of semiconductor modules are taken is shown in FIGS.
FIG. 14 shows a state where a large number of silicon wafers 301 are taken. A plurality of module circuits and stress relaxation layers are formed on a silicon wafer, a predetermined semiconductor device, resistor, capacitor, etc. are mounted, solder balls that are external connection terminals are mounted on the stress relaxation layer, and if necessary Then, the space between the semiconductor device and the substrate is filled with resin. Thereafter, each module portion is individually cut out by a method similar to dicing of the silicon wafer to obtain a desired semiconductor module.
[0091]
FIG. 15 shows a state where a large number of glass substrates or ceramic substrates 302 are taken. In this case, as in the case of using a silicon wafer, a plurality of module circuits and a stress relaxation layer are formed on a glass substrate or a ceramic substrate, and a predetermined semiconductor device, resistor, capacitor, etc. are mounted, and the stress relaxation layer Solder balls serving as external connection terminals are mounted on the top, and the space between the semiconductor device and the substrate is filled with resin as necessary. Thereafter, each module portion can be individually cut out by a method similar to that for dicing a silicon wafer to obtain a desired semiconductor device.
[0092]
Generally, due to the difference in thermal expansion coefficient, an underfill is filled between the semiconductor device 1 and the module substrate 2 to improve connection reliability. However, in a method of mounting and connecting a semiconductor device after applying an underfill resin in advance, it is necessary to apply pressure to the semiconductor device during mounting in order to ensure the connection between the electrodes. If the module substrate is made of glass or silicon and pressure is applied in a state where a large number of each is taken (wafer state), the module substrate (glass, silicon) is required to have a strength higher than necessary, leading to an increase in cost. Moreover, since it is necessary to wait for the underfill to cure to some extent while applying pressure, it is not preferable from the viewpoint of manufacturing tact. Therefore, it is preferable to fill the gap with the module substrate after mounting the semiconductor device, instead of pre-applying underfill, but in a multi-cavity state (wafer state) It is not easy to fill the underfill. Further, when the pitch of the electrodes of the semiconductor device to be mounted is narrowed, it becomes difficult to fill the underfill itself. Accordingly, FIGS. 29 to 31 show a semiconductor module structure that does not require underfill that ensures connection reliability.
FIG. 29 shows a structure in which a semiconductor chip is used for the semiconductor device 1 and a silicon substrate is used for the module substrate 2. Other configurations are the same as those in FIG. Since the silicon substrate and the semiconductor chip are both formed on silicon and have the same thermal expansion coefficient, the resin 12 is filled between the semiconductor device 1 and the module substrate 2 in order to relieve stress. There is no need.
[0093]
FIG. 30 shows a structure in which a glass substrate is used for the module substrate 2, in which the semiconductor device 1 on which a stress relaxation layer is formed is mounted in order to absorb the difference in thermal expansion coefficient. Other configurations are the same as those in FIG. FIG. 31 is an example of a semiconductor device in which a stress relaxation layer is formed. A stress relaxation layer 101 is formed on the semiconductor chip 100, and wirings 102 are formed on the semiconductor chip 100 to electrically connect the terminals of the semiconductor chip 100 and solder bumps 103 serving as external connection terminals. The stress relaxation layer formed in this semiconductor device can absorb the dimensional change and improve the connection reliability.
FIG. 32 shows a structure in which a glass substrate is used for the module substrate 2, but a stress relaxation layer is further formed in the mounting region of the semiconductor device in order to absorb the difference in thermal expansion coefficient. Other configurations are the same as those in FIG. In the figure, the first stress relaxation layer is formed on the insulating film layer 20 formed on the glass substrate 2, and the frame-like second stress relaxation layer 10 shown in FIG. The wiring 3 and the electrode 8 are formed on the first stress relaxation layer.
As described above, when the semiconductor device 1 is mounted on the module substrate 2 using the silicon substrate, or when the stress relaxation layer is formed on the semiconductor device 1 or the stress relaxation layer is formed on the semiconductor device mounting region of the module substrate 2. The former has substantially the same thermal expansion coefficient, and the latter has a stress relaxation layer. Therefore, it is not necessary to fill the resin 12 between the semiconductor device 1 and the module substrate 2.
[0094]
However, it is also necessary to fill the resin 12 in order to improve moisture resistance and impact resistance. In the conventional resin used to relieve the stress, the gap between the semiconductor device 1 and the module substrate 2 cannot be sufficiently filled when the bump interval of the semiconductor device or the like becomes a narrow pitch. This is because filler is mixed in the resin in order to relieve the stress generated in the joint. Therefore, this can be dealt with by using a low elastic modulus material in which no filler is mixed for the resin. For example, a gel resin or a stress relaxation material is used. Thereby, the fluidity of the resin 12 is increased, so that the space between the semiconductor device 1 and the module substrate 2 can be sufficiently filled. Even if the fluidity is increased and the area extends beyond the mounting area of the semiconductor device, there is no problem in the present semiconductor module because the frame-shaped stress relaxation layer can also serve as a dam.
As described above, by forming the external connection terminal through the elastic material layer having a predetermined thickness or more, the stress can be relieved while ensuring the height of the external connection terminal, and the connection reliability with the external substrate is ensured. A semiconductor module with excellent performance can be realized. Further, since the semiconductor device 1 and the external connection terminal 5 are electrically connected only by forming the wiring 3 formed on the module substrate 2, the semiconductor device is mounted on the upper surface of the module substrate and externally connected to the lower surface. The through hole for connecting the upper and lower sides, which is necessary in the module forming the terminals, is not necessary. Considering the future narrowing of the wiring interval, electrical connection by through holes is not suitable. For example, when the through hole diameter is reduced, a high aspect structure is obtained. In this case, it is difficult to plate the through hole as in the conventional case. Considering only fine processing (drilling), it is not easy. Therefore, this structure in which electrical connection is made only by the formation of the wiring 3 is an extremely effective structure for narrowing the wiring spacing in the future.
However, in order to improve the mounting density, a semiconductor device is mounted on the surface of the module substrate where the external connection terminal is not formed, and a through hole is formed in the module substrate to form a connection with the external connection terminal. A structure in which electrical connection is ensured may be applied. In other words, the semiconductor device is mounted on both sides of the module substrate, and the stress relaxation layer is interposed on the side having the external connection terminals. In this case, it is preferable to use a circuit board such as a build-up board or a metal core board with a built-in metal as the module board.
[0095]
The present invention is not limited to the above-described embodiments, and various applications can be made without departing from the spirit of the present invention. For example, in the embodiments described so far, the example in which the low-elasticity stress relaxation layer 10 is formed in advance in the semiconductor module portion has been described. 15 may be formed. Alternatively, it can be provided on both the semiconductor module and the external substrate 15.
[0096]
Subsequently, as an embodiment of a method for manufacturing a semiconductor device and a semiconductor module, a case where a mold is used will be described with reference to FIGS.
[0097]
FIG. 34 is a flowchart showing one embodiment of a method of manufacturing a semiconductor device and a semiconductor module according to the present invention, schematically showing the manufacturing process (manufacturing process) of the silicon wiring substrate with the stress relaxation layer 4 shown in FIG. Hereinafter, each step in FIG. 33 will be described with reference to FIGS. 34 to 44. First, a method of forming the stress relaxation layer 4 will be described with reference to FIGS.
[0098]
In this embodiment of the manufacturing method, a plurality of semiconductor chips are formed simultaneously. The semiconductor device and the semiconductor module are completed by mounting the semiconductor chip 1001 and the silicon wiring substrate 1003. Here, since a general semiconductor chip 1001 is used, description of the manufacturing process is omitted. The protruding electrode 1002 and the external connection terminal 1005 may be formed by any method such as a printing method, a ball transfer method, and a bonding wire, and the method is not limited. The arrangement of the protruding electrodes 2 may be any of a peripheral arrangement, a lattice arrangement, a staggered arrangement, and the like, and is not particularly limited to the arrangement method. Further, the material of the protruding electrode 1002 is not limited.
[0099]
Further, as a method of forming the stress relaxation layer 1004 on the silicon wiring substrate 1003, a stress relaxation layer is formed on a printing method, casting method, direct drawing method or other base material, and this is transferred or pasted. There are methods. Here, the case where a low elastic modulus resin is cast into the cavity portion in the mold is shown.
[0100]
FIG. 35 is an explanatory view of a part of the step (manufacturing process) in FIG. 34, in which the lower mold for forming the relaxation layer is shown in a perspective view, and FIG. FIG. 2B is a partial cross-sectional view taken along the section line AA in FIG. In addition, 1020 is a lower mold for forming a relaxation layer, 1021 is a low elastic modulus resin, and 1022 is a cavity for forming a relaxation layer.
[0101]
In FIG. 35, a plurality of relaxation layer forming cavities 1022 are provided in a rectangular frame shape on the surface of the lower layer 1020 for relaxing layer formation, as shown in FIG. 35 (b). As shown in FIG. 5, the low elastic modulus resin 1021 is applied on the surface of the relaxation layer forming lower mold 1020 by a predetermined method to inject the low elastic modulus resin 1021 into the relaxation layer forming cavity 1022. Thereafter, the excess low elastic modulus resin 1021 is removed by a squeegee or the like (not shown).
[0102]
FIG. 36 is an explanatory view of a part of the manufacturing process in FIG. 34, and is a perspective view showing a state in which a silicon wiring substrate 1003 with an insulating layer is installed above a lower mold 1020 for forming a relaxation layer. Reference numeral 1030 denotes a silicon wiring substrate with an insulating layer.
[0103]
In the drawing, a silicon wiring substrate 1030 with an insulating layer is sucked by a suction jig (not shown) and moved to a lower mold 1020 for forming a relaxing layer. Thereafter, the both are aligned, and the silicon wiring substrate 1030 is lowered and brought into close contact with the lower mold 1020 for forming the relaxation layer.
[0104]
FIG. 37 is an explanatory view of a part of the step (manufacturing process) in FIG. 34, and is a perspective view showing a state in which the silicon wiring substrate 1030 is pressed with the upper mold for forming the relaxation layer. Reference numeral 1040 denotes an upper mold for forming a relaxation layer.
[0105]
In this figure, after the silicon wiring substrate 1030 is placed on the lower mold 1020 for forming the relaxation layer, the upper mold 1040 for forming the relaxation layer is lowered onto the lower mold 1020 for forming the relaxation layer (the mold is closed). 1030 is pressurized and heated to cure the low elastic modulus resin 1021 (FIGS. 35 and 36). This heating is performed by a heater (not shown) provided in the lower mold 1020 and the upper mold 1040. As a heating method at this time, the lower mold 1020 and the upper mold 1040 are always heated to a predetermined temperature. Needless to say, neither the method nor the method of heating these after mold closing has any problem.
[0106]
As a resin for forming the stress relaxation layer 1004, it can be said that a resin having a low elastic modulus of about 0.1 to 10 GPa obtained by modifying a polyimide resin with a silicon resin is preferable. This is merely an example, and any resin that has high heat resistance and low elastic modulus may be used, and the resin that forms the stress relaxation layer 1004 is not limited.
[0107]
FIG. 38 is a diagram for explaining a part of the manufacturing process in FIG.
[0108]
In the same figure, after pressurizing and heating for a predetermined time to cure the low elastic modulus resin 1021, the upper layer 1040 for forming the relaxation layer is moved upward to open the mold.
[0109]
FIG. 39 is an explanatory view of a part of the manufacturing process shown in FIG. 34, and is a perspective view showing a process of releasing the cured low elastic modulus resin 1021 from the lower mold 1020 for forming the relaxation layer. Reference numeral 1050 denotes a protruding pin, 1051 and 1052 denote fixing portions, and 1055 denotes a stress relaxation layer forming portion.
[0110]
FIG. 39A shows a state after the mold opening shown in FIG. 38 is performed, and the low elastic modulus resin 1021 is cured on the surface of the silicon wiring substrate 1030 opposite to the illustrated side so that the stress relaxation layer. 1004 is formed. Thus, the silicon wiring substrate 1030 on which the stress relaxation layer 1004 is formed is released from the relaxation layer forming lower mold 1020. The relaxation layer forming lower mold 1020 is formed as shown in FIG. The silicon wiring board 1030 can be released from the lower mold 1020 for forming the relaxation layer.
[0111]
That is, the relaxing layer forming lower mold 1020 is provided with a protruding pin 1050 that can move in a direction (vertical direction) perpendicular to the surface of the relaxing layer forming lower mold 1020 with respect to the fixed portion 1051. The protruding pin 1050 is provided inside each relaxation layer forming cavity 22 (FIG. 35). In other words, the relaxing layer forming cavity 1022 is formed in the fixing portion 1051, and the protruding pin 1050 is It is in a position surrounded by the relaxation layer forming cavity 1022.
[0112]
In the process shown in FIGS. 35 to 38 for forming the stress relaxation layer 1004, the upper surface of the protruding pin 1050 is in the same plane as the upper surface of the fixing portion 1051, but the silicon wiring substrate 1030 on which the stress relaxation layer 1004 is formed is formed. When releasing from the relaxing layer forming lower mold 1020, as shown in FIG. 39 (b), it protrudes with respect to the fixed portion 1051 and pushes up the pin 1050. As a result, the silicon wiring substrate 1030 protrudes and is pushed up by the pin 1050, and the stress relaxation layer 1004 is detached from the relaxation layer forming cavity 1022. As a result, the silicon wiring substrate 1030 in which the release is finished and the plurality of stress relaxation layers 1004 are formed is obtained.
[0113]
FIG. 39 (c) shows a mold release process when a lower layer 1020 for forming a relaxation layer having another structure is used. FIG. 39 (b) shows a case where a cavity 1022 for forming a relaxation layer is formed. A portion corresponding to the fixing portion 1051 is a protruding portion 1055, and a portion corresponding to the protruding portion 1050 in FIG. 39B inside the relaxation layer forming cavity 1022 is a fixing portion 1052. The mold can also be released by pushing the protruding portion 1055 upward. In this case, after the protruding portion 1055 is pushed up, the silicon wiring substrate 1030 is peeled off from the protruding portion 1055.
[0114]
40 (a) is a perspective view (a) showing the entire silicon wiring substrate 1030 on which the stress relaxation layer 1004 obtained as described above is formed, and FIG. 40 (b) is the same as FIG. 40 (a). It is the fragmentary sectional enlarged view seen from dividing line AA.
[0115]
As shown in FIGS. A plurality of frame-shaped stress relaxation layers 1004 are formed on the silicon wiring substrate 1030. As a thickness of the stress relaxation layer 1004 by this method, 0.1 to 0.8 mm is considered good.
[0116]
Here, if the component mounted on the wiring substrate 1003 is the semiconductor chip 1001, the stress relaxation layer 1004 has a thickness obtained by adding the thickness of the protruding electrode 1002 to the thickness of the semiconductor chip 1001. This is the minimum thickness of the relaxing layer 1004. For example, if the thickness of the semiconductor chip 1001 is 0.3 mm and the thickness of the protruding electrode 1002 is 0.05 mm, the minimum thickness of the stress relaxation layer 1004 is 0.35 mm. If a plurality of components are mounted on the wiring board 3, it goes without saying that the thickness of the highest mounting height among the components is the minimum thickness of the stress relaxation layer 1004. . In other words, the thickness of the thickest component determines the minimum value of the thickness of the stress relaxation layer 1004 considering only the thickness of the mounted component regardless of the size of the external size of the wiring board 1003. Further, as the semiconductor chip 1001 mounted on the wiring substrate 1003, a 0.1 to 0.3 mm semiconductor chip is usually used. Therefore, the stress relaxation layer 1004 has a thickness of 0. It can be said that 15 mm is the minimum thickness.
[0117]
On the other hand, from the viewpoint of the material constituting the stress relaxation layer 1004, a material having a low elastic modulus is effective according to various experimental results, and a material having an elastic modulus of 0.1 to 10 GPa at room temperature is reliable. It can be said that a semiconductor device and a semiconductor module can be configured. When the stress relaxation layer 1004 is formed of a material having an elastic modulus smaller than 0.1 GPa, it is difficult to support the weight of the MCM itself, and a problem that characteristics are not stable when used is likely to occur. Further, when the stress relaxation layer 1004 is formed of a material having an elastic modulus exceeding 10 GPa, the wiring substrate 1003 is warped due to the internal stress of the material itself, thereby causing a focus shift in the exposure process during wiring formation. It can be said that there is a possibility that problems such as occurrence of cracks and breakage of the wiring board may occur.
[0118]
Next, a manufacturing process for forming electrical wiring on the silicon wiring substrate 1030 obtained as described above will be described with reference to FIGS. Here, FIGS. 41 to 43 show the portion B in FIG. 40B.
[0119]
FIG. 41 is a process diagram showing a first process from the formation of the metal A layer on the silicon wiring substrate 1030 shown in FIG. 40 to the formation of the reverse pattern of the electrical wiring.
[0120]
<< Formation of Metal Layer A >> (FIG. 41A): First, a metal layer A 1060 is formed on the entire surface of the silicon wiring substrate 1030 including the surface of the stress relaxation layer 1004 in order to form electric wiring.
[0121]
<< Formation of Metal Layer B >> (FIG. 41B): Next, a metal B layer 1061 is formed on the entire surface of the metal A layer 1060. The metal B layer 1061 functions as a power feeding layer when electroplating is performed in a later process.
[0122]
Here, as a combination of the metal A layer 1060 and the metal B layer 1061, chromium was used for the metal A layer 1060 and copper was used for the metal B layer 1061. As these forming methods, sputtering was used, and the thickness thereof was 75 nm for chromium of the metal A layer 1060 and 0.5 μm of copper for the metal B layer 1061 here. The function of chrome here is to ensure adhesion of the materials located above and below, and the film thickness is the minimum that maintains these adhesions. The required thickness varies depending on sputter etching, sputtering conditions, chromium film quality, and the like.
[0123]
In this embodiment, there is no problem even if titanium, titanium / platinum, tungsten, or the like is used instead of chromium. Further, as a forming method, vapor deposition, electroless copper plating, CVD, or the like may be used. At this time, the thickness of the metal B layer 61 is preferably a minimum thickness that does not cause a film thickness distribution when electrolytic copper plating and electrolytic nickel plating performed in the subsequent steps are performed. The film thickness that does not induce the film thickness distribution is determined in consideration of the amount of film loss due to the above. When the copper film thickness is increased more than necessary, for example, when the copper thickness exceeds 1 μm, there is a problem that the sputtering time becomes long and the production efficiency decreases. Furthermore, when the metal A layer 1060 and the metal B layer 1061 are removed by etching in a later step, it takes a long time and production efficiency may be reduced.
[0124]
<< Resist Application >> (FIG. 41C): Next, a photosensitive resist 1062 is applied to the entire surface of the metal B layer 1061 under a predetermined condition by spin coating in order to form electric wiring.
[0125]
<< Wiring Pattern Formation >> (FIG. 41 (d)): Thereafter, by using a photolithography technique (exposure and development), the photosensitive resist 1062 is removed only at the portion where the electric wiring is formed, and the metal B layer 1061 is exposed. A reverse pattern 1063 of electrical wiring is formed.
[0126]
Here, the thickness of the stress relaxation layer 1004 depends on the height of each component including the semiconductor chip 1001 (FIG. 1) mounted on the silicon wiring substrate 1030, that is, all the components are the stress relaxation layer 1004. It is set so as not to protrude upward. Here, the thickness of the stress relaxation layer 1004 is set to about 0.5 mm. At this time, as an exposure method for exposing and exposing the photosensitive resist 1062, there is a step because the stress relaxation layer 1004 is formed, and it is necessary to form the electrical wiring 1006 on the slope portion that becomes the step. The reverse pattern 1063 was formed by direct drawing with a laser beam or an exposure machine capable of moving the focal length. Needless to say, when the level difference is small, it can be formed by the contact type exposure method.
[0127]
FIG. 42 shows the second process from the formation of the thick metal C layer in the state shown in FIG. 41D to the etching of the metal A layer and the metal B layer following the first step shown in FIG. It is process drawing which showed the process.
[0128]
<< Formation of Thick Metal C Layer >> (FIG. 42A): Electroplating is performed using the metal A layer 1060, the metal B layer 1061, and the reverse pattern 1063 of the electric wiring, and the metal C layer 1064 is formed in the reverse pattern 1063. A pad 1065 for mounting a semiconductor chip and an external terminal 1066 are formed. The metal C layer 1064 is washed with a sulfuric acid / copper sulfate plating solution, washed with a surfactant, washed with water, washed with dilute sulfuric acid, and washed with water, and then the metal A layer 1060 and the metal B layer 1061 are connected to the cathode, A copper plate containing phosphorus was formed by electrolytic copper plating connected to the anode.
[0129]
<< Metal D Layer Formation >> (FIG. 42B): Furthermore, in order to prevent solder diffusion at the time of bonding at the semiconductor chip mounting pad 1065 and the external terminal 1066, the metal D layer is formed on the thick metal D layer 1064. The metal D layer 1067 on which the layer 1067 was formed was formed by electro nickel plating by connecting the metal A layer 1060 and the metal B layer 1061 to the cathode and connecting the nickel plate to the anode. If the surface is washed with a surfactant, washed with water, washed with dilute sulfuric acid, and washed with water before this electro nickel plating is performed, an electro nickel plated film with good film quality may be obtained.
[0130]
In addition, although the method of forming a conductor using electroplating was shown for both copper and nickel, electroless plating can also be used. Moreover, the electrical wiring may include gold or silver other than copper, and the solder diffusion preventing film may be a nickel alloy.
[0131]
<< Resist Removal >> (FIG. 42C): The reverse pattern 1063 of the electrical wiring made of a photosensitive resist and the metal A layer 1060 and the metal B layer 1061 used for power supply for electroplating are removed by etching treatment. However, the photosensitive resist was removed using a resist-specific release agent.
[0132]
<< Metal A and B Layer Etching >> (FIG. 42D): Thereafter, the metal A layer 1060 and the metal B layer 1061 were removed by etching. As a result, the semiconductor chip mounting pad 1065, the external terminal 1066, and the electrical wiring 1006 connecting them are obtained. In the case where the metal B layer 1061 is copper, for the etching, types such as iron chloride and an alkaline etching solution are used. In this embodiment, an etching solution mainly containing sulfuric acid / hydrogen peroxide solution is used. Using. Without an etching time of 10 seconds or more, it becomes difficult to control and is disadvantageous from a practical point of view. However, if etching is performed for an excessively long time, for example, when etching is performed for more than 5 minutes, Since the problem that side etching becomes large and tact becomes long also arises, the etching solution and the etching conditions are preferably obtained by experiments as appropriate. Next, when the metal A layer 1060 is chromium, in this embodiment, an etching solution mainly composed of potassium permanganate and metasilicic acid is used for the etching.
[0133]
FIG. 43 is a process diagram showing a third process from the formation of a protective film for electrical wiring to the solder ball bonding for external connection in the state shown in FIG. 42 (d) following the second process shown in FIG. 42. It is.
[0134]
<< Insulating Photosensitive Resin >> (FIG. 43A): A protective film 1068 is formed on the entire surface of the silicon wiring substrate 1030 formed as shown in FIG. Here, as the protective film 1068, an insulating photosensitive resin is used and applied to the entire surface of the silicon wiring substrate 1030 by spin coating.
[0135]
<< Formation of Connection Terminal Part >> (FIG. 43B): Thereafter, a terminal 1065 for bonding the semiconductor chip 1001 and a terminal 1066 for external connection were formed by using a photolithography technique (exposure and development). . As the protective film 1068 on the surface, not only an organic material but also an inorganic material can be used without any problem.
[0136]
<< Completion of Silicon Wiring Substrate with Stress Relaxation Layer >> (FIG. 43C): Then, a metal E layer 1069 is formed on the surfaces of these terminal portions 1064 and 1065, and these are used as the surfaces of the terminal portions 1065 and 1066. The metal E layer 1069 is formed by electroless gold plating with good wettability between the solder material used as an external terminal and nickel. When the wettability between the solder and the electro nickel plating is good, there is no problem even if the metal E layer 1069 is omitted.
[0137]
<< External Terminal Portion Formation >> (FIG. 43 (d)): Thereafter, solder balls 1070 are mounted on the terminal portions 1065 and 1066 together with the flux, and the solder balls 70 are connected by heating, whereby the protruding electrodes 1002 and the external connection terminals are connected. 1005.
[0138]
The protruding electrodes 1002 and the external connection terminals 1005 can be formed by using a solder ball 1070 or printing and applying solder paste onto the bump pads 1065 and 1066 or the metal E layer 1069 thereon using a printing machine. There is also a method in which the protruding electrode 1002 and the external connection terminal 1005 are formed by reflowing this. In any method, various solder materials can be selected, and many of the solder materials currently available on the market can be used. In addition, although solder materials are limited, there is a method of forming solder bumps 1002 and 1005 by using a plating technique. Further, a bump using a ball having gold or copper as a core or a bump formed using a resin containing a conductive material may be used. Further, the material of the solder ball 1070 was Sn and Cu as main components and Bi and Ag were added as the third component.
[0139]
As described above, a plurality of silicon wiring substrates 3 with the stress relaxation layer 4 can be collectively formed through the first to third steps.
[0140]
FIG. 44 (a) is a perspective view showing a silicon wiring substrate 1030 on which a plurality of stress relaxation layers 1004 obtained as described above are formed. This is shown for each stress relaxation layer 1004 by a dicing technique, for example. Then, by separating along the stress relaxation layer 1004, as shown in FIG. 44B, a silicon wiring substrate 1071 with individual stress relaxation layers is obtained as a completed mounting substrate 1071. By mounting and bonding the semiconductor chip 1001 to a predetermined position of the mounting substrate 1071, a semiconductor device or a semiconductor module is completed.
[0141]
By this manufacturing method, the minimum wiring width / minimum wiring interval of the electric wiring 1006 on the silicon wiring substrate 1003 can be formed at 10 μm / 10 μm. As a result, one or two layers of wiring layers, which conventionally required a multilayer wiring board, are sufficient, and the semiconductor device and the semiconductor module can be easily reduced in thickness and size.
[0142]
FIG. 45 (a) is a perspective view schematically showing the overall configuration of the second embodiment of the semiconductor device and semiconductor module according to the present invention, and FIG. 45 (b) is along the section line AA in FIG. 45 (a). In the cross-sectional view, reference numeral 1009 denotes a low elastic modulus resin layer, and parts corresponding to those in the previous drawings are given the same reference numerals and redundant description is omitted.
[0143]
In FIGS. 9A and 9B, this embodiment has a structure in which a low elastic modulus resin layer 1009 is formed on the entire inner surface of the silicon wiring substrate 1003 from the stress relaxation layer 1004. . Electrical wiring 1006 is formed from the low elastic modulus resin layer 1009 to the stress relaxation layer 1004.
[0144]
Instead of this, the low elastic modulus resin layer 1009 may be formed only in the region where the protruding electrode 1002 is provided inside the stress relaxation layer 1004 on the silicon wiring substrate 1003. In short, in the second embodiment, the low elastic modulus resin layer 1009 includes at least a region where the protruding electrode 1002 is provided on the inner side of the stress relaxation layer 1004 on the silicon wiring substrate 1003. Is formed.
[0145]
This embodiment can also be manufactured by the same method as the manufacturing method of the first embodiment described above. However, the structure of the mold used at this time is slightly different. This will be described with reference to FIG.
[0146]
46 (a) is a perspective view schematically showing the whole lower mold 1020 ′ for forming a relaxation layer, and FIG. 46 (b) is a partial cross section taken along the section line AA in FIG. 46 (a). FIG. 36 is an enlarged view corresponding to FIG. 35 in the first embodiment. Here, reference numeral 1023 denotes a resin layer forming portion, and parts corresponding to those in FIG. 35 and FIG.
[0147]
In FIG. 46B, as in FIG. 35B, a plurality of frame-shaped relaxation layer forming cavities 1022 are formed in the fixed portion 1051 of the lower mold 1020 ′ for relaxing layer formation. A resin layer forming portion 1023 is formed in the entire region surrounded by the forming cavity 1022.
[0148]
As a method for forming the resin layer forming portion 1023, when forming the low elastic modulus resin layer 1009 or the stress relaxation layer 1004, the upper surface of the protruding pin 1050 is a predetermined distance (ie, the surface including the upper surface of the fixing portion 1051). The protruding pin 1050 is positioned with respect to the fixing portion 1051 so as to be recessed by substantially the thickness of the low elastic modulus resin layer in FIG.
[0149]
When the lower resin 1020 ′ for relaxing layer formation is subjected to the above-described low-elasticity resin application in FIG. 34 and the excess resin is removed by squeegee or the like, as shown in FIG. 46B, the relaxation layer forming cavity 1022 is formed. The resin layer forming portion 1023 is filled with the low elastic modulus resin 1021, and the semiconductor device or the semiconductor module having the low elastic modulus resin layer 1009 shown in FIG. 45 is obtained by the manufacturing process shown in FIG.
[0150]
Note that the lower mold 1020 ′ for relaxing layer formation may be configured to allow mold release as shown in FIG. 39 (c).
[0151]
According to this embodiment, since the low elastic modulus resin layer including the stress relaxation layer 1004 is formed on the entire surface of the silicon wiring substrate 1003, the resin layer causes the stress generated by the change in the use environment. There is a reduction effect. Since the resin layer is present on the entire surface as described above, even if stress is generated due to the difference in linear expansion coefficient between the mounted component such as the semiconductor chip 1001 and the wiring substrate 1003, this is the low elastic modulus resin layer 1009. Since it is absorbed, not only a silicon material but also an organic material or an inorganic material can be used as the base material of the substrate, which has the effect of realizing a reduction in the cost of the substrate. Even when the low elastic modulus resin layer 1009 is provided only in the region where the semiconductor chip is mounted, that is, the region where the protruding electrode 1002 is provided, the same effect as described above can be obtained. In this case, in the relaxing layer forming lower mold 1020 ′ shown in FIG. 46A, a depression is provided in a part of the upper surface of the protruding pin 1050 as the resin layer forming portion 1023.
[0152]
47 (a) is a plan view showing the entire third embodiment of the semiconductor device and the semiconductor module according to the present invention, and FIG. 47 (b) is a sectional view taken along the section line AA of FIG. 47 (a). It is. Here, reference numerals 1004a to 1004d denote stress relaxation layers, and portions corresponding to those in the previous drawings are denoted by the same reference numerals and redundant description is omitted.
[0153]
In the embodiment described above, one continuous stress relaxation layer 1004 is provided over the entire periphery of the wiring substrate 1003. However, in the third embodiment, a plurality of stress relaxation layers are provided over the entire periphery of the wiring substrate 1003. Layers 1004a to 1004d are provided. Here, the stress relaxation layer having the same length is provided on each side of the rectangular wiring board 1003, but the length of the stress relaxation layer provided on the side is different depending on the length of the side. Alternatively, the number of the two or more stress relaxation layers may be varied depending on the length of the side. Therefore, when the wiring substrate 1003 has a rectangular shape, the number and length of the stress relaxation layers on the side can be set according to the length of the side.
[0154]
Also in the third embodiment, similarly to the second embodiment shown in FIG. 45, a region other than the stress relaxation layers 1004a to 1004d on the wiring substrate 1003 (at least in a region surrounded by the stress relaxation layers 1004a to 1004d). ) May be provided with a low elastic modulus resin layer 1009 (FIG. 45).
[0155]
FIG. 48 is an enlarged partial cross-sectional view showing a relaxation layer forming lower mold 1020 "used for manufacturing the embodiment of the semiconductor device and semiconductor module shown in FIG. Is attached.
[0156]
In the same figure, a plurality of relaxation layer forming cavities 1022 are closed in a fixed shape 1051 of the relaxation layer forming lower mold 1020 ″ in an arrangement corresponding to the arrangement of the stress relaxation layers 1004a to 1004d shown in FIG. The rest of the configuration is the same as that of the lower layer forming lower layer 1020 in the first embodiment shown in FIG. 35, and the manufacturing process shown in FIG. The semiconductor device or semiconductor module shown in FIG.
[0157]
The lower layer 1020 ″ for forming the relaxation layer can be configured to allow release as shown in FIG. 39 (c).
[0158]
Further, as described above, in FIG. 47, the low elastic modulus resin layer 1009 (in the region surrounded by at least the stress relaxation layers 1004a to 1004d) other than the stress relaxation layers 1004a to 1004d on the wiring substrate 1003 (see FIG. 47). 45), in the lower layer 1020 "for relaxation layer formation shown in FIG. 48, the resin layer forming portion 1023 as shown in FIG. 46 (b) or the protruding pin 1050 as described above is provided. Needless to say, a recess is provided in a part of the upper surface.
[0159]
In the third embodiment having the above configuration, a plurality of stress relaxation layers are provided around the wiring substrate 1003. Therefore, the stress relaxation layers of the previous embodiment are provided in a divided form. Thus, each stress relaxation layer acts independently of each other, and each stress relaxation layer acts without being constrained by other stress relaxation layers, so that the stress reduction effect is further improved.
[0160]
In the second and third embodiments, the stress relaxation layer is formed using a mold, and the effect on the stress relaxation layer when using the mold is the same as that of the first embodiment. It goes without saying that the same applies.
[0161]
FIG. 49 shows a stress relaxation layer necessary for ensuring the reliability of the connection part when the semiconductor device and the semiconductor module of each of the above embodiments in which the semiconductor chip 1001 is mounted on the wiring board 1003 are mounted on the mother board. The horizontal axis represents the distance from the center of the semiconductor device or semiconductor module. Note that even in the case of the same semiconductor device or semiconductor module, when a material having a low elastic modulus is used, it is possible to ensure connection reliability even if the thickness of the stress relaxation layer is reduced. Reference numeral 49 denotes an allowable thickness range in consideration of the elastic modulus.
[0162]
As is clear from FIG. 49, as the distance from the central portion of the semiconductor device or semiconductor module becomes longer, the stress relaxation layer needs to be thicker in order to ensure connection reliability. For example, when the distance from the center of the semiconductor device or semiconductor module is about 28 mm, the thickness of the stress relaxation layer needs to be about 800 μm. If the thickness is less than this, the stress cannot be relieved, and if it exceeds this, the wiring board 1003 may be distorted, resulting in damage to the base material, cracking or peeling of the resin layer, etc. There is sex.
[0163]
On the other hand, if the distance from the center of the semiconductor device or the semiconductor module is short, for example, as small as about 2 mm, even if the stress relaxation layer is eliminated, the heat generated between the semiconductor device or the semiconductor module and the mother board on which the semiconductor device or semiconductor module is mounted. Theoretically, the stress can be relaxed by an insulating layer (not shown) included in the wiring substrate 1003. However, when a semiconductor device or a semiconductor module is mounted on a mother board, it is needless to say that a means for ensuring a height that prevents a plurality of components mounted on the wiring board 3 from coming into contact with the mother pad is required. Accordingly, when the distance from the central part of the semiconductor device or semiconductor module is up to 28 mm, the stress relaxation layer needs a thickness of about 800 μm at maximum from the viewpoint of stress relaxation.
[0164]
In addition, the stress relaxation layer has a trapezoidal shape, the cross section is trapezoidal, and has a sloped portion 1007 that is inclined with respect to the wiring substrate 3. By optimizing the inclination gradient, the electrical wiring 6 It becomes possible to suppress disconnection. The average gradient is preferably about 5 to 45% (tan θ = 0.05 to 0.45, where the inclination angle is θ). When the slope is less than 5%, the slope portion 1007 is too long and a stress relaxation layer having a desired film thickness cannot be obtained. For example, when the average gradient is 3%, in order to obtain a thickness of 100 μm, a horizontal distance of more than 3 mm is required. When the left and right edge portions are combined, there must be approximately 7 mm, and a desired film thickness can be obtained. It will not be possible. On the other hand, when the inclination gradient is more than 45%, there is no problem in terms of the horizontal distance, but conversely, since the inclination is steep, there is a high risk that sufficient exposure cannot be performed at the time of wiring formation. In particular, there is no process margin in the process of plating resist, exposure and development, and a special function or technique is required. Further, when the inclination gradient is large, a so-called stress concentration effect acts and the stress concentrates on the edge portion. As a result, the electric wiring 1006 tends to be disconnected at the edge portion, and the wiring structure appears. It may be necessary to devise special measures.
[0165]
As described above, as the module size increases, the stress relaxation layer needs to be thicker, and the slope of the slope portion 1007 of the stress relaxation layer needs to be specified to some extent.
[0166]
As a method for forming such a stress relaxation layer, there are a printing method using a mask, a direct drawing method using a dispenser, a photolithography method, and a mold forming method. Conceivable.
[0167]
Here, since it aims at forming a thick stress relaxation layer, even if it prints thickly by one time by the printing method using a mask, it is about 50-80 micrometers, and thickness is 0.1 mm or more once. However, it is difficult to secure the predetermined thickness by repeating the printing a plurality of times. For this reason, the accuracy of the printing position and the shape of the slope portion 1007 of the stress relaxation layer are not constant, and it is considered that problems are likely to occur even when the electric wiring 1006 is formed. Furthermore, since the stress relieving layer after printing is cured and repeated every time, the working time in the forming process becomes long, and the cost may increase.
[0168]
In addition, the direct drawing method may cause problems such as a longer drawing time and the stress relaxation layer being less likely to have the same shape. In the photolithography method, the exposure light source and the thickness are thick. Since a thing is exposed, it is difficult to expose a predetermined thickness at a time. Furthermore, it is considered difficult to form the slope portion 7 with a predetermined gradient.
[0169]
On the other hand, the method using a mold has an effect that the shape of the relaxation layer forming cavity 1022 can be made identical by performing cavity processing with a predetermined thickness and a slope gradient defined. . In addition, a thick stress relaxation layer can be formed in a single formation step, and the cost can be reduced. Further, since the stress relaxation layer is formed by the cavity, there is an effect that the thickness of the stress relaxation layer and the gradient of the slope portion 1007 can be designed freely.
[0170]
By smoothing the processed surface of the cavity, there is an effect that the surface of the stress relaxation layer to which the surface is transferred can be easily smoothed. This has the effect of reducing problems during the formation of the electrical wiring in which the electrical wiring 1006 is formed on the surface of the stress relaxation layer. Thereby, there is an effect that a highly reliable wiring board 1003 can be manufactured.
[0171]
In each of the above embodiments, the case where one semiconductor chip is installed on the wiring substrate 1003 has been described, but it goes without saying that the same effect can be obtained even if a plurality of semiconductor chips are installed.
[0172]
【The invention's effect】
According to the present invention, a semiconductor module having excellent production reliability and excellent connection reliability with an external substrate is provided.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 2 is a diagram showing a conventional example
FIG. 3 is a diagram showing the relationship between the stress relaxation layer of the present invention and the module size.
FIG. 4 is a view showing a solder connection portion of the present invention.
FIG. 5 is a diagram showing a wiring structure according to the present invention.
FIG. 6 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 7 shows an example of a semiconductor module of the present invention.
FIG. 8 is a diagram showing an example of the manufacturing process of the present invention.
FIG. 9 is a diagram showing an example of the manufacturing process of the present invention.
FIG. 10 is a view showing an example of a mask opening of the present invention.
FIG. 11 shows an example of the manufacturing process of the present invention.
FIG. 12 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 13 is a view showing the relationship of sputtering resistance according to the present invention.
FIG. 14 shows an example of the manufacturing process of the present invention.
FIG. 15 is a diagram showing an example of the manufacturing process of the present invention.
FIG. 16 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 17 shows an example of a semiconductor module of the present invention.
FIG. 18 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 19 shows an example of a semiconductor module of the present invention.
FIG. 20 shows an example of a semiconductor module of the present invention.
FIG. 21 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 22 shows an example of a semiconductor module of the present invention.
FIG. 23 shows an example of the manufacturing process of the present invention.
FIG. 24 is a diagram showing an example of the manufacturing process of the present invention.
FIG. 25 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 26 shows an example of a semiconductor module of the present invention.
FIG. 27 shows an example of a semiconductor module of the present invention.
FIG. 28 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 29 shows an example of a semiconductor module of the present invention.
FIG. 30 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 31 is a diagram showing an example of a semiconductor device used in the semiconductor module of the present invention.
FIG. 32 is a diagram showing an example of a semiconductor module of the present invention.
FIG. 33 is a schematic perspective view showing the first embodiment of the semiconductor device and the semiconductor module.
FIG. 34 is a flowchart showing a first embodiment of a semiconductor device and a method for manufacturing a semiconductor module;
35 is a view showing a specific example of a lower layer for forming a relaxation layer used for manufacturing a semiconductor device and a semiconductor module, and a part of the manufacturing process in FIG. 34 using the lower mold.
36 is a diagram showing a part of the manufacturing process in FIG. 34;
37 is a view showing a part of the manufacturing process in FIG. 34;
38 is a diagram showing a part of the manufacturing process in FIG. 34;
FIG. 39 is a view showing a part of the manufacturing process in FIG. 34;
40 is a perspective view showing a silicon wiring substrate with a stress relaxation layer obtained by the manufacturing process of FIG. 34. FIG.
41 is a process diagram showing a first process for forming electrical wiring on the silicon wiring substrate shown in FIG. 40;
FIG. 42 is a process diagram showing a second process following the first process shown in FIG. 41;
FIG. 43 is a process diagram showing a third process following the second process shown in FIG. 42;
44 is a perspective view showing a silicon wiring board with a stress relaxation layer obtained from the third step shown in FIG. 43 and a silicon wiring board obtained by cutting the silicon wiring board for each stress relaxation layer. FIG.
FIG. 45 is a perspective view and a sectional view showing a second embodiment of a semiconductor device and a semiconductor module according to the present invention.
46 is a perspective view showing a structure of a lower mold for forming a relaxation layer used in manufacturing the semiconductor device and the semiconductor module shown in FIG. 45;
47A and 47B are a perspective view and a sectional view showing a third embodiment of a semiconductor device and a semiconductor module according to the present invention.
48 is a perspective view showing a structure of a lower layer for forming a relaxation layer used for manufacturing the semiconductor device and the semiconductor module shown in FIG. 47;
FIG. 49 is a view showing the thickness of a stress relaxation layer necessary for securing a connection portion when a semiconductor device or a semiconductor module having a semiconductor chip mounted on a wiring board is mounted on a motherboard;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Module substrate, 3 ... Wiring, 4 ... Insulating layer, 5 ... Solder ball, 6 ... Bump, 7 ... Semiconductor device mounting substrate, 8 ... Electrode, 9 ... Electrode, 10 ... Insulating film, 11 ... Stress relaxation layer, 12 ... Stress relaxation material, 13 ... Squeegee, 14 ... Opening, 15 ... Intermediate plate, 16 ... Heat conduction material, 17 ... Electrode, 18 ... Through hole, 19 ... Metal layer, 50 ... Substrate, 51 ... Column electrode

Claims (15)

配線が形成された配線基板と、
該配線基板に形成された配線と電気的に接続された半導体装置と、
該配線基板の該半導体装置を実装した側に配置され、該配線と電気的に接続された外部との接続部分となる外部接続端子とを備え、
該配線基板と該外部接続端子との間に設けられ、前記半導体装置の厚さよりも厚いほぼ一定の膜厚で形成され、前記外部接続端子が配置された平坦部分と、前記配線基板の実装面に対して所定の傾斜を有する傾斜部分と、前記平坦部分と前記傾斜部分との境界に前記平坦部の膜厚よりも厚く形成されたふくらみ部分と、を有する絶縁樹脂層を有し、
前記絶縁樹脂層の前記傾斜部分および前記ふくらみ部分に前記配線の一部を形成して前記配線と前記外部接続端子とを電気的に接続するように構成したことを特徴とする半導体モジュール。A wiring board on which wiring is formed; and
A semiconductor device electrically connected to the wiring formed on the wiring board;
An external connection terminal which is disposed on the side of the wiring board on which the semiconductor device is mounted, and which serves as a connection portion with the outside electrically connected to the wiring;
A flat portion provided between the wiring board and the external connection terminal, formed to have a substantially constant film thickness that is thicker than the thickness of the semiconductor device, and the mounting surface of the wiring board; An insulating resin layer having an inclined portion having a predetermined inclination with respect to the bulge portion formed thicker than the thickness of the flat portion at the boundary between the flat portion and the inclined portion ,
A semiconductor module , wherein a part of the wiring is formed in the inclined portion and the bulge portion of the insulating resin layer to electrically connect the wiring and the external connection terminal . 前記絶縁樹脂層をマスク印刷により形成したことを特徴とする請求項１記載の半導体モジュール。Claim 1 Symbol mounting semiconductor module characterized by being formed by mask printing the insulating resin layer. 前記絶縁樹脂層の形状が前記半導体装置を囲むような形状であることを特徴とする請求項１または請求項２記載の半導体モジュール。Claim 1 or claim 2 semiconductor module, wherein the shape of the insulating resin layer is shaped so as to surround the semiconductor device. 前記絶縁樹脂層の形状が枠状であることを特徴とする請求項３記載の半導体モジュール。The semiconductor module according to claim 3, wherein the insulating resin layer has a frame shape. 前記絶縁樹脂層の外周側の傾斜よりも内周側の傾斜の傾斜が緩やかであることを特徴とする請求項３または請求項４記載の半導体モジュール。 Claim 3 or 4 semiconductor module, wherein the inclination of the outer periphery of the inner peripheral side than the inclination of the side slope is gentle in the insulating resin layer. 前記絶縁樹脂層が複数個の絶縁樹脂層を用いて前記半導体装置を囲むように配置することで構成されたことを特徴とする請求項１または請求項２記載の半導体モジュール。 3. The semiconductor module according to claim 1, wherein the insulating resin layer is configured so as to surround the semiconductor device using a plurality of insulating resin layers. 4. 前記配線基板が、シリコン基板もしくはガラス基板であることを特徴とする請求項１〜６のいずれかに記載の半導体モジュール。The semiconductor module according to any one of claims 1 to 6, wherein the wiring board, characterized in that it is a silicon substrate or glass substrate. 前記絶縁樹脂層が0.1Gpa〜10Gpaの弾性率を有する絶縁材料で構成されたことを特徴とする請求項１〜７のいずれかに記載の半導体モジュール。The semiconductor module according to any one of claims 1 to 7, characterized in that said insulating resin layer is formed of an insulating material having a modulus of elasticity of 0.1Gpa～10Gpa. 前記絶縁樹脂層の膜厚が１０マイクロメータ〜３５０マイクロメータであることを特徴とする請求項１〜８のいずれかに記載の半導体モジュール。The semiconductor module according to any one of claims 1 to 8 , wherein the insulating resin layer has a thickness of 10 to 350 micrometers. 前記半導体装置が半導体チップ、CSP、BGA、ウエハレベルCSPのいずれかであることを特徴とする請求項１〜９のいずれかに記載の半導体モジュール。The semiconductor module according to any one of claims 1 to 9, wherein the semiconductor device is any one of a semiconductor chip, CSP, BGA, wafer level CSP. 請求項１〜１０のいずれかに記載の半導体モジュールであって、
前記絶縁樹脂層は、硬化温度が１００℃から２５０℃であり、ガラス転移温度が２００℃〜４００℃の材料を用いることを特徴とする半導体モジュール。It is a semiconductor module in any one of Claims 1-10 , Comprising:
The insulating resin layer is a semiconductor module using a material having a curing temperature of 100 ° C. to 250 ° C. and a glass transition temperature of 200 ° C. to 400 ° C. 請求項１〜１１のいずれかに記載の半導体モジュールであって、
前記絶縁樹脂層のふくらみ部分は、７マイクロメータ〜１２マイクロメータのふくらみであることを特徴とする半導体モジュール。The semiconductor module according to any one of claims 1 to 11
A swell portion of the insulating resin layer is a swell of 7 micrometers to 12 micrometers. 請求項１または請求項２記載の半導体モジュールであって、
前記絶縁樹脂層は前記半導体装置を覆うように設けられていることを特徴とする半導体モジュール。The semiconductor module according to claim 1 or 2 , wherein
The semiconductor module, wherein the insulating resin layer is provided so as to cover the semiconductor device. 前記半導体装置を前記配線基板にダイボンドして接続し、前記半導体装置と前記配線基板に形成された配線とをワイヤボンデングにより電気的に接続することを特徴とする請求項１〜１３のいずれかに記載の半導体モジュール。Wherein the semiconductor device is die-bonded to the wiring board to connect any of claims 1 to 13, characterized in that the said formed semiconductor device and the wiring board interconnection electrically connected by wire Bonn Dengue The semiconductor module described in 1. 請求項１〜１４のいずれかに記載される半導体モジュールを実装する外部基板に熱伝導材料層を形成し、前記半導体モジュールの有する半導体装置と該熱伝導材料層とを接続したことを特徴とする実装構造体。The external substrate for mounting a semiconductor module as claimed in any of claims 1-14 to form a thermally conductive material layer, characterized in that connecting the semiconductor device and the thermally conductive material layer having the above semiconductor module Mounting structure.
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