JP4036099B2

JP4036099B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4036099B2
Application number: JP2003010689A
Authority: JP
Inventors: 幹昌鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-01-20
Filing date: 2003-01-20
Publication date: 2008-01-23
Anticipated expiration: 2023-01-20
Also published as: JP2004228115A

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチゲート構造を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、トレンチゲート構造を有する半導体装置としては、半導体基板の一表面にトレンチを形成し、このトレンチ内にゲート絶縁膜を介してゲート電極を形成したトレンチ型のゲート電極を有するパワーＭＯＳＦＥＴがある。
【０００３】
ここで、図３に本発明者らが提案する構造の半導体装置の断面図を示す。図３に示すパワーＭＯＳＦＥＴは、Ｎ⁺型シリコン基板１１と、ドリフト層となるＮ^-型層１２と、ベース層となるＰ型層１３と、ソース領域となるＮ⁺型領域１４とを有する半導体基板１５を有している。
【０００４】
そして、半導体基板１５の主表面には、半導体基板１５の表面からＰ型層１３を貫通して形成されたトレンチ１６の内壁にゲート絶縁膜１７が形成されており、トレンチ１６内にゲート電極１８が形成されている。このゲート電極１８は断面がＴ字形状となっており、半導体基板１５の表面上方からゲート電極１８を見たとき、トレンチ１６の内壁に形成されたゲート絶縁膜１７を覆っている。また、Ｐ型層１３のゲート電極１８近傍がチャネル領域１３ａとなっている。
【０００５】
ゲート電極１８の表面上を含む半導体基板１５の表面上には、層間絶縁膜１９を介してソース電極２０が形成されており、層間絶縁膜１９に形成されたコンタクトホール２１を介してＮ⁺型領域１４とソース電極２０とが電気的に接続されている。半導体基板１５の裏面側にはドレイン電極２２が形成されている。
【０００６】
このような構造の半導体装置の製造方法は以下にて説明する方法が考えられる。図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）に図３の半導体装置の製造方法を説明するための図を示す。
【０００７】
〔図４（ａ）に示す工程〕
Ｎ⁺型のシリコン基板１１の主表面（一表面）上にエピタキシャル成長法によりＮ^-型層１２が形成された半導体基板１５の表層に、酸化膜３１をマスク材としたドライエッチングにより、トレンチ１６を形成する。
【０００８】
そして、トレンチ１６の内壁に存在するエッチングによるダメージ除去を目的としたケミカルドライエッチングや犠牲酸化等を行う。これにより、酸化膜３１の開口部の端面３１ａがトレンチ１６を形成したときの位置から後退する。すなわち、酸化膜３１の開口幅が広がる。
【０００９】
その後、トレンチ１６の内壁表面に酸化膜等からなるゲート絶縁膜１７を形成する。
【００１０】
〔図４（ｂ）に示す工程〕
トレンチ１６の内部を含む半導体基板１５（酸化膜３１）の表面上にポリシリコン膜３３を成膜し、トレンチ１６をポリシリコン膜３３により埋め込む。
【００１１】
〔図４（ｃ）に示す工程〕
トレンチ１６の内部に埋め込んだポリシリコン膜３３の最上部表面が、半導体基板１５の表面よりも上方であって、酸化膜３１の表面の位置と同等もしくは、それよりも下方に位置するように、ポリシリコン膜３３をエッチングする。これにより、パターニングされたポリシリコン膜１８は、酸化膜３１の開口部の端面３１ａが後退しているため、断面がＴ字形状となる。このようにして、ゲート電極１８を形成する。
【００１２】
このとき、ゲート電極１８のうち、トレンチ１６から半導体基板１５の表面上方に突出した部分（以下では、ひさし部１８ａと呼ぶ）１８ａがトレンチ１６の内壁に形成されているゲート絶縁膜１７を覆うように、図４（ａ）に示す工程にて、酸化膜３１の開口部の端面３１ａとトレンチ１６の開口端１６ａとの間の距離を設定しておく。
【００１３】
〔図５（ａ）に示す工程〕
この工程にて酸化膜３１をドライエッチングにより除去し、半導体基板１５の表面を露出させる。
【００１４】
〔図５（ｂ）に示す工程〕
ゲート電極１８の表面を含む半導体基板１５の表面を酸化して、酸化膜３４を形成する。
【００１５】
〔図５（ｃ）に示す工程〕
この工程にて、イオン注入および熱拡散を行うことで、Ｐ型層１３、Ｎ⁺型領域１４の不純物拡散層を形成する。
【００１６】
その後、図示しないが、酸化膜３４の上にＢＰＳＧ等による層間絶縁膜１９を形成し、フォトリソグラフィおよびドライエッチング工程を行うことで、層間絶縁膜１９にコンタクトホール２１を形成する。コンタクトホール２１の内部を含む層間絶縁膜１９の上にＡｌ膜等を形成することで、コンタクト部２０ａおよびソース電極２０を形成する。
【００１７】
なお、ゲート電極１８とソース電極２０との間に形成される層間絶縁膜１９は、ゲート電極１８とソース電極１９間の絶縁耐圧を確保するために、一定の厚さ以上にする必要がある。このため、コンタクトホール２１を形成するとき、ゲート電極１８のひさし部１８ａの先端１８ｂからコンタクト部２０ａまでの距離Ａが所望の距離以上となるように、ゲート電極１８とコンタクトホール２１との間隔Ａを設定する（図３参照）。
【００１８】
ソース電極２０を形成した後、半導体基板１５の裏面側にＡｌ膜等によるドレイン電極２２を形成する。このようにして、図３に示す半導体装置を製造することができる。
【００１９】
この製造方法によれば、ゲート電極１８の断面形状をＴ字形状としていることから、図５（ａ）に示す工程にて、トレンチ１６を形成するためのエッチング用マスクとしての酸化膜３１をエッチングにより除去するとき、ゲート電極１８のひさし部１８ａがエッチングに対するマスクとなり、ゲート絶縁膜１７を保護することができる。
【００２０】
【発明が解決しようとする課題】
このような構造の半導体装置において、オン抵抗を低減したいという要望がある。オン抵抗を低減させるためには、セルサイズをできるだけ縮小し、セル領域に形成するセルを増加させ、単位面積あたりのチャネル密度を大きくすることが望ましい。
【００２１】
しかし、上述したように、ゲート電極１８の断面をＴ字形状とした場合では、ゲート電極１８とコンタクト部２０ａとの間隔Ａを一定の間隔以上にする必要がある。このため、その間隔Ａを一定の長さよりも狭めることができず、セルの微細化に限界がある。
【００２２】
そこで、本発明は上記点に鑑みて、トレンチゲート構造を有する半導体装置の製造方法において、ゲート絶縁膜を保護しながらトレンチを形成する際に用いたマスク材をエッチング除去することができ、かつ、ゲート電極の断面をＴ字形状とした場合よりも、セルを微細化することができる半導体装置の製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、導電性膜（１８）を埋め込む工程は、トレンチ（１６）の内部に導電性膜（３３）を埋め込み、断面形状がＴ字形状であって、少なくとも半導体基板（１５）の表面上方から導電性膜（１８）をみたとき、導電性膜（１８）が絶縁膜（１７）を覆う形状となるように、導電性膜（３３）をパターニングし、マスク材（３１）を除去する工程では、導電性膜（１８）で絶縁膜（１７）を覆っている状態にて、マスク材（３１）を除去し、マスク材（３１）を除去する工程の後に、導電性膜（１８）のトレンチ（１６）の内部から半導体基板（１５）の表面上方に突出した部分を全て酸化する工程を有することを特徴としている。
【００２４】
このように、トレンチの内部に少なくとも半導体基板の表面上方からみたとき、導電性膜が絶縁膜を覆うように断面がＴ字形状の導電性膜を形成し、その後のマスク除去の工程では、導電性膜で絶縁膜を覆っている状態にてマスク材を除去することから、マスク材のエッチング除去の際、絶縁膜を保護することができる。
【００２５】
その後、導電性膜のトレンチ内部から半導体基板の表面上方に突出した部分を全て酸化することで、この部分を絶縁膜とし、トレンチの内部にのみ導電性膜が配置された構造としている。そして、半導体基板の表面上に層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成するとき、トレンチの上部端部から所望の間隔にてコンタクトホールを形成している。
【００２６】
このことから、導電性膜の断面がＴ字形状である場合と比較して、導電性膜とコンタクトホールとの間隔を所望の長さとしたまま、隣接するセル同士の間隔を小さくすることができる。このため、セル領域に形成するセルを増加させ、単位面積あたりのチャネル密度を大きくすることができ、オン抵抗を低減することができる。
【００２７】
なお、本発明は、導電性膜の半導体基板の表面上方に突出した部分を酸化する工程の後に、半導体基板の表層に、トレンチに隣接してソース領域等の不純物拡散層をイオン注入により形成する工程を有する半導体装置の製造方法においても適用することができる。
【００２８】
この場合、イオン注入の工程では、導電性膜の酸化された部分がゲート絶縁膜を覆っていることから、ゲート絶縁膜に導電型不純物が注入されるのを防ぐことができる。これにより、ゲート絶縁膜に導電型不純物が注入され、ゲート絶縁膜の信頼性が低下するのを抑制することができる。
【００２９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３０】
【発明の実施の形態】
（第１実施形態）
図１に本発明の一実施形態におけるトレンチゲート型のパワーＭＯＳＦＥＴの断面図を示す。なお、図３に示されるパワーＭＯＳＦＥＴと同一の構造部には、同一の符号を付すことで説明を省略する。
【００３１】
図１に示すパワーＭＯＳＦＥＴは、図３に示す構造のパワーＭＯＳＦＥＴに対して、ゲート電極１８のひさし部１８ａを酸化膜２に変更した構造となっている。
【００３２】
次にこのパワーＭＯＳＦＥＴの製造方法を説明する。図２（ａ）、（ｂ）に製造工程の一部を示す。本実施形態のパワーＭＯＳＦＥＴは、従来技術の欄にて説明した図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）に示すパワーＭＯＳＦＥＴの製造工程のうち、図５（ｂ）、（ｃ）に示す工程を図２（ａ）、（ｂ）に示す工程に変更することで製造される。
【００３３】
まず、従来技術の欄にて説明したように、図４（ａ）に示す工程にて、半導体基板１５の表層にトレンチ１６を形成し、ケミカルドライエッチングや犠牲酸化等を行う。その後、トレンチ１６の内壁表面に酸化膜等からなるゲート絶縁膜１７を形成する。
【００３４】
続いて、図４（ｂ）に示す工程にてトレンチ１６の内部を含む半導体基板１５の表面上に導電性膜としてポリシリコン膜３３を形成し、図４（ｃ）に示す工程にてポリシリコン膜３３をエッチングすることで、トレンチ１６に埋め込まれたポリシリコン膜１８の断面形状をＴ字形状とする。
【００３５】
このとき、トレンチ１６に埋め込まれたポリシリコン膜１８が所望のＴ字形状となるように、あらかじめ図４（ａ）に示す工程にて、酸化膜３１の端面３１ａの後退量を調整する。
【００３６】
本実施形態では、ポリシリコン膜１８の形状を、半導体基板１５の表面上方から見たとき、ひさし部１８ａがトレンチ１６の側壁に形成されたゲート絶縁膜１７を覆っており、かつ、後に説明するが、Ｎ⁺型領域１４をイオン注入により形成したとき、Ｎ⁺型領域１４とＰ型層１３とのＰＮ接合面のうち、トレンチ１６近傍のＰＮ接合面が半導体基板１５の表面とほぼ平行となるようにＮ⁺型領域１４を形成できる形状とする。なお、トレンチ１６の近傍とはＰＮ接合面とトレンチ１６の側壁とが接している部分およびその周辺のことである。
【００３７】
具体的には、ポリシリコン膜１８のひさし部１８ａの先端１８ｂが、トレンチ１６の開口端（上部端部）１６ａよりもトレンチ１６から離れたところに位置し、トレンチ１６の開口端１６ａからひさし部１８ａの先端１８ｂまでの長さを０．０５〜０．１μｍとする。
【００３８】
したがって、図４（ａ）に示す工程では、ポリシリコン膜１８をパターニングしたとき、トレンチ１６の開口端１６ａからひさし部１８ａの先端１８ｂまでの長さが０．０５〜０．１μｍとなるように、酸化膜３１の開口部の端面３１ａの後退量を調整しておく。
【００３９】
図４（ｃ）に示す工程の後、図５（ａ）に示す工程にて、ポリシリコン膜１８がゲート絶縁膜１７を覆っている状態にて、酸化膜３１をドライエッチングにより除去し、半導体基板１５の表面を露出させる。
【００４０】
次に、図２（ａ）に示す工程にて、ポリシリコン膜１８のうち、ひさし部１８ａを酸化する。このとき、例えば、Ｏ₂またはＨ₂Ｏ雰囲気下にて、８００〜１１００℃の熱酸化を行う。これにより、最上部表面が半導体基板１５の表面と同じ位置であるゲート電極１と、このゲート電極１上の酸化膜２を形成する。
【００４１】
また、半導体基板１５の表面上に酸化膜３４を形成する。この酸化膜３４はひさし部１８ａと酸化と同時もしくは別途、半導体基板１５の表面を酸化することにより形成する。
【００４２】
なお、本実施形態では、ゲート電極１の最上部表面が半導体基板１５の表面と同じ位置となるように、ポリシリコン膜１８を酸化しているが、ゲート電極１の最上部表面の位置が半導体基板１５の表面よりも低くなるように、ポリシリコン膜１８を酸化することもできる。
【００４３】
そして、図２（ｂ）に示す工程にて、イオン注入および熱拡散を行うことで、半導体基板１５の表層にトレンチ１６に隣接して、Ｐ型層１３、Ｎ⁺型領域１４を形成する。このとき、形成されたＮ⁺型領域１４は、図２（ｂ）に示すように、Ｎ⁺型領域１４とＰ型層１３とによるＰＮ接合面のうち、トレンチ１６近傍のＰＮ接合面１４ａが半導体基板１５の表面とほぼ平行となっている。言い換えると、Ｎ⁺型領域１４の底面１４ａは、半導体基板１５の表面とほぼ平行となっており、平行となったままトレンチ１６と接している。
【００４４】
その後、図示しないが、酸化膜２および酸化膜３４の上にＢＰＳＧ等による層間絶縁膜１９を形成し、フォトリソグラフィおよびドライエッチング工程を行うことで、層間絶縁膜１９にコンタクトホール２１を形成する。コンタクトホール２１の内部を含む層間絶縁膜１９の上にＡｌ膜等を形成することで、コンタクト部２０ａおよびソース電極２０を形成する。
【００４５】
なお、コンタクトホール２１を形成するとき、本実施形態では、層間絶縁膜１９のゲート電極１とソース電極２０との間の絶縁耐圧を確保するため、ゲート電極１の端部１ａ（もしくはトレンチ１６の開口端１６ａ）とコンタクト部２０ａとの距離を、図３中の間隔Ａと同程度の長さとなるようにコンタクトホール２１を形成する。
【００４６】
ソース電極２０を形成した後、半導体基板１５の裏面側にＡｌ膜等によるドレイン電極２２を形成する。このようにして、図１に示す半導体装置を製造することができる。
【００４７】
本実施形態の製造方法では、上述したように、図４（ｃ）に示す工程にて、断面形状がＴ字形状であって、半導体基板１５の表面上方からポリシリコン膜１８をみたとき、ポリシリコン膜１８がゲート絶縁膜１７を覆っているように、ポリシリコン膜３３をパターニングしている。そして、図５（ａ）に示す工程では、ポリシリコン膜１８でゲート絶縁膜１７を覆っている状態で、酸化膜３１を除去することから、ゲート絶縁膜１７を保護して、ゲート絶縁膜１７がエッチングによるダメージを受けないようにすることができる。
【００４８】
また、図２（ａ）に示す工程にて、ポリシリコン膜１８のひさし部１８ａを全て酸化することで、半導体基板１５の表面よりも下側のトレンチ１６の内部にのみゲート電極１を形成している。そして、層間絶縁膜１９を形成した後、ゲート電極１の端部１ａと間隔Ａをとってコンタクトホール２１を形成している。
【００４９】
これにより、図３に示すように導電性膜の断面がＴ字形状であるパワーＭＯＳＦＥＴと比較して、トレンチ１６とコンタクトホール２１との間隔を、導電性膜とコンタクトホールとの間隔を所望の長さとしたまま、小さくすることができる。したがって、隣接するセル同士の間隔（セルピッチ）Ｄを、図３に示すパワーＭＯＳＦＥＴのセルピッチＢと比較して、小さくすることができる。このため、本実施形態の製造方法によれば、図３に示すパワーＭＯＳＦＥＴと比較して、セル領域に形成するセルを増加させ、電流経路を増加させたパワーＭＯＳＦＥＴを製造することができる。すなわち、単位面積あたりのチャネル密度が大きく、オン抵抗が低減された半導体装置を製造することができる。
【００５０】
また、本実施形態では、図２（ｂ）に示す工程にて、酸化膜２にゲート絶縁膜１７が覆われた状態にて、イオン注入によりＰ型層１３およびＮ⁺型領域１４を形成している。このことから、イオン注入のとき、ゲート絶縁膜１７に導電型不純物が注入されるのを防ぐことができる。これにより、ゲート絶縁膜１７に導電型不純物が注入され、ゲート絶縁膜１７の信頼性が低下するのを抑制することができる。
【００５１】
（他の実施形態）
第１実施形態では、トレンチ１６の内部にゲート電極１を形成した後に、イオン注入によりＰ型層１３およびＮ⁺型領域１４を形成する場合を説明したが、トレンチ１６を形成する前にイオン注入によりＰ型層１３およびＮ⁺型領域１４を形成することもできる。
【００５２】
この場合においても、トレンチ１６の内部に断面がＴ字形状であるポリシリコン膜１８を形成した後、ポリシリコン膜１８によりゲート絶縁膜１７を保護した状態で酸化膜３１を除去し、その後、ポリシリコン膜１８のひさし部１８ａを酸化させる。これにより、図３に示すパワーＭＯＳＦＥＴと比較して、単位面積あたりのチャネル密度を大きくすることができ、オン抵抗を低減することができる。
【００５３】
このように、本発明は、トレンチ１６の内壁にゲート絶縁膜１７をした後、トレンチ１６をエッチングで形成するためのマスク材としての酸化膜３１を除去する工程を有する半導体装置の製造工程において、適用することができる。
【００５４】
なお、上記した各実施形態では、トレンチゲートを有するＮチャネル型ＭＯＳＦＥＴを例として説明してきたが、導電型をそれぞれ反対導電型としたＰチャネル型ＭＯＳＦＥＴ、基板１とドリフト層２とを相互に異なる導電型としたＩＧＢＴ、およびトレンチ内に上部電極が設けられたトレンチキャパシタ等のトレンチゲート構造を備える半導体装置においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるトレンチゲートを有するパワーＭＯＳＦＥＴの断面図である。
【図２】図１に示すパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図３】本発明者らが検討した構造のパワーＭＯＳＦＥＴの断面図である。
【図４】図３に示すパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図５】図４に続くパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【符号の説明】
１…ゲート電極、２…酸化膜、１１…Ｎ⁺型シリコン基板、
１２…Ｎ^-型層、１３…Ｐ型層、１４…Ｎ⁺型領域、
１４ａ…Ｎ⁺型領域の底面（Ｐ型層とＮ⁺型領域とによるＰＮ接合面）、
１５…半導体基板、１６…トレンチ、１７…ゲート絶縁膜、
１８、３３…ポリシリコン膜、１９…層間絶縁膜、２０…ソース電極、
２１…コンタクトホール、２２…ドレイン電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a trench gate structure.
[0002]
[Prior art]
Conventionally, as a semiconductor device having a trench gate structure, there is a power MOSFET having a trench type gate electrode in which a trench is formed on one surface of a semiconductor substrate and a gate electrode is formed in the trench through a gate insulating film.
[0003]
Here, FIG. 3 shows a cross-sectional view of a semiconductor device having a structure proposed by the present inventors. The power MOSFET shown in FIG. 3 includes a semiconductor having an N ⁺ type silicon substrate 11, an N ⁻ type layer 12 serving as a drift layer, a P type layer 13 serving as a base layer, and an N ⁺ type region 14 serving as a source region. A substrate 15 is provided.
[0004]
On the main surface of the semiconductor substrate 15, a gate insulating film 17 is formed on the inner wall of a trench 16 formed through the P-type layer 13 from the surface of the semiconductor substrate 15, and a gate electrode 18 is formed in the trench 16. Is formed. The gate electrode 18 has a T-shaped cross section, and covers the gate insulating film 17 formed on the inner wall of the trench 16 when the gate electrode 18 is viewed from above the surface of the semiconductor substrate 15. Further, the vicinity of the gate electrode 18 of the P-type layer 13 is a channel region 13a.
[0005]
On the surface of the semiconductor substrate 15 including the surface of the gate electrode 18, a source electrode 20 is formed via an interlayer insulating film 19, and an N ⁺ type via a contact hole 21 formed in the interlayer insulating film 19. The region 14 and the source electrode 20 are electrically connected. A drain electrode 22 is formed on the back side of the semiconductor substrate 15.
[0006]
As a manufacturing method of the semiconductor device having such a structure, a method described below can be considered. 4A to 4C and FIGS. 5A to 5C are views for explaining a method of manufacturing the semiconductor device of FIG.
[0007]
[Step shown in FIG. 4 (a)]
The trench 16 is formed on the surface layer of the semiconductor substrate 15 in which the N ⁻ type layer 12 is formed by epitaxial growth on the main surface (one surface) of the N ⁺ type silicon substrate 11 by dry etching using the oxide film 31 as a mask material. Form.
[0008]
Then, chemical dry etching, sacrificial oxidation, or the like for the purpose of removing damage due to etching existing on the inner wall of the trench 16 is performed. As a result, the end face 31a of the opening of the oxide film 31 retreats from the position when the trench 16 is formed. That is, the opening width of the oxide film 31 is widened.
[0009]
Thereafter, a gate insulating film 17 made of an oxide film or the like is formed on the inner wall surface of the trench 16.
[0010]
[Step shown in FIG. 4B]
A polysilicon film 33 is formed on the surface of the semiconductor substrate 15 (oxide film 31) including the inside of the trench 16, and the trench 16 is embedded with the polysilicon film 33.
[0011]
[Step shown in FIG. 4C]
The uppermost surface of the polysilicon film 33 embedded in the trench 16 is above the surface of the semiconductor substrate 15 and is equivalent to or below the position of the surface of the oxide film 31. The polysilicon film 33 is etched. As a result, the patterned polysilicon film 18 has a T-shaped cross section because the end surface 31a of the opening of the oxide film 31 is recessed. In this way, the gate electrode 18 is formed.
[0012]
At this time, a portion of the gate electrode 18 that protrudes from the trench 16 to the upper surface of the semiconductor substrate 15 (hereinafter referred to as an eaves portion 18 a) 18 a covers the gate insulating film 17 formed on the inner wall of the trench 16. 4A, the distance between the end surface 31a of the opening of the oxide film 31 and the opening end 16a of the trench 16 is set in advance.
[0013]
[Step shown in FIG. 5A]
In this step, the oxide film 31 is removed by dry etching, and the surface of the semiconductor substrate 15 is exposed.
[0014]
[Step shown in FIG. 5B]
The surface of the semiconductor substrate 15 including the surface of the gate electrode 18 is oxidized to form an oxide film 34.
[0015]
[Step shown in FIG. 5 (c)]
In this step, ion diffusion and thermal diffusion are performed to form the impurity diffusion layers of the P type layer 13 and the N ⁺ type region 14.
[0016]
Thereafter, although not shown, an interlayer insulating film 19 made of BPSG or the like is formed on the oxide film 34, and contact holes 21 are formed in the interlayer insulating film 19 by performing photolithography and dry etching processes. By forming an Al film or the like on the interlayer insulating film 19 including the inside of the contact hole 21, the contact portion 20a and the source electrode 20 are formed.
[0017]
Note that the interlayer insulating film 19 formed between the gate electrode 18 and the source electrode 20 needs to have a certain thickness or more in order to ensure the withstand voltage between the gate electrode 18 and the source electrode 19. For this reason, when the contact hole 21 is formed, the distance A between the gate electrode 18 and the contact hole 21 is set so that the distance A from the tip 18b of the eaves 18a of the gate electrode 18 to the contact 20a is equal to or greater than a desired distance. Is set (see FIG. 3).
[0018]
After the source electrode 20 is formed, a drain electrode 22 made of an Al film or the like is formed on the back surface side of the semiconductor substrate 15. In this way, the semiconductor device shown in FIG. 3 can be manufactured.
[0019]
According to this manufacturing method, since the cross-sectional shape of the gate electrode 18 is T-shaped, the oxide film 31 as an etching mask for forming the trench 16 is etched in the step shown in FIG. When removing by the above, the eaves portion 18a of the gate electrode 18 becomes a mask for etching, and the gate insulating film 17 can be protected.
[0020]
[Problems to be solved by the invention]
In a semiconductor device having such a structure, there is a demand for reducing the on-resistance. In order to reduce the on-resistance, it is desirable to reduce the cell size as much as possible, increase the number of cells formed in the cell region, and increase the channel density per unit area.
[0021]
However, as described above, when the cross section of the gate electrode 18 is T-shaped, the interval A between the gate electrode 18 and the contact portion 20a needs to be a certain interval or more. For this reason, the interval A cannot be narrower than a certain length, and there is a limit to miniaturization of the cell.
[0022]
Therefore, in view of the above points, the present invention can etch away the mask material used when forming the trench while protecting the gate insulating film in the method for manufacturing a semiconductor device having a trench gate structure, and It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of miniaturizing a cell, compared to a case where the gate electrode has a T-shaped cross section.
[0023]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the step of embedding the conductive film (18) includes embedding the conductive film (33) in the trench (16) and having a T-shaped cross section. Then, when the conductive film (18) is viewed at least from above the surface of the semiconductor substrate (15), the conductive film (33) is formed so that the conductive film (18) covers the insulating film (17). In the step of patterning and removing the mask material (31), the mask material (31) is removed while the insulating film (17) is covered with the conductive film (18), and the mask material (31) is removed. After the step of performing, the step of oxidizing all the portions protruding from the inside of the trench (16) of the conductive film (18) to the upper surface of the semiconductor substrate (15) is characterized.
[0024]
Thus, when viewed from above the surface of the semiconductor substrate at least from above the surface of the semiconductor substrate, a conductive film having a T-shaped cross section is formed so that the conductive film covers the insulating film. Since the mask material is removed while the insulating film covers the insulating film, the insulating film can be protected when the mask material is removed by etching.
[0025]
After that, all the portion of the conductive film protruding from the inside of the trench above the surface of the semiconductor substrate is oxidized to make this portion an insulating film, and the conductive film is arranged only inside the trench. When an interlayer insulating film is formed on the surface of the semiconductor substrate and a contact hole is formed in the interlayer insulating film, the contact hole is formed at a desired interval from the upper end portion of the trench.
[0026]
From this, compared with the case where the cross section of the conductive film is T-shaped, the distance between the adjacent cells can be reduced while keeping the distance between the conductive film and the contact hole at a desired length. . Therefore, the number of cells formed in the cell region can be increased, the channel density per unit area can be increased, and the on-resistance can be reduced.
[0027]
In the present invention, after the step of oxidizing the portion of the conductive film protruding above the surface of the semiconductor substrate, an impurity diffusion layer such as a source region is formed on the surface layer of the semiconductor substrate adjacent to the trench by ion implantation. The present invention can also be applied to a method for manufacturing a semiconductor device having a process.
[0028]
In this case, in the ion implantation step, since the oxidized portion of the conductive film covers the gate insulating film, it is possible to prevent the conductivity type impurity from being implanted into the gate insulating film. Thereby, it is possible to suppress the conductivity type impurity from being implanted into the gate insulating film and thus reducing the reliability of the gate insulating film.
[0029]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a cross-sectional view of a trench gate type power MOSFET according to an embodiment of the present invention. It should be noted that the same structural parts as those of the power MOSFET shown in FIG.
[0031]
The power MOSFET shown in FIG. 1 has a structure in which the eaves portion 18a of the gate electrode 18 is changed to the oxide film 2 with respect to the power MOSFET having the structure shown in FIG.
[0032]
Next, a method for manufacturing the power MOSFET will be described. 2A and 2B show a part of the manufacturing process. The power MOSFET according to the present embodiment is the same as the power MOSFET manufacturing process shown in FIGS. 4A to 4C and FIGS. , (C) is manufactured by changing the process shown in FIGS. 2 (a) and 2 (b).
[0033]
First, as described in the section of the prior art, in the step shown in FIG. 4A, the trench 16 is formed in the surface layer of the semiconductor substrate 15, and chemical dry etching, sacrificial oxidation, or the like is performed. Thereafter, a gate insulating film 17 made of an oxide film or the like is formed on the inner wall surface of the trench 16.
[0034]
4B, a polysilicon film 33 is formed as a conductive film on the surface of the semiconductor substrate 15 including the inside of the trench 16, and the polysilicon shown in FIG. By etching the film 33, the cross-sectional shape of the polysilicon film 18 embedded in the trench 16 is changed to a T-shape.
[0035]
At this time, the amount of retreat of the end face 31a of the oxide film 31 is adjusted in advance in the step shown in FIG. 4A so that the polysilicon film 18 embedded in the trench 16 has a desired T shape.
[0036]
In the present embodiment, when the shape of the polysilicon film 18 is viewed from above the surface of the semiconductor substrate 15, the eaves portion 18a covers the gate insulating film 17 formed on the side wall of the trench 16, and will be described later. but when the N ⁺ -type region 14 formed by ion implantation, of the PN junction surface of the N ⁺ -type region 14 and the P-type layer 13, the PN junction surface in the vicinity of the trench 16 and the surface of the semiconductor substrate 15 and substantially parallel to The shape is such that the N ⁺ -type region 14 can be formed. The vicinity of the trench 16 refers to a portion where the PN junction surface and the side wall of the trench 16 are in contact with each other and the vicinity thereof.
[0037]
Specifically, the tip 18 b of the eaves 18 a of the polysilicon film 18 is located farther from the trench 16 than the opening end (upper end) 16 a of the trench 16, and the eaves from the opening end 16 a of the trench 16. The length to the front end 18b of 18a is set to 0.05 to 0.1 μm.
[0038]
Therefore, in the step shown in FIG. 4A, when the polysilicon film 18 is patterned, the length from the opening end 16a of the trench 16 to the tip 18b of the eaves portion 18a is 0.05 to 0.1 μm. The retreat amount of the end surface 31a of the opening of the oxide film 31 is adjusted.
[0039]
After the step shown in FIG. 4C, in the step shown in FIG. 5A, the oxide film 31 is removed by dry etching while the polysilicon film 18 covers the gate insulating film 17, and the semiconductor is removed. The surface of the substrate 15 is exposed.
[0040]
Next, in the step shown in FIG. 2A, the eaves portion 18a of the polysilicon film 18 is oxidized. At this time, for example, thermal oxidation is performed at 800 to 1100 ° C. in an O ₂ or H ₂ O atmosphere. Thereby, the gate electrode 1 whose uppermost surface is at the same position as the surface of the semiconductor substrate 15 and the oxide film 2 on the gate electrode 1 are formed.
[0041]
In addition, an oxide film 34 is formed on the surface of the semiconductor substrate 15. The oxide film 34 is formed by oxidizing the surface of the semiconductor substrate 15 simultaneously with or separately from the eaves 18a.
[0042]
In the present embodiment, the polysilicon film 18 is oxidized so that the uppermost surface of the gate electrode 1 is at the same position as the surface of the semiconductor substrate 15, but the uppermost surface of the gate electrode 1 is positioned at the semiconductor. The polysilicon film 18 can be oxidized so as to be lower than the surface of the substrate 15.
[0043]
2B, ion implantation and thermal diffusion are performed to form a P-type layer 13 and an N ⁺ -type region 14 adjacent to the trench 16 in the surface layer of the semiconductor substrate 15. At this time, as shown in FIG. 2B, the formed N ⁺ type region 14 has a PN junction surface 14a in the vicinity of the trench 16 among the PN junction surfaces formed by the N ⁺ type region 14 and the P type layer 13. It is substantially parallel to the surface of the semiconductor substrate 15. In other words, the bottom surface 14 a of the N ⁺ -type region 14 is substantially parallel to the surface of the semiconductor substrate 15 and is in contact with the trench 16 while being parallel.
[0044]
Thereafter, although not shown, an interlayer insulating film 19 made of BPSG or the like is formed on the oxide film 2 and the oxide film 34, and contact holes 21 are formed in the interlayer insulating film 19 by performing photolithography and dry etching processes. By forming an Al film or the like on the interlayer insulating film 19 including the inside of the contact hole 21, the contact portion 20a and the source electrode 20 are formed.
[0045]
In the present embodiment, when the contact hole 21 is formed, the end portion 1a of the gate electrode 1 (or the trench 16) is formed in order to ensure the withstand voltage between the gate electrode 1 and the source electrode 20 of the interlayer insulating film 19. The contact hole 21 is formed so that the distance between the opening end 16a) and the contact portion 20a is approximately the same as the distance A in FIG.
[0046]
After the source electrode 20 is formed, a drain electrode 22 made of an Al film or the like is formed on the back surface side of the semiconductor substrate 15. In this way, the semiconductor device shown in FIG. 1 can be manufactured.
[0047]
In the manufacturing method of the present embodiment, as described above, when the polysilicon film 18 is viewed from above the surface of the semiconductor substrate 15 in the step shown in FIG. The polysilicon film 33 is patterned so that the silicon film 18 covers the gate insulating film 17. 5A, the oxide film 31 is removed while the gate insulating film 17 is covered with the polysilicon film 18, so that the gate insulating film 17 is protected and the gate insulating film 17 is removed. Can be prevented from being damaged by etching.
[0048]
2A, the gate electrode 1 is formed only in the trench 16 below the surface of the semiconductor substrate 15 by oxidizing all of the eaves 18a of the polysilicon film 18. In the step shown in FIG. ing. Then, after the interlayer insulating film 19 is formed, a contact hole 21 is formed with an interval A from the end 1 a of the gate electrode 1.
[0049]
As a result, as shown in FIG. 3, compared to a power MOSFET having a T-shaped cross section of the conductive film, the distance between the trench 16 and the contact hole 21 can be set to a desired distance between the conductive film and the contact hole. The length can be reduced while keeping the length. Therefore, the distance (cell pitch) D between adjacent cells can be made smaller than the cell pitch B of the power MOSFET shown in FIG. For this reason, according to the manufacturing method of this embodiment, compared with the power MOSFET shown in FIG. 3, it is possible to manufacture a power MOSFET in which the number of cells formed in the cell region is increased and the current path is increased. That is, a semiconductor device with a high channel density per unit area and reduced on-resistance can be manufactured.
[0050]
In this embodiment, in the step shown in FIG. 2B, the P-type layer 13 and the N ⁺ -type region 14 are formed by ion implantation in a state where the gate insulating film 17 is covered with the oxide film 2. ing. Therefore, it is possible to prevent the conductivity type impurity from being implanted into the gate insulating film 17 during the ion implantation. Thereby, it is possible to suppress the conductivity type impurity from being implanted into the gate insulating film 17 and the reliability of the gate insulating film 17 from being lowered.
[0051]
(Other embodiments)
In the first embodiment, the case where the P-type layer 13 and the N ⁺ -type region 14 are formed by ion implantation after the gate electrode 1 is formed inside the trench 16 has been described. However, the ion implantation is performed before the trench 16 is formed. Thus, the P-type layer 13 and the N ⁺ -type region 14 can also be formed.
[0052]
Also in this case, after the polysilicon film 18 having a T-shaped cross section is formed inside the trench 16, the oxide film 31 is removed in a state where the gate insulating film 17 is protected by the polysilicon film 18. The eaves 18a of the silicon film 18 is oxidized. Thereby, compared with the power MOSFET shown in FIG. 3, the channel density per unit area can be increased, and the on-resistance can be reduced.
[0053]
As described above, the present invention provides a semiconductor device manufacturing process including the step of removing the oxide film 31 as a mask material for forming the trench 16 by etching after forming the gate insulating film 17 on the inner wall of the trench 16. Can be applied.
[0054]
In each of the above embodiments, an N-channel MOSFET having a trench gate has been described as an example. However, a P-channel MOSFET having a conductivity type opposite to the conductivity type, the substrate 1 and the drift layer 2 are different from each other. The present invention can also be applied to a semiconductor device including a conductive type IGBT and a trench gate structure such as a trench capacitor in which an upper electrode is provided in the trench.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a power MOSFET having a trench gate according to a first embodiment of the present invention.
2 is a cross-sectional view for explaining a manufacturing step for the power MOSFET shown in FIG. 1; FIG.
FIG. 3 is a cross-sectional view of a power MOSFET having a structure studied by the present inventors.
4 is a cross-sectional view for explaining a manufacturing step of the power MOSFET shown in FIG. 3. FIG.
5 is a cross-sectional view for illustrating a manufacturing step of the power MOSFET subsequent to FIG. 4. FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Gate electrode, 2 ... Oxide film, 11 ... N ^<+> type | mold silicon substrate,
12 ... N ^- type layer, 13 ... P-type layer, 14 ... N ⁺ type region,
14a ... bottom surface of N ⁺ type region (PN junction surface by P type layer and N ⁺ type region),
15 ... Semiconductor substrate, 16 ... Trench, 17 ... Gate insulating film,
18, 33 ... polysilicon film, 19 ... interlayer insulating film, 20 ... source electrode,
21 ... contact hole, 22 ... drain electrode.

Claims

Forming a trench (16) on one surface of the semiconductor substrate (15) by etching using a mask material (31);
Forming an insulating film (17) on the inner wall of the trench (16);
Burying a conductive film (18) in the trench (16) through the insulating film (17);
In a method for manufacturing a semiconductor device having a trench gate structure including a step of removing the mask material (31) by etching,
The step of embedding the conductive film (18) includes embedding the conductive film (33) in the trench (16) and having a T-shaped cross section, at least from above the surface of the semiconductor substrate (15). When the conductive film (18) is viewed, the conductive film (33) is patterned so that the conductive film (18) covers the insulating film (17).
In the step of removing the mask material (31), the mask material (31) is removed while covering the insulating film (17) with the conductive film (18),
After the step of removing the mask material (31), there is a step of oxidizing all portions of the conductive film (18) protruding from the inside of the trench (16) above the surface of the semiconductor substrate (15). A method for manufacturing a semiconductor device.