JP4034482B2 - Multilayer wiring structure and method of manufacturing semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、銅などの絶縁膜中の拡散速度が速く、トランジスタ特性に悪影響を及ぼす銅などの金属を配線に用いた半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、コンピュータや通信機器の重要部分には多数のトランジスタや抵抗などを電気回路を構成するように結び付け、1チップ上に集積化して形成した形成した大規模集積回路(LSI)が多く用いられている。
このため機器全体の性能は、LSI単体の性能に大きく影響されている。LSI単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現される。
しかし、素子の微細化に伴って配線の微細化や多層化が進んだ結果、以下のような問題が顕在化している。すなわち、配線自身の抵抗や配線間の寄生容量(線間容量や層間容量など)による信号遅延が問題になっている。
配線間の寄生容量を低減する方法として層間絶縁膜の比誘電率を下げる方法があるが、材料の比誘電率を下げるにもその物性などの関係から限界がある。そこで、層間絶縁膜の比誘電率を下げつつ、配線間の対向する面積を小さくする、つまり、配線膜厚を減少させるような方法がとられる。
この方法によると、寄生容量は下げられるものの、配線膜厚の減少による配線抵抗の増大が問題になってくる。そのため最近では、従来から使用されているアルミニウム(Al)配線に代えて、抵抗値が従来のAlに比べて40%ほど低い銅(Cu)配線が用いられるようになってきた。
【0003】
【発明が解決しようとする課題】
しかし、Cuは、シリコン酸化膜のような絶縁膜中における拡散速度が速く、容易にトランジスタまで拡散してトランジスタ特性に悪影響を及ぼす。このため、Cuの拡散を防止するようなバリアメタルでCuの配線を包むことが行われているのが現状である。
一般に、バリアメタルは、Cuに比べて抵抗が高く、膜厚が厚い場合には配線の抵抗が高くなるため、一般的には極薄膜で用いられることが多い。このため、半導体基板(ウェーハ)上においてエッジカット(絶縁膜もしくはフォトレジストはウェーハ全面に形成されるが、ウェーハ側面や裏面に不要に形成されるのを防ぐためにウェーハ周端部から所定の距離はエッジカットしてその部分に絶縁膜もしくはフォトレジストを形成しない。エッジカットされた絶縁膜もしくはフォトレジストの周端部をエッジカット部という)されたような領域では、薄いバリアメタルのため横方向からCuが絶縁膜中に拡散するという問題が起こっている。これは、スパッタリングによるバリアメタル層の成膜の際に顕著であり、スパッタリングによって成膜されたバリアメタル層は、単位面積当たりの成膜膜厚、すなわち、バリアメタル層の体積が同じであることから、配線溝のような浅い側壁では十分な拡散防止の膜厚が確保できるものの、エッジカット領域のような深い側壁では十分な膜厚が確保できないためである。
【0004】
図9及び図10を用いて従来技術を説明する。
シリコンウェーハなどの半導体基板1上には、CVDSiO2 などからなる第1の絶縁膜2が形成されている。半導体基板1の表面領域には不純物拡散領域11が形成されている。第1の絶縁膜2には不純物拡散領域11に繋がる貫通孔が接続孔として形成され、この内部にはTi膜などのバリアメタル層21とその上、つまり接続孔内に埋め込まれたCu膜22から構成された接続配線が形成されている。第1の絶縁膜2及び接続配線の上には、例えば、シリコン窒化膜(SiN)からなる第1の拡散防止膜3が形成されている。第1の拡散防止膜3の上にはCVDSiO2 などからなる第2の絶縁膜4が形成されている。この第2の絶縁膜4の上には所定の形状にパターニングされたフォトレジスト膜8が形成されている。このパターニングされたフォトレジスト膜8をマスクとして第2の絶縁膜4をエッチングして配線溝41を形成する(図9(a))。次に、フォトレジスト膜8を除去してからバリアメタル層42を配線溝41の側壁、底面及び第2の絶縁膜4上に形成し、さらに、Cu膜43を配線溝41内部及び第2の絶縁膜4上に堆積させる(図9(b))。
【0005】
Cu膜43は、その後、化学的機械的研磨(CMP:Chemical Mechanical Polishing) 法やCDE(Chemical Dry Etching)などにより第2の絶縁膜4上のCu膜43を除去し、Cu膜43から構成された埋め込み配線を配線溝41中に形成する。次に、プラズマCVD法などによりシリコン窒化膜(SiN)などからなる第2の拡散防止膜5を形成する。その後工程において、上層の絶縁膜を複数層形成し、各層に配線層を形成して多層配線構造を半導体基板に形成する(図9 (c))。
このような半導体装置の製造工程中において、各絶縁膜の表面にはCuなどの拡散を防ぐ拡散防止膜が形成されているが、その端部のエッジカット領域は拡散防止膜に覆われていないので、この状態で、Cuプロセス工程を通ると、半導体基板の外周からCuが半導体基板中に拡散し、半導体基板に形成されるトランジスタの特性を変動させる恐れが生じることがある(図9(b)参照)。
このように、従来のエッジカット領域は、深い側壁部分を薄いバリアメタル層のみでエッジカット領域の横方向からのCuの拡散防止をしていたので絶縁膜中にCuが拡散するという問題が起こっている。
【0006】
また、半導体基板1上には、さらに、図9(c)に示す第2の拡散防止膜5の上に第3の絶縁膜6及び第3の拡散防止膜7を順次積層して多層配線構造を形成する。この製造工程中において、拡散防止膜と絶縁膜とがエッジカット領域部分から剥がれることがあるという問題があった(図10)。
本発明は、このような事情によりなされたものであり、半導体装置の多層配線形成において絶縁膜に配線溝もしくは接続孔をエッチング形成する際に、配線を構成する金属のトランジスタへの拡散を防止することが可能な構造を有するフォトレジストのエッジカット領域を備えた半導体装置の製造方法を提供する。
【0007】
【課題を解決するための手段】
本発明は、半導体装置の銅もしくは銅合金からなる金属配線を少なくとも1層有する多層配線の形成工程において、絶縁膜に配線溝又は接続孔もしくは配線溝及び接続孔をエッチング形成する際に、上層にいくほど絶縁膜エッチングに用いるフォトレジストのエッジカット領域を外側にずらすこと及び銅の拡散を防止する拡散防止膜を前記絶縁膜の側壁上まで延在させることとを組み合わせて絶縁膜を各層ごとに拡散防止膜で被覆することを特徴としている。
半導体基板に多層配線を形成する工程中において、配線を構成する銅のトランジスタへの拡散を有効に防止することができる。また、拡散防止膜及び絶縁膜間の剥がれを少なくすることができる。
【0008】
すなわち、本発明の多層配線構造体は、金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれ、且つエッジカット領域を有する絶縁膜を複数層積層してなる多層配線構造を有する半導体基板を具備し、上層の絶縁膜のエッジカット領域は、下層の絶縁膜のエッジカット領域の外側まで延在しており、前記積層された絶縁膜の少なくとも1層は、銅もしくは銅合金からなる金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれ、前記積層された絶縁膜の各層表面は、エッジカット領域の側壁部分を含めて銅の拡散を防止する拡散防止膜により被覆されていることを特徴としている。
また、本発明の多層配線構造体は、金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれ、且つエッジカット領域を有する絶縁膜を複数層積層してなる多層配線構造を有する半導体基板を具備し、前記積層された絶縁膜の少なくとも1層は、銅もしくは銅合金からなる金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれ、前記銅もしくは銅合金からなる金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれた絶縁膜は、上層の絶縁膜のエッジカット領域が下層の絶縁膜のエッジカット領域の外側まで延在しており、前記積層された絶縁膜の各層表面は、エッジカット領域の側壁部分を含めて銅の拡散を防止する拡散防止膜により被覆されていることを特徴としている。
【0009】
本発明の半導体装置の製造方法は、半導体基板主面上にエッジカット領域を有する下層の絶縁膜を形成する工程と、前記下層の絶縁膜に配線溝又は接続孔もしくは配線溝及び接続孔を形成し、この配線溝又は接続孔もしくは配線溝及び接続孔に下層の金属配線又は金属接続配線もしくは金属配線及び金属接続配線を埋め込む工程と、前記エッジカット領域の側壁部分を被覆するように前記下層の絶縁膜上に下層の拡散防止膜を形成する工程と、前記第1の拡散防止膜上にエッジカット領域を有する上層の絶縁膜を、そのエッジカット領域が前記下層の絶縁膜のエッジカット領域の外側まで延在するように、形成する工程と、前記上層の絶縁膜上に、所定のパターンを有し、そのエッジカット領域が前記上層の絶縁膜のエッジカット領域より外側に延在するフォトレジスト膜を形成する工程と、前記フォトレジスト膜をマスクとして前記上層の絶縁膜をエッチングして配線溝又は接続孔もしくは配線溝及び接続孔を形成する工程と、前記フォトレジスト膜を除去後、前記上層の絶縁膜上及び前記配線溝又は接続孔もしくは配線溝及び接続孔の内部に金属膜を堆積させる工程と、前記配線溝又は接続孔もしくは配線溝及び接続孔に埋め込まれた金属膜以外の金属膜を除去して前記埋め込まれた部分の金属膜を上層の金属配線又は金属接続配線もしくは金属配線及び金属接続配線とする工程と、エッジカット領域の側壁部分を被覆するように前記上層の絶縁膜上に上層の拡散防止膜を形成する工程とを具備し、前記上層の絶縁膜のエッジカット領域は、前記下層の絶縁膜のエッジカット領域の外側まで延在するように構成することを特徴としている。
【0010】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図1乃至図4を参照して第1の実施例を説明する。
図1乃至図3は、半導体基板上に形成された多層配線を形成する製造工程断面図、図4は、製造工程平面図である。この実施例では、素子分離形成工程及びトランジスタ形成工程の記載は省略し、多層配線構造の内2層配線について説明する。また、配線形成において、デュアルダマシン(Dual-Damascene)工程によるCu配線の形成について説明する。
図1(a)に示すように、シリコンウェーハなどの半導体基板101上には、CVDSiO2 などからなる第1の層間絶縁膜102が形成されている。半導体基板101の表面領域には素子分離領域やMOSFETなどのトランジスタが形成されている。第1の層間絶縁膜102は、半導体基板101の周端部から5.0mm長のエッジカットがなされている。この周端部からエッジカット部までを層間絶縁膜のエッジカット領域という。
【0011】
次に、第1の金属配線を形成する。そのために、まず配線溝をエッチングする際のシリコン窒化膜からなるエッチングストッパー膜103を半導体基板101上、第1の層間絶縁膜102の上面及び側壁上に形成する。そして、エッチングストッパー膜103の上に配線間の絶縁膜として比誘電率の低い第2の層間絶縁膜104を堆積させる。この第2の層間絶縁膜として、いくつかの材料と形成方法が考えられる。例えば、減圧プラズマCVD(Chemical Vapor Deposition) 法による弗素(F)もしくは硼素(B)を添加したシリコン酸化膜があり、スピンコート(spin-coat) 塗布法によるシリケイト系膜やポリマー系膜がある。シリケイト系膜には有機成分を含むものと、含まない無機系膜がある。その他の成膜方法としては、蒸着重合法による有機系膜がある。ここでは、低誘電率膜を主として説明するが、デバイスによっては絶縁膜の低誘電率化が必要でない製品も存在するので、これらの製品群に関しては、一般に使用されているCVD法によるシリコン酸化膜や硼素、燐(P)を含有したBPSG(Boron-doped Phospho-Silicate Glass)膜、PSG(Phospho-Silicate Glass)膜を用いることもできる。この実施例では減圧プラズマCVD法により成膜した弗素添加シリコン酸化膜を用いる。次に、半導体基板101の第2の層間絶縁膜104上にフォトレジスト膜105を形成する。
【0012】
このフォトレジスト膜105は、第1の配線パターン形状にパターニングされるとともに、半導体基板1の周端部から4.5mmの所にエッジカットを設定する。これにより、第1の配線形成の際のフォトレジスト膜105のエッジカットは、第1の層間絶縁膜102のエッジカットより0.5mm外側に設定されたことになる。つまり、パターニングされ、エッジカットされたフォトレジスト膜105は、第2の層間絶縁膜104の第1の層間絶縁膜102のエッジカット領域を覆う部分を被覆している(図1(a))。
図4は、半導体基板の平面の状態を説明している。半導体基板101は、シリコンウェーハからなり、最終的に半導体基板101がダイシングされて複数のチップが形成されるチップ形成領域が形成されている。この半導体基板101上にはエッジカットされた第2の層間絶縁膜104が形成されている(図4(a))。この上にエッジカットされたフォトレジスト膜105が形成されている(図4(b))。このフォトレジスト膜105がパターニングされる。
次に、パターニングされたフォトレジスト膜105をマスクとして、RIE(Reactive Ion Etching)法などを用いて第1の配線が埋め込まれる配線溝113を形成する。このとき、第2の層間絶縁膜104は、エッジカットされている(図1(b)、図4)。
【0013】
次に、フォトレジスト膜105を除去してから、第1の配線材料となる金属膜106を配線溝113内及び半導体基板101、第2の層間絶縁膜104上に堆積させる。この堆積方法としては、例えば、Cuの拡散防止膜であるチタン窒化膜(TiN)を10nmの厚さでスパッタリング法により堆積させ、次に、膜厚約100nmのCu膜を堆積させる。さらにスパッタリングCu膜の上に電気メッキ法によりCu膜を800nm程度堆積させる。この様に、金属膜106は、チタン窒化膜、スパッタリングCu膜及び電気メッキCu膜から構成されている(図1(c))。次に、CMP方法などにより、金属膜106を構成するCu膜の平坦化を行って、配線溝113内にのみ金属膜106を構成するCu膜を残置させる。配線溝113内の金属膜106は、第1の配線106を構成する。その後、Cuに対する拡散防止膜107を第1の配線106上を含む第2の層間絶縁膜104上全面に堆積させる。拡散防止膜107としてはプラズマCVD法による薄膜のシリコン窒化膜(SiN)などがある(図2(a))。
【0014】
次に、半導体基板101上に拡散防止膜107を被覆するように、例えば、減圧プラズマCVD法による弗素添加シリコン酸化膜からなる第3の層間絶縁膜108を堆積させる(図2(b))。第3の層間絶縁膜108上にはフォトレジスト膜114が形成される。このフォトレジスト膜114は、配線溝及び接続孔を形成するようにパターニングされ、第3の層間絶縁膜108の側面を被覆するようにエッジカットされる(図2(c))。そして、リソグラフィとRIE(Reactive Ion Etching)などのドライエッチングにより、第3の層間絶縁膜108に第2の配線溝115と第1の配線106に達する第1の接続孔116を形成する。この時、パターン加工のマスクとなるフォトレジスト膜114のエッジカット領域は、フォトレジスト膜105のエッジカット領域から0.5mm外側の半導体基板101の終端部から4mmに設定しておく(図3(a))。
【0015】
次に、フォトレジスト膜114を除去後、第2の配線及び第1の接続配線となる金属膜109を半導体基板101上に堆積させる。この工程は、金属膜106を堆積させる工程と同様である。この堆積方法としては、例えば、Cuの拡散防止膜であるチタン窒化膜(TiN)を20nmの厚さでスパッタリング法により堆積させ、次に、膜厚約100nmのCu膜を堆積させる。さらにスパッタリングCu膜の上に電気メッキ法によりCu膜を800nm程度堆積させる。この様に、金属膜109は、チタン窒化膜、スパッタリングCu膜及び電気メッキCu膜から構成されている。次に、CMP方法などにより、金属膜109を構成するCu膜の平坦化を行って、配線溝115及び接続孔116内にのみCu膜を残置させる。配線溝115内の金属膜109は、第2の配線を構成する。接続孔116内の金属膜109は、第1の配線106と電気的に接続される第1の接続配線を構成する。その後、Cuに対する拡散防止膜110を第2の配線上を含む第3の層間絶縁膜108上全面に堆積させる。拡散防止膜110としてはプラズマCVD法による薄膜のシリコン窒化膜(SiN)などがある(図3(b))。
【0016】
次に、半導体基板101上に拡散防止膜110を被覆するように、例えば、減圧プラズマCVD法による弗素添加シリコン酸化膜からなる第4の層間絶縁膜111を堆積させる(図3(c))。
以上の方法を繰り返すことにより、第3、第4、・・・の多層の配線が順次形成される。
以上、この実施例では、多層配線を形成する工程において、絶縁膜に配線溝もしくは配線溝及び接続孔をエッチング形成する際に、上層にいくほど絶縁膜エッチングに用いるフォトレジスト膜のエッジカット領域を外側にずらすこと及びCuなどの金属の絶縁膜中への拡散を阻止する拡散防止膜を前記絶縁膜の側壁上まで延在させることとを組み合わせることにより、半導体基板に多層配線を形成する工程中において、配線を構成する金属のトランジスタへの拡散を防止することができる。また、拡散防止膜は、絶縁膜の側壁まで延在しているので、拡散防止膜と絶縁膜とが剥がれることが少なく、両者間の接合力が向上する。
【0017】
次に、図5乃至図7を参照して第2の実施例を説明する。
図5乃至図7は、半導体基板上に形成された多層配線を形成する製造工程断面図である。この実施例では、素子分離形成工程及びトランジスタ形成工程の記載は省略し、多層配線構造の内2層配線について説明する。この実施例では、とくにシングルダマシンプロセスによる埋め込み型のCu配線を有する多層配線を説明する。
図5(a)に示すように、シリコン半導体などの半導体基板201上には、CVDSiO2 などからなる第1の層間絶縁膜202が形成されている。半導体基板201の表面領域には素子分離領域やMOSFETなどのトランジスタが形成されている(図示せず)。第1の層間絶縁膜202は、半導体基板201の終端部から5.0mm長のエッジカットがなされている。この終端部からエッジカット部までを層間絶縁膜のエッジカット領域という。
【0018】
次に、第1の金属配線を形成する。そのために、まず配線溝をエッチングする際のシリコン窒化膜などからなるエッチングストッパー膜203を半導体基板201上、第1の層間絶縁膜202の上面及び側壁上に形成する。そして、エッチングストッパー膜203の上に配線間の絶縁膜として比誘電率の低い第2の層間絶縁膜204を堆積させる。この第2の層間絶縁膜として、いくつかの材料と形成方法が考えられる。例えば、減圧プラズマCVD法による弗素(F)もしくは硼素(B)を添加したシリコン酸化膜があり、スピンコート塗布法によるシリケイト系膜やポリマー系膜がある。シリケイト系膜には有機成分を含むものと、含まない無機系膜がある。その他の成膜方法としては、蒸着重合法による有機系膜がある。ここでは、低誘電率膜を主として説明するが、デバイスによっては絶縁膜の低誘電率化が必要でない製品も存在するので、これらの製品群に関しては、一般に使用されているCVD法によるシリコン酸化膜や硼素、燐(P)を含有したBPSG膜、PSG膜を用いることもできる。この実施例では減圧プラズマCVD法により成膜した弗素添加シリコン酸化膜を用いる。
【0019】
次に、半導体基板201の第2の層間絶縁膜204上にフォトレジスト膜205を形成する。このフォトレジスト膜205は、第1の配線パターン形状にパターニングされるとともに、半導体基板2の周端部から4.5mmの所にエッジカットを設定する。これにより、第1の配線形成の際のフォトレジスト膜205のエッジカットは、第1の層間絶縁膜202のエッジカットより0.5mm外側に設定されたことになる。つまり、パターニングされ、エッジカットされたフォトレジスト膜205は、第2の層間絶縁膜204の第1の層間絶縁膜202のエッジカット領域を覆う部分を被覆している(図5(a))。
次に、パターニングされたフォトレジスト膜205をマスクとして、RIE法などを用いて第1の配線が埋め込まれる配線溝217を形成する。このとき、第2の層間絶縁膜204は、エッジカットされる(図5(b))。
【0020】
次に、第1の配線材料となる金属膜を配線溝217内及び半導体基板201、第2の層間絶縁膜204上に堆積させる。この堆積方法としては、例えば、Cuの拡散防止膜であるチタン窒化膜(TiN)を10nmの厚さでスパッタリング法により堆積させ、次に、膜厚約100nmのCu膜を堆積させる。さらにスパッタリングCu膜の上に電気メッキ法によりCu膜を800nm程度堆積させる。この様に、金属膜は、チタン窒化膜、スパッタリングCu膜及び電気メッキCu膜から構成されている。次に、CMP方法などにより、金属膜を構成するCu膜の平坦化を行って、配線溝217内にのみ金属膜を構成するCu膜を残置させる。配線溝217内の金属膜は、第1の配線206を構成する。その後、Cuに対する拡散防止膜207を第1の配線206上を含む第2の層間絶縁膜204上全面に堆積させる。拡散防止膜207としてはプラズマCVD法による薄膜のシリコン窒化膜(SiN)などがある(図5(c))。
【0021】
次に、半導体基板201上に拡散防止膜207を被覆するように、例えば、減圧プラズマCVD法による弗素添加シリコン酸化膜からなる第3の層間絶縁膜208を堆積させる。第3の層間絶縁膜208上にフォトレジスト膜209が形成され、このフォトレジスト膜209は、接続孔を形成するようにパターニングされ、第3の層間絶縁膜208の側面を被覆するようにエッジカットされる。そして、リソグラフィとRIEなどのドライエッチングにより、第3の層間絶縁膜208に第1の配線206に達する第1の接続孔218を形成する。この時、パターン加工のマスクとなるフォトレジスト膜209のエッジカット領域は、フォトレジスト膜205のエッジカット領域から0.5mm外側の半導体基板201の終端部から4mmに設定しておく(図6(a))。
【0022】
次に、フォトレジスト膜209を除去後、第1の接続配線となる金属膜を半導体基板201上に堆積させる。この堆積方法としては、例えば、高融点金属のチタン窒化膜(TiN)を300nmの厚さでスパッタリング法により堆積させ、ついで、タングステン(W)膜をTiN膜全面に堆積させる。この様に、金属膜は、TiN膜及びW膜から構成されている。次に、CMP方法などにより、金属膜を構成するW膜の平坦化を行って、第1の接続孔218内にのみ金属膜を残置させる。第1の接続孔218内の金属膜は、第1の配線206と電気的に接続される第1の接続配線210を構成する。その後、第2の配線溝加工の際のエッチングストッパーとなるストッパー膜211を第1の接続配線210上を含む第3の層間絶縁膜208上全面に堆積させる。ストッパー膜211には、Cuの拡散防止効果も兼ねるプラズマCVD法による薄膜のシリコン窒化膜(SiN)などを用いる(図6(b))。
【0023】
次に、半導体基板201上にストッパー膜211を被覆するように、例えば、減圧プラズマCVD法による弗素添加シリコン酸化膜からなる第4の層間絶縁膜212を堆積させる。そして、第4の層間絶縁膜212上にフォトレジスト膜213が形成される。このフォトレジスト膜213は、配線溝を形成するようにパターニングされ、第4の層間絶縁膜212の側面を被覆するようにエッジカットされる。そして、リソグラフィとRIEなどのドライエッチングにより、第4の層間絶縁膜212に第1の接続配線210に達する第2の配線溝219を形成する。この時、パターン加工のマスクとなるフォトレジスト膜213のエッジカット領域は、フォトレジスト膜209のエッジカット領域から0.5mm外側の半導体基板201の終端部から3.5mmに設定しておく(図6(c))。
【0024】
次に、フォトレジスト膜213を除去後、第2の配線となる金属膜を半導体基板201上に堆積させる。この堆積方法としては、例えば、Cuの拡散防止膜であるチタン窒化膜(TiN)を10nmの厚さでスパッタリング法により堆積させ、次に、膜厚約100nmのCu膜を堆積させる。さらにスパッタリングCu膜の上に電気メッキ法によりCu膜を800nm程度堆積させる。この様に、金属膜は、TiN膜、スパッタリングCu膜及び電気メッキCu膜から構成されている。次に、CMP方法などにより、金属膜を構成するCu膜の平坦化を行って、第2の配線溝219内にのみCu膜を残置させる。第2の配線溝219内の金属膜は、第1の接続配線210と電気的に接続される第2の配線214を構成する。その後、Cuの絶縁膜への拡散を防止する拡散防止膜215を第2の配線214上を含んだ第4の層間絶縁膜212上の全面に堆積させる。この拡散防止膜215にはプラズマCVD法による薄膜のシリコン窒化膜(SiN)等を用いる(図7(a))。
次に、半導体基板201上に拡散防止膜215を被覆するように、例えば、減圧プラズマCVD法による弗素添加シリコン酸化膜からなる第5の層間絶縁膜216を堆積させる(図7(b))。
【0025】
以上の方法を繰り返すことにより、第3、第4、・・・の多層の配線が順次形成される。図8は、4層の配線層を例示した半導体基板の断面図である。半導体基板(ウェーハ)301上には各エッジカット部を有する第1の絶縁膜302、第2の絶縁膜304、第3の絶縁膜306、第4の絶縁膜308及び第5の絶縁膜310が積層されており、それぞれは第1の拡散防止膜303、第2の拡散防止膜305、第3の拡散防止膜307、第4の拡散防止膜309及び第5の拡散防止膜311により被覆されている。また、第1の絶縁膜302には半導体基板301と上層の配線を接続する第1の接続配線312が形成されている。第2の絶縁膜304には第1の配線314が形成されている。第3の絶縁膜306には第2の配線316及び第2の接続配線315が形成されている。第4の絶縁膜308には第3の配線317及び第3の接続配線318が形成されている。そして、第5の絶縁膜310には第4の配線320及び第4の接続配線319が形成されている。このように、本発明では、上層の絶縁膜は、下層の絶縁膜のエッジカット部を被覆するように形成されている。配線及び接続配線にはCuもしくはCu合金が用いられるが、例えば、第2の配線316及び第2の接続配線315の材料をアルミニウム(Al)にした場合、第3の絶縁膜306は、第2の絶縁膜304のエッジカット部を被覆する必要はないので、第3の絶縁膜306のエッジカット部が第2の絶縁膜304のエッジカット部より内側に形成しても良い(しかし、第3の絶縁膜は、第1の絶縁膜のエッジカット部を被覆するようにしなければならない)。
【0026】
以上、この実施例では、多層配線を形成する工程において、絶縁膜に配線溝もしくは接続孔をエッチング形成する際に、上層にいくほど絶縁膜エッチングに用いるフォトレジスト膜のエッジカット領域を外側にずらすこと及びCuなどの金属の絶縁膜中への拡散を阻止する拡散防止膜を前記絶縁膜の側壁上まで延在させることとを組み合わせることにより、半導体基板に多層配線を形成する工程中において、配線を構成する金属のトランジスタへの拡散を防止することができる。また、拡散防止膜は、絶縁膜の側壁まで延在しているので、拡散防止膜と絶縁膜とが剥がれることが少なく、両者間の接合力が向上する。
【0027】
【発明の効果】
本発明は、絶縁膜に配線溝又は接続孔もしくは配線溝及び接続孔をエッチング形成する際に、上層にいくほど絶縁膜エッチングに用いるフォトレジストのエッジカット領域を外側にずらすこと及び銅の拡散を防止する拡散防止膜を前記絶縁膜の側壁上まで延在させることとを組み合わせて絶縁膜を各層ごとに拡散防止膜で被覆するので、半導体基板に多層配線を形成する工程中において配線を構成する銅のトランジスタへの拡散を有効に防止することができる。また、拡散防止膜及び絶縁膜間の剥がれを少なくすることができる。
【図面の簡単な説明】
【図1】第1の実施例の製造工程断面図。
【図2】第1の実施例の製造工程断面図。
【図3】第1の実施例の製造工程断面図。
【図4】第1の実施例の半導体基板の平面図。
【図5】第2の実施例の製造工程断面図。
【図6】第2の実施例の製造工程断面図。
【図7】第2の実施例の製造工程断面図。
【図8】本発明の半導体基板の断面図。
【図9】従来の半導体装置の製造工程断面図。
【図10】従来の半導体装置の断面図。
【符号の説明】
1、101、201、301・・・半導体基板(ウェーハ)、
2、4、6、102、104、108、111、202、204、208、212、216、302、304、306、308、310・・・絶縁膜、
3、5、7、103、107、110、203、207、211、215、303、305、307、309、311・・・銅の拡散を防止する拡散防止膜、
8、105、114、205、209、213・・・フォトレジスト膜、
11・・・不純物拡散領域、 21、42・・・バリヤメタル層、
22、43・・・Cu膜、
41、113、115、217、219・・・配線溝、
106、109・・・金属膜(配線)、 116、218・・・接続孔、
206、314、316、318、320・・・配線
210、214、312、315、317、319・・・接続配線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device using a metal such as copper, which has a high diffusion rate in an insulating film such as copper and has an adverse effect on transistor characteristics, and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, large-scale integrated circuits (LSIs) formed by connecting a large number of transistors and resistors to an important part of a computer or communication device so as to form an electric circuit and being integrated on one chip are often used. Yes.
For this reason, the performance of the entire device is greatly influenced by the performance of the LSI alone. The performance improvement of a single LSI is realized by increasing the degree of integration, that is, by miniaturizing elements.
However, as a result of the miniaturization of devices and the miniaturization of wiring and multilayers, the following problems have become apparent. That is, signal delay due to the resistance of the wiring itself and the parasitic capacitance between the wirings (interline capacitance, interlayer capacitance, etc.) is a problem.
As a method of reducing the parasitic capacitance between wirings, there is a method of lowering the relative dielectric constant of the interlayer insulating film. However, there is a limit in reducing the relative dielectric constant of the material because of its physical properties. In view of this, a method is adopted in which the opposing area between the wirings is reduced while the relative dielectric constant of the interlayer insulating film is lowered, that is, the wiring film thickness is reduced.
According to this method, although the parasitic capacitance is reduced, an increase in wiring resistance due to a decrease in the wiring film thickness becomes a problem. Therefore, recently, instead of the conventionally used aluminum (Al) wiring, copper (Cu) wiring having a resistance value about 40% lower than that of conventional Al has come to be used.
[0003]
[Problems to be solved by the invention]
However, Cu has a high diffusion rate in an insulating film such as a silicon oxide film, and easily diffuses to the transistor, which adversely affects the transistor characteristics. For this reason, the present situation is that Cu wiring is wrapped with a barrier metal that prevents diffusion of Cu.
In general, a barrier metal has a higher resistance than Cu, and when the film thickness is large, the resistance of the wiring becomes high. Therefore, the barrier metal is generally often used as an extremely thin film. For this reason, an edge cut (insulating film or photoresist is formed on the entire surface of the wafer on the semiconductor substrate (wafer)), but a predetermined distance from the peripheral edge of the wafer is required to prevent unnecessary formation on the side surface and back surface of the wafer. Do not form an insulating film or photoresist on the edge-cut region (the edge of the edge-cut insulating film or photoresist is called the edge-cut portion). There is a problem that Cu diffuses into the insulating film. This is remarkable when the barrier metal layer is formed by sputtering, and the barrier metal layer formed by sputtering has the same film thickness per unit area, that is, the volume of the barrier metal layer is the same. This is because a shallow side wall such as a wiring groove can secure a sufficient film thickness for preventing diffusion, but a deep side wall such as an edge cut region cannot secure a sufficient film thickness.
[0004]
The prior art will be described with reference to FIGS.
On a
[0005]
Thereafter, the
During the manufacturing process of such a semiconductor device, a diffusion prevention film for preventing diffusion of Cu or the like is formed on the surface of each insulating film, but the edge cut region at the end thereof is not covered with the diffusion prevention film. Therefore, if the Cu process step is performed in this state, Cu may diffuse into the semiconductor substrate from the outer periphery of the semiconductor substrate, which may change the characteristics of the transistor formed on the semiconductor substrate (FIG. 9B). )reference).
As described above, the conventional edge cut region has a problem that Cu is diffused into the insulating film because the deep side wall portion only prevents the diffusion of Cu from the lateral direction of the edge cut region with only a thin barrier metal layer. ing.
[0006]
Further, on the
The present invention has been made under such circumstances, and prevents diffusion of a metal constituting a wiring into a transistor when etching a wiring groove or a connection hole in an insulating film in forming a multilayer wiring of a semiconductor device. Provided is a method of manufacturing a semiconductor device having an edge cut region of a photoresist having a structure that can be applied.
[0007]
[Means for Solving the Problems]
The present invention provides a method for forming a wiring groove or a connection hole or a wiring groove and a connection hole in an insulating film in an etching process in a multilayer wiring formation process having at least one metal wiring made of copper or a copper alloy of a semiconductor device. The insulating film is separated into each layer in combination with shifting the edge cut region of the photoresist used for the insulating film etching outward and extending the diffusion preventing film for preventing copper diffusion to the side wall of the insulating film. It is characterized by covering with a diffusion barrier film.
During the process of forming the multilayer wiring on the semiconductor substrate, it is possible to effectively prevent diffusion of copper constituting the wiring into the transistor. Further, peeling between the diffusion preventing film and the insulating film can be reduced.
[0008]
That is, the multilayer wiring structure of the present invention is a semiconductor substrate having a multilayer wiring structure in which metal wiring or metal connection wiring or metal wiring and metal connection wiring are embedded and a plurality of insulating films having edge cut regions are laminated. The edge cut region of the upper insulating film extends to the outside of the edge cut region of the lower insulating film, and at least one layer of the laminated insulating film is a metal made of copper or a copper alloy Wiring or metal connection wiring or metal wiring and metal connection wiring is embedded The surface of each layer of the laminated insulating film is covered with a diffusion preventing film that prevents the diffusion of copper including the side wall portion of the edge cut region. It is characterized by having.
The multilayer wiring structure of the present invention is a semiconductor substrate having a multilayer wiring structure in which metal wiring, metal connection wiring, or metal wiring and metal connection wiring are embedded, and a plurality of insulating films having edge cut regions are laminated. And at least one layer of the laminated insulating film is embedded with metal wiring made of copper or copper alloy, or metal connection wiring or metal wiring and metal connection wiring, and the metal wiring or metal made of copper or copper alloy. In the insulating film embedded with connection wiring or metal wiring and metal connection wiring, the edge cut region of the upper insulating film extends to the outside of the edge cut region of the lower insulating film. In addition, the surface of each layer of the laminated insulating film is covered with a diffusion preventing film that prevents diffusion of copper including the side wall portion of the edge cut region. It is characterized by that.
[0009]
The method for manufacturing a semiconductor device of the present invention includes a step of forming a lower insulating film having an edge cut region on a main surface of a semiconductor substrate, and forming a wiring groove or a connection hole or a wiring groove and a connection hole in the lower insulating film. Then, a step of embedding a lower layer metal wiring or a metal connection wiring or a metal wiring and a metal connection wiring in the wiring groove or connection hole or wiring groove and connection hole, and the lower layer so as to cover the side wall portion of the edge cut region Forming a lower diffusion preventive film on the insulating film; and an upper insulating film having an edge cut region on the first diffusion preventive film, wherein the edge cut region is an edge cut region of the lower insulating film. A step of forming so as to extend to the outside, and a predetermined pattern is formed on the upper insulating film, and the edge cut region is outside the edge cut region of the upper insulating film. Forming a photoresist film extending in a step, etching the upper insulating film using the photoresist film as a mask to form a wiring groove or a connection hole or a wiring groove and a connection hole, and the photoresist film And a step of depositing a metal film on the upper insulating film and inside the wiring groove or connection hole or wiring groove and connection hole, and embedded in the wiring groove or connection hole or wiring groove and connection hole. A step of removing the metal film other than the metal film to make the embedded metal film into an upper layer metal wiring or a metal connection wiring or a metal wiring and a metal connection wiring, and covering the side wall portion of the edge cut region Forming an upper diffusion prevention film on the upper insulating film, and an edge cut region of the upper insulating film is an edge cut region of the lower insulating film. It is characterized by configured to extend to the outside.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a first embodiment will be described with reference to FIGS.
1 to 3 are cross-sectional views of a manufacturing process for forming a multilayer wiring formed on a semiconductor substrate, and FIG. 4 is a plan view of the manufacturing process. In this embodiment, description of the element isolation formation step and the transistor formation step is omitted, and only the two-layer wiring in the multilayer wiring structure will be described. In the wiring formation, the formation of the Cu wiring by the dual damascene process will be described.
As shown in FIG. 1A, a CVD SiO film is formed on a
[0011]
Next, a first metal wiring is formed. For this purpose, first, an
[0012]
The
FIG. 4 illustrates a planar state of the semiconductor substrate. The
Next, using the patterned
[0013]
Next, after removing the
[0014]
Next, a third
[0015]
Next, after removing the
[0016]
Next, a fourth interlayer insulating film 111 made of, for example, a fluorine-added silicon oxide film is deposited by low pressure plasma CVD so as to cover the
By repeating the above method, third, fourth,... Multilayer wirings are sequentially formed.
As described above, in this embodiment, when the wiring groove or the wiring groove and the connection hole are formed by etching in the insulating film in the step of forming the multi-layer wiring, the edge cut region of the photoresist film used for the insulating film etching is formed in the upper layer. During the process of forming a multilayer wiring on the semiconductor substrate by combining the shifting to the outside and the extension of a diffusion preventing film that prevents diffusion of a metal such as Cu into the insulating film onto the side wall of the insulating film In this case, it is possible to prevent the metal constituting the wiring from diffusing into the transistor. Further, since the diffusion preventing film extends to the side wall of the insulating film, the diffusion preventing film and the insulating film are hardly peeled off, and the bonding force between them is improved.
[0017]
Next, a second embodiment will be described with reference to FIGS.
5 to 7 are sectional views of manufacturing steps for forming a multilayer wiring formed on a semiconductor substrate. In this embodiment, description of the element isolation formation step and the transistor formation step is omitted, and only the two-layer wiring in the multilayer wiring structure will be described. In this embodiment, a multilayer wiring having embedded Cu wiring by a single damascene process will be described.
As shown in FIG. 5A, on a
[0018]
Next, a first metal wiring is formed. For this purpose, first, an
[0019]
Next, a
Next, using the patterned
[0020]
Next, a metal film serving as a first wiring material is deposited in the
[0021]
Next, a third
[0022]
Next, after removing the
[0023]
Next, a fourth
[0024]
Next, after removing the
Next, a fifth
[0025]
By repeating the above method, third, fourth,... Multilayer wirings are sequentially formed. FIG. 8 is a cross-sectional view of a semiconductor substrate illustrating four wiring layers. A first insulating
[0026]
As described above, in this embodiment, in the step of forming the multilayer wiring, when the wiring groove or the connection hole is formed by etching in the insulating film, the edge cut region of the photoresist film used for the insulating film etching is shifted to the outer side as it goes upward. In the process of forming a multilayer wiring on a semiconductor substrate by combining the above and a diffusion prevention film for preventing diffusion of a metal such as Cu into the insulating film, the wiring is formed. Can be prevented from being diffused into the transistor. Further, since the diffusion preventing film extends to the side wall of the insulating film, the diffusion preventing film and the insulating film are hardly peeled off, and the bonding force between them is improved.
[0027]
【The invention's effect】
In the present invention, when etching a wiring groove or a connection hole or a wiring groove and a connection hole in the insulating film, the edge cut region of the photoresist used for the insulating film etching is shifted outward and the copper is diffused as it goes to the upper layer. The insulating film is covered with the diffusion preventing film for each layer in combination with extending the diffusion preventing film to the upper side wall of the insulating film, so that the wiring is formed in the process of forming the multilayer wiring on the semiconductor substrate. Diffusion into the copper transistor can be effectively prevented. Further, peeling between the diffusion preventing film and the insulating film can be reduced.
[Brief description of the drawings]
FIG. 1 is a sectional view of a manufacturing process according to a first embodiment.
FIG. 2 is a sectional view of a manufacturing process according to the first embodiment.
FIG. 3 is a sectional view of a manufacturing process according to the first embodiment.
FIG. 4 is a plan view of the semiconductor substrate of the first embodiment.
FIG. 5 is a cross-sectional view of a manufacturing process according to the second embodiment.
FIG. 6 is a sectional view of a manufacturing process according to the second embodiment.
7 is a cross-sectional view of a manufacturing process of the second embodiment. FIG.
FIG. 8 is a cross-sectional view of a semiconductor substrate of the present invention.
FIG. 9 is a cross-sectional view of a manufacturing process of a conventional semiconductor device.
FIG. 10 is a cross-sectional view of a conventional semiconductor device.
[Explanation of symbols]
1, 101, 201, 301 ... Semiconductor substrate (wafer),
2, 4, 6, 102, 104, 108, 111, 202, 204, 208, 212, 216, 302, 304, 306, 308, 310 ... insulating film,
3, 5, 7, 103, 107, 110, 203, 207, 211, 215, 303, 305, 307, 309, 311 ... Diffusion preventive film for preventing copper diffusion,
8, 105, 114, 205, 209, 213... Photoresist film,
11 ...
22, 43 ... Cu film,
41, 113, 115, 217, 219 ... wiring grooves,
106, 109 ... metal film (wiring), 116, 218 ... connection hole,
206, 314, 316, 318, 320 ... wiring
210, 214, 312, 315, 317, 319... Connection wiring.
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