JP4025114B2

JP4025114B2 - Semiconductor integrated circuit and IC card

Info

Publication number: JP4025114B2
Application number: JP2002129610A
Authority: JP
Inventors: 健嶋貫; 勝岩渕
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-05-01
Filing date: 2002-05-01
Publication date: 2007-12-19
Anticipated expiration: 2022-05-01
Also published as: JP2003324342A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力回路、出力回路又は入出力回路に対するＥＳＤ（静電放電：electro static discharge）保護回路等の半導体保護回路を有する半導体集積回路、特に、高周波によるＥＳＤ保護回路等の半導体保護回路の誤動作を解消する技術に関し、例えばアンテナコイルを有するＩＣカードに搭載するＩＣカード用データ処理装置（プロセッサやマイクロコンピュータ）などの半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体保護回路について記載された特開平５−２７５６２４号公報には、外部端子と電源端子とに通常時オフ状態を保つダミーＭＯＳトランジスタを接続した半導体保護回路において、前記ダミーＭＯＳトランジスタのゲート電極と前記電源端子との間に通常時オン状態にされる別のＭＯＳトランジスタを配置することが記載される。前記別のＭＯＳトランジスタは比較的大きなオン抵抗を有しているから、前記外部端子の電位が静電気により急激に変化しても、その電位変化はダミーＭＯＳトランジスタのドレインとゲートとの容量カップリングによりゲート電位もドレイン電位の変化に追従して変化するようになる。これにより、ダミーＭＯＳトランジスタのドレインとゲート間の電位差が緩和される。したがって、ダミーＭＯＳトランジスタのドレイン・基板間の接合がブレークダウンする前に、ダミーＭＯＳトランジスタのゲート絶縁膜が静電破壊する事態を防止することができる。
【０００３】
その他に保護回路について記載された特開平９−２９８８３５号公報及び特開平１１−１３５７２３号公報には直列接続されたＭＯＳトランジスタによって保護回路を構成することが記載される。
【０００４】
【発明が解決しようとする課題】
本発明者は、特開平５−２７５６２４号公報に記載の技術において、外部端子に高周波ノイズが与えられると半導体保護回路に誤動作を生ずることを見出した。即ち、前記別のＭＯＳトランジスタのオン抵抗値と前記ダミーＭＯＳトランジスタのドレイン・ゲート間のカップリング容量値との関係により、外部端子に印加される数百メガヘルツの高周波ノイズが、ダミーＭＯＳトランジスタのゲート電圧を上昇させて、これによって、通常時オフ状態のダミーＭＯＳトランジスタがオン状態になって、外部端子の電位を不所望にクランプしてしまう。このクランプ現象により、外部端子を介する入出力信号に誤りを生じてしまう。係るクランプ現象は、非接触インタフェース用のアンテナコイルを有するＩＣカードに搭載するＩＣカード用マイクロコンピュータ、更には携帯電話機などに搭載する通信ＬＳＩやデータプロセッサに生ずる可能性がある。
【０００５】
本発明の目的は、高周波ノイズによる半導体保護回路の誤動作を防止する技術を提供することにある。
【０００６】
本発明の別の目的は、外部端子を介する入出力信号に誤りを生じさせることのない半導体保護回路を搭載した半導体集積回路を提供することにある。
【０００７】
本発明の更に別の目的は、搭載する半導体集積回路に関し高周波ノイズ耐性の強いＩＣカードを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
本発明に係る半導体集積回路は外部インタフェース端子、電源端子、半導体保護回路、及び前記半導体保護回路に結合された入力回路を有する。
【００１１】
本発明の第１の観点による半導体保護回路は、外部インタフェース端子（２）と電源端子（ＧＮＤ，ＶＤＤ）とに接続された直列接続形態の第１保護ＭＯＳトランジスタ（ＭＮ１，ＭＰ１）及び第２保護ＭＯＳトランジスタ（ＭＮ３，ＭＰ３）と、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１制御ＭＯＳトランジスタ（ＭＮ２，ＭＰ２）と、前記第２保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第２保護ＭＯＳトランジスタをオフ状態にする第２制御ＭＯＳトランジスタ（ＭＮ４，ＭＰ４）と、を有して成る。
【００１２】
前記第１及び第２制御ＭＯＳトランジスタは、例えば、前記第１保護ＭＯＳトランジスタ及び第２保護ＭＯＳトランジスタと導電型が等しく、それらよりもオン抵抗の大きなＭＯＳトランジスタによって構成される。
【００１３】
上記した手段によれば、ドレインが外部インタフェース端子に結合する第１保護ＭＯＳトランジスタ及び第１制御ＭＯＳトランジスタは従来と同様に機能し、その第１制御ＭＯＳトランジスタのオン抵抗値と前記第１保護ＭＯＳトランジスタのドレイン・ゲート間のカップリング容量値との関係により、外部インタフェース端子に高周波ノイズが印加されると第１保護ＭＯＳトランジスタのゲート電圧が上昇し、これによって、通常時オフ状態にされるべき第１保護ＭＯＳトランジスタがオン状態になるお虞は依然としてある。この点は従来技術と同じであるが、第１保護ＭＯＳトランジスタに直列接続する第２保護ＭＯＳトランジスタのゲートにはそのドレイン・ゲート間のカップリング容量を通して高周波ノイズが伝達され難い。第２保護ＭＯＳトランジスタのドレインは直接外部インタフェース端子に結合されていないからである。したがって、外部インタフェース端子に高周波ノイズを受けても第２保護ＭＯＳトランジスタは容易にターン・オンし難く、外部インタフェース端子の電位が不所望に電源電圧若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００１４】
前記第１制御ＭＯＳトランジスタ及び第２制御ＭＯＳトランジスタは第１保護ＭＯＳトランジスタ及び第２保護ＭＯＳトランジスタのゲートから見て高抵抗手段として機能する。この観点より、前記第１制御ＭＯＳトランジスタは、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１インバータ（ＩＶ１）に、前記第２制御ＭＯＳトランジスタは、前記第２保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第２保護ＭＯＳトランジスタをオフ状態にする第２インバータ（ＩＶ２）に変更可能である。
【００１５】
本発明の第２の観点による半導体保護回路は、外部インタフェース端子（２）と電源端子（ＧＮＤ，ＶＤＤ）とに接続された第１保護ＭＯＳトランジスタ（ＭＮ１，ＭＰ１）と、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１制御ＭＯＳトランジスタ（ＭＮ２，ＭＰ２）と、前記第１ＭＯＳトランジスタのゲート電極と電源端子とに接続された第１容量素子（Ｃ３，Ｃ４）と、を有して成る。
【００１６】
上記した手段によれば、第１容量素子と前記第１保護ＭＯＳトランジスタのドレイン・ゲート間のカップリング容量との直列回路はローパスフィルタとして機能され、第１容量素子の容量値は、前記第１保護ＭＯＳトランジスタのドレイン・ゲート間のカップリング容量値よりも大きく、その差に応じて、前記外部インタフェース端子の電圧レベルに対して第１保護ＭＯＳトランジスタのゲート電圧は低くされ、外部インタフェース端子に高周波ノイズを受けても第１保護ＭＯＳトランジスタは容易にターン・オンし難く、外部インタフェース端子の電位が不所望に電源電圧若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００１７】
上記同様に、前記第１制御ＭＯＳトランジスタは、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１インバータに変更可能である。
【００１８】
前記第１容量素子は、例えばＭＯＳ容量素子、或は、２層のポリシリコン層を利用した層間容量素子で構成してよい。この層間容量素子の採用は、例えば、２層のポリシリコン層を利用したフローティングゲートとコントロールゲートを有する不揮発性メモリセルが形成された電気的に消去及び書き込み可能な不揮発性メモリを備えた半導体集積回路に対して有利である。層間容量素子のためだけに２層のポリシリコンプロセスを採用するような不経済を生じない。このような半導体集積回路は、例えば、前記不揮発性メモリのアクセス制御が可能なデータ処理ユニットを有してよい。データ処理ユニットは、不揮発性メモリコントローラやＣＰＵ等である。
【００１９】
本発明の第３の観点による半導体保護回路は、外部インタフェース端子と電源端子とに接続された直列接続形態の第１保護ＭＯＳトランジスタ及び第２保護ＭＯＳトランジスタと、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１制御ＭＯＳトランジスタ（又は第１インバータ）と、前記第２保護ＭＯＳトランジスタのゲート電極と電源端子とに接続された通常時に前記第２保護ＭＯＳトランジスタをオフ状態にする第２制御ＭＯＳトランジスタ（又は第２インバータ）と、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続された第１容量素子と、を有して成る。要するに、第１及び第２の観点による手段の双方を採用する。
【００２０】
前記外部インタフェース端子は、ディジタル入出力端子、ディジタル入力端子、ディジタル出力端子、アナログ入力端子、又はアナログ出力端子である。
【００２１】
高周波ノイズによって外部インタフェース端子のレベルが不所望にクランプされるのを抑制することができる上記半導体集積回路（１２）は、非接触インタフェース用のアンテナコイル（１４）と共に、カード基板（１１）に搭載して成るＩＣカード（１０）に最適である。
【００２２】
【発明の実施の形態】
図１には本発明に係る半導体集積回路が有する半導体保護回路（以下、ＥＳＤ（静電放電：electro static discharge）保護回路という）が例示される。同図に示されるＥＳＤ保護回路１は、外部インタフェース端子の一つであるディジタル入出力端子２に接続された入力バッファ３と出力バッファドライバ４に対応して設けられる。
【００２３】
前記出力バッファドライバ４は、高電位電源端子である電源端子ＶＤＤ（電源電圧ＶＤＤとも称する）とディジタル入出端子２との間にそのソース・ドレイン経路が直列接続されたハイレベル出力用のｐチャネル型出力ＭＯＳトランジスタＭＰ５と、低電位電源端子である回路の接地端子ＧＮＤ（接地電圧ＧＮＤとも称する）ディジタル入出端子２との間にそのソース・ドレイン経路が直列接続されたローレベル出力用のｎチャネル型出力ＭＯＳトランジスタＭＮ５とによって、出力段ＣＭＯＳインバータを構成している。尚、本明細書においてＭＯＳトランジスタとは絶縁ゲート型の電界効果トランジスタを広く総称する。
【００２４】
前記入力バッファ３は、たとえば、ｎチャネル型入力ＭＯＳトランジスタ及びｐチャネル型入力ＭＯＳトランジスタを含む。前記ｎチャネル型入力ＭＯＳトランジスタはディジタル入出力端子２に結合されたゲート電極を有し、前記ｐチャネル型入力ＭＯＳトランジスタはディジタル入出力端子２に結合されたゲート電極を有し、ｎチャネル型入力ＭＯＳトランジスタ及びｐチャネル型入力ＭＯＳトランジスタのそれぞれのソース・ドレイン経路は、電源端子ＶＤＤと接地端子ＧＮＤとの間に直列の結合される。
【００２５】
ＥＳＤ保護回路１は、低電位電源端子である回路の接地端子ＧＮＤとディジタル入出力端子２との間に負の高電圧に対する負極性の静電保護回路が形成され、電源端子ＶＤＤとディジタル入出力端子２との間に正の高電圧に対する正極性の静電保護回路が形成され、双方の保護回路はＭＯＳトランジスタの導電型が相違されるだけで回路形式は同一である。
【００２６】
負極性の静電保護回路は、ディジタル入出力端子２と接地端子ＧＮＤとの間にそのソース・ドレイン経路が直列接続されたｎチャネル型の第１保護ＭＯＳトランジスタＭＮ１及び第２保護ＭＯＳトランジスタＭＮ３と、前記保護ＭＯＳトランジスタＭＮ１のゲート電極と接地端子ＧＮＤとの間にそのソース・ドレイン経路が接続され通常時に前記保護ＭＯＳトランジスタＭＮ１をオフ状態にするｎチャネル型制御ＭＯＳトランジスタＭＮ２と、前記保護ＭＯＳトランジスタＭＮ３のゲート電極と接地端子ＧＮＤとの間にそのソース・ドレイン経路が接続され通常時に前記保護ＭＯＳトランジスタＭＮ３をオフ状態にするｎチャネル型制御ＭＯＳトランジスタＭＮ４を有する。前記制御ＭＯＳトランジスタＭＮ２，ＭＮ４は前記保護ＭＯＳトランジスタＭＮ１，ＭＮ３より大きなオン抵抗を有する高抵抗手段を構成する。
【００２７】
正極性の静電保護回路は、ｐチャネル型の保護ＭＯＳトランジスタＭＰ１，ＭＰ３及び制御ＭＯＳトランジスタＭＰ２，ＭＰ４により同様の回路接続で構成される。前記制御ＭＯＳトランジスタＭＰ２，ＭＰ４は前記保護ＭＯＳトランジスタＭＰ１，ＭＰ３より大きなオン抵抗を有する高抵抗手段を構成する。
【００２８】
前記ＥＳＤ保護回路はディジタル入出力端子２に静電気放電などにより不所望な高電圧が印加されない通常時（以下単に通常時とも称する）において、保護ＭＯＳトランジスタＭＰ１，ＭＰ３は制御ＭＯＳトランジスタＭＰ２，ＭＰ４を介してゲートに電源電圧ＶＤＤが供給されてオフ状態にされ、保護ＭＮ１，ＭＮ３は制御ＭＯＳトランジスタＭＮ２，ＭＮ４を介してゲートに接地電圧ＧＮＤが供給されてオフ状態にされる。
【００２９】
前記ディジタル入出力端子２に静電気放電などにより不所望な負の高電圧が印加されると、保護ＭＯＳトランジスタＭＮ１のドレイン・基板間の接合がブレークダウンして電流が基板に流れ、入力バッファ３の入力トランジスタ、たとえば、ｎチャネル型入力ＭＯＳトランジスタ及びｐチャネル型入力ＭＯＳトランジスタを含む入力バッファ３のｎチャネル型入力ＭＯＳトランジスタのゲート絶縁膜の静電破壊が回避される。また、前記保護ＭＯＳトランジスタＭＮ１のゲート・ドレイン間には寄生容量としてカップリング容量Ｃ１が存在し、前記制御ＭＯＳトランジスタＭＮ２のオン抵抗が高抵抗であることにより、保護ＭＯＳトランジスタＭＮ１のゲート電位は前記カップリング容量Ｃ１で容量結合されるドレイン電位の変化、即ちディジタル入出力端子２の高電圧の電位変化に追従して変化するようになる。これにより、保護ＭＯＳトランジスタＭＮ１のドレイン・ゲート間の電位差が緩和される。したがって、保護ＭＯＳトランジスタＭＮ１のドレイン・基板間の接合がブレークダウンする前に、当該保護ＭＯＳトランジスタＭＮ１のゲート絶縁膜が静電破壊する事態を防止することができる。
【００３０】
前記ディジタル入出力端子２に静電気放電などにより不所望な正の高電圧が印加される場合には、保護ＭＯＳトランジスタＭＰ１のドレイン・基板間の接合がブレークダウンして電流が基板に流れ、入力バッファ３の入力トランジスタ、たとえば、ｎチャネル型入力ＭＯＳトランジスタ及びｐチャネル型入力ＭＯＳトランジスタを含む入力バッファ３のｐチャネル型入力ＭＯＳトランジスタのゲート絶縁膜の静電破壊が回避される。そして、上記同様に、カップリング容量Ｃ２と高オン抵抗の制御ＭＯＳトランジスタＭＰ２との作用によって、保護ＭＯＳトランジスタＭＰ１のドレイン・基板間の接合がブレークダウンする前に、当該保護ＭＯＳトランジスタＭＰ１のゲート絶縁膜が静電破壊する事態を防止することができる。
【００３１】
通常時に前記ディジタル入出力端子２に４００〜９００メガヘルツのような高周波ノイズが印加されると、前記制御ＭＯＳトランジスタＭＮ２のオン抵抗値と前記カップリング容量Ｃ１の値との関係により、前記保護ＭＯＳトランジスタＭＮ１のゲート電圧が上昇し、通常時オフ状態にされるべき前記保護ＭＯＳトランジスタＭＮ１がオン状態になる虞がある。図２に例示されるように、前記保護ＭＯＳトランジスタＭＮ１に直列接続する前記保護ＭＯＳトランジスタＭＮ３が存在しなければ、通常時オフ状態にされるべき前記保護ＭＯＳトランジスタＭＮ１がオン状態になると、ディジタル入出力端子２の電位が不所望に接地電圧ＧＮＤ若しくはその近傍電圧にクランプされることになる。これに対し、図１の構成では、前記保護ＭＯＳトランジスタＭＮ１に前記保護ＭＯＳトランジスタＭＮ３が直列接続され、当該ＭＯＳトランジスタＭＮ３のゲートにはそのドレイン・ゲート間のカップリング容量を通して高周波ノイズが伝達され難い。保護ＭＯＳトランジスタＭＮ３のドレインは直接ディジタル入出力端子２に結合されていないからである。したがって、ディジタル入出力端子２に高周波ノイズを受けても前記保護ＭＯＳトランジスタＭＮ３は容易にターン・オンし難く、これにより、ディジタル入出力端子２の電位が不所望に接地電圧ＧＮＤ若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００３２】
尚、高周波ノイズにより前記カップリング容量Ｃ２を通して保護ＭＯＳトランジスタＭＰ１のゲート電位が電源電圧ＶＤＤから低くなる方向に変化されることがあるような環境を想定する場合にも、上記同様にＭＯＳトランジスタＭＰ１に直列配置されたＭＯＳトランジスタＭＰ３が配置されているから、そのような高周波ノイズをディジタル入力端子２が受けても前記ＭＯＳトランジスタＭＰ３は容易にターン・オンし難く、これにより、ディジタル入出力端子２の電位が不所望に電源電圧ＶＤＤ若しくはその近傍電圧にクランプされる事態も抑制可能である。
【００３３】
図３には図１のＥＳＤ保護回路を採用した半導体集積回路を搭載したＩＣカードが例示される。
【００３４】
ＩＣカード１０は、プラスチックのカード基板１１に、例えばパッケージングされ或いはベアチップの状態よされた半導体集積回路１２と、これに電気的に接続された変復調回路１３及びアンテナコイル１４と、接触端子１５とが組み込まれている。カード基板１１は、例えば縦が５４ｍｍ程度、横が８５ｍｍ程度、厚さが０．２５〜０．８ｍｍ程度の寸法とされる。
【００３５】
前記半導体集積回路１２は、例えばＣＭＯＳ集積回路製造技術などにより単結晶シリコンのような１個の半導体基板（半導体チップ）に形成され、インタフェース回路２１、命令を解読して実行するＣＰＵ（Central Processing Unit）２２、前記ＣＰＵ２２の動作プログラムなどを保有するＲＯＭ（Read Only Memory）２３、前記ＣＰＵ２２のワーク領域等に利用されるＲＡＭ（Random Access Memory）２４、前記ＣＰＵ２２の動作プログラムやデータを記憶する電気的に書き換え可能な不揮発性メモリであるフラッシュメモリ２５、及びＤＳＰ（Digital Signal Processing Unit）等の演算ユニット２６を有する。前記フラッシュメモリ２５の代わりに電気的に書き換え可能なＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）等を採用してもよい。
【００３６】
半導体集積回路１２とその外部装置とのデータ転送は、ＣＰＵ２２がその動作プログラムを実行することにより、インタフェース回路２１を通じて、非接触式の場合は変復調回路１３を介したアンテナコイル１４からの電波により行われ、接触式の場合は接触端子１５の接触により電気的に行われる。
【００３７】
前記ＥＳＤ保護回路１及びディジタルはインタフェース回路２１に適用される。半導体集積回路１２は、そのチップ周辺に配置されたディジタル入出力端子２にアンテナコイル１４から放射される電波による前記高周波ノイズが入力され易い環境にある。このとき、前述の如く、ＥＳＤ保護回路１はディジタル入出力端子２の電位が高周波ノイズにより不所望にクランプされる事態を抑制することができるようになっているので、誤動作防止という点でＩＣカードに高い信頼性を保証することができる。
【００３８】
図４には本発明に係る半導体集積回路が有するＥＳＤ保護回路の第２の例が示される。同図に示されるＥＳＤ保護回路１Ａは、前記と同様に、外部インタフェース端子の一つであるディジタル入出力端子２に接続された入力バッファ３と出力バッファドライバ４に対応して設けられる。
【００３９】
ＥＳＤ保護回路１Ａは、前記ＥＳＤ保護回路１に対し、ＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４を廃止し、その代わりに、前記保護ＭＯＳトランジスタＭＮ１のゲート電極と接地端子ＧＮＤとに接続された第１容量素子Ｃ３と、前記保護ＭＯＳトランジスタＭＰ１のゲート電極と電源電圧ＶＤＤとに接続された第１容量素子Ｃ４と、を設ける。
【００４０】
通常時におけるトランジスタＭＰ１，ＭＮ１のカットオフ機能、そして、静電気放電などによる高電圧印時の保護機能は第１の例と同じであるからその詳細な説明は省略する。
【００４１】
高周波ノイズに対しては以下のように作用する。例えば前記第１容量素子Ｃ３と前記第１保護ＭＯＳトランジスタＭＮ１のドレイン・ゲート間のカップリング容量Ｃ１との直列回路はローパスフィルタとして機能され、第１容量素子Ｃ３の容量値は、前記第１保護ＭＯＳトランジスタＭＮ１のドレイン・ゲート間のカップリング容量Ｃ１の値よりも大きく、その差に応じて、前記ディジタル入出力端子２の電圧レベル（Ｖｉｎ）に対して第１保護ＭＯＳトランジスタＭＮ１のゲート電圧（Ｖｇ）は低くされる。制御ＭＯＳトランジスタＭＮ２のオン抵抗値を無限大と仮定すれば、Ｖｇ＝Ｖｉｎ×（Ｃ１／（Ｃ１＋Ｃ３））となる。容量素子Ｃ１が２ピコファラッド、容量素子Ｃ３が６ピコファラッドとすると、電圧ＶｇをＶｉｎの１／４にすることができる。これにより、ディジタル入出力端子２に高周波ノイズを受けても第１保護ＭＯＳトランジスタＭＮ１は容易にターン・オンし難く、ディジタル入出力端子２の電位が不所望に接地電圧ＧＮＤ若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００４２】
尚、高周波ノイズにより前記カップリング容量Ｃ２を通して保護ＭＯＳトランジスタＭＰ１のゲート電位が電源電圧ＶＤＤから低くなる方向に変化されることがあるような環境を想定する場合にも、容量素子Ｃ４が配置されているから、そのような高周波ノイズをディジタル入力端子２が受けても前記ＭＯＳトランジスタＭＰ３１は容易にターン・オンし難く、これにより、ディジタル入出力端子２の電位が不所望に電源電圧ＶＤＤ若しくはその近傍電圧にクランプされる事態も抑制可能である。
【００４３】
前記容量素子Ｃ３，Ｃ４は、例えばＭＯＳ容量素子で構成してよい。図５にはＭＯＳ容量素子を回路記号で示す。容量素子Ｃ３はｎチャネル型ＭＯＳトランジスタのソース、ドレイン及び固有のウェル領域（基体ゲート）を接地端子ＧＮＤに、ゲート電極をＭＯＳトランジスタＭＮ１のゲートに接続して構成される。容量素子Ｃ４はｐチャネル型ＭＯＳトランジスタのソース、ドレイン及び固有のウェル領域（基体ゲート）を電源端子ＶＤＤに、ゲート電極をＭＯＳトランジスタＭＰ１のゲートに接続して構成される。また、前記容量素子Ｃ３，Ｃ４は、２層のポリシリコン層を利用した層間容量素子で構成することも可能である。
【００４４】
図６には前記容量素子Ｃ３，Ｃ４にＭＯＳ容量素子を用いて図４の回路を構成したときの平面的なレイアウト構成が例示される。同図においてＬで示される領域は素子分離領域で囲まれた半導体領域、ＳＧで示される領域のパターンはポリシリコン膜（ｐｏｌｙＳｉ（２））とタングステンシリサイド膜（ＷＳｉ）が積層された第２層目ポリシリコン層、ＣＮＴで示される領域の記号は図示を省略する金属配線層とのコンタクト部、一点鎖線で示される領域ｎＷＥＬは、ｐ型半導体領域の中に形成されたｎ型ウェル領域を示す。図７には図６のＢ−Ｂ’断面とＡ−Ａ’断面が示される。同図においてＭＴＬは金属配線、ＴＥＯＳ−ＳｉＯ_２は層間絶縁膜である。
【００４５】
図８には前記容量素子Ｃ３，Ｃ４に層間容量素子を用いて図４の回路を構成したときの平面的なレイアウト構成が例示される。同図においてＦＧで示される領域のパターンはポリシリコン膜（ｐｏｌｙＳｉ（１））から成る第１層目ポリシリコン層である。その他のパターンは図６と同じである。図９には図８のＢ−Ｂ’断面とＡ−Ａ’断面が示される。
【００４６】
図９に詳細な縦断面で例示されるように、層間容量素子Ｃ３は、酸化シリコン膜（ＳｉＯ_２）の上に、下から、一方の容量電極を構成する第１層目ポリシリコン膜（ｐｏｌｙＳｉ（１））、絶縁膜としてのシリコンナイトライド膜（ＳｉＮ）、他方の容量電極を構成する第２層目ポリシリコン膜（ｐｏｌｙＳｉ（２））、タングステンシリサイド膜（ＷＳｉ）及び金属配線ＭＴＬとの層間絶縁膜として、高温生成酸化シリコン膜（ＴＥＯＳ−ＳｉＯ_２）が順次積層されて構成される。
【００４７】
前記層間容量素子を構成する第１層目ポリシリコン膜（ｐｏｌｙＳｉ（１））と第２層目ポリシリコン膜（ｐｏｌｙＳｉ（２））は図３で説明したオンチップのフラッシュメモリ２５が２層のポリシリコン層を利用したフローティングゲートとコントロールゲートを有する不揮発性メモリセルを採用している場合には、そのフローティングゲートとコントロールゲートを構成するポリシリコン層を用いて構成すればよい。Ｃ３，Ｃ４を層間容量素子で構成するのにそれ専用のポリシリコン層形成プロセスを特別に追加する不経済を回避することができる。半導体集積回路に１層ポリシリコンプロセスを採用する場合、経済的な観点よりすれば、容量素子Ｃ３，Ｃ４をＭＯＳ容量素子で構成するのが得策と考えられる。図１０にはそのような不揮発性メモリセル（フラッシュメモリセル）の縦断面構造が例示される。同図に示される不揮発性メモリセルは、メモリセル形成ウェル領域にソース３０、ドレイン３１及びその間のチャネル領域３２を有し、チャネル領域３２の上に、ゲート酸化膜３３、第１層目ポリシリコン膜（ｐｏｌｙＳｉ（１））から成るフローティングゲート３４、層間絶縁膜３５、及び第２層目ポリシリコン膜（ｐｏｌｙＳｉ（２））から成るコントロールゲート３６が積層されて成る。
【００４８】
図１１には本発明に係る半導体集積回路が有するＥＳＤ保護回路の第３の例が示される。同図に示されるＥＳＤ保護回路１Ｂは、図１の構成に図４の構成を付加した構成を有する。この例では更に、ＭＯＳトランジスタＭＮ４のゲートと接地端子ＧＮＤとに容量素子Ｃ５を設け、ＭＯＳトランジスタＭＰ４のゲートと電源端子ＶＤＤとに容量素子Ｃ６を設け、高周波ノイズに対して最大限の対策を講じている。
【００４９】
図１２には本発明に係る半導体集積回路が有するＥＳＤ保護回路の第４の例が示される。同図に示されるＥＳＤ保護回路１Ｃはアナログ入力端子２Ａとアナログ回路例えば逐次比較型のＡ／Ｄ変換回路４０との間に適用される。アナログ入力端子２Ａはチャネルセレクタ４１を介してアナログコンパレータ４２の比較入力端子に接続される。アナログコンパレータ４２の参照入力端子には局部Ｄ／Ａ変換回路４３から比較データが供給される。特に図示はしないが、外部インタフェース端子は、ディジタル入出力端子、アナログ入力端子の他に、ディジタル入力端子、ディジタル出力端子、又はアナログ出力端子であってもよい。
【００５０】
図１３には本発明に係る半導体集積回路が有するＥＳＤ保護回路の第５の例が示される。同図に示されるＥＳＤ保護回路１Ｄはディジタル入力端子２と入力バッファ３との間に適用される。更に、通常時に前記ＭＯＳトランジスタＭＮ１，ＭＰ１をオフ状態にするために前記制御ＭＯＳトランジスタＭＮ２，ＭＰ２の代わりにＣＭＯＳインバータＩＶ１，ＩＶ２を採用した。ＣＭＯＳインバータＩＶ１，ＩＶ２はＭＯＳトランジスタＭＮ１，ＭＰ１のゲートから見れば高抵抗手段を構成し、端子２に高電圧が印加されたときに、制御ＭＯＳトランジスタＭＮ２，ＭＰ２と同様に保護ＭＯＳトランジスタＭＮ１，ＭＰ１のゲート破壊を抑止する。更に前記容量素子Ｃ３，Ｃ４を設けてあるから、端子２に印加される高周波ノイズによる当該端子２のクランプ状態も抑制することができる。
【００５１】
特に図示はしないが、前記制御ＭＯＳトランジスタＭＮ２，ＭＰ２の代わりにＣＭＯＳインバータＩＶ１，ＩＶ２を採用する構成は、図１，図４、図１１及び図１２の例にも適用することが可能である。
【００５２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば層間容量素子の絶縁膜はＳｉＮに限定されず、第２ポリシリコン層はポリサイドに限定されず、適宜変更可能である。
【００５３】
本発明はＩＣカード用のマイクロコンピュータに適用される場合に限定されず、機器組み込み用途のマイクロコンピュータ、システムオンチップのシステムＬし等、種々の半導体集積回路に広く適用することができる。
【００５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５５】
すなわち、外部インタフェース端子に高周波ノイズを受けても、第１保護ＭＯＳトランジスタに直列接続された第２保護ＭＯＳトランジスタは容易にターン・オンし難く、外部インタフェース端子の電位が不所望に電源電圧若しくはその近傍電圧にクランプされる事態を抑制することができる。また、第１容量素子と前記第１保護ＭＯＳトランジスタのドレイン・ゲート間のカップリング容量との直列回路がローパスフィルタとして機能され、外部インタフェース端子の電圧レベルに対して第１保護ＭＯＳトランジスタのゲート電圧を低くするから、外部インタフェース端子に高周波ノイズを受けても第１保護ＭＯＳトランジスタは容易にターン・オンし難く、外部インタフェース端子の電位が不所望に電源電圧若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００５６】
したがって、通常時に高周波ノイズによるＥＳＤ保護回路の誤動作を防止することができる。また、外部端子を介する入出力信号に誤りを生じさせることを抑制することができる。そして、搭載する半導体集積回路に関し高周波ノイズ耐性の強いＩＣカードを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第１の例を示す回路図である。
【図２】図１に対して保護ＭＯＳトランジスタを１段設けた従来形式のＥＳＤ保護回路を例示する回路図である。
【図３】図１のＥＳＤ保護回路を採用した半導体集積回路を搭載したＩＣカードを例示するブロック図である。
【図４】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第２の例を示す回路である。
【図５】図４のＥＳＤ保護回路の容量素子に適用するＭＯＳ容量素子を回路記号で示す説明図である。
【図６】図４のＥＳＤ保護回路の容量素子に適用するＭＯＳ容量素子の平面的なレイアウト構成を例示する平面図である。
【図７】図６のＢ−Ｂ’断面とＡ−Ａ’断面を例示する縦断面図である。
【図８】図４のＥＳＤ保護回路の容量素子に適用する層間容量素子の平面的なレイアウト構成を例示する平面図である。
【図９】図８のＢ−Ｂ’断面とＡ−Ａ’断面を例示する縦断面図である。
【図１０】２層ポリシリコンプロセスで形成される不揮発性メモリセルのデバイス構造を例示する縦断面図である。
【図１１】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第３の例を示す回路図である。
【図１２】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第４の例を示す回路図である。
【図１３】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第５の例を示す回路図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ、１ＤＥＳＤ保護回路
２ディジタル入出力端子
２Ａアナログ入力端子
３入力バッファ
４出力バッファドライバ
ＭＮ１、ＭＰ１第１保護ＭＯＳトランジスタ
ＭＮ３、ＭＰ３第２保護ＭＯＳトランジスタ
ＭＮ２、ＭＰ２第１制御ＭＯＳトランジスタ
ＭＮ４，ＭＰ４第２制御ＭＯＳトランジスタ
Ｃ１、Ｃ２カップリング容量（寄生容量）
Ｃ３，Ｃ４容量素子
１０ＩＣカード
１２半導体集積回路
１４アンテナコイル
２１インタフェース回路
２２ＣＰＵ
２５フラッシュメモリ
３４フローティングゲート
３６コントロールゲート
ＦＧ第１層目ポリシリコン層
ＳＧ第２層目ポリシリコン層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having a semiconductor protection circuit such as an ESD (electro static discharge) protection circuit for an input circuit, an output circuit, or an input / output circuit, and more particularly to a semiconductor protection circuit such as a high-frequency ESD protection circuit. The present invention relates to a technique for eliminating malfunctions, for example, a technique effective when applied to a semiconductor integrated circuit device such as an IC card data processing device (processor or microcomputer) mounted on an IC card having an antenna coil.
[0002]
[Prior art]
Japanese Patent Laid-Open No. 5-275624 describing a semiconductor protection circuit includes a dummy MOS transistor in which a dummy MOS transistor that is normally kept off is connected to an external terminal and a power supply terminal. It is described that another MOS transistor which is normally turned on is arranged between the power supply terminal. Since the other MOS transistor has a relatively large on-resistance, even if the potential of the external terminal changes abruptly due to static electricity, the potential change is caused by capacitive coupling between the drain and the gate of the dummy MOS transistor. The gate potential also changes following the change in the drain potential. Thereby, the potential difference between the drain and gate of the dummy MOS transistor is relaxed. Accordingly, it is possible to prevent the gate insulating film of the dummy MOS transistor from being electrostatically broken before the junction between the drain and the substrate of the dummy MOS transistor breaks down.
[0003]
In addition, JP-A-9-298835 and JP-A-11-135723, which describe protection circuits, describe that a protection circuit is configured by MOS transistors connected in series.
[0004]
[Problems to be solved by the invention]
The inventor has found that in the technique described in Japanese Patent Application Laid-Open No. 5-275624, if a high frequency noise is applied to an external terminal, a malfunction occurs in the semiconductor protection circuit. That is, the high frequency noise of several hundred megahertz applied to the external terminal is caused by the relationship between the on-resistance value of the other MOS transistor and the coupling capacitance value between the drain and gate of the dummy MOS transistor. By raising the voltage, the normally-off dummy MOS transistor is turned on, and the potential of the external terminal is undesirably clamped. Due to this clamping phenomenon, an error occurs in the input / output signal via the external terminal. Such a clamping phenomenon may occur in an IC card microcomputer mounted on an IC card having an antenna coil for a non-contact interface, and further in a communication LSI or data processor mounted on a mobile phone or the like.
[0005]
An object of the present invention is to provide a technique for preventing malfunction of a semiconductor protection circuit due to high frequency noise.
[0006]
Another object of the present invention is to provide a semiconductor integrated circuit equipped with a semiconductor protection circuit that does not cause an error in an input / output signal via an external terminal.
[0007]
Still another object of the present invention is to provide an IC card having high resistance to high frequency noise with respect to a semiconductor integrated circuit to be mounted.
[0008]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0009]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0010]
The semiconductor integrated circuit according to the present invention includes an external interface terminal, a power supply terminal, a semiconductor protection circuit, and an input circuit coupled to the semiconductor protection circuit.
[0011]
A semiconductor protection circuit according to a first aspect of the present invention includes a first protection MOS transistor (MN1, MP1) in a serial connection configuration connected to an external interface terminal (2) and a power supply terminal (GND, VDD), and a second protection circuit. A MOS transistor (MN3, MP3), a first control MOS transistor (MN2, MP2) connected to a gate electrode and a power supply terminal of the first protection MOS transistor and normally turning off the first protection MOS transistor; And a second control MOS transistor (MN4, MP4) which is connected to the gate electrode of the second protection MOS transistor and a power supply terminal and normally turns off the second protection MOS transistor.
[0012]
The first and second control MOS transistors are constituted by, for example, MOS transistors having the same conductivity type as that of the first protection MOS transistor and the second protection MOS transistor and having a larger on-resistance.
[0013]
According to the above means, the first protection MOS transistor and the first control MOS transistor whose drains are coupled to the external interface terminal function in the same manner as in the prior art, and the on-resistance value of the first control MOS transistor and the first protection MOS transistor Due to the relationship with the coupling capacitance value between the drain and gate of the transistor, when high frequency noise is applied to the external interface terminal, the gate voltage of the first protection MOS transistor rises, and thus should be normally turned off. There is still a concern that the first protection MOS transistor is turned on. This point is the same as the prior art, but it is difficult for high-frequency noise to be transmitted to the gate of the second protection MOS transistor connected in series with the first protection MOS transistor through the coupling capacitance between the drain and gate. This is because the drain of the second protection MOS transistor is not directly coupled to the external interface terminal. Therefore, even if the external interface terminal receives high-frequency noise, the second protection MOS transistor is not easily turned on, and the situation where the potential of the external interface terminal is undesirably clamped to the power supply voltage or a nearby voltage is suppressed. Can do.
[0014]
The first control MOS transistor and the second control MOS transistor function as high resistance means when viewed from the gates of the first protection MOS transistor and the second protection MOS transistor. From this point of view, the first control MOS transistor is connected to the gate electrode and the power supply terminal of the first protection MOS transistor, and is normally connected to the first inverter (IV1) that turns off the first protection MOS transistor. The second control MOS transistor can be changed to a second inverter (IV2) that is connected to the gate electrode and the power supply terminal of the second protection MOS transistor and normally turns off the second protection MOS transistor.
[0015]
A semiconductor protection circuit according to a second aspect of the present invention includes a first protection MOS transistor (MN1, MP1) connected to an external interface terminal (2) and a power supply terminal (GND, VDD), and the first protection MOS transistor. A first control MOS transistor (MN2, MP2) connected to the gate electrode and the power supply terminal of the first MOS transistor for turning off the first protection MOS transistor in a normal state, and connected to the gate electrode of the first MOS transistor and the power supply terminal First capacitor elements (C3, C4).
[0016]
According to the above-described means, the series circuit of the first capacitive element and the coupling capacitance between the drain and gate of the first protection MOS transistor functions as a low-pass filter, and the capacitance value of the first capacitive element is the first capacitance. The gate capacitance of the first protection MOS transistor is made lower than the voltage level of the external interface terminal according to the difference between the coupling capacitance value between the drain and gate of the protection MOS transistor, and the high frequency is applied to the external interface terminal. Even if it receives noise, the first protection MOS transistor is not easily turned on, and the situation where the potential of the external interface terminal is undesirably clamped to the power supply voltage or a voltage near it can be suppressed.
[0017]
Similarly to the above, the first control MOS transistor can be changed to a first inverter that is connected to the gate electrode of the first protection MOS transistor and a power supply terminal and normally turns off the first protection MOS transistor.
[0018]
The first capacitor element may be composed of, for example, a MOS capacitor element or an interlayer capacitor element using two polysilicon layers. The use of this interlayer capacitive element is, for example, a semiconductor integrated circuit including an electrically erasable and writable nonvolatile memory in which a nonvolatile memory cell having a floating gate and a control gate using two polysilicon layers is formed. This is advantageous for the circuit. There is no inconvenience of adopting a two-layer polysilicon process only for the interlayer capacitor. Such a semiconductor integrated circuit may include, for example, a data processing unit capable of controlling access to the nonvolatile memory. The data processing unit is a nonvolatile memory controller, a CPU, or the like.
[0019]
A semiconductor protection circuit according to a third aspect of the present invention includes a first protection MOS transistor and a second protection MOS transistor connected in series connected to an external interface terminal and a power supply terminal, and a gate electrode of the first protection MOS transistor. A first control MOS transistor (or a first inverter) that is normally connected to the power supply terminal and turns off the first protection MOS transistor, and is connected to a gate electrode and the power supply terminal of the second protection MOS transistor. A second control MOS transistor (or a second inverter) that normally turns off the second protection MOS transistor; and a first capacitor connected to a gate electrode and a power supply terminal of the first protection MOS transistor. Have. In short, both means according to the first and second aspects are adopted.
[0020]
The external interface terminal is a digital input / output terminal, a digital input terminal, a digital output terminal, an analog input terminal, or an analog output terminal.
[0021]
The semiconductor integrated circuit (12) capable of suppressing undesirably clamping the level of the external interface terminal due to high frequency noise is mounted on the card substrate (11) together with the antenna coil (14) for non-contact interface. It is most suitable for the IC card (10) formed as described above.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 illustrates a semiconductor protection circuit (hereinafter referred to as an ESD (electro static discharge) protection circuit) included in a semiconductor integrated circuit according to the present invention. The ESD protection circuit 1 shown in the figure is provided corresponding to an input buffer 3 and an output buffer driver 4 connected to a digital input / output terminal 2 which is one of external interface terminals.
[0023]
The output buffer driver 4 is a p-channel type for high-level output in which source / drain paths are connected in series between a power supply terminal VDD (also referred to as power supply voltage VDD) which is a high potential power supply terminal and a digital input / output terminal 2. An n-channel type for low-level output, whose source / drain paths are connected in series between the output MOS transistor MP5 and a ground terminal GND (also referred to as ground voltage GND) digital input / output terminal 2 of a circuit which is a low potential power supply terminal. The output MOS transistor MN5 constitutes an output stage CMOS inverter. In this specification, the MOS transistor is a general term for an insulated gate field effect transistor.
[0024]
The input buffer 3 includes, for example, an n-channel input MOS transistor and a p-channel input MOS transistor. The n-channel input MOS transistor has a gate electrode coupled to the digital input / output terminal 2, and the p-channel input MOS transistor has a gate electrode coupled to the digital input / output terminal 2, and an n-channel input The source / drain paths of the MOS transistor and the p-channel input MOS transistor are coupled in series between the power supply terminal VDD and the ground terminal GND.
[0025]
In the ESD protection circuit 1, a negative polarity electrostatic protection circuit against a negative high voltage is formed between a ground terminal GND and a digital input / output terminal 2 of a circuit which is a low potential power supply terminal. A positive electrostatic protection circuit against a positive high voltage is formed between the terminal 2 and the two protection circuits have the same circuit type except for the conductivity type of the MOS transistor.
[0026]
The negative electrostatic protection circuit includes an n-channel first protection MOS transistor MN1 and a second protection MOS transistor MN3 whose source / drain paths are connected in series between the digital input / output terminal 2 and the ground terminal GND. An n-channel control MOS transistor MN2 whose source / drain path is connected between the gate electrode of the protection MOS transistor MN1 and the ground terminal GND, and which normally turns off the protection MOS transistor MN1, and the protection MOS transistor A source / drain path is connected between the gate electrode of MN3 and the ground terminal GND, and an n-channel type control MOS transistor MN4 that normally turns off the protection MOS transistor MN3 is provided. The control MOS transistors MN2 and MN4 constitute a high resistance means having a larger on-resistance than the protection MOS transistors MN1 and MN3.
[0027]
The positive electrostatic protection circuit is composed of p-channel protection MOS transistors MP1 and MP3 and control MOS transistors MP2 and MP4 with the same circuit connection. The control MOS transistors MP2 and MP4 constitute a high resistance means having a larger on resistance than the protection MOS transistors MP1 and MP3.
[0028]
In the ESD protection circuit, the protection MOS transistors MP1 and MP3 are connected to the digital input / output terminal 2 via the control MOS transistors MP2 and MP4 in a normal time (hereinafter also simply referred to as normal time) when an undesired high voltage is not applied to the digital input / output terminal 2 due to electrostatic discharge or the like. The power supply voltage VDD is supplied to the gate and turned off, and the protection MN1 and MN3 are turned off by supplying the ground voltage GND to the gate via the control MOS transistors MN2 and MN4.
[0029]
When an undesired negative high voltage is applied to the digital input / output terminal 2 due to electrostatic discharge or the like, the junction between the drain and the substrate of the protection MOS transistor MN1 breaks down, and a current flows through the substrate. The electrostatic breakdown of the gate insulating film of the input transistor, for example, the n-channel input MOS transistor of the input buffer 3 including the n-channel input MOS transistor and the p-channel input MOS transistor is avoided. Further, a coupling capacitance C1 exists as a parasitic capacitance between the gate and drain of the protection MOS transistor MN1, and the ON resistance of the control MOS transistor MN2 is high, so that the gate potential of the protection MOS transistor MN1 is It changes following the change in the drain potential capacitively coupled by the coupling capacitor C1, that is, the change in the high voltage potential of the digital input / output terminal 2. As a result, the potential difference between the drain and gate of the protection MOS transistor MN1 is alleviated. Therefore, it is possible to prevent the gate insulating film of the protection MOS transistor MN1 from being electrostatically destroyed before the junction between the drain and the substrate of the protection MOS transistor MN1 breaks down.
[0030]
When an undesired positive high voltage is applied to the digital input / output terminal 2 due to electrostatic discharge or the like, the junction between the drain and the substrate of the protection MOS transistor MP1 breaks down and a current flows to the substrate, and the input buffer The electrostatic breakdown of the gate insulating film of the p-channel input MOS transistor of the input buffer 3 including the three input transistors, for example, the n-channel input MOS transistor and the p-channel input MOS transistor is avoided. Similarly to the above, the gate insulation of the protection MOS transistor MP1 before the breakdown between the drain and the substrate of the protection MOS transistor MP1 breaks down due to the action of the coupling capacitor C2 and the control MOS transistor MP2 having high on-resistance. A situation in which the film is electrostatically broken can be prevented.
[0031]
When high-frequency noise such as 400 to 900 MHz is applied to the digital input / output terminal 2 in the normal state, the protection MOS transistor depends on the relationship between the on-resistance value of the control MOS transistor MN2 and the value of the coupling capacitor C1. There is a possibility that the gate voltage of MN1 rises and the protection MOS transistor MN1 that should be normally turned off is turned on. As illustrated in FIG. 2, if there is no protection MOS transistor MN3 connected in series to the protection MOS transistor MN1, when the protection MOS transistor MN1 to be normally turned off is turned on, The potential of the output terminal 2 is undesirably clamped to the ground voltage GND or a voltage near it. On the other hand, in the configuration of FIG. 1, the protection MOS transistor MN3 is connected in series to the protection MOS transistor MN1, and high-frequency noise is not easily transmitted to the gate of the MOS transistor MN3 through the coupling capacitance between the drain and gate. . This is because the drain of the protection MOS transistor MN3 is not directly coupled to the digital input / output terminal 2. Therefore, even if the digital input / output terminal 2 receives high frequency noise, the protection MOS transistor MN3 is not easily turned on. As a result, the potential of the digital input / output terminal 2 is undesirably set to the ground voltage GND or a voltage near it. The situation where it is clamped can be suppressed.
[0032]
Even in the case where an environment in which the gate potential of the protection MOS transistor MP1 may be changed from the power supply voltage VDD through the coupling capacitor C2 due to high frequency noise is assumed, the MOS transistor MP1 is similarly connected to the MOS transistor MP1. Since the MOS transistor MP3 arranged in series is arranged, even if the digital input terminal 2 receives such high-frequency noise, the MOS transistor MP3 is not easily turned on. A situation in which the potential is undesirably clamped to the power supply voltage VDD or a voltage near the power supply voltage VDD can also be suppressed.
[0033]
FIG. 3 illustrates an IC card on which a semiconductor integrated circuit employing the ESD protection circuit of FIG. 1 is mounted.
[0034]
The IC card 10 includes a plastic card substrate 11, a semiconductor integrated circuit 12 packaged or in a bare chip state, a modulation / demodulation circuit 13 and an antenna coil 14 electrically connected thereto, a contact terminal 15, and the like. Is incorporated. The card substrate 11 has dimensions of, for example, a length of about 54 mm, a width of about 85 mm, and a thickness of about 0.25 to 0.8 mm.
[0035]
The semiconductor integrated circuit 12 is formed on a single semiconductor substrate (semiconductor chip) such as single crystal silicon by a CMOS integrated circuit manufacturing technique, for example, and the interface circuit 21 and a CPU (Central Processing Unit) that decodes and executes instructions. ) 22, ROM (Read Only Memory) 23 that holds the operation program of the CPU 22, RAM (Random Access Memory) 24 that is used for the work area of the CPU 22, and electrical that stores the operation program and data of the CPU 22 A flash memory 25 which is a rewritable nonvolatile memory, and an arithmetic unit 26 such as a DSP (Digital Signal Processing Unit). Instead of the flash memory 25, an electrically rewritable EEPROM (Electrically Erasable and Programmable Read Only Memory) may be employed.
[0036]
Data transfer between the semiconductor integrated circuit 12 and the external device is performed by radio waves from the antenna coil 14 via the interface circuit 21 and, in the case of a non-contact type, by the CPU 22 executing the operation program. In the case of the contact type, the contact terminal 15 is electrically contacted.
[0037]
The ESD protection circuit 1 and digital are applied to the interface circuit 21. The semiconductor integrated circuit 12 is in an environment where the high frequency noise due to the radio wave radiated from the antenna coil 14 is easily input to the digital input / output terminal 2 arranged around the chip. At this time, as described above, the ESD protection circuit 1 can suppress a situation in which the potential of the digital input / output terminal 2 is undesirably clamped by high frequency noise. High reliability can be guaranteed.
[0038]
FIG. 4 shows a second example of the ESD protection circuit included in the semiconductor integrated circuit according to the present invention. The ESD protection circuit 1A shown in the figure is provided corresponding to the input buffer 3 and the output buffer driver 4 connected to the digital input / output terminal 2, which is one of the external interface terminals, as described above.
[0039]
The ESD protection circuit 1A eliminates the MOS transistors MN3, MN4, MP3, and MP4 from the ESD protection circuit 1, and instead of a first electrode connected to the gate electrode of the protection MOS transistor MN1 and the ground terminal GND. A capacitive element C3 and a first capacitive element C4 connected to the gate electrode of the protection MOS transistor MP1 and the power supply voltage VDD are provided.
[0040]
Since the cutoff function of the transistors MP1 and MN1 in the normal state and the protection function at the time of applying a high voltage due to electrostatic discharge or the like are the same as those in the first example, detailed description thereof will be omitted.
[0041]
It acts on high frequency noise as follows. For example, a series circuit of the first capacitor element C3 and the drain-gate coupling capacitor C1 of the first protection MOS transistor MN1 functions as a low-pass filter, and the capacitance value of the first capacitor element C3 is the first protection element C3. The gate voltage of the first protection MOS transistor MN1 is greater than the value of the coupling capacitance C1 between the drain and gate of the MOS transistor MN1 and the voltage level (Vin) of the digital input / output terminal 2 is determined according to the difference. Vg) is lowered. Assuming that the on-resistance value of the control MOS transistor MN2 is infinite, Vg = Vin × (C1 / (C1 + C3)). When the capacitive element C1 is 2 picofarads and the capacitive element C3 is 6 picofarads, the voltage Vg can be reduced to 1/4 of Vin. Thus, even if the digital input / output terminal 2 receives high frequency noise, the first protection MOS transistor MN1 is not easily turned on, and the potential of the digital input / output terminal 2 is undesirably clamped to the ground voltage GND or a voltage near it. Can be suppressed.
[0042]
Note that the capacitive element C4 is also disposed when assuming an environment in which the gate potential of the protection MOS transistor MP1 may be changed from the power supply voltage VDD through the coupling capacitor C2 due to high frequency noise. Therefore, even if the digital input terminal 2 receives such high-frequency noise, the MOS transistor MP31 is not easily turned on. As a result, the potential of the digital input / output terminal 2 is undesirably changed to the power supply voltage VDD or the vicinity thereof. The situation of being clamped by voltage can also be suppressed.
[0043]
The capacitive elements C3 and C4 may be composed of MOS capacitive elements, for example. FIG. 5 shows a MOS capacitor element by a circuit symbol. The capacitive element C3 is configured by connecting the source, drain and unique well region (base gate) of the n-channel MOS transistor to the ground terminal GND and the gate electrode to the gate of the MOS transistor MN1. The capacitive element C4 is constructed by connecting the source and drain of a p-channel type MOS transistor and a unique well region (base gate) to the power supply terminal VDD and the gate electrode to the gate of the MOS transistor MP1. Further, the capacitive elements C3 and C4 can be constituted by an interlayer capacitive element using two polysilicon layers.
[0044]
FIG. 6 illustrates a planar layout configuration when the circuit of FIG. 4 is configured using MOS capacitive elements as the capacitive elements C3 and C4. In the figure, a region indicated by L is a semiconductor region surrounded by an element isolation region, and a pattern of a region indicated by SG is a second layer in which a polysilicon film (polySi (2)) and a tungsten silicide film (WSi) are stacked. The symbol of the eye polysilicon layer, the region indicated by CNT, the contact portion with the metal wiring layer not shown, the region nWEL indicated by the alternate long and short dash line indicates the n-type well region formed in the p-type semiconductor region . FIG. 7 shows a BB ′ section and an AA ′ section in FIG. 6. In the figure, MTL is a metal wiring, TEOS-SiO. ₂ Is an interlayer insulating film.
[0045]
FIG. 8 illustrates a planar layout configuration when the circuit of FIG. 4 is configured using interlayer capacitance elements for the capacitance elements C3 and C4. In the drawing, the pattern of the region indicated by FG is a first polysilicon layer made of a polysilicon film (polySi (1)). Other patterns are the same as those in FIG. FIG. 9 shows a BB ′ section and an AA ′ section in FIG. 8.
[0046]
As illustrated in a detailed vertical cross section in FIG. 9, the interlayer capacitor C <b> 3 includes a silicon oxide film (SiO2). ₂ ), From the bottom, a first layer polysilicon film (polySi (1)) constituting one capacitor electrode, a silicon nitride film (SiN) as an insulating film, and a second layer constituting the other capacitor electrode. A high-temperature generated silicon oxide film (TEOS-SiO) is used as an interlayer insulating film between the polysilicon film (polySi (2)), the tungsten silicide film (WSi), and the metal wiring MTL. ₂ ) Are sequentially stacked.
[0047]
The first-layer polysilicon film (polySi (1)) and the second-layer polysilicon film (polySi (2)) constituting the interlayer capacitor are formed of two layers of the on-chip flash memory 25 described in FIG. In the case where a nonvolatile memory cell having a floating gate and a control gate using a polysilicon layer is employed, it may be configured using a polysilicon layer constituting the floating gate and the control gate. It is possible to avoid the inconvenience of specially adding a dedicated polysilicon layer forming process for forming C3 and C4 with interlayer capacitance elements. When adopting a one-layer polysilicon process for a semiconductor integrated circuit, it is considered that it is a good idea to configure the capacitive elements C3 and C4 with MOS capacitive elements from an economical viewpoint. FIG. 10 illustrates a vertical cross-sectional structure of such a nonvolatile memory cell (flash memory cell). The nonvolatile memory cell shown in the figure has a source 30, a drain 31 and a channel region 32 therebetween in a memory cell formation well region, and a gate oxide film 33 and a first layer polysilicon on the channel region 32. A floating gate 34 made of a film (polySi (1)), an interlayer insulating film 35, and a control gate 36 made of a second-layer polysilicon film (polySi (2)) are laminated.
[0048]
FIG. 11 shows a third example of the ESD protection circuit included in the semiconductor integrated circuit according to the present invention. The ESD protection circuit 1B shown in the figure has a configuration obtained by adding the configuration of FIG. 4 to the configuration of FIG. In this example, furthermore, a capacitive element C5 is provided at the gate of the MOS transistor MN4 and the ground terminal GND, and a capacitive element C6 is provided at the gate of the MOS transistor MP4 and the power supply terminal VDD, so that the maximum measures against high frequency noise are taken. ing.
[0049]
FIG. 12 shows a fourth example of the ESD protection circuit included in the semiconductor integrated circuit according to the present invention. The ESD protection circuit 1C shown in the figure is applied between an analog input terminal 2A and an analog circuit such as a successive approximation type A / D conversion circuit 40. The analog input terminal 2A is connected to the comparison input terminal of the analog comparator 42 via the channel selector 41. Comparison data is supplied to the reference input terminal of the analog comparator 42 from the local D / A conversion circuit 43. Although not particularly illustrated, the external interface terminal may be a digital input terminal, a digital output terminal, or an analog output terminal in addition to the digital input / output terminal and the analog input terminal.
[0050]
FIG. 13 shows a fifth example of the ESD protection circuit included in the semiconductor integrated circuit according to the present invention. The ESD protection circuit 1D shown in the figure is applied between the digital input terminal 2 and the input buffer 3. Further, CMOS inverters IV1 and IV2 are employed in place of the control MOS transistors MN2 and MP2 in order to turn off the MOS transistors MN1 and MP1 during normal operation. The CMOS inverters IV1 and IV2 constitute high resistance means when viewed from the gates of the MOS transistors MN1 and MP1, and when a high voltage is applied to the terminal 2, the protection MOS transistors MN1 and MP1 are the same as the control MOS transistors MN2 and MP2. Deter gate destruction. Furthermore, since the capacitive elements C3 and C4 are provided, the clamp state of the terminal 2 due to the high frequency noise applied to the terminal 2 can be suppressed.
[0051]
Although not particularly shown, the configuration employing the CMOS inverters IV1 and IV2 instead of the control MOS transistors MN2 and MP2 can be applied to the examples of FIGS. 1, 4, 11 and 12.
[0052]
Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof. For example, the insulating film of the interlayer capacitor is not limited to SiN, and the second polysilicon layer is not limited to polycide and can be changed as appropriate.
[0053]
The present invention is not limited to the case where it is applied to a microcomputer for an IC card, and can be widely applied to various semiconductor integrated circuits such as a microcomputer for use in an apparatus and a system-on-chip system L.
[0054]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
[0055]
That is, even if the external interface terminal receives high frequency noise, the second protection MOS transistor connected in series to the first protection MOS transistor is not easily turned on, and the potential of the external interface terminal is undesirably set to the power supply voltage or The situation of being clamped by the nearby voltage can be suppressed. The series circuit of the first capacitor element and the coupling capacitance between the drain and gate of the first protection MOS transistor functions as a low-pass filter, and the gate voltage of the first protection MOS transistor with respect to the voltage level of the external interface terminal. Therefore, even if the external interface terminal receives high frequency noise, the first protection MOS transistor is not easily turned on, and the potential of the external interface terminal is undesirably clamped to the power supply voltage or a voltage near it. Can be suppressed.
[0056]
Therefore, it is possible to prevent malfunction of the ESD protection circuit due to high frequency noise during normal operation. In addition, it is possible to suppress an error in the input / output signal via the external terminal. An IC card having high resistance to high-frequency noise can be provided for the semiconductor integrated circuit to be mounted.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first example of an ESD protection circuit included in a semiconductor integrated circuit according to the present invention.
2 is a circuit diagram illustrating a conventional ESD protection circuit in which a protection MOS transistor is provided in one stage compared to FIG. 1; FIG.
FIG. 3 is a block diagram illustrating an IC card on which a semiconductor integrated circuit employing the ESD protection circuit of FIG. 1 is mounted.
FIG. 4 is a circuit showing a second example of an ESD protection circuit included in the semiconductor integrated circuit according to the present invention.
FIG. 5 is an explanatory diagram showing, with circuit symbols, MOS capacitance elements applied to the capacitance elements of the ESD protection circuit of FIG. 4;
6 is a plan view illustrating a planar layout configuration of a MOS capacitive element applied to the capacitive element of the ESD protection circuit of FIG. 4; FIG.
7 is a longitudinal sectional view illustrating a BB ′ section and an AA ′ section in FIG. 6; FIG.
8 is a plan view illustrating a planar layout configuration of an interlayer capacitive element applied to the capacitive element of the ESD protection circuit of FIG. 4;
9 is a longitudinal sectional view illustrating a BB ′ section and an AA ′ section in FIG. 8; FIG.
FIG. 10 is a longitudinal sectional view illustrating a device structure of a nonvolatile memory cell formed by a two-layer polysilicon process.
FIG. 11 is a circuit diagram showing a third example of an ESD protection circuit included in the semiconductor integrated circuit according to the present invention.
FIG. 12 is a circuit diagram showing a fourth example of an ESD protection circuit included in a semiconductor integrated circuit according to the present invention.
FIG. 13 is a circuit diagram showing a fifth example of an ESD protection circuit included in the semiconductor integrated circuit according to the present invention.
[Explanation of symbols]
1, 1A, 1B, 1C, 1D ESD protection circuit
2 Digital input / output terminals
2A Analog input terminal
3 Input buffer
4 Output buffer driver
MN1, MP1 first protection MOS transistor
MN3, MP3 Second protection MOS transistor
MN2, MP2 first control MOS transistor
MN4, MP4 Second control MOS transistor
C1, C2 coupling capacitance (parasitic capacitance)
C3 and C4 capacitors
10 IC card
12 Semiconductor integrated circuit
14 Antenna coil
21 Interface circuit
22 CPU
25 Flash memory
34 Floating gate
36 Control gate
FG First layer polysilicon layer
SG Second layer polysilicon layer

Claims

An external interface terminal;
A power terminal;
A semiconductor protection circuit;
An input circuit coupled to the semiconductor protection circuit;
The semiconductor protection circuit is connected to a first protection MOS transistor connected to the external interface terminal and the power supply terminal, to a gate electrode of the first protection MOS transistor and to the power supply terminal, and normally the first protection MOS transistor. A semiconductor integrated circuit comprising: a first control MOS transistor for turning off the MOS transistor; and a first capacitor connected to the gate electrode of the first protection MOS transistor and the power supply terminal. circuit.

A semiconductor integrated circuit having a semiconductor protection circuit, wherein the semiconductor protection circuit includes a first protection MOS transistor connected to an external interface terminal and a power supply terminal, and a gate electrode and a power supply terminal of the first protection MOS transistor. A first inverter connected to normally turn off the first protection MOS transistor; and a first capacitor connected to a gate electrode and a power supply terminal of the first protection MOS transistor. A semiconductor integrated circuit.

A semiconductor integrated circuit having a semiconductor protection circuit, wherein the semiconductor protection circuit includes a first protection MOS transistor and a second protection MOS transistor connected in series to an external interface terminal and a power supply terminal, and the first protection MOS transistor. A first control MOS transistor connected to the gate electrode and the power supply terminal of the MOS transistor and normally turns off the first protection MOS transistor, and connected to a gate electrode and a power supply terminal of the second protection MOS transistor at the normal time. A second control MOS transistor for turning off the second protection MOS transistor; and a first capacitor connected to a gate electrode and a power supply terminal of the first protection MOS transistor. A semiconductor integrated circuit.

A semiconductor integrated circuit having a semiconductor protection circuit, wherein the semiconductor protection circuit includes a first protection MOS transistor and a second protection MOS transistor connected in series connected to an external interface terminal and a power supply terminal, and the first protection MOS transistor. A first inverter connected to the gate electrode and the power supply terminal of the MOS transistor and normally turns off the first protection MOS transistor, and connected to the gate electrode and the power supply terminal of the second protection MOS transistor and normally connected to the first 2. A semiconductor integrated circuit comprising: a second inverter for turning off two protection MOS transistors; and a first capacitor connected to a gate electrode and a power supply terminal of the first protection MOS transistor. .

The semiconductor integrated circuit according to any one of claims 1 to 4, wherein the first capacitive element is a MOS capacitance element.

The first capacitive element is a two-layer semiconductor integrated circuit according to any one of claims 1 to 4, characterized in that an interlayer capacitance element using a polysilicon layer.

7. The semiconductor integrated circuit according to claim 6 , further comprising a nonvolatile memory in which a nonvolatile memory cell having a floating gate and a control gate using two polysilicon layers is formed.

8. The semiconductor integrated circuit according to claim 7 , further comprising a data processing unit capable of controlling access to the nonvolatile memory.

The external interface terminal, digital input and output terminals, digital input terminals, digital output terminals, the semiconductor integrated circuit according to any one of claims 1 to 4, characterized in that an analog input terminal or the analog output terminal.

A card substrate, and an antenna coil for non-contact interface, IC card, characterized by comprising mounting a semiconductor integrated circuit according to any one of claims 1 to 9.