KR100591125B1 - Gate Grounded NMOS Transistor for protection against the electrostatic discharge - Google Patents

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Abstract

본 발명의 게이트 접지 엔모스(GGNMOS) 트랜지스터는, 제1 도전형의 웰 영역과, 이 웰 영역의 상부에 배치되는 제2 도전형의 소스 영역 및 드레인 영역과, 드레인 영역내에서 웰 영역과 접촉되도록 형성되는 제1 도전형의 불순물 영역과, 소스 영역 및 드레인 영역 사이의 채널 영역 위에 순차적으로 배치되는 게이트 절연막 및 게이트 도전막과, 드레인 영역과 전기적으로 연결되는 드레인 전극과, 그리고 게이트 도전막 및 소스 영역을 공통으로 접지시키는 접지 전극을 구비한다.The GGNMOS transistor according to the present invention includes a well region of a first conductivity type, a source region and a drain region of a second conductivity type disposed above the well region, and a contact with the well region within the drain region. A first conductive type impurity region, a gate insulating film and a gate conductive film sequentially disposed on the channel region between the source region and the drain region, a drain electrode electrically connected to the drain region, and a gate conductive film; A ground electrode for common grounding of the source region is provided.

정전기적 방전(ESD), 보호 회로, 게이트 접지 엔모스(GGNMOS) 트랜지스터Electrostatic Discharge (ESD), Protection Circuits, and Gate Ground EnMOS (GGNMOS) Transistors

Description

정전기적 방전으로부터의 보호를 위한 게이트 접지 엔모스 트랜지스터{Gate Grounded NMOS Transistor for protection against the electrostatic discharge}Gate grounded NMOS transistor for protection against the electrostatic discharge

도 1은 반도체칩의 입력단에 배치되는 일반적인 ESD 보호 회로를 설명하기 위하여 나타내 보인 도면이다.1 is a view illustrating a general ESD protection circuit disposed at an input terminal of a semiconductor chip.

도 2는 도 1의 게이트 접지 엔모스 트랜지스터를 나타내 보인 단면도이다.FIG. 2 is a cross-sectional view illustrating the gate ground NMOS transistor of FIG. 1.

도 3은 본 발명에 따른 게이트 접지 엔모스 트랜지스터를 나타내 보인 단면도이다.3 is a cross-sectional view illustrating a gate ground NMOS transistor according to the present invention.

본 발명은 모스트랜지스터에 관한 것으로서, 보다 상세하게는 정전기적 방전으로부터의 보호를 위한 게이트 접지 엔모스 트랜지스터에 관한 것이다.The present invention relates to a MOS transistor, and more particularly to a gate ground NMOS transistor for protection from electrostatic discharge.

일반적으로 집적 회로(IC; Integrated Circuit)가 정상적으로 동작하는 동안에, 정전기적 방전(ElectroStatic Discharge : 이하 ESD) 보호 회로를 입력단, 출력단, 또는 본드패드에 직접 연결됨으로써 ESD에 취약한 소자들에 위치시켜서 ESD 스트레스에 의한 소자의 데미지를 방지할 필요가 있다.In general, during an integrated circuit (IC) operation, electrostatic discharge (ESD) protection circuitry is placed directly on the input, output, or bond pad to place ESD-vulnerable devices on ESD stress. It is necessary to prevent the damage of the device by.

도 1은 반도체칩의 입력단에 배치되는 일반적인 ESD 보호 회로를 설명하기 위하여 나타내 보인 도면이다. 그리고 도 2는 도 1의 게이트 접지 엔모스 트랜지스터를 나타내 보인 단면도이다.1 is a view illustrating a general ESD protection circuit disposed at an input terminal of a semiconductor chip. 2 is a cross-sectional view illustrating the gate ground NMOS transistor of FIG. 1.

먼저 도 1을 참조하면, 외부로부터의 입력 패드(110)와 코어회로 사이에는 칩 외부 신호를 칩 내부로 전해주는 입력 버퍼 회로(120)가 배치된다. 입력 버퍼 회로(120)는 게이트가 입력 패드(110)에 공통으로 연결되는 두 개의 모스 트랜지스터들(121, 122)로 이루어진다. 그리고 입력 패드(110)와 입력 버퍼 회로(120) 사이에는 ESD 보호 회로(130)가 배치된다. ESD 보호 회로(130)는 게이트가 접지되는 두 개의 게이트 접지 엔모스(Gate Grounded NMOS; 이하 GGNMOS) 트랜지스터들(131, 132)로 구성된다. ESD 보호 회로(130)가 존재하지 않을 경우, 입력 패드(110)를 통해 외부로부터의 ESD 펄스가 들어오게 되면 이 ESD 펄스에 의해 입력 버퍼 회로(120)를 구성하는 모스 트랜지스터들(121, 122)의 게이트 산화막이 손상되고 코어 회로 또한 손상된다. 그러나 ESD 보호 회로(130)를 배치시킴으로써, 입력 버퍼 회로(120)를 구성하는 모스 트랜지스터들(121, 122)의 게이트 산화막이 손상되기 전에 ESD 보호 회로(130)의 GGNMOS 트랜지스터들(131, 132)이 먼저 동작하여 들어오는 ESD 펄스를 접지쪽으로 보내주고, 이에 따라 ESD 펄스로부터 입력 버퍼 회로 및 코어 회로가 손상되는 것이 방지된다.First, referring to FIG. 1, an input buffer circuit 120 for transmitting an external chip signal into a chip is disposed between an input pad 110 and a core circuit from outside. The input buffer circuit 120 includes two MOS transistors 121 and 122 whose gates are commonly connected to the input pad 110. An ESD protection circuit 130 is disposed between the input pad 110 and the input buffer circuit 120. The ESD protection circuit 130 is composed of two Gate Grounded NMOS (GGNMOS) transistors 131 and 132 whose gates are grounded. When the ESD protection circuit 130 does not exist, when an external ESD pulse is input through the input pad 110, the MOS transistors 121 and 122 constituting the input buffer circuit 120 by the ESD pulse. The gate oxide film of is damaged and the core circuit is also damaged. However, by disposing the ESD protection circuit 130, the GGNMOS transistors 131 and 132 of the ESD protection circuit 130 before the gate oxide of the MOS transistors 121 and 122 constituting the input buffer circuit 120 are damaged. This first operation sends an incoming ESD pulse to ground, which prevents damage to the input buffer circuitry and core circuitry from the ESD pulse.

다음에 도 2를 참조하면, 상기 GGNMOS 트랜지스터(131 또는 132)는, p-형 반도체 기판(200)의 상부에서 소자 분리막(201)에 의해 활성 영역이 한정되고, 이 활성 영역에는 n+형 드레인 영역(202), n+형 소스 영역(203) 및 p+형 컨택 영역(204)이 배치된다. n+형 드레인 영역(202)과 n+형 소스 영역(203) 사이의 채널 영역 위에는 게이트 절연막(205) 및 게이트 도전막(206)이 순차적으로 적층된다. 게이트 도전막(206) 상부, n+형 드레인 영역(202) 상부, n+형 소스 영역(203) 상부 및 p +형 컨택 영역(204) 상부에는 각각 금속 실리사이드막(207, 208, 209, 210)이 배치된다. 드레인 전극(216)은 절연막(215)을 관통하여 금속 실리사이드막(208)에 접촉되는 컨택 플러그(212)에 의해 n+형 드레인 영역(202)에 연결된다. 접지 전극막(217)은, 절연막(215)을 관통하여 각각 금속 실리사이드막(207, 209, 210)에 접촉되는 컨택 플러그(211, 213, 214)를 통해 게이트 도전막(206), n+형 소스 영역(203) 및 p+형 컨택 영역(204)과 연결된다.Next, referring to FIG. 2, the GGNMOS transistor 131 or 132 has an active region defined by an isolation layer 201 on an upper portion of the p − type semiconductor substrate 200, and an n + type drain in the active region. Region 202, n + type source region 203 and p + type contact region 204 are disposed. The gate insulating film 205 and the gate conductive film 206 are sequentially stacked on the channel region between the n + type drain region 202 and the n + type source region 203. Metal silicide films 207, 208, 209 and 210 on the gate conductive layer 206, on the n + type drain region 202, on the n + type source region 203 and on the p + type contact region 204, respectively. ) Is placed. The drain electrode 216 is connected to the n + type drain region 202 by a contact plug 212 penetrating the insulating film 215 and contacting the metal silicide film 208. A ground electrode layer 217, the insulating film 215, the through the respective metal silicide film (207, 209, 210), the gate conductive film 206 through the contact plugs (211, 213, 214) in contact with, n + type It is connected to the source region 203 and the p + type contact region 204.

이와 같은 GGNMOS 트랜지스터(131 또는 132)가 동작하여 ESD 펄스를 접지쪽으로 보내주기 위해서는, 그 내부에서 형성되는 기생 바이폴라 트랜지스터(250)가 동작하여 n+형 드레인 영역(202)으로부터 유입되는 ESD 펄스를 n+형 소스 영역(203)으로, 즉 기생 바이폴라 접합 트랜지스터(250)의 컬렉터(C)에서 에미터(E)로 보내주어야 한다. 이와 같이 기생 바이폴라 접합 트랜지스터(250)를 동작시키기 위해서는 기생 바이폴라 접합 트랜지스터(250)의 베이스(B)와 컬렉터(C) 사이의 접합에서 브레이크다운이 발생하여야 한다. 따라서 GGNMOS 트랜지스터(131 또는 132)의 문턱 전압, 즉 트리거링(triggering) 전압은 기생 바이폴라 접합 트랜지스터(250)의 베 이스(B)와 컬렉터(C) 사이의 접합에서 브레이크다운 전압이 된다.In order for the GGNMOS transistor 131 or 132 to operate to send an ESD pulse to the ground, the parasitic bipolar transistor 250 formed therein operates to n-type the ESD pulse flowing from the n + type drain region 202. It should be directed to the positive source region 203, ie from the collector C of the parasitic bipolar junction transistor 250 to the emitter E. As described above, in order to operate the parasitic bipolar junction transistor 250, breakdown should occur at the junction between the base B and the collector C of the parasitic bipolar junction transistor 250. Therefore, the threshold voltage of the GGNMOS transistor 131 or 132, that is, the triggering voltage, becomes a breakdown voltage at the junction between the base B and the collector C of the parasitic bipolar junction transistor 250.

그런데 도 1을 참조하여 설명한 바와 같이, 입력 버퍼 회로(120)를 구성하는 모스 트랜지스터들(121, 122)의 게이트 산화막이 손상되기 전에 ESD 보호 회로(130)의 GGNMOS 트랜지스터들(131, 132)이 먼저 동작하여야 한다. 따라서 입력 버퍼 회로(120)를 구성하는 모스 트랜지스터들(121, 122)의 문턱 전압보다도 GGNMOS 트랜지스터(131 또는 132)의 문턱 전압이 더 낮아야 한다. 현재 기술의 발달과 집적도의 증대로 인하여 입력 버퍼 회로(120)를 구성하는 모스 트랜지스터들(121, 122)의 게이트 절연막 두께는 점점 얇아지고 있으며, 이에 따라 문턱 전압 또한 낮아지고 있지만, 상대적으로 더 낮은 문턱 전압을 가져야 하는 GGNMOS 트랜지스터의 경우 그 문턱 전압을 낮추는 것이 용이하지 않다.However, as described with reference to FIG. 1, before the gate oxide layers of the MOS transistors 121 and 122 constituting the input buffer circuit 120 are damaged, the GGNMOS transistors 131 and 132 of the ESD protection circuit 130 are damaged. It should work first. Therefore, the threshold voltage of the GGNMOS transistors 131 or 132 should be lower than the threshold voltages of the MOS transistors 121 and 122 constituting the input buffer circuit 120. Due to the development of current technology and the increase in the degree of integration, the gate insulating film thickness of the MOS transistors 121 and 122 constituting the input buffer circuit 120 is getting thinner, and thus the threshold voltage is lowered, but the lower In the case of a GGNMOS transistor that must have a threshold voltage, it is not easy to lower the threshold voltage.

본 발명이 이루고자 하는 기술적 과제는, 낮은 문턱 전압을 갖는 정전기적 방전으로부터의 보호를 위한 GGNMOS 트랜지스터를 제공하는 것이다.It is an object of the present invention to provide a GGNMOS transistor for protection from electrostatic discharge having a low threshold voltage.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 GGNMOS 트랜지스터는, 제1 도전형의 웰 영역; 상기 웰 영역의 상부에 배치되는 제2 도전형의 소스 영역 및 드레인 영역; 상기 드레인 영역내에서 상기 웰 영역과 접촉되도록 형성되는 제1 도전형의 불순물 영역; 상기 소스 영역 및 드레인 영역 사이의 채널 영역 위에 순차적으로 배치되는 게이트 절연막 및 게이트 도전막; 상기 드레인 영역과 전기적으로 연결되는 드레인 전극; 및 상기 게이트 도전막 및 상기 소스 영역을 공통으로 접지시키는 접지 전극을 구비하는 것을 특징으로 한다.In order to achieve the above technical problem, the GGNMOS transistor according to the present invention, the first conductivity type well region; A source region and a drain region of a second conductivity type disposed over the well region; An impurity region of a first conductivity type formed in the drain region to contact the well region; A gate insulating film and a gate conductive film sequentially disposed over the channel region between the source region and the drain region; A drain electrode electrically connected to the drain region; And a ground electrode for grounding the gate conductive layer and the source region in common.

상기 불순물 영역에서의 불순물 농도는 상기 웰 영역에서의 불순물 농도보다 높은 것이 바람직하다.The impurity concentration in the impurity region is preferably higher than the impurity concentration in the well region.

상기 불순물 영역에서의 불순물 농도는, 상기 드레인 영역과 상기 불순물 영역 사이의 접합에서의 브레이크다운 전압인 트리거링 전압에 의해 결정되는 것이 바람직하다.The impurity concentration in the impurity region is preferably determined by a triggering voltage which is a breakdown voltage at the junction between the drain region and the impurity region.

상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 것이 바람직하다.Preferably, the first conductivity type is p-type and the second conductivity type is n-type.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 3은 본 발명에 따른 게이트 접지 엔모스 트랜지스터를 나타내 보인 단면도이다.3 is a cross-sectional view illustrating a gate ground NMOS transistor according to the present invention.

도 3을 참조하면, 반도체 기판인 p-형 웰 영역(300)의 상부에서 소자 분리막(301)에 의해 활성(active) 영역이 한정되고, 이 활성 영역에는 n+형 드레인 영역(302), n+형 소스 영역(303) 및 p+형 컨택 영역(304)이 배치된다. 반도체 기판으로서 n형 기판을 사용하는 경우 별도로 p-형 웰 영역(300)을 형성하여야 한다. 소자 분리막(301)은 얕은 트랜치 소자분리(STI; Shallow Trench Isolation)막이나, 반드시 이에 한정되는 것은 아니다. 상기 n+형 드레인 영역(302)내에는 p+형 불순물 영역(401)이 배치된다. 이 p+형 불순물 영역(401)의 하부는 p-형 웰 영역(300)과 접촉된다. 따라서 기생 바이폴라 접합 트랜지스터(350)의 컬렉터 단자(C)는 p+형 불순물 영역(401)에 연결된다.Referring to FIG. 3, an active region is defined by an isolation layer 301 on the p − type well region 300, which is a semiconductor substrate, and n + type drain region 302 and n are defined in the active region. The + type source region 303 and the p + type contact region 304 are disposed. When the n-type substrate is used as the semiconductor substrate, the p − type well region 300 must be formed separately. The isolation layer 301 is a shallow trench isolation (STI) layer, but is not limited thereto. A p + type impurity region 401 is disposed in the n + type drain region 302. The lower portion of the p + type impurity region 401 is in contact with the p − type well region 300. Therefore, the collector terminal C of the parasitic bipolar junction transistor 350 is connected to the p + type impurity region 401.

상기 p+형 불순물 영역(401)에서의 불순물 농도는, n+형 드레인 영역(302)과 p+형 불순물 영역(401) 사이의 접합에서의 브레이크다운 전압인 트리거링(triggering) 전압에 의해 결정된다. 즉 기생 바이폴라 접합 트랜지스터(350)가 턴 온되어 컬렉터 단자(C)로부터 에미터 단자(E)로 많은 양의 ESD 전하들이 이동할 수 있도록 하기 위해서는, n+형 드레인 영역(302)과 p+형 불순물 영역(401) 사이의 접합에서의 브레이크다운 전압이 충분히 낮은 크기가 되어야 하며, 그 크기는 입력 버퍼 회로를 구성하는 모스 트랜지스터의 문턱 전압보다 작아야 한다. n+형 드레인 영역(302)과 p+형 불순물 영역(401) 사이의 접합에서의 브레이크다운 전압은 p+형 불순물 영역(401)에서의 불순물 농도에 의해 달라질 수 있으므로, 상기 불순물 농도는 n+형 드레인 영역(302)과 p+형 불순물 영역(401) 사이의 접합에서의 소망하는 브레이크다운 전압의 크기에 따라 결정되어야 한다. 한편 p+형 불순물 영역(401)에서의 불순물 농도는 p-형 웰 영역(300)에서의 불순물 농도 보다 더 높기 때문에 n+형 드레인 영역(302)과 p-형 웰 영역(300) 사이의 접합에서의 브레이크다운 전압보다 n+형 드레인 영역(302)과 p+형 불순물 영역(401) 사이의 접합에서의 브레이크다운 전압이 더 작다.The impurity concentration in the p + type impurity region 401, is determined by the breakdown voltage of activation (triggering) voltage of the junction between the n + type drain region 302 and the p + type impurity region 401, . That is, in order for the parasitic bipolar junction transistor 350 to be turned on to allow a large amount of ESD charges to move from the collector terminal C to the emitter terminal E, the n + type drain region 302 and the p + type impurity The breakdown voltage at the junction between regions 401 should be of a sufficiently low magnitude, which should be less than the threshold voltage of the MOS transistors that make up the input buffer circuit. Since the breakdown voltage at the junction between the n + type drain region 302 and the p + type impurity region 401 may vary depending on the impurity concentration in the p + type impurity region 401, the impurity concentration is n +. It should be determined according to the magnitude of the desired breakdown voltage at the junction between the type drain region 302 and the p + type impurity region 401. The p + type impurity concentration in the impurity region 401 is p - due to higher than the impurity concentration in the type well region 300, n + type drain region 302 and the p - type bond between the well region (300) The breakdown voltage at the junction between the n + -type drain region 302 and the p + -type impurity region 401 is smaller than the breakdown voltage at.

n+형 드레인 영역(302)과 n+형 소스 영역(303) 사이의 채널 영역 위에는 게이트 절연막(305) 및 게이트 도전막(306)이 순차적으로 적층된다. 게이트 절연막(305)은 산화막으로 이루어지며, 게이트 도전막(306)은 폴리실리콘막으로 이루어진다. 게이트 도전막(306) 상부, n+형 드레인 영역(302) 상부, n+형 소스 영역(303) 상부 및 p+형 컨택 영역(304) 상부에는 각각 금속 실리사이드막(307, 308, 309, 310)이 배치된다. 드레인 전극(316)은 절연막(315)을 관통하여 금속 실리사이드막(308)에 접촉되는 컨택 플러그(312)에 의해 n+형 드레인 영역(302)에 연결된다. 접지 전극막(317)은, 절연막(315)을 관통하여 각각 금속 실리사이드막(307, 309, 310)에 접촉되는 컨택 플러그(311, 313, 314)를 통해 게이트 도전막(306), n+형 소스 영역(303) 및 p+형 컨택 영역(304)과 연결된다.The gate insulating film 305 and the gate conductive film 306 are sequentially stacked on the channel region between the n + type drain region 302 and the n + type source region 303. The gate insulating film 305 is made of an oxide film, and the gate conductive film 306 is made of a polysilicon film. The metal silicide films 307, 308, 309, and 310 are disposed on the gate conductive layer 306, on the n + type drain region 302, on the n + type source region 303, and on the p + type contact region 304, respectively. ) Is placed. The drain electrode 316 is connected to the n + type drain region 302 by a contact plug 312 penetrating the insulating film 315 and contacting the metal silicide film 308. A ground electrode layer 317, the insulating film 315, the through the respective metal silicide film (307, 309, 310), the gate conductive film 306 via the contact plug (311, 313, 314) in contact with, n + type It is connected to the source region 303 and the p + type contact region 304.

이와 같은 GGNMOS 트랜지스터의 동작을 설명하면, 외부로부터 입력 패드를 통해 ESD 펄스가 인가되면, 이 ESD 펄스가 드레인 전극(316)을 통하여 n+형 드레인 영역(302)으로 유입된다. 그러면 이 ESD 펄스에 의해 n+형 드레인 영역(302)과 p+ 형 불순물 영역(401) 사이의 접합에서 브레이크다운이 발생하고, 이에 따라 기생 바이폴라 접합 트랜지스터(350)가 턴 온 된다. 기생 바이폴라 접합 트랜지스터(350)가 턴 온 되면, 기생 바이폴라 접합 트랜지스터(350)의 컬렉터 단자(C)와 에미터 단자(E)가 도통되고, 따라서 ESD 펄스는 컬렉터 단자(C)로부터 에미터 단자(E)로, 즉 n+형 드레인 영역(302)으로부터 n+형 소스 영역(303)으로 흐르고, 최종적으로는 금속 실리사이드막(309), 컨택 플러그(313) 및 접지 전극막(317)을 통해 접지로 빠져나간다.Referring to the operation of the GGNMOS transistor, when an ESD pulse is applied from the outside through the input pad, the ESD pulse flows into the n + type drain region 302 through the drain electrode 316. This ESD pulse causes a breakdown at the junction between the n + -type drain region 302 and the p + -type impurity region 401, thereby turning on the parasitic bipolar junction transistor 350. When the parasitic bipolar junction transistor 350 is turned on, the collector terminal C and the emitter terminal E of the parasitic bipolar junction transistor 350 become conductive, so that an ESD pulse is transmitted from the collector terminal C to the emitter terminal ( E), i.e., from n + type drain region 302 to n + type source region 303, finally grounded through metal silicide film 309, contact plug 313 and ground electrode film 317 Exit to

이상의 설명에서와 같이, 본 발명에 따른 정전기적 방전으로부터의 보호를 위한 GGNMOS 트랜지스터에 의하면, n+형 드레인 영역과 p-형 웰 영역 사이에 p +형 불순물 영역을 배치시킴으로써, 트리거링 전압을 용이하게 낮출 수 있다는 이점이 제공된다.As described above, according to the GGNMOS transistor for protection from electrostatic discharge according to the present invention, by arranging the p + type impurity region between the n + type drain region and the p - type well region, the triggering voltage can be easily The advantage is that it can be lowered.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다. 예컨대 본 명세서에서는 입력단에서의 ESD 보호 회로에 관해서만 언급하였지만, 출력단에서의 ESD 보호 회로에도 동일하게 적용할 수 있다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do. For example, although only the ESD protection circuit at the input terminal is mentioned in the present specification, the same applies to the ESD protection circuit at the output terminal.

Claims (4)

제1 도전형의 웰 영역을 가지는 반도체 기판;A semiconductor substrate having a well region of a first conductivity type; 상기 반도체 기판의 웰 영역 상부에 제2 도전형 불순물 이온을 주입하여 형성된 소스 영역 및 드레인 영역;A source region and a drain region formed by implanting second conductivity type impurity ions into the well region of the semiconductor substrate; 상기 드레인 영역내에서 상기 웰 영역과 접촉되도록 형성되는 제1 도전형의 불순물 영역;An impurity region of a first conductivity type formed in the drain region to contact the well region; 상기 반도체 기판의 소스 영역 및 드레인 영역 사이의 채널 영역 위에 순차적으로 배치되는 게이트 절연막 및 게이트 도전막;A gate insulating film and a gate conductive film sequentially disposed over the channel region between the source region and the drain region of the semiconductor substrate; 상기 드레인 영역과 전기적으로 연결되는 드레인 전극; 및A drain electrode electrically connected to the drain region; And 상기 게이트 도전막 및 상기 소스 영역을 공통으로 접지시키는 접지 전극을 구비하는 것을 특징으로 하는 게이트 접지 엔모스 트랜지스터.And a ground electrode for grounding the gate conductive layer and the source region in common. 제 1항에 있어서,The method of claim 1, 상기 불순물 영역에서의 불순물 농도는 상기 웰 영역에서의 불순물 농도보다 높은 것을 특징으로 하는 게이트 접지 엔모스 트랜지스터.The impurity concentration in the impurity region is higher than the impurity concentration in the well region. 제 1항에 있어서,The method of claim 1, 상기 불순물 영역에서의 불순물 농도는, 상기 드레인 영역과 상기 불순물 영역 사이의 접합에서의 브레이크다운 전압인 트리거링 전압에 의해 결정되는 것을 특징으로 하는 게이트 접지 엔모스 트랜지스터.The impurity concentration in the impurity region is determined by a triggering voltage which is a breakdown voltage at a junction between the drain region and the impurity region. 제 1항에 있어서,The method of claim 1, 상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 것을 특징으로 하는 게이트 접지 엔모스 트랜지스터.And the first conductivity type is p-type and the second conductivity type is n-type.
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