JP4023250B2

JP4023250B2 - Clock distribution system

Info

Publication number: JP4023250B2
Application number: JP2002218649A
Authority: JP
Inventors: 啓章古賀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-07-26
Filing date: 2002-07-26
Publication date: 2007-12-19
Anticipated expiration: 2022-07-26
Also published as: JP2004064344A

Description

【０００１】
【発明の属する技術分野】
本発明はクロックの分配を行うクロック分配システムに係わり、特に運用系と予備系のクロック分配装置を備え、運用系が中継するクロックに断が生じた際に予備系に切り替えるようにしたクロック分配システムに関する。
【０００２】
【従来の技術】
システムクロックを運用系と予備系に分配し、これらの系を経由した形で所定の装置あるいはシステムクロックラインにシステムクロックを供給するようにしたクロック分配システムが従来から存在している。このようなシステムでは通常の場合には運用系を経たシステムクロックが所定の装置あるいはシステムクロックラインに供給される一方、そのシステムクロックに断が生じないかを監視し、断が発生した場合には予備系側からシステムクロックを供給するようになっている。そして、このようにシステムクロックの供給系を二重にすることで信頼性を向上させている。
【０００３】
ところで、このようなクロック分配システムでは、システムクロックに断が生じたかどうかを判別するためにシステムクロックと同周期のクロックを使用するようにしていた。このため、システムクロックが断を生じさせた場合にこれを確定させるためにクロックの１周期を必要とし、更に障害の発生した運用系から予備系に切り替えてシステムクロックを出力させる切替処理に少なくとも１クロックを必要とした。この結果として、システムクロックに断が発生したとき、運用系から予備系に切り替えるのに少なくともシステムクロックの２周期分の期間が必要となり、システムクロックの供給を受ける所定の装置あるいはシステムクロックライン側から見ると数クロック分のシステムクロックの抜けが発生することになった。
【０００４】
図１０は、このようなシステムクロックの抜けについての問題を解決する提案を示したものである。特開昭６２−６１１１５号公報に開示されたこの提案では、クロック信号４０１を微分回路４０２に供給して、クロック信号４０１の立ち上がりあるいは立ち下がり部分で微分出力としてのリセット信号４０３を出力させ、これを計数回路４０４のリセット入力とするようになっている。
【０００５】
計数回路４０４には、クロック信号４０１よりも周期の短いクロックパルス４０５がゲート回路４０６を介して入力されており、カウントされる。そのカウント値を表わしたアドレス情報４０７は、ＲＯＭ（リード・オンリ・メモリ）４０８に供給される。ＲＯＭ４０８にはカウント値に対応させたアドレスのうちクロック信号４０１の１周期に相当するクロックパルス４０５の数以上の領域に信号“１”を書き込んでおり、それよりもカウント値の小さなアドレス領域に信号“０”を書き込んでいる。ＲＯＭ４０８から読み出される読出信号４０９は、信号“０”がゲートを開き、信号“１”が閉じるような制御信号としてゲート回路４０６に与えられる。また、読出信号４０９が信号“１”の状態ではクロック信号４０１の断が検出される。
【０００６】
この図１０に示した提案では、クロック信号４０１に断が発生しない場合、クロック信号４０１の１周期ごとに計数回路４０４がリセットされる。これによりカウント値を表わしたアドレス情報４０７は、ＲＯＭ４０８の信号“０”を書き込んだ領域のみをアクセスすることになり、読出信号４０９は常に信号“０”の状態となる。すなわち、この状態で断の検出結果が出力されることはない。
【０００７】
これに対して、クロック信号４０１に断が発生すると計数回路４０４のカウント値を表わしたアドレス情報４０７は、ＲＯＭ４０８の信号“１”を書き込んだ領域をアクセスする。この時点でゲート回路４０６のゲートが遮断され、読出信号４０９は常に信号“１”の状態となる。すなわち、断が検出されることになる。
【０００８】
【発明が解決しようとする課題】
ところが、この提案ではクロック信号４０１と全く関係のないクロックパルス４０５を発生させ、これを用いてクロック信号４０１の断を検出している。したがって、クロックパルス４０５の周波数変動等によってはクロック信号４０１が正常であっても断を検出してしまう場合がある。このような誤動作を防止するためには、かなりの余裕を持って計数回路４０４のカウント値を設定する必要がある。しかも、この提案では運用系と予備系の２つの系を使用しておらず、これらの系の間でのシステムクロックの切り替えについて考慮されていない。したがって、この提案で運用系から予備系への周波数クロックの切り替えも考慮すると、依然として数クロック分のシステムクロックの抜けが発生することになる。
【０００９】
そこで本発明の目的は、１種類のクロックの分配に運用系と予備系を使用し、一方の系でクロックの断が発生したときに他方の系にクロックを迅速に切り替えて供給するようにしたクロック分配システムを提供することにある。
【００１０】
【課題を解決するための手段】
請求項１記載の発明では、（イ）１つのクロック発生源から出力されるクロックを２系統に分岐する分岐手段と、（ロ）この分岐手段によって分岐された一方の分岐後クロックを入力しこれを外部のクロック伝達用のラインに出力するか否かを選択する出力選択スイッチ手段と、分岐手段に入力するクロックと同一周波数のクロックの周波数を複数倍した複数倍クロックを生成する複数倍クロック生成手段と、分岐後クロックと複数倍クロックを入力して分岐後クロックの半周期に相当する数よりも多い所定の個数の複数倍クロックをカウントする間、分岐後クロックの信号レベルが変化しないときその分岐後クロックの断を検出する断検出手段と、自系が運用状態で断検出手段が断を検出したとき他系に運用の切り替えを指示すると共に出力選択スイッチ手段に対して分岐後クロックの出力を停止させ、また自系が予備状態で他系から運用の切り替えの指示があったとき出力選択スイッチ手段に対して分岐後クロックの出力を開始させる障害時対応手段とをそれぞれ備えた運用系および予備系のクロック分配装置とをクロック分配システムに具備させる。
【００１１】
すなわち請求項１記載の発明では、分岐手段が１つのクロック発生源から出力されるクロックを２系統に分岐する。この分岐された一方の分岐後クロックは運用系のクロック分配装置に入力されて、ここで分岐後クロックが断となるかの監視が行われる。監視結果としてその分岐後クロックの断が発生していないときには、出力選択スイッチ手段から外部のクロック伝達用のラインにこれを出力するようにする。断が発生した場合には後に説明するようにクロック伝達用のラインからの出力を取り止めて予備系との切り替えが行われる。分岐された他方の分岐後クロックは予備系のクロック分配装置に入力されて同様の処理が行われる。分岐後クロックが断となるかの監視を行うために、これら運用系および予備系のクロック分配装置は共通して次のような手段を備えている。まず、分岐手段に入力するクロックと同一周波数のクロックの周波数を複数倍した複数倍クロックを生成する複数倍クロック生成手段を備えている。分岐手段に入力するクロックを複数倍したクロックとしての複数倍クロックを作成することで、その複数倍クロックの倍率の分だけ精度を上げて分岐後クロックの断を検出できる。すなわち断検出手段は、分岐後クロックと複数倍クロックを入力して分岐後クロックの半周期に相当する数よりも多い所定の個数の複数倍クロックをカウントする間、分岐後クロックの信号レベルが変化しないときその分岐後クロックの断を検出することになる。また、障害時対応手段は、自系が運用状態で断検出手段が断を検出したとき他系に運用の切り替えを指示すると共に出力選択スイッチ手段に対して分岐後クロックの出力を停止させ、また自系が予備状態で他系から運用の切り替えの指示があったとき出力選択スイッチ手段に対して分岐後クロックの出力を開始させることになる。
【００１２】
請求項２記載の発明では、（イ）１つのクロック発生源から出力されるクロックを２系統に分岐する分岐手段と、（ロ）この分岐手段によって分岐された一方の分岐後クロックを入力しこれを外部のクロック伝達用のラインに出力するか否かを選択する出力選択スイッチ手段と、分岐手段に入力するクロックと同一周波数で同一位相のクロックを発生させる監視用クロック発生手段と、この監視用クロック発生手段の発生させた監視用クロックを所定の倍率に逓倍して周波数を複数倍した複数倍クロックを生成する複数倍クロック生成手段と、分岐後クロックと複数倍クロックを入力して分岐後クロックの半周期に相当する数よりも多い所定の個数の複数倍クロックをカウントする間、分岐後クロックの信号レベルが変化しないときその分岐後クロックの断を検出する断検出手段と、分岐後クロックのエッジを検出するエッジ検出手段と、自系が運用状態で断検出手段が断を検出したときエッジ検出手段の検出したエッジを避けるタイミングで他系に運用の切り替えを指示すると共に出力選択スイッチ手段に対して分岐後クロックの出力を停止させ、また自系が予備状態で他系から運用の切り替えの指示があったとき出力選択スイッチ手段に対して分岐後クロックの出力を開始させる障害時対応手段とをそれぞれ備えた運用系および予備系のクロック分配装置とをクロック分配システムに具備させる。
【００１３】
すなわち請求項２記載の発明では、分岐手段が１つのクロック発生源から出力されるクロックを２系統に分岐する。この分岐された一方の分岐後クロックは運用系のクロック分配装置に入力されて、ここで分岐後クロックが断となるかの監視が行われる。監視結果としてその分岐後クロックの断が発生していないときには、出力選択スイッチ手段から外部のクロック伝達用のラインにこれを出力するようにする。断が発生した場合には後に説明するようにクロック伝達用のラインからの出力を取り止めて予備系との切り替えが行われる。分岐された他方の分岐後クロックは予備系のクロック分配装置に入力されて同様の処理が行われる。分岐後クロックが断となるかの監視を行うために、これら運用系および予備系のクロック分配装置は共通して次のような手段を備えている。まず、分岐手段に入力するクロックと同一周波数で同一位相のクロックを発生させる監視用クロック発生手段を備えている。これによって、分岐後クロックが断になったときも独自のクロックを用いてこれを信頼性高く検出することができる。次に、この監視用クロック発生手段の発生させた監視用クロックを所定の倍率に逓倍して周波数を複数倍した複数倍クロックを生成する複数倍クロック生成手段を備えている。分岐手段に入力するクロックを複数倍したクロックとしての複数倍クロックを作成することで、その複数倍クロックの倍率の分だけ精度を上げて分岐後クロックの断を検出できる。すなわち断検出手段は、分岐後クロックと複数倍クロックを入力して分岐後クロックの半周期に相当する数よりも多い所定の個数の複数倍クロックをカウントする間、分岐後クロックの信号レベルが変化しないときその分岐後クロックの断を検出することになる。また、請求項２記載の発明では分岐後クロックのエッジを検出するエッジ検出手段を備えている。これは、一方の系における分岐後クロックに断が発生して他方の系に切り替えるとき、エッジの箇所で分岐後クロックの出力を開始させると外部のクロック伝達用のラインを経てこの分岐後クロックの供給を受ける回路装置等の回路動作に不都合を発生させる場合があるため、これを避けるためである。また、障害時対応手段は、自系が運用状態で断検出手段が断を検出したとき他系に運用の切り替えを指示すると共に出力選択スイッチ手段に対して分岐後クロックの出力を停止させ、また自系が予備状態で他系から運用の切り替えの指示があったとき出力選択スイッチ手段に対して分岐後クロックの出力を開始させることになる。
【００１４】
請求項３記載の発明では、請求項１または請求項２記載のクロック分配システムで、断検出手段は、複数倍クロックを前記した所定の個数の上限値としてカウントする基準カウンタと、分岐後クロックが所定の論理レベルとなっているとき複数倍クロックをカウントする状態検出カウンタと、これら基準カウンタおよび状態検出カウンタのカウント値を比較してこれらの値が不一致となったときこの分岐後クロックが断となったことを検出した比較結果信号を出力すると共にセット信号を出力するカウンタ比較手段とを分岐後クロックのハイレベル時の断検出用とローレベル時の断検出用の２つの論理レベル用に個別に配置しており、セット信号が一方の断検出用のカウンタ比較手段から出力されたとき他方の断検出用の基準カウンタと状態検出カウンタに同一の値の初期値をロードすることを特徴としている。
【００１５】
すなわち請求項３記載の発明では、断検出手段は、分岐後クロックのハイレベルの状態と論理レベルの状態がそれぞれ正常な時間長となっているかを判別する２系統の回路構成となっている。これらは一方の論理レベルの状態からの検出の切り替えを示すセット信号によってたとえば値“０”を初期値としてロードする基準カウンタと状態検出カウンタの２種類のカウンタを備えている。これらのカウンタは共に分岐後クロックの周波数を複数倍した複数倍クロックをカウントする点で一致するが、前者はカウント値が所定の個数の上限値として設定されている（ただし、ハイレベルとローレベルのそれぞれでこの上限値が異なっていてもよい）のに対して後者の場合にはそれよりも大きな値までカウントできる点が異なっている。また、後者の状態検出カウンタはハイレベル時の断検出用の場合には分岐後クロックがハイレベルであることがカウントの条件であり、ローレベル時の断検出用の場合には分岐後クロックがローレベルであることがカウントの条件となっている。このような回路構成を採ることで、一方の論理レベルの信号状態が分岐後クロックの半周期よりも長くなったときこれを他方の断検出用の回路部分を使用して検出することができる。
【００１６】
請求項４記載の発明では、請求項３記載のクロック分配システムで、断検出手段は、比較結果信号の供給を受け、同一の論理レベルの断検出用に設けられた状態検出カウンタのカウント値が前記した所定の個数の上限値に到達した時を待って分岐後クロックの断が発生したことを他系に通知するための断信号を出力する比較保持手段を更に具備することを特徴としている。
【００１７】
すなわち請求項４記載の発明では、ノイズ等の発生により比較結果が一時的に不一致となったときでも、予め定めた上限値に到達するまでは断の通知を出力するのを待って、システムの安定化を図っている。
【００１８】
請求項５記載の発明では、請求項１または請求項２記載のクロック分配システムで、一方の系の分岐後クロックの断が検出された状態で他系の分岐後クロックが断となっているときには両系の出力選択スイッチ手段を遮断状態にする両系断時制御手段を具備することを特徴とすることを特徴としている。
【００１９】
すなわち請求項５記載の発明では、分岐前のクロックそのものが断となっているように両系の分岐後クロックに障害があるときは、両系の出力選択スイッチ手段を交互にオン・オフするチャタリングの現象を防止するようにしている。
【００２０】
請求項６記載の発明では、請求項２記載のクロック分配システムで、監視用クロック発生手段はＰＬＬ回路で構成されていることを特徴としている。
【００２１】
すなわち請求項６記載の発明では、ＰＬＬ回路を用いることで分岐後クロックと周波数および位相を精度良く合わせることができる。
【００２２】
【発明の実施の形態】
【００２３】
【実施例】
以下実施例につき本発明を詳細に説明する。
【００２４】
図１は本発明の一実施例におけるクロック分配システムの全体的な構成を示したものである。クロック分配システム１００は、システムクロックを生成するシステムクロック生成器１０１と、このシステムクロック生成器１０１で生成したシステムクロック１０２を装置間インタフェース１０３を介して受け取る運用系クロック分配装置１０６ならびに予備系クロック分配装置１０７と、これら冗長構成のクロック分配装置１０６、１０７のいずれか一方から出力されるシステムクロック１０８（１０９）を複数の装置ユニット１１１₀〜１１１_rに分配するシステムクロックライン１１２から構成されている。システムクロックライン１１２の終端はプルダウン抵抗１１３によって接地されている。本実施例のクロック分配システムでは、運用状態で運用系クロック分配装置１０６からシステムクロックライン１１２へシステムクロック１０８が供給される。何らかの障害の発生によってシステムクロック１０８が断となると、即座に予備系クロック分配装置１０７への切り替えが行われる。
【００２５】
図２は、運用系クロック分配装置および予備系クロック分配装置の回路構成を具体的に表わしたものである。運用系クロック分配装置１０６と、予備系クロック分配装置１０７は同一の回路構成となっている。予備系クロック分配装置１０７内の符号Ｙを付加した各回路および信号は運用系クロック分配装置１０６内の符号Ｕを付加した各回路および信号と同一であり、これらの説明を適宜省略する。
【００２６】
運用系クロック分配装置１０６は、装置間インタフェース１０３からシステムクロック１０２（図１）の供給を受ける低電圧差動信号インタフェースとしてのＬＶＤＳ（Low Voltage Differencial Signaling）レシーバ１２２Ｕを備えている。ＬＶＤＳレシーバ１２２Ｕの出力ライン１２３Ｕは、システムクロックの断を検出する断検出回路１２４Ｕと、システムクロックのエッジを検出するエッジ検出回路１２５Ｕおよびシステムクロックライン１１２に運用系のシステムクロック１０８を出力するためのバッファ１２６Ｕに接続されている。
【００２７】
運用系クロック分配装置１０６は、ＰＬＬ（Phase Locked Loop）回路１２７Ｕを備えており、システムクロック１０２に位相が同期した内部クロック１２８Ｕを生成するようになっている。ＰＬＬ回路１２７Ｕは、同期外れ時に自走モードに遷移して、この場合にはシステムクロック１０２と同周期のクロックを生成する。ＰＬＬ回路１２７Ｕから出力される内部クロック１２８Ｕは、逓倍器１２９Ｕに入力されてｎ倍（ただしｎは正の整数）に逓倍され、そのｎ倍クロック１３１Ｕも断検出回路１２４Ｕに入力するようになっている。断検出回路１２４Ｕはｎ倍クロック１３１Ｕと、出力ライン１２３Ｕから出力されるシステムクロック１３２Ｕの供給を受けて、システムクロック１３２Ｕの断を検出し、その検出結果としての断信号１３４Ｕを、バッファ１２６Ｕの制御を行うバッファ制御回路１３５Ｕに供給するようになっている。断の検出までの時間間隔を示す検出クロック数は、逓倍数ｎよりも小さな所定の正の整数である。バッファ制御回路１３５Ｕはエッジ検出回路１２５Ｕと共にバッファ制御部１３６Ｕを構成している。
【００２８】
バッファ制御回路１３５Ｕには、障害時に運用状態通知部１３７Ｕから障害信号１３８Ｕが供給されるようになっている。すなわち、運用状態通知部１３７Ｕは自系（ここでは運用系クロック分配装置１０６）の運用状態を管理し、自系に障害が発生した場合には障害信号１３８Ｕをバッファ制御回路１３５Ｕに供給する。バッファ制御回路１３５Ｕは障害信号１３８Ｕを入力すると、バッファ制御信号１４１Ｕをオフ状態にしてバッファ１２６Ｕを閉じ、システムクロック１０８がシステムクロックライン１１２に出力されないようにする。また、運用系のバッファ制御回路１３５Ｕと予備系のバッファ制御回路１３５Ｙはたすき掛けに障害通知信号１４２Ｕ、１４２Ｙを入出力するようになっている。たとえば運用系のバッファ制御回路１３５Ｕが障害信号１３８Ｕを入力した場合には障害通知信号１４２Ｕが予備系のバッファ制御回路１３５Ｙに通知されるようになっている。予備系のバッファ制御回路１３５Ｙはこれを基にして、バッファ制御信号１４１Ｙをオン状態にしてバッファ１２６Ｙを開きシステムクロック１０９がシステムクロックライン１１２に出力されるようにする。
【００２９】
一方、エッジ検出回路１２５Ｕはシステムクロック１３２Ｕの立ち下がりおよび立ち上がり双方のエッジの検出を行うようになっている。検出したそれぞれのエッジ情報１４３Ｕは、バッファ制御回路１３５Ｕに入力される。ただし、たとえば運用系でシステムクロック１３２Ｕが断となっている状態では予備系のエッジ検出回路１２５Ｙのみが動作する。このとき、エッジ情報１４３Ｙは予備系のバッファ制御回路１３５Ｙに入力されることになる。したがって、この場合は運用系のエッジ情報１４３Ｕによるバッファ１２６Ｕの制御についての動作は行われない。
【００３０】
予備系のバッファ制御回路１３５Ｙでは、運用系からの障害通知信号１４２Ｕを用いて、予備系を通過するシステムクロック１３２Ｙが断となっておらず、かつ障害状態が発生していなければ、エッジ情報１４３Ｙを用いて、クロックの立ち上がりあるいは立ち下がり以外の安定した論理レベルの位置でバッファ１２６Ｙを開くことになる。
【００３１】
本実施例のクロック分配システム１００では、システム上の位相のずれの許容値を基にして予め逓倍器１２９Ｕでｎ倍クロック１３１Ｕの倍率を設定するようにしている。したがって、システムクロックライン１１２では、無瞬断あるいは許容範囲内でシステムクロック１３２Ｕの切り替えが可能になる。このため、システムクロック１３２Ｕの立ち上がりのエッジに同期して動作し、図示しない回路ユニットに影響を生じさせないクロック分配システム１００が実現することになる。
【００３２】
図３は、図２に示した運用系の断検出回路の具体的な構成を表わしたものである。予備系の断検出回路１２４Ｙも運用系の断検出回路１２４Ｕと同一構成であるので、予備系の断検出回路１２４Ｙの図示および説明は省略する。断検出回路１２４Ｕは、システムクロック１３２Ｕがハイ（Hight）レベルとなる区間の状態を検出するハイレベル区間状態検出回路１６１Ｕと、システムクロック１３２Ｕがロー（Low）レベルとなる区間の状態を検出するローレベル区間状態検出回路１６２Ｕと、断信号１３４Ｕを出力する断信号出力部１６３Ｕから構成されている。
【００３３】
ハイレベル区間状態検出回路１６１Ｕとローレベル区間状態検出回路１６２Ｕには、システムクロック１３２Ｕと、図２に示した逓倍器１２９Ｕから出力されるｎ倍クロック１３１Ｕが共に供給されるようになっている。また、ハイレベル区間状態検出回路１６１Ｕには任意に設定された検出パルス数を表わした検出パルス数情報１６５Ｕが、更にローレベル区間状態検出回路１６２Ｕには同じく任意に設定された検出パルス数を表わした検出パルス数情報１６６Ｕがそれぞれ入力されている。ここでは、これらの検出パルス数をｘ、ｙ（ただし値ｘ、ｙは共に整数ｎよりも大きな正の整数。）として説明する。また、ハイレベル区間状態検出回路１６１Ｕは、自分の回路が検出パルス数ｘを検出した状態で他方のローレベル区間状態検出回路１６２Ｕをセットするためのセット信号１６７Ｕを出力するようになっている。ローレベル区間状態検出回路１６２Ｕは、自分の回路が検出パルス数ｙを検出した状態で他方のハイレベル区間状態検出回路１６１Ｕをセットするためのセット信号１６８Ｕを出力するようになっている。
【００３４】
さて、ハイレベル区間状態検出回路１６１Ｕは、内蔵の図示しないカウンタでシステムクロック１３２Ｕのハイレベルとなっている区間をｎ倍クロック１３１Ｕでカウントし、これがｘ個に到達しないでローレベルに変化した際にはこれを正常として、そのカウント値をリセットして次のカウント動作を待機する。一方、システムクロック１３２Ｕのハイレベルとなっている区間でｎ倍クロック１３１Ｕをｘ個よりも多くカウントしたら、システムクロック１３２Ｕに何らかの障害があり立ち下がりまでの時間が遅延していることになる。そこでこの場合には、セット信号１６７Ｕでローレベル区間状態検出回路１６２Ｕをセットするようになっている。
【００３５】
ローレベル区間状態検出回路１６２Ｕも同様である。すなわち、ローレベル区間状態検出回路１６２Ｕは、内蔵の図示しないカウンタでシステムクロック１３２Ｕのローレベルとなっている区間をｎ倍クロック１３１Ｕでカウントし、これがｙ個に到達しないでハイレベルに変化した際にはこれを正常として、そのカウント値をリセットして次のカウント動作を待機する。一方、システムクロック１３２Ｕのローレベルとなっている区間でｎ倍クロック１３１Ｕをｙ個よりも多くカウントしたら、何らかの障害が発生したものとして、セット信号１６８Ｕでハイレベル区間状態検出回路１６１Ｕをセットする。
【００３６】
ところで、ハイレベル区間状態検出回路１６１Ｕがシステムクロック１３２Ｕのハイレベルとなっている区間でｎ倍クロック１３１Ｕをｘ個カウントし、これを基にセット信号１６７Ｕでローレベル区間状態検出回路１６２Ｕをセットしたとする。この場合、ローレベル区間状態検出回路１６２Ｕはこの時点でシステムクロック１３２Ｕの断検出を開始する。このようにハイレベル区間状態検出回路１６１Ｕとローレベル区間状態検出回路１６２Ｕの一方のみがシステムクロック１３２Ｕの断検出を監視する状態にある。この断検出を監視する状態となった方がシステムクロック１３２Ｕの断の検出を行うと、他方の回路がその時点からシステムクロック１３２Ｕの断検出を可能にする。
【００３７】
断信号出力部１６３Ｕは、ハイレベル区間状態検出回路１６１Ｕとローレベル区間状態検出回路１６２Ｕの双方から断検出に基づいた断通知１７１Ｕ、１７２Ｕを入力するようになっている。そして、断通知１７１Ｕ、１７２Ｕのいずれかが断信号出力部１６３Ｕに入力された場合には、断信号１３４Ｕをバッファ制御回路１３５Ｕ（図２）に供給するようになっている。
【００３８】
図４は、図３に示したハイレベル状態検出回路の構成を具体的に表わしたものである。ローレベル区間状態検出回路１６２Ｕの構造もハイレベル区間状態検出回路１６１Ｕと基本的に同一である。したがって、ここではローレベル区間状態検出回路１６２Ｕの図示および説明を省略し、ハイレベル区間状態検出回路１６１Ｕについてのみ具体的な説明を行う。
【００３９】
ハイレベル区間状態検出回路１６１Ｕは、図３に示したローレベル区間状態検出回路１６２Ｕから出力されるセット信号１６８Ｕを共に入力する基準カウンタ１９１Ｕおよび状態検出カウンタ１９２Ｕを備えている。また、これら基準カウンタ１９１Ｕおよび状態検出カウンタ１９２Ｕの出力するカウント値１９３Ｕ、１９４Ｕを入力して比較するカウンタ比較回路１９５Ｕと、このカウンタ比較回路１９５Ｕの比較結果を表わした比較結果信号１９６Ｕを入力端子Ｄに入力して保持するフリップフロップ回路からなる比較保持回路１９７Ｕとを備えている。比較結果信号１９６Ｕは、比較結果が一致したか一致しないかを示す信号である。比較保持回路１９７Ｕのクロック入力端子ＣＬＫには、カウンタ比較回路Ｕ１９５からｎ倍クロック１３１Ｕをｘ個カウントした時点（ローレベル区間状態検出回路１６２Ｕの場合にはｎ倍クロック１３１Ｕをｙ個カウントした時点）に、保持の開放を指示する保持開放信号１９８Ｕが入力されるようになっている。比較保持回路１９７Ｕの出力端子Ｑからは断通知１７１Ｕが出力され、図３に示したローレベル区間状態検出回路１６２Ｕから出力される断通知１７２Ｕと共に断信号出力部１６３Ｕに入力されることになる。また、カウンタ比較回路１９５Ｕからは図３に示したローレベル区間状態検出回路１６２Ｕに送出されるセット信号１６７Ｕが出力されるようになっている。ｘ個あるいはｙ個の値は値設定情報１９９Ｕとしてカウンタ比較回路１９５Ｕに予め入力されるようになっている。
【００４０】
ところで、図４における基準カウンタ１９１Ｕと状態検出カウンタ１９２Ｕの双方のクロック入力端子ＣＬＫには、共にｎ倍クロック１３１Ｕが入力されるようになっている。また、状態検出カウンタ１９２Ｕのイネーブル端子Ｅｎａｂｌｅには、システムクロック１３２Ｕが入力されるようになっている。基準カウンタ１９１Ｕはセット信号１６８Ｕがセットされた状態でカウントを行い、検出パルス数ｘまでカウントするとそれ以上のカウントは行わない。これに対して状態検出カウンタ１９２Ｕの方はシステムクロックがハイレベルとなっており、かつセット信号１６８Ｕがセットされた状態でカウントを行う。なお、図４はハイレベル区間状態検出回路１６１Ｕの場合を示しているが、図示しないローレベル区間状態検出回路１６２Ｕの場合、その状態検出カウンタ１９２Ｕはセット信号１６７Ｕがセットされ、かつシステムクロック１３２Ｕがローレベルの状態でカウントを行うことになる。また、ローレベル区間状態検出回路１６２Ｕ内の状態検出カウンタ１９２Ｕの場合には上限のカウント値としての検出パルス数はｙとなる。
【００４１】
したがって、この図４に示したハイレベル区間状態検出回路１６１Ｕの場合には、セット信号１６８Ｕがセットされ、システムクロック１３２Ｕがハイレベルとなると、ｎ倍クロック１３１Ｕが１クロックずつ立ち上がるたびに基準カウンタ１９１Ｕと状態検出カウンタ１９２が共に同一のタイミングでカウント値を“０”から１ずつカウントアップさせる。このため、システムクロック１３２Ｕがローレベルに変化するまでは基準カウンタ１９１と状態検出カウンタ１９２のカウント値１９３Ｕ、１９４Ｕは共に同じ値を保つようにして１ずつカウントアップしていく。そして、ある時点でシステムクロック１３２Ｕがローレベルに変化すると基準カウンタ１９１Ｕのカウント値のみがこれ以後カウントアップを停止させるので、カウンタ比較回路１９５Ｕが両者の不一致を検出し、この段階で不一致を示す比較結果信号１９６Ｕがカウンタ比較回路１９５Ｕから出力されることになる。
【００４２】
図５は、基準カウンタと状態検出カウンタによるシステムクロックの監視の様子の一例を示したものである。図１に示した運用系クロック分配装置１０６がシステムクロック１０８をシステムクロックライン１１２に供給している運用状態で、システムクロック生成器１０１（図１）からシステムクロック１０２が出力されたとする。このシステムクロック１０２は運用系クロック分配装置１０６に供給され、ＬＶＤＳレシーバ１２２Ｕを経てシステムクロック１３２Ｕとなる。このシステムクロック１３２Ｕが、図５（ａ）に示すように時刻ｔ₁から時刻ｔ₂までハイレベル（“Ｈ”）の状態に保持され、その後、時刻ｔ₃までローレベル（“Ｌ”）に保持されたとする。同図（ｂ）はｎ倍クロック１３１Ｕの変化の状態を表わしている。また、同図（ｃ）は図３に示したハイレベル区間状態検出回路１６１Ｕの状態を示しており、その上側の部分がハイレベル区間状態検出回路１６１Ｕ内の基準カウンタ１９１Ｕのカウントの値の変化の様子を表わしており、下側の部分がハイレベル区間状態検出回路１６１Ｕ内の状態検出カウンタ１９２Ｕのカウント値の変化の様子を表わしている。
【００４３】
同図（ｂ）に示すようにｎ倍クロック１３１Ｕが立ち上がるたびに基準カウンタ１９１Ｕおよび状態検出カウンタ１９２Ｕは値“０”からカウント値を１つずつカウントアップさせる。これらのカウント値１９３Ｕ、１９４Ｕは基準カウンタ１９１Ｕのカウント値１９３Ｕがハイレベル区間状態検出回路１６１Ｕの検出パルス数“ｘ”に到達するまで互いに等しい値を維持して増加していく。したがって、カウント値１９４Ｕが値“ｘ”に到達するまでカウンタ比較回路１９５Ｕは一致を検出することになり、この場合、ハイレベル区間状態検出回路１６１Ｕからそれまでの間にセット信号１６７Ｕが出力されることはない。
【００４４】
この図５ではシステムクロック１３２Ｕのハイレベルの状態が通常のクロック周期の半周期分よりも長い時間継続し、状態検出カウンタ１９２Ｕがカウント値１９４Ｕとして値“ｘ”をカウントした時点としての時刻ｔ₂にローレベルに変化している。このとき基準カウンタ１９１Ｕのカウント値１９３も値“ｘ”である。そこで図４に示したカウンタ比較回路１９５Ｕは一致を検出した状態のままである。カウント値１９４が値“ｘ”を超える前にシステムクロック１３２Ｕが許容誤差の範囲内でローレベルに変化したので、このタイミングで図５の矢印で示すようにカウント値のリセット２０１が行われ、基準カウンタ１９１Ｕおよび状態検出カウンタ１９２Ｕのカウント値が共に“０”にセットされる。そして、図５（ｄ）に示すように時刻ｔ₂以後はシステムクロック１３２Ｕのローレベルの継続時間の監視が開始される。
【００４５】
この図５に示した例では、システムクロック１３２Ｕのローレベルの状態が通常のクロック周期の半周期分よりも長い時間継続し、状態検出カウンタ１９２Ｕがカウント値１９４Ｕとして値“ｙ”をカウントした時点としての時刻ｔ₃にハイレベルに変化している。したがって、システムクロック１３２Ｕの立ち上がりのこの時刻ｔ₃に同様にカウント値のリセット２０１が行われ、基準カウンタ１９１Ｕおよび状態検出カウンタ１９２のカウント値が共に“０”にセットされる。そして、図５（ｃ）に示すように時刻ｔ₃以後はシステムクロック１３２Ｕのハイレベルの継続時間の監視が開始されることになる。
【００４６】
次に図６を使用して、システムクロックがハイレベルの状態のときに断となってローレベルに固まった場合の断検出の様子を説明する。同図（ａ）に示すように時刻ｔ₄に運用系内でシステムクロック１３２Ｕが立ち上がり、これが本来の立ち下がりのタイミングよりも早い時刻ｔ₅に障害によって断となっている。これによって、システムクロック１３２Ｕの出力レベルはローレベルの状態のままとなっている。
【００４７】
同図（ｂ）はｎ倍クロック１３１Ｕの変化を示しており、波形の一部に示した矢印は基準カウンタ１９１Ｕおよび状態検出カウンタ１９２Ｕのカウントのためのタイミング（波形の立ち上がり）を示している。時刻ｔ₄にシステムクロック１３２Ｕがハイレベルとなったので、図３に示すハイレベル区間状態検出回路１６１Ｕがこのハイレベルの区間の監視を行う。そこで時刻ｔ₄以降に、同図（ｃ）に示す状態検出カウンタ１９２Ｕ（図４）がシステムクロック１３２Ｕがハイレベルの状態のときに限ってｎ倍クロック１３１Ｕの立ち上がりをカウントし、同図（ｄ）に示す基準カウンタ１９１Ｕ（図４）がｎ倍クロック１３１Ｕの立ち上がりをカウントする。後者のカウントはシステムクロック１３２Ｕがローレベルに変化しても継続するが、その上限値は値ｘである。
【００４８】
時刻ｔ₄以降に状態検出カウンタ１９２Ｕおよび基準カウンタ１９１Ｕが同一タイミングでカウントアップしながらそれからのカウント値１９３Ｕ、１９４Ｕを図４に示すカウンタ比較回路１９５Ｕに出力する。図６に示した例では時刻ｔ₅にシステムクロック１３２Ｕがローレベルとなるので、同図（ｃ）に示す状態検出カウンタ１９２Ｕのカウント値は値“４”で停止する。これに対して同図（ｄ）に示す基準カウンタ１９１Ｕのカウント値はｎ倍クロック１３１Ｕの次の立ち上がりでカウント値をカウントアップして値“５”となる。この時刻ｔ₆に図４に示したカウンタ比較回路１９５Ｕはカウント値の不一致を検出して比較結果信号１９６Ｕを図４に示す比較保持回路１９７Ｕの入力端子Ｄに供給する。
【００４９】
しかしながら、この不一致を示す比較結果信号１９６Ｕがシステムクロック１３２Ｕのノイズ等の原因で一時的に発生している可能性がある。そこで比較保持回路１９７Ｕは不一致を検出した比較結果信号１９６Ｕが入力されたことをもって時刻ｔ₆に直ちに断通知１７１Ｕを出力するのではなく、保持開放信号１９８Ｕをクロック入力として、この保持開放信号１９８Ｕの立ち上がったタイミングで不一致を検出した比較結果信号１９６Ｕを保持して断通知１７１Ｕを出力するようにしている。
【００５０】
図６（ｅ）は断信号が発生してから断通知が出力されるタイミングを表わしている。時刻ｔ₆に不一致を検出した比較結果信号１９６Ｕが出力された後も基準カウンタ１９１Ｕのカウント値はｎ倍クロック１３１Ｕの立ち上がりのたびにカウントアップされていく。この間、時刻ｔ₆以降はカウンタ比較回路１９５Ｕがカウント値の不一致を検出し続ける。このようにして基準カウンタ１９１Ｕのカウント値が値“ｘ”に到達するまでの時間が「断通知待ち」の余裕時間となる。
【００５１】
基準カウンタ１９１Ｕのカウント値が値“ｘ”に到達すると、図４におけるカウンタ比較回路１９５Ｕから保持開放信号１９８Ｕが比較保持回路１９７Ｕにクロック入力ＣＬＫとして入力され、不一致を検出した比較結果信号１９６Ｕが保持されて出力端子Ｑから断通知１７１Ｕが出力される。これにより、図３に示す断信号出力部１６３Ｕが断信号１３４Ｕを、バッファ１２６Ｕ（図２）の制御を行うバッファ制御回路１３５Ｕに供給することになる。図２に示すバッファ制御回路１３５Ｕは障害通知信号１４２Ｕを予備系のバッファ制御回路１３５Ｙに通知し、予備系のバッファ制御回路１３５Ｙはこれを基にして、バッファ制御信号１４１Ｙをオン状態にしてバッファ１２６Ｙを開く。これにより、運用系の断となったシステムクロック１０８に代わって予備系のシステムクロック１０９がシステムクロックライン１１２に出力されることになる。
【００５２】
次に図７を使用して、システムクロックがハイレベルの状態のときにその状態で固まった場合の断検出の様子を説明する。この図の上半分の部分は図３におけるハイレベル区間状態検出回路１６１Ｕの動作を説明するためのものであり、下半分の部分はローレベル区間状態検出回路１６２Ｕの動作を説明するためのものである。同図（ａ）はシステムクロックの状態変化を示しており、時刻ｔ₈に運用系内でシステムクロック１３２Ｕが立ち上がり、これが何らかの原因でこの信号レベルに保持された状態を示している。
【００５３】
同図（ｂ）はｎ倍クロック１３１Ｕの変化を示しており、波形の一部に示した矢印は基準カウンタ１９１Ｕおよび状態検出カウンタ１９２Ｕのカウントのためのタイミング（波形の立ち上がり）を示している。同図（ｃ）は状態検出カウンタ１９２Ｕ（図４）のカウント値の変化の様子を表わしており、同図（ｄ）は基準カウンタ１９１Ｕ（図４）のカウント値の変化の様子を表わしている。状態検出カウンタ１９２Ｕと基準カウンタ１９１Ｕはシステムクロック１３２Ｕが立ち上がった時刻ｔ₈からｎ倍クロック１３１Ｕの立ち上がるたびにカウントアップを行い、時刻ｔ₉の直前にそれぞれが値ｘをカウントするまで常に同じカウント値が、図４に示すカウンタ比較回路１９５Ｕに供給される。したがって、この時点までカウンタ比較回路１９５Ｕが不一致を検出することはない。同図（ｃ）と（ｄ）の間に示した矢印は状態検出カウンタ１９２Ｕと基準カウンタ１９１Ｕのカウント値の比較処理を示している。
【００５４】
時刻ｔ₉の直前で状態検出カウンタ１９２Ｕと基準カウンタ１９１Ｕのカウント値が共に値ｘとなると、システムクロック１３２Ｕに何らかの障害が発生した可能性がある。そこで既に説明したように図３に示すセット信号１６７Ｕでローレベル区間状態検出回路１６２Ｕがセットされる。これにより、システムクロック１３２Ｕの監視制御は図３に示すローレベル区間状態検出回路１６２Ｕに切り替わる。
【００５５】
図７（ｅ）は、ローレベル区間状態検出回路１６２Ｕにおける状態検出カウンタ１９２Ｕ（図４参照）のカウント値の変化の様子を表わしており、同図（ｆ）は基準カウンタ１９１Ｕ（図４参照）のカウント値の変化の様子を表わしている。状態検出カウンタ１９２Ｕの方はローレベル区間状態検出回路１６２Ｕなのでシステムクロック１３２Ｕがローレベルでカウントを行うイネーブルな状態となる。図７（ａ）に示すようにシステムクロック１３２Ｕはハイレベルのままなので状態検出カウンタ１９２Ｕのカウント値は“０”のままに保持されている。これに対して、同図（ｆ）に示す基準カウンタ１９１Ｕはローレベル区間状態検出回路１６２Ｕがセットされた以後はｎ倍クロック１３１Ｕによって１つずつその値をカウントアップする。この結果として、カウンタ比較回路１９５Ｕは基準カウンタ１９１Ｕがカウント値“１”をカウントした時点で不一致を検出する。この場合には、同図（ｄ）で時刻ｔ₉の直前にカウント値が値ｘに到達し、この時点で保持開放信号１９８Ｕが出力されている。そこで、同図（ｇ）に示すように時刻ｔ₉のすぐ後に断通知１７１Ｕが出されることになる。
【００５６】
このようにシステムクロック１３２Ｕがハイレベルのまま保持されてしまった場合も、あるいはハイレベルの状態で断となってローレベルに保持されてしまった場合も、断通知１７１Ｕが出力されて、結果的に、運用系の断となったシステムクロック１０８に代わって予備系のシステムクロック１０９がシステムクロックライン１１２に出力されることになる。
【００５７】
図８および図９は以上説明した本実施例のクロック分配システムでシステムクロックの断を検出した場合およびこれに伴う処理の流れを表わしたものである。ここでは運用系について説明を行う。まず、図２に示す運用系クロック分配装置１０６では、システムクロック１０２と同周期で同位相の内部クロック１２８Ｕを生成する（図８ステップＳ３０１）。そして、この内部クロック１２８Ｕをｎ逓倍したｎ倍クロック１３１Ｕを生成する（ステップＳ３０２）。そして、このｎ倍クロック１３１Ｕを使用してシステムクロック１３２Ｕの断検出を開始する（ステップＳ３０３）。
【００５８】
この検出の過程で、図４に示す基準カウンタ１９１Ｕはｎ倍クロック１３１Ｕでカウントアップを行い、カウント値をカウンタ比較回路１９５Ｕへ出力する（ステップＳ３０４）。状態検出カウンタ１９２Ｕの方はｎ倍クロック１３１Ｕで同様にカウントアップし、カウント値をカウンタ比較回路１９５Ｕへ出力する（ステップＳ３０５）。カウンタ比較回路１９５Ｕはこれらのカウント値を比較し（ステップＳ３０６）、カウント値が一致していれば（ステップＳ３０７：Ｙ）、ステップ３０４に戻って監視を続ける。カウント値が一致しない場合には（ステップＳ３０７：Ｎ）、システムクロック１３２Ｕの断と判断して断信号を出力する（ステップＳ３０８）。
【００５９】
現在、運用系の断検出が行われたので、この断信号によって運用系からシステムクロック１０８（図２）がシステムクロックライン１１２（図２）に供給されるのを停止させるため、バッファ１２６Ｕ（図２）を閉じる（図９ステップＳ３０９）。そして、予備系のバッファ制御回路１３５Ｙに運用系のシステムクロック１３２Ｕが断であることを通知する（ステップＳ３１０）。このとき、予備系のシステムクロック１３２Ｙが断の状態となっているか、あるいは予備系クロック分配装置１０７自体に障害が発生しているかどうかの判別が行われる（ステップＳ３１１）。予備系への切り替えにこのような障害があるとされない場合には（Ｎ）、予備系のシステムクロック１３２Ｙのエッジの位置を避けたタイミングで（ステップＳ３１２：Ｎ）、図２に示した予備系のバッファ１２６Ｙを開く（ステップＳ３１３）。そして、システムクロック１０９をシステムクロックライン１１２に出力することになる。これにより、システムクロック１０９への切り替えが終了する（ステップＳ３１４）。
【００６０】
一方、ステップＳ３１１で予備系のシステムクロック１３２Ｙが断の状態となっているか、あるいは予備系クロック分配装置１０７自体に障害が発生していると判別された場合には（Ｙ）、予備系のバッファ１２６Ｙを開くことなく、両系のシステムクロック１３２Ｕ、１３２Ｙを断とする（ステップＳ３１５）。
【００６１】
なお、以上説明した実施例では運用系クロック分配装置１０６および予備系クロック分配装置１０７内にシステムクロック１０２と同一周波数で同一位相の内部クロック１２８を生成するためにＰＬＬ回路１２７を使用したが、他のクロック発生器を使用してもよい。また、ＰＬＬ回路１２７を両系で兼用することも場合により可能である。更に実施例ではＰＬＬ回路１２７とその出力の内部クロック１２８をｎ逓倍する逓倍器１２９を使用したが、ＰＬＬ回路１２７の出力自体をシステムクロック１０２に対してｎ逓倍したものとすることも可能である。
【００６２】
【発明の効果】
以上説明したように請求項１および請求項２記載の発明によれば、１つのクロック発生源から出力されるクロックを２系統に分岐し、それぞれの系統のクロック分配装置内で分岐後クロックの断の監視その半周期を基準として行って、断が検出されたとき即座に他系の分岐後クロックを外部のクロック伝達用のラインに出力するようにしたので、クロックの断が発生したときに出力側に無瞬断あるいはシステムが許容する位相差内で分岐後クロックを供給することができる。
【００６３】
更に請求項２記載の発明によれば、分岐後クロックのエッジを検出するエッジ検出手段を備えているので、分岐後クロックのエッジの部分を避けて出力を切り替えることができ、同時に２クロック分のクロックパルスの立ち上がりが発生する等の不都合を解消させることができる。
【００６４】
更に請求項３記載の発明によれば、断検出手段が分岐後クロックのハイレベルとローレベルの各信号状態を監視する回路部分を設けこれを適宜切り替えて監視を行うようにしているので、監視の信頼性と断検出の迅速化を可能にすることができる。
【００６５】
更に請求項４記載の発明によれば、請求項３記載のクロック分配システムで、断検出手段は、比較結果信号の供給を受け、同一の論理レベルの断検出用に設けられた状態検出カウンタのカウント値が前記した所定の個数の上限値に到達した時を待って分岐後クロックの断が発生したことを他系に通知することにしたので、ノイズ等の発生により比較結果が一時的に不一致となったときでも、予め定めた上限値に到達するまでは断の通知を出力するのを待って、システムの安定化を図ることができる。
【００６６】
更に請求項５記載の発明によれば、分岐前のクロックそのものが断となっているように両系の分岐後クロックに障害があるときは、両系の出力選択スイッチ手段を交互にオン・オフするチャタリングの現象を防止することができる。
【００６７】
更に請求項６記載の発明によれば、監視用クロック発生手段をＰＬＬ回路で構成したので、分岐後クロックと周波数および位相を精度良く合わせることができるだけでなく、システムクロック等の元となるクロックの周波数が変更された場合でもこれに適応させることができ、汎用性の高いクロック分配システムを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例におけるクロック分配システムの全体的な構成を示したシステム構成図である。
【図２】本実施例の運用系クロック分配装置および予備系クロック分配装置の回路構成を具体的に表わしたブロック図である。
【図３】図２に示した運用系の断検出回路の具体的な構成を表わしたブロック図である。
【図４】図３に示したハイレベル状態検出回路の構成を具体的に表わしたブロック図である。
【図５】本実施例で基準カウンタと状態検出カウンタによるシステムクロックの監視の様子の一例を示したタイミング図である。
【図６】本実施例でシステムクロックがハイレベルの状態のときに断となってローレベルに固まった場合の断検出の様子を示したタイミング図である。
【図７】本実施例でシステムクロックがハイレベルの状態のときにその状態で固まった場合の断検出の様子を示したタイミング図である。
【図８】本実施例で運用系がシステムクロックの断を検出してその断信号を出力するまでの流れを示した流れ図である。
【図９】本実施例で運用系が断信号を出力してからシステムクロックの断信号が出力されるまでの流れを示した流れ図である。
【図１０】システムクロックの抜けについての問題を解決する従来の提案を示したブロック図である。
【符号の説明】
１００クロック分配システム
１０２システムクロック
１０６運用系クロック分配装置
１０７予備系クロック分配装置
１１１装置ユニット
１０８、１０９、１３２Ｕ、１３２Ｙシステムクロック（分岐後クロック）
１２４断検出回路
１２７ＰＬＬ回路
１２９逓倍器
１３１ｎ倍クロック（複数倍クロック）
１３４断信号
１４１バッファ制御信号
１６１Ｕハイレベル区間状態検出回路
１６２Ｕローレベル区間状態検出回路
１６３Ｕ断信号出力部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock distribution system that distributes a clock, and more particularly, to a clock distribution system that includes an active system and a standby clock distribution apparatus and switches to a standby system when a clock relayed by the active system occurs. About.
[0002]
[Prior art]
Conventionally, there is a clock distribution system in which a system clock is distributed to an operation system and a standby system, and the system clock is supplied to a predetermined device or system clock line via these systems. In such a system, the system clock that has passed through the operation system is normally supplied to a predetermined device or system clock line, while monitoring whether or not the system clock is interrupted. A system clock is supplied from the standby system side. In this way, the reliability is improved by doubling the system clock supply system.
[0003]
By the way, in such a clock distribution system, a clock having the same cycle as the system clock is used to determine whether or not a disconnection has occurred in the system clock. For this reason, when the system clock is interrupted, one cycle of the clock is required to determine this, and at least one switching process is performed to switch from the failed active system to the standby system and output the system clock. Needed a clock. As a result, when a disconnection occurs in the system clock, at least two periods of the system clock are required to switch from the active system to the standby system, and from the predetermined device or system clock line side that receives the system clock supply As a result, missing system clocks for several clocks occurred.
[0004]
FIG. 10 shows a proposal for solving the problem of such a missing system clock. In this proposal disclosed in Japanese Patent Laid-Open No. 62-61115, a clock signal 401 is supplied to a differentiating circuit 402 to output a reset signal 403 as a differential output at the rising or falling portion of the clock signal 401. Is used as a reset input of the counting circuit 404.
[0005]
A clock pulse 405 having a shorter cycle than the clock signal 401 is input to the counting circuit 404 via the gate circuit 406 and counted. Address information 407 representing the count value is supplied to a ROM (Read Only Memory) 408. In the ROM 408, a signal “1” is written in an area equal to or larger than the number of clock pulses 405 corresponding to one cycle of the clock signal 401 among the addresses corresponding to the count value, and the signal is inputted to an address area having a smaller count value. “0” is written. The read signal 409 read from the ROM 408 is given to the gate circuit 406 as a control signal such that the signal “0” opens the gate and the signal “1” closes. Further, when the read signal 409 is the signal “1”, the disconnection of the clock signal 401 is detected.
[0006]
In the proposal shown in FIG. 10, when no interruption occurs in the clock signal 401, the counting circuit 404 is reset every cycle of the clock signal 401. As a result, the address information 407 representing the count value accesses only the area of the ROM 408 where the signal “0” is written, and the read signal 409 is always in the signal “0” state. That is, no disconnection detection result is output in this state.
[0007]
On the other hand, when the disconnection occurs in the clock signal 401, the address information 407 representing the count value of the counting circuit 404 accesses the area where the signal “1” of the ROM 408 is written. At this time, the gate of the gate circuit 406 is cut off, and the read signal 409 is always in the signal “1” state. That is, a disconnection is detected.
[0008]
[Problems to be solved by the invention]
However, in this proposal, a clock pulse 405 that has nothing to do with the clock signal 401 is generated, and the interruption of the clock signal 401 is detected using this. Therefore, the disconnection may be detected even if the clock signal 401 is normal depending on the frequency fluctuation of the clock pulse 405 or the like. In order to prevent such a malfunction, it is necessary to set the count value of the counting circuit 404 with a considerable margin. In addition, this proposal does not use two systems, the active system and the standby system, and does not consider switching of the system clock between these systems. Therefore, if switching of the frequency clock from the active system to the standby system is also considered in this proposal, the system clock for several clocks will still be lost.
[0009]
Therefore, an object of the present invention is to use an active system and a standby system for distributing one type of clock, and when a clock break occurs in one system, the clock is quickly switched and supplied to the other system. It is to provide a clock distribution system.
[0010]
[Means for Solving the Problems]
According to the first aspect of the present invention, (a) a branching means for branching a clock output from one clock generation source into two systems, and (b) one post-branch clock branched by this branching means is input. Output selection switch means for selecting whether or not to output to an external clock transmission line, and multiple clock generation for generating a multiple clock that is a multiple of the same frequency as the clock input to the branch means When the signal level of the post-branch clock does not change while the post-branch clock and the multiple clock are input and a predetermined number of multiple clocks greater than the number corresponding to the half cycle of the post-branch clock are counted A break detection means for detecting a break of the clock after branching and an instruction to switch the operation to the other system when the break detection means detects a break while the local system is in operation. Failure to stop the output of the post-branch clock to the selection switch means, and to start the output of the post-branch clock to the output selection switch means when the local system is in a standby state and an instruction to switch operation from another system The clock distribution system is provided with an operation system and a standby system clock distribution device each having a time response means.
[0011]
That is, according to the first aspect of the present invention, the branching means branches the clock output from one clock generation source into two systems. One of the branched clocks after branching is input to the operational clock distribution apparatus, and monitoring is performed to see if the clock after branching is interrupted. As a monitoring result, when the interruption of the clock after the branch has not occurred, this is outputted from the output selection switch means to the external clock transmission line. When disconnection occurs, as described later, the output from the clock transmission line is canceled and switching to the standby system is performed. The other branched clock after branching is input to the standby clock distribution apparatus and the same processing is performed. In order to monitor whether the clock after branching is interrupted, these operating and standby clock distribution apparatuses are commonly provided with the following means. First, a multiple clock generation means for generating a multiple clock by multiplying the frequency of a clock having the same frequency as the clock input to the branching means is provided. By creating a multiple clock as a clock obtained by multiplying the clock input to the branching means, it is possible to detect the disconnection of the post-branch clock by improving the accuracy by the multiple of the multiple clock. That is, the break detection means inputs the post-branch clock and the multiple clock, and the signal level of the post-branch clock changes while counting a predetermined number of multiple clocks greater than the number corresponding to the half cycle of the post-branch clock. When it does not, it detects a clock interruption after that branch. Further, the failure handling means instructs the other system to switch operation when the own system is in operation and the disconnection detection means detects disconnection, and stops the output of the clock after branching to the output selection switch means. When the own system is in a standby state and an operation switching instruction is issued from another system, the output selection switch means starts outputting the clock after branching.
[0012]
In the second aspect of the present invention, (a) a branching means for branching a clock output from one clock generation source into two systems, and (b) one post-branch clock branched by this branching means is input. Output selection switch means for selecting whether or not to output to an external clock transmission line, monitoring clock generation means for generating a clock having the same frequency and the same phase as the clock input to the branching means, and this monitoring Multiplex clock generation means for generating a multiple clock by multiplying the monitoring clock generated by the clock generation means to a predetermined multiplication factor, and a post-branch clock by inputting the post-branch clock and the multiple clock. If the signal level of the post-branch clock does not change while counting a predetermined number of multiple clocks that are larger than the number corresponding to the half cycle of An interruption detection means for detecting an interruption of the clock, an edge detection means for detecting the edge of the clock after branching, and a timing for avoiding the edge detected by the edge detection means when the interruption detection means detects an interruption in the operating system. Instruct the other system to switch operation and stop the output of the clock after branching to the output selection switch means, and when the other system is instructed to switch operation in the standby state, to the output selection switch means On the other hand, the clock distribution system is provided with an operation system and a standby system clock distribution device each having a failure response means for starting output of the clock after branching.
[0013]
That is, in the invention described in claim 2, the branching means branches the clock output from one clock generation source into two systems. One of the branched clocks after branching is input to the operational clock distribution apparatus, and monitoring is performed to see if the clock after branching is interrupted. As a monitoring result, when the interruption of the clock after the branch has not occurred, this is outputted from the output selection switch means to the external clock transmission line. When disconnection occurs, as described later, the output from the clock transmission line is canceled and switching to the standby system is performed. The other branched clock after branching is input to the standby clock distribution apparatus and the same processing is performed. In order to monitor whether the clock after branching is interrupted, these operating and standby clock distribution apparatuses are commonly provided with the following means. First, a monitoring clock generating means for generating a clock having the same frequency and the same phase as the clock input to the branching means is provided. As a result, even when the clock after branching is cut off, it can be detected with high reliability using a unique clock. Next, there is provided a multiple clock generating means for generating a multiple clock by multiplying the frequency of the monitor clock generated by the monitor clock generating means by a predetermined magnification to a multiple. By creating a multiple clock as a clock obtained by multiplying the clock input to the branching means, it is possible to detect the disconnection of the post-branch clock by improving the accuracy by the multiple of the multiple clock. That is, the break detection means inputs the post-branch clock and the multiple clock, and the signal level of the post-branch clock changes while counting a predetermined number of multiple clocks greater than the number corresponding to the half cycle of the post-branch clock. When it does not, it detects a clock interruption after that branch. The invention according to claim 2 further comprises edge detecting means for detecting the edge of the post-branch clock. This is because when the clock after branching in one system is interrupted and switched to the other system, if the output of the clock after branching is started at the edge location, the clock of this clock after branching passes through the external clock transmission line. This is to avoid inconvenience in the circuit operation of the circuit device or the like that receives the supply. Further, the failure handling means instructs the other system to switch operation when the own system is in operation and the disconnection detection means detects disconnection, and stops the output of the clock after branching to the output selection switch means. When the own system is in a standby state and an operation switching instruction is issued from another system, the output selection switch means starts outputting the clock after branching.
[0014]
According to a third aspect of the present invention, in the clock distribution system according to the first or second aspect, the disconnection detecting means includes a reference counter for counting a plurality of multiple clocks as the predetermined upper limit value and a post-branch clock. The state detection counter that counts multiple clocks when a predetermined logic level is reached and the count values of these reference counter and state detection counter are compared. A counter comparison means for outputting a comparison result signal for detecting the occurrence of a failure and outputting a set signal is separately provided for two logic levels for detecting a break when the clock is at a high level and for detecting a break when the clock is at a low level. When the set signal is output from one break detection counter comparison means, the other break detection reference counter and the state are set. It is characterized by loading the initial value of the output the same value in the counter.
[0015]
That is, in the invention described in claim 3, the disconnection detecting means has a two-system circuit configuration for determining whether the high level state and the logic level state of the post-branch clock are normal time lengths. These include two types of counters: a reference counter that loads, for example, a value “0” as an initial value by a set signal indicating detection switching from one logic level state, and a state detection counter. Both counters match in that they count multiple clocks that are multiples of the frequency of the clock after branching, but the former count value is set as the upper limit of a predetermined number (however, high level and low level) However, in the latter case, a value larger than that can be counted. In the latter state detection counter, the count condition is that the post-branch clock is high when detecting a break at a high level, and the post-branch clock is present when detecting a break at a low level. The low level is a condition for counting. By adopting such a circuit configuration, when the signal state of one logic level becomes longer than the half cycle of the clock after branching, this can be detected by using the other circuit part for detecting disconnection.
[0016]
According to a fourth aspect of the present invention, in the clock distribution system according to the third aspect, the disconnection detecting means is supplied with the comparison result signal, and the count value of the state detection counter provided for detecting the disconnection of the same logic level is obtained. Comparing and holding means for outputting a disconnection signal for notifying the other system that a clock disconnection has occurred after branching after waiting for the time when the predetermined upper limit value has been reached is further provided.
[0017]
That is, in the invention according to claim 4, even when the comparison result temporarily becomes inconsistent due to the occurrence of noise or the like, the system waits for the notification of disconnection until it reaches the predetermined upper limit value, Stabilization is planned.
[0018]
According to a fifth aspect of the invention, in the clock distribution system according to the first or second aspect, when the post-branch clock of the other system is cut off in a state where the break of the post-branch clock of one system is detected It is characterized in that it comprises control means for shutting off both system output switching switch means for both systems.
[0019]
That is, in the invention according to claim 5, when there is a failure in the clocks after branching of both systems so that the clock itself before branching is cut off, the chattering for alternately turning on and off the output selection switch means of both systems I try to prevent this phenomenon.
[0020]
According to a sixth aspect of the present invention, in the clock distribution system according to the second aspect, the monitoring clock generation means is constituted by a PLL circuit.
[0021]
That is, in the invention described in claim 6, by using the PLL circuit, the post-branch clock and the frequency and phase can be accurately matched.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
[0023]
【Example】
Hereinafter, the present invention will be described in detail with reference to examples.
[0024]
FIG. 1 shows the overall configuration of a clock distribution system according to an embodiment of the present invention. The clock distribution system 100 includes a system clock generator 101 that generates a system clock, an operating clock distribution device 106 that receives the system clock 102 generated by the system clock generator 101 via an inter-device interface 103, and a standby clock distribution. A system clock 108 (109) output from the device 107 and one of these redundant clock distribution devices 106 and 107 is connected to a plurality of device units 111. ₀ ~ 111 _r The system clock line 112 is distributed to each other. The end of the system clock line 112 is grounded by a pull-down resistor 113. In the clock distribution system of this embodiment, the system clock 108 is supplied from the active clock distribution device 106 to the system clock line 112 in the operating state. When the system clock 108 is cut off due to some failure, the standby clock distribution device 107 is immediately switched to.
[0025]
FIG. 2 specifically shows the circuit configuration of the active clock distribution device and the standby clock distribution device. The active clock distribution device 106 and the standby clock distribution device 107 have the same circuit configuration. The circuits and signals to which the reference symbol Y is added in the standby clock distribution device 107 are the same as the circuits and signals to which the reference symbol U is added in the operational clock distribution device 106, and their description will be omitted as appropriate.
[0026]
The operational clock distribution device 106 includes an LVDS (Low Voltage Differencial Signaling) receiver 122U as a low voltage differential signal interface that receives the supply of the system clock 102 (FIG. 1) from the inter-device interface 103. An output line 123U of the LVDS receiver 122U is used to output an interruption system circuit 108U that detects an interruption of the system clock, an edge detection circuit 125U that detects an edge of the system clock, and an output system clock 108 to the system clock line 112. It is connected to the buffer 126U.
[0027]
The operational system clock distribution device 106 includes a PLL (Phase Locked Loop) circuit 127 U, and generates an internal clock 128 U whose phase is synchronized with the system clock 102. The PLL circuit 127U shifts to the free-running mode when out of synchronization, and in this case, generates a clock having the same cycle as the system clock 102. The internal clock 128U output from the PLL circuit 127U is input to the multiplier 129U and multiplied by n (n is a positive integer), and the n-fold clock 131U is also input to the disconnection detection circuit 124U. Yes. The disconnection detection circuit 124U receives the n-time clock 131U and the system clock 132U output from the output line 123U, detects the disconnection of the system clock 132U, and controls the buffer 126U with the disconnection signal 134U as the detection result. Is supplied to a buffer control circuit 135U. The number of detected clocks indicating the time interval until the disconnection is detected is a predetermined positive integer smaller than the multiplication number n. The buffer control circuit 135U and the edge detection circuit 125U constitute a buffer control unit 136U.
[0028]
The buffer control circuit 135U is supplied with a failure signal 138U from the operation state notification unit 137U at the time of failure. That is, the operation state notification unit 137U manages the operation state of the own system (here, the operation system clock distribution device 106), and supplies a failure signal 138U to the buffer control circuit 135U when a failure occurs in the own system. When the buffer control circuit 135U receives the failure signal 138U, the buffer control signal 141U is turned off to close the buffer 126U so that the system clock 108 is not output to the system clock line 112. Also, the active buffer control circuit 135U and the standby buffer control circuit 135Y input and output failure notification signals 142U and 142Y. For example, when the operational buffer control circuit 135U receives the failure signal 138U, the failure notification signal 142U is notified to the standby buffer control circuit 135Y. Based on this, the standby buffer control circuit 135Y turns on the buffer control signal 141Y to open the buffer 126Y so that the system clock 109 is output to the system clock line 112.
[0029]
On the other hand, the edge detection circuit 125U detects both falling and rising edges of the system clock 132U. The detected edge information 143U is input to the buffer control circuit 135U. However, for example, when the system clock 132U is cut off in the operation system, only the standby edge detection circuit 125Y operates. At this time, the edge information 143Y is input to the standby buffer control circuit 135Y. Therefore, in this case, the operation for controlling the buffer 126U by the active edge information 143U is not performed.
[0030]
The standby buffer control circuit 135Y uses the failure notification signal 142U from the active system, and if the system clock 132Y passing through the standby system is not disconnected and a failure state has not occurred, the edge information 143Y Is used to open the buffer 126Y at a stable logic level other than the rising or falling edge of the clock.
[0031]
In the clock distribution system 100 of the present embodiment, the multiplication factor of the n-times clock 131U is set in advance by the multiplier 129U based on the allowable value of the phase shift on the system. Therefore, in the system clock line 112, the system clock 132U can be switched without interruption or within an allowable range. Therefore, the clock distribution system 100 that operates in synchronization with the rising edge of the system clock 132U and does not affect the circuit unit (not shown) is realized.
[0032]
FIG. 3 shows a specific configuration of the operational disconnection detection circuit shown in FIG. Since the standby disconnection detection circuit 124Y has the same configuration as the active disconnection detection circuit 124U, illustration and description of the standby disconnection detection circuit 124Y are omitted. The disconnection detection circuit 124U includes a high level section state detection circuit 161U that detects a state of a section in which the system clock 132U is at a high level, and a low level that detects a state of a section in which the system clock 132U is at a low level. The level section state detection circuit 162U and a disconnection signal output unit 163U that outputs a disconnection signal 134U.
[0033]
The system clock 132U and the n-times clock 131U output from the multiplier 129U shown in FIG. 2 are supplied to both the high level section state detection circuit 161U and the low level section state detection circuit 162U. The high level interval state detection circuit 161U has detection pulse number information 165U indicating the number of detection pulses arbitrarily set, and the low level interval state detection circuit 162U also indicates the number of detection pulses set arbitrarily. Each detected pulse number information 166U is inputted. Here, the number of detected pulses will be described as x and y (however, the values x and y are both positive integers larger than the integer n). Further, the high level interval state detection circuit 161U outputs a set signal 167U for setting the other low level interval state detection circuit 162U in a state where its own circuit detects the number of detected pulses x. The low level section state detection circuit 162U outputs a set signal 168U for setting the other high level section state detection circuit 161U in a state where its own circuit detects the number of detected pulses y.
[0034]
The high level section state detection circuit 161U counts a section where the system clock 132U is at the high level with the built-in counter (not shown) by the n-fold clock 131U, and changes to the low level without reaching x. If this is normal, the count value is reset and the next count operation is waited. On the other hand, if the n-time clock 131U is counted more than x in the section where the system clock 132U is at the high level, the system clock 132U has some trouble and the time until the falling is delayed. Therefore, in this case, the low level section state detection circuit 162U is set by the set signal 167U.
[0035]
The same applies to the low-level section state detection circuit 162U. That is, the low level section state detection circuit 162U counts the section where the system clock 132U is at the low level with the built-in counter (not shown) by the n-fold clock 131U, and changes to the high level without reaching y. If this is normal, the count value is reset and the next count operation is waited. On the other hand, if the n-time clock 131U is counted more than y in the section where the system clock 132U is at the low level, it is assumed that some trouble has occurred, and the high-level section state detection circuit 161U is set by the set signal 168U.
[0036]
By the way, in the section where the high level section state detection circuit 161U is at the high level of the system clock 132U, x-times n clocks 131U are counted, and based on this, the low level section state detection circuit 162U is set by the set signal 167U. And In this case, the low-level section state detection circuit 162U starts detecting the disconnection of the system clock 132U at this time. As described above, only one of the high level section state detection circuit 161U and the low level section state detection circuit 162U is in a state of monitoring the detection of the disconnection of the system clock 132U. If the disconnection detection of the system clock 132U is detected when the disconnection detection state is monitored, the other circuit can detect the disconnection of the system clock 132U from that point.
[0037]
The disconnection signal output unit 163U receives disconnection notifications 171U and 172U based on the disconnection detection from both the high level interval state detection circuit 161U and the low level interval state detection circuit 162U. When either of the disconnect notifications 171U and 172U is input to the disconnect signal output unit 163U, the disconnect signal 134U is supplied to the buffer control circuit 135U (FIG. 2).
[0038]
FIG. 4 specifically shows the configuration of the high-level state detection circuit shown in FIG. The structure of the low level section state detection circuit 162U is basically the same as that of the high level section state detection circuit 161U. Therefore, illustration and description of the low-level section state detection circuit 162U are omitted here, and only the high-level section state detection circuit 161U will be described specifically.
[0039]
The high level section state detection circuit 161U includes a reference counter 191U and a state detection counter 192U that receive the set signal 168U output from the low level section state detection circuit 162U shown in FIG. A counter comparison circuit 195U for inputting and comparing the count values 193U and 194U output from the reference counter 191U and the state detection counter 192U, and a comparison result signal 196U representing the comparison result of the counter comparison circuit 195U are input terminals D. And a comparison and holding circuit 197U including a flip-flop circuit that inputs and holds the same. The comparison result signal 196U is a signal indicating whether or not the comparison results match. At the clock input terminal CLK of the comparison holding circuit 197U, when the n times of the clock 131U is counted from the counter comparison circuit U195 (when the number of times of the n times of the clock 131U is counted in the case of the low level section state detection circuit 162U) In addition, a hold release signal 198U instructing release of the hold is input. The disconnection notification 171U is output from the output terminal Q of the comparison holding circuit 197U, and is input to the disconnection signal output unit 163U together with the disconnection notification 172U output from the low level section state detection circuit 162U shown in FIG. The counter comparison circuit 195U outputs a set signal 167U that is sent to the low level section state detection circuit 162U shown in FIG. The x or y values are input in advance to the counter comparison circuit 195U as value setting information 199U.
[0040]
Incidentally, the n-times clock 131U is inputted to both the clock input terminals CLK of the reference counter 191U and the state detection counter 192U in FIG. The system clock 132U is input to the enable terminal Enable of the state detection counter 192U. The reference counter 191U counts in a state where the set signal 168U is set. When the reference counter 191U counts up to the detection pulse number x, no further counting is performed. On the other hand, the state detection counter 192U counts when the system clock is at the high level and the set signal 168U is set. 4 shows the case of the high level interval state detection circuit 161U. However, in the case of the low level interval state detection circuit 162U (not shown), the state detection counter 192U is set with the set signal 167U and the system clock 132U is Counting is performed in a low level state. In the case of the state detection counter 192U in the low level section state detection circuit 162U, the number of detection pulses as the upper limit count value is y.
[0041]
Therefore, in the case of the high-level section state detection circuit 161U shown in FIG. 4, when the set signal 168U is set and the system clock 132U becomes high level, the reference counter 191U every time the n-fold clock 131U rises one clock at a time. And the state detection counter 192 both increment the count value from “0” by one at the same timing. Therefore, until the system clock 132U changes to the low level, the count values 193U and 194U of the reference counter 191 and the state detection counter 192 are incremented one by one so as to keep the same value. When the system clock 132U changes to a low level at a certain point in time, only the count value of the reference counter 191U stops counting thereafter, so that the counter comparison circuit 195U detects a mismatch between the two and a comparison indicating a mismatch at this stage. The result signal 196U is output from the counter comparison circuit 195U.
[0042]
FIG. 5 shows an example of how the system clock is monitored by the reference counter and the state detection counter. Assume that the system clock 102 is output from the system clock generator 101 (FIG. 1) in the operating state in which the operating clock distribution device 106 shown in FIG. 1 supplies the system clock 108 to the system clock line 112. This system clock 102 is supplied to the operation system clock distribution apparatus 106, and becomes the system clock 132U through the LVDS receiver 122U. As shown in FIG. 5A, the system clock 132U is set at time t. ₁ To time t ₂ Is held at the high level ("H") until time t _Three Up to the low level ("L"). FIG. 4B shows the state of change of the n-times clock 131U. FIG. 6C shows the state of the high-level section state detection circuit 161U shown in FIG. 3, and the upper part thereof shows the change in the count value of the reference counter 191U in the high-level section state detection circuit 161U. The lower part represents the change of the count value of the state detection counter 192U in the high level section state detection circuit 161U.
[0043]
As shown in FIG. 5B, every time the n-times clock 131U rises, the reference counter 191U and the state detection counter 192U increment the count value one by one from the value “0”. These count values 193U and 194U increase while maintaining the same value until the count value 193U of the reference counter 191U reaches the number of detected pulses “x” of the high level section state detection circuit 161U. Therefore, the counter comparison circuit 195U detects a match until the count value 194U reaches the value “x”. In this case, the set signal 167U is output between the high-level section state detection circuit 161U and that time. There is nothing.
[0044]
In FIG. 5, the high level state of the system clock 132U continues for a time longer than the half cycle of the normal clock cycle, and the time t when the state detection counter 192U counts the value “x” as the count value 194U. ₂ It has changed to low level. At this time, the count value 193 of the reference counter 191U is also the value “x”. Therefore, the counter comparison circuit 195U shown in FIG. 4 remains in a state where a match is detected. Before the count value 194 exceeds the value “x”, the system clock 132U has changed to the low level within the allowable error range. At this timing, the count value is reset 201 as indicated by the arrow in FIG. The count values of the counter 191U and the state detection counter 192U are both set to “0”. Then, as shown in FIG. ₂ Thereafter, monitoring of the low level duration of the system clock 132U is started.
[0045]
In the example shown in FIG. 5, when the low level state of the system clock 132U continues for a longer time than the half period of the normal clock cycle, the state detection counter 192U counts the value “y” as the count value 194U. Time t as _Three Has changed to a high level. Therefore, this time t at which the system clock 132U rises _Three Similarly, the count value is reset 201, and the count values of the reference counter 191U and the state detection counter 192 are both set to "0". Then, as shown in FIG. _Three Thereafter, monitoring of the high level duration of the system clock 132U is started.
[0046]
Next, referring to FIG. 6, a state of detection of disconnection when the system clock is disconnected and becomes a low level when the system clock is at a high level will be described. Time t as shown in FIG. _Four The system clock 132U rises in the operating system at time t earlier than the original fall timing. _Five It has been interrupted by the failure. As a result, the output level of the system clock 132U remains at a low level.
[0047]
FIG. 5B shows the change of the n-fold clock 131U, and the arrows shown in part of the waveform indicate the timing (waveform rising) for counting by the reference counter 191U and the state detection counter 192U. Time t _Four Since the system clock 132U becomes high level, the high level section state detection circuit 161U shown in FIG. 3 monitors this high level section. So time t _Four Thereafter, the state detection counter 192U (FIG. 4) shown in FIG. 4C counts the rise of the n-times clock 131U only when the system clock 132U is in the high level state, and the reference shown in FIG. The counter 191U (FIG. 4) counts the rising edge of the n-times clock 131U. The latter count continues even if the system clock 132U changes to a low level, but its upper limit is the value x.
[0048]
Time t _Four Thereafter, the state detection counter 192U and the reference counter 191U count up at the same timing, and output count values 193U and 194U from the count value to the counter comparison circuit 195U shown in FIG. In the example shown in FIG. _Five Since the system clock 132U is at the low level, the count value of the state detection counter 192U shown in FIG. On the other hand, the count value of the reference counter 191U shown in FIG. 4D is incremented to the value “5” at the next rising edge of the n-times clock 131U. This time t ₆ The counter comparison circuit 195U shown in FIG. 4 detects the count value mismatch and supplies the comparison result signal 196U to the input terminal D of the comparison holding circuit 197U shown in FIG.
[0049]
However, there is a possibility that the comparison result signal 196U indicating this inconsistency is temporarily generated due to noise or the like of the system clock 132U. Therefore, the comparison holding circuit 197U receives the comparison result signal 196U that has detected the mismatch and receives the time t ₆ Instead of immediately outputting the disconnection notification 171U, the holding release signal 198U is used as a clock input, and the comparison result signal 196U in which a mismatch is detected at the rising timing of the holding release signal 198U is held and the disconnection notification 171U is output. I have to.
[0050]
FIG. 6E shows the timing at which the disconnection notification is output after the disconnection signal is generated. Time t ₆ Even after the comparison result signal 196U in which a mismatch is detected is output, the count value of the reference counter 191U is counted up each time the n-fold clock 131U rises. During this time, time t ₆ Thereafter, the counter comparison circuit 195U continues to detect the mismatch of the count values. In this way, the time until the count value of the reference counter 191U reaches the value “x” is an allowance time for “waiting for disconnection notification”.
[0051]
When the count value of the reference counter 191U reaches the value “x”, the holding release signal 198U is input from the counter comparison circuit 195U in FIG. 4 to the comparison holding circuit 197U as the clock input CLK, and the comparison result signal 196U detecting the mismatch is held. Then, the disconnection notification 171U is output from the output terminal Q. Thereby, the disconnection signal output unit 163U shown in FIG. 3 supplies the disconnection signal 134U to the buffer control circuit 135U that controls the buffer 126U (FIG. 2). The buffer control circuit 135U shown in FIG. 2 notifies the failure notification signal 142U to the standby buffer control circuit 135Y, and based on this, the standby buffer control circuit 135Y turns on the buffer control signal 141Y to turn on the buffer 126Y. open. As a result, the standby system clock 109 is output to the system clock line 112 in place of the system clock 108 that is disconnected from the operation system.
[0052]
Next, with reference to FIG. 7, a state of detection of disconnection when the system clock is set in a high level state will be described. The upper half of this figure is for explaining the operation of the high level interval state detection circuit 161U in FIG. 3, and the lower half is for explaining the operation of the low level interval state detection circuit 162U. is there. FIG. 9A shows the state change of the system clock, and the time t ₈ The system clock 132U rises in the operational system, and this indicates a state where it is held at this signal level for some reason.
[0053]
FIG. 5B shows the change of the n-fold clock 131U, and the arrows shown in part of the waveform indicate the timing (waveform rising) for counting by the reference counter 191U and the state detection counter 192U. FIG. 4C shows how the count value of the state detection counter 192U (FIG. 4) changes, and FIG. 4D shows how the count value of the reference counter 191U (FIG. 4) changes. . The state detection counter 192U and the reference counter 191U are time t when the system clock 132U rises. ₈ Counts up each time the n-time clock 131U rises from time t ₉ The same count value is always supplied to the counter comparison circuit 195U shown in FIG. 4 until each counts the value x immediately before. Therefore, the counter comparison circuit 195U does not detect the mismatch until this time. The arrows shown between (c) and (d) in the figure indicate the comparison processing of the count values of the state detection counter 192U and the reference counter 191U.
[0054]
Time t ₉ If the count values of the state detection counter 192U and the reference counter 191U both become the value x immediately before, there is a possibility that some trouble has occurred in the system clock 132U. Therefore, as already described, the low level section state detection circuit 162U is set by the set signal 167U shown in FIG. As a result, the monitoring control of the system clock 132U is switched to the low level section state detection circuit 162U shown in FIG.
[0055]
FIG. 7E shows how the count value of the state detection counter 192U (see FIG. 4) changes in the low-level section state detection circuit 162U. FIG. 7F shows the reference counter 191U (see FIG. 4). This shows how the count value changes. Since the state detection counter 192U is in the low level section state detection circuit 162U, the system clock 132U is enabled to perform counting at the low level. As shown in FIG. 7A, since the system clock 132U remains at the high level, the count value of the state detection counter 192U is held at “0”. On the other hand, the reference counter 191U shown in FIG. 5F counts up the value one by one by the n-fold clock 131U after the low level section state detection circuit 162U is set. As a result, the counter comparison circuit 195U detects a mismatch when the reference counter 191U counts the count value “1”. In this case, the time t in FIG. ₉ The count value reaches the value x immediately before the holding release signal 198U is output at this point. Therefore, as shown in FIG. ₉ Immediately after that, a notice of interruption 171U is issued.
[0056]
As described above, even when the system clock 132U is held at the high level or when the system clock 132U is held at the low level due to being cut off at the high level, the cutoff notice 171U is output, and as a result. In addition, the standby system clock 109 is output to the system clock line 112 in place of the system clock 108 that is disconnected from the operation system.
[0057]
FIG. 8 and FIG. 9 show the flow of processing when the disconnection of the system clock is detected in the clock distribution system of the present embodiment described above. Here, the operational system will be described. First, the operational clock distribution device 106 shown in FIG. 2 generates the internal clock 128U having the same cycle and the same phase as the system clock 102 (step S301 in FIG. 8). Then, an n-times clock 131U obtained by multiplying the internal clock 128U by n is generated (step S302). Then, detection of disconnection of the system clock 132U is started using the n-fold clock 131U (step S303).
[0058]
In the detection process, the reference counter 191U shown in FIG. 4 counts up with the n-fold clock 131U and outputs the count value to the counter comparison circuit 195U (step S304). The state detection counter 192U counts up similarly with the n-times clock 131U, and outputs the count value to the counter comparison circuit 195U (step S305). The counter comparison circuit 195U compares these count values (step S306), and if the count values match (step S307: Y), returns to step 304 and continues monitoring. If the count values do not match (step S307: N), it is determined that the system clock 132U has been disconnected and a disconnect signal is output (step S308).
[0059]
Since the interruption of the active system is currently detected, the buffer 126U (FIG. 2) is used to stop the system clock 108 (FIG. 2) from being supplied from the active system to the system clock line 112 (FIG. 2) by this disconnection signal. 2) is closed (step S309 in FIG. 9). Then, the standby system buffer control circuit 135Y is notified that the active system clock 132U is disconnected (step S310). At this time, it is determined whether or not the standby system clock 132Y is in a disconnected state or whether or not a failure has occurred in the standby clock distribution device 107 itself (step S311). If there is no such failure in switching to the standby system (N), at the timing avoiding the edge position of the standby system clock 132Y (step S312: N), the standby system shown in FIG. The buffer 126Y is opened (step S313). Then, the system clock 109 is output to the system clock line 112. Thereby, the switch to the system clock 109 is completed (step S314).
[0060]
On the other hand, if it is determined in step S311 that the standby system clock 132Y is in the disconnected state or that the standby clock distribution device 107 itself has failed (Y), the standby buffer is used. Both system clocks 132U and 132Y are disconnected without opening 126Y (step S315).
[0061]
In the embodiment described above, the PLL circuit 127 is used to generate the internal clock 128 having the same frequency and the same phase as the system clock 102 in the active clock distribution device 106 and the standby clock distribution device 107. Other clock generators may be used. It is also possible in some cases to use the PLL circuit 127 in both systems. Furthermore, in the embodiment, the PLL circuit 127 and the multiplier 129 that multiplies the output internal clock 128 by n are used. However, the output of the PLL circuit 127 itself can be multiplied by n with respect to the system clock 102. .
[0062]
【The invention's effect】
As described above, according to the first and second aspects of the present invention, the clock output from one clock generation source is branched into two systems, and the clocks after branching are interrupted in the clock distribution devices of the respective systems. When the disconnection is detected, the post-branch clock of the other system is output to the external clock transmission line as soon as a disconnection is detected. It is possible to supply a post-branch clock to the side within a phase difference that is not instantaneously interrupted or allowed by the system.
[0063]
Further, according to the invention of claim 2, since the edge detecting means for detecting the edge of the clock after branching is provided, the output can be switched while avoiding the edge portion of the clock after branching, and for two clocks at the same time. Inconveniences such as the rise of the clock pulse can be solved.
[0064]
Further, according to the invention described in claim 3, since the disconnection detecting means is provided with a circuit part for monitoring each signal state of the high level and low level of the clock after branching, the switching is appropriately switched for monitoring. It is possible to speed up the reliability and disconnection detection.
[0065]
According to a fourth aspect of the present invention, in the clock distribution system according to the third aspect, the disconnection detecting means is supplied with the comparison result signal and the state detection counter provided for detecting the disconnection of the same logic level. Waiting for the count value to reach the above-mentioned upper limit of the predetermined number, it is decided to notify the other system that a clock break has occurred after branching. Even when it becomes, the system can be stabilized by waiting for the notification of disconnection to be output until the predetermined upper limit value is reached.
[0066]
According to the fifth aspect of the present invention, when there is a failure in the clocks after branching of both systems so that the clock itself before branching is cut off, the output selection switch means of both systems are alternately turned on / off. The chattering phenomenon can be prevented.
[0067]
According to the sixth aspect of the present invention, since the monitoring clock generating means is constituted by a PLL circuit, not only can the frequency and phase be matched with the post-branch clock with high accuracy, but also the clock that is the source of the system clock or the like can be obtained. Even when the frequency is changed, it can be adapted to this, and a highly versatile clock distribution system can be realized.
[Brief description of the drawings]
FIG. 1 is a system configuration diagram showing an overall configuration of a clock distribution system in an embodiment of the present invention.
FIG. 2 is a block diagram specifically illustrating the circuit configuration of an active clock distribution device and a standby clock distribution device according to the present embodiment.
3 is a block diagram showing a specific configuration of an active disconnection detection circuit shown in FIG. 2; FIG.
4 is a block diagram specifically showing a configuration of a high level state detection circuit shown in FIG. 3. FIG.
FIG. 5 is a timing chart showing an example of how a system clock is monitored by a reference counter and a state detection counter in the present embodiment.
FIG. 6 is a timing chart showing a state of detection of disconnection when the system clock is in a high level state and becomes a low level in this embodiment.
FIG. 7 is a timing chart showing a state of disconnection detection when the system clock is set in a high level state in this embodiment.
FIG. 8 is a flowchart showing a flow from when the active system detects a disconnection of the system clock and outputs a disconnection signal in the embodiment.
FIG. 9 is a flowchart showing a flow from when the active system outputs a disconnection signal to when a system clock disconnection signal is output in this embodiment.
FIG. 10 is a block diagram showing a conventional proposal for solving the problem of missing a system clock.
[Explanation of symbols]
100 clock distribution system
102 System clock
106 Operational clock distribution device
107 Preliminary clock distribution device
111 Equipment unit
108, 109, 132U, 132Y System clock (clock after branch)
124 Disconnection detection circuit
127 PLL circuit
129 multiplier
131 n times clock (multiple times clock)
134 Break signal
141 Buffer control signal
161U High level section state detection circuit
162U Low level section state detection circuit
163U disconnection signal output section

Claims

Branching means for branching a clock output from one clock generation source into two systems;
One of the post-branching clocks branched by this branching means is input and output selection switch means for selecting whether or not to output this to an external clock transmission line; and the same frequency as the clock input to the branching means A multiple clock generating means for generating a multiple clock obtained by multiplying a clock frequency by a plurality, and a predetermined number of multiples greater than the number corresponding to a half cycle of the post-branch clock by inputting the post-branch clock and the multiple clock; While counting the double clock, when the signal level of the post-branch clock does not change, the break detection means that detects the break of the clock after the branch, and when the own system is in operation and the break detection means detects a break, it operates to the other system And the output selection switch means stops the output of the clock after branching, and the local system is switched from the other system in the standby state. And a standby clock distribution device each having a failure response means for starting the output of the post-branch clock to the output selection switch means when instructed to do so. Clock distribution system.

Branching means for branching a clock output from one clock generation source into two systems;
One of the post-branch clocks branched by this branching means is input and output selection switch means for selecting whether or not to output the clock to an external clock transmission line; and the same frequency as the clock input to the branching means Monitoring clock generation means for generating a clock of the same phase, and multiple clock generation for generating a multiple clock by multiplying the monitoring clock generated by the monitoring clock generation means by a predetermined magnification to multiple the frequency When the signal level of the post-branch clock does not change while the post-branch clock and the multiple clock are input and a predetermined number of multiple clocks larger than the number corresponding to a half cycle of the post-branch clock are counted A disconnection detecting means for detecting the disconnection of the clock after the branch, an edge detecting means for detecting the edge of the clock after the branch, When the disconnection detecting means detects a disconnection in the state, it instructs the other system to switch operation at a timing to avoid the edge detected by the edge detecting means, and stops the output of the clock after branching to the output selection switch means, and Operational system and standby system clocks each having a failure response means for starting output of the post-branch clock to the output selection switch means when the local system is in a standby state and an operation switching instruction is issued from another system A clock distribution system comprising a distribution device.

The disconnection detecting means includes a reference counter that counts the multiple-times clock as the predetermined upper limit value, and a state detection counter that counts the multiple-times clock when the post-branch clock is at a predetermined logic level; When the count values of the reference counter and the state detection counter are compared and when these values do not match, a comparison result signal that detects that the post-branch clock is disconnected is output and a set signal is output. Counter comparison means are individually arranged for two logical levels for detecting a break when the clock after branching is at a high level and for detecting a break when the clock is at a low level, and the set signal is a counter for detecting one break When output from the comparison means, the same initial value of the same value is loaded into the reference counter and the state detection counter for detecting the other disconnection. Claim 1 or claim 2 clock distribution system according to symptoms.

The disconnection detecting means receives the comparison result signal, and waits for the count value of the state detection counter provided for detecting the disconnection of the same logic level to reach the predetermined upper limit value. 4. The clock distribution system according to claim 3, further comprising comparison holding means for outputting a disconnection signal for notifying another system that a clock disconnection has occurred after branching.

Both-system disconnection time control means for shutting off the output selection switch means of both systems when the post-branch clock of one system is detected and the post-branch clock of the other system is disconnected 3. The clock distribution system according to claim 1, further comprising a clock distribution system.

3. A clock distribution system according to claim 2, wherein said monitoring clock generating means is constituted by a PLL circuit.