JP4022054B2

JP4022054B2 - Solid-state imaging device

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Publication number: JP4022054B2
Application number: JP2001349822A
Authority: JP
Inventors: 親也上村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-11-15
Filing date: 2001-11-15
Publication date: 2007-12-12
Anticipated expiration: 2021-11-15
Also published as: JP2003153086A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルスチルカメラやデジタルビデオカメラ等の撮像デバイスとして用いられる固体撮像装置に関する。
【０００２】
【従来の技術】
近年、デジタルスチルカメラの高画質化が急速に進んでおり、１００万画素以上の画素数を有する固体撮像装置、特にＣＣＤイメージセンサが、広く使われるようになっている。これらのＣＣＤイメージセンサは、概ね、スチルモード、モニタリングモード、オートフォーカスモードの３つの駆動方法で用いられる。スチルモードは、全画素の信号電荷を独立に読み出すことによって静止画を得る駆動モード、モニタリングモードは、液晶モニター等に動画を映し出す駆動モード、オートフォーカスモードは、ＣＣＤイメージセンサの信号の一部を用いてオートフォーカスや露出の制御等を行なう駆動モードである。
【０００３】
モニタリングモードで駆動するには、毎秒３０枚程度のフレームレートが必要である。しかし、全フォトダイオードからの信号電荷をモニタ液晶に表示すると、多画素化が著しいＣＣＤイメージセンサに駆動周波数の限界があり、低消費電力化の要請があることから、モニタリングモードにおけるフレームレートが低下する。そこで一般に、１００万画素以上の画素数を有するＣＣＤイメージセンサでは、総ての列でなく、特定の列上のフォトダイオードからの信号電荷のみを読み出してライン数を間引いて表示することによって、フレームレートを向上させている。
また、オートフォーカスモードの駆動では、主に中央部のフォトダイオードからの信号電荷が制御処理に用いられ、かつ迅速な応答が要求される。そのため、モニタリングモードの場合と同様、中央部の特定列上のフォトダイオードからの信号電荷のみを読み出すことによって、高速処理を図っている。
【０００４】
図１２は、ＣＣＤイメージセンサの駆動方法の従来例を示す概略図である。このＣＣＤイメージセンサは、４相駆動垂直レジスタをもつプログレッシブスキャン方式を採用し、フォトダイオード５１、トランスファゲート５２、垂直レジスタ５３および水平レジスタ５４を備えるとともに、電荷排出部５７に接続されて不要な電荷を行単位で排出するドレイン５６と電荷の排出を制御するコントロールゲート５５を、垂直レジスタ５３と水平レジスタ５４との境界部に設けて、フレームレートを向上させている。なお、５８は、水平レジスタ５４から出力される信号電荷を検出する電荷検出部である。
他の従来例として、上記ドレイン５６とコントロールゲート５５を、水平レジスタ５４に下縁に隣接して設けたＣＣＤイメージセンサや、不要な電荷を排出するドレインとコントロールゲートを、特定の垂直列の端部と水平レジスタとの間に設け、垂直レジスタから水平レジスタへの信号電荷の転送を禁止し、列単位で画素を間引いて、フレームレートを向上させるＣＣＤイメージセンサがある。
【０００５】
【発明が解決しようとする課題】
上記従来のＣＣＤイメージセンサの駆動方法は、マトリックス状に配置されたフォトダイオード５１,５１,…からの信号電荷を行単位では高い自由度で間引くことができる。ところが、フォトダイオードからの信号電荷を列単位で間引こうとすると、不要な電荷を排出するドレインと電荷の排出を制御するコントロールゲートを、間引くべき信号電荷に対応したフォトダイオード列の下端に設ける必要がある。換言すれば、不要電荷排出用のドレインおよびコントロールゲートのための電極形成用パターンを、間引くべき列の位置に合わせて変更して設ける必要があり、このようなパターン形成位置の変更は、ＣＣＤイメージセンサの製造工程の初期に行なわなければならない。
従って、間引くべき列が異なる場合、その列の位置に応じてドレインとコントロールゲートを設けた専用のＣＣＤイメージセンサが必要となり、逆に、専用のＣＣＤイメージセンサでは、間引かれる列が固定されていて変更できないという問題がある。
【０００６】
そこで、本発明の目的は、信号電荷の間引きの方法に応じてドレインおよびコントロールゲートの位置を変更することなく、工程の僅かな変更と駆動タイミングの変更のみで、任意の箇所と任意の数で信号電荷を間引くことができ、多彩な読み出しモードとフレームレートを実現できる自由度の高い読み出しを行なうことができる固体撮像装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の固体撮像装置は、半導体基板上にマトリックス状に形成された複数の受光部と、この受光部から読み出された信号電荷を垂直方向に転送する複数の垂直レジスタと、この複数の垂直レジスタによって転送された信号電荷を水平方向へ転送する水平レジスタを有し、上記複数の垂直レジスタの中を転送される信号電荷を、行単位および列単位で排出することが可能な電荷排出手段と、この電荷排出手段で信号電荷が列単位で排出された行のうちの信号電荷が排出された列以外の残る列の信号電荷を読み出す電荷読み出し手段を備えた固体撮像装置において、上記水平レジスタは、Ｎ型転送チャネルをもつ第１の下層電極 , Ｎ ⁻ 型転送チャネルをもつ第１の上層電極 , Ｎ型転送チャネルをもつ第２の下層電極 , Ｎ ⁻ 型転送チャネルをもつ第２の上層電極を順に行方向に並べた電極組を各垂直レジスタの終端に備えるととともに、第１水平転送クロックおよびその反転パルスである第１反転水平転送クロックを夫々供給する第１信号線および第１反転信号線と、第２水平転送クロックおよびその反転パルスである第２反転水平転送クロックを夫々供給する第２信号線および第２反転信号線を備える一方、各垂直レジスタの終端付近を横切るようにドレインが配置され、信号電荷を読み出すべき垂直レジスタの上記電極組は、第２の上層および下層電極を上記第１反転信号線に接続し、この第２の上層電極に上記ドレインに対応するゲートを接続し、第１の上層および下層電極を上記第１信号線に接続して第１電極組とする一方、信号電荷を排出すべき垂直レジスタの上記電極組は、第２の上層および下層電極を上記第２反転信号線に接続し、この第２の上層電極に上記ドレインに対応するゲートを接続し、第１の上層および下層電極を上記第２信号線に接続して第２電極組とするとともに、１行の信号電荷を各垂直レジスタの終端に転送する一連の垂直転送パルスに同期して立ち上がり , 上記垂直転送パルスの継続時間に亘ってハイになる信号を、上記第１信号線および第２信号線に供給して、上記第１および第２電極組を介して、上記１行の信号電荷を総て水平レジスタに転送して格納し、上記一連の垂直転送パルスに同期して立ち上がり , その継続時間に亘ってハイになる信号を上記第１信号線に、上記一連の垂直転送パルスに同期して立ち下がり , その継続時間に亘ってローになる信号を上記第２信号線に夫々供給して、上記１行の信号電荷のうち、上記第１電極組に係る信号電荷を水平レジスタに転送して格納し、上記第２電極組に係る信号電荷をドレインへ排出し、上記一連の垂直転送パルスに同期して立ち下がり , その継続時間に亘ってローになる信号を上記第１および第２信号線に夫々供給して、上記第１および第２電極組を介して、上記１行の信号電荷を総てドレインへ排出することを特徴とする。
このような構成により、間引きの方法に応じてドレインとゲートの位置を変えることなく、水平レジスタの第１信号線および第２信号線に供給する水平転送信号のハイ , ローのタイミングを変更するだけで、信号電荷を読み出すべき行および列の位置と数を任意に変更でき、多彩な読み出しモードと種々のフレームレートを実現でき、自由度の高い間引き読み出しが可能になる。
【０００８】
一実施形態では、各垂直レジスタの終端における上記第１電極組および第２電極組の配置を変更することによって、任意の列の信号電荷を間引いて読み出せるようにしている。
これにより、信号電荷を間引くべき列の垂直レジスタの電極組を、第２信号線および第２反転信号線に接続して第２電極組とするだけで、任意の列単位の間引き読み出しができるＣＣＤイメージセンサを実現することができる。
【０００９】
【００１０】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
図１は、本発明の固体撮像装置としてのＣＣＤイメージセンサの第１の実施形態を示す概略構成図である。このＣＣＤイメージセンサは、４相駆動垂直レジスタを有し、プログレッシブスキャン方式を採用したインターライン転送型のもので、マトリックス状に配置された受光部としてのフォトダイオード１、このフォトダイオード１からの信号電荷を伝えるトランスファゲート２と、トランスファゲート２を介して受けた信号電荷を垂直方向に転送する垂直レジスタ３と、第１の相φH1A,φH1Bの電極１０a,b;１０e,fと第２の相φH2A(φH1Aの反転パルス),φH2B(φH1B反転パルス)の電極１０c,d;１０g,hが交互に繰り返し配列されてなり、垂直レジスタ３から受けた信号電荷を水平方向へ転送する水平レジスタ４を備えている。なお、本実施形態では、便宜上７行６列に配置されたフォトダイオード１,１,…について説明する。
【００１１】
上記垂直レジスタ３は、垂直転送クロックφV1〜φV4が入力される４つの垂直転送電極９a〜９d(図２参照)からなり、クロックφV1が入力される垂直転送電極９aは、トランスファゲート２を兼ねている。そして、図３の時刻ｔ0で垂直転送クロックφV1に読出しパルスV_Hが立つと、総てのフォトダイオード１から信号電荷がトランスファゲート２を経て垂直レジスタ３に読み出され、図３の時刻ｔ1〜ｔ2に示される波形とタイミングで垂直転送クロックφV1〜φV4が入力されると、読み出された各信号電荷が垂直レジスタ３中を垂直下方へ１段転送されるようになっている。
【００１２】
上記水平レジスタ４は、２相の水平転送クロックφH1,φH2(φH1の反転パルス)により２端子で駆動されていた図１２の従来例と異なり、第１信号線に供給されるクロックφH1A、第１反転信号線に供給されるφ H1A の反転パルスであるクロックφH2A、第２信号線に供給されるクロックφH1B、第２反転信号線に供給されるφ H1B の反転パルスであるクロックφH2Bの４つの水平転送クロックで駆動される。そして、図３の時刻ｔ2直後に各水平転送クロックが反転すると、１行分の信号電荷を水平左方へ転送し、転送された信号電荷は、電荷検出部８によって順次信号電圧に変換されて、図示しない信号処理回路などに出力される。
上記水平レジスタ４は、図２でも述べるように、各垂直レジスタ３の下端に、第１の下層 , 上層電極１０ a,b( １０ e,f) と第２の下層 , 上層電極１０ c,d( １０ g,h) を順に行方向に並べた電極組を備え、信号電荷を読み出すべき垂直レジスタ ( 第１ , ４列 ) の電極組は、第２の下層 , 上層電極１０ c,d を第１反転信号線 ( φ H2A) に、第１の下層 , 上層電極１０ a,b を第１信号線 ( φ H1A) に夫々接続して第１電極組とする一方、信号電荷を排出すべき垂直レジスタ ( 第２ , ３ , ５ , ６列 ) の電極組は、第２の下層 , 上層電極１０ g,h を第２反転信号線 ( φ H2B) に、第１の下層 , 上層電極１０ e,f を第２信号線 ( φ H1B) に夫々接続して第２電極組としている。
上述の信号電荷の１段垂直転送と１行分の水平転送が、図３に示すように、フォトダイオード１の行数だけ(本実施形態では７回)繰り返されて、１フレーム分の信号電圧が得られる。
【００１３】
各垂直レジスタ３と水平レジスタ４の間には、図１に示すように、垂直レジスタ３の中を転送される信号電荷を行単位および列単位で排出する電荷排出手段としてのゲート５とドレイン６とを備えた電荷排出部７が設けられている。各ゲート５は、図２に示されているように、第１反転信号線 ( φ H2A) に接続された第２の上層電極１０ d または第２反転信号線 ( φ H2B) に接続された第２の上層電極１０ hに接続される。垂直レジスタ３からの信号電荷は、第１水平転送クロックφ H1Aがハイレベル(Ｈレベル)で、第１反転水平転送クロックφ H2Aがローレベル(Ｌレベル)の場合、または第２水平転送クロックφ H1B がハイレベル ( Ｈレベル ) で、第２反転水平転送クロックφ H2B がローレベル ( Ｌレベル ) の場合、水平レジスタ４へ転送され、逆に、第１水平転送クロックφ H1AがＬレベルで、第１反転水平転送クロックφ H2AがＨレベルの場合、または第２水平転送クロックφ H1B がＬレベルで、第２反転水平転送クロックφ H2B がＨレベルの場合、ドレイン６へ排出されるようになっている。
【００１４】
図２は、電荷排出部７の具体的な構造例を示す平面図である。図２において、垂直レジスタ３上には、４相の垂直転送クロックφV1〜φV4が印加される垂直転送電極９a〜９dが、垂直レジスタ３に直交する方向に上下に配置されている。垂直転送クロックφV2,φV4が印加される垂直転送電極９b,９d(図中の一点鎖線で示す)は、１層目のポリシリコンで、垂直転送クロックφV3が印加される垂直転送電極９c(図中の二点鎖線で示す)は、２層目のポリシリコンで、垂直転送クロックφV1が印加される垂直転送電極９a(図中の実線で示す)は、３層目のポリシリコンで夫々形成される。
【００１５】
一方、水平レジスタ４は、各垂直レジスタ３に連結される夫々４つの水平転送電極からなる電極組で構成され、図中左端の垂直レジスタ３には水平転送電極１０a,１０b,１０c,１０dが、右隣の垂直レジスタ３には水平転送電極１０e,１０f,１０g,１０hが、夫々連結される。また、水平転送電極１０a,１０b(図１の１０a,b)には、第１信号線を経て第１水平転送クロックφH1Aが、水平転送電極１０c,１０d(図１の１０c,d)には、第１反転信号線を経てその反転クロックである第１反転水平転送クロックφH2Aが、水平転送電極１０e,１０f(図１の１０e,f)には、第２信号線を経て第２水平転送クロックφH1Bが、水平転送電極１０g,１０h(図１の１０g,h)には、第２反転信号線を経てその反転クロックである第２反転水平転送クロックφH2Bが夫々入力される。
４つの電極からなる電極組のうち図中の二点鎖線で示す水平転送電極１０a,１０c;１０e,１０gは、第１ , 第２の下層電極として２層目のポリシリコンで形成され、その下方のチャネルをＮ型転送チャネルとする一方、図中の実線で示す水平転送電極１０b,１０d;１０f,１０hは、第１ , 第２の上層電極として３層目のポリシリコンで形成され、その下方のチャネルをＮ⁻型チャネルとして、各転送クロックのゲート下ポテンシャルに段差を設けて２相駆動できるようにしている。
【００１６】
ゲート５とドレイン６とからなる上記電荷排出部７(図中の破線で示す)は、各垂直レジスタ３を転送されてきた行方向に並ぶ信号電荷を選択的に間引いて排出する。なお、フォトダイオード１は、図１に示すように、カラーフィルタで一般的な原色ベイヤ配列で配置されている。
図１,２に示す例では、各垂直レジスタ３の下端に行方向に並ぶ信号電荷を３画素ごとに２画素、間引くため、残すべき画素に対応する左端列の垂直レジスタ３に連結する電極組は、第１の下層 , 上層電極１０ a, １０ b を、第１水平転送クロックφ H1A を供給する第１信号線に、第２の下層 , 上層電極１０ c, １０ d を、第１反転水平転送クロックφ H2A を供給する第１反転信号線に接続して第１電極組としている。また、排出すべき画素に対応する隣の２列の垂直レジスタに連結する電極組は、第１の下層 , 上層電極１０ e, １０ g を、第２水平転送クロックφ H1B を供給する第２信号線に、第２の下層 , 上層電極１０ f, １０ h を、第２反転水平転送クロックφ H2B を供給する第２反転信号線に接続して第２電極組としている。
各ゲート５は、図２の示す如く、垂直転送電極９dに開口(ヴィアホール)を設けることによってドレイン６に接続されるとともに、同じポリシリコン層で一体に形成され、各電極組の第２の上層電極１０d, １０ h…に接続されて、第１または第２反転水平転送クロックφH2A, φ H2Bが入力される。各ドレイン６には、そのポテンシャルが垂直レジスタ３のポテンシャルよりも深くなるように電圧ＶDが印加される。
【００１７】
上記ゲート５には、第２の上層電極１０d, １０ hを介して第１または第２反転水平転送クロックφH2A, φH2B が印加されるが、この反転水平転送クロックφH2A, φH2B の電圧が“Ｌ”レベル、第１の下層 , 上層電極１０a,１０b; １０ e, １０ fに印加される第１または第２水平転送クロックφH1A, φH1B の電圧が“Ｈ”レベルのとき、ゲート５のポテンシャルが垂直レジスタ３のポテンシャルよりも浅くなり、第１の上層電極１０b,１０fのポテンシャルが垂直レジスタ３のポテンシャルよりも深くなることにより、垂直レジスタ３を転送されてきた信号電荷は、そのまま水平レジスタ４へ転送される。
一方、第２の上層電極１０d, １０h に印加される第１または第２反転水平転送クロックφH2A, φH2B の電圧が“Ｈ”レベル、第１の下層 , 上層電極１０a,１０b; １０ e, １０ fに印加される水平転送クロックφH1A, φH1B の電圧が“Ｌ”レベルのときは、ゲート５のポテンシャルが垂直レジスタ３のポテンシャルよりも深くなり、第１の上層電極１０b,１０fのポテンシャルが垂直レジスタ３のポテンシャルよりも浅くなることにより、垂直レジスタ３を転送されてきた信号電荷は、ゲート５よりもさらに深いポテンシャルになっているドレイン６へ排出される。
こうして、水平転送クロックφH1A(φH1B) の電圧レベルの“Ｈ”,“Ｌ”に応じて画素に対応する信号電荷を垂直列単位で水平レジスタに転送 , ドレインへ排出して、選択的に間引くことができるのである。本実施形態では、行方向に並ぶ信号電荷を、３列ごとに１列選んで水平レジスタ４へ転送し、残る２列についてはドレイン６へ排出することができる。
【００１８】
図１,２で述べたＣＣＤイメージセンサの駆動方法を、全画素読み出し(スチルモード)と画素間引きの２つのモードについて、図３〜図５のタイミングチャートを参照しつつ説明する。
全画素読み出しモードの駆動タイミングを示す図３において、時刻ｔ0で垂直転送クロックφV1に“Ｈ”の読み出しパルスＶ_Hが印加されると、全画素のフォトダイオード１から信号電荷が垂直レジスタ３に読み出される。時刻ｔ1〜ｔ2で一連の垂直転送クロックφV1〜φV4が印加されると、信号電荷は垂直レジスタ３を１段下方へ転送されるが、このとき、第１ , 第２水平転送クロックφH1A,φH1Bは“Ｈ”レベル、第１ , 第２反転水平転送クロックφH2A,φH2Bは“Ｌ”レベルなので、１行目の信号電荷は、水平方向に間引かれることなく水平レジスタ４に総て転送される。
【００１９】
次に、時刻ｔ2〜ｔ3で第１ , 第２水平転送クロックのレベルが反転すると、１行分の信号電荷は水平に転送されて、電荷検出部８から信号電圧になって出力される。さらに、時刻ｔ3〜ｔ4で、時刻ｔ1〜ｔ2と同じパターンの垂直,水平転送信号φV1〜φV4,φH1A〜φH2Bが印加されて、２行目の信号電荷が、垂直レジスタ３から水平レジスタ４に行方向に間引かれることなく転送され、時刻ｔ4〜ｔ5で、時刻ｔ2〜ｔ3と同じパターンの垂直,水平転送信号の印加により電荷検出部８から信号電圧となって出力される。このような信号電荷の転送を、フォトダイオードアレイの行数(本実施形態では７回)だけ繰り返すことによって、全画素の信号電荷が読み出される。
【００２０】
図４は、画素間引き読み出しモードの駆動タイミングを示し、図５(Ａ)は、その際の画素のカラーフィルタ配列と水平レジスタの電極構成を、図５(a)〜(k)は、水平レジスタのポテンシャル図を夫々示している。
図４において、時刻ｔ0で垂直転送信号φV1に読み出しパルスＶ_Hが印加されると、全画素のフォトダイオード１から信号電荷が垂直レジスタ３に読み出される。時刻ｔ1〜ｔ2で、図３の時刻ｔ1〜ｔ2と同じパターンの一連の垂直転送クロックφV1〜φV4が印加されると、信号電荷は垂直レジスタ３を１段下方へ転送されるが、このとき、図３の場合に対して、第１水平転送クロックφH1Aは“Ｈ”レベル(φH2Aは“Ｌ”レベル)で同じであるが、第２水平転送クロックφH1Bが“Ｌ”レベル(φH2Bが“Ｈ”レベル)に反転している。従って、図５(Ａ)に示す１行目の信号電荷のうちＲ11,Ｇ14は水平レジスタ４に転送されるが、他の信号電荷Ｇ12,Ｒ13,Ｒ15,Ｇ16はドレイン６に排出される。
【００２１】
図４の時刻ｔ3で、φH1Aが“Ｌ”レベル(φH2Aが“Ｈ”レベル) に反転すると、水平レジスタ４に転送された信号電荷のＲ11,Ｇ14は水平方向に半ビットシフトされる一方、垂直レジスタ３の下端にある２行目の信号電荷は、φH1Aが“Ｌ”,φH2Aが“Ｈ”,φH1Bが“Ｌ”,φH2Bが“Ｈ”なので、総てドレイン６へ排出される。次に、時刻ｔ3〜ｔ4で、水平転送クロックのレベルを維持したまま、時刻ｔ1〜ｔ2と同じパターンの一連の垂直転送クロックφV1〜φV4を２回印加して、垂直レジスタ中の信号電荷を下方へ２段転送するとともに、これら２,３行目の２行分の画素に相当する信号電荷を総てドレイン６へ排出する。
時刻ｔ4で、φH1Aが“Ｈ”レベル(φH2Aが“Ｌ”レベル)に戻ると、時刻ｔ1と同じクロック状態となり、時刻ｔ1〜ｔ2と同じパターンの一連の垂直転送クロックの印加が終わる時刻ｔ5では、４行目の信号電荷のうちＧ41,Ｂ44は水平レジスタ４に転送され、他の信号電荷Ｂ42,Ｇ43,Ｇ45,Ｂ46はドレイン６に排出される。
【００２２】
時刻ｔ6で、φH1Bが“Ｈ”レベル(φH2Bが“Ｌ”) に反転すると、水平レジスタ４中の信号電荷Ｒ11,Ｇ14が、図５(e)に示すように半ビットシフトし、時刻ｔ7で、再びφH1Bが“Ｌ”レベル(φH2Bが“Ｈ”レベル)に戻り、かつ、φH1Aφが“Ｌ”レベル(H2Aが“Ｈ”レベル) に反転すると、水平レジスタ４中の信号電荷Ｒ11,Ｇ41,Ｇ14,Ｂ44が、図５(f)に示すように更に半ビットシフトするとともに、垂直レジスタ３の下端にある１行分の信号電荷を総てドレイン６へ排出する準備ができた時刻ｔ3と同じ状態になる。
以下、時刻ｔ7〜ｔ11では、時刻ｔ3〜ｔ7と同じ動作が行なわれ、まず時刻ｔ7〜ｔ8の２段垂直転送で、５行目,６行目の信号電荷が、総てドレイン６へ排出され、次いで時刻ｔ8〜ｔ11で、７行目の信号電荷のうちＲ71,Ｒ74のみが、図５(h)に示すように、水平レジスタ４に転送された後、水平レジスタ４中の信号電荷Ｒ11,Ｇ41,Ｇ14,Ｂ44が、図５(i)に示すように半ビットシフトし、更に水平レジスタ４中の信号電荷Ｒ11,Ｇ41,Ｒ71,Ｇ14,Ｂ44,Ｇ74が、図５(j)に示すように半ビットシフトする。この一連の動作で時刻ｔ12に至ると、図５(ｋ)に示すように、水平レジスタ４には、３列ごとに１列選ばれた列上で行方向に並ぶ信号電荷から３画素ごとに１画素選ばれた６つの信号電荷が、Ｒ11,Ｇ41,Ｒ71,Ｇ14,Ｂ44,Ｇ74と順に並び、時刻ｔ12〜ｔ13で、図示の垂直,水平転送クロックが印加されると、上記信号電荷が、１行分の水平転送によって電荷検出部８へ出力され、電圧信号に変換される。以降、垂直、水平方向の信号電荷の間引きおよび転送の動作が１フレーム単位、つまり７行ごとに繰り返される。
【００２３】
上述の画素間引き読み出しモードでは、画素間引きにより行方向に１／３、列方向に１／３の率で画素を読み出すことにより、フレームレートを全画素読み出しモードの約９倍に上げることができる。上記実施形態のＣＣＤイメージセンサの構成によれば、垂直,水平転送電極の駆動タイミングを切り替えるだけで、全画素読み出しモードと画素間引き読み出しモードを選択でき、画素間引き読み出しモードで高いフレームレートを実現することができる。
【００２４】
図６は、本発明のＣＣＤイメージセンサの第２の実施形態を示す概略構成図である。このＣＣＤイメージセンサは、行方向に並ぶ水平転送電極の５つごとに１つの電極に第１水平転送クロックφH1Aおよび第１反転水平転送クロックφH2Aを印加し、残る５つの電極には、第２水平転送クロックφH1Bおよび第２反転水平転送クロックφH2Bを印加するようにした点が図１で述べた第１実施形態と異なる。図６の例では、左端およびそれから５つ目の水平電極に、第１水平転送クロックφH1Aおよび第１反転水平転送クロックφH2Aが印加されている。
【００２５】
全画素読み出しモードの駆動タイミングは、図３で示した第１実施形態の場合と全く同じであり、時刻ｔ0の読み出しパルスＶ_Hの印加に続いて、時刻ｔ1〜ｔ2の垂直転送と時刻ｔ2〜ｔ3の水平転送が交互に７回繰り返されて、１フレーム分の信号電荷が得られる。
図７は、図６のＣＣＤイメージセンサにおける画素間引き読み出しモードの駆動タイミングを示している。この駆動タイミングが図４で述べた第１実施形態のそれと異なるのは、図４の時刻ｔ4〜ｔ8と同じパターンの一連の垂直,水平転送動作の繰り返しが、時刻ｔ12〜ｔ16,ｔ16〜ｔ20で示すように２回増えている点だけである。従って、本実施形態の画素間引き読み出しモードでは、第１実施形態で述べたと同じ動作によって、間引きによって列方向に１／３、行方向に１／５の率で画素が選び出され、１行分の信号電荷として電荷検出部８に送られるから、フレームレートを全画素読み出しモードの約１５倍に上げることができる。
また、図示しないが、時刻ｔ3〜ｔ4,ｔ7〜ｔ8,ｔ11〜ｔ12,ｔ15〜ｔ16,ｔ19〜ｔ20における各垂直転送クロックφV1φ〜V4のパルス数を２つから４つにすることによって、間引きによって列方向に１／５、行方向に１／５の率で画素を読み出して、全画素読み出しモードの約２５倍にフレームレートを上げることができる。
【００２６】
このように、水平転送電極への水平転送クロックの印加形態を、例えばＣＣＤイメージセンサの製造中の電極組と信号線の接続態様を変更することによって、行方向の間引きの形態を自由に変えて、印加すべき水平転送クロックと垂直転送クロックのタイミングの組み合わせを変更するだけで、列方向の間引きの形態を自由に変えることができる。
【００２７】
図８は、本発明のＣＣＤイメージセンサの第３の実施形態を示す概略構成図である。このＣＣＤイメージセンサは、オートフォーカスや露出の制御のモードにおいて、画素領域の中央部などの１部のみから信号電荷を読み出す場合に用いられる。上記ＣＣＤイメージセンサは、行方向に並ぶ水平転送電極の中央の２つには、第１水平転送クロックφH1Aおよび第１反転水平転送クロックφH2Aを印加する一方、その両側の各２つには、第２水平転送クロックφH1Bおよび第２反転水平転送クロックφH2Bを印加するようにした点が図１の第１実施形態と異なる。
【００２８】
全画素読み出しモードの駆動タイミングは、図３で示した第１実施形態の場合と全く同じであるので、説明を省略する。
図９は、図８のＣＣＤイメージセンサにおける画素間引き読み出しモードの駆動タイミングを示し、図１０(Ａ)は、その際の画素のカラーフィルタ配列と水平レジスタの電極構造を、図１０(a)〜(j)は、水平レジスタのポテンシャル図を夫々示している。
図９において、時刻ｔ0で垂直転送信号φV1に読み出しパルスＶ_Hが印加されると、全画素のフォトダイオード１から信号電荷が垂直レジスタ３に読み出される。時刻ｔ1〜ｔ2で、図３の時刻ｔ1〜ｔ3と同じパターンの垂直転送クロックφV1〜φV4が２回印加されると、信号電荷は垂直レジスタ３を２段下方へ転送されるが、このとき、反転水平転送クロックφH2A,φH2Bが“Ｈ”レベル、水平転送クロックφH1A,φH1Bが“Ｌ”レベルであるので、図８の電極組の第１の上層および下層電極が総て“Ｌ”レベルになって、１行目と２行目の画素の信号電荷は総てドレイン６へ排出される。
【００２９】
図９の時刻ｔ3で、φH1Aが“Ｈ”レベル(φH2Aが“Ｌ”レベル) に反転し、時刻ｔ3〜ｔ4で、一連の垂直転送クロックφV1〜φV4が１回印加されると、垂直レジスタ３の下端にある３行目の信号電荷は、水平レジスタ４に対しては電極組の第１の上層および下層が“Ｈ”レベルである中央の２つの電極組に対応する信号電荷Ｒ33,Ｇ34のみが、図１０(a)に示すように転送され、電極組の第１の上層および下層電極が“Ｌ”レベルである他の水平転送電極対に対応する信号電荷Ｒ31,Ｇ32,Ｒ35,Ｇ36は、総てドレイン６へ排出される。
時刻ｔ4〜ｔ6で、水平転送電極に、図９に示す各水平転送クロックφH1A〜φH2Bのレベルが３回反転すると、水平レジスタ４中の信号電荷Ｒ33,Ｇ34が、図１０(a)〜(c)に示すように１ビット半シフトし、時刻ｔ7で、φH1Aが“Ｈ”レベル,φH2Aが“Ｌ”レベルに反転し、時刻ｔ7〜ｔ8で、一連の垂直転クロックφV1〜φV4が１回印加されると、４行目の信号電荷のうち中央部の信号電荷Ｇ43,Ｂ44のみが、図１０(d)に示すように水平レジスタ４に転送され、他の信号電荷Ｇ41,Ｂ42,Ｇ45,Ｂ46は、ドレイン６に排出される。
【００３０】
時刻ｔ9で、第２水平転送クロックφH1Bが“Ｈ”レベル(φH2Bが“Ｌ”レベル)に反転すると、水平レジスタ４中の信号電荷Ｒ33,Ｇ34が、図１０(e)に示すように水平方向に半ビットシフトし、次いで、時刻ｔ10までに各水平転送クロックφH1A〜φH2Bのレベルが３回反転すると、水平レジスタ４中の信号電荷Ｒ33,Ｇ34,Ｇ43,Ｂ44が、図１０(f)に示すように水平方向へ１ビット半シフトする。
そして、時刻ｔ11で、φH1Aが“Ｈ”レベル(φH2Aが“Ｌ”レベル)に反転し、時刻ｔ12までに一連の垂直転クロックφV1〜φV4が１回印加されると、垂直レジスタ３を１段下方へ転送される５行目の信号電荷のうち中央部の信号電荷Ｒ53,Ｇ54のみが、図１０(g)に示すように水平レジスタ４に転送され、他の信号電荷Ｒ51,Ｇ52,Ｒ55,Ｇ56はドレイン６に排出される。そして、時刻ｔ13で、水平転送クロックφH1B,φH2Bが反転すると、水平レジスタ４中の信号電荷Ｒ33,Ｇ34,Ｇ43,Ｂ44は、図１０(h)に示すように水平方向に半ビットシフトし、時刻ｔ14までに、各水平転送クロックφH1A〜φH2Bが反転を３回繰り返すと、水平レジスタ４中の信号電荷Ｒ33,Ｇ34,Ｇ43,Ｂ44,Ｒ53,Ｇ54gが、図１０(i)に示すように水平方向に１ビット半シフトする。
【００３１】
次に、時刻ｔ14〜ｔ15で、一連の垂直転クロックφV1〜φV4が２回印加されると、垂直レジスタ３を２段下方へ転送される６行目,７行目の信号電荷は、水平転送クロックφH2A〜φH2Bのレベルが時刻ｔ1〜ｔ2と同じなので、総てドレイン６へ排出される。
以上の読み出し動作により、時刻ｔ15で、水平レジスタ４には図１０(j)に示すように、図８の画素のうち中央３行２列からの信号電荷Ｒ33,Ｇ34,Ｇ43,Ｂ44,Ｒ53,Ｇ54が順に配列されている。最後に、時刻ｔ15〜ｔ16で、通常の水平転送が行なわれ、画素の中央部の上記３行２列の信号電荷が、電荷検出部８を経て１ラインの転送時間内で出力される。この実施形態の間引き読み出しモードでは、全画素読み出しモードの約７倍のフレームレートで画素部の中央部３行２列の信号を出力することができる。
このように、上記ＣＣＤイメージセンサの構成によれば、駆動タイミングを切り替えるだけで、全画素読み出しモードと画素部中央部の読み出しモードを選択できる。ＣＣＤイメージセンサの信号を用いてオートフォーカスや露出の制御を行う場合、主として画素中央部の電荷信号が処理に用いられるので、上記画素中央部の読み出しモードにより、高い応答速度でオートフォーカスや露出の制御を行なうことができる。
【００３２】
図１１は、本発明のＣＣＤイメージセンサの第４の実施形態を示す概略構成図である。このＣＣＤイメージセンサは、既述の実施形態１と３を組み合わせて、駆動タイミングを切り替えるだけで、全画素読み出しモード、間引き読み出しモード、中央部読み出しモードの３種類の読み出しを可能にしている。上記ＣＣＤイメージセンサは、図示のように水平転送クロックをφH1C,H2C,φH1D,φH2D,φH1E,φH2E,φH1F,φH2Fの４組に分けた点が図１の第１実施形態と異なる。
【００３３】
上記ＣＣＤイメージセンサにおいて、全画素読み出しモードは、図１１の水平転送パルスφH1C,φH1D,φH1E,φH1Fに、第１実施形態の図３の水平転送パルスφH1Aと同じ駆動パルスを与え、図１１の水平転送パルスφH2C,φH2D,φH2E,φH2Fに図３の水平転送パルスφH2Aと同じ駆動パルスを与えることによって行なわる。
間引き読み出しモードは、図１１のφH1C,φH1Eに図４のφH1Aと、図１１のφH2C,φH2Eに図４のφH2Aと、図１１のφH1D,φH1Fに図４のφH1Bと、図１１のφH2D,φH2Fに図４のφH2Bと夫々同じ駆動パルスを与えることによって行なわれる。これによって、列方向に１／３、行方向に１／３の画素を間引くことができ、全画素読み出しモードの約９倍にフレームレートを上げることができる。
また、中央部読み出しモードは、図１１のφH1E,φH1Fに図９のφH1Aと、図１１のφH2E,φH2Fに図９のφH2Aと、図１１のφH1C,φH1Dに図９のφH1Bと、図１１のφH2C,φH2DにφH2Bと夫々同じ駆動パルスを与えることによって行なわれ、これによって、全画素読み出しモードの約７倍のフレームレートで画素中央部の３行２列の信号を出力することができる。
【００３４】
上記構成のＣＣＤイメージセンサによれば、駆動タイミングを切り替えることによって、読み出しモードとして、全画素読み出し、間引き読み出し、画素中央部読み出しの３つを選択できる。例えば、デジタルスチルカメラにおいてこの３種類の読み出しモードを用いれば、全画素の信号電荷を独立に読み出して静止画を得るスチルモード駆動、液晶モニター等に動画を映し出すモニタリングモード駆動、オートフォーカスや露出の制御を行う場合のオートフォーカスモード駆動を容易に使い分けることができる。
【００３５】
なお、上記実施形態では、一般的なカラーフィルタ配列の一つである原色ベイヤ配列について本発明を説明したが、本発明は、２行２列以外の繰り返しで配列されたフィルタにも適用できる。また、本発明は、上記実施形態で述べた４相駆動垂直レジスタをもつプログレッシブスキャン方式のインターライン転送型ＣＣＤイメージセンサに限らず、４相駆動垂直レジスタ以外、あるいはインターライン転送型以外のＣＣＤイメージセンサにも適用できる。さらに、プログレッシブスキャン方式に限らずインターレース方式のＣＣＤイメージセンサについても、フレームを構成する各フィールドに本発明を適用することによって同じ効果が得られる。本発明は、上記実施形態で述べた以外の電荷排出手段やＣＣＤイメージセンサ駆動方法を適用することもできる。
【００３６】
【発明の効果】
以上の説明で明らかなように、本発明の固体撮像装置によれば、受光部からの信号電荷の間引きの方法に応じてドレインとコントロールゲートの構成を変えることなく、製造工程での電極組と信号線の接続態様の僅かな変更と駆動タイミングの変更のみによって、列方向の読み出しライン数、行方向の読み出し画素数または読み出し位置を変更でき、多彩な読み出しモードとフレームレートを選択できる自由度の高い固体撮像装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＣＣＤイメージセンサを示す概略構成図である。
【図２】上記第１実施形態のＣＣＤイメージセンサの水平レジスタ近傍の詳細図である。
【図３】上記第１実施形態のＣＣＤイメージセンサの全画素読み出しモードにおける駆動タイミング図である。
【図４】上記第１実施形態のＣＣＤイメージセンサの間引き読み出しモードにおける駆動タイミング図である。
【図５】上記第１実施形態のＣＣＤイメージセンサの間引き読み出しモードを説明するＣＣＤイメージセンサの概略構成図およびポテンシャル図である。
【図６】本発明の第２実施形態のＣＣＤイメージセンサを示す概略構成図である。
【図７】上記第２実施形態のＣＣＤイメージセンサの間引き読み出しモードにおける駆動タイミング図である。
【図８】本発明の第３実施形態のＣＣＤイメージセンサを示す概略構成図である。
【図９】上記第３実施形態のＣＣＤイメージセンサの中央部読み出しモードにおける駆動タイミング図である。
【図１０】上記第３実施形態のＣＣＤイメージセンサの中央部読み出しモードを説明するＣＣＤイメージセンサの概略構成図およびポテンシャル図である。
【図１１】本発明の第４実施形態のＣＣＤイメージセンサを示す概略構成図である。
【図１２】従来のＣＣＤイメージセンサを示す概略構成図である。
【符号の説明】
１フォトダイオード
２トランスファゲート
３垂直レジスタ
４水平レジスタ
５ゲート
６ドレイン
７電荷排出部
８電荷検出部
９a〜９d 垂直転送電極
１０a,b〜１０g,h 水平転送電極
φV1〜φV4 垂直転送クロック
φH1A〜φH2B 垂直転送クロック[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a solid-state imaging device used as an imaging device such as a digital still camera or a digital video camera.
[0002]
[Prior art]
  In recent years, the image quality of digital still cameras has been rapidly increasing, and solid-state imaging devices having a number of pixels of 1 million pixels or more, especially CCD image sensors, are widely used. These CCD image sensors are generally used in three driving methods: a still mode, a monitoring mode, and an autofocus mode. The still mode is a drive mode that obtains a still image by independently reading out the signal charges of all pixels, the monitoring mode is a drive mode that displays a moving image on a liquid crystal monitor, etc., and the autofocus mode is a part of the CCD image sensor signal. This is a drive mode in which autofocus, exposure control, and the like are used.
[0003]
  To drive in the monitoring mode, a frame rate of about 30 frames per second is required. However, when the signal charge from all photodiodes is displayed on the monitor liquid crystal, the CCD image sensor, which has a large number of pixels, has a limit in driving frequency and there is a demand for lower power consumption, so the frame rate in the monitoring mode decreases. To do. Therefore, in general, in a CCD image sensor having a number of pixels of 1 million pixels or more, only the signal charges from the photodiodes on a specific column are read out and displayed by thinning out the number of lines instead of all columns. The rate has been improved.
  In driving in the autofocus mode, signal charges from the photodiode at the center are mainly used for control processing, and a quick response is required. Therefore, as in the monitoring mode, high-speed processing is achieved by reading out only signal charges from photodiodes on a specific column in the center.
[0004]
  FIG. 12 is a schematic view showing a conventional example of a method for driving a CCD image sensor. This CCD image sensor adopts a progressive scan system having a four-phase drive vertical register, and includes a photodiode 51, a transfer gate 52, a vertical register 53, and a horizontal register 54, and is connected to a charge discharging unit 57 to remove unnecessary charges. A frame 56 is provided by providing a drain 56 for discharging the data in a row unit and a control gate 55 for controlling the discharge of electric charges at the boundary between the vertical register 53 and the horizontal register 54. Reference numeral 58 denotes a charge detection unit that detects a signal charge output from the horizontal register 54.
  As another conventional example, a CCD image sensor in which the drain 56 and the control gate 55 are provided adjacent to the lower edge of the horizontal register 54, or a drain and a control gate for discharging unnecessary charges are provided at the end of a specific vertical column. There is a CCD image sensor that is provided between a vertical register and a horizontal register, prohibits transfer of signal charges from the vertical register to the horizontal register, and thins out pixels in units of columns to improve the frame rate.
[0005]
[Problems to be solved by the invention]
  The conventional CCD image sensor driving method can thin out signal charges from the photodiodes 51, 51,... Arranged in a matrix in a row unit with a high degree of freedom. However, when trying to thin out signal charges from photodiodes in units of columns, a drain for discharging unnecessary charges and a control gate for controlling discharge of charges are provided at the lower end of the photodiode line corresponding to the signal charges to be thinned out. There is a need. In other words, it is necessary to change the electrode formation pattern for draining unnecessary charges and the control gate in accordance with the position of the column to be thinned out. Must be done early in the sensor manufacturing process.
  Therefore, if the columns to be thinned out are different, a dedicated CCD image sensor provided with a drain and a control gate is required according to the position of the row. Conversely, in the dedicated CCD image sensor, the thinned columns are fixed. Problem that cannot be changed.
[0006]
  Therefore, an object of the present invention is to change the process and the drive timing at any location and in any number without changing the positions of the drain and control gate according to the method of thinning out signal charges. A solid-state imaging device capable of thinning out signal charge and performing various readout modes and frame rates with high flexibility.PlaceIt is to provide.
[0007]
[Means for Solving the Problems]
  In order to achieve the above object, a solid-state imaging device according to the present invention includes a plurality of light receiving units formed in a matrix on a semiconductor substrate and a plurality of vertical light sources that transfer signal charges read from the light receiving units in a vertical direction. Register and signal charges transferred by these vertical registers are transferred in the horizontal direction.WaterHas flat registerAnd aboveThe charge discharging means capable of discharging the signal charges transferred through the plurality of vertical registers in units of rows and columns, and among the rows in which the signal charges are discharged in units of columns by the charge discharging means. Charge readout means for reading out signal charges in the remaining columns other than the column from which the signal charges have been dischargedTa solidBody imaging deviceThe horizontal register includes a first lower layer electrode having an N-type transfer channel. , N ⁻ First upper layer electrode with a transfer channel , Second lower layer electrode with N-type transfer channel , N ⁻ A pair of electrodes, in which second upper layer electrodes having a transfer channel are arranged in the row direction in order, are provided at the end of each vertical register, and a first horizontal transfer clock and a first inverted horizontal transfer clock as an inversion pulse thereof are supplied. A first signal line and a first inverted signal line, and a second signal line and a second inverted signal line for supplying a second horizontal transfer clock and a second inverted horizontal transfer clock that is an inverted pulse thereof, respectively. A drain is arranged so as to cross the vicinity of the end of the register, and the electrode set of the vertical register from which signal charges are to be read connects the second upper layer electrode and the lower layer electrode to the first inverted signal line, and the second upper layer electrode A gate corresponding to the drain is connected to the first upper and lower electrodes connected to the first signal line to form a first electrode set, while a vertical level at which signal charges are to be discharged. The electrode pair of the star connects the second upper layer electrode and the lower layer electrode to the second inversion signal line, connects the gate corresponding to the drain to the second upper layer electrode, and connects the first upper layer electrode and the lower layer electrode Connected to the second signal line to form a second electrode set, and rises in synchronization with a series of vertical transfer pulses for transferring one row of signal charges to the end of each vertical register , A signal that goes high over the duration of the vertical transfer pulse is supplied to the first signal line and the second signal line, and the signal charges in the one row are supplied via the first and second electrode sets. All are transferred to the horizontal register and stored, rising in sync with the above series of vertical transfer pulses , A signal that goes high over the duration falls to the first signal line in synchronization with the series of vertical transfer pulses. , A signal that goes low over the duration is supplied to each of the second signal lines, and among the signal charges in one row, the signal charges related to the first electrode set are transferred to a horizontal register and stored. The signal charge related to the second electrode set is discharged to the drain and falls in synchronization with the series of vertical transfer pulses. , A signal that goes low over the duration is supplied to the first and second signal lines, respectively, and the signal charges in the one row are all discharged to the drain via the first and second electrode sets. ThatCharacterize.
  With this configuration, the drain can be selected according to the thinning method.AndWithout changing the position of theThe high level of the horizontal transfer signal supplied to the first signal line and the second signal line of the horizontal register , The signal charge should be read out simply by changing the row timingThe position and number of rows and columns can be arbitrarily changed, various readout modes and various frame rates can be realized, and thinning readout with a high degree of freedom is possible.
[0008]
  In one embodiment,By changing the arrangement of the first electrode group and the second electrode group at the end of each vertical register, signal charges in an arbitrary column can be read out.
  ThisBy simply connecting the electrode set of the vertical register of the column from which signal charges are to be thinned out to the second signal line and the second inverted signal line, the second electrode set is obtained., Decimation by any columnCan readA CCD image sensor can be realized.
[0009]
[0010]
DETAILED DESCRIPTION OF THE INVENTION
  Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
  FIG. 1 is a schematic configuration diagram showing a first embodiment of a CCD image sensor as a solid-state imaging device of the present invention. This CCD image sensor is of an interline transfer type having a four-phase drive vertical register and adopting a progressive scan system, and a photodiode 1 serving as a light receiving portion arranged in a matrix and a signal from the photodiode 1 A transfer gate 2 for transmitting charges, a vertical register 3 for transferring signal charges received via the transfer gate 2 in the vertical direction, and electrodes 10a, b; 10e, f and second phases of the first phases φH1A, φH1B The horizontal register 4 for transferring signal charges received from the vertical register 3 in the horizontal direction is formed by alternately arranging the electrodes 10c, d; 10g, h of φH2A (φH1A inversion pulse) and φH2B (φH1B inversion pulse). I have. In the present embodiment, photodiodes 1, 1,... Arranged in 7 rows and 6 columns will be described for convenience.
[0011]
  The vertical register 3 includes four vertical transfer electrodes 9a to 9d (see FIG. 2) to which vertical transfer clocks φV1 to φV4 are input. The vertical transfer electrode 9a to which the clock φV1 is input also serves as the transfer gate 2. Yes. At time t0 in FIG. 3, the read pulse V is applied to the vertical transfer clock φV1._HIs established, the signal charges are read from all the photodiodes 1 through the transfer gate 2 to the vertical register 3, and the vertical transfer clocks φV1 to φV4 are input at the waveforms and timings shown at times t1 to t2 in FIG. As a result, each read signal charge is transferred through the vertical register 3 vertically downward by one stage.
[0012]
  The horizontal register 4 is different from the conventional example of FIG. 12 in which the horizontal register 4 is driven with two terminals by two-phase horizontal transfer clocks φH1 and φH2 (inversion pulses of φH1).The clamp supplied to the first signal lineLock φH1A,Φ supplied to the first inverted signal line H1A Clock that is the inversion pulse ofφH2A,Clock supplied to the second signal lineφH1B,Φ supplied to the second inverted signal line H1B Clock that is the inversion pulse ofφH2B4 horizontal transfer clocksDriven byThe AndWhen each horizontal transfer clock is inverted immediately after time t2 in FIG. 3, the signal charges for one row are transferred to the left in the horizontal direction, and the transferred signal charges are sequentially converted into signal voltages by the charge detection unit 8, It is output to a signal processing circuit (not shown).
  As described in FIG. 2, the horizontal register 4 has a first lower layer at the lower end of each vertical register 3. , Upper layer electrode 10 a, b ( 10 e, f) And second lower layer , Upper layer electrode 10 c, d ( 10 g, h) Vertical register to read out signal charge ( First , 4 rows ) The electrode set of the second lower layer , Upper layer electrode 10 c, d The first inverted signal line ( φ H2A) The first lower layer , Upper layer electrode 10 a, b The first signal line ( φ H1A) Are connected to each other to form a first electrode set, while a vertical register to discharge signal charges ( Second , 3 , 5 , 6 rows ) The electrode set of the second lower layer , Upper layer electrode 10 g, h The second inverted signal line ( φ H2B) The first lower layer , Upper layer electrode 10 e, f The second signal line ( φ H1B) Are connected to each other to form a second electrode set.
  The one-stage vertical transfer of signal charges and the horizontal transfer for one row are repeated by the number of rows of photodiodes 1 (7 times in this embodiment) as shown in FIG. Is obtained.
[0013]
  Between each vertical register 3 and horizontal register 4, as shown in FIG. 1, a gate 5 and a drain 6 as charge discharging means for discharging signal charges transferred through the vertical register 3 in units of rows and columns. Is provided. Each gate 5As shown in FIG. 2, the first inverted signal line ( φ H2A) The second upper layer electrode 10 connected to d Or second inverted signal line ( φ H2B) The second upper layer electrode 10 connected to hConnected to. The signal charge from the vertical register 3 is, First horizontal transfer clock φ H1AIs high level (H level)First inverted horizontal transfer clock φ H2AIs low level (L level)Or second horizontal transfer clock φ H1B Is high level ( H level ) The second inverted horizontal transfer clock φ H2B Is low level ( L level ) in the case of,It is transferred to the horizontal register 4 and converselyFirst horizontal transfer clock φ H1AIs at L level,First inverted horizontal transfer clock φ H2AIs H level,Or second horizontal transfer clock φ H1B Is L level and the second inverted horizontal transfer clock φ H2B Is H level,It is discharged to the drain 6.
[0014]
  FIG. 2 is a plan view showing a specific structural example of the charge discharging unit 7. In FIG. 2, on the vertical register 3, vertical transfer electrodes 9 a to 9 d to which four-phase vertical transfer clocks φV1 to φV4 are applied are arranged vertically in a direction orthogonal to the vertical register 3. Vertical transfer electrodes 9b and 9d (indicated by a one-dot chain line in the figure) to which the vertical transfer clocks φV2 and φV4 are applied are first-layer polysilicon, and a vertical transfer electrode 9c to which the vertical transfer clock φV3 is applied (in the figure). (Shown by a two-dot chain line) is a second-layer polysilicon, and vertical transfer electrodes 9a (shown by a solid line in the figure) to which the vertical transfer clock φV1 is applied are formed by the third-layer polysilicon. .
[0015]
  On the other hand, the horizontal register 4 has four horizontal transfer electrodes connected to each vertical register 3.Electrode assemblyThe horizontal transfer electrodes 10a, 10b, 10c, and 10d are connected to the vertical register 3 at the left end in the drawing, and the horizontal transfer electrodes 10e, 10f, 10g, and 10h are connected to the vertical register 3 on the right side, respectively. The horizontal transfer electrodes 10a and 10b (10a and b in FIG. 1)First through the first signal lineA horizontal transfer clock φH1A is applied to the horizontal transfer electrodes 10c and 10d (10c and d in FIG. 1).Via the first inverted signal lineIts inverted clock1st inversionThe horizontal transfer clock φH2A is applied to the horizontal transfer electrodes 10e and 10f (10e and f in FIG. 1).Second through the second signal lineThe horizontal transfer clock φH1B is applied to the horizontal transfer electrodes 10g and 10h (10g and h in FIG. 1).Through the second inverted signal lineIts inverted clockSecond inversionThe horizontal transfer clock φH2B is input.
  Of the electrode set consisting of four electrodesHorizontal transfer electrodes 10a, 10c; 10e, 10g shown by two-dot chain lines in the figure areFirst , As the second lower layer electrodeA horizontal transfer electrode 10b, 10d; 10f, 10h indicated by a solid line in FIG.First , As the second upper layer electrodeIt is made of 3rd layer polysilicon and the channel below it is N⁻As a type channel, a step is provided in the gate potential of each transfer clock so that two-phase driving can be performed.
[0016]
  The charge discharging unit 7 (shown by a broken line in the figure) composed of the gate 5 and the drain 6 selectively discharges the signal charges arranged in the row direction transferred through the vertical registers 3. As shown in FIG. 1, the photodiodes 1 are arranged in a primary color Bayer array that is a common color filter.
  In the example shown in FIGS. 1 and 2, signal charges arranged in the row direction at the lower end of each vertical register 3 are thinned out by two pixels every three pixels, so that they are connected to the vertical register 3 in the leftmost column corresponding to the pixel to be left.The electrode set is the first lower layer , Upper layer electrode 10 a, 10 b To the first horizontal transfer clock φ H1A To the first signal line for supplying the second lower layer , Upper layer electrode 10 c, 10 d To the first inverted horizontal transfer clock φ H2A Is connected to the first inversion signal line for supplying the first electrode set. Also, Connect to two adjacent columns of vertical registers corresponding to the pixels to be ejectedThe electrode set is the first lower layer , Upper layer electrode 10 e, 10 g To the second horizontal transfer clock φ H1B To the second signal line for supplying the second lower layer , Upper layer electrode 10 f, 10 h To the second inverted horizontal transfer clock φ H2B A second electrode set connected to a second inverted signal line for supplyingis doing.
  Each gate 5The figureAs shown in 2,By providing an opening (via hole) in the vertical transfer electrode 9d, it is connected to the drain 6 and formed integrally with the same polysilicon layer.Second upper electrode of each electrode set10d, 10 hConnected to…First or second inversionHorizontal transfer clock φH2A, φ H2BIs entered. A voltage VD is applied to each drain 6 so that its potential is deeper than the potential of the vertical register 3.
[0017]
  The gate 5 hasSecond upper layerElectrode 10d, 10 hThrough1st or 2nd inversionHorizontal transfer clock φH2A, φH2B ButApplied, but thisInversionHorizontal transfer clock φH2A, φH2B ofVoltage is “L” level,First lower layer , Upper layerElectrode 10a, 10b; 10 e, 10 fApplied to1st or 2ndHorizontal transfer clock φH1A, φH1B ofWhen the voltage is “H” level, the potential of the gate 5 becomes shallower than the potential of the vertical register 3,First upper layerWhen the potentials of the electrodes 10b and 10f become deeper than the potential of the vertical register 3, the signal charge transferred through the vertical register 3 is transferred to the horizontal register 4 as it is.
  on the other hand,Second upper layerElectrode 10d, 10h InBe applied1st or 2nd inversionHorizontal transfer clock φH2A, φH2B ofVoltage is “H” level,First lower layer , Upper layerElectrode 10a, 10b; 10 e, 10 fHorizontal transfer clock φH1A applied to, φH1B ofWhen the voltage is “L” level, the potential of the gate 5 becomes deeper than the potential of the vertical register 3,First upper layerSince the potentials of the electrodes 10b and 10f become shallower than the potential of the vertical register 3, the signal charge transferred through the vertical register 3 is discharged to the drain 6 having a deeper potential than the gate 5.
  Thus,waterFlat transfer clock φH1A (φH1B) ofDepending on the voltage level “H”, “L”, the signal charge corresponding to the pixel is in units of vertical columns.Transfer to horizontal register , To the drain,It can be thinned out selectively. In this embodiment, the signal charges arranged in the row direction can be selected for every three columns and transferred to the horizontal register 4, and the remaining two columns can be discharged to the drain 6.
[0018]
  The CCD image sensor driving method described with reference to FIGS. 1 and 2 will be described with reference to timing charts of FIGS. 3 to 5 in two modes of all pixel readout (still mode) and pixel thinning.
  In FIG. 3 showing the drive timing in the all-pixel readout mode, an “H” readout pulse V is applied to the vertical transfer clock φV1 at time t0._HIs applied, signal charges are read from the photodiodes 1 of all the pixels to the vertical register 3. When a series of vertical transfer clocks φV1 to φV4 are applied at time t1 to t2, the signal charges are transferred down one stage in the vertical register 3. At this time,First , SecondHorizontal transfer clocks φH1A and φH1B are “H” level.First , Second inverted horizontal transfer clockSince φH2A and φH2B are at “L” level, the signal charges in the first row are all transferred to the horizontal register 4 without being thinned out in the horizontal direction.
[0019]
  Next, at time t2 to t3First , SecondHorizontal transfer clockOfWhen the level is inverted, the signal charges for one row are transferred horizontally and output as signal voltages from the charge detector 8. Further, at time t3 to t4, vertical and horizontal transfer signals φV1 to φV4 and φH1A to φH2B having the same pattern as those at time t1 to t2 are applied, and the signal charges in the second row are transferred from the vertical register 3 to the horizontal register 4. The signal is transferred without being thinned in the direction, and is output as a signal voltage from the charge detection unit 8 by applying vertical and horizontal transfer signals having the same pattern as that at time t2 to t3 at time t4 to t5. By repeating such signal charge transfer for the number of rows of the photodiode array (seven times in this embodiment), the signal charges of all the pixels are read out.
[0020]
  FIG. 4 shows the driving timing in the pixel thinning readout mode, FIG. 5A shows the color filter array of the pixel and the electrode configuration of the horizontal register, and FIGS. 5A to 5K show the horizontal register. The potential diagrams are shown respectively.
  In FIG. 4, the read pulse V is applied to the vertical transfer signal φV1 at time t0._HIs applied, signal charges are read from the photodiodes 1 of all the pixels to the vertical register 3. When a series of vertical transfer clocks φV1 to φV4 having the same pattern as that at time t1 to t2 in FIG. 3 is applied at time t1 to t2, the signal charges are transferred down one stage in the vertical register 3, but at this time, For the case of FIG.FirstHorizontal transfer clock φH1A is at “H” level(φH2A is “L” level)But the same,SecondHorizontal transfer clock φH1B is “L” level(φH2B is “H” level)It is inverted. Accordingly, among the signal charges in the first row shown in FIG. 5A, R11 and G14 are transferred to the horizontal register 4, but the other signal charges G12, R13, R15 and G16 are discharged to the drain 6.
[0021]
  At time t3 in FIG. 4, φH1A is at “L” level.(φH2A is “H” level) AgainstAs a result, the signal charges R11 and G14 transferred to the horizontal register 4 are shifted by a half bit in the horizontal direction, while the signal charges in the second row at the lower end of the vertical register 3 are φH1A “L” and φH2A Since “H” and φH1B are “L” and φH2B is “H”, all are discharged to the drain 6. Next, at time t3 to t4, while maintaining the level of the horizontal transfer clock, a series of vertical transfer clocks φV1 to φV4 having the same pattern as that at times t1 to t2 are applied twice, and the signal charge in the vertical register is lowered. The signal charges corresponding to the pixels for the second and third rows are exhausted to the drain 6.
  At time t4, φH1A is “H” level(φH2A is “L” level), The clock state is the same as at time t1, and G41 and B44 of the signal charges in the fourth row are transferred to the horizontal register 4 at time t5 when the application of a series of vertical transfer clocks of the same pattern as at times t1 to t2 ends. The other signal charges B42, G43, G45, and B46 are discharged to the drain 6.
[0022]
  At time t6, φH1B is “H” level(φH2B is “L”) AgainstAs a result, the signal charges R11 and G14 in the horizontal register 4 are shifted by a half bit as shown in FIG. 5 (e), and at time t7, φH1B becomes “L” level again.(φH2B is “H” level)And φH1Aφ is “L” level.(H2A is “H” level) AgainstAs a result, the signal charges R11, G41, G14, and B44 in the horizontal register 4 are further shifted by a half bit as shown in FIG. 5 (f), and the signal charges for one row at the lower end of the vertical register 3 are totaled. Thus, the state becomes the same as the time t3 when it is ready to be discharged to the drain 6.
  Thereafter, from time t7 to t11, the same operation as that from time t3 to t7 is performed. First, all the signal charges in the fifth and sixth rows are discharged to the drain 6 by the two-stage vertical transfer from time t7 to t8. Then, at time t8 to t11, only R71 and R74 of the signal charges in the seventh row are transferred to the horizontal register 4 as shown in FIG. G41, G14, and B44 are shifted by a half bit as shown in FIG. 5 (i), and signal charges R11, G41, R71, G14, B44, and G74 in the horizontal register 4 are as shown in FIG. 5 (j). Shift half bit to. When the time t12 is reached in this series of operations, as shown in FIG. 5 (k), the horizontal register 4 stores every three pixels from the signal charges arranged in the row direction on the column selected every three columns. Six signal charges selected for one pixel are arranged in order of R11, G41, R71, G14, B44, and G74. When the vertical and horizontal transfer clocks shown in FIG. It is output to the charge detection unit 8 by horizontal transfer for one row and converted into a voltage signal. Thereafter, the thinning and transfer operations of signal charges in the vertical and horizontal directions are repeated for each frame, that is, every 7 rows.
[0023]
  In the above-described pixel thinning readout mode, by reading out pixels at a rate of 1/3 in the row direction and 1/3 in the column direction by pixel thinning, the frame rate can be increased to about nine times that in the all pixel readout mode. According to the configuration of the CCD image sensor of the above-described embodiment, it is possible to select the all-pixel readout mode and the pixel thinning readout mode only by switching the driving timing of the vertical and horizontal transfer electrodes, and a high frame rate is realized in the pixel thinning readout mode. be able to.
[0024]
  FIG. 6 is a schematic configuration diagram showing a second embodiment of the CCD image sensor of the present invention. This CCD image sensor has one electrode for every five horizontal transfer electrodes arranged in the row direction.FirstHorizontal transfer clock φH1AAnd first inverted horizontal transfer clockφH2A is applied and the remaining five electrodes are connected to the second horizontal transfer clock φH1B.And second inverted horizontal transfer clockThe difference from the first embodiment described with reference to FIG. 1 is that φH2B is applied. In the example of FIG. 6, the first horizontal transfer clock φH1A is provided at the left end and the fifth horizontal electrode thereafter.And first inverted horizontal transfer clockφH2A is applied.
[0025]
  The drive timing in the all-pixel readout mode is exactly the same as that in the first embodiment shown in FIG. 3, and the readout pulse V at time t0._HFollowing the application of, vertical transfer at times t1 to t2 and horizontal transfer at times t2 to t3 are alternately repeated seven times to obtain signal charges for one frame.
  FIG. 7 shows the drive timing in the pixel thinning readout mode in the CCD image sensor of FIG. This drive timing is different from that of the first embodiment described in FIG. 4 in that a series of vertical and horizontal transfer operations having the same pattern as the times t4 to t8 in FIG. 4 are repeated at times t12 to t16 and t16 to t20. It is only the point that has increased twice as shown. Therefore, in the pixel decimation readout mode of this embodiment, pixels are selected at a rate of 1/3 in the column direction and 1/5 in the row direction by decimation by the same operation as described in the first embodiment. Therefore, the frame rate can be increased to about 15 times that of the all-pixel readout mode.
  Although not shown in the figure, the number of pulses of each vertical transfer clock φV1φ to V4 at time t3 to t4, t7 to t8, t11 to t12, t15 to t16, t19 to t20 is changed from two to four by thinning. Pixels can be read at a rate of 1/5 in the column direction and 1/5 in the row direction, and the frame rate can be increased to about 25 times that of the all-pixel reading mode.
[0026]
  As described above, the horizontal transfer clock is applied to the horizontal transfer electrode in the form of, for example, a CCD image sensor being manufactured.How to connect the electrode set and signal lineBy changing, you can freely change the thinning mode in the row directionTheBy simply changing the combination of the timings of the horizontal transfer clock and the vertical transfer clock to be applied, the thinning form in the column direction can be freely changed.
[0027]
  FIG. 8 is a schematic configuration diagram showing a third embodiment of the CCD image sensor of the present invention. This CCD image sensor is used when reading out signal charges from only one part such as the central part of the pixel area in the auto focus and exposure control modes. The CCD image sensor has two central transfer electrodes arranged in the row direction at the center.FirstHorizontal transfer clock φH1AAnd first inverted horizontal transfer clockWhile applying φH2A, each two on both sides ofSecondHorizontal transfer clock φH1BAnd second inverted horizontal transfer clockThe difference from the first embodiment in FIG. 1 is that φH2B is applied.
[0028]
  The drive timing in the all-pixel readout mode is exactly the same as that in the first embodiment shown in FIG.
  FIG. 9 shows the driving timing of the pixel thinning readout mode in the CCD image sensor of FIG. 8, and FIG. 10A shows the color filter array of the pixel and the electrode structure of the horizontal register at that time. (j) shows the potential diagram of the horizontal register.
  In FIG. 9, the read pulse V is applied to the vertical transfer signal φV1 at time t0._HIs applied, signal charges are read from the photodiodes 1 of all the pixels to the vertical register 3. When the vertical transfer clocks φV1 to φV4 having the same pattern as the times t1 to t3 in FIG. 3 are applied twice at time t1 to t2, the signal charges are transferred down the vertical register 3 by two stages.InversionSince the horizontal transfer clocks φH2A and φH2B are at “H” level and the horizontal transfer clocks φH1A and φH1B are at “L” level, FIG.Electrode setofFirst upper layer and lower layerAll the electrodes are set to the “L” level, and all the signal charges of the pixels in the first and second rows are discharged to the drain 6.
[0029]
  At time t3 in FIG. 9, φH1A is at “H” level.(φH2A is “L” level) InWhen a series of vertical transfer clocks φV1 to φV4 are applied once at times t3 to t4, the signal charges in the third row at the lower end of the vertical register 3 are transferred to the horizontal register 4.Electrode setofFirst upper layer and lower layerIs the “H” level in the middle2 electrode pairsOnly signal charges R33 and G34 corresponding to are transferred as shown in FIG.Electrode setofFirst upper layer and lower layerSignal charges R31, G32, R35, G36 corresponding to other horizontal transfer electrode pairs whose electrodes are at the “L” level are all discharged to the drain 6.
  At times t4 to t6, when the level of each of the horizontal transfer clocks φH1A to φH2B shown in FIG. 9 is inverted three times at the horizontal transfer electrode, the signal charges R33 and G34 in the horizontal register 4 are changed to those shown in FIGS. ) 1 bit and a half shift, φH1A is inverted to “H” level and φH2A is inverted to “L” level at time t7, and a series of vertical clocks φV1 to φV4 are applied once from time t7 to t8. Then, only the signal charges G43 and B44 at the center of the signal charges in the fourth row are transferred to the horizontal register 4 as shown in FIG. 10 (d), and the other signal charges G41, B42, G45 and B46 are transferred. Is discharged to the drain 6.
[0030]
  At time t9SecondHorizontal transfer clock φH1B is “H” level(φH2B is “L” level), The signal charges R33 and G34 in the horizontal register 4 are shifted by half a bit in the horizontal direction as shown in FIG. 10 (e), and then the level of each horizontal transfer clock φH1A to φH2B is 3 by time t10. When reversed, the signal charges R33, G34, G43, B44 in the horizontal register 4 are shifted by one bit and a half in the horizontal direction as shown in FIG.
  At time t11, φH1A is at “H” level.(φH2A is “L” level)When a series of vertical rotation clocks φV1 to φV4 are applied once by time t12, the signal charges R53, C3 in the central portion of the signal charges in the fifth row transferred down the vertical register 3 by one stage. Only G54 is transferred to the horizontal register 4 as shown in FIG. 10 (g), and the other signal charges R51, G52, R55, and G56 are discharged to the drain 6. When the horizontal transfer clocks φH1B and φH2B are inverted at time t13, the signal charges R33, G34, G43, and B44 in the horizontal register 4 are shifted by half a bit in the horizontal direction as shown in FIG. When the horizontal transfer clocks φH1A to φH2B are inverted three times by t14, the signal charges R33, G34, G43, B44, R53, and G54g in the horizontal register 4 are changed in the horizontal direction as shown in FIG. 1 bit and a half.
[0031]
  Next, at time t14 to t15, when a series of vertical clocks φV1 to φV4 are applied twice, the signal charges in the sixth and seventh rows that are transferred down the vertical register 3 by two stages are transferred horizontally. Since the levels of the clocks φH2A to φH2B are the same as those at the times t1 to t2, they are all discharged to the drain 6.
  As a result of the above readout operation, at time t15, the horizontal register 4 stores signal charges R33, G34, G43, B44, R53, from the central three rows and two columns of the pixels of FIG. 8 as shown in FIG. G54 is arranged in order. Finally, from time t15 to t16, normal horizontal transfer is performed, and the signal charges in the 3 rows and 2 columns in the center of the pixel are output within the transfer time of one line through the charge detector 8. In the thinning-out readout mode of this embodiment, a signal of 3 rows and 2 columns in the central portion of the pixel portion can be output at a frame rate that is about seven times that of the all-pixel readout mode.
  As described above, according to the configuration of the CCD image sensor, it is possible to select the all-pixel readout mode and the readout mode at the center of the pixel unit simply by switching the drive timing. When autofocus and exposure control is performed using the signal from the CCD image sensor, the charge signal at the center of the pixel is mainly used for processing. Therefore, the autofocus and exposure can be controlled at a high response speed according to the readout mode at the center of the pixel. Control can be performed.
[0032]
FIG. 11 is a schematic configuration diagram showing a fourth embodiment of the CCD image sensor of the present invention. This CCD image sensor combines the above-described first and third embodiments, and enables only three types of readout, that is, the all-pixel readout mode, the thinning readout mode, and the center readout mode, by simply switching the drive timing. The CCD image sensor is different from the first embodiment of FIG. 1 in that the horizontal transfer clock is divided into four groups of φH1C, H2C, φH1D, φH2D, φH1E, φH2E, φH1F, and φH2F as shown.
[0033]
  In the CCD image sensor, in the all-pixel readout mode, the horizontal drive pulses φH1C, φH1D, φH1E, and φH1F in FIG. 11 are given the same drive pulse as the horizontal transfer pulse φH1A in FIG. The transfer pulse φH2C, φH2D, φH2E, φH2F is performed by giving the same drive pulse as the horizontal transfer pulse φH2A in FIG.
  The thinning-out read modes are: φH1C and φH1E in FIG. 11 are φH1A in FIG. 4, φH2C and φH2E in FIG. 11 are φH2A in FIG. 4, φH1D and φH1F in FIG. 11 are φH1B in FIG. The same drive pulse as that of φH2B in FIG. As a result, 1/3 of the pixels in the column direction and 1/3 of the pixels in the row direction can be thinned, and the frame rate can be increased to about nine times that in the all-pixel reading mode.
  Further, the central portion reading mode includes φH1E in FIG. 11 at φH1A in FIG. 11, φH2A in FIG. 11 at φH2E in FIG. 11, φH2A in FIG. 11, φH1C in FIG. 11, φH1B in FIG. This is done by applying the same drive pulses as φH2B to φH2C and φH2D, respectively, so that a signal of 3 rows and 2 columns in the center of the pixel can be output at a frame rate about 7 times that of the all pixel readout mode.
[0034]
  According to the CCD image sensor having the above-described configuration, by switching the driving timing, it is possible to select three readout modes, ie, all pixel readout, thinning readout, and pixel center readout. For example, if these three readout modes are used in a digital still camera, still mode driving for reading out the signal charges of all pixels independently to obtain a still image, monitoring mode driving for displaying a moving image on a liquid crystal monitor, auto focus and exposure It is possible to easily use the autofocus mode drive when performing control.
[0035]
  In the above-described embodiment, the present invention has been described with respect to a primary color Bayer array that is one of general color filter arrays. However, the present invention can also be applied to a filter arrayed by repetition other than 2 rows and 2 columns. The present invention is not limited to the progressive scan type interline transfer type CCD image sensor having the four-phase drive vertical register described in the above embodiment, but other than the four-phase drive vertical register or the CCD image other than the interline transfer type. It can also be applied to sensors. Further, not only the progressive scan method but also an interlaced CCD image sensor, the same effect can be obtained by applying the present invention to each field constituting the frame. The present invention can also apply charge discharging means and a CCD image sensor driving method other than those described in the above embodiment.
[0036]
【The invention's effect】
  As is clear from the above description, the solid-state imaging device of the present invention.In placeAccording to the manufacturing process without changing the configuration of the drain and the control gate according to the method of thinning out the signal charge from the light receiving unit.Of electrode electrode and signal line connectionWith only a slight change and drive timing change, the number of readout lines in the column direction, the number of readout pixels in the row direction, or the readout position can be changed, and a solid-state imaging device with a high degree of freedom that can select various readout modes and frame rates is realized. can do.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram showing a CCD image sensor according to a first embodiment of the present invention.
FIG. 2 is a detailed view of the vicinity of a horizontal register of the CCD image sensor of the first embodiment.
FIG. 3 is a drive timing chart in the all-pixel readout mode of the CCD image sensor of the first embodiment.
FIG. 4 is a drive timing chart in a thinning readout mode of the CCD image sensor of the first embodiment.
FIG. 5 is a schematic configuration diagram and a potential diagram of a CCD image sensor for explaining a thinning readout mode of the CCD image sensor according to the first embodiment.
FIG. 6 is a schematic configuration diagram showing a CCD image sensor according to a second embodiment of the present invention.
FIG. 7 is a drive timing chart in a thinning readout mode of the CCD image sensor of the second embodiment.
FIG. 8 is a schematic configuration diagram showing a CCD image sensor according to a third embodiment of the present invention.
FIG. 9 is a drive timing chart in the central portion readout mode of the CCD image sensor of the third embodiment.
FIGS. 10A and 10B are a schematic configuration diagram and a potential diagram of a CCD image sensor for explaining a central portion reading mode of the CCD image sensor of the third embodiment. FIGS.
FIG. 11 is a schematic configuration diagram showing a CCD image sensor according to a fourth embodiment of the present invention.
FIG. 12 is a schematic configuration diagram showing a conventional CCD image sensor.
[Explanation of symbols]
1 Photodiode
2 Transfer gate
3 Vertical register
4 Horizontal registers
5 Gate
6 Drain
7 Charge discharging part
8 Charge detector
9a-9d Vertical transfer electrode
10a, b-10g, h Horizontal transfer electrode
φV1 to φV4 vertical transfer clock
φH1A to φH2B vertical transfer clock

Claims

A plurality of light receiving portions formed in a matrix on a semiconductor substrate, a plurality of vertical registers for transferring signal charges read from the light receiving portions in the vertical direction, and a signal charge transferred by the plurality of vertical registers have a horizontal register that transferred to the horizontal direction, the signal charges transferred through the upper Symbol plurality of vertical registers, a charge discharging means capable of discharging line by line and column by column, the charge discharging means in the solid-state image pickup apparatus having the signal charges of the charge reading means for reading the signal charges of the remaining rows other than the discharged column of the in line signal charges are discharged by columns,
The horizontal register, the first lower electrode, N with N-type transfer channel ^- first of type transfer channel ^- type transfer first upper electrode having a channel, a second lower electrode with N-type transfer channel, N And a first signal line for supplying a first horizontal transfer clock and a first inverted horizontal transfer clock, which is an inverted pulse thereof, and an electrode set in which two upper layer electrodes are arranged in the row direction in order. A first inverted signal line and a second signal line and a second inverted signal line for supplying a second horizontal transfer clock and a second inverted horizontal transfer clock that is an inverted pulse thereof, respectively, cross the vicinity of the end of each vertical register. So that the drain is placed
The electrode set of the vertical register from which the signal charge is to be read has a second upper layer electrode and a lower layer electrode connected to the first inverted signal line, a gate corresponding to the drain connected to the second upper layer electrode, While connecting the upper and lower electrodes of the first signal line to the first signal line,
The electrode set of the vertical register to which the signal charge is to be discharged has a second upper layer electrode and a lower layer electrode connected to the second inverted signal line, a gate corresponding to the drain connected to the second upper layer electrode, 1 upper layer and lower layer electrodes are connected to the second signal line to form a second electrode set,
Rise simultaneously one row of signal charge into a series of vertical transfer pulses to transfer the end of each vertical register, a signal which becomes high over the duration of the vertical transfer pulse, the first signal line and the second signal Supply to the line, and through the first and second electrode sets, all the signal charges in the one row are transferred and stored in a horizontal register,
Rising in synchronism with the series of vertical transfer pulse, a signal which becomes high over its duration to the first signal line, falling in synchronism with the sequence of vertical transfer pulses, row over its duration Are supplied to the second signal lines, and the signal charges related to the first electrode set among the signal charges in the one row are transferred to the horizontal register and stored, and the signals related to the second electrode set are stored. Drain the signal charge to the drain,
Falling in synchronism with the series of vertical transfer pulse, the signal goes low over its duration and respectively supplied to the first and second signal lines, via the first and second electrode sets, A solid-state imaging device, wherein all the signal charges in one row are discharged to a drain .

2. The solid-state imaging device according to claim 1, wherein the signal charges in an arbitrary column can be read out by changing the arrangement of the first electrode set and the second electrode set at the end of each vertical register. A solid-state imaging device.