JP4014763B2

JP4014763B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4014763B2
Application number: JP22995999A
Authority: JP
Inventors: 田弘昭角
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-08-16
Filing date: 1999-08-16
Publication date: 2007-11-28
Anticipated expiration: 2019-08-16
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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に、素子分離領域の構造がＳＴＩ（Shallow Trench Isolation）構造であって、ゲートを形成する多結晶シリコン膜がＳＴＩ構造素子分離領域よりも先に形成される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図７は、従来のＳＴＩ構造半導体装置の断面構造を示した断面図である。
図７に示した従来のＳＴＩ構造半導体装置は、シリコン基板３０１と、シリコン基板３０１上に形成されたゲート絶縁酸化膜であるシリコン酸化膜３０２と、シリコン酸化膜３０２上に形成され、所定パターンに加工された多結晶シリコン膜３０３と、多結晶シリコン膜３０３、シリコン酸化膜３０２及びシリコン基板３０１に形成された溝の底面及び側面に形成されたシリコン酸化膜３０６と、上記溝内部及び溝上の部分を埋めるように形成されたＳＴＩ素子分離領域であるシリコン酸化膜３０７と、所定パターンに加工された不純物添加多結晶シリコン膜３０８と、不純物添加多結晶シリコン膜３０８上に形成され、所定パターンに加工されたＯＮＯ（Oxide-Nitride-Oxide）膜３０９と、ＯＮＯ膜３０９上に堆積され、所定パターンに加工された不純物添加多結晶シリコン膜３１０と、不純物添加多結晶シリコン膜３１０上に堆積され、所定パターンに加工されたタングステンシリサイド（ＷＳｉ）膜３１１と、タングステンシリサイド膜３１１上に堆積され、所定パターンに加工されたシリコン酸化膜３１２と、シリコン酸化膜３１２上に形成されたシリコン酸化膜（図示せず）とから構成されている。このＳＴＩ構造半導体装置におけるゲートは、多結晶シリコン膜３０３の一部により形成されている。
【０００３】
上記従来のＳＴＩ構造半導体装置は、以下の製造方法により製造される。
図８は、従来のＳＴＩ構造半導体装置の製造方法の製造過程における断面構造を示した断面図である。
【０００４】
最初に、シリコン基板３０１上に、厚さ１０ｎｍの第１のシリコン酸化膜３０２と、不純物を含まない厚さ６０ｎｍの第１の多結晶シリコン膜３０３と、厚さ１５０ｎｍのシリコン窒化膜３０４と、厚さ１５０ｎｍの第２のシリコン酸化膜３０５とを順次堆積する。次に、第２のシリコン酸化膜３０５上に形成したフォトレジストを通常の光蝕刻法により所定のパターンに加工したものをマスクとして、第２のシリコン酸化膜３０５及びシリコン窒化膜３０４をＲＩＥ法により加工した後、シリコン基板３０１を酸素プラズマにさらしてフォトレジストを除去し、さらに、第２のシリコン酸化膜３０５をマスクとして、第１の多結晶シリコン膜３０３、第１のシリコン酸化膜３０２及びシリコン基板３０１を加工し、図８（ａ）に示すように、第１の多結晶シリコン膜３０３、第１のシリコン酸化膜３０２及びシリコン基板３０１に溝を形成する。
【０００５】
上記溝を形成後、ＲＴＰ（Rapid Thermal Process）装置を用いて、温度１０００℃の酸素雰囲気中で加熱を行い、図８（ｂ）に示すように、上記溝の底面及び側面に厚さ６ｎｍの第３のシリコン酸化膜３０６を形成する。続いて、ＨＤＰ（High Density Plasma）プロセスにより厚さ６００ｎｍの第４のシリコン酸化膜３０７を堆積して、上記溝が完全に埋まるようにする。
【０００６】
第４のシリコン酸化膜３０７を堆積後、図８（ｃ）に示すように、ＣＭＰ（Chemical Mechanical Polish）法により、第４のシリコン酸化膜３０７の表面を平坦化し、温度９００℃の窒素雰囲気中で加熱する。
【０００７】
その後、シリコン基板３０１全体をフッ化アンモニウム（ＮＨ_４Ｆ）溶液に浸し、第４のシリコン酸化膜３０７上部を厚さ８０ｎｍ程度除去して、シリコン窒化膜３０４を露出させる。次に、温度１５０℃のリン酸処理によりシリコン窒化膜３０４を除去し、さらに、第４のシリコン酸化膜３０７の露出部分表面を厚さ５ｎｍ程度だけ希フッ化水素（ＨＦ）処理により除去する。続いて、リンが添加された厚さ１００ｎｍの第２の多結晶シリコン膜３０８を堆積し、通常のリソグラフィプロセスにより所定のパターンに加工したレジストをマスクとして、図８（ｄ）に示すように、第２の多結晶シリコン膜３０８を所定のパターンに加工する。
【０００８】
第２の多結晶シリコン膜３０８のパターニング後、図８（ｅ）に示すように、厚さ１７ｎｍのＯＮＯ膜３０９と、リンが添加された厚さ１００ｎｍの第３の多結晶シリコン膜３１０と、厚さ５０ｎｍのタングステンシリサイド膜３１１とを減圧ＣＶＤ法により順次堆積する。第２の多結晶シリコン膜３０８に添加されたリンは、このＯＮＯ膜３０９形成工程等で、第１の多結晶シリコン膜３０３にも拡散する。その後、厚さ１５０ｎｍの第５のシリコン酸化膜３１２を堆積し、通常のリソグラフィプロセスにより所定のパターンに加工したレジストをマスクとして、第５のシリコン酸化膜３１２を加工する。第５のシリコン酸化膜３１２を加工後、シリコン基板３０１表面側を酸素プラズマにさらしてフォトレジストを除去し、さらに、所定パターンに加工された第５のシリコン酸化膜３１２をマスクとして、タングステンシリサイド膜３１１、第３の多結晶シリコン膜３１０、ＯＮＯ膜３０９、第２の多結晶シリコン膜３０８及び第１の多結晶シリコン膜３０３を加工してから、温度１０５０℃の酸素雰囲気中で加熱を行い、厚さ１０ｎｍの第６のシリコン酸化膜（図示せず）を形成すると、図７に示した従来のＳＴＩ構造半導体装置が得られる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来のＳＴＩ構造半導体装置及びその製造方法においては、ゲートを形成する多結晶シリコン膜３０３がＳＴＩ構造素子分離領域よりも先に形成されるために、以下のような問題点があった。
【００１０】
図９は、図７中の線分ＹＹ’に沿った不純物濃度を示したグラフであり、図１０は、図７に示した従来のＳＴＩ構造半導体装置の平面図であり、図１１は、図１０中の切断線ＺＺ’に沿った切断面のＳＴＩ構造素子分離領域近傍の構造を示した断面図である。
【００１１】
図９に示すように、従来のＳＴＩ構造半導体装置及びその製造方法における多結晶シリコン膜３０８及び多結晶シリコン膜３０３中の不純物濃度は、下部から上部までほぼ一定となっている。
【００１２】
また、ＳＴＩ構造半導体装置の製造方法においては、ＳＴＩ構造素子分離領域の溝をエッチングにより形成する際、後に溝をシリコン酸化膜３０７で埋め込みやすいように、溝底面部よりも溝上部の方が幅が広くなるようにしている。従って、溝を埋め込んで形成されたＳＴＩ構造素子分離領域であるシリコン酸化膜３０７は、下部に対し上部の方が幅が広く形成され、図１１（ａ）に示すように、シリコン酸化膜３０７の側面のテーパ角θが９０°未満になる。
【００１３】
図１１（ｂ）は、図１１（ａ）に示した部分をより詳細に示した断面図である。上述したように、シリコン酸化膜３０７で溝を埋め込む前に、溝の底面及び側面にシリコン酸化膜３０６を形成しているが、このシリコン酸化膜３０６を形成する際に、多結晶シリコン膜３０３の側面部分も酸化されてシリコン酸化膜３０６と一体化する。ここで、図９に示したように、多結晶シリコン膜３０３中の不純物濃度は、下部から上部までほぼ一定であるので、図１１（ｂ）の領域Ｂに示すように、酸化される多結晶シリコン膜３０３の側面部分の厚さはほぼ一定となる。従って、酸化された多結晶シリコン膜３０３の側面部分まで含めてみても、図１１（ａ）及び（ｂ）に示すように、シリコン酸化膜３０７の側面のテーパ角θは９０°未満になる。
【００１４】
その結果、ゲート配線形成のための多結晶シリコン膜３０３の加工において、多結晶シリコン膜３０３を部分的に除去する際に、多結晶シリコン膜３０３の一部３１３が、図１０及び図１１（ｃ）に示すように残存し、その結果、製造された製品にゲートショートが多発して歩留まりの低下を招くという問題点があった。
【００１５】
本発明は上記問題点に鑑みてなされたもので、その目的は、ゲート配線形成加工の際におけるＳＴＩ構造素子分離領域に沿った多結晶シリコン膜の部分的残存を防止し、製品の歩留まりを向上させることが可能な構成の半導体装置及びその製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明に係る半導体装置によれば、半導体基板上に堆積されたゲート絶縁酸化膜と、上記ゲート絶縁酸化膜上に堆積され、上記半導体基板に近い側ほど不純物濃度が高くなるような濃度勾配を有する不純物添加シリコン膜を加工することにより形成されたゲートと、上記不純物添加シリコン膜、上記ゲート絶縁酸化膜及び上記半導体基板に形成された溝の底面及び側面を酸化することにより、不純物濃度が高い部分ほど厚く形成された第１のシリコン酸化膜と、上記第１のシリコン酸化膜と一体化して上記溝を埋めるように堆積された第２のシリコン酸化膜を加工することにより形成されたＳＴＩ（Shallow Trench Isolation）構造素子分離領域とを備えていることを特徴とする。
【００１７】
本発明の第１の構成に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁酸化膜を堆積する第１の工程と、上記ゲート絶縁酸化膜上にシリコン膜を堆積する第２の工程と、上記シリコン膜、上記ゲート絶縁酸化膜及び上記半導体基板に溝を形成する第３の工程と、上記溝の底面中央部への垂線に対し所定の角度で、イオン注入法により上記溝の側面に不純物を注入する第４の工程と、上記溝の底面及び側面を酸化することにより、不純物濃度が高い部分ほど厚い第１のシリコン酸化膜を形成する第５の工程と、上記第１のシリコン酸化膜と一体化して上記溝を埋めるように堆積した第２のシリコン酸化膜を加工してＳＴＩ構造素子分離領域を形成する第６の工程と、上記不純物が注入された上記シリコン膜を加工してゲートを形成する第７の工程とを備えていることを特徴とする。
【００１８】
本発明の第２の構成に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁酸化膜を堆積する第１の工程と、上記ゲート絶縁酸化膜上に、上記半導体基板に近い側ほど不純物濃度が高くなるような濃度勾配を有する不純物添加シリコン膜を堆積する第２の工程と、上記不純物添加シリコン膜、上記ゲート絶縁酸化膜及び上記半導体基板に溝を形成し、上記溝の底面及び側面を酸化することにより、不純物濃度が高い部分ほど厚い第１のシリコン酸化膜を形成する第３の工程と、上記第１のシリコン酸化膜と一体化して上記溝を埋めるように堆積した第２のシリコン酸化膜を加工してＳＴＩ構造素子分離領域を形成する第４の工程と、上記不純物添加シリコン膜を加工してゲートを形成する第５の工程とを備えていることを特徴とする。
【００１９】
上記各構成により、ＳＴＩ構造素子分離領域であるシリコン酸化膜の側面のテーパ角θが９０°以上になる。従って、ゲート配線形成のための多結晶シリコン膜の加工において、多結晶シリコン膜を部分的に除去する際に、多結晶シリコン膜の一部が、ＳＴＩ構造素子分離領域であるシリコン酸化膜の側面に沿って残存することがなく、ゲートショートに起因する歩留まりの低下を防止することができる。
【００２０】
【発明の実施の形態】
以下、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照しながら説明する。
【００２１】
図１は、本発明の第１の実施の形態に係るＳＴＩ構造半導体装置の断面構造を示した断面図である。
図１に示した本発明の第１の実施の形態に係るＳＴＩ構造半導体装置は、シリコン基板１０１と、シリコン基板１０１上に形成されたゲート絶縁酸化膜であるシリコン酸化膜１０２と、シリコン酸化膜１０２上に形成され、シリコン基板１０１に近い側ほど不純物濃度が高くなるような濃度勾配を有し、所定パターンに加工された不純物添加多結晶シリコン膜１０３と、不純物添加多結晶シリコン膜１０３、シリコン酸化膜１０２及びシリコン基板１０１に形成された溝の底面及び側面に形成されたシリコン酸化膜１０６と、シリコン酸化膜１０６と一体化して上記溝内部及び溝上の部分を埋めるように形成されたＳＴＩ構造素子分離領域であるシリコン酸化膜１０７と、不純物添加多結晶シリコン膜１０３及びシリコン酸化膜１０７上に堆積され、所定パターンに加工された不純物添加多結晶シリコン膜１０８と、不純物添加多結晶シリコン膜１０８上に形成され、所定パターンに加工されたＯＮＯ膜１０９と、ＯＮＯ膜１０９上に堆積され、所定パターンに加工された不純物添加多結晶シリコン膜１１０と、不純物添加多結晶シリコン膜１１０上に堆積され、所定パターンに加工されたタングステンシリサイド膜１１１と、タングステンシリサイド膜１１１上に堆積され、所定パターンに加工されたシリコン酸化膜１１２と、シリコン酸化膜１１２上に形成されたシリコン酸化膜（図示せず）とから構成されている。このＳＴＩ構造半導体装置におけるゲートは、不純物添加多結晶シリコン膜１０３の一部により形成されている。
【００２２】
上記本発明の第１の実施の形態に係るＳＴＩ構造半導体装置は、以下の製造方法により製造される。
図２は、本発明の第１の実施の形態に係るＳＴＩ構造半導体装置の製造方法の製造過程における断面構造を示した断面図である。
【００２３】
最初に、シリコン基板１０１上に、厚さ１０ｎｍの第１のシリコン酸化膜１０２と、不純物を含まない厚さ６０ｎｍの第１の多結晶シリコン膜１０３と、厚さ１５０ｎｍのシリコン窒化膜１０４と、厚さ１５０ｎｍの第２のシリコン酸化膜１０５とを順次堆積する。次に、第２のシリコン酸化膜１０５上に形成したフォトレジストを通常の光蝕刻法により所定のパターンに加工したものをマスクとして、第２のシリコン酸化膜１０５及びシリコン窒化膜１０４をＲＩＥ法により加工した後、シリコン基板１０１を酸素プラズマにさらしてフォトレジストを除去し、さらに、第２のシリコン酸化膜１０５をマスクとして、第１の多結晶シリコン膜１０３、第１のシリコン酸化膜１０２及びシリコン基板１０１を加工し、図２（ａ）に示すように、第１の多結晶シリコン膜１０３、第１のシリコン酸化膜１０２及びシリコン基板１０１に溝を形成する。
【００２４】
上記溝を形成後、図２（ｂ）に示すように、溝の底面中央部への垂線に対し約３０°の角度で、イオン注入法により溝の側面にヒ素（Ａｓ）を注入する。このように不純物注入を行うと、溝の側面の一部を形成している第１の多結晶シリコン膜１０３にヒ素が注入され、かつ、第１の多結晶シリコン膜１０３のシリコン基板１０１に近い側ほど不純物濃度が高くなるような濃度勾配が生ずる。このイオン注入の角度は、特に３０°には限らず、シリコン基板１０１に近い側ほど不純物濃度が高くなるような濃度勾配で第１の多結晶シリコン膜１０３に不純物が注入できれば、どの程度の角度でもよい。
【００２５】
不純物注入後、ＲＴＰ装置を用いて、温度１０００℃の酸素雰囲気中で加熱を行い、図２（ｃ）に示すように、上記溝の底面及び側面に厚さ６ｎｍの第３のシリコン酸化膜１０６を形成する。この第３のシリコン酸化膜１０６を形成する際に、第１の多結晶シリコン膜１０３の側面部分も酸化されて第３のシリコン酸化膜１０６と一体化するが、後述するように、酸化される第１の多結晶シリコン膜３０３の側面部分の厚さは、不純物濃度が高い部分ほど厚くなる。続いて、ＨＤＰプロセスにより厚さ６００ｎｍの第４のシリコン酸化膜１０７を堆積し、第３のシリコン酸化膜１０６と一体化して上記溝が完全に埋まるようにする。
【００２６】
第４のシリコン酸化膜１０７を堆積後、図２（ｄ）に示すように、ＣＭＰ法により、第４のシリコン酸化膜１０７の表面を平坦化し、温度９００℃の窒素雰囲気中で加熱する。
【００２７】
その後、シリコン基板１０１全体をフッ化アンモニウム（ＮＨ_４Ｆ）溶液に浸し、第４のシリコン酸化膜１０７上部を厚さ８０ｎｍ程度除去して、シリコン窒化膜１０４を露出させる。次に、温度１５０℃のリン酸処理によりシリコン窒化膜１０４を除去し、さらに、第４のシリコン酸化膜１０７の露出部分表面を厚さ５ｎｍ程度だけ希フッ化水素（ＨＦ）処理により除去する。続いて、リンが添加された厚さ１００ｎｍの第２の多結晶シリコン膜１０８を堆積し、通常のリソグラフィプロセスにより所定のパターンに加工したレジストをマスクとして、図２（ｅ）に示すように、第２の多結晶シリコン膜１０８を所定のパターンに加工する。
【００２８】
第２の多結晶シリコン膜１０８のパターニング後、図２（ｆ）に示すように、厚さ１７ｎｍのＯＮＯ膜１０９と、リンが添加された厚さ１００ｎｍの第３の多結晶シリコン膜１１０と、厚さ５０ｎｍのタングステンシリサイド膜１１１とを減圧ＣＶＤ法により順次堆積する。その後、厚さ１５０ｎｍの第５のシリコン酸化膜１１２を堆積し、通常のリソグラフィプロセスにより所定のパターンに加工したレジストをマスクとして、第５のシリコン酸化膜１１２を加工する。第５のシリコン酸化膜１１２を加工後、シリコン基板１０１表面側を酸素プラズマにさらしてフォトレジストを除去し、さらに、所定パターンに加工された第５のシリコン酸化膜１１２をマスクとして、タングステンシリサイド膜１１１、第１の多結晶シリコン膜１１０、ＯＮＯ膜１０９、第２の多結晶シリコン膜１０８及び第１の多結晶シリコン膜１０３を加工してから、温度１０５０℃の酸素雰囲気中で加熱を行い、厚さ１０ｎｍの第６のシリコン酸化膜（図示せず）を形成すると、図１に示した本発明の第１の実施の形態に係るＳＴＩ構造半導体装置が得られる。
【００２９】
図３は、図１中の線分ＸＸ’に沿った不純物濃度を示したグラフである。
図３のグラフに示されるように、本発明の第１の実施の形態に係る半導体装置における不純物添加多結晶シリコン膜１０３及び多結晶シリコン膜１０８の２つの膜中の不純物濃度は、シリコン基板１０１に近い側ほど不純物濃度が高くなるような濃度勾配を有するものとなっている。
【００３０】
図４は、本発明に係るＳＴＩ構造半導体装置におけるＳＴＩ構造素子分離領域近傍の構造をより詳細に示した断面図である。
【００３１】
上述したように、シリコン酸化膜１０７で溝を埋め込む前に、溝の底面及び側面にシリコン酸化膜１０６を形成しているが、このシリコン酸化膜１０６を形成する際に、不純物添加多結晶シリコン膜１０３の側面部分も酸化されてシリコン酸化膜１０６と一体化する。ここで、図３に示したように、不純物添加多結晶シリコン膜１０３中の不純物濃度は、シリコン基板１０１に近い側ほど不純物濃度が高くなるような濃度勾配を有するものであるので、酸化される不純物添加多結晶シリコン膜１０３の側面部分の厚さは、図４の領域Ａに示すように、シリコン基板１０１に近い側ほど厚くなる。従って、酸化された不純物添加多結晶シリコン膜１０３の側面部分まで含めてみてると、シリコン酸化膜１０７の側面のテーパ角θは９０°以上になる。
【００３２】
その結果、後の工程において、不純物添加多結晶シリコン膜１０３の一部を除去してゲートを形成する際に、図１０及び図１１（ｃ）に示したように、不純物添加多結晶シリコン膜１０３の一部が、ＳＴＩ構造素子分離領域であるシリコン酸化膜１０７の側面に沿って残存することはなくなり、不純物添加多結晶シリコン膜１０３の部分的残存に起因するゲートショートの発生を防止することができる。
【００３３】
本発明の第１の実施の形態に係る半導体装置及びその製造方法においては、イオン注入法により不純物としてヒ素を注入したが、不純物はヒ素に限らず、リン、アルゴン等でもよい。また、本発明の第１の実施の形態に係る半導体装置は、ゲート２層構造であるが、ゲート２層構造に限定されるものではない。
【００３４】
図５は、本発明の第２の実施の形態に係るＳＴＩ構造半導体装置の断面構造を示した断面図である。
図５に示した本発明の第２の実施の形態に係るＳＴＩ構造半導体装置は、シリコン基板２０１と、シリコン基板２０１上に形成されたゲート絶縁酸化膜であるシリコン酸化膜２０２と、シリコン酸化膜２０２上に形成され、シリコン基板２０１に近い側ほど不純物濃度が高くなるような濃度勾配を有し、所定パターンに加工された不純物添加多結晶シリコン膜２０３と、不純物添加多結晶シリコン膜２０３、シリコン酸化膜２０２及びシリコン基板２０１に形成された溝の底面及び側面に形成されたシリコン酸化膜２０６と、シリコン酸化膜２０６と一体化して上記溝内部及び溝上の部分を埋めるように形成されたＳＴＩ構造素子分離領域であるシリコン酸化膜２０７と、不純物添加多結晶シリコン膜２０３及びシリコン酸化膜２０７上に堆積され、所定パターンに加工された不純物添加多結晶シリコン膜２０８と、不純物添加多結晶シリコン膜２０８上に形成され、所定パターンに加工されたＯＮＯ膜２０９と、ＯＮＯ膜２０９上に堆積され、所定パターンに加工された不純物添加多結晶シリコン膜２１０と、不純物添加多結晶シリコン膜２１０上に堆積され、所定パターンに加工されたタングステンシリサイド膜２１１と、タングステンシリサイド膜２１１上に堆積され、所定パターンに加工されたシリコン酸化膜２１２と、シリコン酸化膜２１２上に形成されたシリコン酸化膜（図示せず）とから構成されている。このＳＴＩ構造半導体装置におけるゲートは、不純物添加多結晶シリコン膜２０３の一部により形成されている。
【００３５】
上記本発明の第２の実施の形態に係るＳＴＩ構造半導体装置は、以下の製造方法により製造される。
図６は、本発明の第２の実施の形態に係るＳＴＩ構造半導体装置の製造方法の製造過程における断面構造を示した断面図である。
【００３６】
最初に、シリコン基板２０１上に、厚さ１０ｎｍの第１のシリコン酸化膜２０２と、シリコン基板２０１に近い側ほど不純物濃度が高くなるような濃度勾配を有するリンが添加された厚さ６０ｎｍの第１の多結晶シリコン膜２０３と、厚さ１５０ｎｍのシリコン窒化膜２０４と、厚さ１５０ｎｍの第２のシリコン酸化膜２０５とを順次堆積する。上記濃度勾配を有するリンが添加された第１の多結晶シリコン膜２０３は、堆積時に、モノシラン（ＳｉＨ_４）とホスフィン（ＰＨ_３）とを同時に流し、かつ、時間経過とともにホスフィン（ＰＨ_３）の流量を減少させる方法により堆積する。但し、上記濃度勾配を持たせることが可能な方法であれば、どのような方法で堆積してもよい。次に、第２のシリコン酸化膜２０５上に形成したフォトレジストを通常の光蝕刻法により所定のパターンに加工したものをマスクとして、第２のシリコン酸化膜２０５及びシリコン窒化膜２０４をＲＩＥ法により加工した後、シリコン基板２０１を酸素プラズマにさらしてフォトレジストを除去し、さらに、第２のシリコン酸化膜２０５をマスクとして、第１の多結晶シリコン膜２０３、第１のシリコン酸化膜２０２及びシリコン基板２０１を加工し、図６（ａ）に示すように、第１の多結晶シリコン膜２０３、第１のシリコン酸化膜２０２及びシリコン基板２０１に溝を形成する。
【００３７】
上記溝を形成後、ＲＴＰ装置を用いて、温度１０００℃の酸素雰囲気中で加熱を行い、図６（ｂ）に示すように、上記溝の底面及び側面に厚さ６ｎｍの第３のシリコン酸化膜２０６を形成する。この第３のシリコン酸化膜２０６を形成する際に、第１の多結晶シリコン膜２０３の側面部分も酸化されて第３のシリコン酸化膜２０６と一体化するが、前述したように、酸化される第１の多結晶シリコン膜２０３の側面部分の厚さは、不純物濃度が高い部分ほど厚くなる。続いて、ＨＤＰプロセスにより厚さ６００ｎｍの第４のシリコン酸化膜２０７を堆積し、第３のシリコン酸化膜２０６と一体化して上記溝が完全に埋まるようにする。
【００３８】
第４のシリコン酸化膜２０７を堆積後、図６（ｃ）に示すように、ＣＭＰ法により、第４のシリコン酸化膜２０７の表面を平坦化し、温度９００℃の窒素雰囲気中で加熱する。
【００３９】
その後、シリコン基板２０１全体をフッ化アンモニウム（ＮＨ_４Ｆ）溶液に浸し、第４のシリコン酸化膜２０７上部を厚さ８０ｎｍ程度除去して、シリコン窒化膜２０４を露出させる。次に、温度１５０℃のリン酸処理によりシリコン窒化膜２０４を除去し、さらに、第４のシリコン酸化膜２０７の露出部分表面を厚さ５ｎｍ程度だけ希フッ化水素（ＨＦ）処理により除去する。続いて、リンが添加された厚さ１００ｎｍの第２の多結晶シリコン膜２０８を堆積し、通常のリソグラフィプロセスにより所定のパターンに加工したレジストをマスクとして、図６（ｄ）に示すように、第２の多結晶シリコン膜２０８を所定のパターンに加工する。
【００４０】
第２の多結晶シリコン膜２０８のパターニング後、図６（ｅ）に示すように、厚さ１７ｎｍのＯＮＯ膜２０９と、リンが添加された厚さ１００ｎｍの第３の多結晶シリコン膜２１０と、厚さ５０ｎｍのタングステンシリサイド膜２１１とを減圧ＣＶＤ法により順次堆積する。その後、厚さ１５０ｎｍの第５のシリコン酸化膜２１２を堆積し、通常のリソグラフィプロセスにより所定のパターンに加工したレジストをマスクとして、第５のシリコン酸化膜２１２を加工する。第５のシリコン酸化膜２１２を加工後、シリコン基板２０１表面側を酸素プラズマにさらしてフォトレジストを除去し、さらに、所定パターンに加工された第５のシリコン酸化膜２１２をマスクとして、タングステンシリサイド膜２１１、第１の多結晶シリコン膜２１０、ＯＮＯ膜２０９、第２の多結晶シリコン膜２０８及び第１の多結晶シリコン膜２０３を加工してから、温度１０５０℃の酸素雰囲気中で加熱を行い、厚さ１０ｎｍの第６のシリコン酸化膜（図示せず）を形成すると、図５に示した本発明の第２の実施の形態に係るＳＴＩ構造半導体装置が得られる。
【００４１】
本発明の第２の実施の形態に係る半導体装置における不純物添加多結晶シリコン膜２０３及び多結晶シリコン膜２０８の２つの膜中の不純物濃度も、図３に示したのと同様に、シリコン基板２０１に近い側ほど不純物濃度が高くなるような濃度勾配を有するものとなっている。
【００４２】
従って、本発明の第２の実施の形態に係る半導体装置及びその製造方法においても、シリコン酸化膜２０７で溝を埋め込む前に、溝の底面及び側面にシリコン酸化膜２０６を形成する際に、酸化されてシリコン酸化膜２０６と一体化する不純物添加多結晶シリコン膜２０３の側面部分の厚さは、図４に示したように、シリコン基板２０１に近い側ほど厚くなる。従って、酸化された不純物添加多結晶シリコン膜２０３の側面部分まで含めてみてると、シリコン酸化膜２０７の側面のテーパ角θは９０°以上になる。
【００４３】
その結果、第１の実施の形態と同様に、後の工程において、不純物添加多結晶シリコン膜２０３の一部を除去してゲートを形成する際に、図１０及び図１１（ｃ）に示したように、不純物添加多結晶シリコン膜２０３の一部が、ＳＴＩ構造素子分離領域であるシリコン酸化膜２０７の側面に沿って残存することはなくなり、不純物添加多結晶シリコン膜２０３の部分的残存に起因するゲートショートの発生を防止することができる。
【００４４】
本発明の第２の実施の形態に係る半導体装置も、本発明の第１の実施の形態に係る半導体装置と同様にゲート２層構造であるが、ゲート２層構造に限定されるものではない。
【００４５】
【発明の効果】
本発明に係る半導体装置によれば、半導体基板上に堆積されたゲート絶縁酸化膜と、上記ゲート絶縁酸化膜上に堆積され、上記半導体基板に近い側ほど不純物濃度が高くなるような濃度勾配を有する不純物添加シリコン膜を加工することにより形成されたゲートと、上記不純物添加シリコン膜、上記ゲート絶縁酸化膜及び上記半導体基板に形成された溝の底面及び側面を酸化することにより、不純物濃度が高い部分ほど厚く形成された第１のシリコン酸化膜と、上記第１のシリコン酸化膜と一体化して上記溝を埋めるように堆積された第２のシリコン酸化膜を加工することにより形成されたＳＴＩ（Shallow Trench Isolation）構造素子分離領域とを備えているものとしたので、ＳＴＩ構造素子分離領域であるシリコン酸化膜の側面のテーパ角θが９０°以上になっている。従って、ゲート配線形成のための多結晶シリコン膜の加工において、多結晶シリコン膜を部分的に除去する際に、多結晶シリコン膜の一部が、ＳＴＩ構造素子分離領域であるシリコン酸化膜の側面に沿って残存することがなく、ゲートショートに起因する歩留まりの低下を防止することができる。
【００４６】
本発明の第１の構成に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁酸化膜を堆積する第１の工程と、上記ゲート絶縁酸化膜上にシリコン膜を堆積する第２の工程と、上記シリコン膜、上記ゲート絶縁酸化膜及び上記半導体基板に溝を形成する第３の工程と、上記溝の底面中央部への垂線に対し所定の角度で、イオン注入法により上記溝の側面に不純物を注入する第４の工程と、上記溝の底面及び側面を酸化することにより、不純物濃度が高い部分ほど厚い第１のシリコン酸化膜を形成する第５の工程と、上記第１のシリコン酸化膜と一体化して上記溝を埋めるように堆積した第２のシリコン酸化膜を加工してＳＴＩ構造素子分離領域を形成する第６の工程と、上記不純物が注入された上記シリコン膜を加工してゲートを形成する第７の工程とを備えているものとしたので、ＳＴＩ構造素子分離領域であるシリコン酸化膜の側面のテーパ角θが９０°以上になる。従って、ゲート配線形成のための多結晶シリコン膜の加工において、多結晶シリコン膜を部分的に除去する際に、多結晶シリコン膜の一部が、ＳＴＩ構造素子分離領域であるシリコン酸化膜の側面に沿って残存することがなく、ゲートショートに起因する歩留まりの低下を防止することができる。
【００４７】
本発明の第２の構成に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁酸化膜を堆積する第１の工程と、上記ゲート絶縁酸化膜上に、上記半導体基板に近い側ほど不純物濃度が高くなるような濃度勾配を有する不純物添加シリコン膜を堆積する第２の工程と、上記不純物添加シリコン膜、上記ゲート絶縁酸化膜及び上記半導体基板に溝を形成し、上記溝の底面及び側面を酸化することにより、不純物濃度が高い部分ほど厚い第１のシリコン酸化膜を形成する第３の工程と、上記第１のシリコン酸化膜と一体化して上記溝を埋めるように堆積した第２のシリコン酸化膜を加工してＳＴＩ構造素子分離領域を形成する第４の工程と、上記不純物添加シリコン膜を加工してゲートを形成する第５の工程とを備えているものとしたので、上記同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＳＴＩ構造半導体装置の断面構造を示した断面図。
【図２】本発明の第１の実施の形態に係るＳＴＩ構造半導体装置の製造方法の製造過程における断面構造を示した断面図。
【図３】図１又は図５中の線分ＸＸ’に沿った不純物濃度を示したグラフ。
【図４】本発明に係るＳＴＩ構造半導体装置におけるＳＴＩ構造素子分離領域近傍の構造をより詳細に示した断面図。
【図５】本発明の第２の実施の形態に係るＳＴＩ構造半導体装置の断面構造を示した断面図。
【図６】本発明の第２の実施の形態に係るＳＴＩ構造半導体装置の製造方法の製造過程における断面構造を示した断面図。
【図７】従来のＳＴＩ構造半導体装置の断面構造を示した断面図。
【図８】従来のＳＴＩ構造半導体装置の製造方法の製造過程における断面構造を示した断面図。
【図９】図７中の線分ＹＹ’に沿った不純物濃度を示したグラフ。
【図１０】図７に示した従来のＳＴＩ構造半導体装置の平面図。
【図１１】図１０中の切断線ＺＺ’に沿った切断面のＳＴＩ構造素子分離領域近傍の構造を示した断面図。
【符号の説明】
１０１，２０１，３０１シリコン基板
１０２，２０２，３０２シリコン酸化膜
１０３，２０３，３０３不純物添加多結晶シリコン膜
１０４，２０４，３０４シリコン酸化膜
１０５，２０５，３０５シリコン酸化膜
１０６，２０６，３０６シリコン酸化膜
１０７，２０７，３０７シリコン酸化膜
１０８，２０８，３０８不純物添加多結晶シリコン膜
１０９，２０９，３０９ＯＮＯ膜
１１０，２１０，３１０不純物添加多結晶シリコン膜
１１１，２１１，３１１タングステンシリサイド膜
１１２，２１２，３１２シリコン酸化膜
３１３多結晶シリコン膜の残存部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and in particular, the structure of an element isolation region is an STI (Shallow Trench Isolation) structure, and a polycrystalline silicon film forming a gate is formed before the STI structure element isolation region. The present invention relates to a semiconductor device and a manufacturing method thereof.
[0002]
[Prior art]
FIG. 7 is a cross-sectional view showing a cross-sectional structure of a conventional STI structure semiconductor device.
The conventional STI structure semiconductor device shown in FIG. 7 is formed on a silicon substrate 301, a silicon oxide film 302 that is a gate insulating oxide film formed on the silicon substrate 301, and a silicon oxide film 302. The processed polycrystalline silicon film 303, the polycrystalline silicon film 303, the silicon oxide film 302, the silicon oxide film 306 formed on the bottom and side surfaces of the groove formed in the silicon substrate 301, and the inside and above of the groove Is formed on the silicon oxide film 307, which is an STI element isolation region formed so as to fill in, the impurity-doped polycrystalline silicon film 308 processed into a predetermined pattern, and processed into a predetermined pattern The ONO (Oxide-Nitride-Oxide) film 309 is deposited on the ONO film 309 and processed into a predetermined pattern. The impurity-doped polycrystalline silicon film 310, the tungsten silicide (WSi) film 311 deposited on the impurity-doped polycrystalline silicon film 310 and processed into a predetermined pattern, and the tungsten silicide film 311 are deposited and processed into a predetermined pattern. And a silicon oxide film (not shown) formed on the silicon oxide film 312. The gate in this STI structure semiconductor device is formed by part of the polycrystalline silicon film 303.
[0003]
The conventional STI structure semiconductor device is manufactured by the following manufacturing method.
FIG. 8 is a cross-sectional view showing a cross-sectional structure in a manufacturing process of a conventional manufacturing method of an STI structure semiconductor device.
[0004]
First, on a silicon substrate 301, a first silicon oxide film 302 having a thickness of 10 nm, a first polycrystalline silicon film 303 having a thickness of 60 nm that does not contain impurities, a silicon nitride film 304 having a thickness of 150 nm, A second silicon oxide film 305 having a thickness of 150 nm is sequentially deposited. Next, the second silicon oxide film 305 and the silicon nitride film 304 are formed by the RIE method using, as a mask, a photoresist formed on the second silicon oxide film 305 processed into a predetermined pattern by a normal light etching method. After the processing, the photoresist is removed by exposing the silicon substrate 301 to oxygen plasma, and the first polycrystalline silicon film 303, the first silicon oxide film 302, and the silicon are formed using the second silicon oxide film 305 as a mask. The substrate 301 is processed, and grooves are formed in the first polycrystalline silicon film 303, the first silicon oxide film 302, and the silicon substrate 301 as shown in FIG.
[0005]
After forming the groove, heating is performed in an oxygen atmosphere at a temperature of 1000 ° C. using an RTP (Rapid Thermal Process) apparatus. As shown in FIG. 8B, a thickness of 6 nm is formed on the bottom and side surfaces of the groove. A third silicon oxide film 306 is formed. Subsequently, a fourth silicon oxide film 307 having a thickness of 600 nm is deposited by HDP (High Density Plasma) process so that the groove is completely filled.
[0006]
After depositing the fourth silicon oxide film 307, as shown in FIG. 8C, the surface of the fourth silicon oxide film 307 is flattened by a CMP (Chemical Mechanical Polish) method, and in a nitrogen atmosphere at a temperature of 900 ° C. Heat with.
[0007]
Thereafter, the entire silicon substrate 301 is made of ammonium fluoride (NH ₄ F) Immerse in the solution to remove the upper part of the fourth silicon oxide film 307 by about 80 nm to expose the silicon nitride film 304. Next, the silicon nitride film 304 is removed by phosphoric acid treatment at a temperature of 150 ° C., and the exposed surface of the fourth silicon oxide film 307 is removed by dilute hydrogen fluoride (HF) treatment by a thickness of about 5 nm. Subsequently, a second polycrystalline silicon film 308 having a thickness of 100 nm to which phosphorus is added is deposited, and using a resist processed into a predetermined pattern by a normal lithography process as a mask, as shown in FIG. The second polycrystalline silicon film 308 is processed into a predetermined pattern.
[0008]
After patterning the second polycrystalline silicon film 308, as shown in FIG. 8E, an ONO film 309 having a thickness of 17 nm, a third polycrystalline silicon film 310 having a thickness of 100 nm to which phosphorus is added, A tungsten silicide film 311 having a thickness of 50 nm is sequentially deposited by a low pressure CVD method. Phosphorus added to the second polycrystalline silicon film 308 also diffuses into the first polycrystalline silicon film 303 in the ONO film 309 formation step or the like. Thereafter, a fifth silicon oxide film 312 having a thickness of 150 nm is deposited, and the fifth silicon oxide film 312 is processed using a resist processed into a predetermined pattern by a normal lithography process as a mask. After the fifth silicon oxide film 312 is processed, the photoresist is removed by exposing the surface side of the silicon substrate 301 to oxygen plasma, and the tungsten silicide film is further masked using the fifth silicon oxide film 312 processed into a predetermined pattern as a mask. 311, the third polycrystalline silicon film 310, the ONO film 309, the second polycrystalline silicon film 308, and the first polycrystalline silicon film 303 are processed and then heated in an oxygen atmosphere at a temperature of 1050 ° C. When a sixth silicon oxide film (not shown) having a thickness of 10 nm is formed, the conventional STI structure semiconductor device shown in FIG. 7 is obtained.
[0009]
[Problems to be solved by the invention]
However, the conventional STI structure semiconductor device and the method for manufacturing the same described above have the following problems because the polycrystalline silicon film 303 forming the gate is formed before the STI structure isolation region. It was.
[0010]
9 is a graph showing the impurity concentration along line YY ′ in FIG. 7, FIG. 10 is a plan view of the conventional STI structure semiconductor device shown in FIG. 7, and FIG. 10 is a cross-sectional view showing the structure in the vicinity of the STI structure element isolation region of the cut surface along the cutting line ZZ ′ in FIG.
[0011]
As shown in FIG. 9, the impurity concentration in the polycrystalline silicon film 308 and the polycrystalline silicon film 303 in the conventional STI structure semiconductor device and the manufacturing method thereof is substantially constant from the bottom to the top.
[0012]
Further, in the method of manufacturing the STI structure semiconductor device, when forming the trench of the STI structure element isolation region by etching, the width of the upper portion of the groove is wider than the bottom surface of the trench so that the trench is easily filled with the silicon oxide film 307 later. To be wide. Accordingly, the silicon oxide film 307, which is the STI structure element isolation region formed by filling the trench, is formed wider in the upper part than in the lower part. As shown in FIG. The side taper angle θ is less than 90 °.
[0013]
FIG. 11B is a cross-sectional view showing the portion shown in FIG. 11A in more detail. As described above, the silicon oxide film 306 is formed on the bottom and side surfaces of the groove before the groove is filled with the silicon oxide film 307. When the silicon oxide film 306 is formed, the polycrystalline silicon film 303 The side portions are also oxidized and integrated with the silicon oxide film 306. Here, as shown in FIG. 9, since the impurity concentration in the polycrystalline silicon film 303 is substantially constant from the lower part to the upper part, as shown in the region B of FIG. The thickness of the side surface portion of the silicon film 303 is substantially constant. Accordingly, even when the side surface portion of the oxidized polycrystalline silicon film 303 is included, as shown in FIGS. 11A and 11B, the taper angle θ of the side surface of the silicon oxide film 307 is less than 90 °.
[0014]
As a result, in the processing of the polycrystalline silicon film 303 for forming the gate wiring, when the polycrystalline silicon film 303 is partially removed, a part 313 of the polycrystalline silicon film 303 is converted into FIGS. As a result, there is a problem that gate shorts frequently occur in the manufactured product, resulting in a decrease in yield.
[0015]
The present invention has been made in view of the above problems, and its purpose is to prevent partial remaining of the polycrystalline silicon film along the STI structure element isolation region during gate wiring formation processing and improve the yield of products. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same.
[0016]
[Means for Solving the Problems]
According to the semiconductor device of the present invention, the gate insulating oxide film deposited on the semiconductor substrate and the concentration gradient deposited on the gate insulating oxide film so that the impurity concentration increases toward the side closer to the semiconductor substrate. Impurity concentration is high by oxidizing the gate formed by processing the doped silicon film and the bottom and side surfaces of the doped silicon film, the gate insulating oxide film, and the groove formed in the semiconductor substrate. The first silicon oxide film formed to be thicker as a portion and the second silicon oxide film deposited so as to be integrated with the first silicon oxide film so as to fill the groove are formed. Shallow Trench Isolation) is provided.
[0017]
According to the method of manufacturing a semiconductor device according to the first configuration of the present invention, the first step of depositing a gate insulating oxide film on a semiconductor substrate and the second step of depositing a silicon film on the gate insulating oxide film. A step of forming a groove in the silicon film, the gate insulating oxide film, and the semiconductor substrate, and a step of forming the groove by ion implantation at a predetermined angle with respect to a perpendicular to the center of the bottom surface of the groove. A fourth step of injecting impurities into the side surface; a fifth step of oxidizing the bottom and side surfaces of the groove to form a thicker first silicon oxide film at a portion with a higher impurity concentration; and the first step. A sixth step of forming a STI structure element isolation region by processing the second silicon oxide film deposited so as to be integrated with the silicon oxide film so as to fill the trench; and processing the silicon film into which the impurity is implanted And shape the gate Characterized in that it comprises a seventh step of.
[0018]
According to the method of manufacturing a semiconductor device according to the second configuration of the present invention, the first step of depositing a gate insulating oxide film on a semiconductor substrate and the closer to the semiconductor substrate on the gate insulating oxide film, the closer to the semiconductor substrate. A second step of depositing an impurity-added silicon film having a concentration gradient so as to increase the impurity concentration; and forming a groove in the impurity-added silicon film, the gate insulating oxide film, and the semiconductor substrate; By oxidizing the side surface, a third step of forming a thicker first silicon oxide film at a portion having a higher impurity concentration, and a second step of depositing so as to be integrated with the first silicon oxide film to fill the groove A fourth step of forming an STI structure element isolation region by processing the silicon oxide film and a fifth step of processing the impurity-added silicon film to form a gate. .
[0019]
With each configuration described above, the taper angle θ of the side surface of the silicon oxide film, which is the STI structure element isolation region, becomes 90 ° or more. Therefore, when the polycrystalline silicon film is partially removed in the processing of the polycrystalline silicon film for forming the gate wiring, a part of the polycrystalline silicon film is a side surface of the silicon oxide film which is the STI structure element isolation region. Therefore, it is possible to prevent the yield from being reduced due to the gate short circuit.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be described below with reference to the drawings.
[0021]
FIG. 1 is a sectional view showing a sectional structure of an STI structure semiconductor device according to the first embodiment of the present invention.
The STI structure semiconductor device according to the first embodiment of the present invention shown in FIG. 1 includes a silicon substrate 101, a silicon oxide film 102 which is a gate insulating oxide film formed on the silicon substrate 101, and a silicon oxide film. An impurity-doped polycrystalline silicon film 103 formed on the substrate 102 and having a concentration gradient such that the impurity concentration is higher toward the side closer to the silicon substrate 101, processed into a predetermined pattern, the impurity-doped polycrystalline silicon film 103, silicon A silicon oxide film 106 formed on the bottom surface and side surface of the groove formed in the oxide film 102 and the silicon substrate 101, and an STI structure formed so as to be integrated with the silicon oxide film 106 to fill the inside of the groove and on the groove. On the silicon oxide film 107, which is an element isolation region, and on the doped polycrystalline silicon film 103 and the silicon oxide film 107, The impurity-doped polycrystalline silicon film 108 processed into a predetermined pattern, the ONO film 109 formed on the impurity-doped polycrystalline silicon film 108, processed into the predetermined pattern, and deposited on the ONO film 109, and deposited in the predetermined pattern The impurity-doped polycrystalline silicon film 110 processed into the above, the tungsten silicide film 111 deposited on the impurity-doped polycrystalline silicon film 110 and processed into a predetermined pattern, and deposited on the tungsten silicide film 111 and processed into a predetermined pattern The silicon oxide film 112 and a silicon oxide film (not shown) formed on the silicon oxide film 112 are configured. The gate in this STI structure semiconductor device is formed by part of the doped polycrystalline silicon film 103.
[0022]
The STI structure semiconductor device according to the first embodiment of the present invention is manufactured by the following manufacturing method.
FIG. 2 is a cross-sectional view showing a cross-sectional structure in the manufacturing process of the manufacturing method of the STI structure semiconductor device according to the first embodiment of the present invention.
[0023]
First, on a silicon substrate 101, a first silicon oxide film 102 having a thickness of 10 nm, a first polycrystalline silicon film 103 having a thickness of 60 nm that does not contain impurities, a silicon nitride film 104 having a thickness of 150 nm, A second silicon oxide film 105 having a thickness of 150 nm is sequentially deposited. Next, the second silicon oxide film 105 and the silicon nitride film 104 are formed by the RIE method using, as a mask, a photoresist formed on the second silicon oxide film 105 processed into a predetermined pattern by a normal light etching method. After the processing, the photoresist is removed by exposing the silicon substrate 101 to oxygen plasma, and the first polycrystalline silicon film 103, the first silicon oxide film 102, and the silicon are further removed using the second silicon oxide film 105 as a mask. The substrate 101 is processed, and grooves are formed in the first polycrystalline silicon film 103, the first silicon oxide film 102, and the silicon substrate 101 as shown in FIG.
[0024]
After the groove is formed, as shown in FIG. 2B, arsenic (As) is implanted into the side surface of the groove by an ion implantation method at an angle of about 30 ° with respect to the perpendicular to the center of the bottom surface of the groove. When the impurity implantation is performed in this manner, arsenic is implanted into the first polycrystalline silicon film 103 forming a part of the side surface of the trench, and the first polycrystalline silicon film 103 is close to the silicon substrate 101. A concentration gradient is generated such that the impurity concentration increases toward the side. The angle of this ion implantation is not particularly limited to 30 °. If the impurity can be implanted into the first polycrystalline silicon film 103 with a concentration gradient such that the impurity concentration is higher toward the side closer to the silicon substrate 101, what angle is used. But you can.
[0025]
After the impurity implantation, heating is performed in an oxygen atmosphere at a temperature of 1000 ° C. using an RTP apparatus. As shown in FIG. 2C, a third silicon oxide film 106 having a thickness of 6 nm is formed on the bottom and side surfaces of the groove. Form. When the third silicon oxide film 106 is formed, the side surface portion of the first polycrystalline silicon film 103 is also oxidized and integrated with the third silicon oxide film 106, but is oxidized as will be described later. The thickness of the side surface portion of first polycrystalline silicon film 303 increases as the impurity concentration increases. Subsequently, a fourth silicon oxide film 107 having a thickness of 600 nm is deposited by an HDP process and integrated with the third silicon oxide film 106 so that the trench is completely filled.
[0026]
After depositing the fourth silicon oxide film 107, as shown in FIG. 2D, the surface of the fourth silicon oxide film 107 is flattened by CMP and heated in a nitrogen atmosphere at a temperature of 900.degree.
[0027]
Thereafter, the entire silicon substrate 101 is made of ammonium fluoride (NH ₄ F) Immerse in the solution to remove the upper part of the fourth silicon oxide film 107 by about 80 nm to expose the silicon nitride film 104. Next, the silicon nitride film 104 is removed by phosphoric acid treatment at a temperature of 150 ° C., and the exposed surface of the fourth silicon oxide film 107 is removed by dilute hydrogen fluoride (HF) treatment by a thickness of about 5 nm. Subsequently, a 100-nm-thick second polycrystalline silicon film 108 to which phosphorus is added is deposited, and using a resist processed into a predetermined pattern by a normal lithography process as a mask, as shown in FIG. The second polycrystalline silicon film 108 is processed into a predetermined pattern.
[0028]
After patterning the second polycrystalline silicon film 108, as shown in FIG. 2 (f), an ONO film 109 with a thickness of 17 nm, a third polycrystalline silicon film 110 with a thickness of 100 nm to which phosphorus is added, A tungsten silicide film 111 having a thickness of 50 nm is sequentially deposited by a low pressure CVD method. Thereafter, a fifth silicon oxide film 112 having a thickness of 150 nm is deposited, and the fifth silicon oxide film 112 is processed using a resist processed into a predetermined pattern by a normal lithography process as a mask. After the fifth silicon oxide film 112 is processed, the photoresist is removed by exposing the surface side of the silicon substrate 101 to oxygen plasma, and a tungsten silicide film is formed using the fifth silicon oxide film 112 processed into a predetermined pattern as a mask. 111, the first polycrystalline silicon film 110, the ONO film 109, the second polycrystalline silicon film 108, and the first polycrystalline silicon film 103 are processed, and then heated in an oxygen atmosphere at a temperature of 1050 ° C. When a sixth silicon oxide film (not shown) having a thickness of 10 nm is formed, the STI structure semiconductor device according to the first embodiment of the present invention shown in FIG. 1 is obtained.
[0029]
FIG. 3 is a graph showing the impurity concentration along the line XX ′ in FIG.
As shown in the graph of FIG. 3, the impurity concentration in the two films of the doped polycrystalline silicon film 103 and the polycrystalline silicon film 108 in the semiconductor device according to the first embodiment of the present invention is as follows. The concentration gradient is such that the impurity concentration is higher toward the side closer to.
[0030]
FIG. 4 is a cross-sectional view showing in more detail the structure in the vicinity of the STI structure element isolation region in the STI structure semiconductor device according to the present invention.
[0031]
As described above, the silicon oxide film 106 is formed on the bottom and side surfaces of the groove before the groove is filled with the silicon oxide film 107. When the silicon oxide film 106 is formed, the doped polycrystalline silicon film is formed. The side surface portion 103 is also oxidized and integrated with the silicon oxide film 106. Here, as shown in FIG. 3, the impurity concentration in the doped polycrystalline silicon film 103 is oxidized because it has a concentration gradient such that the closer to the silicon substrate 101, the higher the impurity concentration. The thickness of the side surface portion of the doped polycrystalline silicon film 103 becomes thicker toward the side closer to the silicon substrate 101, as shown in the region A of FIG. Accordingly, when the side surface portion of the oxidized impurity-added polycrystalline silicon film 103 is included, the taper angle θ of the side surface of the silicon oxide film 107 becomes 90 ° or more.
[0032]
As a result, when a gate is formed by removing a part of the doped polycrystalline silicon film 103 in a later step, the doped polycrystalline silicon film 103 is formed as shown in FIGS. Part of the silicon oxide film 107 does not remain along the side surface of the silicon oxide film 107, which is the STI structure element isolation region, and it is possible to prevent the occurrence of a gate short circuit due to the partial remaining of the doped polycrystalline silicon film 103. it can.
[0033]
In the semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention, arsenic is implanted as an impurity by an ion implantation method, but the impurity is not limited to arsenic, and may be phosphorus, argon, or the like. The semiconductor device according to the first embodiment of the present invention has a gate two-layer structure, but is not limited to the gate two-layer structure.
[0034]
FIG. 5 is a cross-sectional view showing a cross-sectional structure of an STI structure semiconductor device according to the second embodiment of the present invention.
The STI structure semiconductor device according to the second embodiment of the present invention shown in FIG. 5 includes a silicon substrate 201, a silicon oxide film 202 which is a gate insulating oxide film formed on the silicon substrate 201, and a silicon oxide film. An impurity-added polycrystalline silicon film 203 formed on 202 and having a concentration gradient such that the impurity concentration increases toward the side closer to the silicon substrate 201, processed into a predetermined pattern, the impurity-added polycrystalline silicon film 203, silicon A silicon oxide film 206 formed on the bottom and side surfaces of the groove formed in the oxide film 202 and the silicon substrate 201, and an STI structure formed so as to be integrated with the silicon oxide film 206 so as to fill the inside of the groove and on the groove. On the silicon oxide film 207 which is an element isolation region, the doped polycrystalline silicon film 203 and the silicon oxide film 207 are deposited. The impurity-doped polycrystalline silicon film 208 processed into a predetermined pattern, the ONO film 209 formed on the impurity-doped polycrystalline silicon film 208, processed into the predetermined pattern, and deposited on the ONO film 209, and deposited in the predetermined pattern The impurity-doped polycrystalline silicon film 210, the tungsten-doped silicide film 211 deposited on the impurity-doped polycrystalline silicon film 210, processed into a predetermined pattern, and deposited on the tungsten silicide film 211, and processed into a predetermined pattern The silicon oxide film 212 and a silicon oxide film (not shown) formed on the silicon oxide film 212 are configured. The gate in this STI structure semiconductor device is formed by part of the doped polycrystalline silicon film 203.
[0035]
The STI structure semiconductor device according to the second embodiment of the present invention is manufactured by the following manufacturing method.
FIG. 6 is a cross-sectional view showing a cross-sectional structure in the manufacturing process of the manufacturing method of the STI structure semiconductor device according to the second embodiment of the present invention.
[0036]
First, a 60 nm thick first silicon oxide film 202 having a thickness of 10 nm and phosphorus having a concentration gradient in which the impurity concentration increases toward the side closer to the silicon substrate 201 are added on the silicon substrate 201. One polycrystalline silicon film 203, a silicon nitride film 204 having a thickness of 150 nm, and a second silicon oxide film 205 having a thickness of 150 nm are sequentially deposited. The first polycrystalline silicon film 203 to which phosphorus having the concentration gradient is added is formed by monosilane (SiH) during deposition. ₄ ) And phosphine (PH ₃ ) And phosphine (PH) over time. ₃ ) To reduce the flow rate. However, any method may be used as long as the method can provide the concentration gradient. Next, the second silicon oxide film 205 and the silicon nitride film 204 are formed by the RIE method using, as a mask, a photoresist formed on the second silicon oxide film 205 processed into a predetermined pattern by a normal light etching method. After the processing, the photoresist is removed by exposing the silicon substrate 201 to oxygen plasma, and the first polycrystalline silicon film 203, the first silicon oxide film 202, and the silicon are further removed using the second silicon oxide film 205 as a mask. The substrate 201 is processed, and grooves are formed in the first polycrystalline silicon film 203, the first silicon oxide film 202, and the silicon substrate 201 as shown in FIG.
[0037]
After forming the groove, heating is performed in an oxygen atmosphere at a temperature of 1000 ° C. using an RTP apparatus. As shown in FIG. 6B, a third silicon oxide having a thickness of 6 nm is formed on the bottom and side surfaces of the groove. A film 206 is formed. When the third silicon oxide film 206 is formed, the side surface portion of the first polycrystalline silicon film 203 is also oxidized and integrated with the third silicon oxide film 206, but is oxidized as described above. The thickness of the side surface portion of first polycrystalline silicon film 203 increases as the impurity concentration increases. Subsequently, a fourth silicon oxide film 207 having a thickness of 600 nm is deposited by the HDP process, and integrated with the third silicon oxide film 206 so that the groove is completely filled.
[0038]
After depositing the fourth silicon oxide film 207, as shown in FIG. 6C, the surface of the fourth silicon oxide film 207 is flattened by a CMP method and heated in a nitrogen atmosphere at a temperature of 900.degree.
[0039]
Thereafter, the entire silicon substrate 201 is made of ammonium fluoride (NH ₄ F) Immerse in the solution to remove the upper part of the fourth silicon oxide film 207 by about 80 nm to expose the silicon nitride film 204. Next, the silicon nitride film 204 is removed by phosphoric acid treatment at a temperature of 150 ° C., and the exposed surface of the fourth silicon oxide film 207 is removed by dilute hydrogen fluoride (HF) treatment by a thickness of about 5 nm. Subsequently, a second polycrystalline silicon film 208 having a thickness of 100 nm to which phosphorus is added is deposited, and using a resist processed into a predetermined pattern by a normal lithography process as a mask, as shown in FIG. The second polycrystalline silicon film 208 is processed into a predetermined pattern.
[0040]
After the patterning of the second polycrystalline silicon film 208, as shown in FIG. 6E, an ONO film 209 having a thickness of 17 nm, a third polycrystalline silicon film 210 having a thickness of 100 nm to which phosphorus is added, A tungsten silicide film 211 having a thickness of 50 nm is sequentially deposited by a low pressure CVD method. Thereafter, a fifth silicon oxide film 212 having a thickness of 150 nm is deposited, and the fifth silicon oxide film 212 is processed using a resist processed into a predetermined pattern by a normal lithography process as a mask. After processing the fifth silicon oxide film 212, the surface of the silicon substrate 201 is exposed to oxygen plasma to remove the photoresist, and the tungsten silicide film is formed using the fifth silicon oxide film 212 processed into a predetermined pattern as a mask. 211, the first polycrystalline silicon film 210, the ONO film 209, the second polycrystalline silicon film 208, and the first polycrystalline silicon film 203 are processed and then heated in an oxygen atmosphere at a temperature of 1050 ° C. When a sixth silicon oxide film (not shown) having a thickness of 10 nm is formed, the STI structure semiconductor device according to the second embodiment of the present invention shown in FIG. 5 is obtained.
[0041]
The impurity concentration in the two films of the doped polycrystalline silicon film 203 and the polycrystalline silicon film 208 in the semiconductor device according to the second embodiment of the present invention is also the same as that shown in FIG. The concentration gradient is such that the impurity concentration is higher toward the side closer to.
[0042]
Therefore, also in the semiconductor device and the manufacturing method thereof according to the second embodiment of the present invention, before the trench is filled with the silicon oxide film 207, the oxidation is performed when the silicon oxide film 206 is formed on the bottom and side surfaces of the trench. Then, the thickness of the side surface portion of the doped polycrystalline silicon film 203 integrated with the silicon oxide film 206 becomes thicker toward the side closer to the silicon substrate 201 as shown in FIG. Therefore, when the side surface portion of the oxidized doped polysilicon film 203 is included, the taper angle θ of the side surface of the silicon oxide film 207 becomes 90 ° or more.
[0043]
As a result, as in the first embodiment, when a gate is formed by removing a part of the doped polycrystalline silicon film 203 in the subsequent process, the results shown in FIGS. As described above, a part of the doped polycrystalline silicon film 203 does not remain along the side surface of the silicon oxide film 207 which is the STI structure element isolation region, which is caused by the partial remaining of the doped polycrystalline silicon film 203. It is possible to prevent the occurrence of a gate short circuit.
[0044]
The semiconductor device according to the second embodiment of the present invention also has a gate two-layer structure like the semiconductor device according to the first embodiment of the present invention, but is not limited to the gate two-layer structure. .
[0045]
【The invention's effect】
According to the semiconductor device of the present invention, the gate insulating oxide film deposited on the semiconductor substrate and the concentration gradient deposited on the gate insulating oxide film so that the impurity concentration increases toward the side closer to the semiconductor substrate. Impurity concentration is high by oxidizing the gate formed by processing the doped silicon film and the bottom and side surfaces of the doped silicon film, the gate insulating oxide film, and the groove formed in the semiconductor substrate. The first silicon oxide film formed to be thicker as a portion and the second silicon oxide film deposited so as to be integrated with the first silicon oxide film so as to fill the groove are formed. Shallow Trench Isolation), the taper angle θ of the side surface of the silicon oxide film that is the STI structure element isolation region is 9 ° is equal to or greater than. Therefore, when the polycrystalline silicon film is partially removed in the processing of the polycrystalline silicon film for forming the gate wiring, a part of the polycrystalline silicon film is a side surface of the silicon oxide film which is the STI structure element isolation region. Therefore, it is possible to prevent the yield from being reduced due to the gate short circuit.
[0046]
According to the method of manufacturing a semiconductor device according to the first configuration of the present invention, the first step of depositing a gate insulating oxide film on a semiconductor substrate and the second step of depositing a silicon film on the gate insulating oxide film. A step of forming a groove in the silicon film, the gate insulating oxide film, and the semiconductor substrate, and a step of forming the groove by ion implantation at a predetermined angle with respect to a perpendicular to the center of the bottom surface of the groove. A fourth step of injecting impurities into the side surface; a fifth step of oxidizing the bottom and side surfaces of the groove to form a thicker first silicon oxide film at a portion with a higher impurity concentration; and the first step. A sixth step of forming a STI structure element isolation region by processing the second silicon oxide film deposited so as to be integrated with the silicon oxide film so as to fill the trench; and processing the silicon film into which the impurity is implanted And shape the gate Having assumed that a seventh step of the taper angle of the side surface of the silicon oxide film is STI structure element isolation region θ becomes equal to or larger than 90 °. Therefore, when the polycrystalline silicon film is partially removed in the processing of the polycrystalline silicon film for forming the gate wiring, a part of the polycrystalline silicon film is a side surface of the silicon oxide film which is the STI structure element isolation region. Therefore, it is possible to prevent the yield from being reduced due to the gate short circuit.
[0047]
According to the method of manufacturing a semiconductor device according to the second configuration of the present invention, the first step of depositing a gate insulating oxide film on a semiconductor substrate and the closer to the semiconductor substrate on the gate insulating oxide film, the closer to the semiconductor substrate. A second step of depositing an impurity-added silicon film having a concentration gradient so as to increase the impurity concentration; and forming a groove in the impurity-added silicon film, the gate insulating oxide film, and the semiconductor substrate; By oxidizing the side surface, a third step of forming a thicker first silicon oxide film at a portion having a higher impurity concentration, and a second step of depositing so as to be integrated with the first silicon oxide film to fill the groove The fourth step of processing the silicon oxide film to form the STI structure element isolation region and the fifth step of processing the impurity-added silicon film to form the gate are provided. It can be obtained the same effect.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a cross-sectional structure of an STI structure semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a cross-sectional structure in the manufacturing process of the manufacturing method of the STI structure semiconductor device according to the first embodiment of the present invention;
FIG. 3 is a graph showing the impurity concentration along the line XX ′ in FIG. 1 or FIG.
FIG. 4 is a cross-sectional view showing in more detail the structure near the STI structure element isolation region in the STI structure semiconductor device according to the present invention;
FIG. 5 is a sectional view showing a sectional structure of an STI structure semiconductor device according to a second embodiment of the present invention;
FIG. 6 is a cross-sectional view showing a cross-sectional structure in a manufacturing process of an STI structure semiconductor device manufacturing method according to a second embodiment of the present invention;
FIG. 7 is a cross-sectional view showing a cross-sectional structure of a conventional STI structure semiconductor device.
FIG. 8 is a cross-sectional view showing a cross-sectional structure in a manufacturing process of a conventional STI structure semiconductor device manufacturing method;
9 is a graph showing the impurity concentration along the line segment YY ′ in FIG.
10 is a plan view of the conventional STI structure semiconductor device shown in FIG. 7;
11 is a cross-sectional view showing a structure in the vicinity of an STI structure element isolation region of a cut surface along a cutting line ZZ ′ in FIG. 10;
[Explanation of symbols]
101, 201, 301 Silicon substrate
102, 202, 302 Silicon oxide film
103, 203, 303 Impurity-doped polycrystalline silicon film
104, 204, 304 Silicon oxide film
105, 205, 305 Silicon oxide film
106, 206, 306 Silicon oxide film
107, 207, 307 Silicon oxide film
108, 208, 308 Impurity-doped polycrystalline silicon film
109,209,309 ONO film
110, 210, 310 Impurity-doped polycrystalline silicon film
111, 211, 311 Tungsten silicide film
112, 212, 312 Silicon oxide film
313 Remaining portion of polycrystalline silicon film

Claims

A gate insulating oxide film deposited on a semiconductor substrate;
A gate formed by processing an impurity-doped silicon film deposited on the gate insulating oxide film and having a concentration gradient such that an impurity concentration is higher toward a side closer to the semiconductor substrate;
A first silicon oxide film formed thicker at a higher impurity concentration by oxidizing the bottom surface and side surfaces of the impurity-doped silicon film, the gate insulating oxide film, and the groove formed in the semiconductor substrate;
An STI (Shallow Trench Isolation) structure element isolation region formed by processing a second silicon oxide film deposited so as to be integrated with the first silicon oxide film to fill the trench;
A semiconductor device comprising:

A semiconductor substrate;
A first silicon oxide film deposited on the semiconductor substrate;
A first impurity-doped polycrystalline silicon film deposited on the first silicon oxide film and having a concentration gradient such that the impurity concentration increases toward the side closer to the semiconductor substrate, and processed into a predetermined pattern;
The first impurity-doped polycrystalline silicon film, the first silicon oxide film, and the bottom and side surfaces of the groove formed in the semiconductor substrate are oxidized to form a thicker portion with a higher impurity concentration. A second silicon oxide film;
A third silicon oxide film which is an STI structure element isolation region formed so as to be integrated with the second silicon oxide film so as to fill a portion inside and on the groove;
A second doped polycrystalline silicon film deposited on the first doped polycrystalline silicon film and the third silicon oxide film and processed into a predetermined pattern;
An ONO (Oxide-Nitride-Oxide) film deposited on the second doped polysilicon film and processed into a predetermined pattern;
A third doped silicon film deposited on the ONO film and processed into a predetermined pattern;
A metal silicide film deposited on the third doped polysilicon film and processed into a predetermined pattern;
A fourth silicon oxide film deposited on the metal silicide film and processed into a predetermined pattern;
A fifth silicon oxide film formed on the fourth silicon oxide film;
A semiconductor device comprising:

A first step of depositing a gate insulating oxide film on a semiconductor substrate;
A second step of depositing a silicon film on the gate insulating oxide film;
A third step of forming a trench in the silicon film, the gate insulating oxide film, and the semiconductor substrate;
A fourth step of implanting impurities into the side surface of the groove by an ion implantation method at a predetermined angle with respect to a perpendicular to the bottom center portion of the groove;
A fifth step of forming a first silicon oxide film that is thicker in a portion having a higher impurity concentration by oxidizing the bottom and side surfaces of the groove;
A sixth step of forming an STI structure element isolation region by processing a second silicon oxide film deposited so as to be integrated with the first silicon oxide film to fill the trench;
A seventh step of processing the silicon film implanted with the impurities to form a gate;
A method for manufacturing a semiconductor device, comprising:

A first step of depositing a gate insulating oxide film on a semiconductor substrate;
A second step of depositing on the gate insulating oxide film an impurity-added silicon film having a concentration gradient such that the impurity concentration increases toward the side closer to the semiconductor substrate;
A groove is formed in the impurity-added silicon film, the gate insulating oxide film, and the semiconductor substrate, and a bottom surface and a side surface of the groove are oxidized to form a first silicon oxide film having a thicker portion with a higher impurity concentration. 3 steps,
A fourth step of forming an STI structure element isolation region by processing a second silicon oxide film deposited so as to be integrated with the first silicon oxide film to fill the trench;
A fifth step of processing the impurity-added silicon film to form a gate;
A method for manufacturing a semiconductor device, comprising: