JP2001053140A - Semiconductor device and fabrication thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に、素子分離領域の構造がＳＴＩ
（Shallow Trench Isolation）構造であって、ゲートを
形成する多結晶シリコン膜がＳＴＩ構造素子分離領域よ
りも先に形成される半導体装置及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having an STI structure.
The present invention relates to a semiconductor device having a (Shallow Trench Isolation) structure in which a polycrystalline silicon film forming a gate is formed earlier than an STI structure element isolation region and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図７は、従来のＳＴＩ構造半導体装置の
断面構造を示した断面図である。図７に示した従来のＳ
ＴＩ構造半導体装置は、シリコン基板３０１と、シリコ
ン基板３０１上に形成されたゲート絶縁酸化膜であるシ
リコン酸化膜３０２と、シリコン酸化膜３０２上に形成
され、所定パターンに加工された多結晶シリコン膜３０
３と、多結晶シリコン膜３０３、シリコン酸化膜３０２
及びシリコン基板３０１に形成された溝の底面及び側面
に形成されたシリコン酸化膜３０６と、上記溝内部及び
溝上の部分を埋めるように形成されたＳＴＩ素子分離領
域であるシリコン酸化膜３０７と、所定パターンに加工
された不純物添加多結晶シリコン膜３０８と、不純物添
加多結晶シリコン膜３０８上に形成され、所定パターン
に加工されたＯＮＯ（Oxide-Nitride-Oxide）膜３０９
と、ＯＮＯ膜３０９上に堆積され、所定パターンに加工
された不純物添加多結晶シリコン膜３１０と、不純物添
加多結晶シリコン膜３１０上に堆積され、所定パターン
に加工されたタングステンシリサイド（ＷＳｉ）膜３１
１と、タングステンシリサイド膜３１１上に堆積され、
所定パターンに加工されたシリコン酸化膜３１２と、シ
リコン酸化膜３１２上に形成されたシリコン酸化膜（図
示せず）とから構成されている。このＳＴＩ構造半導体
装置におけるゲートは、多結晶シリコン膜３０３の一部
により形成されている。2. Description of the Related Art FIG. 7 is a sectional view showing a sectional structure of a conventional STI semiconductor device. The conventional S shown in FIG.
The TI structure semiconductor device includes a silicon substrate 301, a silicon oxide film 302 as a gate insulating oxide film formed on the silicon substrate 301, and a polycrystalline silicon film formed on the silicon oxide film 302 and processed into a predetermined pattern. 30
3, polycrystalline silicon film 303, silicon oxide film 302
A silicon oxide film 306 formed on the bottom and side surfaces of the groove formed in the silicon substrate 301, a silicon oxide film 307 which is an STI element isolation region formed so as to fill the inside and above the groove, An impurity-doped polycrystalline silicon film 308 processed into a pattern, and an ONO (Oxide-Nitride-Oxide) film 309 formed on the impurity-doped polycrystalline silicon film 308 and processed into a predetermined pattern
And an impurity-added polycrystalline silicon film 310 deposited on the ONO film 309 and processed in a predetermined pattern, and a tungsten silicide (WSi) film 31 deposited on the impurity-added polycrystalline silicon film 310 and processed in a predetermined pattern
1 and deposited on the tungsten silicide film 311;
It is composed of a silicon oxide film 312 processed into a predetermined pattern and a silicon oxide film (not shown) formed on the silicon oxide film 312. The gate in this STI structure semiconductor device is formed by a part of the polycrystalline silicon film 303.
【０００３】上記従来のＳＴＩ構造半導体装置は、以下
の製造方法により製造される。図８は、従来のＳＴＩ構
造半導体装置の製造方法の製造過程における断面構造を
示した断面図である。The above-mentioned conventional STI semiconductor device is manufactured by the following manufacturing method. FIG. 8 is a cross-sectional view showing a cross-sectional structure in a manufacturing process of a conventional method of manufacturing an STI structure semiconductor device.
【０００４】最初に、シリコン基板３０１上に、厚さ１
０ｎｍの第１のシリコン酸化膜３０２と、不純物を含ま
ない厚さ６０ｎｍの第１の多結晶シリコン膜３０３と、
厚さ１５０ｎｍのシリコン窒化膜３０４と、厚さ１５０
ｎｍの第２のシリコン酸化膜３０５とを順次堆積する。
次に、第２のシリコン酸化膜３０５上に形成したフォト
レジストを通常の光蝕刻法により所定のパターンに加工
したものをマスクとして、第２のシリコン酸化膜３０５
及びシリコン窒化膜３０４をＲＩＥ法により加工した
後、シリコン基板３０１を酸素プラズマにさらしてフォ
トレジストを除去し、さらに、第２のシリコン酸化膜３
０５をマスクとして、第１の多結晶シリコン膜３０３、
第１のシリコン酸化膜３０２及びシリコン基板３０１を
加工し、図８（ａ）に示すように、第１の多結晶シリコ
ン膜３０３、第１のシリコン酸化膜３０２及びシリコン
基板３０１に溝を形成する。First, a silicon substrate 301 having a thickness of 1
A first silicon oxide film 302 having a thickness of 0 nm, a first polycrystalline silicon film 303 having a thickness of 60 nm containing no impurities,
A silicon nitride film 304 having a thickness of 150 nm;
and a second silicon oxide film 305 of nm.
Next, the photoresist formed on the second silicon oxide film 305 is processed into a predetermined pattern by a normal photo-etching method, and the second silicon oxide film 305 is used as a mask.
After the silicon nitride film 304 is processed by the RIE method, the photoresist is removed by exposing the silicon substrate 301 to oxygen plasma.
05 as a mask, the first polycrystalline silicon film 303,
The first silicon oxide film 302 and the silicon substrate 301 are processed to form grooves in the first polycrystalline silicon film 303, the first silicon oxide film 302, and the silicon substrate 301, as shown in FIG. .
【０００５】上記溝を形成後、ＲＴＰ（Rapid Thermal
Process）装置を用いて、温度１０００℃の酸素雰囲気
中で加熱を行い、図８（ｂ）に示すように、上記溝の底
面及び側面に厚さ６ｎｍの第３のシリコン酸化膜３０６
を形成する。続いて、ＨＤＰ（High Density Plasma）
プロセスにより厚さ６００ｎｍの第４のシリコン酸化膜
３０７を堆積して、上記溝が完全に埋まるようにする。After forming the above groove, RTP (Rapid Thermal
Using a device, heating is performed in an oxygen atmosphere at a temperature of 1000 ° C., and as shown in FIG. 8B, a third silicon oxide film 306 having a thickness of 6 nm is formed on the bottom and side surfaces of the groove.
To form Next, HDP (High Density Plasma)
A fourth silicon oxide film 307 having a thickness of 600 nm is deposited by a process to completely fill the groove.
【０００６】第４のシリコン酸化膜３０７を堆積後、図
８（ｃ）に示すように、ＣＭＰ（Chemical Mechanical
Polish）法により、第４のシリコン酸化膜３０７の表面
を平坦化し、温度９００℃の窒素雰囲気中で加熱する。After depositing a fourth silicon oxide film 307, as shown in FIG.
Polish), the surface of the fourth silicon oxide film 307 is flattened and heated in a nitrogen atmosphere at a temperature of 900 ° C.
【０００７】その後、シリコン基板３０１全体をフッ化
アンモニウム（ＮＨ４Ｆ）溶液に浸し、第４のシリコン
酸化膜３０７上部を厚さ８０ｎｍ程度除去して、シリコ
ン窒化膜３０４を露出させる。次に、温度１５０℃のリ
ン酸処理によりシリコン窒化膜３０４を除去し、さら
に、第４のシリコン酸化膜３０７の露出部分表面を厚さ
５ｎｍ程度だけ希フッ化水素（ＨＦ）処理により除去す
る。続いて、リンが添加された厚さ１００ｎｍの第２の
多結晶シリコン膜３０８を堆積し、通常のリソグラフィ
プロセスにより所定のパターンに加工したレジストをマ
スクとして、図８（ｄ）に示すように、第２の多結晶シ
リコン膜３０８を所定のパターンに加工する。Thereafter, the entire silicon substrate 301 is immersed in an ammonium fluoride (NH 4 F) solution, the upper portion of the fourth silicon oxide film 307 is removed by about 80 nm, and the silicon nitride film 304 is exposed. Next, the silicon nitride film 304 is removed by a phosphoric acid treatment at a temperature of 150 ° C., and the exposed surface of the fourth silicon oxide film 307 is removed by a dilute hydrogen fluoride (HF) treatment to a thickness of about 5 nm. Subsequently, a second polycrystalline silicon film 308 having a thickness of 100 nm to which phosphorus is added is deposited, and using a resist processed into a predetermined pattern by a normal lithography process as a mask, as shown in FIG. The second polycrystalline silicon film 308 is processed into a predetermined pattern.
【０００８】第２の多結晶シリコン膜３０８のパターニ
ング後、図８（ｅ）に示すように、厚さ１７ｎｍのＯＮ
Ｏ膜３０９と、リンが添加された厚さ１００ｎｍの第３
の多結晶シリコン膜３１０と、厚さ５０ｎｍのタングス
テンシリサイド膜３１１とを減圧ＣＶＤ法により順次堆
積する。第２の多結晶シリコン膜３０８に添加されたリ
ンは、このＯＮＯ膜３０９形成工程等で、第１の多結晶
シリコン膜３０３にも拡散する。その後、厚さ１５０ｎ
ｍの第５のシリコン酸化膜３１２を堆積し、通常のリソ
グラフィプロセスにより所定のパターンに加工したレジ
ストをマスクとして、第５のシリコン酸化膜３１２を加
工する。第５のシリコン酸化膜３１２を加工後、シリコ
ン基板３０１表面側を酸素プラズマにさらしてフォトレ
ジストを除去し、さらに、所定パターンに加工された第
５のシリコン酸化膜３１２をマスクとして、タングステ
ンシリサイド膜３１１、第３の多結晶シリコン膜３１
０、ＯＮＯ膜３０９、第２の多結晶シリコン膜３０８及
び第１の多結晶シリコン膜３０３を加工してから、温度
１０５０℃の酸素雰囲気中で加熱を行い、厚さ１０ｎｍ
の第６のシリコン酸化膜（図示せず）を形成すると、図
７に示した従来のＳＴＩ構造半導体装置が得られる。After patterning the second polycrystalline silicon film 308, as shown in FIG.
An O film 309 and a third 100 nm-thickness doped with phosphorus.
Of a polycrystalline silicon film 310 and a tungsten silicide film 311 having a thickness of 50 nm are sequentially deposited by a low pressure CVD method. Phosphorus added to the second polycrystalline silicon film 308 also diffuses into the first polycrystalline silicon film 303 in the ONO film 309 forming step and the like. After that, thickness 150n
Then, a fifth silicon oxide film 312 is deposited, and the fifth silicon oxide film 312 is processed using a resist processed into a predetermined pattern by a normal lithography process as a mask. After processing the fifth silicon oxide film 312, the photoresist is removed by exposing the surface of the silicon substrate 301 to oxygen plasma, and a tungsten silicide film is formed using the fifth silicon oxide film 312 processed in a predetermined pattern as a mask. 311, third polycrystalline silicon film 31
0, the ONO film 309, the second polycrystalline silicon film 308, and the first polycrystalline silicon film 303 are processed and then heated in an oxygen atmosphere at a temperature of 1050 ° C. to a thickness of 10 nm.
When the sixth silicon oxide film (not shown) is formed, the conventional STI structure semiconductor device shown in FIG. 7 is obtained.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上述し
た従来のＳＴＩ構造半導体装置及びその製造方法におい
ては、ゲートを形成する多結晶シリコン膜３０３がＳＴ
Ｉ構造素子分離領域よりも先に形成されるために、以下
のような問題点があった。However, in the above-described conventional semiconductor device having an STI structure and a method of manufacturing the same, the polycrystalline silicon film 303 forming the gate is formed by the ST.
Since it is formed before the I-structure element isolation region, there are the following problems.
【００１０】図９は、図７中の線分ＹＹ’に沿った不純
物濃度を示したグラフであり、図１０は、図７に示した
従来のＳＴＩ構造半導体装置の平面図であり、図１１
は、図１０中の切断線ＺＺ’に沿った切断面のＳＴＩ構
造素子分離領域近傍の構造を示した断面図である。FIG. 9 is a graph showing the impurity concentration along the line YY 'in FIG. 7, and FIG. 10 is a plan view of the conventional STI structure semiconductor device shown in FIG.
FIG. 11 is a cross-sectional view showing a structure near an STI structure element isolation region on a cutting plane along a cutting line ZZ ′ in FIG. 10.
【００１１】図９に示すように、従来のＳＴＩ構造半導
体装置及びその製造方法における多結晶シリコン膜３０
８及び多結晶シリコン膜３０３中の不純物濃度は、下部
から上部までほぼ一定となっている。As shown in FIG. 9, a polycrystalline silicon film 30 in a conventional STI structure semiconductor device and its manufacturing method is used.
8 and the impurity concentration in the polycrystalline silicon film 303 are almost constant from the lower part to the upper part.
【００１２】また、ＳＴＩ構造半導体装置の製造方法に
おいては、ＳＴＩ構造素子分離領域の溝をエッチングに
より形成する際、後に溝をシリコン酸化膜３０７で埋め
込みやすいように、溝底面部よりも溝上部の方が幅が広
くなるようにしている。従って、溝を埋め込んで形成さ
れたＳＴＩ構造素子分離領域であるシリコン酸化膜３０
７は、下部に対し上部の方が幅が広く形成され、図１１
（ａ）に示すように、シリコン酸化膜３０７の側面のテ
ーパ角θが９０°未満になる。Further, in the method of manufacturing the STI structure semiconductor device, when the groove of the STI structure element isolation region is formed by etching, the groove is more likely to be filled later with the silicon oxide film 307 than the groove bottom surface. I try to make it wider. Therefore, the silicon oxide film 30 which is the STI structure element isolation region formed by filling the trench is formed.
7 is formed such that the upper part is wider than the lower part.
As shown in (a), the taper angle θ of the side surface of the silicon oxide film 307 becomes less than 90 °.
【００１３】図１１（ｂ）は、図１１（ａ）に示した部
分をより詳細に示した断面図である。上述したように、
シリコン酸化膜３０７で溝を埋め込む前に、溝の底面及
び側面にシリコン酸化膜３０６を形成しているが、この
シリコン酸化膜３０６を形成する際に、多結晶シリコン
膜３０３の側面部分も酸化されてシリコン酸化膜３０６
と一体化する。ここで、図９に示したように、多結晶シ
リコン膜３０３中の不純物濃度は、下部から上部までほ
ぼ一定であるので、図１１（ｂ）の領域Ｂに示すよう
に、酸化される多結晶シリコン膜３０３の側面部分の厚
さはほぼ一定となる。従って、酸化された多結晶シリコ
ン膜３０３の側面部分まで含めてみても、図１１（ａ）
及び（ｂ）に示すように、シリコン酸化膜３０７の側面
のテーパ角θは９０°未満になる。FIG. 11B is a sectional view showing the portion shown in FIG. 11A in more detail. As mentioned above,
Before the trench is filled with the silicon oxide film 307, the silicon oxide film 306 is formed on the bottom and side surfaces of the trench. When the silicon oxide film 306 is formed, the side surface of the polycrystalline silicon film 303 is also oxidized. Silicon oxide film 306
Integrate with Here, as shown in FIG. 9, since the impurity concentration in the polycrystalline silicon film 303 is almost constant from the lower part to the upper part, as shown in a region B of FIG. The thickness of the side portion of the silicon film 303 is substantially constant. Therefore, even if the side portion of the oxidized polycrystalline silicon film 303 is included, FIG.
And (b), the taper angle θ of the side surface of the silicon oxide film 307 becomes less than 90 °.
【００１４】その結果、ゲート配線形成のための多結晶
シリコン膜３０３の加工において、多結晶シリコン膜３
０３を部分的に除去する際に、多結晶シリコン膜３０３
の一部３１３が、図１０及び図１１（ｃ）に示すように
残存し、その結果、製造された製品にゲートショートが
多発して歩留まりの低下を招くという問題点があった。As a result, in processing the polysilicon film 303 for forming the gate wiring, the polysilicon film 3
03 is partially removed when the polycrystalline silicon film 303 is removed.
10 and 11 (c) remain as a result, and as a result, there has been a problem that a gate short-circuit frequently occurs in the manufactured product and the yield is reduced.
【００１５】本発明は上記問題点に鑑みてなされたもの
で、その目的は、ゲート配線形成加工の際におけるＳＴ
Ｉ構造素子分離領域に沿った多結晶シリコン膜の部分的
残存を防止し、製品の歩留まりを向上させることが可能
な構成の半導体装置及びその製造方法を提供することで
ある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to solve the problem of ST in forming a gate wiring.
An object of the present invention is to provide a semiconductor device having a configuration capable of preventing a polycrystalline silicon film from partially remaining along an I-structure element isolation region and improving a product yield, and a method of manufacturing the same.
【００１６】[0016]
【課題を解決するための手段】本発明に係る半導体装置
によれば、半導体基板上に堆積されたゲート絶縁酸化膜
と、上記ゲート絶縁酸化膜上に堆積され、上記半導体基
板に近い側ほど不純物濃度が高くなるような濃度勾配を
有する不純物添加シリコン膜を加工することにより形成
されたゲートと、上記不純物添加シリコン膜、上記ゲー
ト絶縁酸化膜及び上記半導体基板に形成された溝の底面
及び側面を酸化することにより、不純物濃度が高い部分
ほど厚く形成された第１のシリコン酸化膜と、上記第１
のシリコン酸化膜と一体化して上記溝を埋めるように堆
積された第２のシリコン酸化膜を加工することにより形
成されたＳＴＩ（Shallow Trench Isolation）構造素子
分離領域とを備えていることを特徴とする。According to the semiconductor device of the present invention, a gate insulating oxide film deposited on a semiconductor substrate and an impurity deposited on the gate insulating oxide film and closer to the semiconductor substrate are more contaminated. A gate formed by processing an impurity-doped silicon film having a concentration gradient such that the concentration is increased, and a bottom surface and side surfaces of a groove formed in the impurity-doped silicon film, the gate insulating oxide film, and the semiconductor substrate. By oxidizing, the first silicon oxide film is formed thicker in a portion with a higher impurity concentration, and
And a STI (Shallow Trench Isolation) structure element isolation region formed by processing a second silicon oxide film integrated with the silicon oxide film and filling the trench. I do.
【００１７】本発明の第１の構成に係る半導体装置の製
造方法によれば、半導体基板上にゲート絶縁酸化膜を堆
積する第１の工程と、上記ゲート絶縁酸化膜上にシリコ
ン膜を堆積する第２の工程と、上記シリコン膜、上記ゲ
ート絶縁酸化膜及び上記半導体基板に溝を形成する第３
の工程と、上記溝の底面中央部への垂線に対し所定の角
度で、イオン注入法により上記溝の側面に不純物を注入
する第４の工程と、上記溝の底面及び側面を酸化するこ
とにより、不純物濃度が高い部分ほど厚い第１のシリコ
ン酸化膜を形成する第５の工程と、上記第１のシリコン
酸化膜と一体化して上記溝を埋めるように堆積した第２
のシリコン酸化膜を加工してＳＴＩ構造素子分離領域を
形成する第６の工程と、上記不純物が注入された上記シ
リコン膜を加工してゲートを形成する第７の工程とを備
えていることを特徴とする。According to the method of manufacturing a semiconductor device according to the first configuration of the present invention, a first step of depositing a gate insulating oxide film on a semiconductor substrate, and depositing a silicon film on the gate insulating oxide film A second step of forming a groove in the silicon film, the gate insulating oxide film, and the semiconductor substrate;
And a fourth step of implanting impurities into the side surface of the groove by ion implantation at a predetermined angle with respect to a perpendicular to the center of the bottom surface of the groove, and oxidizing the bottom surface and the side surface of the groove. A fifth step of forming a first silicon oxide film that is thicker in a portion having a higher impurity concentration, and a second step of integrating the first silicon oxide film and depositing the first silicon oxide film so as to fill the trench.
A sixth step of forming an STI structure element isolation region by processing a silicon oxide film of the above, and a seventh step of forming a gate by processing the silicon film into which the impurity has been implanted. Features.
【００１８】本発明の第２の構成に係る半導体装置の製
造方法によれば、半導体基板上にゲート絶縁酸化膜を堆
積する第１の工程と、上記ゲート絶縁酸化膜上に、上記
半導体基板に近い側ほど不純物濃度が高くなるような濃
度勾配を有する不純物添加シリコン膜を堆積する第２の
工程と、上記不純物添加シリコン膜、上記ゲート絶縁酸
化膜及び上記半導体基板に溝を形成し、上記溝の底面及
び側面を酸化することにより、不純物濃度が高い部分ほ
ど厚い第１のシリコン酸化膜を形成する第３の工程と、
上記第１のシリコン酸化膜と一体化して上記溝を埋める
ように堆積した第２のシリコン酸化膜を加工してＳＴＩ
構造素子分離領域を形成する第４の工程と、上記不純物
添加シリコン膜を加工してゲートを形成する第５の工程
とを備えていることを特徴とする。According to the method of manufacturing a semiconductor device according to the second configuration of the present invention, a first step of depositing a gate insulating oxide film on a semiconductor substrate, and a step of depositing the semiconductor substrate on the gate insulating oxide film A second step of depositing an impurity-doped silicon film having a concentration gradient such that the impurity concentration becomes higher on the closer side, and forming a groove in the impurity-doped silicon film, the gate insulating oxide film, and the semiconductor substrate; A third step of forming a first silicon oxide film thicker in a portion having a higher impurity concentration by oxidizing the bottom surface and the side surfaces of the first silicon oxide film;
A second silicon oxide film is integrated with the first silicon oxide film and deposited so as to fill the groove, and the STI is formed.
The method is characterized by including a fourth step of forming a structural element isolation region and a fifth step of processing the impurity-doped silicon film to form a gate.
【００１９】上記各構成により、ＳＴＩ構造素子分離領
域であるシリコン酸化膜の側面のテーパ角θが９０°以
上になる。従って、ゲート配線形成のための多結晶シリ
コン膜の加工において、多結晶シリコン膜を部分的に除
去する際に、多結晶シリコン膜の一部が、ＳＴＩ構造素
子分離領域であるシリコン酸化膜の側面に沿って残存す
ることがなく、ゲートショートに起因する歩留まりの低
下を防止することができる。According to each of the above structures, the taper angle θ of the side surface of the silicon oxide film as the STI structure element isolation region becomes 90 ° or more. Therefore, when the polycrystalline silicon film is partially removed in the processing of the polycrystalline silicon film for forming the gate wiring, a part of the polycrystalline silicon film is partially removed from the side of the silicon oxide film which is the STI structure element isolation region. , And a decrease in yield due to a gate short can be prevented.
【００２０】[0020]
【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法の実施の形態について、図面を参照しな
がら説明する。Embodiments of a semiconductor device and a method of manufacturing the same according to the present invention will be described below with reference to the drawings.
【００２１】図１は、本発明の第１の実施の形態に係る
ＳＴＩ構造半導体装置の断面構造を示した断面図であ
る。図１に示した本発明の第１の実施の形態に係るＳＴ
Ｉ構造半導体装置は、シリコン基板１０１と、シリコン
基板１０１上に形成されたゲート絶縁酸化膜であるシリ
コン酸化膜１０２と、シリコン酸化膜１０２上に形成さ
れ、シリコン基板１０１に近い側ほど不純物濃度が高く
なるような濃度勾配を有し、所定パターンに加工された
不純物添加多結晶シリコン膜１０３と、不純物添加多結
晶シリコン膜１０３、シリコン酸化膜１０２及びシリコ
ン基板１０１に形成された溝の底面及び側面に形成され
たシリコン酸化膜１０６と、シリコン酸化膜１０６と一
体化して上記溝内部及び溝上の部分を埋めるように形成
されたＳＴＩ構造素子分離領域であるシリコン酸化膜１
０７と、不純物添加多結晶シリコン膜１０３及びシリコ
ン酸化膜１０７上に堆積され、所定パターンに加工され
た不純物添加多結晶シリコン膜１０８と、不純物添加多
結晶シリコン膜１０８上に形成され、所定パターンに加
工されたＯＮＯ膜１０９と、ＯＮＯ膜１０９上に堆積さ
れ、所定パターンに加工された不純物添加多結晶シリコ
ン膜１１０と、不純物添加多結晶シリコン膜１１０上に
堆積され、所定パターンに加工されたタングステンシリ
サイド膜１１１と、タングステンシリサイド膜１１１上
に堆積され、所定パターンに加工されたシリコン酸化膜
１１２と、シリコン酸化膜１１２上に形成されたシリコ
ン酸化膜（図示せず）とから構成されている。このＳＴ
Ｉ構造半導体装置におけるゲートは、不純物添加多結晶
シリコン膜１０３の一部により形成されている。FIG. 1 is a sectional view showing a sectional structure of a semiconductor device having an STI structure according to a first embodiment of the present invention. ST according to the first embodiment of the present invention shown in FIG.
The I-structure semiconductor device includes a silicon substrate 101, a silicon oxide film 102 which is a gate insulating oxide film formed on the silicon substrate 101, and a silicon oxide film 102. An impurity-doped polycrystalline silicon film 103 having a concentration gradient so as to be high and processed into a predetermined pattern, and bottom and side surfaces of a groove formed in the impurity-doped polycrystalline silicon film 103, the silicon oxide film 102 and the silicon substrate 101 And a silicon oxide film 1 which is an STI structure element isolation region formed integrally with the silicon oxide film 106 to fill the inside and above the trench.
07, an impurity-doped polycrystalline silicon film 108 deposited on the impurity-doped polycrystalline silicon film 103 and the silicon oxide film 107 and processed into a predetermined pattern, and formed on the impurity-doped polycrystalline silicon film 108 and formed into a predetermined pattern. A processed ONO film 109; an impurity-doped polycrystalline silicon film 110 deposited on the ONO film 109 and processed in a predetermined pattern; and a tungsten deposited on the impurity-doped polycrystalline silicon film 110 and processed in a predetermined pattern. It comprises a silicide film 111, a silicon oxide film 112 deposited on the tungsten silicide film 111 and processed into a predetermined pattern, and a silicon oxide film (not shown) formed on the silicon oxide film 112. This ST
The gate in the I-structure semiconductor device is formed by a part of the impurity-doped polycrystalline silicon film 103.
【００２２】上記本発明の第１の実施の形態に係るＳＴ
Ｉ構造半導体装置は、以下の製造方法により製造され
る。図２は、本発明の第１の実施の形態に係るＳＴＩ構
造半導体装置の製造方法の製造過程における断面構造を
示した断面図である。The ST according to the first embodiment of the present invention
The I-structure semiconductor device is manufactured by the following manufacturing method. FIG. 2 is a cross-sectional view showing a cross-sectional structure in a manufacturing process of the method for manufacturing the STI structure semiconductor device according to the first embodiment of the present invention.
【００２３】最初に、シリコン基板１０１上に、厚さ１
０ｎｍの第１のシリコン酸化膜１０２と、不純物を含ま
ない厚さ６０ｎｍの第１の多結晶シリコン膜１０３と、
厚さ１５０ｎｍのシリコン窒化膜１０４と、厚さ１５０
ｎｍの第２のシリコン酸化膜１０５とを順次堆積する。
次に、第２のシリコン酸化膜１０５上に形成したフォト
レジストを通常の光蝕刻法により所定のパターンに加工
したものをマスクとして、第２のシリコン酸化膜１０５
及びシリコン窒化膜１０４をＲＩＥ法により加工した
後、シリコン基板１０１を酸素プラズマにさらしてフォ
トレジストを除去し、さらに、第２のシリコン酸化膜１
０５をマスクとして、第１の多結晶シリコン膜１０３、
第１のシリコン酸化膜１０２及びシリコン基板１０１を
加工し、図２（ａ）に示すように、第１の多結晶シリコ
ン膜１０３、第１のシリコン酸化膜１０２及びシリコン
基板１０１に溝を形成する。First, a silicon substrate 101 having a thickness of 1
A first silicon oxide film 102 having a thickness of 0 nm, a first polycrystalline silicon film 103 having a thickness of 60 nm containing no impurities,
A silicon nitride film 104 having a thickness of 150 nm;
nm of the second silicon oxide film 105 is sequentially deposited.
Next, the photoresist formed on the second silicon oxide film 105 is processed into a predetermined pattern by a normal photo-etching method using the second silicon oxide film 105 as a mask.
After the silicon nitride film 104 is processed by RIE, the photoresist is removed by exposing the silicon substrate 101 to oxygen plasma.
05 using the first polycrystalline silicon film 103 as a mask,
The first silicon oxide film 102 and the silicon substrate 101 are processed to form grooves in the first polycrystalline silicon film 103, the first silicon oxide film 102, and the silicon substrate 101, as shown in FIG. .
【００２４】上記溝を形成後、図２（ｂ）に示すよう
に、溝の底面中央部への垂線に対し約３０°の角度で、
イオン注入法により溝の側面にヒ素（Ａｓ）を注入す
る。このように不純物注入を行うと、溝の側面の一部を
形成している第１の多結晶シリコン膜１０３にヒ素が注
入され、かつ、第１の多結晶シリコン膜１０３のシリコ
ン基板１０１に近い側ほど不純物濃度が高くなるような
濃度勾配が生ずる。このイオン注入の角度は、特に３０
°には限らず、シリコン基板１０１に近い側ほど不純物
濃度が高くなるような濃度勾配で第１の多結晶シリコン
膜１０３に不純物が注入できれば、どの程度の角度でも
よい。After the groove is formed, as shown in FIG. 2B, at an angle of about 30 ° with respect to a perpendicular to the center of the bottom of the groove.
Arsenic (As) is implanted into the side surface of the groove by an ion implantation method. When the impurity is implanted in this manner, arsenic is implanted into the first polycrystalline silicon film 103 forming a part of the side surface of the groove, and the first polycrystalline silicon film 103 is close to the silicon substrate 101. A concentration gradient occurs such that the impurity concentration becomes higher toward the side. The angle of this ion implantation is, in particular, 30
The angle may be any angle as long as the impurity can be implanted into the first polycrystalline silicon film 103 with a concentration gradient such that the impurity concentration is higher on the side closer to the silicon substrate 101.
【００２５】不純物注入後、ＲＴＰ装置を用いて、温度
１０００℃の酸素雰囲気中で加熱を行い、図２（ｃ）に
示すように、上記溝の底面及び側面に厚さ６ｎｍの第３
のシリコン酸化膜１０６を形成する。この第３のシリコ
ン酸化膜１０６を形成する際に、第１の多結晶シリコン
膜１０３の側面部分も酸化されて第３のシリコン酸化膜
１０６と一体化するが、後述するように、酸化される第
１の多結晶シリコン膜３０３の側面部分の厚さは、不純
物濃度が高い部分ほど厚くなる。続いて、ＨＤＰプロセ
スにより厚さ６００ｎｍの第４のシリコン酸化膜１０７
を堆積し、第３のシリコン酸化膜１０６と一体化して上
記溝が完全に埋まるようにする。After the impurities are implanted, the substrate is heated in an oxygen atmosphere at a temperature of 1000 ° C. using an RTP apparatus, and as shown in FIG.
Of silicon oxide film 106 is formed. When the third silicon oxide film 106 is formed, the side surface of the first polycrystalline silicon film 103 is also oxidized and integrated with the third silicon oxide film 106, but is oxidized as described later. The side portion of the first polycrystalline silicon film 303 has a larger thickness as the impurity concentration is higher. Subsequently, a fourth silicon oxide film 107 having a thickness of 600 nm is formed by the HDP process.
Is deposited, and is integrated with the third silicon oxide film 106 so that the groove is completely filled.
【００２６】第４のシリコン酸化膜１０７を堆積後、図
２（ｄ）に示すように、ＣＭＰ法により、第４のシリコ
ン酸化膜１０７の表面を平坦化し、温度９００℃の窒素
雰囲気中で加熱する。After depositing the fourth silicon oxide film 107, as shown in FIG. 2D, the surface of the fourth silicon oxide film 107 is flattened by a CMP method and heated in a nitrogen atmosphere at a temperature of 900.degree. I do.
【００２７】その後、シリコン基板１０１全体をフッ化
アンモニウム（ＮＨ４Ｆ）溶液に浸し、第４のシリコン
酸化膜１０７上部を厚さ８０ｎｍ程度除去して、シリコ
ン窒化膜１０４を露出させる。次に、温度１５０℃のリ
ン酸処理によりシリコン窒化膜１０４を除去し、さら
に、第４のシリコン酸化膜１０７の露出部分表面を厚さ
５ｎｍ程度だけ希フッ化水素（ＨＦ）処理により除去す
る。続いて、リンが添加された厚さ１００ｎｍの第２の
多結晶シリコン膜１０８を堆積し、通常のリソグラフィ
プロセスにより所定のパターンに加工したレジストをマ
スクとして、図２（ｅ）に示すように、第２の多結晶シ
リコン膜１０８を所定のパターンに加工する。Thereafter, the entire silicon substrate 101 is immersed in an ammonium fluoride (NH 4 F) solution, the upper portion of the fourth silicon oxide film 107 is removed to a thickness of about 80 nm, and the silicon nitride film 104 is exposed. Next, the silicon nitride film 104 is removed by a phosphoric acid treatment at a temperature of 150 ° C., and the exposed surface of the fourth silicon oxide film 107 is further removed by a dilute hydrogen fluoride (HF) treatment to a thickness of about 5 nm. Subsequently, a second polycrystalline silicon film 108 having a thickness of 100 nm to which phosphorus is added is deposited, and using a resist processed into a predetermined pattern by a normal lithography process as a mask, as shown in FIG. The second polycrystalline silicon film is processed into a predetermined pattern.
【００２８】第２の多結晶シリコン膜１０８のパターニ
ング後、図２（ｆ）に示すように、厚さ１７ｎｍのＯＮ
Ｏ膜１０９と、リンが添加された厚さ１００ｎｍの第３
の多結晶シリコン膜１１０と、厚さ５０ｎｍのタングス
テンシリサイド膜１１１とを減圧ＣＶＤ法により順次堆
積する。その後、厚さ１５０ｎｍの第５のシリコン酸化
膜１１２を堆積し、通常のリソグラフィプロセスにより
所定のパターンに加工したレジストをマスクとして、第
５のシリコン酸化膜１１２を加工する。第５のシリコン
酸化膜１１２を加工後、シリコン基板１０１表面側を酸
素プラズマにさらしてフォトレジストを除去し、さら
に、所定パターンに加工された第５のシリコン酸化膜１
１２をマスクとして、タングステンシリサイド膜１１
１、第１の多結晶シリコン膜１１０、ＯＮＯ膜１０９、
第２の多結晶シリコン膜１０８及び第１の多結晶シリコ
ン膜１０３を加工してから、温度１０５０℃の酸素雰囲
気中で加熱を行い、厚さ１０ｎｍの第６のシリコン酸化
膜（図示せず）を形成すると、図１に示した本発明の第
１の実施の形態に係るＳＴＩ構造半導体装置が得られ
る。After patterning the second polycrystalline silicon film 108, as shown in FIG.
O film 109 and a third 100 nm-thickness doped with phosphorus.
Of a polycrystalline silicon film 110 and a tungsten silicide film 111 having a thickness of 50 nm are sequentially deposited by a low pressure CVD method. Thereafter, a fifth silicon oxide film 112 having a thickness of 150 nm is deposited, and the fifth silicon oxide film 112 is processed using a resist processed into a predetermined pattern by a normal lithography process as a mask. After processing the fifth silicon oxide film 112, the photoresist is removed by exposing the surface side of the silicon substrate 101 to oxygen plasma, and the fifth silicon oxide film 1 processed into a predetermined pattern is further formed.
12 as a mask, the tungsten silicide film 11
1. first polycrystalline silicon film 110, ONO film 109,
After processing the second polycrystalline silicon film 108 and the first polycrystalline silicon film 103, heating is performed in an oxygen atmosphere at a temperature of 1050 ° C. to form a sixth silicon oxide film (not shown) having a thickness of 10 nm. Is formed, the STI structure semiconductor device according to the first embodiment of the present invention shown in FIG. 1 is obtained.
【００２９】図３は、図１中の線分ＸＸ’に沿った不純
物濃度を示したグラフである。図３のグラフに示される
ように、本発明の第１の実施の形態に係る半導体装置に
おける不純物添加多結晶シリコン膜１０３及び多結晶シ
リコン膜１０８の２つの膜中の不純物濃度は、シリコン
基板１０１に近い側ほど不純物濃度が高くなるような濃
度勾配を有するものとなっている。FIG. 3 is a graph showing the impurity concentration along the line XX 'in FIG. As shown in the graph of FIG. 3, in the semiconductor device according to the first embodiment of the present invention, the impurity concentration in the impurity-doped polycrystalline silicon film 103 and the polycrystalline silicon film 108 is the same as that of the silicon substrate 101. Has a concentration gradient such that the impurity concentration becomes higher on the side closer to.
【００３０】図４は、本発明に係るＳＴＩ構造半導体装
置におけるＳＴＩ構造素子分離領域近傍の構造をより詳
細に示した断面図である。FIG. 4 is a sectional view showing in more detail the structure near the element isolation region of the STI structure in the STI structure semiconductor device according to the present invention.
【００３１】上述したように、シリコン酸化膜１０７で
溝を埋め込む前に、溝の底面及び側面にシリコン酸化膜
１０６を形成しているが、このシリコン酸化膜１０６を
形成する際に、不純物添加多結晶シリコン膜１０３の側
面部分も酸化されてシリコン酸化膜１０６と一体化す
る。ここで、図３に示したように、不純物添加多結晶シ
リコン膜１０３中の不純物濃度は、シリコン基板１０１
に近い側ほど不純物濃度が高くなるような濃度勾配を有
するものであるので、酸化される不純物添加多結晶シリ
コン膜１０３の側面部分の厚さは、図４の領域Ａに示す
ように、シリコン基板１０１に近い側ほど厚くなる。従
って、酸化された不純物添加多結晶シリコン膜１０３の
側面部分まで含めてみてると、シリコン酸化膜１０７の
側面のテーパ角θは９０°以上になる。As described above, before the trench is filled with the silicon oxide film 107, the silicon oxide film 106 is formed on the bottom and side surfaces of the trench. The side surfaces of the crystalline silicon film 103 are also oxidized and integrated with the silicon oxide film 106. Here, as shown in FIG. 3, the impurity concentration in the impurity-doped polycrystalline silicon film 103 is
Has a concentration gradient such that the impurity concentration becomes higher on the side closer to the silicon substrate 103. The thickness of the side surface of the impurity-doped polycrystalline silicon film 103 to be oxidized is, as shown in a region A of FIG. The side closer to 101 becomes thicker. Therefore, when the side surface portion of the oxidized impurity-doped polycrystalline silicon film 103 is included, the taper angle θ of the side surface of the silicon oxide film 107 becomes 90 ° or more.
【００３２】その結果、後の工程において、不純物添加
多結晶シリコン膜１０３の一部を除去してゲートを形成
する際に、図１０及び図１１（ｃ）に示したように、不
純物添加多結晶シリコン膜１０３の一部が、ＳＴＩ構造
素子分離領域であるシリコン酸化膜１０７の側面に沿っ
て残存することはなくなり、不純物添加多結晶シリコン
膜１０３の部分的残存に起因するゲートショートの発生
を防止することができる。As a result, when a gate is formed by removing a part of the impurity-doped polycrystalline silicon film 103 in a subsequent step, as shown in FIGS. A part of the silicon film 103 does not remain along the side surface of the silicon oxide film 107 which is the STI structure element isolation region, and the occurrence of a gate short due to the partial remaining of the doped polysilicon film 103 is prevented. can do.
【００３３】本発明の第１の実施の形態に係る半導体装
置及びその製造方法においては、イオン注入法により不
純物としてヒ素を注入したが、不純物はヒ素に限らず、
リン、アルゴン等でもよい。また、本発明の第１の実施
の形態に係る半導体装置は、ゲート２層構造であるが、
ゲート２層構造に限定されるものではない。In the semiconductor device and the method of manufacturing the same according to the first embodiment of the present invention, arsenic is implanted as an impurity by ion implantation, but the impurity is not limited to arsenic.
Phosphorus or argon may be used. The semiconductor device according to the first embodiment of the present invention has a two-layer gate structure.
The invention is not limited to the two-layer gate structure.
【００３４】図５は、本発明の第２の実施の形態に係る
ＳＴＩ構造半導体装置の断面構造を示した断面図であ
る。図５に示した本発明の第２の実施の形態に係るＳＴ
Ｉ構造半導体装置は、シリコン基板２０１と、シリコン
基板２０１上に形成されたゲート絶縁酸化膜であるシリ
コン酸化膜２０２と、シリコン酸化膜２０２上に形成さ
れ、シリコン基板２０１に近い側ほど不純物濃度が高く
なるような濃度勾配を有し、所定パターンに加工された
不純物添加多結晶シリコン膜２０３と、不純物添加多結
晶シリコン膜２０３、シリコン酸化膜２０２及びシリコ
ン基板２０１に形成された溝の底面及び側面に形成され
たシリコン酸化膜２０６と、シリコン酸化膜２０６と一
体化して上記溝内部及び溝上の部分を埋めるように形成
されたＳＴＩ構造素子分離領域であるシリコン酸化膜２
０７と、不純物添加多結晶シリコン膜２０３及びシリコ
ン酸化膜２０７上に堆積され、所定パターンに加工され
た不純物添加多結晶シリコン膜２０８と、不純物添加多
結晶シリコン膜２０８上に形成され、所定パターンに加
工されたＯＮＯ膜２０９と、ＯＮＯ膜２０９上に堆積さ
れ、所定パターンに加工された不純物添加多結晶シリコ
ン膜２１０と、不純物添加多結晶シリコン膜２１０上に
堆積され、所定パターンに加工されたタングステンシリ
サイド膜２１１と、タングステンシリサイド膜２１１上
に堆積され、所定パターンに加工されたシリコン酸化膜
２１２と、シリコン酸化膜２１２上に形成されたシリコ
ン酸化膜（図示せず）とから構成されている。このＳＴ
Ｉ構造半導体装置におけるゲートは、不純物添加多結晶
シリコン膜２０３の一部により形成されている。FIG. 5 is a sectional view showing a sectional structure of an STI semiconductor device according to a second embodiment of the present invention. ST according to the second embodiment of the present invention shown in FIG.
The I-structure semiconductor device includes a silicon substrate 201, a silicon oxide film 202 which is a gate insulating oxide film formed on the silicon substrate 201, and an impurity concentration formed on the silicon oxide film 202. An impurity-doped polycrystalline silicon film 203 having a concentration gradient that is high and processed into a predetermined pattern, and bottom and side surfaces of grooves formed in the impurity-doped polycrystalline silicon film 203, the silicon oxide film 202 and the silicon substrate 201. And a silicon oxide film 2 which is an STI structure element isolation region formed integrally with the silicon oxide film 206 so as to fill the inside of the trench and the portion on the trench.
07, an impurity-doped polycrystalline silicon film 208 deposited on the impurity-doped polycrystalline silicon film 203 and the silicon oxide film 207 and processed into a predetermined pattern, and formed on the impurity-doped polycrystalline silicon film 208 and formed into a predetermined pattern. The processed ONO film 209, the doped polycrystalline silicon film 210 deposited on the ONO film 209 and processed in a predetermined pattern, and the tungsten deposited on the doped polycrystalline silicon film 210 and processed in a predetermined pattern It is composed of a silicide film 211, a silicon oxide film 212 deposited on the tungsten silicide film 211 and processed into a predetermined pattern, and a silicon oxide film (not shown) formed on the silicon oxide film 212. This ST
The gate in the I-structure semiconductor device is formed by a part of the impurity-doped polycrystalline silicon film 203.
【００３５】上記本発明の第２の実施の形態に係るＳＴ
Ｉ構造半導体装置は、以下の製造方法により製造され
る。図６は、本発明の第２の実施の形態に係るＳＴＩ構
造半導体装置の製造方法の製造過程における断面構造を
示した断面図である。The ST according to the second embodiment of the present invention
The I-structure semiconductor device is manufactured by the following manufacturing method. FIG. 6 is a cross-sectional view showing a cross-sectional structure in a manufacturing process of a method of manufacturing an STI structure semiconductor device according to a second embodiment of the present invention.
【００３６】最初に、シリコン基板２０１上に、厚さ１
０ｎｍの第１のシリコン酸化膜２０２と、シリコン基板
２０１に近い側ほど不純物濃度が高くなるような濃度勾
配を有するリンが添加された厚さ６０ｎｍの第１の多結
晶シリコン膜２０３と、厚さ１５０ｎｍのシリコン窒化
膜２０４と、厚さ１５０ｎｍの第２のシリコン酸化膜２
０５とを順次堆積する。上記濃度勾配を有するリンが添
加された第１の多結晶シリコン膜２０３は、堆積時に、
モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）とを同
時に流し、かつ、時間経過とともにホスフィン（Ｐ
Ｈ３）の流量を減少させる方法により堆積する。但し、
上記濃度勾配を持たせることが可能な方法であれば、ど
のような方法で堆積してもよい。次に、第２のシリコン
酸化膜２０５上に形成したフォトレジストを通常の光蝕
刻法により所定のパターンに加工したものをマスクとし
て、第２のシリコン酸化膜２０５及びシリコン窒化膜２
０４をＲＩＥ法により加工した後、シリコン基板２０１
を酸素プラズマにさらしてフォトレジストを除去し、さ
らに、第２のシリコン酸化膜２０５をマスクとして、第
１の多結晶シリコン膜２０３、第１のシリコン酸化膜２
０２及びシリコン基板２０１を加工し、図６（ａ）に示
すように、第１の多結晶シリコン膜２０３、第１のシリ
コン酸化膜２０２及びシリコン基板２０１に溝を形成す
る。First, a silicon substrate 201 having a thickness of 1
A first silicon oxide film 202 having a thickness of 0 nm, a first polycrystalline silicon film 203 having a thickness of 60 nm to which phosphorus having a concentration gradient such that the impurity concentration becomes higher as being closer to the silicon substrate 201, and a thickness A 150 nm thick silicon nitride film 204 and a 150 nm thick second silicon oxide film 2
05 are sequentially deposited. The first polycrystalline silicon film 203 to which phosphorus having the above-mentioned concentration gradient is added,
Monosilane (SiH 4 ) and phosphine (PH 3 ) are allowed to flow simultaneously, and the phosphine (P
Deposition is performed by a method that reduces the flow rate of H 3 ). However,
Any method may be used as long as it can provide the above-mentioned concentration gradient. Next, the second silicon oxide film 205 and the silicon nitride film 2 are formed by using a photoresist formed on the second silicon oxide film 205 into a predetermined pattern by a normal photo-etching method as a mask.
04 is processed by the RIE method, and then the silicon substrate 201 is processed.
Is exposed to oxygen plasma to remove the photoresist, and using the second silicon oxide film 205 as a mask, the first polycrystalline silicon film 203 and the first silicon oxide film 2 are removed.
2A and the silicon substrate 201 are processed to form grooves in the first polycrystalline silicon film 203, the first silicon oxide film 202, and the silicon substrate 201, as shown in FIG.
【００３７】上記溝を形成後、ＲＴＰ装置を用いて、温
度１０００℃の酸素雰囲気中で加熱を行い、図６（ｂ）
に示すように、上記溝の底面及び側面に厚さ６ｎｍの第
３のシリコン酸化膜２０６を形成する。この第３のシリ
コン酸化膜２０６を形成する際に、第１の多結晶シリコ
ン膜２０３の側面部分も酸化されて第３のシリコン酸化
膜２０６と一体化するが、前述したように、酸化される
第１の多結晶シリコン膜２０３の側面部分の厚さは、不
純物濃度が高い部分ほど厚くなる。続いて、ＨＤＰプロ
セスにより厚さ６００ｎｍの第４のシリコン酸化膜２０
７を堆積し、第３のシリコン酸化膜２０６と一体化して
上記溝が完全に埋まるようにする。After the formation of the groove, heating is performed in an oxygen atmosphere at a temperature of 1000 ° C. using an RTP apparatus, and FIG.
As shown in FIG. 6, a third silicon oxide film 206 having a thickness of 6 nm is formed on the bottom and side surfaces of the groove. When the third silicon oxide film 206 is formed, the side surfaces of the first polycrystalline silicon film 203 are also oxidized and integrated with the third silicon oxide film 206, but are oxidized as described above. The thickness of the side surface portion of the first polycrystalline silicon film 203 increases as the impurity concentration increases. Subsequently, a fourth silicon oxide film 20 having a thickness of 600 nm is formed by the HDP process.
7 is integrated with the third silicon oxide film 206 so that the groove is completely filled.
【００３８】第４のシリコン酸化膜２０７を堆積後、図
６（ｃ）に示すように、ＣＭＰ法により、第４のシリコ
ン酸化膜２０７の表面を平坦化し、温度９００℃の窒素
雰囲気中で加熱する。After depositing the fourth silicon oxide film 207, as shown in FIG. 6C, the surface of the fourth silicon oxide film 207 is flattened by a CMP method and heated in a nitrogen atmosphere at a temperature of 900 ° C. I do.
【００３９】その後、シリコン基板２０１全体をフッ化
アンモニウム（ＮＨ４Ｆ）溶液に浸し、第４のシリコン
酸化膜２０７上部を厚さ８０ｎｍ程度除去して、シリコ
ン窒化膜２０４を露出させる。次に、温度１５０℃のリ
ン酸処理によりシリコン窒化膜２０４を除去し、さら
に、第４のシリコン酸化膜２０７の露出部分表面を厚さ
５ｎｍ程度だけ希フッ化水素（ＨＦ）処理により除去す
る。続いて、リンが添加された厚さ１００ｎｍの第２の
多結晶シリコン膜２０８を堆積し、通常のリソグラフィ
プロセスにより所定のパターンに加工したレジストをマ
スクとして、図６（ｄ）に示すように、第２の多結晶シ
リコン膜２０８を所定のパターンに加工する。Thereafter, the entire silicon substrate 201 is immersed in an ammonium fluoride (NH 4 F) solution, the upper portion of the fourth silicon oxide film 207 is removed to a thickness of about 80 nm, and the silicon nitride film 204 is exposed. Next, the silicon nitride film 204 is removed by a phosphoric acid treatment at a temperature of 150 ° C., and the exposed surface of the fourth silicon oxide film 207 is removed by a dilute hydrogen fluoride (HF) treatment to a thickness of about 5 nm. Subsequently, a second polycrystalline silicon film 208 having a thickness of 100 nm to which phosphorus is added is deposited, and using a resist processed into a predetermined pattern by a normal lithography process as a mask, as shown in FIG. The second polycrystalline silicon film 208 is processed into a predetermined pattern.
【００４０】第２の多結晶シリコン膜２０８のパターニ
ング後、図６（ｅ）に示すように、厚さ１７ｎｍのＯＮ
Ｏ膜２０９と、リンが添加された厚さ１００ｎｍの第３
の多結晶シリコン膜２１０と、厚さ５０ｎｍのタングス
テンシリサイド膜２１１とを減圧ＣＶＤ法により順次堆
積する。その後、厚さ１５０ｎｍの第５のシリコン酸化
膜２１２を堆積し、通常のリソグラフィプロセスにより
所定のパターンに加工したレジストをマスクとして、第
５のシリコン酸化膜２１２を加工する。第５のシリコン
酸化膜２１２を加工後、シリコン基板２０１表面側を酸
素プラズマにさらしてフォトレジストを除去し、さら
に、所定パターンに加工された第５のシリコン酸化膜２
１２をマスクとして、タングステンシリサイド膜２１
１、第１の多結晶シリコン膜２１０、ＯＮＯ膜２０９、
第２の多結晶シリコン膜２０８及び第１の多結晶シリコ
ン膜２０３を加工してから、温度１０５０℃の酸素雰囲
気中で加熱を行い、厚さ１０ｎｍの第６のシリコン酸化
膜（図示せず）を形成すると、図５に示した本発明の第
２の実施の形態に係るＳＴＩ構造半導体装置が得られ
る。After patterning the second polycrystalline silicon film 208, as shown in FIG.
O film 209 and a third 100 nm-thickness doped with phosphorus.
Of a polycrystalline silicon film 210 and a tungsten silicide film 211 having a thickness of 50 nm are sequentially deposited by a low pressure CVD method. Thereafter, a fifth silicon oxide film 212 having a thickness of 150 nm is deposited, and the fifth silicon oxide film 212 is processed using a resist processed into a predetermined pattern by a normal lithography process as a mask. After the fifth silicon oxide film 212 is processed, the photoresist is removed by exposing the surface side of the silicon substrate 201 to oxygen plasma, and further, the fifth silicon oxide film 2 processed into a predetermined pattern is formed.
Using tungsten 12 as a mask, tungsten silicide film 21
1. first polycrystalline silicon film 210, ONO film 209,
After processing the second polycrystalline silicon film 208 and the first polycrystalline silicon film 203, heating is performed in an oxygen atmosphere at a temperature of 1050 ° C. to form a sixth silicon oxide film (not shown) having a thickness of 10 nm. Is formed, the STI structure semiconductor device according to the second embodiment of the present invention shown in FIG. 5 is obtained.
【００４１】本発明の第２の実施の形態に係る半導体装
置における不純物添加多結晶シリコン膜２０３及び多結
晶シリコン膜２０８の２つの膜中の不純物濃度も、図３
に示したのと同様に、シリコン基板２０１に近い側ほど
不純物濃度が高くなるような濃度勾配を有するものとな
っている。In the semiconductor device according to the second embodiment of the present invention, the impurity concentrations in the impurity-doped polysilicon film 203 and the polysilicon film 208 in FIG.
In the same manner as described above, the impurity concentration becomes higher on the side closer to the silicon substrate 201.
【００４２】従って、本発明の第２の実施の形態に係る
半導体装置及びその製造方法においても、シリコン酸化
膜２０７で溝を埋め込む前に、溝の底面及び側面にシリ
コン酸化膜２０６を形成する際に、酸化されてシリコン
酸化膜２０６と一体化する不純物添加多結晶シリコン膜
２０３の側面部分の厚さは、図４に示したように、シリ
コン基板２０１に近い側ほど厚くなる。従って、酸化さ
れた不純物添加多結晶シリコン膜２０３の側面部分まで
含めてみてると、シリコン酸化膜２０７の側面のテーパ
角θは９０°以上になる。Therefore, also in the semiconductor device and the method of manufacturing the same according to the second embodiment of the present invention, when the silicon oxide film 206 is formed on the bottom and side surfaces of the groove before filling the groove with the silicon oxide film 207. Then, the thickness of the side surface portion of the impurity-doped polycrystalline silicon film 203 which is oxidized and integrated with the silicon oxide film 206 becomes thicker toward the silicon substrate 201 as shown in FIG. Therefore, when including the side surface portion of the oxidized impurity-doped polycrystalline silicon film 203, the taper angle θ of the side surface of the silicon oxide film 207 becomes 90 ° or more.
【００４３】その結果、第１の実施の形態と同様に、後
の工程において、不純物添加多結晶シリコン膜２０３の
一部を除去してゲートを形成する際に、図１０及び図１
１（ｃ）に示したように、不純物添加多結晶シリコン膜
２０３の一部が、ＳＴＩ構造素子分離領域であるシリコ
ン酸化膜２０７の側面に沿って残存することはなくな
り、不純物添加多結晶シリコン膜２０３の部分的残存に
起因するゲートショートの発生を防止することができ
る。As a result, as in the first embodiment, when a gate is formed by removing a part of the impurity-doped polycrystalline silicon film 203 in a later step, FIGS.
As shown in FIG. 1C, a part of the impurity-doped polycrystalline silicon film 203 does not remain along the side surface of the silicon oxide film 207 which is the STI structure element isolation region, It is possible to prevent the occurrence of a gate short circuit caused by the partial remaining of the gate 203.
【００４４】本発明の第２の実施の形態に係る半導体装
置も、本発明の第１の実施の形態に係る半導体装置と同
様にゲート２層構造であるが、ゲート２層構造に限定さ
れるものではない。The semiconductor device according to the second embodiment of the present invention also has a gate two-layer structure, similarly to the semiconductor device according to the first embodiment of the present invention, but is limited to the gate two-layer structure. Not something.
【００４５】[0045]
【発明の効果】本発明に係る半導体装置によれば、半導
体基板上に堆積されたゲート絶縁酸化膜と、上記ゲート
絶縁酸化膜上に堆積され、上記半導体基板に近い側ほど
不純物濃度が高くなるような濃度勾配を有する不純物添
加シリコン膜を加工することにより形成されたゲート
と、上記不純物添加シリコン膜、上記ゲート絶縁酸化膜
及び上記半導体基板に形成された溝の底面及び側面を酸
化することにより、不純物濃度が高い部分ほど厚く形成
された第１のシリコン酸化膜と、上記第１のシリコン酸
化膜と一体化して上記溝を埋めるように堆積された第２
のシリコン酸化膜を加工することにより形成されたＳＴ
Ｉ（Shallow Trench Isolation）構造素子分離領域とを
備えているものとしたので、ＳＴＩ構造素子分離領域で
あるシリコン酸化膜の側面のテーパ角θが９０°以上に
なっている。従って、ゲート配線形成のための多結晶シ
リコン膜の加工において、多結晶シリコン膜を部分的に
除去する際に、多結晶シリコン膜の一部が、ＳＴＩ構造
素子分離領域であるシリコン酸化膜の側面に沿って残存
することがなく、ゲートショートに起因する歩留まりの
低下を防止することができる。According to the semiconductor device of the present invention, the gate insulating oxide film deposited on the semiconductor substrate and the impurity concentration deposited on the gate insulating oxide film become higher on the side closer to the semiconductor substrate. A gate formed by processing an impurity-doped silicon film having such a concentration gradient, and oxidizing bottom surfaces and side surfaces of the grooves formed in the impurity-doped silicon film, the gate insulating oxide film, and the semiconductor substrate. A first silicon oxide film formed thicker in a portion having a higher impurity concentration, and a second silicon oxide film integrated with the first silicon oxide film and deposited so as to fill the trench.
Formed by processing the silicon oxide film of
Since the semiconductor device is provided with an I (Shallow Trench Isolation) structure element isolation region, the taper angle θ of the side surface of the silicon oxide film which is the STI structure element isolation region is 90 ° or more. Therefore, when the polycrystalline silicon film is partially removed in the processing of the polycrystalline silicon film for forming the gate wiring, a part of the polycrystalline silicon film is partially removed from the side of the silicon oxide film which is the STI structure element isolation region. , And a decrease in yield due to a gate short can be prevented.
【００４６】本発明の第１の構成に係る半導体装置の製
造方法によれば、半導体基板上にゲート絶縁酸化膜を堆
積する第１の工程と、上記ゲート絶縁酸化膜上にシリコ
ン膜を堆積する第２の工程と、上記シリコン膜、上記ゲ
ート絶縁酸化膜及び上記半導体基板に溝を形成する第３
の工程と、上記溝の底面中央部への垂線に対し所定の角
度で、イオン注入法により上記溝の側面に不純物を注入
する第４の工程と、上記溝の底面及び側面を酸化するこ
とにより、不純物濃度が高い部分ほど厚い第１のシリコ
ン酸化膜を形成する第５の工程と、上記第１のシリコン
酸化膜と一体化して上記溝を埋めるように堆積した第２
のシリコン酸化膜を加工してＳＴＩ構造素子分離領域を
形成する第６の工程と、上記不純物が注入された上記シ
リコン膜を加工してゲートを形成する第７の工程とを備
えているものとしたので、ＳＴＩ構造素子分離領域であ
るシリコン酸化膜の側面のテーパ角θが９０°以上にな
る。従って、ゲート配線形成のための多結晶シリコン膜
の加工において、多結晶シリコン膜を部分的に除去する
際に、多結晶シリコン膜の一部が、ＳＴＩ構造素子分離
領域であるシリコン酸化膜の側面に沿って残存すること
がなく、ゲートショートに起因する歩留まりの低下を防
止することができる。According to the method of manufacturing a semiconductor device according to the first configuration of the present invention, a first step of depositing a gate insulating oxide film on a semiconductor substrate, and depositing a silicon film on the gate insulating oxide film A second step of forming a groove in the silicon film, the gate insulating oxide film, and the semiconductor substrate;
And a fourth step of implanting impurities into the side surface of the groove by ion implantation at a predetermined angle with respect to a perpendicular to the center of the bottom surface of the groove, and oxidizing the bottom surface and the side surface of the groove. A fifth step of forming a first silicon oxide film that is thicker in a portion having a higher impurity concentration, and a second step of integrating the first silicon oxide film and depositing the first silicon oxide film so as to fill the trench.
A sixth step of forming an STI structure element isolation region by processing a silicon oxide film of the above, and a seventh step of forming a gate by processing the silicon film into which the impurity has been implanted. Therefore, the taper angle θ of the side surface of the silicon oxide film which is the STI structure element isolation region becomes 90 ° or more. Therefore, when the polycrystalline silicon film is partially removed in the processing of the polycrystalline silicon film for forming the gate wiring, a part of the polycrystalline silicon film is partially removed from the side of the silicon oxide film which is the STI structure element isolation region. , And a decrease in yield due to a gate short can be prevented.
【００４７】本発明の第２の構成に係る半導体装置の製
造方法によれば、半導体基板上にゲート絶縁酸化膜を堆
積する第１の工程と、上記ゲート絶縁酸化膜上に、上記
半導体基板に近い側ほど不純物濃度が高くなるような濃
度勾配を有する不純物添加シリコン膜を堆積する第２の
工程と、上記不純物添加シリコン膜、上記ゲート絶縁酸
化膜及び上記半導体基板に溝を形成し、上記溝の底面及
び側面を酸化することにより、不純物濃度が高い部分ほ
ど厚い第１のシリコン酸化膜を形成する第３の工程と、
上記第１のシリコン酸化膜と一体化して上記溝を埋める
ように堆積した第２のシリコン酸化膜を加工してＳＴＩ
構造素子分離領域を形成する第４の工程と、上記不純物
添加シリコン膜を加工してゲートを形成する第５の工程
とを備えているものとしたので、上記同様の効果を得る
ことができる。According to the method of manufacturing a semiconductor device according to the second configuration of the present invention, the first step of depositing a gate insulating oxide film on a semiconductor substrate and the step of depositing the semiconductor substrate on the gate insulating oxide film A second step of depositing an impurity-doped silicon film having a concentration gradient such that the impurity concentration becomes higher on the closer side, and forming a groove in the impurity-doped silicon film, the gate insulating oxide film, and the semiconductor substrate; A third step of forming a first silicon oxide film thicker in a portion having a higher impurity concentration by oxidizing the bottom surface and the side surfaces of the first silicon oxide film;
A second silicon oxide film is integrated with the first silicon oxide film and deposited so as to fill the groove, and the STI is formed.
Since the method includes the fourth step of forming the structural element isolation region and the fifth step of processing the impurity-doped silicon film to form a gate, the same effects as described above can be obtained.
【図１】本発明の第１の実施の形態に係るＳＴＩ構造半
導体装置の断面構造を示した断面図。FIG. 1 is a sectional view showing a sectional structure of an STI structure semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態に係るＳＴＩ構造半
導体装置の製造方法の製造過程における断面構造を示し
た断面図。FIG. 2 is a cross-sectional view showing a cross-sectional structure in a manufacturing process of the method for manufacturing the STI structure semiconductor device according to the first embodiment of the present invention.
【図３】図１又は図５中の線分ＸＸ’に沿った不純物濃
度を示したグラフ。FIG. 3 is a graph showing an impurity concentration along a line XX ′ in FIG. 1 or FIG. 5;
【図４】本発明に係るＳＴＩ構造半導体装置におけるＳ
ＴＩ構造素子分離領域近傍の構造をより詳細に示した断
面図。FIG. 4 shows S in the STI structure semiconductor device according to the present invention.
FIG. 3 is a cross-sectional view showing a structure near a TI structure element isolation region in more detail.
【図５】本発明の第２の実施の形態に係るＳＴＩ構造半
導体装置の断面構造を示した断面図。FIG. 5 is a sectional view showing a sectional structure of an STI structure semiconductor device according to a second embodiment of the present invention.
【図６】本発明の第２の実施の形態に係るＳＴＩ構造半
導体装置の製造方法の製造過程における断面構造を示し
た断面図。FIG. 6 is a sectional view showing a sectional structure in a manufacturing process of a method of manufacturing an STI structure semiconductor device according to a second embodiment of the present invention.
【図７】従来のＳＴＩ構造半導体装置の断面構造を示し
た断面図。FIG. 7 is a sectional view showing a sectional structure of a conventional STI structure semiconductor device.
【図８】従来のＳＴＩ構造半導体装置の製造方法の製造
過程における断面構造を示した断面図。FIG. 8 is a cross-sectional view showing a cross-sectional structure in a manufacturing process of a conventional method of manufacturing an STI semiconductor device.
【図９】図７中の線分ＹＹ’に沿った不純物濃度を示し
たグラフ。FIG. 9 is a graph showing an impurity concentration along a line YY ′ in FIG. 7;
【図１０】図７に示した従来のＳＴＩ構造半導体装置の
平面図。FIG. 10 is a plan view of the conventional STI structure semiconductor device shown in FIG. 7;
【図１１】図１０中の切断線ＺＺ’に沿った切断面のＳ
ＴＩ構造素子分離領域近傍の構造を示した断面図。FIG. 11 is a cross-sectional view taken along line ZZ ′ in FIG. 10;
FIG. 2 is a cross-sectional view showing a structure near a TI structure element isolation region.
１０１，２０１，３０１ シリコン基板 １０２，２０２，３０２ シリコン酸化膜 １０３，２０３，３０３ 不純物添加多結晶シリコン膜 １０４，２０４，３０４ シリコン酸化膜 １０５，２０５，３０５ シリコン酸化膜 １０６，２０６，３０６ シリコン酸化膜 １０７，２０７，３０７ シリコン酸化膜 １０８，２０８，３０８ 不純物添加多結晶シリコン膜 １０９，２０９，３０９ ＯＮＯ膜 １１０，２１０，３１０ 不純物添加多結晶シリコン膜 １１１，２１１，３１１ タングステンシリサイド膜 １１２，２１２，３１２ シリコン酸化膜 ３１３ 多結晶シリコン膜の残存部 101, 201, 301 Silicon substrate 102, 202, 302 Silicon oxide film 103, 203, 303 Doped polycrystalline silicon film 104, 204, 304 Silicon oxide film 105, 205, 305 Silicon oxide film 106, 206, 306 Silicon oxide film 107, 207, 307 Silicon oxide film 108, 208, 308 Impurity-added polycrystalline silicon film 109, 209, 309 ONO film 110, 210, 310 Impurity-added polycrystalline silicon film 111, 211, 311 Tungsten silicide film 112, 212, 312 Silicon oxide film 313 Remaining portion of polycrystalline silicon film
Claims (4)
膜と、 前記ゲート絶縁酸化膜上に堆積され、前記半導体基板に
近い側ほど不純物濃度が高くなるような濃度勾配を有す
る不純物添加シリコン膜を加工することにより形成され
たゲートと、 前記不純物添加シリコン膜、前記ゲート絶縁酸化膜及び
前記半導体基板に形成された溝の底面及び側面を酸化す
ることにより、不純物濃度が高い部分ほど厚く形成され
た第１のシリコン酸化膜と、 前記第１のシリコン酸化膜と一体化して前記溝を埋める
ように堆積された第２のシリコン酸化膜を加工すること
により形成されたＳＴＩ（Shallow Trench Isolation）
構造素子分離領域と、を備えていることを特徴とする半
導体装置。A gate insulating oxide film deposited on a semiconductor substrate; and an impurity-doped silicon film deposited on the gate insulating oxide film and having a concentration gradient such that an impurity concentration is higher on a side closer to the semiconductor substrate. By oxidizing the bottoms and side surfaces of the gate formed by processing and the trenches formed in the impurity-added silicon film, the gate insulating oxide film, and the semiconductor substrate, a portion having a higher impurity concentration is formed thicker. STI (Shallow Trench Isolation) formed by processing a first silicon oxide film and a second silicon oxide film integrated with the first silicon oxide film and deposited so as to fill the trench.
And a structural element isolation region.
と、 前記第１のシリコン酸化膜上に堆積され、前記半導体基
板に近い側ほど不純物濃度が高くなるような濃度勾配を
有し、所定パターンに加工された第１の不純物添加多結
晶シリコン膜と、 前記第１の不純物添加多結晶シリコン膜、前記第１のシ
リコン酸化膜及び前記半導体基板に形成された溝の底面
及び側面を酸化することにより、不純物濃度が高い部分
ほど厚く形成された形成された第２のシリコン酸化膜
と、 前記第２のシリコン酸化膜と一体化して前記溝内部及び
溝上の部分を埋めるように形成されたＳＴＩ構造素子分
離領域である第３のシリコン酸化膜と、 前記第１の不純物添加多結晶シリコン膜及び前記第３の
シリコン酸化膜上に堆積され、所定パターンに加工され
た第２の不純物添加多結晶シリコン膜と、 前記第２の不純物添加多結晶シリコン膜上に堆積され、
所定パターンに加工されたＯＮＯ（Oxide-Nitride-Oxid
e）膜と、 前記ＯＮＯ膜上に堆積され、所定パターンに加工された
第３の不純物添加多結晶シリコン膜と、 前記第３の不純物添加多結晶シリコン膜上に堆積され、
所定パターンに加工された金属シリサイド膜と、 前記金属シリサイド膜上に堆積され、所定パターンに加
工された第４のシリコン酸化膜と、 前記第４のシリコン酸化膜上に形成された第５のシリコ
ン酸化膜と、を備えていることを特徴とする半導体装
置。2. A semiconductor substrate, a first silicon oxide film deposited on the semiconductor substrate, and an impurity concentration deposited on the first silicon oxide film, the impurity concentration being higher on a side closer to the semiconductor substrate. A first impurity-added polycrystalline silicon film having a predetermined concentration gradient and processed into a predetermined pattern; and a first impurity-added polycrystalline silicon film, a first silicon oxide film, and a semiconductor substrate. A second silicon oxide film formed by oxidizing a bottom surface and a side surface of the groove to have a higher impurity concentration in a portion having a higher impurity concentration; and a portion integrated with the second silicon oxide film and in the groove and on the groove A third silicon oxide film which is an STI structure element isolation region formed so as to fill the first impurity doped polycrystalline silicon film and the third silicon oxide film, A second doped polycrystalline silicon film is processed into a pattern, it is deposited on the second doped polycrystalline silicon film,
ONO processed into a predetermined pattern (Oxide-Nitride-Oxid
e) a film, a third doped polycrystalline silicon film deposited on the ONO film and processed into a predetermined pattern, and deposited on the third doped polycrystalline silicon film;
A metal silicide film processed into a predetermined pattern; a fourth silicon oxide film deposited on the metal silicide film and processed into a predetermined pattern; and a fifth silicon formed on the fourth silicon oxide film. A semiconductor device comprising: an oxide film.
る第１の工程と、 前記ゲート絶縁酸化膜上にシリコン膜を堆積する第２の
工程と、 前記シリコン膜、前記ゲート絶縁酸化膜及び前記半導体
基板に溝を形成する第３の工程と、 前記溝の底面中央部への垂線に対し所定の角度で、イオ
ン注入法により前記溝の側面に不純物を注入する第４の
工程と、 前記溝の底面及び側面を酸化することにより、不純物濃
度が高い部分ほど厚い第１のシリコン酸化膜を形成する
第５の工程と、 前記第１のシリコン酸化膜と一体化して前記溝を埋める
ように堆積した第２のシリコン酸化膜を加工してＳＴＩ
構造素子分離領域を形成する第６の工程と、 前記不純物が注入された前記シリコン膜を加工してゲー
トを形成する第７の工程と、を備えていることを特徴と
する半導体装置の製造方法。3. A first step of depositing a gate insulating oxide film on a semiconductor substrate; a second step of depositing a silicon film on the gate insulating oxide film; A third step of forming a groove in the semiconductor substrate, a fourth step of implanting an impurity into a side surface of the groove by an ion implantation method at a predetermined angle with respect to a perpendicular to a center of a bottom of the groove, A fifth step of oxidizing the bottom and side surfaces of the groove to form a thicker first silicon oxide film in a portion having a higher impurity concentration, and filling the groove by integrating with the first silicon oxide film. The deposited second silicon oxide film is processed to form an STI
A method of manufacturing a semiconductor device, comprising: a sixth step of forming a structural element isolation region; and a seventh step of forming a gate by processing the silicon film into which the impurity has been implanted. .
る第１の工程と、 前記ゲート絶縁酸化膜上に、前記半導体基板に近い側ほ
ど不純物濃度が高くなるような濃度勾配を有する不純物
添加シリコン膜を堆積する第２の工程と、 前記不純物添加シリコン膜、前記ゲート絶縁酸化膜及び
前記半導体基板に溝を形成し、前記溝の底面及び側面を
酸化することにより、不純物濃度が高い部分ほど厚い第
１のシリコン酸化膜を形成する第３の工程と、 前記第１のシリコン酸化膜と一体化して前記溝を埋める
ように堆積した第２のシリコン酸化膜を加工してＳＴＩ
構造素子分離領域を形成する第４の工程と、 前記不純物添加シリコン膜を加工してゲートを形成する
第５の工程と、を備えていることを特徴とする半導体装
置の製造方法。4. A first step of depositing a gate insulating oxide film on a semiconductor substrate, and adding an impurity having a concentration gradient on the gate insulating oxide film such that an impurity concentration is higher on a side closer to the semiconductor substrate. A second step of depositing a silicon film; forming a groove in the impurity-added silicon film, the gate insulating oxide film, and the semiconductor substrate, and oxidizing a bottom surface and side surfaces of the groove, so that a portion having a higher impurity concentration is formed. A third step of forming a thick first silicon oxide film; and processing a second silicon oxide film integrated with the first silicon oxide film and deposited so as to fill the trench, thereby forming an STI.
A method of manufacturing a semiconductor device, comprising: a fourth step of forming a structural element isolation region; and a fifth step of processing the impurity-doped silicon film to form a gate.
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|---|---|---|---|
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Cited By (1)
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|---|---|---|---|---|
| JP2006140521A (en) * | 2006-01-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | Manufacturing method for semiconductor device |
-
1999
- 1999-08-16 JP JP22995999A patent/JP4014763B2/en not_active Expired - Fee Related
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