JP4014648B2 - デジタル制御切換モード電圧変換器 - Google Patents

Description

本発明は、入力電圧を出力電圧に変換する目的のスイッチング手段を有する変換手段と、前記スイッチング手段のデューテイサイクルを、個別の値を有するステップで制御する制御手段とを具えるデジタル制御切換モード電圧変換器に関するものである。
このような電圧変換器は、ドイツ連邦共和国特許第2746578号明細書に記載されており、既知である。この電圧変換器では、スイッチのデューテイサイクル（すなわち、スイッチを閉じている時間を、スイッチを閉じている時間とスイッチを開いている時間との合計で割った値）のステップ制御により得られる。例えば、出力電圧を高める必要がある場合には、デューテイサイクルがステップで高められる。
この既知の電圧変換器には、出力電圧の精度、すなわち、電圧分解能が電圧変換器の時間分解能と相関関係に有り、この時間分解能が、個別のステップで適合しうるデューテイサイクルにより規定されるという点で、この精度が制限されているという欠点がある。
この既知の電圧変換器では、個別のステップのステップ寸法を所定の割合だけ減少させることにより、電圧分解能を改善しうる。この場合、出力電圧の同様な電圧範囲を得るには、個別のステップの個数を同じ割合だけ増大させる必要がある。このことは、出力電圧が可能な最小値である場合にそうであるように、スイッチのデューテイサイクルが最小である場合に、デューテイサイクルの値が上述した割合だけ減少されるということを意味する。しかし、出力電圧の可能な最大値で生じるデューテイサイクルの最大値は変化しない。従って、デューテイサイクルの最大値とデューテイサイクルの最小値との間の比が上述した割合だけ増大する（可能性がある）。（デューテイサイクルの最小値中）スイッチが閉じている最短時間が、必要とするシステムクロックの最大周期を表す。この最大周期がシステムクロックの最小のシステムクロック周波数に相当する。個別のステップのステップ寸法を減少させることにより（或いは、時間分解能を高めることにより）時間分解能を改善しようとすると、最小のシステムクロック周波数がこの所定の割合だけ増大すること明らかである。
上述した解決策は不利である。その理由は、電圧分解能を充分高くしうるようにするためには、この目的に要する電気回路が極めて複雑となり、多くの電力を消費し、実施不可能さえにもなる程度に、必要とする最大システムクロック周波数が高くなるおそれがある為である。これに対する解決策は、スイッチのスイッチング周期、すなわちスイッチが閉じている時間とスイッチが開いている時間との合計を、デューテイサイクルを変えることなく増大させることである。この場合、これに比例して、最小システムクロック周波数が減少するおそれがある。換言すれば、最小システムクロック周波数は最小スイッチング周波数（スイッチのスイッチング周期の逆数）に正比例する。
しかし、上述した解決策には他の欠点がある。切換モード電圧変換器は一般に、コイルを有する。従って、所定のデューテイサイクルに対する電圧変換器のエネルギー損失はコイルの自己インダクタンスに反比例し、且つスイッチング周波数に反比例する。自己インダクタンスはコイルの寸法の点で任意に大きくできない為、スイッチング周波数が減少した場合、電圧変換器の効率が低くなる。
要するに、時間分解能を高めることにより電圧変換器の電圧分解能を高めるには、一方では最小システムクロック周波数により、他方では最大システムクロック周波数により課せられる制限を受ける。
更に、一般に存在する平滑キャパシタのキャパシタンスを、スイッチング周波数が減少するにつれて高くする必要があることに注意すべきである。その結果、平滑キャパシタの寸法を不所望に増大させる。
本発明の目的は、上述した欠点を最少にしたデジタル制御切換モード電圧変換器を提供せんとするにある。
この目的のために、本発明は、
入力電圧を出力電圧に変換する目的のスイッチング手段を有する変換手段と、前記スイッチング手段のデューテイサイクルを、個別の値を有するステップで制御する制御手段とを具えるデジタル制御切換モード電圧変換器であって、
前記制御手段が、デューテイサイクルの平均値が目標とするデューテイサイクルに相当するようにデューテイサイクルを少なくとも２つの個別の値間で連続的に切換える切換手段を具え、
前記切換手段が、デューテイサイクルの２つの個別の値を連続的に切換えるスイッチング時間間の比に対応する少なくとも１つのスイッチングパターンを記憶するメモリ手段を具えているデジタル制御切換モード電圧変換器において、
T _dc が目標とするデューテイサイクルを表し、Ｓがデューテイサイクルの２つの個別の値間の差を表し、ENTIERがオペランドの整数を規定する演算子であるものとした場合に、式
N _A ＝T _dc −｛Ｓ・ENTIER（T _dc ／Ｓ）｝
を満足する数値N _A がメモリ手段のアドレスに相当するようにしたことを特徴とする。
出力電圧の所望値、すなわち、目標とする出力電圧は、目標とするデューテイサイクルに対応する。デジタル制御切換モード電圧変換器では、デューテイサイクルをステップで制御しうる為、デューテイサイクルの結果値は目標とするデューテイサイクルに正確に対応しない。本発明は、デューテイサイクルを２つの個別の値間で連続的に切換え、その結果デューテイサイクルの平均値が目標とするデューテイサイクルに等しくなるように、出力電圧が２つの値間で連続的に変化するようにすることにより、出力電圧の平均値が目標とする出力電圧に等しくなるという事実の認識を基に成したものである。出力電圧の変化は、コイル及び／又は平滑キャパシタのような電圧変換器に存在する素子の設計を適切にした場合に、これら素子のフィルタ作用により排除される。従って、出力電圧を目標とする出力電圧にほぼ等しくすることが達成される。
目標とするデューテイサイクルにより、メモリ手段のアドレスを選択する数値が決定される。選択したアドレスに対応するスイッチングパターン又はビットパターンはメモリ手段から読出され、周期的な時間の表に応じて切換手段に伝達される。
本発明は更に、デジタル制御切換モード電圧変換器により入力電圧を出力電圧に変換する電圧変換方法であって、スイッチング手段を用いて、入力電圧を出力電圧に変換し、制御手段を用いて、スイッチング手段のデューテイサイクルを、個別の値を有するステップで制御する電圧変換方法に関するものである。
本発明によるこの方法では、デューテイサイクルの平均値が目標とするデューテイサイクルに相当するようにデューテイサイクルを少なくとも２つの個別の値間で連続的に切換えることを特徴とする。
次に、添付図面を参照して本発明を詳細に説明する。
添付図面で、同様な部分又は素子に同じ符号を付してある。
図１は、本発明によるデジタル制御切換モード電圧変換器の基本線図を示す。この電圧変換器は、入力電圧u_iを出力電圧u_oに変換する目的のスイッチング手段ＳＭを有する変換手段ＣＭＳを具えている。電圧変換器の入力端子ＩＰに現れる入力電圧u_iは電圧供給手段、例えば、電圧源U_Sにより供給される。この電圧源U_Sは入力端子ＩＰと接地端子０との間に結合されている。電圧変換器の出力端子ＯＰに現れる出力電圧u_oは、この出力端子ＯＰと接地端子０との間に結合された負荷Z_Lに供給される。電圧変換器は更に、個別の値D_c1，D_c2を有するステップでスイッチング手段ＳＭのデューテイサイクルを制御する制御手段ＣＭを有している。この制御手段ＣＭは、デューテイサイクルの平均値が目標とするデューテイサイクルに一致するように２つの個別の値D_c1，D_c2間の切換えを連続的に行う切換手段ＳＯを有する。スイッチング手段ＳＭのスイッチング時間に関する必要情報はメモリ手段ＭＭ内に記憶されている。
図２，３及び４は、本発明による電圧変換器に用いうる変換手段ＣＭＳの既知の回路トポロジーを示す。これらのトポロジーでは、Ｔ型回路網がコイルＬと、ダイオードＤと、スイッチＳＷとして構成したスイッチング手段ＳＭとを以て構成されている。このＴ型回路網は入力端子ＩＰ、出力端子ＯＰ及び接地端子０間に配置されている。出力端子ＯＰ及び接地端子０間には平滑キャパシタＣが配置されている。図２のブースト電圧変換器では、入力端子ＩＰがコイルＬに結合され、出力端子ＯＰがダイオードＤの電極に結合され、スイッチＳＷがＴ型回路網の垂直分岐を構成し、この垂直分岐が接地端子０に結合されている。図３の反転電圧変換器では、入力端子ＩＰがスイッチＳＷに結合され、出力端子ＯＰがダイオードＤの電極に結合され、コイルＬがＴ型回路網の垂直分岐を構成している。図４のバック電圧変換器では、入力端子ＩＰがスイッチＳＷに結合され、出力端子ＯＰがコイルＬに結合され、ダイオードＤがＴ型回路網の垂直分岐を構成している。
図５はデジタル制御電圧変換器の動作を説明するための幾つかの線図（Ｉ，II，III）を示す。線図ＩはスイッチＳＷのスイッチングパターンを示し、ここでT_SはスイッチＳＷのスイッチング周期であり、t₁はスイッチＳＷが閉成している時間を示す。スイッチＳＷのデューテイサイクルの第１の個別の値D_c1はt₁／T_Sに等しい。線図IIは、線図Iに類似して、デューテイサイクルの第２の個別の値D_c2を示し、この値はt₂／T_Sに等しい。このことは、t₂＝t₁＋Δtを意味する。ここに、Δtは可能な最も短い時間ステップである。線図IIIは、目標とするデューテイサイクルが目標時間t_tgとスイッチング周期との商に等しい目標とするスイッチングパターンの一例を示す。目標時間t_tgとt₁との間の差をΔtgで示す。ΔtgはΔtの整数倍でない（又はΔtに等しくない）為、この目標とするデューテイサイクルは実現できない。しかし、２つのスイッチングパターンＩ，II間で連続的に切換えを行うことにより、平均のデューテイサイクルが目標とするデューテイサイクルに等しいスイッチングパターン（図５には図示せず）を実現できる。
図６は、本発明によるデジタル制御電圧変換器に用いるメモリＭＭの一例を示す。一例として、電圧分解能を１０倍に改善する必要があるものとする。このことは、デューテイサイクルの９つの仮想中間値が必要であり、これらの中間値はデューテイサイクルの２つの順次の個別の値間にあることを意味する。これらの９つの中間値はメモリＭＭ内にスイッチングパターンＳＰとして記憶されている。目標とするデューテイサイクルT_dcから数値N_Aが取出される。この数値N_AはスイッチングパターンＳＰを選択するためのメモリＭＭのアドレスＡＤＲを指示するものである。選択されるスイッチングパターンＳＰは０と１とから成る。これらビットはメモリＭＭの出力端ＭＯに周期的に現れ、この出力端は切換手段ＳＯに結合されている。ポインターＰは、選択されたスイッチングパターンのどのビットがメモリＭＭの出力端ＭＯに現れるようにするかを決定する。例えば、ポインターの位置は、図６に示すように、ビット毎に左から右に進行させ、その後最も右側の位置から最も左側の位置に戻し、その後再びビット毎に左から右に進行させるようにすることができる。数値N_Aは次式を満足する。
N_A＝T_dc−｛Ｓ・ENTIER（T_dc／Ｓ）｝ 〔１〕
ここに、Ｓは、デューテイサイクルの２つの個別の値D_c1，D_c2間の差を表し、ENTIERはオペランドの整数を規定する演算子である。例えば、ENTIER（3.73）＝３である。
次に、本発明の動作を特定の３例を以て説明する。
例１：
例えば、T_S＝５０μ秒；t₁＝１０μ秒；t₂＝２０μ秒；Δt＝１０μ秒であるものと仮定する。これにより、Ｓ＝Δt／T_S＝0.2となる。更に、D_c1＝t₁／T_S＝0.2；D_c2＝t₂／T_S＝0.4であるものと仮定する。更に、Δtg＝５μ秒であると仮定すると、これからt_tg＝t₁＋Δtg＝１５μ秒及びT_dc＝t_tg／T_S＝１５μ秒／５０μ秒＝0.3が得られる。従って、目標とするデューテイサイクルT_dcは２つの個別の値D_c1及びD_c2間の中央に正確に位置する。このことは、スイッチング手段ＳＭのデューテイサイクルは時間の５０％の間デューテイサイクルD_c1により、時間の残りの５０％の間デューテイサイクルD_c2により決定されるということを意味する。この場合、数値N_AはアドレスＡＤＲ５を指定する必要がある。実際、アドレスＡＤＲ５に対応するスイッチングパターンＳＰのビットは５０％に対し論理値１及び５０％に対し論理値０から成っている。この場合、論理値０が切換手段ＳＯを用いてデューテイサイクルD_c1の切換えを行う。同様に、論理値１がデューテイサイクルD_c2の切換えを行う。数値N_Aの値は式〔１〕により計算され、
N_A＝0.3−0.2・｛ENTIER（0.3／0.2）｝＝0.3−0.2・１＝0.1
となる。
例２：
例えば、T_S＝５０μ秒；t₁＝１０μ秒；t₂＝２０μ秒；Δt＝１０μ秒であるものと仮定する。これにより、Ｓ＝Δt／T_S＝0.2となる。更に、D_c1＝t₁／T_S＝0.2；D_c2＝t₂／T_S＝0.4であるものと仮定する。更に、Δtg＝３μ秒であると仮定すると、これからt_tg＝t₁＋Δtg＝１３μ秒及びT_dc＝t_tg／T_S＝１３μ秒／５０μ秒＝0.26が得られる。従って、目標とするデューテイサイクルT_dcは２つの個別の値D_c1及びD_c2間に位置する。この場合、目標とするデューテイサイクルT_dcは、式
T_dc＝0.7・D_c1＋0.3・D_c2 （0.7・0.2＋0.3・0.4＝0.26）
が満足されるように、個別の値D_c2に対するよりも個別の値D_c1に近付いて位置する。この場合、数値N_AはアドレスＡＤＲ３を指定する必要がある。実際、アドレスＡＤＲ３に対応するスイッチングパターンＳＰのビットは、その７０％に対し論理値０及び３０％に対し論理値１から成っている。数値N_Aの値は式〔１〕により計算され、
N_A＝0.26−0.2・｛ENTIER（0.26／0.2）｝＝0.26−0.2・１＝0.06
となる。
例３：
例えば、T_S＝５０μ秒；t₁＝１０μ秒；t₂＝２０μ秒；Δt＝１０μ秒であるものと仮定する。従って、Ｓ＝Δt／T_S＝0.2となる。更に、D_c1＝（３・t₁）／T_S＝0.6；D_c2＝（４・t₁）／T_S＝0.8であるものと仮定する。更に、t_tg＝４３μ秒；T_dc＝t_tg／T_S＝３３μ秒／５０μ秒＝0.66であると仮定する。従って、目標とするデューテイサイクルT_dcは２つの個別の値D_c1及びD_c2間に位置する。例２と同様に、
T_dc＝0.7・D_c1＋0.3・D_c2 （0.7・0.6＋0.3・0.8＝0.66）
が満足される。本例における目標とするデューテイサイクルT_dcは例２における場合と異なる値を有する。しかし、デューテイサイクルの個別の値D_c1及びD_c2に対する目標とするデューテイサイクルT_dcの相対位置は、例２のデューテイサイクルの個別の値D_c1及びD_c2に対する目標とするデューテイサイクルT_dcの相対位置に類似する。この場合も、数値N_AはアドレスＡＤＲ３を指定する必要がある。この場合も、数値N_Aの値は式〔１〕により計算され、
N_A＝0.66−0.2・｛ENTIER（0.66／0.2）｝＝0.66−0.2・３＝0.06
となる。このことは、数値N_Aが実際にアドレスＡＤＲ３を指定していることを示す。
或いはまた、全てのビットを反転させることができる。この場合、メモリＭＭの出力端ＭＯと切換手段ＳＯとの間にインバータを配置することにより、同じ結果が得られる。本発明を正しく動作させるためには、スイッチングパターンＳＰの各々が１及び０の正しい位置を表すようにすれば充分である。アドレスＡＤＲ３を有するスイッチングパターンＳＰは例えば、７つの論理値０が続く３つの論理値１の列を以て構成することもできる。しかし、出力電圧の変動又はリップルを最小にするには、論理値１及び０をできるだけ一様に配置するのが好ましい。
図６に示す例では、アドレスＳＤＲ６；７；８；９を有するスイッチングパターンＳＰが、アドレスＡＤＲ４；３；２；１を有するスイッチングパターンＳＰに対して反転されている。このことは、メモリの容量をほぼ半分にしうるということを意味する。その理由は、アドレスＡＤＲ６；７；８；９に対応するスイッチングパターンＳＰをアドレス４；３；２；１に対応するスイッチングパターンＳＰから取出しうる為である。
図７は、本発明に用いるメモリをアドレスする方法の一例を示す。この図７は、数値N_Aの値がメモリＭＭのアドレスＡＤＲにいかに対応するかを示している。これら数値は上述した３つの特定例に基づいている。式〔１〕からN_A＝０が明らかである場合には、このことは、目標とするデューテイサイクルT_dcがデューテイサイクルの個別の値に等しいということを意味する。この場合には、切換手段ＳＯを切換える必要がない。
【図面の簡単な説明】
図１は、本発明によるデジタル制御切換モード電圧変換器の基本回路図を示し、
図２は、通常のブースト電圧変換器の電気回路図を示し、
図３は、通常の反転電圧変換器の電気回路図を示し、
図４は、通常のバック（buck）電圧変換器の電気回路図を示し、
図５は、本発明による電圧変換器の動作を説明するための波形図を示し、
図６は、本発明によるデジタル制御電圧変換器に用いるメモリの基本線図を示し、
図７は、本発明に用いるメモリをアドレスする方法の一例を示す。

Claims (2)

1. 入力電圧を出力電圧に変換する目的のスイッチング手段を有する変換手段と、前記スイッチング手段のデューテイサイクルを、個別の値を有するステップで制御する制御手段とを具えるデジタル制御切換モード電圧変換器であって、
   前記制御手段が、デューテイサイクルの平均値が目標とするデューテイサイクルに相当するようにデューテイサイクルを少なくとも２つの個別の値間で連続的に切換える切換手段を具え、
   前記切換手段が、デューテイサイクルの２つの個別の値を連続的に切換えるスイッチング時間間の比に対応する少なくとも１つのスイッチングパターンを記憶するメモリ手段を具えているデジタル制御切換モード電圧変換器において、
   T _dc が目標とするデューテイサイクルを表し、Ｓがデューテイサイクルの２つの個別の値間の差を表し、ENTIERがオペランドの整数を規定する演算子であるものとした場合に、式
   N _A ＝T _dc −｛Ｓ・ENTIER（T _dc ／Ｓ）｝
   を満足する数値N _A がメモリ手段のアドレスに相当するようにしたことを特徴とするデジタル制御切換モード電圧変換器。
2. 請求の範囲１に記載のデジタル制御切換モード電圧変換器において、前記切換手段は、スイッチングパターンを受けるために、数値N_Aによりアドレスが選択されるメモリ手段の出力端に結合されていることを特徴とするデジタル制御切換モード電圧変換器。

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