JP3991350B2

JP3991350B2 - Switched capacitor circuit

Info

Publication number: JP3991350B2
Application number: JP2000057511A
Authority: JP
Inventors: 泰之川澄
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2000-03-02
Filing date: 2000-03-02
Publication date: 2007-10-17
Anticipated expiration: 2020-03-02
Also published as: JP2001251166A

Description

【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換器等のアナログＩＣ内で用いられるスイッチトキャパシタ回路に関し、特に実質的に消費電力と素子数を低減させることが可能なスイッチトキャパシタ回路に関する。
【０００２】
【従来の技術】
従来のスイッチトキャパシタ回路はサンプルホールド回路等に適用され、スイッチトキャパシタ回路は第１のフェーズで入力信号をホールドキャパシタにサンプリングし、第２のフェーズでその値をホールドすることにより、サンプルホールド回路を実現している。
【０００３】
図５はこのような従来のスイッチトキャパシタ回路の一例を示す構成ブロック図である。図５において１及び５は制御信号”φ１”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、２は制御信号”φ２”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、３はホールドキャパシタである容量、４は差動入力のトランスコンダクタンス・アンプ（以下、単にアンプと呼ぶ。）、１００は入力電圧、１０１は出力電圧である。
【０００４】
入力電圧１００はスイッチ回路１の入力端子に接続され、スイッチ回路１の出力端子は容量３の一端及びスイッチ回路２の入力端子にそれぞれ接続される。また、容量３の他端はアンプ４の反転入力端子及びスイッチ回路５の入力端子に接続され、アンプ４の非反転入力端子は接地される。
【０００５】
アンプ４の出力端子は出力電圧１０１を出力すると共にスイッチ回路２及び５の出力端子にそれぞれ接続される。
【０００６】
さらに、制御信号”φ１”がスイッチ回路１及び５の制御入力端子にそれぞれ接続され、制御信号”φ２”がスイッチ回路２の制御入力端子にそれぞれ接続される。
【０００７】
ここで、図５に示す従来例の動作を図６を用いて説明する。図６は図５に示す従来例の動作を説明するタイミング図である。図６中（ａ）及び（ｂ）は制御信号”φ１”及び制御信号”φ２”の制御波形を示し、図６中（ｃ）はスイッチトキャパシタ回路の状態を示している。
【０００８】
図６中”ＰＨ０１”に示す期間では制御信号”φ１”によりスイッチ回路１，及び５が”ＯＮ”になり、制御信号”φ２”によりスイッチ回路２が”ＯＦＦ”になる。
【０００９】
図６中”ＲＳ０１”に示す状態では入力電圧１００は容量３に印加されて電荷が容量３に充電される（サンプリング動作）と共に、アンプ７は反転入力端子と出力端子が接続されて電圧フォロワになりリセットされる。
【００１０】
このリセット動作はメモリ効果の抑圧、アンプ４のオフセットのキャンセル及び容量３の充電基準電位の決定等のためにスッチトキャパシタ回路では必須の動作となる。
【００１１】
ここで、メモリ効果とはスイッチトキャパシタ回路の入力端子及び出力端子に直前の状態に依存する電荷が蓄積される現象であり様々な誤差の要因となるものである。
【００１２】
図６中”ＰＨ０２”に示す期間では制御信号”φ１”によりスイッチ回路１及び５が”ＯＦＦ”になり、制御信号”φ２”によりスイッチ回路２が”ＯＮ”になる。
【００１３】
このため、図６中”ＨＤ０１”に示す状態では出力電圧１０１には容量３に充電されている入力電圧１００と等しい電圧が出力（ホールド動作）される。
【００１４】
また、図６中”ＰＨ０１”，”ＰＨ０２”，”ＰＨ０３”及び”ＰＨ０４”に示す各期間の間には期間の間の遷移の過程で容量３に充電された電荷が漏れないように制御信号”φ１”及び制御信号”φ２”が共に”ローレベル”になる、言い換えれば、全てのスイッチ回路が一旦”ＯＦＦ”になる図６中”ＴＲ０１”，”ＴＲ０２”，”ＴＲ０３”及び”ＴＲ０４”に示す遷移期間が設けられている。
【００１５】
この結果、図６中”ＰＨ０１”等の第１のフェーズで入力電圧により容量３に電荷が充電され、図６中”ＰＨ０２”等の第２のフェーズで容量３に充電された電圧が出力されてサンプルホールド回路を実現することが可能になる。
【００１６】
【発明が解決しようとする課題】
しかし、図５に示す従来例では図６中”ＲＳ０１”や”ＲＳ０２”等のリセット動作の状態ではアンプ７は信号処理の動作を行わず待機状態であり、１／２周期の動作が効率よく利用されていないと言った問題点があった。
【００１７】
また、メモリ効果の抑制に限ればリセット動作自体は比較的短い時間で出来るにもかかわらず、アンプ７のオフセットキャンセルや容量３の充電基準電位の決定等に１／２周期の時間を費やしていると言った問題点があった。
従って本発明が解決しようとする課題は、リセット動作を短時間に行い実質的に消費電力と素子数を低減させることが可能なスイッチトキャパシタ回路を実現することにある。
【００１８】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
スイッチトキャパシタ回路において、
容量と、トランスコンダクタンス・アンプと、オン時に入力電圧を前記容量に印加する第１のスイッチ手段と、オン時に前記容量の充電された電圧を前記トランスコンダクタンス・アンプの反転入力端子と出力端子との間に印加する第２のスイッチ手段と、オン時に前記トランスコンダクタンス・アンプの差動入力端子及び出力端子を接地する第３のスイッチ手段とを備え、前記第１及び第２のスイッチ手段を交互にオン／オフさせると共に前記第１及び第２のスイッチ手段が共にオフの期間に前記第３のスイッチ手段をオンにすることにより、リセット動作を短時間に行い実質的に消費電力と素子数を低減させることが可能になる。
【００２１】
請求項２記載の発明は、
スイッチトキャパシタ回路において、
第１及び第２の容量と、トランスコンダクタンス・アンプと、オン時に入力電圧を前記第１の容量に印加すると共に前記第２の容量の充電された電圧を前記トランスコンダクタンス・アンプの反転入力端子と出力端子との間に印加して第２の出力電圧を出力させる第１のスイッチ手段と、オン時に前記第１の容量の充電された電圧を前記トランスコンダクタンス・アンプの反転入力端子と出力端子との間に印加して第１の出力電圧を出力させると共に入力電圧を前記第２の容量に印加する第２のスイッチ手段と、オン時に前記トランスコンダクタンス・アンプの差動入力端子及び出力端子を接地する第３のスイッチ手段とを備え、前記第１及び第２のスイッチ手段を交互にオン／オフさせると共に前記第１及び第２のスイッチ手段が共にオフの期間に前記第３のスイッチ手段をオンにすることにより、リセット動作を短時間に行い実質的に消費電力と素子数を低減させることが可能になる。
【００２２】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るスイッチトキャパシタ回路の一実施例を示す構成ブロック図である。図１において”φ１”、”φ２”、１〜４は図５と同一符号を付してあり、６は制御信号”φ１”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、７は制御信号”φ２”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、８及び９は制御信号”φ３”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１００ａは入力電圧、１０２は出力電圧である。
【００２３】
また、スイッチ回路１及び６はスイッチ手段５０を、スイッチ回路２及び７はスイッチ手段５１を、スイッチ回路８及び９はスイッチ手段５２をそれぞれ構成している。
【００２４】
入力電圧１００ａはスイッチ回路１の入力端子に接続され、スイッチ回路１の出力端子は容量３の一端及びスイッチ回路２の入力端子にそれぞれ接続される。また、スイッチ回路６の入力端子は接地され、スイッチ回路６の出力端子は容量３の他端及びスイッチ回路７の入力端子にそれぞれ接続される。
【００２５】
スイッチ回路７の出力端子はスイッチ回路８の一端及びアンプ４の反転入力端子にそれぞれ接続され、スイッチ回路８の他端はアンプ４の非反転入力端子に接続されると共に接地される。
【００２６】
アンプ４の出力端子は出力電圧１０２を出力すると共にスイッチ回路２の出力端子及びスイッチ回路９の一端にそれぞれ接続される。また、スイッチ回路９の他端は接地される。
【００２７】
さらに、制御信号”φ１”がスイッチ回路１及び６の制御入力端子にそれぞれ接続され、制御信号”φ２”がスイッチ回路２及び７の制御入力端子にそれぞれ接続され、制御信号”φ３”がスイッチ回路８及び９の制御入力端子にそれぞれ接続される。
【００２８】
ここで、図１に示す実施例の動作を図２を用いて説明する。図２は図１に示す実施例の動作を説明するタイミング図である。図２中（ａ）、（ｂ）及び（ｃ）は制御信号”φ１”、制御信号”φ２”及び制御信号”φ３”の制御波形を示し、図２中（ｄ）はスイッチトキャパシタ回路の状態を示している。
【００２９】
図２中”ＰＨ１１”に示す期間では制御信号”φ１”によりスイッチ回路１及び６が”ＯＮ”になり、制御信号”φ２”によりスイッチ回路２及び７が”ＯＦＦ”になる。
【００３０】
そして、前述のように図２中”ＰＨ１１”に示す期間の前後に存在する遷移期間において制御信号”φ３”によりスイッチ回路８及び９が”ＯＮ”になる。すなわち、図２中”ＲＳ１１”、”ＲＳ１２”、”ＲＳ１３”及び”ＲＳ１４”等に示す期間においてアンプ７は入力及び出力が接地電位に短絡されてリセットされる。
【００３１】
一方、図２中”ＯＴ１１”に示す状態では入力電圧１００ａは容量３に印加されて電荷が容量３に充電（サンプリング動作）されるものの、アンプ４はスイッチ回路２，７，８及び９が”ＯＦＦ”であるので何ら動作はしないことになる。
【００３２】
そして、図２中”ＰＨ１２”に示す期間では制御信号”φ１”によりスイッチ回路１及び６が”ＯＦＦ”になり、制御信号”φ２”によりスイッチ回路２及び７が”ＯＮ”になる。
【００３３】
但し、前述のように図２中”ＰＨ１２”に示す期間の直前に存在する図２中”ＲＳ１２”に示す遷移期間において制御信号”φ３”によりスイッチ回路８及び９”ＯＮ”になり、アンプ４入力及び出力が接地電位に短絡されてリセットされる。
【００３４】
図２中”ＨＤ１１”に示す状態では出力電圧１０２には容量３に充電されている入力電圧１００ａと等しい電圧が出力（ホールド動作）される。
【００３５】
すなわち、制御信号”φ３”により遷移期間中にリセット動作を行うことにより従来リセット動作に用いられていた図２中”ＯＴ１１”及び”ＯＴ１２”に示す１／２周期に相当する期間においてアンプ７を他の動作に用いることが可能になる。
【００３６】
図３は図１に示すスイッチトキャパシタ回路を用いて１入力をインターリーブさせて２出力を得ることが可能なサンプルホールド回路の一例を示す構成ブロック図である。
【００３７】
図３において”φ１”，”φ２”，”φ３”，１〜４，６〜９及び５２は図１と同一符号を付してあり、１１，１２及び１６は制御信号”φ２”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１４，１５及び１７は制御信号”φ１”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１３はホールドキャパシタである容量、１００ｂは１入力の入力電圧、１０３ａ及び１０３ｂは２出力である出力電圧である。
【００３８】
また、スイッチ回路１，６，１４，１５及び１７はスイッチ手段５３を、スイッチ回路２，７，１１，１２及び１６はスイッチ手段５４をそれぞれ構成している。
【００３９】
入力電圧１００ｂはスイッチ回路１及び１１の入力端子に接続され、スイッチ回路１の出力端子は容量３の一端及びスイッチ回路２の入力端子にそれぞれ接続される。また、スイッチ回路６の入力端子は接地され、スイッチ回路６の出力端子は容量３の他端及びスイッチ回路７の入力端子にそれぞれ接続される。
【００４０】
一方、スイッチ回路１１の出力端子は容量１３の一端及びスイッチ回路１４の入力端子にそれぞれ接続される。また、スイッチ回路１２の入力端子は接地され、スイッチ回路１２の出力端子は容量１３の他端及びスイッチ回路１５の入力端子にそれぞれ接続される。
【００４１】
スイッチ回路７の出力端子はスイッチ回路８の一端、アンプ４の反転入力端子及びスイッチ回路１５の出力端子にそれぞれ接続され、スイッチ回路８の他端はアンプ４の非反転入力端子に接続されると共に接地される。
【００４２】
アンプ４の出力端子はスイッチ回路２及び１４の出力端子、スイッチ回路９の一端、スイッチ回路１６及び１７の入力端子にそれぞれ接続され、スイッチ回路１６及び１７の出力端子からは出力電圧１０３ａ及び１０３ｂがそれぞれ出力される。また、スイッチ回路９の他端は接地される。
【００４３】
さらに、制御信号”φ１”がスイッチ回路１，６，１４，１５及び１７の制御入力端子にそれぞれ接続され、制御信号”φ２”がスイッチ回路２，７，１１，１２及び１６の制御入力端子にそれぞれ接続され、制御信号”φ３”がスイッチ回路８及び９の制御入力端子にそれぞれ接続される。
【００４４】
ここで、図３に示す実施例の動作を前述の図２を用いて説明する。図２中”ＰＨ１１”に示す期間では、図２中”ＲＳ１１”に示すリセット動作の後に、制御信号”φ１”によりスイッチ回路１，６，１４，１５及び１７が”ＯＮ”になり、制御信号”φ２”によりスイッチ回路２，７，１１，１２及び１６が”ＯＦＦ”になる。
【００４５】
このため、入力電圧１００ｂは容量３に印加され電荷が容量３に充電（サンプリング動作）されると共に出力電圧１０３ｂには容量１３に充電されている入力電圧１００ｂと等しい電圧が出力（ホールド動作）される。
【００４６】
次に、図２中”ＰＨ１２”に示す期間では、図２中”ＲＳ１２”に示すリセット動作の後に、制御信号”φ１”によりスイッチ回路１，６，１４，１５及び１７が”ＯＦＦ”になり、制御信号”φ２”によりスイッチ回路２，７，１１，１２及び１６が”ＯＮ”になる。
【００４７】
このため、入力電圧１００ｂは容量１３に印加され電荷が容量１３に充電（サンプリング動作）されると共に出力電圧１０３ａには容量３に充電されている入力電圧１００ｂと等しい電圧が出力（ホールド動作）される。
【００４８】
この結果、制御信号”φ３”により遷移期間中にリセット動作を行うことにより、従来ではリセット動作にのみ用いられていた図２中”ＯＴ１１”及び”ＯＴ１２”等に示す期間であってもアンプ４をホールド動作させることが可能になる。
【００４９】
一方、図４は図３と同様の動作を実現するサンプルホールド回路を従来例を用いて構成した場合の構成ブロック図であり、図４において”φ１”，”φ２”，１〜５は図５と同一符号を付してあり、１１，１８及び２０は制御信号”φ２”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１４及び２１は制御信号”φ１”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１３はホールドキャパシタである容量、１９は第２のアンプ、１００ｃは１入力の入力電圧、１０４ａ及び１０４ｂは２出力である出力電圧である。
【００５０】
入力電圧１００ｃはスイッチ回路１及び１１の入力端子に接続され、スイッチ回路１の出力端子は容量３の一端及びスイッチ回路２の入力端子にそれぞれ接続される。
【００５１】
一方、スイッチ回路１１の出力端子は容量１３の一端及びスイッチ回路１４の入力端子にそれぞれ接続される。
【００５２】
容量３の他端はスイッチ回路５の一端及びアンプ４の反転入力端子にそれぞれ接続され、容量１３の他端はスイッチ回路１８の一端及びアンプ１９の反転入力端子にそれぞれ接続される。
【００５３】
アンプ４の出力端子はスイッチ回路２の出力端子、スイッチ回路５の他端及びスイッチ回路２０の入力端子にそれぞれ接続され、スイッチ回路２０の出力端子からは出力電圧１０４ａが出力される。また、アンプ４の非反転入力端子は接地される。
【００５４】
アンプ１９の出力端子はスイッチ回路１４の出力端子、スイッチ回路１８の他端及びスイッチ回路２１の入力端子にそれぞれ接続され、スイッチ回路２１の出力端子からは出力電圧１０４ｂが出力される。また、アンプ１９の非反転入力端子は接地される。
【００５５】
さらに、制御信号”φ１”がスイッチ回路１，５，１４及び２１の制御入力端子にそれぞれ接続され、制御信号”φ２”がスイッチ回路２，１１，１８及び２０の制御入力端子にそれぞれ接続される。
【００５６】
このように、図４に示す従来例の動作の詳細説明は省略するものの、交互に動作するアンプが２個必要となり消費電力も図３に示す実施例と比較して２倍になってしまうことになる。
【００５７】
なお、図３に示す実施例では従来ではリセット動作にのみ用いられていた期間にであってもアンプ７をホールド動作させていたが、ホールド動作に限定されるものではなく加算、減算、増幅等の演算動作をさせても構わない。
【００５８】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１及び請求項２の発明によれば、制御信号”φ３”により遷移期間中にリセット動作を行うことにより、リセット動作を短時間に行い実質的に消費電力と素子数を低減させることが可能になる。
【図面の簡単な説明】
【図１】本発明に係るスイッチトキャパシタ回路の一実施例を示す構成ブロック図である。
【図２】実施例の動作を説明するタイミング図である。
【図３】１入力をインターリーブさせて２出力を得ることが可能なサンプルホールド回路の一例を示す構成ブロック図である。
【図４】図３と同様の動作を実現するサンプルホールド回路を従来例を用いて構成した場合の構成ブロック図である。
【図５】従来のスイッチトキャパシタ回路の一例を示す構成ブロック図である。
【図６】従来例の動作を説明するタイミング図である。
【符号の説明】
１，２，５，６，７，８，９，１１，１２，１４，１５，１６，１７，１８，２０，２１スイッチ回路
３，１３容量
４，１９トランスコンダクタンス・アンプ
５０，５１，５２，５３，５４スイッチ手段
１００，１００ａ，１００ｂ，１００ｃ入力電圧
１０１，１０２，１０３ａ，１０３ｂ，１０４ａ，１０４ｂ出力電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switched capacitor circuit used in an analog IC such as an A / D converter, and more particularly to a switched capacitor circuit capable of substantially reducing power consumption and the number of elements.
[0002]
[Prior art]
A conventional switched capacitor circuit is applied to a sample and hold circuit, etc. The switched capacitor circuit implements a sample and hold circuit by sampling an input signal into a hold capacitor in the first phase and holding the value in the second phase. is doing.
[0003]
FIG. 5 is a block diagram showing an example of such a conventional switched capacitor circuit. In FIG. 5, 1 and 5 are switch circuits whose "ON / OFF" is controlled by a control signal "φ1", 2 is a switch circuit whose "ON / OFF" is controlled by a control signal "φ2", and 3 is a hold circuit A capacitor 4 is a differential input transconductance amplifier (hereinafter simply referred to as an amplifier), 100 is an input voltage, and 101 is an output voltage.
[0004]
The input voltage 100 is connected to the input terminal of the switch circuit 1, and the output terminal of the switch circuit 1 is connected to one end of the capacitor 3 and the input terminal of the switch circuit 2. The other end of the capacitor 3 is connected to the inverting input terminal of the amplifier 4 and the input terminal of the switch circuit 5, and the non-inverting input terminal of the amplifier 4 is grounded.
[0005]
The output terminal of the amplifier 4 outputs the output voltage 101 and is connected to the output terminals of the switch circuits 2 and 5, respectively.
[0006]
Further, the control signal “φ1” is connected to the control input terminals of the switch circuits 1 and 5, and the control signal “φ2” is connected to the control input terminal of the switch circuit 2, respectively.
[0007]
Here, the operation of the conventional example shown in FIG. 5 will be described with reference to FIG. FIG. 6 is a timing chart for explaining the operation of the conventional example shown in FIG. 6A and 6B show control waveforms of the control signal “φ1” and the control signal “φ2”, and FIG. 6C shows the state of the switched capacitor circuit.
[0008]
In the period indicated by “PH01” in FIG. 6, the switch circuits 1 and 5 are turned “ON” by the control signal “φ1”, and the switch circuit 2 is turned “OFF” by the control signal “φ2”.
[0009]
In the state indicated by “RS01” in FIG. 6, the input voltage 100 is applied to the capacitor 3 to charge the capacitor 3 (sampling operation), and the amplifier 7 is connected to the inverting input terminal and the output terminal to become a voltage follower. Will be reset.
[0010]
This reset operation is an essential operation in the switched capacitor circuit in order to suppress the memory effect, cancel the offset of the amplifier 4, and determine the charging reference potential of the capacitor 3.
[0011]
Here, the memory effect is a phenomenon in which charges depending on the immediately preceding state are accumulated at the input terminal and the output terminal of the switched capacitor circuit, and causes various errors.
[0012]
In the period indicated by “PH02” in FIG. 6, the switch circuits 1 and 5 are turned “OFF” by the control signal “φ1”, and the switch circuit 2 is turned “ON” by the control signal “φ2”.
[0013]
For this reason, in the state indicated by “HD01” in FIG. 6, a voltage equal to the input voltage 100 charged in the capacitor 3 is output (holding operation) to the output voltage 101.
[0014]
Further, a control signal is provided so that the charge charged in the capacitor 3 does not leak during the transition between the periods indicated by “PH01”, “PH02”, “PH03”, and “PH04” in FIG. “Φ1” and the control signal “φ2” both become “low level”, in other words, all the switch circuits are once “OFF”. In FIG. 6, “TR01”, “TR02”, “TR03”, and “TR04” The transition period shown in FIG.
[0015]
As a result, the capacitor 3 is charged by the input voltage in the first phase such as “PH01” in FIG. 6, and the voltage charged in the capacitor 3 is output in the second phase such as “PH02” in FIG. Thus, a sample and hold circuit can be realized.
[0016]
[Problems to be solved by the invention]
However, in the conventional example shown in FIG. 5, in the reset operation state such as “RS01” or “RS02” in FIG. 6, the amplifier 7 is in a standby state without performing signal processing operation, and the operation of 1/2 cycle is efficiently performed. There was a problem that it was not used.
[0017]
In addition, as long as the memory effect is suppressed, the reset operation itself can be performed in a relatively short time, but a half cycle time is spent for offset cancellation of the amplifier 7 and determination of the charging reference potential of the capacitor 3. There was a problem that said.
Therefore, the problem to be solved by the present invention is to realize a switched capacitor circuit capable of performing a reset operation in a short time and substantially reducing power consumption and the number of elements.
[0018]
[Means for Solving the Problems]
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In a switched capacitor circuit,
A capacitor, a transconductance amplifier, first switch means for applying an input voltage to the capacitor when turned on, and a charged voltage of the capacitor when turned on between an inverting input terminal and an output terminal of the transconductance amplifier. And a second switch means for applying between them, and a third switch means for grounding the differential input terminal and the output terminal of the transconductance amplifier when turned on. The first switch means and the second switch means are alternately arranged. By turning on / off and turning on the third switch means while both the first and second switch means are off , the reset operation can be performed in a short time to substantially reduce power consumption and the number of elements. It becomes possible to make it.
[0021]
The invention according to claim 2
In a switched capacitor circuit,
First and second capacitors, a transconductance amplifier, an input voltage applied to the first capacitor when turned on, and a charged voltage of the second capacitor applied to an inverting input terminal of the transconductance amplifier First switching means for applying a voltage between the output terminal and outputting a second output voltage; and, when turned on, the charged voltage of the first capacitor is applied to an inverting input terminal and an output terminal of the transconductance amplifier; And a second switch means for outputting a first output voltage and applying an input voltage to the second capacitor, and a differential input terminal and an output terminal of the transconductance amplifier when grounded. And a third switch means for alternately turning on / off the first and second switch means and turning off both the first and second switch means. By the third switching means is turned on in the period, it is possible to substantially reduce the number of power and device was in a short time the reset operation.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a switched capacitor circuit according to an embodiment of the present invention. In FIG. 1, “φ1”, “φ2”, and 1-4 are assigned the same reference numerals as in FIG. 5, 6 is a switch circuit whose “ON / OFF” is controlled by a control signal “φ1”, and 7 is a control circuit. A switch circuit whose "ON / OFF" is controlled by a signal "φ2", 8 and 9 are switch circuits whose "ON / OFF" is controlled by a control signal "φ3", 100a is an input voltage, and 102 is an output voltage It is.
[0023]
The switch circuits 1 and 6 constitute a switch means 50, the switch circuits 2 and 7 constitute a switch means 51, and the switch circuits 8 and 9 constitute a switch means 52, respectively.
[0024]
The input voltage 100 a is connected to the input terminal of the switch circuit 1, and the output terminal of the switch circuit 1 is connected to one end of the capacitor 3 and the input terminal of the switch circuit 2. The input terminal of the switch circuit 6 is grounded, and the output terminal of the switch circuit 6 is connected to the other end of the capacitor 3 and the input terminal of the switch circuit 7.
[0025]
The output terminal of the switch circuit 7 is connected to one end of the switch circuit 8 and the inverting input terminal of the amplifier 4, and the other end of the switch circuit 8 is connected to the non-inverting input terminal of the amplifier 4 and grounded.
[0026]
The output terminal of the amplifier 4 outputs the output voltage 102 and is connected to the output terminal of the switch circuit 2 and one end of the switch circuit 9, respectively. The other end of the switch circuit 9 is grounded.
[0027]
Further, the control signal “φ1” is connected to the control input terminals of the switch circuits 1 and 6, respectively, the control signal “φ2” is connected to the control input terminals of the switch circuits 2 and 7, and the control signal “φ3” is the switch circuit. 8 and 9 are connected to control input terminals, respectively.
[0028]
Here, the operation of the embodiment shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a timing chart for explaining the operation of the embodiment shown in FIG. 2A, 2B and 2C show control waveforms of the control signal “φ1”, the control signal “φ2” and the control signal “φ3”, and FIG. 2D shows the state of the switched capacitor circuit. Is shown.
[0029]
In the period indicated by “PH11” in FIG. 2, the switch circuits 1 and 6 are turned “ON” by the control signal “φ1”, and the switch circuits 2 and 7 are turned “OFF” by the control signal “φ2”.
[0030]
As described above, the switch circuits 8 and 9 are turned “ON” by the control signal “φ3” in the transition period existing before and after the period indicated by “PH11” in FIG. That is, in the period indicated by “RS11”, “RS12”, “RS13”, “RS14”, etc. in FIG. 2, the amplifier 7 is reset by the input and output being short-circuited to the ground potential.
[0031]
On the other hand, in the state indicated by “OT11” in FIG. 2, the input voltage 100a is applied to the capacitor 3 and the charge is charged into the capacitor 3 (sampling operation), but the amplifier 4 has the switch circuits 2, 7, 8 and 9 in “ Since it is “OFF”, no operation is performed.
[0032]
In a period indicated by “PH12” in FIG. 2, the switch circuits 1 and 6 are turned “OFF” by the control signal “φ1”, and the switch circuits 2 and 7 are turned “ON” by the control signal “φ2”.
[0033]
However, as described above, the switching circuits 8 and 9 are turned “ON” by the control signal “φ3” in the transition period indicated by “RS12” in FIG. 2 that exists immediately before the period indicated by “PH12” in FIG. The input and output are shorted to ground potential and reset.
[0034]
In the state indicated by “HD11” in FIG. 2, a voltage equal to the input voltage 100a charged in the capacitor 3 is output (holding operation) to the output voltage 102.
[0035]
That is, by performing the reset operation during the transition period by the control signal “φ3”, the amplifier 7 is turned on in the period corresponding to the ½ cycle shown in “OT11” and “OT12” in FIG. It can be used for other operations.
[0036]
FIG. 3 is a block diagram showing an example of a sample and hold circuit that can obtain two outputs by interleaving one input using the switched capacitor circuit shown in FIG.
[0037]
In FIG. 3, “φ1”, “φ2”, “φ3”, 1-4, 6-9 and 52 are given the same reference numerals as in FIG. 1, and 11, 12 and 16 are indicated by the control signal “φ2”. ON / OFF "controlled switch circuit, 14, 15 and 17 are switch circuits whose" ON / OFF "is controlled by a control signal" φ1 ", 13 is a capacitor that is a hold capacitor, and 100b is a 1-input input Voltages 103a and 103b are output voltages having two outputs.
[0038]
Further, the switch circuits 1, 6, 14, 15 and 17 constitute a switch means 53, and the switch circuits 2, 7, 11, 12 and 16 constitute a switch means 54, respectively.
[0039]
The input voltage 100b is connected to the input terminals of the switch circuits 1 and 11, and the output terminal of the switch circuit 1 is connected to one end of the capacitor 3 and the input terminal of the switch circuit 2, respectively. The input terminal of the switch circuit 6 is grounded, and the output terminal of the switch circuit 6 is connected to the other end of the capacitor 3 and the input terminal of the switch circuit 7.
[0040]
On the other hand, the output terminal of the switch circuit 11 is connected to one end of the capacitor 13 and the input terminal of the switch circuit 14. The input terminal of the switch circuit 12 is grounded, and the output terminal of the switch circuit 12 is connected to the other end of the capacitor 13 and the input terminal of the switch circuit 15.
[0041]
The output terminal of the switch circuit 7 is connected to one end of the switch circuit 8, the inverting input terminal of the amplifier 4, and the output terminal of the switch circuit 15, and the other end of the switch circuit 8 is connected to the non-inverting input terminal of the amplifier 4. Grounded.
[0042]
The output terminal of the amplifier 4 is connected to the output terminals of the switch circuits 2 and 14, one end of the switch circuit 9, and the input terminals of the switch circuits 16 and 17. Output voltages 103 a and 103 b are output from the output terminals of the switch circuits 16 and 17. Each is output. The other end of the switch circuit 9 is grounded.
[0043]
Further, the control signal “φ1” is connected to the control input terminals of the switch circuits 1, 6, 14, 15 and 17, and the control signal “φ2” is connected to the control input terminals of the switch circuits 2, 7, 11, 12 and 16. The control signals “φ3” are connected to the control input terminals of the switch circuits 8 and 9, respectively.
[0044]
The operation of the embodiment shown in FIG. 3 will be described with reference to FIG. In the period indicated by “PH11” in FIG. 2, after the reset operation indicated by “RS11” in FIG. 2, the switch circuits 1, 6, 14, 15 and 17 are turned “ON” by the control signal “φ1”. The switch circuits 2, 7, 11, 12, and 16 are turned “OFF” by “φ2”.
[0045]
Therefore, the input voltage 100b is applied to the capacitor 3 and the charge is charged in the capacitor 3 (sampling operation), and the output voltage 103b is output (hold operation) equal to the input voltage 100b charged in the capacitor 13. The
[0046]
Next, in the period indicated by “PH12” in FIG. 2, the switch circuits 1, 6, 14, 15 and 17 are turned “OFF” by the control signal “φ1” after the reset operation indicated by “RS12” in FIG. The switch circuits 2, 7, 11, 12, and 16 are turned "ON" by the control signal "φ2".
[0047]
For this reason, the input voltage 100b is applied to the capacitor 13 to charge the capacitor 13 (sampling operation), and the output voltage 103a is output to the output voltage 103a equal to the input voltage 100b charged to the capacitor 3 (hold operation). The
[0048]
As a result, by performing the reset operation during the transition period by the control signal “φ3”, the amplifier 4 can be used even in the periods indicated by “OT11” and “OT12” in FIG. Can be held.
[0049]
On the other hand, FIG. 4 is a block diagram of the configuration in the case where a sample-and-hold circuit that realizes the same operation as in FIG. 3 is configured using a conventional example. In FIG. 4, “φ1”, “φ2”, 1 to 5 are shown in FIG. 11, 18 and 20 are switch circuits whose ON / OFF is controlled by a control signal “φ2”, and 14 and 21 are “ON / OFF” by a control signal “φ1”. Is a switch circuit in which 13 is controlled, 13 is a capacitance that is a hold capacitor, 19 is a second amplifier, 100c is an input voltage with one input, and 104a and 104b are output voltages with two outputs.
[0050]
The input voltage 100c is connected to the input terminals of the switch circuits 1 and 11, and the output terminal of the switch circuit 1 is connected to one end of the capacitor 3 and the input terminal of the switch circuit 2, respectively.
[0051]
On the other hand, the output terminal of the switch circuit 11 is connected to one end of the capacitor 13 and the input terminal of the switch circuit 14.
[0052]
The other end of the capacitor 3 is connected to one end of the switch circuit 5 and the inverting input terminal of the amplifier 4, and the other end of the capacitor 13 is connected to one end of the switch circuit 18 and the inverting input terminal of the amplifier 19, respectively.
[0053]
The output terminal of the amplifier 4 is connected to the output terminal of the switch circuit 2, the other end of the switch circuit 5, and the input terminal of the switch circuit 20, and the output voltage 104a is output from the output terminal of the switch circuit 20. The non-inverting input terminal of the amplifier 4 is grounded.
[0054]
The output terminal of the amplifier 19 is connected to the output terminal of the switch circuit 14, the other end of the switch circuit 18, and the input terminal of the switch circuit 21, and the output voltage 104 b is output from the output terminal of the switch circuit 21. The non-inverting input terminal of the amplifier 19 is grounded.
[0055]
Further, the control signal “φ1” is connected to the control input terminals of the switch circuits 1, 5, 14, and 21, respectively, and the control signal “φ2” is connected to the control input terminals of the switch circuits 2, 11, 18, and 20, respectively. .
[0056]
Thus, although detailed description of the operation of the conventional example shown in FIG. 4 is omitted, two amplifiers that operate alternately are required, and the power consumption is doubled as compared with the embodiment shown in FIG. become.
[0057]
In the embodiment shown in FIG. 3, the amplifier 7 is operated to hold even during the period that was conventionally used only for the reset operation. However, the present invention is not limited to the hold operation, and addition, subtraction, amplification, etc. The calculation operation may be performed.
[0058]
【The invention's effect】
As is apparent from the above description, the present invention has the following effects.
According to the first and second aspects of the present invention, by performing the reset operation during the transition period by the control signal “φ3”, the reset operation can be performed in a short time to substantially reduce the power consumption and the number of elements. It becomes possible.
[Brief description of the drawings]
FIG. 1 is a configuration block diagram showing an embodiment of a switched capacitor circuit according to the present invention.
FIG. 2 is a timing chart for explaining the operation of the embodiment.
FIG. 3 is a configuration block diagram showing an example of a sample and hold circuit capable of interleaving one input to obtain two outputs.
4 is a block diagram of a configuration in the case where a sample and hold circuit that realizes the same operation as in FIG. 3 is configured using a conventional example. FIG.
FIG. 5 is a block diagram showing an example of a conventional switched capacitor circuit.
FIG. 6 is a timing chart for explaining the operation of the conventional example.
[Explanation of symbols]
1, 2, 5, 6, 7, 8, 9, 11, 12, 14, 15, 16, 17, 18, 20, 21 Switch circuit 3, 13 Capacitance 4, 19 Transconductance amplifiers 50, 51, 52, 53, 54 Switch means 100, 100a, 100b, 100c Input voltage 101, 102, 103a, 103b, 104a, 104b Output voltage

Claims

In a switched capacitor circuit,
Capacity,
A transconductance amplifier,
First switch means for applying an input voltage to the capacitor when on;
Second switch means for applying a charged voltage of the capacitor between the inverting input terminal and the output terminal of the transconductance amplifier when turned on;
Third switching means for grounding the differential input terminal and the output terminal of the transconductance amplifier when turned on,
A switched capacitor circuit characterized in that the first and second switch means are alternately turned on / off and the third switch means is turned on while both the first and second switch means are off. .

In a switched capacitor circuit,
A first and a second capacity;
A transconductance amplifier,
When ON, an input voltage is applied to the first capacitor, and a charged voltage of the second capacitor is applied between the inverting input terminal and the output terminal of the transconductance amplifier to generate a second output voltage. First switch means for outputting;
When turned on, the charged voltage of the first capacitor is applied between the inverting input terminal and the output terminal of the transconductance amplifier to output the first output voltage, and the input voltage is applied to the second capacitor. A second switch means to apply;
Third switching means for grounding the differential input terminal and the output terminal of the transconductance amplifier when turned on,
A switched capacitor circuit characterized in that the first and second switch means are alternately turned on / off and the third switch means is turned on while both the first and second switch means are off. .