JP3978896B2

JP3978896B2 - Repeater modulator for electromagnetic interference device

Info

Publication number: JP3978896B2
Application number: JP28638598A
Authority: JP
Inventors: 孔加嶋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-10-08
Filing date: 1998-10-08
Publication date: 2007-09-19
Anticipated expiration: 2018-10-08
Also published as: JP2000111637A

Description

【０００１】
【発明の属する技術分野】
本発明は、高周波信号の波形記憶装置を使用した、電波妨害装置用レピータ変調器に関するものである。
【０００２】
デジタル高周波メモリを使用した電波妨害装置用レピータ変調器が提供されている。
しかし、上記のレピータ変調器は入力した高周波信号が妨害波であっても、なくても記憶／再生して相手側に送り返している為、
▲１▼ 妨害対象としていない機器に電磁干渉を与えたり、
▲２▼ 妨害電力が、妨害波と妨害波でない波に分散され、妨害効率が低下する場合がある。
【０００３】
そこで、入力する高周波信号の中から妨害波のみを記憶／再生することにより、電磁干渉がなく、妨害効率が低下せず、連続妨害が可能な電波妨害装置用のレピータ変調器の提供を図ることが必要である。
【０００４】
【従来の技術】
図１２は従来例の要部構成図、図１３は図１２の動作説明図である。
なお、図１２中の１はローカル発振器、２はデバイダ、３は入力ミキサ、４ａ，４ｂはＡ／Ｄ変換器、５ａ，５ｂは波形メモリ、６ａ，６ｂはＤ／Ａ変換器、７は出力ミキサ、８は制御回路、９は検波器である。
【０００５】
以下、図１３を用いて図１２の動作を説明する。
図１２において、入力した周波数ｆ０，ｆ１，ｆ２の高周波信号はデバイダ２で二分配され、一方は検波器９に、他方は入力ミキサ３に加えられる。
【０００６】
ここで、周波数ｆ０，ｆ２の高周波信号は妨害を与えない波、周波数ｆ１の高周波信号は所望波（以下、妨害波）とする（図１３−▲２▼参照）。
さて、入力ミキサ３には、ローカル発振器１からのローカル信号が印加しているので、入力高周波信号から位相が９０度ずれたＩチャネル，Ｑチャネルのアナログ信号が取り出され、対応するＡ／Ｄ変換器４ａ，４ｂでＩチャネル，Ｑチャネルのデジタル信号に変換される。
【０００７】
また、検波器９は、入力した周波数ｆ０，ｆ１，ｆ２の高周波信号を検波し、検波波形を制御回路８に送出する。
制御回路８は、外部から書込指示が入力している時間と、上記の検波波形が内部に設定したしきい値を越えている時間との共通時間に、書込ゲート信号及び書込アドレスを波形メモリ５ａ，５ｂに出力する（図１３−▲１▼, ▲３▼〜▲５▼参照）。
【０００８】
そこで、Ａ／Ｄ変換器４ａ，４ｂからのＩチャネル，Ｑチャネルのデジタル信号が、それぞれ、対応する波形メモリ５ａ，５ｂ内の指定アドレスに書き込まれる。
【０００９】
なお、書込アドレスは、Ａ／Ｄ変換器４ａ，４ｂのサンプリング時間と同じ時間で変化する。
波形メモリ５ａ，５ｂに書き込まれたＩチャネル，Ｑチャネルのデジタル信号は、制御回路８からの読出ゲート信号及び読出アドレスを用いて、順次、読み出され、Ｄ／Ａ変換器６ａ，６ｂにより、それぞれ、Ｉチャネル，Ｑチャネルのアナログ信号に再生される（図１３−▲６▼，▲７▼参照）。
【００１０】
そして、再生されたＩチャネル，Ｑチャネルのアナログ信号は、出力ミキサ７で、印加しているローカル発振器の出力と混合され、周波数ｆ０，ｆ１，ｆ２の高周波信号に再生される（図１３−▲８▼参照）。
【００１１】
なお、読出ゲート信号は、外部からの読出モード信号で決定される規定時間（含む０）を経過した後に制御回路８から送出されるが、１回の書き込みに対して１回の読み出しが行われる（図１３−▲５▼，▲６▼参照）。
【００１２】
また、読み出し時のアドレスは、書き込み時と同じアドレスｆ０，ｆ１，ｆ２が連続して変化する（図１３−▲７▼参照）。
従って、波形メモリ５ａ，５ｂに書き込む時間に入力する高周波信号は、
周波数ｆ１の妨害波であっても、周波数ｆ０，ｆ２の妨害波でない波であっても、検波波形がしきい値を越えれば、記憶／再生されて、妨害波として送信される（図１３−▲４▼，▲８▼参照）。
【００１３】
【発明が解決しようとする課題】
ここで、電波妨害装置の運用環境としては、味方のレーダ、通信装置等が近くで作動しており、妨害の対象とする敵レーダの電波と味方のレーダ等の電波が混在するのが一般的である。この為、
（ａ）レピータ変調器に入力され、しきい値を越えた高周波信号は、全て記憶／再生され、妨害波として送信される為、妨害対象としない機器（例えば、味方のレーダ）に電磁干渉を与える。
（ｂ）複数の高周波信号が同時に入力した場合、妨害電力が妨害対象機器向けと非妨害対象機器向けとに分散される為、妨害対象機器に対するエネルギーが小さくなって妨害効率の低下となる。
（ｃ）妨害波が連続波形にならない為に連続した妨害が与えられない。
【００１４】
この為、連続した妨害を与えるには、別に置換発振器（外部から指定した周波数を連続して出力する発振器）が必要である。
と云う課題があった。
【００１５】
本発明は、入力する高周波信号の中から、所望周波数の信号のみを記憶して再生することにより、電磁干渉がなく、妨害効率が低下せず、連続妨害が可能な電波妨害装置用レピータ変調器の提供を図ることを目的とする。
【００１６】
【課題を解決するための手段】
図１は第１の本発明の要部構成説明図で、（ａ）は要部構成図、（ｂ）チューニングフィルタ特性説明図、図２は第２、第３の本発明の要部構成図、図３は第４の本発明の要部構成説明図で（ａ）は要部構成図、（ｂ）はチューニングフィルタ特性説明図である。
【００１７】
なお、図１〜図３中の符号１〜９は、図１２に示す従来例の要部構成図と同じ符号であり、同じ動作をする。
更に、書込制御信号は書込ゲート信号と書込アドレスを含み、読出制御信号は読出ゲート信号と読出アドレスを含むものとする。
【００１８】
また、図１〜図３の動作説明図としては、図５、図７、図８、図１０が対応している。
第１の本発明は、入力する高周波信号を分配した後、一方の高周波信号は検波して検波波形に、他方の高周波信号は直交するベースバンド帯のデジタル信号にそれぞれ、変換して出力する入力側処理手段と、
外部からの書込指示、読出モード及び検波波形を用いて、書込制御信号／読出制御信号を生成して出力する制御回路と、
該書込制御信号／読出制御信号を用いて、入力信号を記憶部分に書き込んだ後、読み出して高周波信号に変換して出力する出力側記憶・処理手段とを有する電波妨害装置用レピータ変調器において、
外部からの周波数情報を用いて、対応するフィルタ係数を出力するフィルタ制御回路と、該入力側処理手段からの出力信号のうち、設定されたフィルタ係数に対応する所望周波数の信号のみを通過させるチューニングフィルタとで構成したフィルタ手段を設ける。
【００１９】
そして、入力した高周波信号から所望周波数の信号のみを記憶し、再生する様にした。
第２の本発明は、
外部に、入力した高周波信号の周波数を分析し、分析結果を出力する瞬時周波数分析器を、
制御回路に、周波数比較部分をそれぞれ設ける。
【００２０】
そして、制御回路が、外部からの周波数情報と該瞬時周波数分析器からの分析結果とを比較した比較結果と、入力した上記検波波形とを用いて、所望周波数の信号が書き込める書込時間を設定する。
【００２１】
そして、設定した書込時間に、入力した高周波信号から所望周波数の信号のみを出力側記憶・処理手段に記憶し、再生する様にした。
第３の本発明は、上記出力側記憶・処理手段に記憶した所望周波数の信号を再生する際、次の書込制御信号が入力する迄、所望周波数の信号を連続して再生する様にした。
【００２２】
第４の本発明は、上記制御回路に、
チューニングフィルタを通過した直交するベースバンド帯の信号から振幅を求める演算／レベル検出部分を設ける。
【００２３】
そして、演算／レベル検出手段が求めた信号の振幅がしきい値を越えた時間に、書込制御信号を用いて該入力した高周波信号から所望周波数の信号のみを記憶し、
次の書込制御信号が入力する迄の間、所望周波数の信号を連続して再生する様にした。
【００２４】
さて、図１に示す第１の本発明は、新たにチューニングフィルタ１０ａ，１０ｂと、フィルタ制御回路１１を追加している。
チューニングフィルタ１０ａ，１０ｂは、図１（ｂ）に示す様に、通過帯域が狭く、周波数が連続したフィルタパターンを複数（図面では５個）持っており、フィルタ制御回路１１の制御（チューニングフィルタに対するフィルタ係数の設定）により、１つのフィルタパターンを設定することができる。
【００２５】
これにより、チューニングフィルタは所望周波数の信号のみを通過させることができる。
なお、図１（ｂ）中のｆ０／ｆ１／ｆ２／ｆ３／ｆ４は５つのフィルタパターンの通過帯域の中心周波数である。
【００２６】
一方、電波妨害装置は送信する妨害周波数が予め判っているので、フィルタ制御回路１１は外部から入力した周波数情報を用いて、チューニングフィルタ１０ａ、１０ｂにどのフィルタパターンを設定させるかを決定し、決定したフィルタ係数をチューニングフィルタ１０ａ，１０ｂに出力する。
【００２７】
この動作を行なうことにより、波形メモリ５ａ，５ｂに記憶されるデジタルデータは所望周波数の妨害波のみとなる。
これにより、電波妨害装置から再生した妨害波を送信しても、妨害対象としない機器には電磁干渉を与えることはない。
【００２８】
また、複数の高周波信号が同時に入力しても妨害電力は分散されず、妨害効率は低下しない。
図２に示す第２、第３の本発明は、瞬時周波数分析器（ＩＦＭ）１２の追加により、デバイダ２で入力高周波信号を３分配させると共に、制御回路８の機能を変更した。
【００２９】
なお、瞬時周波数分析器１２は分析した周波数をデジタル信号で出力するが、この技術は従来技術である。
本発明では、制御回路８が、
外部より入力した周波数情報と、瞬時周波数分析器（ＩＦＭ）１２の周波数分析結果とが一致している時間と、入力した検波波形が設定したしきい値を越えている時間との共通する時間を、
書き込みゲート信号としてアドレスと共に、波形メモリ５ａ，５ｂに出力する。
【００３０】
この動作を行なうことにより、波形メモリ５ａ，５ｂに書き込まれる信号は、所望周波数（例えば、周波数ｆ１）の信号（即ち、妨害波）のみとなる。
そこで、再生した高周波信号が電波妨害装置より送信されても、妨害対象としない機器に対しては電磁干渉を与えることはない。
【００３１】
なお、再生した高周波信号の送出回数は、第２の本発明の場合は第１の本発明の場合と同じく１回のみである。
しかし、第３の本発明の場合は、同じ読出アドレスを何回も繰り返してアクセスする様になっているので、記憶した波形を連続して再生することができる（図７、図８参照）。
【００３２】
第４の本発明の場合は、チューニングフィルタ１０ａ，１０ｂとフィルタ制御回路１１の追加により、制御回路８の機能を変更した。
本発明の制御回路８は、チューニングフィルタ１０ａ，１０ｂを通過したＩチャネル，Ｑチャネルのデジタル信号を入力させ、Ｉ²＋Ｑ²の演算を行う。
【００３３】
この演算によりチューニングフィルタ１０ａ，１０ｂを通過した所望周波数のデジタル信号の振幅が判る。
そして、この振幅が設定したしきい値を越えた時間に、書き込みゲート信号をアドレスと共に波形メモリ５ａ，５ｂに出力する。これにより、波形メモリ５ａ，５ｂには所望周波数（例えば、周波数ｆ１）の信号のみが記憶される。
【００３４】
読出ゲート信号は、外部からの書込指示が終了すると発生し、次の書込指示が入力するまで継続する。この時のアドレスは、書込時のアドレスを何回も繰り返して波形メモリ５ａ，５ｂに出力する。
【００３５】
以上の動作により、入力した高周波信号のうち、所望周波数の信号のみを記憶し、連続して再生することが可能となる（図９、図１０参照）。
従って、再生した高周波信号が電波妨害装置より送信されても、妨害対象としない機器に対しては電磁干渉を与えることはなく、複数の高周波信号が同時に入力しても妨害電力は分散されず、妨害効率は低下しない。
【００３６】
また、出力する波形は連続波となる為、別に置換発振器を設ける必要はなく、広いエリアに妨害が可能となる。
【００３７】
【発明の実施の形態】
図４は第１の本発明の実施例の要部構成図、図５は図４の動作説明図、図６は第２、第３の本発明の実施例の要部構成図、図７は図６の動作説明図（第２の本発明の場合）、図８は図６の動作説明図（第３の本発明の場合）、図９は第４の本発明の実施例の要部構成図、図１０は図９の動作説明図、図１１妨害を受けた場合のレーダスコープの一例を示す図である。
【００３８】
以下、図４〜図１１の説明を行なうが、上記で詳細説明した部分については概略説明し、本発明の部分について詳細説明する。なお、全図を通じて同一符号は同一対象物を示す。
【００３９】
以下、本発明の実施例の動作説明を行なう。
なお、請求項に記載した構成要素のうち、フィルタ制御回路、チューニングフィルタ、波形メモリを、実施例ではそれぞれ、フィルタ係数設定テーブル（例えば、設定データを書き込んだＲＯＭ）、デジタルフイルタ（例えば、複素ＦＩＲフィルタ）、半導体メモリ（例えば、ＲＡＭ）を一例として使用している。
（１）図５を用いた図４の動作説明
図５−▲２▼に示す様に、周波数ｆ０，ｆ２の高周波信号は妨害を与えない波、周波数ｆ１の高周波信号は妨害を与える所望波とする。
【００４０】
さて、図４において、入力した周波数ｆ０，ｆ１，ｆ２の高周波信号はデバイダ２で二分配され、一方は検波器９に、他方は入力ミキサ３に加えられる。
検波器９は入力した高周波信号を検波して検波波形を取り出し、制御回路８に出力する。
【００４１】
また、入力ミキサ３はローカル発振器１からのローカル信号が印加しているので、位相が９０度ずれたＩチャネル，Ｑチャネルのアナログ信号を取り出した後、対応するＡ／Ｄ変換器４ａ，４ｂに送出する。
【００４２】
そこで、Ａ／Ｄ変換器４ａ，４ｂはＩチャネル，Ｑチャネルのデジタル信号に変換し、共通のデジタルフィルタ１０ｃに送出する。
一方、フィルタ係数設定テーブル１１ａには、外部から入力するさまざまな周波数情報に対するフィルタ係数が格納されているが、入力した周波数情報Ｆ１に対応するフィルタ係数を読み出し、デジタルフィルタ１０ｃに出力する（図５−▲５▼参照）。
【００４３】
これにより、デジタルフィルタ１０ｃは、フィルタ係数テーブル１１ａにより設定されたフィルタ係数により、周波数ｆ１の所望波のみを通過させることが可能となる。
【００４４】
ここで、制御回路８は、
入力した検波波形が設定したしきい値を越えたか、越えないかを判定するレベル検出部８ａ、半導体メモリ５ｃ，５ｄのアドレスを発生するアドレスカウンタ８ｂ、書込ゲート信号／読出ゲート信号を発生するゲート発生部８ｃで構成されている。
【００４５】
そして、ゲート発生部８ｃは、外部より書込指示が印加している間に、レベル検出部８ａからの入力信号（入力検波波形がしきい値を越えたことを示す信号）を検出すると、
書込ゲート信号を発生すると共に、アドレスカウンタ８ｂに対してカウントスタートを指示する（図５−▲１▼₁，▲３▼，▲４▼参照）。
【００４６】
アドレスカウンタ８ｂは、半導体メモリ５c ，５d に書込アドレスを出力すると共に、書込時のスタートアドレスとストップアドレスを記憶しておく（図５−▲６▼参照）。
【００４７】
これにより、上記のデジタルフィルタ１０ｃを通過した周波数ｆ１のＩチャネル、Ｑチャネルのデジタル信号が半導体メモリ５ｃ，５ｄ内の指定されたアドレスに順次、書き込まれる。
【００４８】
そして、書込の制御動作が終了すると、
ゲート発生部８ｃは、外部からの読出モードで設定する規定時間後に読出ゲート信号を発生すると共に、
書込時と同じアドレスを半導体メモリ５ｃ，５ｄに出力するようにアドレスカウンタ８ｂに指示する（図４−▲１▼₂，図５−▲７▼，▲８▼参照）。
【００４９】
アドレスカウンタ８ｂは、書込時に記憶したスタートアドレスからストップアドレスまでを半導体メモリ５ｃ，５ｄに出力する。
そこで、半導体メモリ５ｃ，５ｄのスタートアドレスに書き込まれた周波数ｆ１のＩチャネル，Ｑチャネルのデジタル信号から順次、読み出され、
Ｄ／Ａ変換器６ａ，６ｂでＩチャネル，Ｑチャネルのアナログ信号に変換されて出力ミキサ７に加えられる。
【００５０】
ここには、ローカル発振器１からのローカル信号が印加しているので、Ｉチャネル，Ｑチャネルのアナログ信号は合成，周波数変換されて、１回だけ、高周波信号として出力される（図５−▲９▼参照）。
（２−１）図７を用いた図６の動作説明
上記と同様に、周波数ｆ１の高周波信号を所望波とする。
【００５１】
さて、図６において、入力した周波数ｆ０，ｆ１，ｆ２の高周波信号はデバイダ２で三分配され、瞬時周波数分析器（以下、ＩＦＭと省略する）１２、検波器９、入力ミキサ３にそれぞれ加えられる。
【００５２】
ＩＦＭ１２は分析した入力高周波信号の周波数をデジタル信号に変換したＩＦＭ出力を、検波器９は入力高周波信号を検波した検波波形を、それぞれ、制御回路８に出力する（図７−▲２▼〜▲４▼参照）。
【００５３】
また、入力ミキサ３はローカル発振器１の出力を用いて、Ｉチャネル，Ｑチャネルのアナログ信号に変換してＡ／Ｄ変換器４ａ，４ｂに出力する。
ここで、制御回路８は、上記と同じレベル検出部８ａ、アドレスカウンタ８ｂ、ゲート発生部８ｃの他に、周波数比較部８ｄが新しく設けられたが、
この周波数比較部は外部からの周波数情報とＩＦＭの分析結果を比較し比較結果を出力する機能を持っている。
【００５４】
さて、ゲート発生部８ｃは、外部より書込指示が印加している間に、
レベル検出部８ａからの入力信号を検出し、更に、周波数比較部８ｄが外部からの周波数情報とＩＦＭの分析結果の一致を通知してきた時間に、
書込ゲート信号を発生すると共に、アドレスカウンタ８ｂに対して、カウント開始を指示する（図７−▲１▼₁，▲５▼，▲６▼参照）。
【００５５】
アドレスカウンタ８ｂは、半導体メモリ５ｃ，５ｄに書込アドレスを出力すると共に、書込時のスタート・ストップアドレスを記憶しておく（図７−▲６▼参照）。これにより、上記のデジタルフィルタを通過した周波数ｆ１のＩチャネル、Ｑチャネルのデジタル信号が、半導体メモリ５ｃ，５ｄ内の指定アドレスに書き込まれる。
【００５６】
そして、書込の制御動作が終了するとゲート発生部８ｃは、外部からの読出モードで設定する規定時間後に読出ゲート信号を１回だけ発生すると共に、
書込時と同じ読出アドレスを半導体メモリ５ｃ，５ｄに出力するようにアドレスカウンタ８ｂに指示する（図７−▲７▼，▲８▼，▲９▼₁参照）。
【００５７】
アドレスカウンタ８ｂは、書込時に記憶したスタートアドレスからストップアドレスまでを半導体メモリ５ｃ，５ｄに出力するが、
指定アドレスに書き込まれた周波数ｆ１のＩチャネル，Ｑチャネルのデジタル信号のみが読み出され、アナログ信号に変換された後、合成、周波数変換されて所望周波数の高周波信号として１回だけ出力される（図７−▲９▼₂参照）。
（２−２）図８を用いた図６の動作説明
（２−１）項では、書込の制御動作が終了すると、ゲート発生部８ｃは、外部からの読出モードで設定する規定時間後に、読出ゲート信号を１回しか発生しない為、所望周波数の高周波信号が１回しか出力できない。
【００５８】
この為、第３の本発明では、読出ゲート信号は外部からの書込指示が終了すると発生し、次の書込指示が入力するまで継続させることにより、書込時のアドレスと同じアドレスを何回も繰り返して半導体メモリ５ｃ，５ｄに出力できる様にした。
【００５９】
これにより、図８−▲８▼，▲９▼₁,▲９▼₂に示す様に、入力した高周波信号より、所望周波数の信号のみを記憶し、連続して再生することが可能となった。
この為、再生した高周波信号が電波妨害装置より送信されても妨害対象としない機器に電磁干渉を与えることはなく、複数の高周波信号が同時に入力されても、妨害電力は分散されず妨害効率は低下しない。
【００６０】
また、出力する波形は連続波となる為、別に置換発振器を設ける必要はなく、図１１に示す様に、広いエリアに妨害が可能となる。
（３）図１０を用いた図９の動作説明
図３中のフィルタ制御回路１１をフィルタ係数設定テーブル（例えば、設定データを書き込んだＲＯＭ）１１ａで、チューニングフィルタ１０ａ，１０ｂをデジタルフィルタ１０ｃで、波形メモリ５ａ，５ｂを半導体メモリ（例えば、ＲＡＭ）５ｃ，５ｄで構成している。
【００６１】
さて、制御回路８は、
入力したＩチャネル，Ｑチャネルの信号に対して、Ｉ²＋Ｑ²の演算を行い、振幅が設定したしきい値を越えたかどうかを判定する演算／レベル検出部８ａ、
半導体メモリ５ｃ，５ｄのアドレスを発生するアドレスカウンタ８ｂ、
書込／読出ゲートを発生するゲート発生部８ｃで構成されている。
【００６２】
ゲート発生部８ｃは、外部より書込が指示されている間に、演算／レベル検出部８ａからの所望周波数の信号の入力を検出すると、書込ゲート信号を発生すると共に、アドレスカウンタ８ｂにカウンタスタートを指示する。
【００６３】
アドレスカウンタ８ｂは半導体メモリ５ｃにアドレスを出力すると共に、書込時のスタートアドレスとストップアドレスを記憶しておく。
書込の制御動作が終了すると、ゲート発生部８ｃは読出ゲート信号を発生すると共に、アドレスカウンタ８ｂに繰り返し読出であることを通知する。
【００６４】
そこで、アドレスカウンタ８ｂは書込時に記憶したスタートアドレスからストップアドレスまでを繰り返して半導体メモリ５ｃ，５ｄに出力する。
これにより、半導体メモリ５ｃ，５ｄに書き込まれた周波数ｆ１のＩチャネル，Ｑチャネルのデジタル信号が読み出され、Ｄ／Ａ変換器６ａ，６ｂでＩチャネル，Ｑチャネルのアナログ信号に変換されて出力ミキサに加えられる。
【００６５】
ここには、ローカル発振器からのローカル信号が印加しているので、Ｉチャネル，Ｑチャネルのアナログ信号は合成，周波数変換されて高周波信号として出力される。
【００６６】
つまり、（３）項も（２−２）項と同様に、外部からの書込指示が終了すると読出ゲート信号を発生させる。
そして、発生した読出ゲート信号を次の書込指示が入力するまで継続させることにより、書込時のアドレスと同じアドレスを何回も繰り返して半導体メモリ５ｃ，５ｄに出力できる様にした（図１０−▲７▼〜▲９▼₂参照）。
【００６７】
これにより、再生した高周波信号が電波妨害装置より送信されても、妨害対象としない機器に対しては電磁干渉を与えることはなく、複数の高周波信号が同時に入力しても妨害電力は分散されず、妨害効率は低下しない。
【００６８】
また、出力する波形は連続波となる為、別に置換発振器を設ける必要はなく、広いエリアに妨害が可能となる（図１１参照）。
【００６９】
【発明の効果】
以上説明した様に、本発明によれば、入力した複数の高周波信号の中から所望周波数の信号のみを記憶し、連続して再生することができる為、
妨害対象としない機器に電磁干渉を与えず、複数の高周波信号が同時に入力しても妨害効率が低下しない。
【００７０】
また、連続した妨害波を送信できるため、別に置換発振器をし設けることなく、広いエリアに妨害できるなど、電波妨害装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】第１の本発明の要部構成説明図で、（ａ）は要部構成図、（ｂ）チューニングフィルタ特性説明図である。
【図２】第２、第３の本発明の要部構成図である。
【図３】第４の本発明の要部構成説明図で（ａ）は要部構図、（ｂ）はチューニングフィルタ特性説明図である。
【図４】第１の本発明の実施例の要部構成図である。
【図５】図４の動作説明図である。
【図６】第２、第３の本発明の実施例の要部構成図である。
【図７】図６の動作説明図（第２の本発明の場合）である。
【図８】図６の動作説明図（第３の本発明の場合）である。
【図９】図４の本発明の実施例の要部構成図である。
【図１０】図９の動作説明図である。
【図１１】妨害を受けた場合のレーダスコープの一例を示す図である。
【図１２】従来例の要部構成図である。
【図１３】図１２の動作説明図である。
【符号の説明】
１ローカル発振器
２デバイダ
３入力ミキサ
４ａ，４ｂＡ／Ｄ変換器
５ａ，５ｂ波形メモリ
５ｃ，５ｄ半導体メモリ
６ａ，６ｂＤ／Ａ変換器
７出力ミキサ
８制御回路
８ａレベル検出部
８ｂアドレスカウンタ
８ｃゲート発生部
８ｄ周波数比較部
９検波器
１０ａ，１０ｂチューニングフィルタ
１０ｃデジタルフィルタ
１１フィルタ制御回路
１１ａフィルタ係数設定テーブル
１２瞬時周波数分析器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a repeater modulator for a radio interference device using a waveform storage device for high-frequency signals.
[0002]
A repeater modulator for a radio interference device using a digital high frequency memory is provided.
However, since the above repeater modulator stores / reproduces and sends it back to the other party even if the input high-frequency signal is an interference wave,
(1) Give electromagnetic interference to devices that are not subject to interference,
{Circle around (2)} The disturbing power is dispersed into the disturbing wave and the non-interfering wave, and the disturbing efficiency may be lowered.
[0003]
Accordingly, to provide a repeater modulator for a radio wave jammer capable of continuously jamming by storing / reproducing only jamming waves from an input high-frequency signal so that there is no electromagnetic interference, and the jamming efficiency is not lowered. is required.
[0004]
[Prior art]
FIG. 12 is a block diagram of the main part of the conventional example, and FIG. 13 is an operation explanatory diagram of FIG.
In FIG. 12, 1 is a local oscillator, 2 is a divider, 3 is an input mixer, 4a and 4b are A / D converters, 5a and 5b are waveform memories, 6a and 6b are D / A converters, and 7 is an output. A mixer, 8 is a control circuit, and 9 is a detector.
[0005]
The operation of FIG. 12 will be described below using FIG.
In FIG. 12, input high frequency signals of frequencies f 0, f 1 and f 2 are divided into two by the divider 2, one being applied to the detector 9 and the other being applied to the input mixer 3.
[0006]
Here, it is assumed that the high-frequency signals having the frequencies f0 and f2 are waves that do not cause interference, and the high-frequency signal having the frequency f1 is a desired wave (hereinafter referred to as interference waves) (see FIG. 13-2).
Since the local signal from the local oscillator 1 is applied to the input mixer 3, I-channel and Q-channel analog signals whose phases are shifted by 90 degrees from the input high-frequency signal are taken out and the corresponding A / D conversion is performed. The signals are converted into digital signals of I channel and Q channel by the devices 4a and 4b.
[0007]
Further, the detector 9 detects the input high frequency signals of the frequencies f 0, f 1, f 2 and sends the detected waveform to the control circuit 8.
The control circuit 8 sets the write gate signal and the write address at a common time between the time when the write instruction is input from the outside and the time when the detection waveform exceeds the threshold value set inside. The data is output to the waveform memories 5a and 5b (see FIG. 13-(1), (3) to (5)).
[0008]
Therefore, the I channel and Q channel digital signals from the A / D converters 4a and 4b are written to the designated addresses in the corresponding waveform memories 5a and 5b, respectively.
[0009]
The write address changes at the same time as the sampling time of the A / D converters 4a and 4b.
The digital signals of the I channel and Q channel written in the waveform memories 5a and 5b are sequentially read using the read gate signal and read address from the control circuit 8, and are read by the D / A converters 6a and 6b. They are reproduced as analog signals of I channel and Q channel, respectively (see FIGS. 13- (6), (7)).
[0010]
The reproduced analog signals of the I channel and the Q channel are mixed with the output of the applied local oscillator by the output mixer 7 and reproduced as high frequency signals of the frequencies f0, f1, and f2 (FIG. 13- ▲). 8)).
[0011]
The read gate signal is sent from the control circuit 8 after a specified time (including 0) determined by an external read mode signal has elapsed, but one read is performed for one write. (See FIG. 13- (5), (6)).
[0012]
Further, the addresses f0, f1, and f2 that are the same as those at the time of writing continuously change as the addresses at the time of reading (refer to (7) in FIG. 13).
Therefore, the high frequency signal input at the time of writing to the waveform memories 5a and 5b is
If the detected waveform exceeds the threshold value, it is stored / reproduced and transmitted as an interfering wave, even if it is an interfering wave of frequency f1 or a wave that is not an interfering wave of frequencies f0 and f2. (Refer to (4) and (8)).
[0013]
[Problems to be solved by the invention]
Here, as the operation environment of the radio interference device, the friendly radar, the communication device, etc. are operating in the vicinity, and it is common that the radio waves of the enemy radar and the friendly radar, which are subject to interference, coexist. It is. For this reason
(A) Since all high-frequency signals that are input to the repeater modulator and exceed the threshold value are stored / reproduced and transmitted as interference waves, electromagnetic interference is caused to devices that are not subject to interference (for example, ally radars). give.
(B) When a plurality of high-frequency signals are input simultaneously, the interference power is distributed to the interference target device and the non-interference target device, so that the energy for the interference target device is reduced and the interference efficiency is reduced.
(C) Since the interference wave does not become a continuous waveform, continuous interference is not given.
[0014]
For this reason, in order to give continuous disturbance, a separate oscillator (an oscillator that continuously outputs an externally designated frequency) is required.
There was a problem called.
[0015]
The present invention relates to a repeater modulator for a radio wave jammer capable of performing continuous jamming without causing electromagnetic interference and reducing jamming efficiency by storing and reproducing only a signal of a desired frequency from among input high frequency signals. The purpose is to provide
[0016]
[Means for Solving the Problems]
FIG. 1 is an explanatory diagram of the main part configuration of the first invention, (a) is a main part configuration diagram, (b) a tuning filter characteristic explanatory diagram, and FIG. 2 is a main part configuration diagram of the second and third inventions. FIGS. 3A and 3B are explanatory views of the principal part configuration of the fourth aspect of the present invention. FIG. 3A is a principal part configuration diagram, and FIG. 3B is a tuning filter characteristic explanatory diagram.
[0017]
1 to 3 are the same reference numerals as those in the prior art shown in FIG. 12 and perform the same operations.
Further, the write control signal includes a write gate signal and a write address, and the read control signal includes a read gate signal and a read address.
[0018]
1 to 3 correspond to FIGS. 5, 7, 8, and 10. FIG.
In the first aspect of the present invention, after the input high frequency signal is distributed, one high frequency signal is detected and converted into a detected waveform, and the other high frequency signal is converted into an orthogonal baseband digital signal and output. Side processing means;
A control circuit that generates and outputs a write control signal / read control signal using an external write instruction, read mode, and detection waveform;
In a repeater modulator for a radio wave jamming apparatus having an output side storage / processing means for writing an input signal into a storage portion using the write control signal / read control signal, and then reading out and converting the input signal into a high frequency signal. ,
A filter control circuit for outputting a corresponding filter coefficient using frequency information from the outside, and tuning for passing only a signal having a desired frequency corresponding to the set filter coefficient from the output signal from the input side processing means Filter means constituted by a filter is provided.
[0019]
And only the signal of the desired frequency is memorize | stored and reproduced | regenerated from the input high frequency signal.
The second aspect of the present invention
An external frequency analyzer that analyzes the frequency of the input high-frequency signal and outputs the analysis result
A frequency comparison part is provided in each control circuit.
[0020]
Then, the control circuit sets a writing time during which a signal of a desired frequency can be written using the comparison result obtained by comparing the frequency information from the outside and the analysis result from the instantaneous frequency analyzer and the input detection waveform. To do.
[0021]
Then, during the set writing time, only the signal of the desired frequency from the input high frequency signal is stored in the output side storage / processing means and reproduced.
According to the third aspect of the present invention, when the signal of the desired frequency stored in the output side storage / processing means is reproduced, the signal of the desired frequency is continuously reproduced until the next writing control signal is inputted. .
[0022]
According to a fourth aspect of the present invention, the control circuit includes:
A calculation / level detection part for obtaining an amplitude from the orthogonal baseband signal that has passed through the tuning filter is provided.
[0023]
And, at the time when the amplitude of the signal obtained by the calculation / level detection means exceeds the threshold value, only the signal of the desired frequency is stored from the input high frequency signal using the write control signal,
Until the next writing control signal is input, a signal having a desired frequency is continuously reproduced.
[0024]
Now, in the first present invention shown in FIG. 1, tuning filters 10a and 10b and a filter control circuit 11 are newly added.
As shown in FIG. 1B, the tuning filters 10a and 10b have a plurality of filter patterns (5 in the drawing) having narrow passbands and continuous frequencies, and are controlled by the filter control circuit 11 (for the tuning filter). One filter pattern can be set by setting the filter coefficient.
[0025]
As a result, the tuning filter can pass only a signal having a desired frequency.
In addition, f0 / f1 / f2 / f3 / f4 in FIG.1 (b) is the center frequency of the pass band of five filter patterns.
[0026]
On the other hand, since the interference frequency to be transmitted is known in advance by the radio interference device, the filter control circuit 11 uses the frequency information input from the outside to determine which filter pattern is to be set in the tuning filters 10a and 10b. The filtered filter coefficients are output to the tuning filters 10a and 10b.
[0027]
By performing this operation, the digital data stored in the waveform memories 5a and 5b are only interference waves having a desired frequency.
Thereby, even if the jamming wave reproduced from the radio wave jamming device is transmitted, the electromagnetic interference is not given to the device that is not targeted for jamming.
[0028]
Further, even if a plurality of high-frequency signals are input simultaneously, the interference power is not dispersed and the interference efficiency does not decrease.
In the second and third aspects of the present invention shown in FIG. 2, by adding an instantaneous frequency analyzer (IFM) 12, the divider 2 distributes the input high-frequency signal into three, and the function of the control circuit 8 is changed.
[0029]
The instantaneous frequency analyzer 12 outputs the analyzed frequency as a digital signal. This technique is a conventional technique.
In the present invention, the control circuit 8 is
A common time between the time when the frequency information inputted from the outside and the frequency analysis result of the instantaneous frequency analyzer (IFM) 12 coincide with the time when the inputted detection waveform exceeds the set threshold value. ,
A write gate signal is output to the waveform memories 5a and 5b together with the address.
[0030]
By performing this operation, the signal written to the waveform memories 5a and 5b is only a signal having a desired frequency (for example, frequency f1) (that is, an interference wave).
Therefore, even if the reproduced high-frequency signal is transmitted from the radio interference device, no electromagnetic interference is given to devices that are not subject to interference.
[0031]
It should be noted that the number of times the reproduced high frequency signal is sent is only once in the case of the second aspect of the invention, as in the case of the first aspect of the invention.
However, in the case of the third aspect of the present invention, since the same read address is repeatedly accessed, the stored waveform can be reproduced continuously (see FIGS. 7 and 8).
[0032]
In the case of the fourth aspect of the present invention, the function of the control circuit 8 is changed by adding the tuning filters 10 a and 10 b and the filter control circuit 11.
The control circuit 8 of the present invention inputs I channel and Q channel digital signals that have passed through the tuning filters 10a and 10b, and calculates I ² + Q ² .
[0033]
By this calculation, the amplitude of the digital signal having a desired frequency that has passed through the tuning filters 10a and 10b can be determined.
Then, at the time when the amplitude exceeds the set threshold value, the write gate signal is output to the waveform memories 5a and 5b together with the address. Thereby, only signals having a desired frequency (for example, frequency f1) are stored in the waveform memories 5a and 5b.
[0034]
The read gate signal is generated when the external write instruction is completed, and continues until the next write instruction is input. The address at this time is output to the waveform memories 5a and 5b by repeating the address at the time of writing many times.
[0035]
With the above operation, it is possible to store only a signal having a desired frequency among the input high frequency signals and continuously reproduce the signals (see FIGS. 9 and 10).
Therefore, even if the reproduced high-frequency signal is transmitted from the radio interference device, it does not give electromagnetic interference to devices that are not subject to interference, and even if a plurality of high-frequency signals are input simultaneously, the interference power is not distributed. The interference efficiency does not decrease.
[0036]
Further, since the waveform to be output is a continuous wave, it is not necessary to provide a separate replacement oscillator, and interference can be made in a wide area.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 4 is a block diagram of the main part of the first embodiment of the present invention, FIG. 5 is a diagram for explaining the operation of FIG. 4, FIG. 6 is a block diagram of the main part of the second and third embodiments of the present invention, and FIG. FIG. 6 is a diagram for explaining the operation (in the case of the second invention), FIG. 8 is a diagram for explaining the operation in FIG. 6 (in the case of the third invention), and FIG. 9 is a main configuration of the fourth embodiment of the invention. FIGS. 10 and 10 are diagrams for explaining the operation of FIG. 9. FIG. 11 is a diagram showing an example of a radar scope in the case of receiving the disturbance in FIG.
[0038]
4 to 11 will be described below, the portions described in detail above will be outlined and the portions of the present invention will be described in detail. Note that the same reference numerals denote the same objects throughout the drawings.
[0039]
The operation of the embodiment of the present invention will be described below.
Of the constituent elements recited in the claims, the filter control circuit, the tuning filter, and the waveform memory are respectively a filter coefficient setting table (for example, ROM in which setting data is written) and a digital filter (for example, complex FIR). A filter) and a semiconductor memory (for example, RAM) are used as examples.
(1) Operation explanation of FIG. 4 using FIG. 5 As shown in FIG. 5- (2), high-frequency signals of frequencies f0 and f2 are waves that do not cause interference, and high-frequency signals of frequency f1 are desired waves that cause interference. To do.
[0040]
In FIG. 4, the input high frequency signals of the frequencies f 0, f 1 and f 2 are divided into two by the divider 2, one being applied to the detector 9 and the other being applied to the input mixer 3.
The detector 9 detects the input high frequency signal, extracts the detected waveform, and outputs it to the control circuit 8.
[0041]
Further, since the local signal from the local oscillator 1 is applied to the input mixer 3, after extracting the analog signals of I channel and Q channel whose phases are shifted by 90 degrees, the analog signals are input to the corresponding A / D converters 4a and 4b. Send it out.
[0042]
Therefore, the A / D converters 4a and 4b convert the digital signals into I channel and Q channel and send them to the common digital filter 10c.
On the other hand, the filter coefficient setting table 11a stores filter coefficients for various frequency information input from the outside. The filter coefficient corresponding to the input frequency information F1 is read and output to the digital filter 10c (FIG. 5). -See (5)).
[0043]
Thereby, the digital filter 10c can pass only the desired wave of the frequency f1 by the filter coefficient set by the filter coefficient table 11a.
[0044]
Here, the control circuit 8
A level detector 8a for determining whether the input detection waveform exceeds or does not exceed a set threshold value, an address counter 8b for generating addresses of the semiconductor memories 5c and 5d, and a write gate signal / read gate signal are generated. It consists of a gate generator 8c.
[0045]
Then, when the gate generation unit 8c detects an input signal (a signal indicating that the input detection waveform exceeds the threshold value) from the level detection unit 8a while a write instruction is applied from the outside,
A write gate signal is generated, and the address counter 8b is instructed to start counting (see FIGS. 5- (1) ₁ , (3), (4)).
[0046]
The address counter 8b outputs a write address to the semiconductor memories 5c and 5d and stores a start address and a stop address at the time of writing (see FIG. 5- (6)).
[0047]
As a result, the I-channel and Q-channel digital signals having the frequency f1 that have passed through the digital filter 10c are sequentially written to the designated addresses in the semiconductor memories 5c and 5d.
[0048]
When the writing control operation is completed,
The gate generator 8c generates a read gate signal after a specified time set in the external read mode,
The address counter 8b is instructed to output the same address as that at the time of writing to the semiconductor memories 5c and 5d (see FIGS. 4- (1) ₂ , FIGS. 5- (7), (8)).
[0049]
The address counter 8b outputs from the start address stored at the time of writing to the stop address to the semiconductor memories 5c and 5d.
Therefore, the I channel and Q channel digital signals of the frequency f1 written in the start addresses of the semiconductor memories 5c and 5d are sequentially read out.
The signals are converted into analog signals of I channel and Q channel by the D / A converters 6 a and 6 b and applied to the output mixer 7.
[0050]
Here, since the local signal from the local oscillator 1 is applied, the analog signals of the I channel and the Q channel are synthesized and frequency-converted and output as a high-frequency signal only once (FIG. 5-9). ▼).
(2-1) Explanation of Operation of FIG. 6 Using FIG. 7 As described above, a high-frequency signal of frequency f1 is set as a desired wave.
[0051]
In FIG. 6, the input high frequency signals of frequencies f0, f1, and f2 are divided into three by the divider 2 and added to the instantaneous frequency analyzer (hereinafter abbreviated as IFM) 12, the detector 9, and the input mixer 3, respectively. .
[0052]
The IFM 12 outputs an IFM output obtained by converting the frequency of the analyzed input high-frequency signal into a digital signal, and the detector 9 outputs a detection waveform obtained by detecting the input high-frequency signal to the control circuit 8 (FIG. 7- (2) to ▲). 4 ▼).
[0053]
Further, the input mixer 3 uses the output of the local oscillator 1 to convert it into I-channel and Q-channel analog signals and outputs them to the A / D converters 4a and 4b.
Here, the control circuit 8 is newly provided with a frequency comparison unit 8d in addition to the same level detection unit 8a, address counter 8b, and gate generation unit 8c as described above.
This frequency comparison unit has a function of comparing frequency information from the outside with the analysis result of IFM and outputting the comparison result.
[0054]
Now, the gate generation unit 8c, while a write instruction is applied from the outside,
At the time when the input signal from the level detection unit 8a is detected and the frequency comparison unit 8d notifies the coincidence between the frequency information from the outside and the analysis result of the IFM,
A write gate signal is generated, and the address counter 8b is instructed to start counting (see FIG. 7- (1) ₁ , (5), (6)).
[0055]
The address counter 8b outputs a write address to the semiconductor memories 5c and 5d and stores a start / stop address at the time of writing (see FIG. 7- (6)). As a result, the I-channel and Q-channel digital signals having the frequency f1 that have passed through the digital filter are written to the designated addresses in the semiconductor memories 5c and 5d.
[0056]
When the write control operation is finished, the gate generator 8c generates a read gate signal only once after a specified time set in the external read mode,
The address counter 8b is instructed to output the same read address as that at the time of writing to the semiconductor memories 5c and 5d (refer to FIGS. 7- (7), (8), (9) ₁ ).
[0057]
The address counter 8b outputs the start address to the stop address stored at the time of writing to the semiconductor memories 5c and 5d.
Only the I channel and Q channel digital signals of the frequency f1 written to the designated address are read out, converted into analog signals, synthesized and frequency converted, and output as a high frequency signal of a desired frequency only once ( See Fig. 7- (9) ₂ ).
(2-2) In the description of operation (2-1) in FIG. 6 using FIG. 8, when the write control operation is completed, the gate generation unit 8c, after a specified time set in the external read mode, Since the read gate signal is generated only once, a high-frequency signal having a desired frequency can be output only once.
[0058]
For this reason, in the third aspect of the present invention, the read gate signal is generated when the external write instruction is completed, and is continued until the next write instruction is input, so that the same address as the address at the time of writing can be obtained. The output can be repeated to the semiconductor memories 5c and 5d.
[0059]
As a result, as shown in FIGS. 8 (8), (9) ₁ , and (9) ₂ , it is possible to store only a signal of a desired frequency from the input high frequency signal and continuously reproduce it. .
For this reason, even if the regenerated high frequency signal is transmitted from the radio interference device, it does not cause electromagnetic interference to devices that are not subject to interference, and even if multiple high frequency signals are input simultaneously, the interference power is not distributed and the interference efficiency is It will not decline.
[0060]
Further, since the waveform to be output is a continuous wave, it is not necessary to provide a separate oscillator, and as shown in FIG.
(3) Explanation of operation of FIG. 9 using FIG. 10 The filter control circuit 11 in FIG. 3 is a filter coefficient setting table (for example, ROM in which setting data is written) 11a, the tuning filters 10a and 10b are digital filters 10c, The waveform memories 5a and 5b are constituted by semiconductor memories (for example, RAM) 5c and 5d.
[0061]
The control circuit 8
A computation / level detection unit 8a that performs I ² + Q ² computation on the input I channel and Q channel signals and determines whether the amplitude exceeds a set threshold value,
An address counter 8b for generating addresses of the semiconductor memories 5c and 5d,
The gate generating unit 8c generates a write / read gate.
[0062]
When the gate generation unit 8c detects an input of a signal of a desired frequency from the calculation / level detection unit 8a while the writing is instructed from the outside, the gate generation unit 8c generates a write gate signal and counters the address counter 8b. Instruct the start.
[0063]
The address counter 8b outputs an address to the semiconductor memory 5c and stores a start address and a stop address at the time of writing.
When the write control operation is completed, the gate generator 8c generates a read gate signal and notifies the address counter 8b that the read is repeated.
[0064]
Therefore, the address counter 8b repeatedly outputs from the start address stored at the time of writing to the stop address to the semiconductor memories 5c and 5d.
As a result, the I-channel and Q-channel digital signals having the frequency f1 written in the semiconductor memories 5c and 5d are read out, converted into analog signals of the I-channel and Q-channel by the D / A converters 6a and 6b, and output. Added to the mixer.
[0065]
Here, since the local signal from the local oscillator is applied, the analog signals of the I channel and the Q channel are synthesized and frequency-converted and output as a high-frequency signal.
[0066]
That is, the term (3) also generates a read gate signal when the external write instruction is completed, as in the case (2-2).
The generated read gate signal is continued until the next write instruction is input, so that the same address as that at the time of writing can be repeatedly output to the semiconductor memories 5c and 5d (FIG. 10). -See (7) to (9) ₂ ).
[0067]
As a result, even if the regenerated high-frequency signal is transmitted from the radio interference device, it does not cause electromagnetic interference to devices that are not subject to interference, and the interference power is not distributed even if multiple high-frequency signals are input simultaneously. The interference efficiency does not decrease.
[0068]
Further, since the waveform to be output is a continuous wave, it is not necessary to provide a separate replacement oscillator, and interference can be made in a wide area (see FIG. 11).
[0069]
【The invention's effect】
As described above, according to the present invention, only a signal having a desired frequency can be stored and continuously reproduced from a plurality of input high frequency signals.
Electromagnetic interference is not given to devices that are not subject to interference, and interference efficiency does not decrease even when multiple high-frequency signals are input simultaneously.
[0070]
In addition, since a continuous interference wave can be transmitted, it can greatly contribute to the improvement of the performance of the radio interference device, for example, it can interfere over a wide area without providing a separate oscillator.
[Brief description of the drawings]
FIGS. 1A and 1B are explanatory diagrams of a main part configuration of the first invention, in which FIG. 1A is a main part configuration diagram and FIG. 1B is a tuning filter characteristic explanatory diagram;
FIG. 2 is a configuration diagram of a main part of the second and third aspects of the present invention.
FIGS. 3A and 3B are diagrams illustrating a configuration of a main part according to a fourth embodiment of the present invention, wherein FIG. 3A is a configuration of the main part, and FIG.
FIG. 4 is a block diagram showing the principal part of the first embodiment of the present invention.
FIG. 5 is an operation explanatory diagram of FIG. 4;
FIG. 6 is a block diagram showing the principal parts of the second and third embodiments of the present invention.
7 is an operation explanatory diagram of FIG. 6 (in the case of the second present invention). FIG.
FIG. 8 is a diagram for explaining the operation of FIG. 6 (in the case of the third aspect of the present invention).
9 is a block diagram showing the main part of the embodiment of the present invention shown in FIG.
10 is an operation explanatory diagram of FIG. 9. FIG.
FIG. 11 is a diagram illustrating an example of a radar scope in the case of receiving interference.
FIG. 12 is a configuration diagram of a main part of a conventional example.
13 is an operation explanatory diagram of FIG. 12. FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Local oscillator 2 Divider 3 Input mixer 4a, 4b A / D converter 5a, 5b Waveform memory 5c, 5d Semiconductor memory 6a, 6b D / A converter 7 Output mixer 8 Control circuit 8a Level detection part 8b Address counter 8c Gate generation Unit 8d frequency comparison unit 9 detectors 10a and 10b tuning filter 10c digital filter 11 filter control circuit 11a filter coefficient setting table 12 instantaneous frequency analyzer

Claims

After distributing the input high-frequency signal, one high-frequency signal is detected and converted into a detected waveform, and the other high-frequency signal is converted into an orthogonal baseband digital signal. A control circuit for generating and outputting a write control signal / read control signal using the write instruction, read mode and detection waveform of the memory, and storing the input signal using the write control signal / read control signal In the repeater modulator for a radio interference device having an output side storage / processing means for reading out, converting to a high frequency signal and outputting it,
A filter control circuit for outputting a corresponding filter coefficient using frequency information from the outside;
A filter means comprising a tuning filter that passes only a signal of a desired frequency corresponding to a set filter coefficient among output signals from the input side processing means;
A repeater modulator for a radio interference device, wherein only a signal having a desired frequency is stored and reproduced from an input high frequency signal.

In the control circuit,
A calculation / level detection part is provided to obtain the amplitude from the orthogonal baseband signal that has passed through the tuning filter,
At the time when the amplitude of the signal obtained by the calculation / level detection means exceeds the threshold value, only the signal of the desired frequency is stored from the input high frequency signal using the write control signal,
2. The repeater modulator for a radio wave jammer according to claim 1, wherein a signal having a desired frequency is continuously reproduced until a next writing control signal is input .