JP3977201B2

JP3977201B2 - Semiconductor device

Info

Publication number: JP3977201B2
Application number: JP2002243659A
Authority: JP
Inventors: 秀則渡辺; 英司桑原; 豊弓削; 淳一星; 彰沖田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-08-23
Filing date: 2002-08-23
Publication date: 2007-09-19
Anticipated expiration: 2022-09-19
Also published as: JP2003142495A

Description

【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタを内部に有する半導体装置に関する。
【０００２】
【従来の技術】
従来、同一基板上に形成されるバイポーラトランジスタは全てほぼ同じエミッタ接地の降伏電圧を有するため半導体素子を設計する上でその用途に関わらず、最も高い降伏電圧を必要とするバイポーラトランジスタにより、全てのバイポーラトランジスタの降伏電圧は決まるように構成されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来例では、同一チップ上に二種以上の電源系を有するバイポーラトランジスタを形成する場合、バイポーラトランジスタの上記降伏電圧と遮断周波数を決定している埋込層とベースとの距離は、高い電源系にあわせ大きくする必要があるため電源電圧の低い系で用いられるバイポーラトランジスタの遮断周波数は低くなるという課題があった。
【０００４】
【課題を解決するための手段】
本発明の半導体装置は、電源電圧の異なる少なくとも二つのバイポーラトランジスタを備え、各バイポーラトランジスタは、第１導電型のエミッタ領域、第２導電型のベース領域、および第１導電型のコレクタ領域を有する半導体装置において、電源電圧の高いバイポーラトランジスタは、前記コレクタ領域の高濃度の第１導電型領域が、前記ベース領域及び前記エミッタ領域の直下に存在し、且つ、前記エミッタ領域の直下において前記第１導電型領域の一部が欠除され、格子状に形成される埋込層のエミッタ領域に対する面積を小さくすることにより耐圧電圧を高くすると共に、電源電圧の低いバイポーラトランジスタは、前記電源電圧の高いバイポーラトランジスタの前記埋込層の前記エミッタ領域に対する面積より、埋込層のエミッタ領域に対する面積を大きくすることによって、前記電源電圧の高いバイポーラトランジスタの前記耐圧電圧より低くし、更に、各埋込層が形成された前記第１導電型領域は、該高濃度の第１導電型領域を介して半導体基板表面まで達し、電極と接続されていることを特徴とする。
【０００５】
【作用】
本発明による半導体装置においては、バイポーラトランジスタのコレクタ部の低抵抗化のために用いる埋込層の形状を、従来の長方形からくし形もしくは格子状等の形状とし、コレクタとベースとの間の単位面積あたりの接合容量の異なるバイポーラトランジスタを形成することにより、２種以上の上記降伏電圧を有するバイポーラトランジスタを工程の追加なしに同時に形成することが可能となる。
【０００６】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
【０００７】
図１は本発明の一実施例による半導体装置を示すもので、符号９０１はｐ型シリコン基板、９０２は碁盤の目状（格子状）に形成されたｎ型コレクタ埋込み層、９０３はｎ型エピタキシャル領域、９０４は素子分離の為のｐ型アイソレーション領域、９０５は素子を構成するｐ型ベース領域、９０６は素子を構成する高濃度エミッタ領域、９０７は素子を構成する高濃度ｎ型コレクタ領域である。
【０００８】
図２を用いて、バイポーラトランジスタのコレクタ領域の埋込層を格子状にすることによりＢＶ_CEO の耐圧が高くなる理由について説明する。図２はバイポーラトランジスタのキャリア濃度プロファイルを箱形としたときのモデルである。
【０００９】
ＢＶ_CEO の耐圧は、活性ベース中性領域中の総不純物量Ｎ_B が全てイオン化してベースが完全に空乏化し、パンチスルーが生じた時のエミッタおよびコレクタ間の電圧である。すなわち、ＢＶ_CEO ≡Ｖ_NB=0である。
【００１０】
エミッタ・コレクタ間の電圧が０において（Ｖ_CEO ＝０のとき）、エピタキシャル層がベース・コレクタ間の内部電位により完全に空乏化している場合、ベースコレクタ間の容量Ｃ_CBは、ＢＶ_CEO 以下の電圧ではほぼ一定であり
【００１１】
【数１】

で表される。ここでＫは比誘電率，ε₀ は真空中の誘電率，Ｓは埋込層の面積，ｄはエピタキシャル層の巾である。
【００１２】
したがってエミッタを接地し、エミッタ・コレクタ間に電圧Ｖ_CEO を印加した時に生じるベース中の電荷量Ｑ_B は、Ｑ_B ＝Ｃ_CBＶ_CEOであらわされる。したがって活性ベース領域内の全ての不純物がイオン化してＱ_B ＝Ｎ_B となる電圧であるＢＶ_CEO は、
【００１３】
【数２】

となる。
【００１４】
このことにより、ＢＶ_CEO の耐圧を高くする必要がある場合、エピタキシャル層の巾ｄを大きくすること、即ちエピタキシャル膜を厚く堆積させる必要があることがわかる。またバイポーラトランジスタの遮断周波数ｆ_T を高くするには、エピタキシャル層の巾ｄを小さくすることが有効であることから、上述の巾ｄは耐圧の許す限り小さくすることが望ましい。
【００１５】
しかしながら、２種以上の電源系を有するバイポーラトランジスタを内在するＬＳＩでは、上述の巾ｄは、最も高い電源系で駆動されるバイポーラトランジスタの耐圧により決定されてしまうため、全く同じ構造をもつ低い電源系で駆動されるバイポーラトランジスタのｆ_T は低くなるという欠点があった。しかしながら本発明によれば、埋込層の形状を格子状にし、実効的に面積Ｓを小さくすることによりＢＶ_CEO を高くすることができる。このことにより、同一ウエハ内に２種以上のＢＶ_CEO の耐圧を有するバイポーラトランジスタを、何らの工程の追加なしに形成することができる。
【００１６】
また当然ながら、ベース・コレクタ間の容量Ｃ_CBが小さくできることから、バイポーラトランジスタのｆ_T が向上することは明らかである。
【００１７】
図３（ａ）〜（ｄ）はその製造工程を示す図である。例えばｐ型シリコン基板を用いる場合について以下に示す。まず図３（ａ）に示すように、基板濃度１０¹⁴〜１０¹⁷ｃｍ^-3程度のｐ型シリコン基板９０１上に拡散マスク用絶縁膜、例えば熱酸化膜を施し、必要個所をパターンニングした後、ｎ⁺ 拡散層９０２を例えばアンチモンＳｂあるいは砒素Ａｓにて高濃度１０¹⁸〜１０²⁰ｃｍ^-3に形成する。
【００１８】
さらに上記絶縁膜を全面除去した後、図３（ｂ）に示すように、ウエハ全面にｎ型のエピタキシャル層９０３を堆積形成する。エピタキシャル層としては例えば厚さが０．５〜１０μｍ、比抵抗が０．１〜３０Ω・ｃｍ程度のものを堆積する。その後、エピタキシャル膜の表面に熱酸化膜を例えば２００Å形成し、レジストをマスクにしてホウ素などのｐ型の不純物を、例えばドーズ量１×１０¹³ｃｍ^-2、加速電圧７０ＫｅＶでイオン注入し、熱処理を行ない拡散分離層９０４を形成する。また高濃度の拡散深さの深いＮ⁺ 領域９０７を形成する。この時、上記Ｎ⁺ 領域９０７がＮ⁺ 埋込み層９０２に充分達するように熱処理や濃度を選ぶ必要がある。
【００１９】
次に上記ウエハ全面に熱酸化膜９１０を例えば５００Åの厚さに形成し、耐酸化性の絶縁膜、例えば窒化ケイ素を約２０００Å堆積させ、フィールド領域のパターンニングを行なう。その後フィールドの選択酸化を例えば７０００Å施し、フィールド酸化膜９０８を形成し、窒化膜を除去する。
【００２０】
次に図３（ｃ）に示すように、フィールド酸化膜９０８とレジストをマスクにしてボロンのイオン注入を行ない、１０００℃程度の熱処理を行なうことにより活性ベース領域９０５を形成する。その後、レジストをマスクにして高濃度のｎ型のエミッタ領域９０６を、例えば５×１０¹⁵ｃｍ^-2１００ＫｅＶでヒ素をイオン注入を行なって形成し、さらに高濃度のｐ型領域９０９を、例えば５×１０¹⁵ｃｍ^-2５０ＫｅＶでボロンをイオン注入して熱拡散することにより形成する。
【００２１】
次に図３（ｄ）に示すように、ＳｉＯ₂ 膜９１１をＣＶＤにより例えば５０００Å堆積させ、その後パターンニングを行なってコンタクト部を開口する。次にＡｌ等を表面に形成後、パターンニングを行なう。
【００２２】
【発明の効果】
以上詳細に説明したように、本発明によれば、バイポーラトランジスタの埋込層の形状を格子状等にすることにより、エミッタ接地の降伏電圧ＢＶ_CEO を高くすることができる効果がある。これによって２種以上の電源系を有するバイポーラトランジスタを内在するＬＳＩにおいて、低い電源系のバイポーラトランジスタの耐圧に合わせてエピタキシャル膜の膜厚を薄くすることが可能であり、低い電源電圧で駆動させたバイポーラトランジスタも高いｆ_T を有するものを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例によるバイポーラトランジスタの断面図である。
【図２】本発明の原理を説明するための説明図である。
【図３】本発明の一実施例に係る半導体置の製造工程を説明するための断面図である。
【符号の説明】
９０１半導体基板
９０２埋込層
９０３エピタキシャル層
９０４アイソレーション領域
９０５真性ベース領域
９０６エミッタ領域
９０７高濃度コレクタ領域
９０８フィールド酸化膜
９０９高濃度ベース領域
９１０酸化膜
９１１酸化膜
９１２Ａｌ電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a bipolar transistor therein.
[0002]
[Prior art]
Conventionally, all bipolar transistors formed on the same substrate have substantially the same emitter-grounded breakdown voltage. Therefore, all bipolar transistors that require the highest breakdown voltage are used regardless of their application in designing a semiconductor device. The breakdown voltage of the bipolar transistor is configured to be determined.
[0003]
[Problems to be solved by the invention]
However, in the above conventional example, when forming a bipolar transistor having two or more power supply systems on the same chip, the distance between the buried layer and the base that determines the breakdown voltage and the cutoff frequency of the bipolar transistor is: There is a problem that the cutoff frequency of a bipolar transistor used in a system with a low power supply voltage becomes low because it needs to be increased in accordance with a high power supply system.
[0004]
[Means for Solving the Problems]
The semiconductor device of the present invention includes at least two bipolar transistors having different power supply voltages, and each bipolar transistor has a first conductivity type emitter region, a second conductivity type base region, and a first conductivity type collector region. in the semiconductor device, higher bipolar transistor of the power supply voltage, high-concentration first-conductivity-type region of the collector region is present directly below the base region and the emitter region, and the Te immediately below the smell of the emitter region first A bipolar transistor having a low power supply voltage has a high breakdown voltage by reducing the area of the buried layer formed in a lattice shape with a part of one conductivity type region being reduced and reducing the area with respect to the emitter region. The emitter of the buried layer is larger than the area of the buried layer of the bipolar transistor with respect to the emitter region. By increasing the area to area, the lower than the withstand voltage of the high bipolar transistor of the power supply voltage, further, the first conductivity type region each buried layer has been formed, a first conductivity type high-concentration It reaches the surface of the semiconductor substrate through the region and is connected to the electrode.
[0005]
[Action]
In the semiconductor device according to the present invention, the shape of the buried layer used for reducing the resistance of the collector portion of the bipolar transistor is changed from a conventional rectangular shape to a comb shape or a lattice shape, and a unit between the collector and the base. By forming bipolar transistors having different junction capacitances per area, it is possible to simultaneously form two or more types of bipolar transistors having the breakdown voltage without any additional process.
[0006]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0007]
FIG. 1 shows a semiconductor device according to an embodiment of the present invention. Reference numeral 901 denotes a p-type silicon substrate, 902 denotes an n-type collector buried layer formed in a grid pattern (lattice shape), and 903 denotes an n-type epitaxial layer. 904 is a p-type isolation region for element isolation, 905 is a p-type base region constituting the element, 906 is a high-concentration emitter region constituting the element, and 907 is a high-concentration n-type collector region constituting the element. is there.
[0008]
The reason why the breakdown voltage of BV _CEO is increased by making the buried layer in the collector region of the bipolar transistor into a lattice shape will be described with reference to FIG. FIG. 2 is a model when the carrier concentration profile of the bipolar transistor is a box shape.
[0009]
Breakdown voltage of the BV _CEO has a base completely depleted the total impurity amount N _B in the active base neutral region and all ionized, the voltage between the emitter and collector when the punch-through occurs. That is, BV _CEO ≡V _{NB = 0} .
[0010]
When the voltage between the emitter and the collector is 0 (when V _CEO = 0), when the epitaxial layer is completely depleted by the internal potential between the base and the collector, the capacitance C _CB between the base and collector is less than or equal to BV _CEO The voltage is almost constant.
[Expression 1]

It is represented by Here, K is the relative dielectric constant, ε ₀ is the dielectric constant in vacuum, S is the area of the buried layer, and d is the width of the epitaxial layer.
[0012]
Therefore, the charge amount Q _B in the base generated when the emitter is grounded and the voltage V _CEO is applied between the emitter and the collector is expressed as Q _B = C _CB V _CEO . Therefore, BV _CEO , which is a voltage at which all impurities in the active base region are ionized and Q _B = N _B is
[0013]
[Expression 2]

It becomes.
[0014]
This shows that when the breakdown voltage of BV _CEO needs to be increased, it is necessary to increase the width d of the epitaxial layer, that is, to deposit the epitaxial film thickly. Also in order to increase the cut-off frequency f _T of the bipolar transistor, since it is effective to reduce the width d of the epitaxial layer, the width d of the above, it is desirable to reduce as permitted breakdown voltage.
[0015]
However, in an LSI containing bipolar transistors having two or more power supply systems, the above-mentioned width d is determined by the breakdown voltage of the bipolar transistor driven by the highest power supply system. The bipolar transistor driven by the system has a drawback that the f _T is lowered. However, according to the present invention, the BV _CEO can be increased by making the buried layer into a lattice shape and effectively reducing the area S. As a result, bipolar transistors having two or more BV _CEO breakdown voltages can be formed in the same wafer without any additional process.
[0016]
Of course, since the capacitance C _CB between the base and the collector can be reduced, it is clear that the f _{T of} the bipolar transistor is improved.
[0017]
3A to 3D are diagrams showing the manufacturing process. For example, the case where a p-type silicon substrate is used will be described below. First, as shown in FIG. 3A, a diffusion mask insulating film, for example, a thermal oxide film is applied on a p-type silicon substrate 901 having a substrate concentration of about 10 ¹⁴ to 10 ¹⁷ cm ⁻³ , and necessary portions are patterned. The n ⁺ diffusion layer 902 is formed to a high concentration of 10 ¹⁸ to 10 ²⁰ cm ^{−3 using} , for example, antimony Sb or arsenic As.
[0018]
Further, after removing the entire surface of the insulating film, an n-type epitaxial layer 903 is deposited on the entire surface of the wafer as shown in FIG. For example, an epitaxial layer having a thickness of about 0.5 to 10 μm and a specific resistance of about 0.1 to 30 Ω · cm is deposited. Thereafter, a thermal oxide film is formed on the surface of the epitaxial film, for example, 200 、, and a p-type impurity such as boron is ion-implanted at a dose of 1 × 10 ¹³ cm ⁻² and an acceleration voltage of 70 KeV using a resist as a mask, followed by heat treatment. To form a diffusion separation layer 904. Further, an N ⁺ region 907 having a high concentration and a deep diffusion depth is formed. At this time, it is necessary to select a heat treatment and a concentration so that the N ⁺ region 907 sufficiently reaches the N ⁺ buried layer 902.
[0019]
Next, a thermal oxide film 910 is formed on the entire surface of the wafer to a thickness of, for example, 500 mm, and an oxidation resistant insulating film, for example, silicon nitride is deposited to a thickness of about 2000 mm to pattern the field region. Thereafter, selective oxidation of the field is performed, for example, 7000 nm, a field oxide film 908 is formed, and the nitride film is removed.
[0020]
Next, as shown in FIG. 3C, boron ion implantation is performed using the field oxide film 908 and resist as a mask, and an active base region 905 is formed by performing a heat treatment at about 1000.degree. Thereafter, using the resist as a mask, a high-concentration n-type emitter region 906 is formed by ion implantation of arsenic at, for example, 5 × 10 ¹⁵ cm ⁻² 100 KeV, and a high-concentration p-type region 909 is formed at, for example, 5 × 10 ¹⁵ cm ⁻² Formed by ion implantation of boron at 50 KeV and thermal diffusion.
[0021]
Next, as shown in FIG. 3D, a SiO ₂ film 911 is deposited, for example, by 5000 nm by CVD, followed by patterning to open a contact portion. Next, patterning is performed after Al or the like is formed on the surface.
[0022]
【The invention's effect】
As described above in detail, according to the present invention, by setting the shape of the buried layer of the bipolar transistor to a lattice shape or the like, there is an effect that the breakdown voltage BV _{CEO of the} grounded emitter can be increased. As a result, in an LSI having a bipolar transistor having two or more power supply systems, it is possible to reduce the thickness of the epitaxial film in accordance with the withstand voltage of the low power supply bipolar transistor, and it is driven with a low power supply voltage. It is possible to form a bipolar transistor having a high f _T.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a bipolar transistor according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram for explaining the principle of the present invention.
FIG. 3 is a cross-sectional view for explaining a manufacturing process of a semiconductor device according to an embodiment of the present invention.
[Explanation of symbols]
901 Semiconductor substrate 902 buried layer 903 epitaxial layer 904 isolation region 905 intrinsic base region 906 emitter region 907 high concentration collector region 908 field oxide film 909 high concentration base region 910 oxide film 911 oxide film 912 Al electrode

Claims

In a semiconductor device comprising at least two bipolar transistors having different power supply voltages, each bipolar transistor having a first conductivity type emitter region, a second conductivity type base region, and a first conductivity type collector region,
Power high bipolar transistor with voltage, high-concentration first-conductivity-type region of said collector region, said base region and sits just below the emitter region, and said first conductivity type region Te directly below the smell of the emitter region As the withstand voltage is increased by reducing the area of the buried layer formed in a lattice shape with respect to the emitter region,
A bipolar transistor having a low power supply voltage can be obtained by increasing the area of the buried layer with respect to the emitter region of the bipolar transistor with a high power supply voltage by increasing the area of the buried layer with respect to the emitter region. Lower than the withstand voltage,
Further, the first conductivity type region in which each buried layer is formed reaches the surface of the semiconductor substrate via the high concentration first conductivity type region and is connected to an electrode.