JP3974108B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置の製造方法、特に、同一基板上に演算回路を有する電気的に書き込みと消去が可能な不揮発性半導体装置の製造方法に関する。

近年、携帯電話やパーソナルコンピュータなどの普及により、ＤＲＡＭやＳＲＡＭに比べデータ保持のために消費する電力の少ない不揮発性メモリの重要性はますます大きくなっている。また、商品開発サイクルの短縮要望の強まりから、プログラム格納用途としても不揮発性メモリはより使用範囲が広まっている。

特に同一チップ上に演算回路を有する不揮発性メモリはシステムＬＳＩのプログラム回路開発用途などとして重要なデバイスである。プログラム回路開発用途としては、既存の演算回路の設計資産を活用するため不揮発性メモリを同一基板上に製造しても演算回路の特性が変わらないことが求められる。

しかしながら、同一基板上に複数のトランジスタを製造するために工程を追加すると主にゲート絶縁膜の除去工程において、エッチング工程数の増加や絶縁膜のエッチングレートの違いによる膜減りや膜残りにより既存のトランジスタの特性が変動するという短所がある。

そこで、この問題を解決する製造方法が提案されている。以下にその従来例について図面を参照しながら説明する（例えば、特許文献１）。

この製造方法を用いた第１の従来例として、１層ポリ型のフラッシュメモリセルについての製造方法を図６（ａ）から図６（ｇ）に示す。図６（ａ）から図６（ｇ）で、右側の図はフラッシュメモリセルの断面図、左側の図は周辺回路トランジスタの断面図を模式的に示したものである。

まず、図６（ａ）に示すようにシリコン基板４０１上に犠牲酸化膜４０２とシリコン窒化膜４０３を形成する。次に、図６（ｂ）に示すように、周辺回路トランジスタ領域の素子分離酸化膜４０４とフラッシュメモリセル領域の素子分離酸化膜４０５を同時に形成する。次に、図６（ｃ）に示すように、周辺回路トランジスタ領域とフラッシュメモリセル領域のシリコン窒化膜４０３を同時に除去した後、フォトマスク４０６を用いて選択的にフラッシュメモリセル部の犠牲酸化膜４０２とを除去する。この工程では、周辺回路トランジスタ領域の素子分離酸化膜４０４の側部の一部が露出する。次に、図６（ｄ）に示すように、メモリセルのゲート絶縁膜４０７を形成する。次に、図６（ｅ）に示すように、フォトマスク４０８により周辺回路トランジスタ領域にあるメモリセルのゲート絶縁膜となる絶縁膜４０７を除去し、同じマスクを用いて犠牲酸化膜４０２を除去する。次に、図６（ｆ）に示すように、周辺トランジスタのゲート酸化膜４０９を形成する。次に、図６（ｇ）に示すように、周辺トランジスタ及びメモリセルのゲート材料となるポリシリコン４１０を形成する。以降よく知られたトランジスタのゲート形成工程及びソースドレイン形成工程、層間膜形成工程、コンタクト形成工程、配線工程を経てフラッシュメモリ及び周辺回路トランジスタが完成する。

また、この製造方法を用いた第２の従来例として、２層ポリ型のフラッシュメモリセルについての製造方法を図７（ａ）から図７（ｇ）に示す。図７（ａ）から図７（ｇ）で、右側の図はフラッシュメモリセルの断面図、左側の図は周辺回路トランジスタの断面図を模式的に示したものである。

まず、図７（ａ）に示すようにシリコン基板５０１上に犠牲酸化膜５０２とシリコン窒化膜５０３を形成する。次に、図７（ｂ）に示すように、周辺回路トランジスタ領域の素子分離酸化膜５０４とフラッシュメモリセル領域の素子分離酸化膜５０５を同時に形成する。次に、図７（ｃ）に示すように、周辺回路トランジスタ領域とフラッシュメモリセル領域のシリコン窒化膜５０３を同時に除去した後、フォトマスク５０６を用いて選択的にフラッシュメモリセル部の犠牲酸化膜５０２とを除去する。この工程では、周辺回路トランジスタ領域の素子分離酸化膜５０４の側部の一部が露出する。次に、図７（ｄ）に示すように、メモリセルのトンネル膜５０７とポリシリコン５０８を形成する。周辺回路領域ではトンネル膜５０７形成時に犠牲酸化膜５０２の膜厚が増加する。次に、図７（ｅ）に示すように、フォトマスク５０９によりメモリセル領域のポリシリコン５０８をパターンニングし、周辺回路トランジスタ領域にあるポリシリコン５０８を除去する。次に、図７（ｆ）に示すように、メモリセルの層間容量膜５１０を堆積し、フォトマスク５１１により周辺回路トランジスタ領域にあるメモリセルの層間容量膜５１０およびトンネル膜５０７を除去し、同じマスクを用いて犠牲酸化膜５０２を除去する。次に、図７（ｇ）に示すように、周辺トランジスタのゲート酸化膜５１２を形成する。次に、図７（ｈ）に示すように、周辺トランジスタのゲート及びメモリセルの制御ゲートとなるポリシリコン５１３を形成する。以降よく知られたトランジスタのゲート形成工程及びソースドレイン形成工程、層間膜形成工程、コンタクト形成工程、配線工程を経てフラッシュメモリ及び周辺回路トランジスタが完成する。

以上のような工程により、周辺回路トランジスタの素子分離酸化膜の膜減りを抑え、周辺回路トランジスタの分離特性劣化を防ぐことが出来る。
特開２０００−１７４２４０号公報

しかしながら、従来の製造方法では上述した第１の従来例に示すように、素子分離酸化膜４０４を形成するためのシリコン窒化膜４０３を除去した後、周辺トランジスタの素子分離酸化膜４０４と活性領域に段差が存在する状態で不揮発性メモリセルのゲート絶縁膜４０７を形成し、周辺回路トランジスタ領域から除去している。このため、周辺回路領域の素子分離酸化膜４０４の側面にはメモリセルのゲート絶縁膜４０７の一部がサイドウォール状に残留するという課題があった。

図３（ａ）から（ｃ）に問題となる工程を子細に示す。図３（ａ）はメモリセルのゲート絶縁膜４０７を形成した工程である。従来例では犠牲酸化膜４０２の表面を結ぶ線より上方に周辺回路トランジスタの素子分離酸化膜が突き出すため、図３（ｂ）に示すメモリセルのゲート絶縁膜４０７を除去する工程でメモリセルのゲート絶縁膜４０７の一部がサイドウォール状に残留しやすいものであった。このため、図３（ｃ）に示すようにゲート材料４１０を堆積した後にも周辺回路トランジスタの素子分離酸化膜４０４の側面にメモリセルのゲート絶縁膜４０７が残留することになる。

このとき、特にメモリセルのゲート絶縁膜４０７がシリコン窒化膜などの電荷蓄積性の膜を含む場合、異方性エッチングでの除去を行うため残留が起こりやすい。残留したシリコン窒化膜は演算回路のゲートやソース−ドレイン間のリーク電流の発生や特性変動の要因となり、回路の誤動作を引き起こす。

また、特にトレンチ分離酸化膜底面コーナー部への応力集中を下げるためトレンチ分離酸化膜底部とトレンチ分離酸化膜側面を結ぶ線の交角は鈍角になるようにトレンチ分離酸化膜側面は垂直に対して傾きを持たせる構造とする場合においてはこの課題が顕著となる。その例を、図３（ｇ）から（ｉ）に子細に示す。トレンチ分離酸化膜側面の傾きの向きがトレンチ分離酸化膜の底面幅がトレンチ分離酸化膜上面幅より狭くなる方向であるため、図３（ｇ）に示すようにメモリセルのゲート絶縁膜４０７はトレンチ分離酸化膜側面と犠牲酸化膜４０２表面が鋭角をなす部分に付着することになり、図３（ｈ）に示すメモリセルのゲート絶縁膜４０７を除去する工程でトレンチ分離酸化膜の側面に付着したメモリセルのゲート絶縁膜４０７の一部はより残留しやすい。特に、基板表面を結ぶ線より上部に前記の傾きを持つトレンチ分離酸化膜が存在する場合に、メモリセルのゲート絶縁膜４０７の一部はより残留しやすいといえる。

また、この課題を解決しようとして、素子分離酸化膜４０４の側面からメモリセルのゲート絶縁膜４０７を十分に除去するために図６（ｅ）で示す工程でのエッチングを長く行った場合、エッチングにより素子分離酸化膜４０４の膜厚が減少するため、周辺トランジスタの分離特性が劣化するという課題が発生する。

同様に、図４（ａ）、（ｂ）及び図４（ｅ）、（ｆ）に子細に示すように、上述した第２の従来例では周辺回路トランジスタ領域の素子分離酸化膜５０４の側面が露出した状態でポリシリコン５０８およびメモリセルの層間容量膜５１０を堆積するため、周辺回路領域の素子分離酸化膜５０４の側面にポリシリコン５０８もしくはメモリセルの層間容量膜５１０の一部が残留するという課題があった。

特に、第2の従来例でも、トレンチ分離酸化膜底部とトレンチ分離酸化膜側面を結ぶ線の交角は鈍角になるようにトレンチ分離酸化膜側面は垂直に対して傾きを持たせる構造とする場合には、図４（ｉ）、（ｊ）及び図４（ｍ）、（ｎ）に子細に示すように、周辺回路領域の素子分離酸化膜５０４の側面にポリシリコン５０８もしくはメモリセルの層間容量膜５１０の一部がより残留しやすい。特に、基板表面を結ぶ線より上部に前記の傾きを持つトレンチ分離酸化膜が存在する場合に、ポリシリコン５０８もしくはメモリセルの層間容量膜５１０の一部はより残留しやすいといえる。

したがって、この発明の目的は、前記の課題に鑑み、素子分離絶縁膜の側面にメモリセルのゲート絶縁膜またはメモリセルの浮遊ゲートや層間容量膜が残留せず、簡便に高性能な周辺トランジスタを形成できる半導体装置の製造方法を提供することである。

上記の課題を解決するために、この発明の請求項１記載の半導体装置の製造方法は、半導体基板上に、フラッシュメモリを構成する第１の半導体素子および周辺回路トランジスタを構成する第２の半導体素子が混載された半導体装置の製造方法であって、前記基板上に下方より順に第１の絶縁膜、第２の絶縁膜を形成する工程（ａ）と、前記基板上の素子分離領域における前記第１および第２の絶縁膜を除去する工程（ｂ）と、前記素子分離領域に少なくとも前記第２の絶縁膜の表面の高さを超えない高さの素子分離絶縁膜を形成する工程（ｃ）と、前記基板の第１の活性領域上における前記第１および第２の絶縁膜を選択的に除去する工程（ｄ）と、前記第１の活性領域を含む前記基板上に前記第１の半導体素子のゲート絶縁膜を形成する工程（ｅ）と、前記基板の第２の活性領域上における前記第１の半導体素子のゲート絶縁膜、前記第１および第２の絶縁膜を選択的に除去する工程（ｆ）と、前記第２の活性領域上に前記第２の半導体素子のゲート絶縁膜を形成する工程（ｇ）と、前記第１の半導体素子のゲート絶縁膜の直上および前記第２の半導体素子のゲート絶縁膜の直上に、同時に導電膜を堆積する工程（ｈ）とを含む。

請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記第１の半導体素子のゲート絶縁膜が電荷蓄積性を有する。

請求項３記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、前記第１の半導体素子のゲート絶縁膜が少なくとも酸化膜とシリコン窒化膜を含む積層膜である。

請求項４記載の半導体装置の製造方法は、半導体基板上に、フラッシュメモリを構成する第１の半導体素子および周辺回路トランジスタを構成する第２の半導体素子が混載された半導体装置の製造方法であって、前記基板上に下方より順に第１の絶縁膜、第２の絶縁膜を形成する工程（ａ）と、前記基板上の素子分離領域における前記第１および第２の絶縁膜を除去するとともに前記基板に溝を形成する工程（ｂ）と、前記素子分離領域に少なくとも前記第２の絶縁膜の表面の高さを超えない高さの素子分離絶縁膜を形成する工程（ｃ）と、前記基板の第１の活性領域上における前記第１および第２の絶縁膜を選択的に除去する工程（ｄ）と、前記第１の活性領域を含む前記基板上に前記第１の半導体素子のゲート絶縁膜を形成する工程（ｅ）と、前記第１の半導体素子のゲート絶縁膜上を含む前記基板上に導電膜を堆積する工程（ｆ）と、前記第２の活性領域上の少なくとも前記導電膜を選択的に除去する工程（ｇ）と、前記工程（ｇ）の後に、前記第１の活性領域の前記導電膜上を含む前記基板上に前記第１の半導体素子の層間容量膜を堆積する工程（ｈ）と、前記第２の活性領域上の少なくとも前記第１の半導体素子の層間容量膜、前記第１および第２の絶縁膜を選択的に除去する工程（ｉ）と、前記第２の活性領域上に前記第２の半導体素子のゲート絶縁膜を形成する工程（ｊ）とを含む。

請求項５記載の半導体装置の製造方法は、請求項１，２，３または４記載の半導体装置の製造方法において、前記素子分離絶縁膜が、一部が前記基板中に埋め込まれたトレンチ分離膜である。

請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法において、前記トレンチ分離膜の側面のうち、少なくとも前記基板表面よりも上に位置する部分において、上方に広がったテーパ形状を有する。

請求項７記載の半導体装置の製造方法は、請求項１，２，３，４，５または６記載の半導体装置の製造方法において、前記第１の絶縁膜がシリコン酸化膜であり、前記第２の絶縁膜がシリコン窒化膜である。

この発明の請求項１記載の半導体装置の製造方法によれば、素子分離領域に少なくとも第２の絶縁膜の表面の高さを超えない高さの素子分離絶縁膜を形成する工程と、基板の第１の活性領域上における第１および第２の絶縁膜を選択的に除去する工程と、第１の活性領域を含む基板上に第１の半導体素子のゲート絶縁膜を形成する工程と、基板の第２の活性領域上における第１の半導体素子のゲート絶縁膜、第１および第２の絶縁膜を選択的に除去する工程とを含むので、第２の半導体素子形成領域において、第１の半導体素子のゲート絶縁膜を除去する際、素子分離絶縁膜側部への第１の半導体素子のゲート絶縁膜の一部が残留することを防ぎ、第1の半導体素子形成工程による第2の半導体素子の特性変動を抑制する。

その結果、同一基板上にフラッシュメモリと周辺回路トランジスタを形成する半導体装置において、周辺回路トランジスタの素子分離絶縁膜へのフラッシュメモリのゲート絶縁膜などの材料の残留を防止することで、簡便に安定した特性の周辺回路トランジスタを提供することが出来る。

請求項２では、第１の半導体素子のゲート絶縁膜が電荷蓄積性を有するのでさらに有効である。すなわち、電荷蓄積性の膜は異方性エッチングでの除去を行うため残留が起こりやすいという問題が解消される。

請求項３では、第１の半導体素子のゲート絶縁膜が少なくとも酸化膜とシリコン窒化膜を含む積層膜であるのでさらに有効である。

この発明の請求項４記載の半導体装置の製造方法によれば、素子分離領域に少なくとも第２の絶縁膜の表面の高さを超えない高さの素子分離絶縁膜を形成する工程と、基板の第１の活性領域上における第１および第２の絶縁膜を選択的に除去する工程と、第１の活性領域を含む基板上に第１の半導体素子のゲート絶縁膜を形成する工程と、第１の半導体素子のゲート絶縁膜上を含む基板上に導電膜を堆積する工程と、第２の活性領域上の少なくとも導電膜を選択的に除去する工程と、前記導電膜を除去する工程の後に、第１の活性領域の導電膜上を含む基板上に第１の半導体素子の層間容量膜を堆積する工程と、第２の活性領域上の少なくとも第１の半導体素子の層間容量膜、第１および第２の絶縁膜を選択的に除去する工程とを含むので、第2の半導体素子形成領域において、導電膜及び層間容量膜を除去する際に、素子分離絶縁膜側部への第1の半導体素子のポリシリコン等の導電膜及び層間容量膜の一部が残留することを防ぎ、第1の半導体素子形成工程による第2の半導体装置の特性変動を抑制する。

その結果、同一基板上にフラッシュメモリと周辺回路トランジスタを形成する半導体装置において、周辺回路トランジスタの素子分離絶縁膜へのフラッシュメモリのゲート絶縁膜、浮遊ゲート、層間容量膜などの材料の残留を防止することで、簡便に安定した特性の周辺回路トランジスタを提供することが出来る。

請求項５では、素子分離絶縁膜が、一部が基板中に埋め込まれたトレンチ分離膜であるのでさらに有効である。

請求項６では、トレンチ分離膜の側面のうち、少なくとも基板表面よりも上に位置する部分において、上方に広がったテーパ形状を有するのでさらに有効である。この場合、トレンチ分離膜が傾きを持つことでゲート絶縁膜、導電膜および層間絶縁膜が残留しやすいが、上記構成により残留することはない。

請求項７では、第１の絶縁膜がシリコン酸化膜であり、第２の絶縁膜がシリコン窒化膜であるのでさらに有効である。

この発明の第１の実施形態を図１に基づいて説明する。図1（ａ）から図１（ｇ）はこの発明の第１の実施形態のフラッシュメモリの製造方法を工程順に説明する図である。各工程で、周辺回路トランジスタ及びフラッシュメモリセルの断面図を示している。各図の左側に周辺回路トランジスタの断面図を、右側にフラッシュメモリの断面図を示している。

まず、図1（ａ）に示すようにシリコン基板（半導体基板）１０１上に下方より順に犠牲酸化膜（第１の絶縁膜）１０２とシリコン窒化膜（第２の絶縁膜）１０３を形成する。犠牲酸化膜１０２の膜厚は１００Å程度、シリコン窒化膜１０３の膜厚は１０００Å程度である。

次に、図１（ｂ）に示すように、基板上の素子分離領域における第１および第２の絶縁膜を除去し、素子分離領域に少なくとも第２の絶縁膜の表面の高さを超えない高さの素子分離絶縁膜を形成する。この場合、周辺回路トランジスタ領域の素子分離酸化膜１０４とフラッシュメモリセル領域の素子分離酸化膜１０５を同時に形成する。素子分離酸化膜１０５としては膜厚４０００Å程度のトレンチ分離酸化膜が用いられる。トレンチ分離酸化膜底面コーナー部への応力集中を下げるためトレンチ分離酸化膜底部とトレンチ分離酸化膜側面を結ぶ線の交角は鈍角になるようにトレンチ分離酸化膜側面は垂直に対して傾きを持っていることが望ましい。傾きの向きはトレンチ分離酸化膜の底面幅がトレンチ分離酸化膜上面幅より狭くなる方向である。

次に、図１（ｃ）に示すように、基板の第１の活性領域（フラッシュメモリセル領域）上における第１および第２の絶縁膜を選択的に除去する。この場合、フォトマスク１０６を用いて選択的にフラッシュメモリセル領域のシリコン窒化膜１０３を除去した後、フラッシュメモリセル部の犠牲酸化膜１０２を除去する。この工程により、周辺回路トランジスタのトレンチ分離酸化膜の側面が露出していない。

次に、図１（ｄ）に示すように、第１の活性領域を含む基板上に第１の半導体素子のゲート絶縁膜を形成する。この場合、メモリセルのゲート絶縁膜１０７としてシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を形成する。この積層膜の酸化膜に換算した膜厚は２００Å程度である。ゲート絶縁膜１０７としてはシリコン酸化膜とシリコン窒化膜を含む2層以上の積層構造膜や電荷蓄積性の膜を用いることが出来る。この工程により、周辺回路トランジスタのトレンチ分離酸化膜の側面にはメモリセルのゲート絶縁膜が付着しない。図３（ｊ）に示すように、トレンチ分離酸化膜底部とトレンチ分離酸化膜側面を結ぶ線の交角が鈍角になるようにトレンチ分離酸化膜側面は垂直に対して傾きを持たせる場合にもトレンチ分離酸化膜の側面にはメモリセルのゲート絶縁膜が付着しない。

次に、図１（ｅ）に示すように、基板の第２の活性領域（周辺回路トランジスタ領域）上における第１の半導体素子のゲート絶縁膜、第１および第２の絶縁膜を選択的に除去する。この場合、フォトマスク１０８により周辺回路トランジスタ領域にあるメモリセルのゲート絶縁膜となる絶縁膜１０７をエッチングにより除去し、同じマスクを用いてシリコン窒化膜１０３及び犠牲酸化膜１０２を除去する。周辺回路トランジスタのトレンチ分離酸化膜の側面にメモリセルのゲート絶縁膜１０７が付着しないため、トレンチ分離酸化膜の側面にメモリセルのゲート絶縁膜１０７は残留しない。図３（ｊ）に示すように、トレンチ分離酸化膜底部とトレンチ分離酸化膜側面を結ぶ線の交角は鈍角になるようにトレンチ分離酸化膜側面は垂直に対して傾きを持たせる場合にもトレンチ分離酸化膜の側面にはメモリセルのゲート絶縁膜が残留しない。

次に、図１（ｆ）に示すように、周辺回路トランジスタのゲート絶縁膜１０９を形成する。ゲート絶縁膜１０９は２０〜３００Å程度のシリコン酸化膜である。周辺回路トランジスタとして異なるゲート絶縁膜厚を持つ複数種類のトランジスタを持つことも出来る。

次に、図１（ｇ）に示すように、周辺トランジスタ及びメモリセルのゲート材料となるポリシリコン１１０を形成する。ポリシリコンの膜厚は１５００Å程度である。以降よく知られたトランジスタのゲート形成工程及びソースドレイン形成工程、層間膜形成工程、コンタクト形成工程、配線工程を経てフラッシュメモリ及び周辺回路トランジスタが完成する。

特に従来例で問題となるメモリセルのゲート絶縁膜除去工程を図３（ｄ）から（ｆ）に子細に示す。図３（ｄ）に示すようにメモリセルのゲート絶縁膜１０７を形成したときに周辺回路トランジスタの素子分離絶縁膜１０４では上面以外にフラッシュメモリのゲート絶縁膜となる材料が堆積しない為、図３（ｅ）に示すようにメモリセルのゲート絶縁膜１０７を除去する際にも周辺回路トランジスタの素子分離絶縁膜１０４の側面にメモリセルのゲート絶縁膜１０７が残留しない。これより、図３（ｆ）に示すゲート材料となるポリシリコン１１０を堆積した後もリーク原因となるメモリセルのゲート絶縁膜１０７が残留しない。

また、特に従来例で問題となる、トレンチ分離酸化膜底部とトレンチ分離酸化膜側面を結ぶ線の交角は鈍角になるようにトレンチ分離酸化膜側面は垂直に対して傾きを持たせる構造とする場合の、メモリセルのゲート絶縁膜除去工程を図３（ｊ）から（ｌ）に子細に示す。図３（ｊ）に示すようにメモリセルのゲート絶縁膜１０７を形成したときに周辺回路トランジスタの素子分離絶縁膜１０４では上面以外にフラッシュメモリのゲート絶縁膜となる材料が堆積しない為、図３（ｋ）に示すようにメモリセルのゲート絶縁膜１０７を除去する際にも周辺回路トランジスタの素子分離絶縁膜１０４の側面にメモリセルのゲート絶縁膜１０７が残留しない。これより、図３（ｌ）に示すゲート材料となるポリシリコン１１０を堆積した後もリーク原因となるメモリセルのゲート絶縁膜１０７が残留しない。従来例では、少なくともシリコン基板表面を結ぶ線より上方に前記の傾きを持つトレンチ分離酸化膜が存在するときに周辺回路トランジスタの素子分離絶縁膜１０４側面にメモリセルのゲート絶縁膜１０７が残留しやすいが、本発明の第1実施形態では残留することはない。

以上からわかるように、本発明の第1の実施形態のフラッシュメモリの製造方法では、周辺回路トランジスタ形成のために周辺回路領域からフラッシュメモリのゲート絶縁膜となる材料を取り除く工程で素子分離絶縁膜の側面などにフラッシュメモリのゲート絶縁膜材料が残留することはなく、過剰なエッチング工程を加えることなく安定した特性の周辺回路トランジスタを形成できるものである。

この発明の第２の実施形態を図２に基づいて説明する。図２（ａ）から図２（ｈ）はこの発明の第２の実施形態のフラッシュメモリの製造方法を工程順に説明する図である。各工程で、周辺回路トランジスタ及びフラッシュメモリセルの断面図を示している。各図の左側に周辺回路トランジスタの断面図を、右側にフラッシュメモリの断面図を示している。

まず、第１の実施形態と同様に図２（ａ）に示すようにシリコン基板（半導体基板）２０１上に犠牲酸化膜（第１の絶縁膜）２０２とシリコン窒化膜（第２の絶縁膜）２０３を形成し、次に、図２（ｂ）に示すように、周辺回路トランジスタ領域の素子分離酸化膜２０４とフラッシュメモリセル領域の素子分離酸化膜２０５を同時に形成し、次に、図２（ｃ）に示すように、フォトマスク２０６を用いて選択的にフラッシュメモリセル領域のシリコン窒化膜２０３を除去した後、フラッシュメモリセル部の犠牲酸化膜２０２を除去する。この工程により、周辺回路トランジスタのトレンチ分離酸化膜の側面が露出していない。

次に、図２（ｄ）に示すように、第１の活性領域を含む基板上に第１の半導体素子のゲート絶縁膜を形成し、第１の半導体素子のゲート絶縁膜上を含む基板上に導電膜を堆積する。この場合、メモリセルのトンネル膜となるシリコン酸化膜２０７とポリシリコン（導電膜）２０８を形成する。シリコン酸化膜２０７の膜厚は１００Å程度、ポリシリコン２０８の膜厚は２０００Å程度である。トンネル膜としてはシリコン酸化膜のほかにシリコン酸窒化膜なども用いることが出来る。この工程により、周辺回路トランジスタのトレンチ分離酸化膜の側面にはポリシリコンが付着しない。また、図３（ｊ）に示すように、トレンチ分離酸化膜底部とトレンチ分離酸化膜側面を結ぶ線の交角が鈍角になるようにトレンチ分離酸化膜側面は垂直に対して傾きを持たせる場合にもトレンチ分離酸化膜の側面にはメモリセルのゲート絶縁膜が付着しない。

次に、図２（ｅ）に示すように、第２の活性領域上の少なくとも導電膜を選択的に除去する。この場合、フォトマスク２０９によりメモリセル領域のポリシリコン２０８をパターンニングし、周辺回路トランジスタ領域にあるポリシリコン２０８を除去する。周辺回路トランジスタのトレンチ分離酸化膜の側面にポリシリコン２０８が付着しないため、トレンチ分離酸化膜の側面にポリシリコン２０８は残留しない。図３（ｊ）に示すように、トレンチ分離酸化膜底部とトレンチ分離酸化膜側面を結ぶ線の交角は鈍角になるようにトレンチ分離酸化膜側面は垂直に対して傾きを持たせる場合にもトレンチ分離酸化膜の側面にはメモリセルのゲート絶縁膜が残留しない。

次に、図２（ｆ）に示すように、第１の活性領域の導電膜上を含む基板上に第１の半導体素子の層間容量膜を堆積し、第２の活性領域上の少なくとも第１の半導体素子の層間容量膜、第１および第２の絶縁膜を選択的に除去する。この場合、メモリセルの層間容量膜２１０を堆積し、フォトマスク２１１により周辺回路トランジスタ領域にあるメモリセルの層間容量膜２１０およびトンネル膜２０７を除去し、同じマスクを用いてシリコン窒化膜２０３及び犠牲酸化膜２０２を除去する。層間容量膜２１０は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜で形成され、この層間容量膜２１０の酸化膜に換算した膜厚は２００Å程度である。この工程でも、周辺回路トランジスタのトレンチ分離酸化膜の側面には層間容量膜が付着することはないため、周辺回路トランジスタのトレンチ分離酸化膜の側面に層間容量膜が残留しない。

なお、本実施形態の変形例を図５に示す。図５に示すように、本実施形態においては図５（ｄ）から図５（ｅ）に至る工程において、第２の活性領域上の少なくとも導電膜を選択的に除去したが、本実施形態の変形例の図５（ｅ）のように、第２の活性領域上の導電膜を残存させても構わない。この場合、フォトマスク２０９を周辺回路トランジスタ領域にあるポリシリコン２０８上にも形成し、これによりメモリセル領域のポリシリコン２０８をパターンニングする。これにより、周辺回路トランジスタ領域にあるポリシリコン２０８はそのまま残存することになる。このような処理を行う場合、図５（ｅ）から図５（ｆ）に至る工程において、第２の活性領域上の少なくとも第１の半導体素子の層間容量膜、導電膜、第１および第２の絶縁膜を選択的に除去することになる。この場合、メモリセルの層間容量膜２１０を堆積し、フォトマスク２１１により周辺回路トランジスタ領域にあるメモリセルの層間容量膜２１０、ポリシリコン２０８およびトンネル膜２０７を除去し、同じマスクを用いてシリコン窒化膜２０３及び犠牲酸化膜２０２を除去することになる。

次に、図２（ｇ）に示すように、周辺回路トランジスタのゲート絶縁膜２１２を形成する。以降、第1の実施形態と同様に、図２（ｈ）に示すように、周辺トランジスタのゲート材料と及びメモリセルの浮遊ゲート材料となるポリシリコン２１３を形成し、よく知られた2層ポリ型フラッシュメモリのゲート形成工程及び周辺回路トランジスタのゲート形成工程及びソースドレイン形成工程、層間膜形成工程、コンタクト形成工程、配線工程を経てフラッシュメモリ及び周辺回路トランジスタが完成する。

特に従来例で問題となるメモリセルのゲート絶縁膜除去工程を図４（ｃ）、（ｄ）及び（ｇ）、（ｈ）に子細に示す。図４（ｃ）及び（ｇ）に示すように周辺回路トランジスタの素子分離絶縁膜２０４では上面以外にフラッシュメモリの浮遊ゲート材料及び層間容量膜が堆積しない為、図４（ｄ）及び（ｈ）に示すようにメモリセルのゲート絶縁膜２０７、ポリシリコン２０８、層間容量膜２１０を除去する際にも周辺回路トランジスタの素子分離絶縁膜２０４の側面にメモリセルのゲート絶縁膜２０７、ポリシリコン２０８、層間容量膜２１０が残留しない。なおゲート絶縁膜は図示せず。

また、特に従来例で問題となる、トレンチ分離酸化膜底部とトレンチ分離酸化膜側面を結ぶ線の交角は鈍角になるようにトレンチ分離酸化膜側面は垂直に対して傾きを持たせる構造とする場合の、メモリセルのゲート絶縁膜除去工程を図４（ｋ）、（ｌ）及び（ｏ）、（ｐ）に子細に示す。図４（ｋ）及び（ｏ）に示すように周辺回路トランジスタの素子分離絶縁膜２０４では上面以外にフラッシュメモリの浮遊ゲート材料及び層間容量膜が堆積しない為、図４（ｌ）、（ｐ）に示すようにメモリセルのゲート絶縁膜２０７、ポリシリコン２０８、層間容量膜２１０を除去する際にも周辺回路トランジスタの素子分離絶縁膜２０４の側面にメモリセルのゲート絶縁膜２０７、ポリシリコン２０８、層間容量膜２１０が残留しない。なおゲート絶縁膜は図示せず。

従来例では、少なくともシリコン基板表面を結ぶ線より上方に前記の傾きを持つトレンチ分離酸化膜が存在するときに周辺回路トランジスタの素子分離絶縁膜２０４側面にフラッシュメモリの浮遊ゲート材料及び層間容量膜が残留しやすいが、本発明の第２実施形態では残留することはない。

以上からわかるように、本発明の第2の実施形態のフラッシュメモリの製造方法では、周辺回路トランジスタの素子分離絶縁膜の上面以外にフラッシュメモリの浮遊ゲート材料となるポリシリコンと層間容量膜は堆積しない為、周辺回路トランジスタ形成のために周辺回路領域からポリシリコンと層間容量膜を取り除く工程で素子分離絶縁膜の側面にポリシリコンと層間容量膜が残留することはなく、過剰なエッチング工程を加えることなく安定した特性の周辺回路トランジスタを形成できるものである。

本発明の半導体装置の製造方法は、同一基板上にフラッシュメモリと周辺回路トランジスタを形成する半導体装置において簡便に安定した特性の周辺回路トランジスタを提供することが出来るものであり、同一基板上に演算回路を有する電気的に書き込みと消去が可能な不揮発性半導体記憶装置に有用である。

（ａ）〜（ｇ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 （ａ）〜（ｈ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 （ａ）〜（ｃ）と（ｇ）〜（ｉ）は従来例、（ｄ）〜（ｆ）と（ｊ）〜（ｌ）は本発明の第1の実施形態に係る半導体装置の製造方法における周辺回路トランジスタの素子分離酸化膜近傍の子細な断面図である。 （ａ）〜（ｃ）と（ｇ）〜（ｉ）は従来例、（ｄ）〜（ｆ）と（ｊ）〜（ｌ）は本発明の第２の実施形態に係る半導体装置の製造方法における周辺回路トランジスタの素子分離酸化膜近傍の子細な断面図である。 （ａ）〜（ｈ）は本発明の第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。 （ａ）〜（ｇ）は従来例１の半導体装置の製造方法の各工程を示す断面図である。 （ａ）〜（ｈ）は従来例２の半導体装置の製造方法の各工程を示す断面図である。

符号の説明

１０１，２０１，４０１，５０１ シリコン基板
１０２，２０２，４０２，５０２ 犠牲酸化膜
１０３，２０３，４０３，５０３ シリコン窒化膜
１０４，２０４，４０４，５０４ 周辺回路トランジスタ領域の素子分離酸化膜
１０５，２０５，４０５，５０５ フラッシュメモリセル領域の素子分離酸化膜
１０６，１０８，２０６，２０９，２１１，４０６，４０８，５０６，５０９，５１１ フォトマスク
１０７，４０７ メモリセルのゲート絶縁膜
２０７，５０７ メモリセルのトンネル膜
２０８，５０８ メモリセルの浮遊ゲート材料となるポリシリコン
２１０，５１０ メモリセルの層間容量膜
１０９，２１２，４０９，５１２ 周辺回路トランジスタのゲート絶縁膜
１１０，２１３，４１０，５１３ ゲート材料となるポリシリコン

Claims (7)

1. 半導体基板上に、フラッシュメモリを構成する第１の半導体素子および周辺回路トランジスタを構成する第２の半導体素子が混載された半導体装置の製造方法であって、
   前記基板上に下方より順に第１の絶縁膜、第２の絶縁膜を形成する工程（ａ）と、
   前記基板上の素子分離領域における前記第１および第２の絶縁膜を除去する工程（ｂ）と、
   前記素子分離領域に少なくとも前記第２の絶縁膜の表面の高さを超えない高さの素子分離絶縁膜を形成する工程（ｃ）と、
   前記基板の第１の活性領域上における前記第１および第２の絶縁膜を選択的に除去する工程（ｄ）と、
   前記第１の活性領域を含む前記基板上に前記第１の半導体素子のゲート絶縁膜を形成する工程（ｅ）と、
   前記基板の第２の活性領域上における前記第１の半導体素子のゲート絶縁膜、前記第１および第２の絶縁膜を選択的に除去する工程（ｆ）と、
   前記第２の活性領域上に前記第２の半導体素子のゲート絶縁膜を形成する工程（ｇ）と、
   前記第１の半導体素子のゲート絶縁膜の直上および前記第２の半導体素子のゲート絶縁膜の直上に、同時に導電膜を堆積する工程（ｈ）とを含む半導体装置の製造方法。
2. 前記第１の半導体素子のゲート絶縁膜が電荷蓄積性を有する請求項１記載の半導体装置の製造方法。
3. 前記第１の半導体素子のゲート絶縁膜が少なくとも酸化膜とシリコン窒化膜を含む積層膜である請求項２記載の半導体装置の製造方法。
4. 半導体基板上に、フラッシュメモリを構成する第１の半導体素子および周辺回路トランジスタを構成する第２の半導体素子が混載された半導体装置の製造方法であって、
   前記基板上に下方より順に第１の絶縁膜、第２の絶縁膜を形成する工程（ａ）と、
   前記基板上の素子分離領域における前記第１および第２の絶縁膜を除去するとともに前記基板に溝を形成する工程（ｂ）と、
   前記素子分離領域に少なくとも前記第２の絶縁膜の表面の高さを超えない高さの素子分離絶縁膜を形成する工程（ｃ）と、
   前記基板の第１の活性領域上における前記第１および第２の絶縁膜を選択的に除去する工程（ｄ）と、
   前記第１の活性領域を含む前記基板上に前記第１の半導体素子のゲート絶縁膜を形成する工程（ｅ）と、
   前記第１の半導体素子のゲート絶縁膜上を含む前記基板上に導電膜を堆積する工程（ｆ）と、
   前記第２の活性領域上の少なくとも前記導電膜を選択的に除去する工程（ｇ）と、
   前記工程（ｇ）の後に、前記第１の活性領域の前記導電膜上を含む前記基板上に前記第１の半導体素子の層間容量膜を堆積する工程（ｈ）と、
   前記第２の活性領域上の少なくとも前記第１の半導体素子の層間容量膜、前記第１および第２の絶縁膜を選択的に除去する工程（ｉ）と、
   前記第２の活性領域上に前記第２の半導体素子のゲート絶縁膜を形成する工程（ｊ）とを含む半導体装置の製造方法。
5. 前記素子分離絶縁膜が、一部が前記基板中に埋め込まれたトレンチ分離膜である請求項１，２，３または４記載の半導体装置の製造方法。
6. 前記トレンチ分離膜の側面のうち、少なくとも前記基板表面よりも上に位置する部分において、上方に広がったテーパ形状を有する請求項５記載の半導体装置の製造方法。
7. 前記第１の絶縁膜がシリコン酸化膜であり、前記第２の絶縁膜がシリコン窒化膜である請求項１，２，３，４，５または６記載の半導体装置の製造方法。

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