JP3959447B2

JP3959447B2 - Manufacturing method of semiconductor device

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Publication number: JP3959447B2
Application number: JP23486896A
Authority: JP
Inventors: 隆史永野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-11-28
Filing date: 1996-09-05
Publication date: 2007-08-15
Anticipated expiration: 2016-09-05
Also published as: JPH09213658A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、高融点金属シリサイイド膜を含む電極配線を有した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＭＯＳ型半導体集積回路は、ゲート電極材料としてリン等の不純物を拡散したポリシリコン膜が用いられてきた。しかしながら、近年半導体集積回路の高速化に伴い、上記ポリシリコン膜の抵抗が大きいため、信号の伝搬速度が遅くなり、半導体集積回路の高速化を達成することが困難になってきている。
【０００３】
また、半導体集積回路の高集積化の要求により、ＭＯＳ型トランジスタのソース、ドレイン拡散層を薄くした、すなわち浅いＰＮ接合構造が求められている。これは、微細化するために顕著になるショートチャンネル効果を抑制するために有効であるが、ソース、ドレイン拡散層の抵抗値が大きくなり、ＭＯＳ型トランジスタの電流駆動能力が低下する。そこで、この拡散層の抵抗を少なくするために、エキシマレーザー光を基板に照射して基板の極表面だけが短時間に加熱されるエキシマレーザーアニールを用いて、優れた結晶性を有する拡散層を得ることで、拡散層の低抵抗化を行っていた。しかしながら、現在の高集積化・高速化では、更なる浅接合が求められているため、この方法を用いても、拡散層の抵抗値を下げることには限界があり、これが一層の高集積化、高速化を目指す半導体集積回路の阻害要件となってきている。
【０００４】
上記のような問題を解決する手段の一つとして、例えばＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＥＬＥＣＴＲＯＮＤＥＶＩＣＥ．Ｖｏｌ．３８，Ｎｏ．２，ＦＥＢＲＵＲＹ１９９１Ｃｈｉｎ−ＹｕａｎＬｕ，ＪａｎｍｙｅＪａｍｅｓＳｕｎｇ，ＲｕｉｃｈｅｎＬｉｕ，Ｎｕｎ−ＳｉａｎＴｓａｉ，ＲａｎｂｉｒＳｉｎｇｈ，ＳｔｅａｖｅｎＪ．ＨｉｌｌｅｎｉｎｕｓａｎｄＨｏｗａｒｄＣ．Ｋｉｒｓｃｈの第２４６頁〜第２５３頁に示されているように、ポリシリコン膜と高融点金属シリサイドとを用いたポリサイド構造のゲート電極を持ち、しかもソース、ドレイン拡散層上にも高融点金属シリサイド層を形成した（所謂サリサイド構造の）半導体集積回路が開発された。この高融点金属シリサイドとして、最も比抵抗が小さく、有望視されている高融点金属シリサイドがチタンシリサイド（ＴｉＳｉ₂ ）である。
【０００５】
ここで、上記のような目的に用いるＴｉＳｉ₂ 膜を使用した半導体集積回路の形成方法を、図２５を参照して説明する。
【０００６】
まず、Ｐ型半導体基板１１にＮ型ウェル１２を形成し、このＰ型半導体基板１１表面にフィールド酸化膜１３、１３’を選択的に形成する。その後、フィールド酸化膜１３、１３’によって定められた素子形成領域にゲート酸化膜１４を形成し、ドープしたポリシリコン膜を堆積した後、パターニングしてポリシリコンゲート電極１５を形成する。更に、絶縁膜を堆積した後、異方性エッチングを行って、ポリシリコンゲート電極１５の側壁部にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄｄｒａｉｎ）用絶縁膜１６を形成する。
【０００７】
次に、ポリシリコンゲート電極１５や後述するＭＯＳトランジスタ１のソース１８、ドレイン１９が形成される部分の表面の自然酸化膜をスパッタリング法で除去した後、Ｔｉ膜を堆積する。その後、窒素雰囲気中で第１の熱処理としての急速熱処理（ＲＴＡ：ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）を行う。このＲＴＡにより、Ｔｉ膜がシリコンと接触しているポリシリコンゲート電極１５やソース１８、ドレイン１９部には、それぞれＴｉＳｉ₂ 膜１７、１７’１７”が形成される。その後、このＲＴＡにて形成された絶縁膜上等のＴｉＮ膜および未反応のＴｉ膜を、硫酸と過酸化水素水の混合液により、ＴｉＳｉ₂ 膜１７、１７’１７”を残して、除去する。
【０００８】
その後、ＴｉＳｉ₂ 膜１７、１７’１７”の低抵抗化を目的とした、第２の熱処理としてのＲＴＡを第１の熱処理としてのＲＴＡより高い温度にて行う。更にその後、ボロンをイオン注入し、ソース１８とドレイン１９を形成する。この様にすることで、ゲートおよびソースとドレインを自己整合的にシリサイド化することにより、低抵抗化したＭＯＳトランジスタ１を形成している。
【０００９】
この後、図示はしないが、層間絶縁膜の形成、イオン注入層の活性化アニール、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成し、パッシベーション膜形成等を行って、半導体集積回路を作製する。
【００１０】
上記のようにしてＴｉＳｉ₂ 膜１７、１７’、１７”を用い、ポリシリコンゲート電極１５とＴｉＳｉ₂ 膜１７の２層で構成された、所謂ポリサイド電極２によるゲート電極の低抵抗化と、ソース１８、ドレイン１９の拡散層抵抗の低抵抗化とにより、半導体集積回路の高速化が図られる。
【００１１】
しかし、半導体集積回路の高集積化が進み、ゲート電極幅が狭くなり、ソース１８、ドレイン１９の領域も小さくなってくると、ＴｉＳｉ₂ 膜１７、１７’、１７”を低抵抗化する第２の熱処理条件が難しくなる。それは、例えば日経マイクロデバイス編「低電力ＬＳＩの技術白書・・・１ミリ・ワットへの挑戦」の第２１８頁〜第２２２頁に記載されているように、ゲート電極幅が狭くなり、ソース１８、ドレイン１９の領域も小さくなると、ＴｉＳｉ₂ 膜１７、１７’、１７”の熱凝集反応温度が低くなるため、及びＴｉＳｉ₂ 膜１７、１７’、１７”が薄くなると、活性化エネルギーがより高くなって、低抵抗の相に転移する温度が上昇するためである。すなわち、ＴｉＳｉ₂ 膜１７、１７’、１７”を低抵抗化する熱処理の温度が高くなり、一方ＴｉＳｉ₂ 膜１７、１７’、１７”の熱凝集反応温度が低くなって、安定な低抵抗のＴｉＳｉ₂ 膜１７、１７’、１７”の形成が出来なくなる。
【００１２】
また、ソース、ドレイン拡散層を浅くした場合には、膜厚ムラがあるため、チタンシリサイド層の一部がソース、ドレインの拡散層を突き抜けることがあり、そのためリーク電流が大きくなるという問題が生じていた。従って、ソース、ドレインの拡散層を浅くするとしても、チタンシリサイド層が突き抜けない程度には深くする必要があった。
【００１３】
なおまた、上述の如くパターンの微細化とＴｉＳｉ₂ 膜１７、１７’、１７”の薄膜化が進むと、低温熱処理である第１の熱処理において、ＴｉＳｉ₂ 膜１７、１７’、１７”の形成自体が難しくなるという問題もある。
【００１４】
【発明が解決しようとする課題】
本発明は、上述した問題に鑑みてなされ、高融点金属シリサイド膜を形成し易くし、形成した高融点金属シリサイド膜の特性改善のための熱処理を促進させて、半導体装置の低抵抗化又はリーク電流の低減を図り、高集積で高速化された半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
以上の課題は、高融点金属層とシリコン層とを反応させて形成した高融点金属シリサイド層を有する半導体装置の製造方法において、前記シリコン層上に前記高融点金属層が形成された半導体ウェハを凹形状に変形させることにより、前記高融点金属層に圧縮応力を加えた状態で、前記高融点金属シリサイド層を熱処理して形成することを特徴とする半導体装置の製造方法、によって解決される。
【００１６】
すなわち、高融点金属層に圧縮応力を加えた状態で、熱処理して高融点金属シリサイド層を形成することにより、見かけ上の活性化エネルギーを低下させることができるので、高融点金属シリサイド層を形成する化学反応が促進される。従って、反応温度を低く設定することができ、上述したようにパターンの微細化や高融点金属シリサイド膜の薄膜化がなされても、容易に高融点金属シリサイド層を形成することができる。
【００２７】
【発明の実施例の形態】
高融点金属層とシリコン層とを反応させて高融点金属シリサイド層を形成している半導体装置の製造方法において、高融点金属層に圧縮応力を加えた状態で、高融点金属シリサイド層を形成する。この圧縮応力を加えた状態で反応させることにより、その反応の見かけ上の活性化エネルギーを低くすることができるので、反応温度を低く設定しても、反応が促進され、容易に高融点金属シリサイド層を形成することができる。従って、パターンの微細化や高融点金属シリサイド層の薄膜化がなされても、容易に、かつ確実に高融点金属シリサイド層を形成することができる。
【００２８】
更に、この高融点金属層に圧縮応力を加えた状態とするには、高圧にした反応炉内において、高融点金属層とシリコン層との反応を行う。このようにすることによって、特別に装置を用いることなく、反応温度を高くせずとも、容易に反応が促進され、容易に高融点金属シリサイド層を形成することができる。
【００２９】
また、この高融点金属層に圧縮応力を加えた状態とするには、例えば凹型の半導体ウェハホルダの載置面に密着させて凹型に変形させた状態で、高融点金属層とシリコン層との反応を行う。また、高融点金属層を堆積させる半導体ウェハを、例えば凸型の半導体ウェハホルダの載置面に密着させて凸型に変形させ、その状態で、高融点金属層を堆積させ、その後、半導体ウェハをフラット形状に戻すことにより、高融点金属層に圧縮応力が加えられた状態として、高融点金属層とシリコン層とを反応させる。これらのようにすることによって、反応温度を低く設定しても、高融点金属シリサイド層形成の反応が促進され、容易に高融点金属シリサイド層を形成することができる。更にこの場合には、反応炉内部を高圧にしなくてよいので、高融点金属層の表面の窒化や酸化をほとんど伴わずに、反応を行える。
【００３０】
また、高融点金属シリサイド層を有する半導体装置の製造方法において、高融点金属シリサイド層に圧縮応力を加えた状態で、熱処理してこの高融点金属シリサイド層を形成する。すなわち。この圧縮応力を加えた状態で反応させることにより、その熱処理に行われる反応の見かけ上の活性化エネルギーを低くすることができるので、その反応が促進され、容易に高融点金属シリサイド層の熱処理が行うことができる。
【００３１】
なお、この高融点金属シリサイド層の熱処理が、低抵抗の相に相転移させる熱処理であるときには、この相転移の活性化エネルギーを低くすることができるので、薄膜化しても、相転移温度がそれ程上昇することがなく、従って相転移の反応温度を低く設定できる。すなわち凝集反応を伴うことなく、低抵抗な高融点金属シリサイド層を、容易で確実に得ることができる。
【００３２】
上述したように高融点金属シリサイド層に圧縮応力を加えた状態とするには、高圧にした反応炉内において、高融点金属シリサイド層の熱処理を行う。このようにすることによって、特別に装置を用いることなく、容易に熱処理中に行われる反応を促進することができる。
【００３３】
また、凹型の半導体ウェハホルダの載置面に密着させて凹型に変形させた状態で、高融点金属シリサイド層の熱処理を行う。このようにすることによって、熱処理中に行われる反応が促進され、高融点金属シリサイド層の熱処理を行うことができる。また、高融点金属層を堆積させる半導体ウェハを、例えば凸型の半導体ウェハホルダの載置面に密着させて凸型に変形させ、その状態で、高融点金属層を堆積させ、その後、半導体ウェハをフラット形状に戻した後に、その高融点金属層から形成された高融点金属シリサイド層には圧縮応力が加わっているので、この状態で熱処理を行う。この場合にも、熱処理中に行われる反応が促進され、高融点金属シリサイド層の熱処理を行うことができる。また、これらの方法により高融点金属シリサイド層に圧縮応力を加えて熱処理を行った場合には、熱処理炉内部を高圧にしなくてよいので、高融点金属シリサイド層の表面の窒化や酸化がほとんどない。
【００３４】
更に、高融点金属層及び高融点金属シリサイド層に、圧縮応力を加える状態として、上述したように▲１▼高圧で行う▲２▼半導体ウェハを凹形状に変形させる▲３▼半導体ウェハを凸形状に変形させて高融点金属層を堆積した後に、フラット形状に戻す、という３つの方法があるが、これらの方法を組み合わせて、圧縮応力を与えることにすれば、加える圧縮応力を大きくすることができる。すなわち、圧縮応力を大きくするための半導体ウェハの反り過ぎによるスリップライン等の結晶欠陥が発生する恐れがなく、圧縮応力を強めることができるので、反応が一層、促進され、更に容易にかつ確実に、凝集のない所望の高融点金属シリサイドを得ることができる。
【００３５】
また、上記において、凹型及び凸型に変形させる際には、この形状を球面とすれば、高融点金属層及び高融点金属シリサイド層に均一な圧縮応力を与えることができるので、半導体ウェハ面内で、均一な高融点金属層とシリコン層との反応及び高融点金属シリサイド層の熱処理を行うことができる。すなわち、通常、半導体ウェハ上には、複数の半導体装置が同時に形成されているので、これら半導体装置の性能をほぼ同一にすることができる。
【００３６】
また、シリサイド化反応温度が４００℃〜９００℃の範囲にあるＴｉ，Ｃｏ，Ｎｉ，Ｐｔ，Ｍｏを高融点金属として用いれば、半導体プロセスと良く整合のとれたシリサイドプロセスを行うことが可能である。
【００３７】
更に、半導体ウェハを凹形状又は凸形状に密着させて凹形状又は凸形状と変形させる凹型又は凸型の載置面を有した半導体ウェハホルダを具備している半導体装置の製造装置を用いれば、わずかな改良で上記の半導体装置の製造方法を行うことができるので、改良に伴うコストの大巾な上昇を防ぐことができる。
【００３８】
また、半導体ウェハホルダの載置面の凹形状及び凸形状が球面であれば、容易にまた均一に半導体ウェハに圧縮応力を加えることができる。
【００３９】
更に、凹型の載置面の中央部が上下動可能であるようにすれば、又は凸型の載置面の外周部が上下動可能であるようにすれば、半導体ウェハを徐々に載置面に密着させることができるので、半導体ウェハに急激応力が加わり、半導体ウェハが破損するなどの恐れを回避することができる。
【００４０】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図２５中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【００４１】
実施例１
本実施例は半導体装置の製造方法に本発明を適用した例で、第２の熱処理時に半導体ウェハホルダ表面の球面の凹形状に半導体ウェハを密着させて熱処理する例であり、これを図１乃至図７を参照して説明する。
まず、図２に示す様に、Ｐ型半導体基板１１にＮ型ウェル１２を形成し、このＰ型半導体基板１１表面にフィールド酸化膜１３、１３’を選択的に形成する。その後、フィールド酸化膜１３、１３’によって定められた素子形成領域にゲート酸化膜１４’を、例えば熱酸化により約６ｎｍの膜厚で形成し、ドープしたポリシリコン膜１５’を膜厚約１００ｎｍ程堆積した後、パターニングしてポリシリコン電極１５及びゲート酸化膜１４を形成する。
【００４２】
そして、ポリシリコン電極１５の上方から、公知のＰ型不純物となるイオンを例えば、３×１０¹⁴程度のドーズ量で注入する。更に、絶縁膜、例えばＳｉＯ₂ 膜を約１５０ｎｍ程の膜厚で堆積した後、異方性エッチングを行って、ポリシリコン電極１５の側壁部にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄｄｒａｉｎ）用絶縁膜１６を形成する。
次に、ＢＦ₂ ⁺イオンを用い、イオン打ち込みエネルギーを１５ＫｅＶとして、３×１０¹⁵/ ｃｍ² のドーズ量でイオン注入を行い、続いて不純物の活性化アニールをＲＴＡにて、約１０００°Ｃで１０秒間程行って、図３に示すようにソース１８とドレイン１９を形成する。
【００４３】
その後、ポリシリコンゲート電極１５や後述するソース１８、ドレイン１９が形成される部分の表面の自然酸化膜をスパッタリング法で除去した後、図４に示すように、Ｔｉ膜２０を膜厚約２０ｎｍ程堆積する。その後、窒素雰囲気中で第１の熱処理としてＲＴＡを、約６００°Ｃで６０秒間程行う。このＲＴＡにより、図５に示されるようにＴｉ膜２０がシリコンと接触しているポリシリコンゲート電極１５やソース１８、ドレイン１９部には、低温アニールで形成されるＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”が形成される。
なお、Ｔｉ膜２０が更に薄くなった場合は、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”自体が形成し難くなるため、この段階でも、後述する図１の半導体ウェハホルダ２１を用いて、Ｐ型半導体基板１１上にＴｉ膜２０が形成されている図５に示される状態の未完成の半導体装置が形成されている半導体ウェハの、Ｔｉ膜２０側に圧縮応力を加えて熱処理を行い、確実にＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”を形成する。
【００４４】
この状態でのＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”は、まだ抵抗が大きい。しかし、抵抗を一気に小さくしようとして高温アニールすると、Ｔｉ膜２０が半導体基板１１上の絶縁膜と反応したり、フィールド酸化膜１３、１３’の上に形成されたＴｉ膜２０にシリコンが拡散し、フィールド酸化膜１３、１３’の上においてもＴｉＳｉ₂ 膜が形成されてしまうという問題が生じるので、まず、低温熱処理にてＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”を形成する工程がとられる。
その後、このＲＴＡにて形成された絶縁膜上等のＴｉＮ膜および未反応のＴｉ膜２０を、硫酸と過酸化水素水の混合液により、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”を残して、除去する。従って、図６に示すようなＣ４９相のＴｉＳｉ₂ 膜１７ａのポリサイド電極２’を有したＭＯＳトランジスタ１’が形成される。
【００４５】
上記のような条件のＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”は抵抗が高いので、この高抵抗のＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”の低抵抗化を目的とした、第２の熱処理を行う必要がある。
この熱処理を図１のＡ、Ｂに示すような半導体ウェハホルダ２１を用いて行う。ここで図１のＡは熱処理をする際の半導体ウェハホルダ２１上に半導体ウェハ２２（この場合は、図６に示されるようにＰ型半導体基板１１上にＣ４９相のＴｉＳｉ₂ 膜１７ａが形成されているＭＯＳトランジスタ１’が複数形成されている半導体ウェハの全体を示す）を載置した状態の概略平面図で、図１のＢは、図１のＡの［Ｂ］−［Ｂ］線方向の概略断面図である。
この半導体ウェハホルダ２１は熱伝導率の低い材料、例えば石英にて構成されており、半導体ウェハホルダ２１表面は凹状になっていて、同心円の真空溝２３ａ、２３ｂ、２３ｃと、半径方向に形成され、同心円の真空溝２３ａ、２３ｂ、２３ｃと交叉した真空溝２４ａ、２４ｂ、２４ｃ、２４ｄと、中心部には真空排気系に接続された真空口２５が設けられている。なお、この半導体ウェハホルダ２１表面は球面の凹形状で、この球面の凹形状は、一例として、使用する半導体ウェハ２２の径が６吋ウェハの時、約３７５ｃｍの曲率半径を持つ球面の凹形状である。
【００４６】
第２の熱処理を行う時は、ＲＴＡ炉（図示省略）内に設けられた上記の半導体ウェハホルダ２１上に半導体ウェハ２２を載置する。この状態での半導体ウェハ２２は、破線で示すように、半導体ウェハホルダ２１の外縁部に載置されて平坦な状態となっている。次に真空排気系を作動させると、半導体ウェハ２２は気圧差によって半導体ウェハホルダ２１表面に押しつけられる。この時、半導体ウェハ２２の中心は約１５０μｍほど半導体ウェハ２２の周辺より凹んだ状態となる。
その後、第２の熱処理としてのＲＴＡを、約８００°Ｃで６０秒間行い、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”をＣ５４相のＴｉＳｉ₂ 膜１７ｂ、１７ｂ’、１７ｂ”に変えるＴｉＳｉ₂ 膜の低抵抗化処理を行う。
【００４７】
上述した如くして半導体ウェハ２２を凹ますと、半導体基板１１表面部に形成されたＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”には圧縮応力が加わり、この状態で第２の熱処理としてのＲＴＡ処理をすることで、低抵抗のＣ５４相のＴｉＳｉ₂ 膜１７ｂ、１７ｂ’、１７ｂ”が形成される。そして、Ｃ５４相のＴｉＳｉ₂ 膜１７ｂのポリサイド電極２”を有したＭＯＳトランジスタ１”が形成される。（図７）
この様に、圧縮応力を加えてＴｉＳｉ₂ 膜の低抵抗化のアニールをすると、ＴｉＳｉ₂ 膜を熱凝集反応させずに、低抵抗のＴｉＳｉ₂ 膜１７ｂ、１７ｂ’、１７ｂ”を形成することができる。
ただ、圧縮応力を強めようとして半導体ウェハホルダ２１表面の凹形状の曲率半径をあまり小さくすると、半導体ウェハ２２にスリップライン等の結晶欠陥が発生するので、半導体ウェハ２２の凹ましは半導体ウェハ２２の弾性変形以内にする必要がある。
【００４８】
この後、図示はしないが、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成し、パッシベーション膜形成等を行って、半導体集積回路を作製する。
上述の様にして半導体装置を作製すれば、ゲート電極の低抵抗化とソース、ドレイン拡散層抵抗の低抵抗化が図れ、高集積で高速化した半導体集積回路が形成できる。
【００４９】
なお、本実施例では、ＭＯＳトランジスタでのしきい値電圧制御のために、ドープしたポリシリコン膜１５’を堆積させてポリシリコン電極１５を形成したが、ドープしていないポリシリコン膜を堆積させた後、別工程でイオンを注入して、ゲート電極の仕事関数を適当な値に設定してもよい。なお、ポリシリコン膜を堆積させた後にするイオン注入は、ソース１８及びドレイン１９を形成する際のイオンを注入により同時に行うのが、工程数削減から好ましい。
【００５０】
実施例２
本実施例は半導体装置の製造方法に本発明を適用した例で、高融点金属膜の堆積時に、半導体ウェハホルダ表面の球面の凸形状に半導体ウェハを密着させて高融点金属膜を堆積する例であり、これを図３乃至図８を参照して説明する。
まず、実施例１と同様にして、Ｐ型半導体基板１１にＮ型ウェル１２、フィールド酸化膜１３、１３’ゲート酸化膜１４、ポリシリコン電極１５、ＬＤＤ用絶縁膜１６、ソース１８とドレイン１９を形成する。すなわち図３に示される状態まで形成する。
【００５１】
次に、スパッタリング法にて、図４に示すようにＴｉ膜２０を膜厚約２０ｎｍ程堆積する。この際、図８のＡ、Ｂに示すような半導体ウェハホルダ３１に半導体ウェハ２２’（この場合は、図３に示されるようにソース１８、ドレイン１９が形成された後の未完成の半導体装置が形成された半導体ウェハ全体を示す）を載せて行う。ここで、図８のＡは半導体ウェハホルダ３１に半導体ウェハ２２’を載置した状態の概略平面図であり、図８のＢは図８のＡの［Ｂ］−［Ｂ］線方向の概略断面図である。この半導体ウェハホルダ３１表面は凸状になっていて、同心円の真空溝３２ａ、３２ｂ、３２ｃと、半径方向に形成され、同心円の真空溝３２ａ、３２ｂ、３２ｃと交叉して半導体ウェハホルダ３１の外縁部まで延びている真空溝３３ａ、３３ｂ、３３ｃ、３３ｄと、中心部には真空排気系に接続された真空口３４が設けられている。また、半導体ウェハホルダ３１外周の側壁には、耐熱性のあるゴム製リング３５が設けられている。このゴム製リング３５は半導体ウェハホルダ３１外周の側壁下部で真空が保持できるよう接着され、半導体ウェハホルダ３１外周の側壁上部では、半導体ウェハホルダ３１外周の側壁より、ある間隔を取って配置されていて、ゴム製リング３５が下方に押し縮められた時の逃げが取ってある。
更に、この半導体ウェハホルダ３１表面は球面の凹形状で、この球面の凸形状は、一例として、使用する半導体ウェハ２２’の径が６吋ウェハの時、約３７５ｃｍの曲率半径を持つ球面の凸形状である。
【００５２】
Ｔｉ膜２０をスパッタリング法により堆積する時は、まず半導体ウェハホルダ３１に半導体ウェハ２２’を載置する。この状態での半導体ウェハ２２’は、破線で示すように、半導体ウェハホルダ３１の外周部にあるゴム製リング３５上に載置されて平坦な状態となっている。次に真空排気系を作動させると、半導体ウェハ２２’は、気圧差により半導体ウェハホルダ３１側に押し下げられ、ゴム製リング３５を圧縮すると同時に半導体ウェハホルダ３１表面に押しつけられる。この時、半導体ウェハ２２’の中心は約１５０μｍほど半導体ウェハ２２’の周辺より突き出た状態となる。
上記のような状態とした半導体ウェハ２２’のポリシリコンゲート電極１５やソース１８、ドレイン１９が形成される部分の表面の自然酸化膜をスパッタリング法で除去した後、Ｔｉ膜２０を膜厚約２０ｎｍ程堆積する。
この時の半導体ウェハ２２’の反りが弾性変形以内であれば、スパッタ装置より半導体ウェハ２２’を取り出した段階で、すなわち半導体ウェハ２２’がフラット形状と戻るため、Ｔｉ膜２０には圧縮応力が加わった状態となっている。
【００５３】
その後、窒素雰囲気中で第１の熱処理としてのＲＴＡを、約６００°Ｃで６０秒間程行う。このＲＴＡにより、Ｔｉ膜２０がシリコンと接触しているポリシリコンゲート電極１５やソース１８、ドレイン１９部には、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”が形成される。（図５）
この第１の熱処理時には、Ｔｉ膜に圧縮応力が加えられた状態となっているので、低温アニールである第１の熱処理において確実にＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”が形成される。
その後、このＲＴＡにて形成された絶縁膜上等のＴｉＮ膜および未反応のＴｉ膜２０を、硫酸と過酸化水素水の混合液により、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”を残して、除去する。（図６）
その後、第１の熱処理としてのＲＴＡを、約８００°Ｃで６０秒間行い、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”をＣ５４相のＴｉＳｉ₂ 膜１７ｂ、１７ｂ’、１７ｂ”に変えるＴｉＳｉ₂ 膜の低抵抗化処理を行う。このＴｉＳｉ₂ 膜の低抵抗化処理時にも、Ｔｉ膜２０が形成する際にできた圧縮応力がＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”に作用し、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”は熱凝集反応させずに、低抵抗のＣ５４相のＴｉＳｉ₂ 膜１７ｂ、１７ｂ’、１７ｂ”を形成することができる。
【００５４】
この後、図示はしないが、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成し、パッシベーション膜形成等を行って、半導体集積回路を作製する。
上述の様にして半導体装置を作製すれば、ゲート電極の低抵抗化とソース、ドレイン拡散層抵抗の低抵抗化が図れ、高集積で高速化した半導体集積回路が形成できる。
【００５５】
実施例３
本実施例は半導体装置の製造方法に本発明を適用した例で、第２の熱処理を高圧雰囲気中で行う例であり、これを図３乃至図７及び図９を参照して説明する。まず、実施例１と同様にして、Ｐ型半導体基板１１にＮ型ウェル１２、フィールド酸化膜１３、１３’、ゲート酸化膜１４、ポリシリコン電極１５、ＬＤＤ用絶縁膜１６、ソース１８とドレイン１９を形成する。（図３）
次に、ポリシリコンゲート電極１５や後述するソース１８、ドレイン１９が形成される部分の表面の自然酸化膜をスパッタリング法で除去した後、図４に示されるようにＴｉ膜２０を膜厚約２０ｎｍ程堆積する。その後、窒素雰囲気中で第１の熱処理としてのＲＴＡを、約６００°Ｃで６０秒間程行う。このＲＴＡにより、Ｔｉ膜２０がシリコンと接触しているポリシリコンゲート電極１５やソース１８、ドレイン１９部には、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”が形成される。
なお、Ｔｉ膜２０が更に薄くなった場合は、ＴｉＳｉ₂ 膜自体が形成し難くなるため、この段階でも、後述する図９のＲＴＡ炉により高圧雰囲気中での熱処理により、Ｔｉ膜２０側に圧縮応力を加え、確実にＣ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”を形成する。
その後、このＲＴＡにて形成された絶縁膜上等のＴｉＮ膜および未反応のＴｉ膜２０を、硫酸と過酸化水素水の混合液により、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”を残して、除去する。
【００５６】
次に、図９に示すようなＲＴＡ炉により、第２の熱処理としてのＲＴＡを、約８００°Ｃで６０秒間行い、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”をＣ５４相のＴｉＳｉ₂ 膜１７ｂ、１７ｂ’、１７ｂ”に変えるＴｉＳｉ₂ 膜の低抵抗化処理を行う。
ここで、図９に示すＲＴＡ炉は、ステンレス製の筐体５１上下に石英ガラス板５２が、ガスケット５３を介して、石英ガラス板支持部材５４により取り付けられていて、高圧Ｎ₂ ガスが導入できる構造となっており、上下の石英ガラス板５２の外部には、半導体ウェハ２２を加熱するためのハロゲンランプ５５が設置されている。ここで、半導体ウェハ２２を載置する基板（図示省略）は、石英ガラス製の台状のもので、ハロゲンランプ５５からの加熱エネルギーをあまり遮らない構造となっている。
上記の第２の熱処理としてのＲＴＡは、このＲＴＡ炉に高圧Ｎ₂ ガス、例えば、約５×１０⁵ ＰａのＮ₂ ガスを導入した後、上述の熱処理条件にＲＴＡ処理を行う。この様なＲＴＡ処理を行うと、Ｃ４９相のＴｉＳｉ₂ 膜１７ａには圧縮応力が加えられた状態となり、Ｃ４９相のＴｉＳｉ₂ 膜１７ａ、１７ａ’、１７ａ”は熱凝集反応させずに、低抵抗のＣ５４相のＴｉＳｉ₂ 膜１７ｂ、１７ｂ’、１７ｂ”を形成することができる。
【００５７】
この後、図示はしないが、絶縁膜４１をウェットエッチング法等により除去した後、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成、パターニングして電極配線を形成、パッシベーション膜形成等を行って、半導体集積回路を作製する。
上述の様にして半導体装置を作製すれば、ゲート電極の低抵抗化とソース、ドレイン拡散層抵抗の低抵抗化が図れ、高集積で高速化した半導体集積回路が形成できる。
【００５８】
次に、本発明の第４実施例について、図１０乃至図１９及び図２１を参照して説明する。
【００５９】
まず、上記実施例と同様にＰ型半導体基板１１上に、素子分離絶縁膜であるフィールド酸化膜１３、１３’を、例えば選択酸化法（ＬＯＣＯＳ法）を用いて、例えば３００ｎｍ程度で形成し、ウェルインプラを行ってＰ型半導体基板１１の上方を図１０に示すようにＮ型ウェル１２とする（なお、本実施例では、Ｎ型ウェル１２の下方、すなわちＰ型半導体基板１１は図示省略する）。更に、チャンネルストッパーの形成やしきい値電圧調節や短チャンネル効果の抑制のための不純物イオンの注入を行う。すなわち、チャンネルストップインプラ、しきい値電圧調整インプラ、デープインプラ（場合によってはポケットインプラ）を行う。次に、図１１に示すようにＮ型ウェル１２の上面を熱酸化させることにより、ゲート絶縁膜１４’を、例えば６ｎｍ程度の厚さで形成する。更に、このゲート絶縁膜１４’の上に、図１２で示すようにポリサイドゲート層６３’を堆積させる。このポリサイドゲート層６３’は、本実施例では、例えば７０ｎｍ程度の厚さのＰ型又はＮ型のポリシリコン膜６３ａ’及び、例えば７０ｎｍ程度のタングステンシリサイド膜６３ｂ’の２層からなる。
【００６０】
次に、公知のセルフアライメントコンタクト（ＳＡＣ）技術を用いるために、ポリサイドゲート層６３’の上に、図１３で示すように、オフセット酸化膜６５’を約１５０ｎｍ程度形成する。更に、公知のリソグラフィー技術及びドライエッチング技術を用いて、図１４に示すようにポリサイドゲート層６３’及びオフセット酸化膜６５’を所定のゲート電極形状に整形して、ゲート部６４を形成する。すなわち、このゲート部６４は、下方からそれぞれゲート電極形状となったゲート絶縁膜１４、ポリシリコン膜６３ａとタングステンシリサイド膜６３ｂとからなるポリサイドゲート６３及びオフセット酸化膜６５で構成されている。そして、この上から上記実施例と同様に、ソース６８、ドレイン６９を形成する際のドーズ量より少ない量で、例えば３×１０¹⁴程度でＰ型の不純物イオンを注入する。
【００６１】
次に、上記第１実施例のＬＤＤ用絶縁膜１６と同様に、すなわち例えばＳｉＯ₂ 膜を約１５０ｎｍ程度の膜厚で堆積した後、異方性エッチングを行うことにより、ゲート６４の側壁に、側壁絶縁膜６６を形成する。更に、本実施例では、この上から３×１９¹⁵程度のドーズ量で、ＢＦ₂ を１０ｋｅＶ程度のエネルギーで注入し（なお、形成する半導体装置がＮＭＯＳトランジスタの場合には、Ａｓを２０ｋｅＶ程度のエネルギーで注入してもよい）、続いて活性化のために、１０００℃、１０秒程度のＲＴＡを行う。これにより、図１５に示されるように接合深さが０．１〜０．１５μｍ程度の浅い接合のソース６８、ドレイン６９が形成される。
【００６２】
次に、図１６に示すように全面に高融点金属層としてＴｉ膜６７を、例えば２０ｎｍ程度、スパッタ法により堆積する。そして、Ｔｉ膜６７を形成した半導体ウェハ６０（これは、本実施例の半導体装置の製造工程中で、図１６に示すようにＴｉ膜が形成されているウェハ全体を示している）を図２１に示すような半導体ウェハホルダ８０を用いて、凹型に変形させる。この半導体ウェハホルダ８０は、上記実施例と同様な材質でなり、球面の凹形状の載置面８０ｂを有し、その載置面８０ｂには、図示しないが上記半導体ウェハホルダ２１と同様に同心円の真空溝やこれに交叉した真空溝が設けられ、複数の真空口８５を介して真空排気系に接続されている。また、半導体ウェハホルダ８０の中央部８０ａは、これまた真空排気系に接続された真空口８５’を有しており、更に上下方向に移動可能な構成となっている。すなわち、まず図２１のＡに示すように半導体ウェハホルダ８０から上昇させた中央部８０ａに半導体ウェハ６０を載置する。そして、その中央部８０ａを下降させるとともに、図示しない真空排気系を作動させて、真空口８５、８５’から真空引きする。すると、半導体ウェハ６０が半導体ウェハホルダ８０に押しつけられ、半導体ウェハ６０は、その外周部から徐々に半導体ウェハホルダ８０の載置面に密着され、結局、半導体ウェハ６０は図２３のＢに示すように凹型に変形させられる。従って、半導体ウェハ６０のＴｉ膜６７が形成されている上面には、矢印Ｐ、Ｐ’の方向に圧縮応力が加わることになる。なおまた、このとき半導体ウェハホルダ８０の載置面８０ｂは、球面の凸形状となっているので、半導体ウェハ６０の表面に最上面に形成されたＴｉ膜６７に、ウェハ面内で均一に圧縮応力が加えることになる。
【００６３】
この状態で、すなわち半導体ウェハ６０の最上層として形成されたＴｉ膜６７に圧縮応力が加えられた状態で、第１の熱処理として、６００℃、約６０秒程度のＲＴＡを行う。すると、チタン膜６７と、これに当接しているシリコン層、すなわちソース６８、ドレイン６９とが反応し、図１７に示されるように、ソース６８及びドレイン６９上にＣ４９相のＴｉＳｉ₂ 膜７０ａ、７０ａ’が形成される。
【００６４】
チタンとシリコンとの反応では、その総体積は減少する（チタン１に対して、シリコン２．４を消費して、約２．５のＴｉＳｉ₂ が形成される）ため、見かけの活性化エネルギーは増大する。そのため、その反応が緩慢となり、Ｃ４９相のＴｉＳｉ₂ 膜７０ａ、７０ａ’が生成されにくい。しかしながら、本実施例では、半導体ウェハのＴｉ膜６７に圧縮応力を加えた状態で、高融点金属であるＴｉのシリサイド化を行うようにしたので、見かけ上の活性化エネルギーを低くすることができる。従って、温度を低く設定しても、反応を促進させることができるので、高温とする必要がなく、熱凝集を伴わないＣ４９相のＴｉＳｉ₂ 膜７０ａ、７０ａ’を形成することができる。
【００６５】
そして、未反応のＴｉ膜６７を、例えばアンモニア過水を用いたウェットエチングで除去し、図１８の状態を有した半導体ウェハを、上述した半導体ウェハホルダ８０を用いて、再び凹形状に変形させ、ＴｉＳｉ₂ 膜７０ａ、７０ａ’に圧縮応力を加える。この状態で、第２の熱処理として例えば８００℃で６０秒間程度のＲＴＡを行う。すると、第１の熱処理で形成されたＣ４９相のＴｉＳｉ₂ 膜７０ａ、７０ａ’が相転移し、図１９に示すように、より低抵抗なＣ５４相のＴｉＳｉ₂ 膜７０ｂ、７０ｂ’が得られる。
【００６６】
なお、この相転移の反応では、約５％程度の体積減少を伴い、及び従来例で上述したように薄膜チタンの反応のため、その相転移の活性化エネルギーが増大するのであるが、ＴｉＳｉ₂ 膜７０ａ、７０ａ’に圧縮応力を加えた状態で、ＴｉＳｉ₂ 膜７０ａ、７０ａ’の熱処理を行うので、見かけの活性化エネルギーを低くすることができる。従って、薄膜のＴｉＳｉ₂ 膜を形成する際に、相転移させるための温度を低く設定しても、反応を促進させることができるので、凝集を伴わない低抵抗のＣ５４相のＴｉＳｉ₂ 膜７０ｂ、７０ｂ’を容易に得ることができる。
【００６７】
そして、この後、図示はしないが、上記実施例と同様に、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成、パッシベーション膜形成等を行って、半導体集積回路を作製する。
【００６８】
本実施例では、高融点金属シリサイドを形成する第１の熱処理時及び高融点金属シリサイドをより低抵抗な相に相変換する第２の熱処理時において、高融点金属であるＴｉ膜６７及び高融点金属シリサイドであるＴｉＳｉ₂ 膜７０ａ、７０ａ’に圧縮応力を加えるために、凹形状の載置面を有する半導体ウェハホルダ８０を用いたが、これの代わりに、上記第３実施例に示したように、反応炉及び熱処理炉を高圧にして、圧縮応力を加えるようにしてもよい。しかしながら、反応炉及び熱処理炉を高圧にすると、これら炉の雰囲気のガス（例えば窒素雰囲気であれば窒素であり、大気中であれば窒素や酸素）とＴｉ膜６７とがＴｉ膜６７の表面で反応し、Ｔｉ膜６７の窒化や酸化が行われ易くなって、チタンシリサイドとなるべきＴｉ膜６７が消費されるので、所定の反応ができなくなる恐れがある。従って、本実施例で半導体ウェハを変形させることにより、圧縮応力を加えるほうが望ましい。
【００６９】
なお、本実施例では、高融点金属シリサイドとしてチタンシリサイドを用いて、第２の熱処理時に、同一の組成式ＴｉＳｉ₂ で示される膜で、高抵抗なＣ４９相のＴｉＳｉ₂ 膜から低抵抗なＣ５４相のＴｉＳｉ₂ 膜へと相変換させたが、第２の熱処理時に、高抵抗な相から、低抵抗な相へと相変換すれば、同一の組成式を有しない場合でもよく、例えば、高融点金属シリサイドとしてコバルトシリサイドを用いる場合には、高抵抗のＢ相（組成式がＣｏＳｉで示される）のコバルトシリサイドから、低抵抗のＣ相（組成式がＣｏＳｉ₂ で示される）のコバルトシリサイドに相変換させるようにしてもよい。
【００７０】
次に、本発明の第５実施例について、図１５乃至図１９及び図２２を参照して説明するが、上記実施例と同様な部分については、同一の符号を付け、その説明は省略する。
【００７１】
本実施例では、上記第４実施例と同様に、図１５に示すようにソース６８及びドレイン６９までを形成した後、図１６に示すように、例えばスパッタ法などによりＴｉ膜６７を形成する。この際に、図２２に示すような半導体ウェハホルダ９０を用いて、半導体ウェハ６０’（これは、本実施例の半導体装置の製造工程中で、図１５に示すようにソース６８及びドレイン６９が形成された直後のウェハ全体を示している）を凸形状に変形させる。この半導体ウェハホルダ９０は、球面の凸形状の載置面９０ｂを有し、その載置面９０ｂには、上記半導体ウェハホルダ３１と同様に同心円の真空溝９３やこれに交叉した図示しない真空溝が設けられ、中央部の真空口９５及び外周部の真空口９５’を介して真空排気系に接続されている。また、半導体ウェハホルダ９０のリング状の外周部９０ａは、これまた真空排気系に接続された真空口９５”を有し、上下方向に移動可能な構成となっている。なお、外周の側壁には、上記第２実施例の半導体ウェハホルダ３１と同様に、外周の側壁下部で真空が保持できるように、図示しないゴム製リングが設けられている。すなわち、まず、図２２のＡに示すように半導体ウェハホルダ９０から上昇させた外周部９０ａに半導体ウェハ６０’を載置する。そして、その外周部９０ａを下降させるとともに、図示しない真空排気系を作動させて、真空口９５、９５’、９５”から真空引きする。すると、半導体ウェハ６０’が半導体ウェハホルダ９０に押しつけられ、半導体ウェハ６０’は、その外周部から徐々に半導体ウェハホルダ９０の載置面に密着され、結局、半導体ウェハ６０’は図２２のＢに示すように凹型に変形させられる。
【００７２】
このようにしてチタン膜６７を形成した後、半導体ウェハ６０をフラット状態に戻す。すると、チタン膜６７には圧縮応力が加わえられた状態となる。なお、半導体ウェハホルダ９０の載置面９０ｂは、球面の凸形状となっているので、半導体ウェハ６０の表面に最上面に形成されたＴｉ膜６７には、半導体ウェハ６０をフラット形状に戻すことによって、半導体ウェハ６０面内で均一に圧縮応力が加えられる。
【００７３】
次に、Ｔｉ膜６７が形成された半導体ウェハ６０を、上記第４実施例と同様に、すなわち図２１で示されるように凹形状に変形させて、Ｔｉ膜６７を熱処理してシリサイド化し、Ｃ４９相のＴｉＳｉ₂ 膜７０ａ、７０ａ’を形成する。本実施例の半導体ウェハ６０に形成されているＴｉ膜６７には、上記第４実施例と全く同様な凸形状に変形させても、フラット状態ですでに圧縮応力が加えられているのであるから、シリサイド化する際には上記第４実施例よりも大きい圧縮応力が加えられている。そのため、上記第４実施例よりも、更に、見かけ上の活性化エネルギーを低下させることができ、一層、容易にＣ４９相のＴｉＳｉ₂ 膜７０ａ、７０ａ’を得ることができる。
【００７４】
その後、未反応のＴｉ膜６７及びシリサイド化した際に生じたＣ４９相のＴｉＳｉ₂ 膜７０ａ、７０ａ’以外のチタン化合物を除去する。そして、この図１８に示される状態となった半導体ウェハを、再び、上記第４実施例と同様に、凹形状に変形させ、熱処理を行って、Ｃ４９相のＴｉＳｉ₂ 膜７０ａ、７０ａ’を相変換させて、Ｃ５４相のチタンシリサイド７０ｂ、７０ｂ’を形成する。そして、その後、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成、パッシベーション膜形成等を行って、半導体集積回路を作製する。
【００７５】
すなわち、本実施例では、Ｔｉ膜６７をシリサイド化する第１の熱処理時に、Ｔｉ膜６７が上面に形成された半導体ウェハ６０を凹形状として、Ｔｉ膜６７に圧縮応力を加えるだけではなく、Ｔｉ膜６７を形成する前の半導体ウェハ６０’を凸形状とした状態でＴｉ膜６７を堆積させ、それをフラット形状に戻すことによって、Ｔｉ膜６７に圧縮応力を加えるようにもしているので、凹形状のとする反りを大きくせずとも、Ｔｉ膜６７に加える圧縮応力を大きくすることができる。
【００７６】
なお、本実施例では、半導体ウェハを凹形状としてＴｉ膜６７を堆積させた後にフラット形状に戻し、更にその半導体ウェハ６０を凹形状としてＴｉ膜６７を反応させることで、大きな圧縮応力をＴｉ膜６７に加えるようにしたが、これを高圧の反応炉の内部で行うようにして、更に大きな圧縮応力を与えるようにしてもよい。また、半導体ウェハを凸形状としてＴｉ膜６７を堆積させた後にフラット形状に戻し、半導体ウェハ６０を凹形状とせずに、反応炉の内部を高圧にすることによって、大きな圧縮応力を得るようにしてもよい。しかしながら、上記実施例で上述したように、圧縮応力を加えるために反応炉の内部を高圧とすると、反応時にＴｉ膜の表面で窒化や酸化が行われる恐れがある。
【００７７】
次に、本発明の第６実施例について、図１５、図２０及び図２１を参照して説明するが、上記実施例と同様な部分については、同一の符号を付け、その説明は省略する。
【００７８】
本実施例でも、ソース６８、ドレイン６９を形成するまでは、すなわち図１５に示す状態となるまでは、上記第４実施例と全く同様な工程で製造する。図１５の状態と成った後に、Ｔｉ膜６７’を、上記第４、第５実施例より薄い膜厚で、例えば約１０ｎｍ程度の膜厚で堆積する。そして、これを上記実施例で述べた半導体ウェハホルダ８０を用いて、半導体ウェハを凹形状に変形させ、すなわちＴｉ膜６７’に圧縮応力を加える。この状態で、高温のアニールを行って、例えば８００℃、６０秒程度のＲＴＡを行って、この図２０に示されるような低抵抗のＣ５４相のＴｉＳｉ₂ 膜７２ｂ、７２ｂ’を形成する。
【００７９】
そして、アンモニア過水を用いたウェットエッチングで、未反応のチタン膜６７’を除去し、上記実施例と同様に、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成、パッシベーション膜形成等を行って、半導体集積回路を作製する。
【００８０】
本実施例では、チタン膜６７’を用いても、その膜厚が１０ｎｍ程度と小さいので、フィールド酸化膜１３、１３’上に形成されたのチタン膜６７’にシリコンが拡散する前に、チタン膜６７’がシリサイド化されて消費されるため、フィールド酸化膜１３、１３’の上にチタンシリサイドが形成されることがない。従って、シリサイド化と低抵抗化とを一回の熱処理で行って、低抵抗なチタンシリサイド７２ｂ、７２ｂ’をソース６８及びドレイン６９上に形成することができる。
【００８１】
なお、本実施例では、高融点金属シリサイドとしてＴｉＳｉ₂ 膜を用いたため、膜厚を薄くすることでフィールド酸化膜１３、１３’上に形成しないようにした。しかしながら、例えばコバルトのような、シリコンとの反応ではコバルト自身がシリコン中に拡散していく材料を高融点金属として用いれば、一回の熱処理で、（すなわち高抵抗なコバルトシリサイド（組成式がＣｏＳｉで示される）膜を形成せずに）低抵抗のコバルトシリサイド（組成式がＣｏＳｉ₂ で示される）膜を形成してもよい。この場合にも、シリサイド化する際に、高融点金属に圧縮圧力を加えることで、見かけ上の活性化エネルギーを低くすることができるので、容易に、しかも確実に高融点金属シリサイドを得ることができる。
【００８２】
次に、本発明の第７実施例について、図１５、図２３及び図２４を参照して説明するが、上記実施例と同様な部分については、同一の符号を付し、その詳細な説明は省略する。なお本実施例は、上記実施例と異なり高融点金属としてコバルトを用いている。
【００８３】
上記実施例と同様にして、ソース６８、ドレイン６９までを図１５に示す状態のように形成した後、上記実施例のチタン膜６７、６７’の代わりに、コバルト膜７３を形成する。そして、このコバルト膜７３を最上面に形成した半導体ウェハを、例えば半導体ウェハホルダ８０を用いて凹形状に変形させて、第１の熱処理として約５５０℃、６０秒程度のＲＴＡを行い、コバルト膜７３と、シリコンでなるソース６８及びドレイン６９とを反応させて、図２３に示されるように、低抵抗のＣ相（すなわち組織式がＣｏＳｉ₂ ）のコバルトシリサイド層７４ａ、７４ａ’を形成する。
【００８４】
このコバルトシリサイド層７４ａ、７４ａ’は低抵抗ではあるが、シリコンとの界面での均一性が悪く、すなわち図２３に示されているように、ソース６８及びドレイン６９の界面が均一でなく、リーク電流が大きく発生する。そこで、図２３の未反応のコバルト膜７３を除去した後、コバルトシリサイド層７４ａ、７４ａ’を形成した半導体ウェハ７５’を、上記実施例で上述した半導体ウェハホルダ２１や半導体ウェハホルダ８０を用いて、凹形状に変形させて、コバルトシリサイド層７４ａ、７４ａ’に圧縮応力を加え、この状態で、第２の熱処理として約８００℃で６０秒程のＲＴＡを行う。すると、図１８に示すように、膜厚が均一なコバルトシリサイド層７４ｂ、７４ｂ’が形成される。
【００８５】
本実施例では、第２の熱処理時に圧縮応力を加えたため、見かけ上の活性化エネルギーが低下するので、容易にコバルトシリサイド層７４の膜厚を均一にすることができる。従って、リーク電流を小さくすることが容易にできる。
【００８６】
なお、本実施例では、膜厚を均一にするための第２の熱処理を行う際に、半導体ウェハを凹形状に変形させることによって圧縮応力を加えているが、圧縮縮応力を加える方法は他の方法でもよく、例えば上述したように、熱処理を行う熱処理炉の内部の圧力を高圧とすることにより、圧縮応力を加えるようにしてもよいし、例えば凸形状の載置面９０ｂを有する半導体ウェハホルダ９０を用いて、コバルトシリサイド層７４ａ、７４ａ’となるコバルト膜７３を堆積させ、フラット形状に戻すことで圧縮応力を加えるようにしてもよい。また、凹形状に変形させることと、高圧にすること、凸形状に変形させてコバルトを堆積させた後フラット形状に戻すことを、それぞれ組み合わせるようにしてもよい。
【００８７】
なおまた、本実施例では、膜厚を均一にするために圧縮応力を加えて第２の熱処理を行ったコバルトシリサイド層７４について説明したが、これは勿論、他の高融点金属シリサイド層についても同様に行えることである。従って、従来では、膜厚ムラのためソース、ドレイン拡散層を高融点金属シリサイド層であるチタンシリサイド層が突き抜けリーク電流が増大するとう問題を防ぐため、チタンシリサイドをある程度厚くしなければ成らなかったが、本実施例のように圧縮応力を加えた状態で熱処理をすることにより、容易に膜厚を均一にすることができるので、更なる浅接合とすることができ、一層の半導体装置の高集化・高速化を図ることができる。
【００８８】
以上、本発明の各実施例について説明したが、勿論、本発明はこれらに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００８９】
例えば、上記実施例では、高融点金属シリサイドとして最も比抵抗の小さなＴｉＳｉ₂ 膜とＣｏＳｉ₂ 膜とについて説明したが、その他の高融点金属シリサイドを用いてもよい。この場合、半導体プロセスに用いられる温度（約４００℃〜９００℃）でシリサイド化する高融点金属、例えば上記実施例で述べたＴｉ、ＣｏやＮｉ、Ｐｔ、Ｍｏ等の高融点金属を用いてシリサイド化すれば、半導体プロセスと良く整合のとれたシリサイドプロセスを行うことができる。
【００９０】
また、本実施例では、圧縮応力を加える方法として、高融点金属を堆積させる際に、半導体ウェハを凸形状に変形させる方法、高融点金属シリサイドを形成する熱処理時び／又は高融点金属シリサイド層を熱処理する熱処理時に、半導体ウェハをは凹形状に変形させる又は高圧下で行う方法、及びこれらを組み合わせる方法を示したが、圧縮応力を与える方法であれば、これに限定されることはない。
【００９１】
更に、上記実施例では、高融点金属を堆積させる際に、スパッタ法を用いたが、他の方法、例えばＣＶＤ法により行ってもよい。
【００９２】
また、上記実施例では、凹形状又は凸形状の載置面を有する半導体ウェハホルダを用い、この半導体ウェハホルダの載置面に真空吸着により密着させて、半導体ウェハを凹形状又は凸形状に変形させるようにしたが、他の方法、例えば、半導体ウェハホルダの載置面の形状とほぼ同様な凸形状又は凹形状の下面を有する部材を用い、この部材の下面と半導体ウェハホルダの載置面との間に半導体ウェハを挿入して、この部材を半導体ウェハの上方から押圧することによって凸形状又は凹形状に変形させるようにしてもよい。また、半導体ウェハを凹形状又は凸形状の載置面を有する半導体ウェハホルダを用いて、凹形状又は凸形状に変形させるようにしたが、勿論、他の装置を用いて、半導体ウェハを凸形状又は凹形状と変形させるようにしてもよい。
【００９３】
また、本発明を３例の実施例においては、Ｐ型半導体基板を用いた半導体装置のＰ型ＭＯＳトランジスタに本発明を適応した場合について説明したが、Ｐ型とＮ型ＭＯＳトランジスタの搭載される半導体装置にも、常法に準ずるプロセスを付加することで本発明が適応でき、また、Ｎ型半導体基板を用いたＰ型とＮ型ＭＯＳトランジスタを搭載する半導体装置にも本発明が適応できることは自明である。
その他、本発明の技術的思想の範囲内で、プロセス条件は適宜変更が可能である。
【００９４】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置の製造方法は、低温熱処理である第１の熱処理時には、高融点金属層が堆積された半導体ウェハの表面の高融点金属層に圧縮応力が加わえられた状態で、高融点金属シリサイド層を形成する第１の熱処理を行って、容易に高融点金属シリサイド層の形成を可能にするとともに、特性改善のための第２の熱処理を、高融点金属シリサイド膜に圧縮応力を加えながら行うことで、より確実に熱処理を行うことができる。
【００９５】
更に、第２の熱処理が、低抵抗化のための熱処理であれば、半導体装置を微細化しても、熱凝集反応させずに、低抵抗な高融点金属シリサイド層の形成を容易に行うことができる。また、第２の熱処理が、リーク電流低減のために膜厚を均一にするものであっても、その熱処理を確実に行うことができる。
【００９６】
また、凹型の載置面を有した半導体ウェハホルダを用いて半導体ウェハを密着させて凹形状と変形させるか、凸型の載置面を有した半導体ウェハホルダを用いて半導体ウェハを密着させて凸形状と変形させることにより、従来の半導体装置の製造ラインで、わずかな装置改造にて、高融点金属層又は高融点金属シリサイド層に圧縮応力を加えることができるので、コストの大幅な上昇を伴わずに、高融点金属シリサイド層の形成又は高融点金属シリサイド層の特性改善を確実に、しかも容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例における半導体装置の製造方法の第２の熱処理工程に用いた、半導体ウェハを密着させて凹形状と変形させる凹型の載置面を有した半導体ウェハホルダを示し、Ａは、半導体ウェハホルダの概略平面図、Ｂは図１のＡにおける［Ｂ］−［Ｂ］線方向の概略断面図である。
【図２】本発明の第１実施例における半導体装置の製造方法の第１段階を説明する未完成の半導体装置の概略断面図である。
【図３】本発明の第１実施例における半導体装置の製造方法の第２段階を説明する未完成の半導体装置の概略断面図である。
【図４】本発明の第１実施例における半導体装置の製造方法の第３段階を説明する未完成の半導体装置の概略断面図である。
【図５】本発明の第１実施例における半導体装置の製造方法の第４段階を説明する未完成の半導体装置の概略断面図である。
【図６】本発明の第１実施例における半導体装置の製造方法の第５段階を説明する未完成の半導体装置の概略断面図である。
【図７】本発明の第１実施例における半導体装置の製造方法の第６段階を説明する未完成の半導体装置の概略断面図である。
【図８】本発明の第２実施例における半導体装置の製造方法のチタン膜を堆積する際に用いた、第２の熱処理工程に用いた半導体ウェハを密着させて凸形状と変形させる凸型の載置面を有した半導体ウェハホルダを示し、Ａは、半導体ウェハホルダの概略平面図、Ｂは図８のＡにおける［Ｂ］−［Ｂ］線方向の概略断面図である。
【図９】本発明の第３実施例における半導体装置の製造方法の第２の熱処理工程に用いられるＲＴＡ炉の概略断面図である。
【図１０】本発明の第４実施例における半導体装置の製造方法の第１段階を説明する未完成の半導体装置の概略断面図である。
【図１１】本発明の第４実施例における半導体装置の製造方法の第２段階を説明する未完成の半導体装置の概略断面図である。
【図１２】本発明の第４実施例における半導体装置の製造方法の第３段階を説明する未完成の半導体装置の概略断面図である。
【図１３】本発明の第４実施例における半導体装置の製造方法の第４段階を説明する未完成の半導体装置の概略断面図である。
【図１４】本発明の第４実施例における半導体装置の製造方法の第５段階を説明する未完成の半導体装置の概略断面図である。
【図１５】本発明の第４実施例における半導体装置の製造方法の第６段階を説明する未完成の半導体装置の概略断面図である。
【図１６】本発明の第４実施例における半導体装置の製造方法の第７段階を説明する未完成の半導体装置の概略断面図である。
【図１７】本発明の第４実施例における半導体装置の製造方法の第８段階を説明する未完成の半導体装置の概略断面図である。
【図１８】本発明の第４実施例における半導体装置の製造方法の第９段階を説明する未完成の半導体装置の概略断面図である。
【図１９】本発明の第４実施例における半導体装置の製造方法の第１０段階を説明する未完成の半導体装置の概略断面図である。
【図２０】本発明の第６実施例における半導体装置の製造方法の途中の段階を説明する未完成の半導体装置の概略断面図である。
【図２１】本発明の第４実施例における半導体装置の製造方法の第２の熱処理工程に用いた、半導体ウェハを密着させて凹形状と変形させる凹型の載置面を有した半導体ウェハホルダを示し、Ａは、半導体ウェハホルダの概略平面図、Ｂは図２１のＡにおける［Ｂ］−［Ｂ］線方向の概略断面図である。
【図２２】本発明の第５実施例における半導体装置の製造方法の高融点金属を堆積する際に用いた、半導体ウェハを密着させて凸形状と変形させる凸型の載置面を有した半導体ウェハホルダを示し、Ａは、半導体ウェハホルダの概略平面図、Ｂは図２２のＡにおける［Ｂ］−［Ｂ］線方向の概略断面図である。
【図２３】本発明の第７実施例における半導体装置の製造方法におけるコバルトシリサイド膜を形成した直後の状態を示す未完成の半導体装置の概略断面図である。
【図２４】本発明の第７実施例における半導体装置の製造方法における形成したコバルトシリサイド膜を熱処理した後の状態を示す未完成の半導体装置の概略断面図である。
【図２５】従来例による半導体装置の製造方法を説明するためのＭＯＳトランジスタの概略断面図である。
【符号の説明】
１’、１”……ＭＯＳトランジスタ、２’、２”……ポリサイド電極、１１……半導体基板、１３、１３’……フィールド酸化膜、１４……絶縁膜、１５……ポリシリコンゲート電極、１７ａ、１７ａ’、１７ａ”……Ｃ４９相のＴｉＳｉ₂ 膜、１７ｂ、１７ｂ’、１７ｂ”……Ｃ５４相のＴｉＳｉ₂ 膜、１８……ソース、１９……ドレイン、２１……半導体ウェハホルダ、２２、２２’……半導体ウェハ、３１……半導体ウェハホルダ、５０……高圧ＲＴＡ炉、６０、６０’……半導体ウェハ、６３……ポリサイドゲート、６７、６７’……Ｔｉ膜、７０ａ、７０ａ’……Ｃ４９相のＴｉＳｉ₂ 膜、７０ｂ、７０ｂ’……Ｃ５４相のＴｉＳｉ₂ 膜、７２ｂ、７２ｂ’……Ｃ５４相のＴｉＳｉ₂ 膜、７４ａ、７４ａ’、７４ｂ、７４ｂ’……コバルトシリサイド層、８０……半導体ウェハホルダ、８０ａ……中心部、８０ｂ……載置面、９０……半導体ウェハホルダ、９０ａ……外周部、９０ｂ……載置面[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having an electrode wiring including a refractory metal silicide film.
[0002]
[Prior art]
In a conventional MOS type semiconductor integrated circuit, a polysilicon film in which impurities such as phosphorus are diffused has been used as a gate electrode material. However, in recent years, with the increase in the speed of semiconductor integrated circuits, the resistance of the polysilicon film is large, so that the signal propagation speed is slowed down, and it has become difficult to increase the speed of semiconductor integrated circuits.
[0003]
In addition, due to the demand for higher integration of semiconductor integrated circuits, the source and drain diffusion layers of MOS transistors are made thinner, that is, shallow PN junction structures are required. This is effective for suppressing the short channel effect that becomes conspicuous due to miniaturization, but the resistance value of the source and drain diffusion layers increases, and the current driving capability of the MOS transistor decreases. Therefore, in order to reduce the resistance of this diffusion layer, excimer laser light is irradiated to the substrate and only the extreme surface of the substrate is heated in a short time, and the diffusion layer having excellent crystallinity is formed. By obtaining, the resistance of the diffusion layer was reduced. However, since the current high integration and high speed require further shallow junctions, there is a limit in reducing the resistance value of the diffusion layer even if this method is used. It has become an impediment to semiconductor integrated circuits aiming at higher speeds.
[0004]
As one of means for solving the above problems, for example, IEEE TRANSACTIONS ON ELECTRON DEVICE. Vol. 38, no. 2, FEBRURY 1991 Chin-Yuan Lu, Janmie James Sung, Ruichen Liu, Nun-Sian Tsai, Rambir Singh, Steven J. et al. Hillinus and Howard C.I. As shown in Kirsch pages 246 to 253, the gate electrode has a polycide structure using a polysilicon film and a refractory metal silicide, and also has a refractory metal silicide on the source and drain diffusion layers. Layered semiconductor integrated circuits (so-called salicide structures) have been developed. As this refractory metal silicide, the refractory metal silicide, which has the smallest specific resistance and is considered promising, is titanium silicide (TiSi).₂ ).
[0005]
Here, TiSi used for the above purpose₂ A method for forming a semiconductor integrated circuit using a film will be described with reference to FIG.
[0006]
First, an N-type well 12 is formed in a P-type semiconductor substrate 11 and field oxide films 13 and 13 ′ are selectively formed on the surface of the P-type semiconductor substrate 11. Thereafter, a gate oxide film 14 is formed in an element formation region defined by the field oxide films 13 and 13 ′, a doped polysilicon film is deposited, and then patterned to form a polysilicon gate electrode 15. Further, after depositing an insulating film, anisotropic etching is performed to form an LDD (Lightly Doped Drain) insulating film 16 on the side wall of the polysilicon gate electrode 15.
[0007]
Next, after removing the natural oxide film on the surface where the polysilicon gate electrode 15 and the source 18 and drain 19 of the MOS transistor 1 to be described later are formed by sputtering, a Ti film is deposited. Thereafter, rapid thermal annealing (RTA) is performed as a first heat treatment in a nitrogen atmosphere. By this RTA, the polysilicon gate electrode 15, the source 18, and the drain 19 where the Ti film is in contact with silicon are respectively formed on the TiSi.₂ Films 17, 17'17 "are formed. Thereafter, the TiN film and the unreacted Ti film on the insulating film formed by this RTA are formed into TiSi film by a mixed solution of sulfuric acid and hydrogen peroxide solution.₂ The film 17, 17'17 "is left and removed.
[0008]
Then TiSi₂ The RTA as the second heat treatment is performed at a temperature higher than the RTA as the first heat treatment for the purpose of reducing the resistance of the films 17 and 17′17 ″. After that, boron is ion-implanted, The drain 19 is formed, whereby the gate, the source and the drain are silicided in a self-aligned manner, thereby forming the MOS transistor 1 having a low resistance.
[0009]
After this, although not shown, formation of an interlayer insulating film, activation annealing of an ion implantation layer, formation of a contact hole, formation of a Ti / TiN barrier metal film, formation of an Al alloy or W film containing Si or Cu, Patterning is performed to form an electrode wiring, a passivation film is formed, and a semiconductor integrated circuit is manufactured.
[0010]
TiSi as above₂ Using the films 17, 17 ', 17 ", the polysilicon gate electrode 15 and TiSi₂ The speed of the semiconductor integrated circuit can be increased by reducing the resistance of the gate electrode by the so-called polycide electrode 2 composed of two layers of the film 17 and reducing the resistance of the diffusion layers of the source 18 and the drain 19.
[0011]
However, as the integration of semiconductor integrated circuits increases, the gate electrode width becomes narrower, and the regions of the source 18 and drain 19 also become smaller.₂ The second heat treatment condition for reducing the resistance of the films 17, 17 ′, 17 ″ becomes difficult. For example, Nikkei Microdevices edition “Technical White Paper on Low Power LSI: Challenge to 1 Milliwatt” No. 218 As described in pages 222 to 222, when the gate electrode width is reduced and the source 18 and drain 19 regions are also reduced, TiSi₂ The thermal agglomeration reaction temperature of the films 17, 17 ', 17 "is lowered, and TiSi₂ This is because when the films 17, 17 'and 17 "are thinned, the activation energy becomes higher and the temperature of transition to the low resistance phase increases. That is, TiSi.₂ The temperature of the heat treatment for reducing the resistance of the films 17, 17 ', 17 "is increased, while TiSi₂ The thermal agglomeration reaction temperature of the films 17, 17 ', 17 "is lowered, and stable low resistance TiSi₂ The films 17, 17 'and 17 "cannot be formed.
[0012]
In addition, when the source and drain diffusion layers are made shallow, there is a problem that the thickness of the titanium silicide layer penetrates through the source and drain diffusion layers due to the unevenness of the film thickness, which increases the leakage current. It was. Therefore, even if the diffusion layers of the source and drain are made shallow, it is necessary to make them deep enough to prevent the titanium silicide layer from penetrating.
[0013]
Furthermore, as described above, pattern refinement and TiSi₂ As the thickness of the films 17, 17 ', 17 "is reduced, TiSi₂ There is also a problem that it is difficult to form the films 17, 17 'and 17' '.
[0014]
[Problems to be solved by the invention]
The present invention has been made in view of the above-described problems, facilitates the formation of a refractory metal silicide film, promotes heat treatment for improving the characteristics of the formed refractory metal silicide film, and reduces the resistance or leakage of a semiconductor device. It is an object of the present invention to provide a method for manufacturing a semiconductor device with high integration and high speed by reducing current.
[0015]
[Means for Solving the Problems]
The above problem is a method of manufacturing a semiconductor device having a refractory metal silicide layer formed by reacting a refractory metal layer and a silicon layer.By deforming the semiconductor wafer having the refractory metal layer formed on the silicon layer into a concave shape,This is solved by a method for manufacturing a semiconductor device, wherein the refractory metal silicide layer is formed by heat treatment in a state where compressive stress is applied to the refractory metal layer.
[0016]
That is, by forming a refractory metal silicide layer by heat treatment in a state where compressive stress is applied to the refractory metal layer, the apparent activation energy can be reduced, so the refractory metal silicide layer is formed. The chemical reaction to be promoted. Therefore, the reaction temperature can be set low, and the refractory metal silicide layer can be easily formed even if the pattern is miniaturized or the refractory metal silicide film is thinned as described above.
[0027]
DESCRIPTION OF THE PREFERRED EMBODIMENT
In a method of manufacturing a semiconductor device in which a refractory metal layer and a silicon layer are reacted to form a refractory metal silicide layer, the refractory metal silicide layer is formed in a state where compressive stress is applied to the refractory metal layer. . By reacting in a state in which this compressive stress is applied, the apparent activation energy of the reaction can be lowered. Therefore, even if the reaction temperature is set low, the reaction is promoted, and the refractory metal silicide can be easily formed. A layer can be formed. Therefore, even if the pattern is miniaturized or the refractory metal silicide layer is thinned, the refractory metal silicide layer can be formed easily and reliably.
[0028]
Further, in order to obtain a state in which compressive stress is applied to the refractory metal layer, the refractory metal layer and the silicon layer are reacted in a high-pressure reactor. By doing so, the reaction can be easily promoted and the refractory metal silicide layer can be easily formed without using a special apparatus and increasing the reaction temperature.
[0029]
Further, in order to make this refractory metal layer in a state where compressive stress is applied, for example, the reaction between the refractory metal layer and the silicon layer in a state where the refractory metal layer is deformed into a concave shape while being in close contact with the mounting surface of the concave semiconductor wafer holder. I do. Further, the semiconductor wafer on which the refractory metal layer is deposited is deformed into a convex shape by closely contacting the mounting surface of the convex semiconductor wafer holder, for example, and in that state, the refractory metal layer is deposited, and then the semiconductor wafer is By returning to the flat shape, the refractory metal layer and the silicon layer are reacted with each other in a state where compressive stress is applied to the refractory metal layer. By doing so, even when the reaction temperature is set low, the reaction for forming the refractory metal silicide layer is promoted, and the refractory metal silicide layer can be easily formed. Furthermore, in this case, since the inside of the reaction furnace does not need to be at a high pressure, the reaction can be performed with little nitridation or oxidation of the surface of the refractory metal layer.
[0030]
Further, in the method of manufacturing a semiconductor device having a refractory metal silicide layer, the refractory metal silicide layer is formed by heat treatment in a state where compressive stress is applied to the refractory metal silicide layer. That is. By reacting in a state in which this compressive stress is applied, the apparent activation energy of the reaction performed in the heat treatment can be lowered, so that the reaction is promoted and the heat treatment of the refractory metal silicide layer can be easily performed. It can be carried out.
[0031]
When the heat treatment of the refractory metal silicide layer is a heat treatment that causes a phase transition to a low resistance phase, the activation energy of the phase transition can be lowered, so that the phase transition temperature can be reduced even if the film thickness is reduced. Therefore, the reaction temperature of the phase transition can be set low. That is, a low-resistance refractory metal silicide layer can be obtained easily and reliably without an agglomeration reaction.
[0032]
As described above, in order to obtain a state in which compressive stress is applied to the refractory metal silicide layer, the refractory metal silicide layer is heat-treated in a high-pressure reactor. By doing in this way, the reaction performed during heat processing can be easily accelerated without using a special apparatus.
[0033]
In addition, the refractory metal silicide layer is heat-treated in a state of being brought into close contact with the mounting surface of the concave semiconductor wafer holder and deformed into a concave shape. By doing so, the reaction performed during the heat treatment is promoted, and the refractory metal silicide layer can be heat treated. Further, the semiconductor wafer on which the refractory metal layer is deposited is deformed into a convex shape by closely contacting the mounting surface of the convex semiconductor wafer holder, for example, and in that state, the refractory metal layer is deposited, and then the semiconductor wafer is After returning to the flat shape, a compressive stress is applied to the refractory metal silicide layer formed from the refractory metal layer, and thus heat treatment is performed in this state. Also in this case, the reaction performed during the heat treatment is promoted, and the refractory metal silicide layer can be heat treated. Further, when heat treatment is performed by applying a compressive stress to the refractory metal silicide layer by these methods, the inside of the heat treatment furnace does not have to be at a high pressure, so that there is almost no nitridation or oxidation of the surface of the refractory metal silicide layer. .
[0034]
Further, as described above, (1) high pressure is applied to the refractory metal layer and the refractory metal silicide layer, and (2) the semiconductor wafer is deformed into a concave shape. (3) the semiconductor wafer is convex. There are three methods of deforming the refractory metal layer and depositing the refractory metal layer, and then returning to a flat shape. However, if compressive stress is applied by combining these methods, the applied compressive stress can be increased. it can. That is, there is no risk of crystal defects such as slip lines due to excessive warping of the semiconductor wafer to increase the compressive stress, and the compressive stress can be strengthened, so the reaction is further promoted, and more easily and reliably. Thus, a desired refractory metal silicide without aggregation can be obtained.
[0035]
Further, in the above, when the concave shape and the convex shape are deformed, if this shape is a spherical surface, a uniform compressive stress can be applied to the refractory metal layer and the refractory metal silicide layer. Thus, the reaction between the uniform refractory metal layer and the silicon layer and the heat treatment of the refractory metal silicide layer can be performed. That is, normally, since a plurality of semiconductor devices are formed simultaneously on the semiconductor wafer, the performance of these semiconductor devices can be made substantially the same.
[0036]
Further, if Ti, Co, Ni, Pt, or Mo having a silicidation reaction temperature in the range of 400 ° C. to 900 ° C. is used as a refractory metal, it is possible to perform a silicide process well matched with a semiconductor process. .
[0037]
Furthermore, if a semiconductor device manufacturing apparatus including a semiconductor wafer holder having a concave or convex mounting surface that is deformed into a concave shape or a convex shape by bringing the semiconductor wafer into close contact with the concave shape or the convex shape, Since the above-described method for manufacturing a semiconductor device can be performed with such an improvement, a significant increase in cost associated with the improvement can be prevented.
[0038]
Further, if the concave shape and the convex shape of the mounting surface of the semiconductor wafer holder are spherical, a compressive stress can be easily and uniformly applied to the semiconductor wafer.
[0039]
Further, if the central part of the concave mounting surface can be moved up and down, or if the outer peripheral part of the convex mounting surface can be moved up and down, the semiconductor wafer is gradually placed on the mounting surface. Therefore, it is possible to avoid a risk that a rapid stress is applied to the semiconductor wafer and the semiconductor wafer is damaged.
[0040]
【Example】
Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings. Components similar to those in FIG. 25 referred to in the description of the prior art are denoted by the same reference numerals.
[0041]
Example 1
This embodiment is an example in which the present invention is applied to a method for manufacturing a semiconductor device, and is an example in which a semiconductor wafer is brought into close contact with a spherical concave shape on the surface of a semiconductor wafer holder during a second heat treatment, and this is illustrated in FIGS. This will be described with reference to FIG.
First, as shown in FIG. 2, an N-type well 12 is formed in a P-type semiconductor substrate 11, and field oxide films 13 and 13 ′ are selectively formed on the surface of the P-type semiconductor substrate 11. Thereafter, a gate oxide film 14 'is formed in an element formation region defined by the field oxide films 13 and 13' to a thickness of about 6 nm, for example, by thermal oxidation, and a doped polysilicon film 15 'is about 100 nm in thickness. After the deposition, the polysilicon electrode 15 and the gate oxide film 14 are formed by patterning.
[0042]
Then, from above the polysilicon electrode 15, ions that become known P-type impurities are, for example, 3 × 10 5.¹⁴Inject at a moderate dose. Furthermore, an insulating film such as SiO₂ After the film is deposited to a thickness of about 150 nm, anisotropic etching is performed to form an LDD (Lightly Doped Drain) insulating film 16 on the side wall portion of the polysilicon electrode 15.
Next, BF₂ ⁺Using ions, the ion implantation energy is 15 KeV and 3 × 10¹⁵/ cm² Then, ion implantation is carried out at a dose of about 10 ° C., followed by impurity activation annealing at about 1000 ° C. for about 10 seconds by RTA to form a source 18 and a drain 19 as shown in FIG.
[0043]
Thereafter, the native oxide film on the surface where the polysilicon gate electrode 15 and the source 18 and drain 19 described later are formed is removed by sputtering, and then the Ti film 20 is about 20 nm thick as shown in FIG. accumulate. Thereafter, RTA is performed as a first heat treatment in a nitrogen atmosphere at about 600 ° C. for about 60 seconds. By this RTA, as shown in FIG. 5, the C49 phase TiSi formed by low-temperature annealing is formed on the polysilicon gate electrode 15, the source 18 and the drain 19 where the Ti film 20 is in contact with silicon.₂ Films 17a, 17a ', 17a "are formed.
When the Ti film 20 is further thinned, C49 phase TiSi₂ Since it is difficult to form the films 17a, 17a ′, and 17a ″ themselves, the Ti film 20 is formed on the P-type semiconductor substrate 11 using the semiconductor wafer holder 21 of FIG. The semiconductor wafer on which the unfinished semiconductor device in the state shown is formed is subjected to a heat treatment by applying a compressive stress to the Ti film 20 side to ensure the C49 phase TiSi.₂ Films 17a, 17a 'and 17a "are formed.
[0044]
C49 phase TiSi in this state₂ The films 17a, 17a ′, and 17a ″ are still high in resistance. However, when high-temperature annealing is performed to reduce the resistance all at once, the Ti film 20 reacts with the insulating film on the semiconductor substrate 11 or the field oxide films 13, 13 ′. Silicon diffuses into the Ti film 20 formed on the upper surface of the Ti film 20 and TiSi is also formed on the field oxide films 13 and 13 '.₂ Since a problem arises that a film is formed, first, C49 phase TiSi is formed by low-temperature heat treatment.₂ A step of forming films 17a, 17a ', 17a "is taken.
Thereafter, the TiN film on the insulating film formed by this RTA and the unreacted Ti film 20 are mixed with sulfuric acid and hydrogen peroxide solution in a C49 phase TiSi.₂ The films 17a, 17a 'and 17a "are left and removed. Accordingly, the C49 phase TiSi as shown in FIG.₂ A MOS transistor 1 'having the polycide electrode 2' of the film 17a is formed.
[0045]
C49 phase TiSi under the above conditions₂ Since the films 17a, 17a 'and 17a "have high resistance, this high resistance C49 phase TiSi₂ It is necessary to perform a second heat treatment for the purpose of reducing the resistance of the films 17a, 17a 'and 17a ".
This heat treatment is performed using a semiconductor wafer holder 21 as shown in FIGS. 1A shows a semiconductor wafer 22 on a semiconductor wafer holder 21 during heat treatment (in this case, a C49 phase TiSi on a P-type semiconductor substrate 11 as shown in FIG. 6).₂ 1B is a schematic plan view of a state in which a semiconductor wafer on which a plurality of MOS transistors 1 ′ on which a film 17a is formed is formed is mounted). FIG. [B] It is a schematic sectional drawing of a line direction.
The semiconductor wafer holder 21 is made of a material having a low thermal conductivity, for example, quartz, and the surface of the semiconductor wafer holder 21 is concave, and is formed in concentric circles with concentric vacuum grooves 23a, 23b, and 23c. The vacuum grooves 24a, 24b, 24c and 24d intersecting the vacuum grooves 23a, 23b and 23c, and a vacuum port 25 connected to the vacuum exhaust system are provided at the center. The surface of the semiconductor wafer holder 21 has a spherical concave shape. For example, the spherical concave shape is a spherical concave shape having a radius of curvature of about 375 cm when the diameter of the semiconductor wafer 22 to be used is a 6 mm wafer. is there.
[0046]
When performing the second heat treatment, the semiconductor wafer 22 is placed on the semiconductor wafer holder 21 provided in the RTA furnace (not shown). The semiconductor wafer 22 in this state is placed on the outer edge portion of the semiconductor wafer holder 21 and is in a flat state as indicated by a broken line. Next, when the evacuation system is operated, the semiconductor wafer 22 is pressed against the surface of the semiconductor wafer holder 21 due to a pressure difference. At this time, the center of the semiconductor wafer 22 is recessed from the periphery of the semiconductor wafer 22 by about 150 μm.
After that, RTA as the second heat treatment is performed at about 800 ° C. for 60 seconds to obtain C49 phase TiSi.₂ The films 17a, 17a 'and 17a "are formed into C54 phase TiSi.₂ TiSi changed to films 17b, 17b ', 17b "₂ The resistance of the film is reduced.
[0047]
When the semiconductor wafer 22 is recessed as described above, the C49 phase TiSi formed on the surface of the semiconductor substrate 11 is formed.₂ Compressive stress is applied to the films 17a, 17a ', and 17a ", and in this state, RTA treatment as a second heat treatment is performed, so that low resistance C54 phase TiSi is applied.₂ Films 17b, 17b 'and 17b "are formed. And C54 phase TiSi₂ A MOS transistor 1 ″ having the polycide electrode 2 ″ of the film 17b is formed. (Fig. 7)
In this way, compressive stress is applied to TiSi₂ When annealing is performed to reduce the resistance of the film, TiSi₂ Low resistance TiSi without thermal aggregation reaction of the film₂ Films 17b, 17b ', 17b "can be formed.
However, if the curvature radius of the concave shape on the surface of the semiconductor wafer holder 21 is made too small in order to increase the compressive stress, crystal defects such as slip lines are generated in the semiconductor wafer 22, so that the recess of the semiconductor wafer 22 is elastic of the semiconductor wafer 22. Must be within deformation.
[0048]
Thereafter, although not shown in the drawing, formation of an interlayer insulating film, formation of a contact hole, formation of a Ti / TiN barrier metal film, formation of an Al alloy or W film containing Si or Cu, and patterning to form an electrode wiring Then, a passivation film is formed, and a semiconductor integrated circuit is manufactured.
If a semiconductor device is manufactured as described above, the resistance of the gate electrode and the resistance of the source and drain diffusion layers can be reduced, and a highly integrated and high speed semiconductor integrated circuit can be formed.
[0049]
In this embodiment, for controlling the threshold voltage in the MOS transistor, the doped polysilicon film 15 'is deposited to form the polysilicon electrode 15. However, an undoped polysilicon film is deposited. Then, ions may be implanted in a separate process, and the work function of the gate electrode may be set to an appropriate value. The ion implantation performed after depositing the polysilicon film is preferably performed simultaneously with the ion implantation for forming the source 18 and the drain 19 from the viewpoint of reducing the number of processes.
[0050]
Example 2
This embodiment is an example in which the present invention is applied to a method of manufacturing a semiconductor device, and in the deposition of a refractory metal film, the semiconductor wafer is brought into close contact with the spherical convex shape on the surface of the semiconductor wafer holder and the refractory metal film is deposited. This will be described with reference to FIGS.
First, in the same manner as in Example 1, an N-type well 12, a field oxide film 13, a 13 ′ gate oxide film 14, a polysilicon electrode 15, an LDD insulating film 16, a source 18 and a drain 19 are formed on a P-type semiconductor substrate 11. Form. That is, the state shown in FIG. 3 is formed.
[0051]
Next, a Ti film 20 having a thickness of about 20 nm is deposited by sputtering as shown in FIG. At this time, a semiconductor wafer 22 ′ (in this case, an unfinished semiconductor device after the source 18 and the drain 19 are formed as shown in FIG. 3 is mounted on the semiconductor wafer holder 31 as shown in FIGS. The entire formed semiconductor wafer is shown). 8A is a schematic plan view of a state in which the semiconductor wafer 22 ′ is placed on the semiconductor wafer holder 31, and FIG. 8B is a schematic cross-sectional view in the direction [B]-[B] of FIG. 8A. FIG. The surface of the semiconductor wafer holder 31 has a convex shape, is formed in the radial direction with concentric vacuum grooves 32a, 32b, 32c, and crosses the concentric vacuum grooves 32a, 32b, 32c to the outer edge of the semiconductor wafer holder 31. The extending vacuum grooves 33a, 33b, 33c, and 33d and a vacuum port 34 connected to the vacuum exhaust system are provided at the center. A heat-resistant rubber ring 35 is provided on the outer peripheral side wall of the semiconductor wafer holder 31. The rubber ring 35 is bonded so that a vacuum can be maintained at the lower part of the side wall on the outer periphery of the semiconductor wafer holder 31, and the rubber ring 35 is arranged at a certain distance from the side wall on the outer side of the semiconductor wafer holder 31. The escape is taken when the ring 35 is compressed downward.
Furthermore, the surface of the semiconductor wafer holder 31 has a spherical concave shape. The convex shape of the spherical surface is, for example, a spherical convex shape having a radius of curvature of about 375 cm when the diameter of the semiconductor wafer 22 ′ to be used is a 6 mm wafer. It is.
[0052]
When depositing the Ti film 20 by sputtering, the semiconductor wafer 22 ′ is first placed on the semiconductor wafer holder 31. The semiconductor wafer 22 ′ in this state is placed on the rubber ring 35 on the outer peripheral portion of the semiconductor wafer holder 31 and is in a flat state as indicated by a broken line. Next, when the evacuation system is operated, the semiconductor wafer 22 ′ is pushed down to the semiconductor wafer holder 31 side due to the pressure difference, and the rubber ring 35 is compressed and simultaneously pressed against the surface of the semiconductor wafer holder 31. At this time, the center of the semiconductor wafer 22 ′ protrudes from the periphery of the semiconductor wafer 22 ′ by about 150 μm.
After removing the natural oxide film on the surface of the semiconductor wafer 22 ′ where the polysilicon gate electrode 15, the source 18, and the drain 19 are formed by the sputtering method, the Ti film 20 is about 20 nm thick. It accumulates about.
If the warpage of the semiconductor wafer 22 ′ at this time is within elastic deformation, the semiconductor film 22 ′ is returned to a flat shape at the stage where the semiconductor wafer 22 ′ is taken out from the sputtering apparatus, that is, the Ti film 20 has a compressive stress. It is in a joined state.
[0053]
Thereafter, RTA as a first heat treatment is performed in a nitrogen atmosphere at about 600 ° C. for about 60 seconds. By this RTA, the C49 phase TiSi is formed on the polysilicon gate electrode 15, the source 18, and the drain 19 where the Ti film 20 is in contact with silicon.₂ Films 17a, 17a ', 17a "are formed (FIG. 5).
During this first heat treatment, a compressive stress is applied to the Ti film, so that the C49 phase TiSi is surely ensured in the first heat treatment, which is low-temperature annealing.₂ Films 17a, 17a ', 17a "are formed.
Thereafter, the TiN film on the insulating film formed by this RTA and the unreacted Ti film 20 are mixed with sulfuric acid and hydrogen peroxide solution in a C49 phase TiSi.₂ The films 17a, 17a 'and 17a "are left and removed (FIG. 6).
After that, RTA as the first heat treatment is performed at about 800 ° C. for 60 seconds to obtain C49 phase TiSi.₂ The films 17a, 17a 'and 17a "are formed into C54 phase TiSi.₂ TiSi changed to films 17b, 17b ', 17b "₂ The resistance of the film is reduced. This TiSi₂ Even during the process of reducing the resistance of the film, the compressive stress generated when the Ti film 20 is formed is C49 phase TiSi.₂ Acting on the films 17a, 17a ', 17a "and TiSi of C49 phase₂ The films 17a, 17a ', and 17a "are not subjected to thermal aggregation reaction, and are low resistance C54 phase TiSi.₂ Films 17b, 17b ', 17b "can be formed.
[0054]
Thereafter, although not shown in the drawing, formation of an interlayer insulating film, formation of a contact hole, formation of a Ti / TiN barrier metal film, formation of an Al alloy or W film containing Si or Cu, and patterning to form an electrode wiring Then, a passivation film is formed, and a semiconductor integrated circuit is manufactured.
If a semiconductor device is manufactured as described above, the resistance of the gate electrode and the resistance of the source and drain diffusion layers can be reduced, and a highly integrated and high speed semiconductor integrated circuit can be formed.
[0055]
Example 3
This embodiment is an example in which the present invention is applied to a method for manufacturing a semiconductor device, and is an example in which a second heat treatment is performed in a high-pressure atmosphere. This will be described with reference to FIGS. 3 to 7 and FIG. First, in the same manner as in Example 1, an N-type well 12, field oxide films 13 and 13 ′, gate oxide film 14, polysilicon electrode 15, LDD insulating film 16, source 18 and drain 19 are formed on a P-type semiconductor substrate 11. Form. (Figure 3)
Next, after removing the natural oxide film on the surface of the portion where the polysilicon gate electrode 15 and the source 18 and drain 19 described later are formed by the sputtering method, the Ti film 20 is formed with a film thickness of about 20 nm as shown in FIG. It accumulates about. Thereafter, RTA as a first heat treatment is performed in a nitrogen atmosphere at about 600 ° C. for about 60 seconds. By this RTA, the C49 phase TiSi is formed on the polysilicon gate electrode 15, the source 18, and the drain 19 where the Ti film 20 is in contact with silicon.₂ Films 17a, 17a ', 17a "are formed.
In addition, when the Ti film 20 becomes thinner, TiSi₂ Since it is difficult to form the film itself, even at this stage, compressive stress is applied to the Ti film 20 side by heat treatment in a high-pressure atmosphere by the RTA furnace shown in FIG.₂ Films 17a, 17a 'and 17a "are formed.
Thereafter, the TiN film on the insulating film formed by this RTA and the unreacted Ti film 20 are mixed with sulfuric acid and hydrogen peroxide solution in a C49 phase TiSi.₂ The films 17a, 17a 'and 17a "are left and removed.
[0056]
Next, RTA as the second heat treatment is performed at about 800 ° C. for 60 seconds using an RTA furnace as shown in FIG.₂ The films 17a, 17a 'and 17a "are formed into C54 phase TiSi.₂ TiSi changed to films 17b, 17b ', 17b "₂ The resistance of the film is reduced.
Here, in the RTA furnace shown in FIG. 9, quartz glass plates 52 are attached to the upper and lower sides of a stainless steel casing 51 by means of a quartz glass plate support member 54 via gaskets 53.₂ The structure is such that a gas can be introduced, and a halogen lamp 55 for heating the semiconductor wafer 22 is installed outside the upper and lower quartz glass plates 52. Here, the substrate (not shown) on which the semiconductor wafer 22 is placed is a quartz glass base having a structure that does not block the heating energy from the halogen lamp 55 so much.
The RTA as the second heat treatment described above is a high pressure N in this RTA furnace.₂ Gas, for example, about 5 × 10^Five N of Pa₂ After introducing the gas, the RTA treatment is performed under the above heat treatment conditions. When such RTA treatment is performed, TiSi of C49 phase₂ Compressive stress is applied to the film 17a, and C49 phase TiSi₂ The films 17a, 17a ', and 17a "are not subjected to thermal aggregation reaction, and are low resistance C54 phase TiSi.₂ Films 17b, 17b ', 17b "can be formed.
[0057]
Thereafter, although not shown, after the insulating film 41 is removed by wet etching or the like, formation of an interlayer insulating film, formation of a contact hole, formation of a Ti / TiN barrier metal film, Al alloy containing Si or Cu, or W A semiconductor integrated circuit is manufactured by forming and patterning a film to form an electrode wiring, forming a passivation film, and the like.
If a semiconductor device is manufactured as described above, the resistance of the gate electrode and the resistance of the source and drain diffusion layers can be reduced, and a highly integrated and high speed semiconductor integrated circuit can be formed.
[0058]
Next, a fourth embodiment of the present invention will be described with reference to FIGS. 10 to 19 and FIG.
[0059]
First, the field oxide films 13 and 13 ′, which are element isolation insulating films, are formed on the P-type semiconductor substrate 11 in the same manner as in the above-described embodiment by using, for example, a selective oxidation method (LOCOS method), for example, with a thickness of about 300 nm. Well implantation is performed to form an N-type well 12 above the P-type semiconductor substrate 11 as shown in FIG. 10 (in this embodiment, the illustration below the N-type well 12, that is, the P-type semiconductor substrate 11 is omitted). ). Further, impurity ions are implanted to form channel stoppers, adjust threshold voltages, and suppress short channel effects. That is, channel stop implantation, threshold voltage adjustment implantation, and deep implantation (possibly pocket implantation) are performed. Next, as shown in FIG. 11, the upper surface of the N-type well 12 is thermally oxidized to form a gate insulating film 14 ′ with a thickness of about 6 nm, for example. Further, a polycide gate layer 63 'is deposited on the gate insulating film 14' as shown in FIG. In this embodiment, the polycide gate layer 63 'is composed of two layers, for example, a P-type or N-type polysilicon film 63a' having a thickness of about 70 nm and a tungsten silicide film 63b 'having a thickness of about 70 nm, for example.
[0060]
Next, in order to use a known self-alignment contact (SAC) technique, an offset oxide film 65 'is formed on the polycide gate layer 63' to a thickness of about 150 nm as shown in FIG. Further, using a known lithography technique and dry etching technique, the polycide gate layer 63 'and the offset oxide film 65' are shaped into a predetermined gate electrode shape as shown in FIG. That is, the gate portion 64 includes a gate insulating film 14 having a gate electrode shape from below, a polycide gate 63 made of a polysilicon film 63a and a tungsten silicide film 63b, and an offset oxide film 65. Then, as in the above-described embodiment, an amount smaller than the dose amount when forming the source 68 and the drain 69 is used, for example, 3 × 10¹⁴Implant P-type impurity ions to the extent.
[0061]
Next, similarly to the LDD insulating film 16 of the first embodiment, that is, for example, SiO 2₂ After the film is deposited to a thickness of about 150 nm, anisotropic etching is performed to form a sidewall insulating film 66 on the sidewall of the gate 64. Furthermore, in this embodiment, 3 × 19 from above.¹⁵BF with a moderate dose₂ (In the case where the semiconductor device to be formed is an NMOS transistor, As may be injected with an energy of about 20 keV), and then for activation, 1000 ° C. for 10 seconds. About RTA is performed. As a result, as shown in FIG. 15, a shallow junction source 68 and drain 69 having a junction depth of about 0.1 to 0.15 μm are formed.
[0062]
Next, as shown in FIG. 16, a Ti film 67 as a refractory metal layer is deposited on the entire surface by sputtering, for example, to a thickness of about 20 nm. Then, the semiconductor wafer 60 on which the Ti film 67 is formed (this shows the entire wafer on which the Ti film is formed as shown in FIG. 16 during the manufacturing process of the semiconductor device of this embodiment). The semiconductor wafer holder 80 as shown in FIG. The semiconductor wafer holder 80 is made of the same material as that of the above embodiment and has a spherical concave mounting surface 80b. The mounting surface 80b has a concentric vacuum similar to the semiconductor wafer holder 21 (not shown). A groove and a vacuum groove intersecting with the groove are provided and connected to the vacuum exhaust system via a plurality of vacuum ports 85. The central portion 80a of the semiconductor wafer holder 80 also has a vacuum port 85 'connected to an evacuation system, and is further movable in the vertical direction. That is, first, as shown in FIG. 21A, the semiconductor wafer 60 is mounted on the central portion 80a raised from the semiconductor wafer holder 80. Then, the central portion 80a is lowered and a vacuum exhaust system (not shown) is operated to evacuate from the vacuum ports 85 and 85 '. Then, the semiconductor wafer 60 is pressed against the semiconductor wafer holder 80, and the semiconductor wafer 60 is gradually brought into close contact with the mounting surface of the semiconductor wafer holder 80 from the outer peripheral portion. As a result, the semiconductor wafer 60 is recessed as shown in FIG. Can be transformed into Therefore, compressive stress is applied to the upper surface of the semiconductor wafer 60 where the Ti film 67 is formed in the directions of arrows P and P ′. At this time, since the mounting surface 80b of the semiconductor wafer holder 80 has a spherical convex shape, the Ti film 67 formed on the uppermost surface of the semiconductor wafer 60 is uniformly compressed in the wafer surface. Will be added.
[0063]
In this state, that is, in a state where compressive stress is applied to the Ti film 67 formed as the uppermost layer of the semiconductor wafer 60, RTA is performed at 600 ° C. for about 60 seconds as the first heat treatment. Then, the titanium film 67 reacts with the silicon layer in contact therewith, that is, the source 68 and the drain 69, and as shown in FIG. 17, the C49 phase TiSi is formed on the source 68 and the drain 69.₂ Films 70a and 70a 'are formed.
[0064]
In the reaction between titanium and silicon, the total volume is reduced (relative to titanium 1, consuming silicon 2.4 and about 2.5 TiSi.₂ The apparent activation energy is increased. Therefore, the reaction becomes slow, and TiSi of C49 phase₂ The films 70a and 70a 'are difficult to be generated. However, in this embodiment, since the silicidation of Ti, which is a refractory metal, is performed in a state where compressive stress is applied to the Ti film 67 of the semiconductor wafer, the apparent activation energy can be lowered. . Therefore, even if the temperature is set low, the reaction can be promoted, so there is no need for a high temperature, and C49 phase TiSi without thermal aggregation.₂ Films 70a and 70a 'can be formed.
[0065]
Then, the unreacted Ti film 67 is removed by wet etching using, for example, ammonia perwater, and the semiconductor wafer having the state of FIG. 18 is deformed again into a concave shape using the semiconductor wafer holder 80 described above. TiSi₂ A compressive stress is applied to the films 70a and 70a '. In this state, RTA is performed as a second heat treatment at 800 ° C. for about 60 seconds, for example. Then, C49 phase TiSi formed by the first heat treatment.₂ Films 70a and 70a 'undergo phase transition, and as shown in FIG. 19, the lower resistance C54 phase TiSi₂ Films 70b and 70b 'are obtained.
[0066]
This phase transition reaction is accompanied by a volume reduction of about 5%, and the activation energy of the phase transition increases due to the reaction of the thin film titanium as described above in the conventional example.₂ In a state where compressive stress is applied to the films 70a and 70a ', TiSi₂ Since the heat treatment of the films 70a and 70a 'is performed, the apparent activation energy can be lowered. Therefore, thin TiSi₂ When forming a film, the reaction can be promoted even if the temperature for phase transition is set low, so that low resistance C54 phase TiSi without agglomeration.₂ The films 70b and 70b 'can be easily obtained.
[0067]
Thereafter, although not shown in the figure, as in the above embodiment, the formation of an interlayer insulating film, the formation of contact holes, the formation of a Ti / TiN barrier metal film, and the formation of an Al alloy or W film containing Si or Cu. Then, patterning is performed to form an electrode wiring, a passivation film is formed, and a semiconductor integrated circuit is manufactured.
[0068]
In this embodiment, during the first heat treatment for forming the refractory metal silicide and during the second heat treatment for phase-converting the refractory metal silicide into a lower resistance phase, the Ti film 67 and the high melting point that are refractory metals are used. TiSi, a metal silicide₂ In order to apply a compressive stress to the films 70a and 70a ′, the semiconductor wafer holder 80 having a concave mounting surface is used. Instead, as shown in the third embodiment, a reaction furnace and a heat treatment furnace are used. The pressure may be increased to apply a compressive stress. However, when the reaction furnace and the heat treatment furnace are set to high pressure, the atmosphere gas of these furnaces (for example, nitrogen in a nitrogen atmosphere and nitrogen or oxygen in the atmosphere) and the Ti film 67 are on the surface of the Ti film 67. As a result of the reaction, the Ti film 67 is easily nitrided or oxidized, and the Ti film 67 to be titanium silicide is consumed. Therefore, it is desirable to apply compressive stress by deforming the semiconductor wafer in this embodiment.
[0069]
In this embodiment, titanium silicide is used as the refractory metal silicide, and the same composition formula TiSi is used during the second heat treatment.₂ A high resistance C49 phase TiSi film₂ Low-resistance C54 phase TiSi from the film₂ Although the phase is converted into a film, it may not have the same composition formula as long as the phase conversion from a high resistance phase to a low resistance phase is performed during the second heat treatment. When cobalt silicide is used, a low-resistance C phase (composition formula is CoSi) from a high-resistance B phase (composition formula is represented by CoSi).₂ Phase conversion to cobalt silicide).
[0070]
Next, a fifth embodiment of the present invention will be described with reference to FIG. 15 to FIG. 19 and FIG.
[0071]
In this embodiment, as in the fourth embodiment, after forming the source 68 and the drain 69 as shown in FIG. 15, a Ti film 67 is formed by, eg, sputtering, as shown in FIG. At this time, by using a semiconductor wafer holder 90 as shown in FIG. 22, a semiconductor wafer 60 ′ (this is because a source 68 and a drain 69 are formed as shown in FIG. 15 during the manufacturing process of the semiconductor device of this embodiment. The entire wafer immediately after being formed is deformed into a convex shape. The semiconductor wafer holder 90 has a spherical convex mounting surface 90b, and the mounting surface 90b is provided with a concentric vacuum groove 93 and a vacuum groove (not shown) crossing the same as the semiconductor wafer holder 31. And connected to a vacuum exhaust system via a vacuum port 95 at the center and a vacuum port 95 'at the outer periphery. Further, the ring-shaped outer peripheral portion 90a of the semiconductor wafer holder 90 has a vacuum port 95 ″ connected to the evacuation system and is movable in the vertical direction. Similarly to the semiconductor wafer holder 31 of the second embodiment, a rubber ring (not shown) is provided so that a vacuum can be maintained at the lower portion of the outer peripheral side wall, that is, first, as shown in FIG. The semiconductor wafer 60 ′ is placed on the outer peripheral portion 90a raised from the wafer holder 90. Then, the outer peripheral portion 90a is lowered, and a vacuum exhaust system (not shown) is operated, so that the vacuum ports 95, 95 ′, and 95 ″ are operated. Apply vacuum. Then, the semiconductor wafer 60 ′ is pressed against the semiconductor wafer holder 90, and the semiconductor wafer 60 ′ is gradually brought into close contact with the mounting surface of the semiconductor wafer holder 90 from the outer peripheral portion. As a result, the semiconductor wafer 60 ′ is shown in FIG. So that it is deformed into a concave shape.
[0072]
After the titanium film 67 is thus formed, the semiconductor wafer 60 is returned to a flat state. Then, a compressive stress is applied to the titanium film 67. Since the mounting surface 90b of the semiconductor wafer holder 90 has a spherical convex shape, the Ti film 67 formed on the top surface of the semiconductor wafer 60 is returned to a flat shape by returning the semiconductor wafer 60 to a flat shape. Compressive stress is uniformly applied within the surface of the semiconductor wafer 60.
[0073]
Next, the semiconductor wafer 60 on which the Ti film 67 is formed is deformed into a concave shape as shown in FIG. 21, that is, as shown in FIG. Phase TiSi₂ Films 70a and 70a 'are formed. Even if the Ti film 67 formed on the semiconductor wafer 60 of this embodiment is deformed into the same convex shape as in the fourth embodiment, a compressive stress is already applied in a flat state. In the silicidation, a larger compressive stress is applied than in the fourth embodiment. Therefore, the apparent activation energy can be further reduced as compared with the fourth embodiment, and the C49 phase TiSi can be more easily obtained.₂ The films 70a and 70a 'can be obtained.
[0074]
After that, the unreacted Ti film 67 and the C49 phase TiSi produced during silicidation₂ Titanium compounds other than the films 70a and 70a 'are removed. Then, the semiconductor wafer in the state shown in FIG. 18 is again deformed into a concave shape and heat-treated in the same manner as in the fourth embodiment to perform C49 phase TiSi.₂ The films 70a and 70a 'are phase-converted to form C54 phase titanium silicides 70b and 70b'. Then, formation of an interlayer insulating film, formation of a contact hole, formation of a Ti / TiN barrier metal film, formation of an Al alloy or W film containing Si or Cu, patterning to form an electrode wiring, formation of a passivation film, etc. Then, a semiconductor integrated circuit is manufactured.
[0075]
That is, in the present embodiment, during the first heat treatment for siliciding the Ti film 67, the semiconductor wafer 60 with the Ti film 67 formed on the upper surface is formed into a concave shape, and not only compressive stress is applied to the Ti film 67, but also Ti Since the Ti film 67 is deposited in a state in which the semiconductor wafer 60 ′ before the film 67 is formed in a convex shape and is returned to a flat shape, a compressive stress is applied to the Ti film 67. The compressive stress applied to the Ti film 67 can be increased without increasing the warp of the shape.
[0076]
In this embodiment, the Ti wafer 67 having a concave shape is deposited and then returned to a flat shape, and the Ti film 67 is reacted with the semiconductor wafer 60 having a concave shape. However, this may be performed inside a high-pressure reactor to give a larger compressive stress. Further, the Ti wafer 67 is deposited in a convex shape after returning the semiconductor wafer to a flat shape, and a large compressive stress is obtained by increasing the pressure inside the reactor without making the semiconductor wafer 60 concave. Also good. However, as described above in the above embodiment, if a high pressure is applied to the inside of the reaction furnace in order to apply compressive stress, nitridation or oxidation may occur on the surface of the Ti film during the reaction.
[0077]
Next, a sixth embodiment of the present invention will be described with reference to FIGS. 15, 20, and 21. The same parts as those in the above embodiment are denoted by the same reference numerals, and the description thereof is omitted.
[0078]
Also in this embodiment, until the source 68 and the drain 69 are formed, that is, until the state shown in FIG. After reaching the state of FIG. 15, a Ti film 67 'is deposited with a film thickness thinner than that of the fourth and fifth embodiments, for example, about 10 nm. Then, using the semiconductor wafer holder 80 described in the above embodiment, the semiconductor wafer is deformed into a concave shape, that is, compressive stress is applied to the Ti film 67 '. In this state, high temperature annealing is performed, for example, RTA is performed at 800 ° C. for about 60 seconds, and a low resistance C54 phase TiSi as shown in FIG.₂ Films 72b and 72b 'are formed.
[0079]
Then, the unreacted titanium film 67 ′ is removed by wet etching using ammonia hydrogen peroxide, and the interlayer insulating film, contact holes, Ti / TiN barrier metal film, An Al alloy or W film containing Si or Cu is formed, and patterned to form an electrode wiring, a passivation film, or the like, thereby manufacturing a semiconductor integrated circuit.
[0080]
In this embodiment, even if the titanium film 67 ′ is used, the film thickness is as small as about 10 nm. Therefore, before the silicon diffuses into the titanium film 67 ′ formed on the field oxide films 13 and 13 ′, the titanium film 67 ′ is used. Since the film 67 ′ is silicided and consumed, no titanium silicide is formed on the field oxide films 13 and 13 ′. Accordingly, silicidation and low resistance can be performed by a single heat treatment, and low resistance titanium silicides 72 b and 72 b ′ can be formed on the source 68 and the drain 69.
[0081]
In this embodiment, TiSi is used as the refractory metal silicide.₂ Since the film is used, the film thickness is reduced so that it is not formed on the field oxide films 13 and 13 '. However, if a material such as cobalt, in which cobalt itself diffuses into silicon, is used as the refractory metal, it can be treated with a single heat treatment (that is, high-resistance cobalt silicide (composition formula is CoSi Low resistance cobalt silicide (composition formula is CoSi)₂ A film may be formed. In this case as well, since the apparent activation energy can be lowered by applying a compression pressure to the refractory metal during silicidation, the refractory metal silicide can be obtained easily and reliably. it can.
[0082]
Next, a seventh embodiment of the present invention will be described with reference to FIGS. 15, 23 and 24. The same parts as those in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be given. Omitted. In this example, cobalt is used as a refractory metal unlike the above example.
[0083]
Similarly to the above embodiment, after forming the source 68 and the drain 69 as shown in FIG. 15, a cobalt film 73 is formed instead of the titanium films 67 and 67 'of the above embodiment. Then, the semiconductor wafer on which the cobalt film 73 is formed on the uppermost surface is deformed into a concave shape using, for example, the semiconductor wafer holder 80, and RTA is performed at about 550 ° C. for about 60 seconds as the first heat treatment. And a source 68 and a drain 69 made of silicon, and as shown in FIG. 23, a low-resistance C phase (that is, the structural formula is CoSi).₂ ) Cobalt silicide layers 74a and 74a '.
[0084]
Although the cobalt silicide layers 74a and 74a ′ have low resistance, the uniformity at the interface with silicon is poor, that is, the interface between the source 68 and the drain 69 is not uniform as shown in FIG. A large current is generated. Therefore, after removing the unreacted cobalt film 73 of FIG. 23, the semiconductor wafer 75 ′ on which the cobalt silicide layers 74a and 74a ′ are formed is recessed using the semiconductor wafer holder 21 and the semiconductor wafer holder 80 described in the above embodiment. In this state, RTA is performed at about 800 ° C. for about 60 seconds as a second heat treatment. Then, as shown in FIG. 18, cobalt silicide layers 74b and 74b 'having a uniform film thickness are formed.
[0085]
In this embodiment, since the compressive stress is applied during the second heat treatment, the apparent activation energy is reduced, so that the thickness of the cobalt silicide layer 74 can be easily made uniform. Therefore, the leakage current can be easily reduced.
[0086]
In this embodiment, when the second heat treatment for making the film thickness uniform is performed, compressive stress is applied by deforming the semiconductor wafer into a concave shape. For example, as described above, compressive stress may be applied by increasing the pressure inside the heat treatment furnace for performing heat treatment, or, for example, a semiconductor wafer holder having a convex mounting surface 90b. 90 may be used to deposit a cobalt film 73 to be the cobalt silicide layers 74a and 74a ′ and return to a flat shape to apply compressive stress. Moreover, you may make it combine combining making it deform | transform into a concave shape, making it high voltage | pressure, and making it deform | transform into a convex shape, depositing cobalt, and returning to a flat shape.
[0087]
In the present embodiment, the cobalt silicide layer 74 that has been subjected to the second heat treatment by applying a compressive stress to make the film thickness uniform has been described. However, this also applies to other refractory metal silicide layers. It can be done in the same way. Therefore, conventionally, in order to prevent the problem that the titanium silicide layer, which is a refractory metal silicide layer, penetrates the source and drain diffusion layers due to uneven film thickness and leakage current increases, the titanium silicide has to be thickened to some extent. However, since the film thickness can be made uniform easily by performing the heat treatment in a state where compressive stress is applied as in this embodiment, it is possible to form a shallower junction, and further increase the height of the semiconductor device. Collection and speed can be increased.
[0088]
As mentioned above, although each Example of this invention was described, of course, this invention is not limited to these, A various deformation | transformation is possible based on the technical idea of this invention.
[0089]
For example, in the above embodiment, TiSi having the smallest specific resistance as the refractory metal silicide.₂ Film and CoSi₂ Although the film has been described, other refractory metal silicides may be used. In this case, a refractory metal that is silicided at a temperature (about 400 ° C. to 900 ° C.) used in a semiconductor process, for example, a refractory metal such as Ti, Co, Ni, Pt, and Mo described in the above embodiments is used for silicide. In this case, a silicide process well matched with the semiconductor process can be performed.
[0090]
Further, in this embodiment, as a method of applying compressive stress, a method of deforming a semiconductor wafer into a convex shape when depositing a refractory metal, a heat treatment for forming a refractory metal silicide, and / or a refractory metal silicide layer Although a method of deforming a semiconductor wafer into a concave shape or performing it under high pressure and a method of combining these at the time of heat treatment for heat treating are described, the method is not limited to this as long as it is a method of applying compressive stress.
[0091]
Further, in the above embodiment, the sputtering method is used when depositing the refractory metal, but other methods such as a CVD method may be used.
[0092]
Further, in the above embodiment, a semiconductor wafer holder having a concave or convex mounting surface is used, and the semiconductor wafer is brought into close contact with the mounting surface of the semiconductor wafer holder by vacuum suction so that the semiconductor wafer is deformed into a concave shape or a convex shape. However, another method, for example, using a member having a convex or concave lower surface substantially similar to the shape of the mounting surface of the semiconductor wafer holder, between the lower surface of this member and the mounting surface of the semiconductor wafer holder is used. You may make it deform | transform into a convex shape or a concave shape by inserting a semiconductor wafer and pressing this member from the upper direction of a semiconductor wafer. In addition, the semiconductor wafer is deformed into a concave shape or a convex shape by using a semiconductor wafer holder having a concave or convex mounting surface. You may make it deform | transform with a concave shape.
[0093]
In the three embodiments, the present invention is applied to the P-type MOS transistor of the semiconductor device using the P-type semiconductor substrate. However, the P-type and N-type MOS transistors are mounted. The present invention can be applied to a semiconductor device by adding a process according to a conventional method, and the present invention can also be applied to a semiconductor device mounted with a P-type and an N-type MOS transistor using an N-type semiconductor substrate. It is self-explanatory.
In addition, the process conditions can be appropriately changed within the scope of the technical idea of the present invention.
[0094]
【The invention's effect】
As apparent from the above description, in the semiconductor device manufacturing method of the present invention, the compressive stress is applied to the refractory metal layer on the surface of the semiconductor wafer on which the refractory metal layer is deposited during the first heat treatment, which is a low-temperature heat treatment. In the added state, the first heat treatment for forming the refractory metal silicide layer is performed to easily form the refractory metal silicide layer, and the second heat treatment for improving the characteristics is performed using the high heat treatment. By performing compressive stress on the melting point metal silicide film, heat treatment can be performed more reliably.
[0095]
Further, if the second heat treatment is a heat treatment for reducing resistance, a low-resistance refractory metal silicide layer can be easily formed without causing thermal aggregation reaction even if the semiconductor device is miniaturized. it can. Moreover, even if the second heat treatment makes the film thickness uniform in order to reduce the leakage current, the heat treatment can be reliably performed.
[0096]
Also, a semiconductor wafer holder having a concave mounting surface is used to closely contact the semiconductor wafer and deformed into a concave shape, or a semiconductor wafer holder having a convex mounting surface is used to closely contact the semiconductor wafer to a convex shape. As a result, it is possible to apply compressive stress to the refractory metal layer or refractory metal silicide layer in a conventional semiconductor device production line with a slight modification of the device, so that there is no significant increase in cost. In addition, the formation of the refractory metal silicide layer or the improvement of the characteristics of the refractory metal silicide layer can be performed reliably and easily.
[Brief description of the drawings]
FIG. 1 shows a semiconductor wafer holder having a concave mounting surface for bringing a semiconductor wafer into close contact and deforming into a concave shape, used in a second heat treatment step of the semiconductor device manufacturing method according to the first embodiment of the present invention. , A is a schematic plan view of a semiconductor wafer holder, and B is a schematic cross-sectional view in the direction [B]-[B] in A of FIG.
FIG. 2 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a first step of the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a second stage of the semiconductor device manufacturing method according to the first embodiment of the present invention;
FIG. 4 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a third step of the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 5 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a fourth step of the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a fifth step of the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 7 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a sixth step of the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 8 shows a convex type in which the semiconductor wafer used in the second heat treatment step used for depositing the titanium film in the semiconductor device manufacturing method according to the second embodiment of the present invention is brought into close contact with the convex shape and deformed. The semiconductor wafer holder which has a mounting surface is shown, A is a schematic plan view of a semiconductor wafer holder, B is a schematic sectional drawing of the [B]-[B] line direction in A of FIG.
FIG. 9 is a schematic cross-sectional view of an RTA furnace used in a second heat treatment step of the semiconductor device manufacturing method according to the third embodiment of the present invention.
FIG. 10 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a first stage of a method of manufacturing a semiconductor device in a fourth embodiment of the present invention.
FIG. 11 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a second stage of the semiconductor device manufacturing method in the fourth embodiment of the present invention;
FIG. 12 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a third step of the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIG. 13 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a fourth step of the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIG. 14 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a fifth step of the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIG. 15 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a sixth step of the method of manufacturing the semiconductor device in the fourth example of the present invention.
FIG. 16 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a seventh step of the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIG. 17 is a schematic cross-sectional view of an incomplete semiconductor device for explaining an eighth step of the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIG. 18 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a ninth step of the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIG. 19 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a tenth stage of a method of manufacturing a semiconductor device in a fourth example of the present invention.
FIG. 20 is a schematic cross-sectional view of an incomplete semiconductor device for explaining a step in the process of manufacturing the semiconductor device according to the sixth embodiment of the present invention.
FIG. 21 shows a semiconductor wafer holder having a concave mounting surface for bringing a semiconductor wafer into close contact and deforming into a concave shape, used in the second heat treatment step of the semiconductor device manufacturing method according to the fourth embodiment of the present invention; , A is a schematic plan view of the semiconductor wafer holder, and B is a schematic cross-sectional view in the [B]-[B] line direction in A of FIG.
FIG. 22 shows a semiconductor having a convex mounting surface that is used for depositing a refractory metal in the semiconductor device manufacturing method according to the fifth embodiment of the present invention, and causes the semiconductor wafer to closely contact and deform into a convex shape. A wafer holder is shown, A is a schematic top view of a semiconductor wafer holder, B is a schematic sectional drawing of the [B]-[B] line direction in A of FIG.
FIG. 23 is a schematic cross-sectional view of an incomplete semiconductor device showing a state immediately after forming a cobalt silicide film in the semiconductor device manufacturing method according to the seventh embodiment of the present invention;
FIG. 24 is a schematic cross-sectional view of an incomplete semiconductor device showing a state after the cobalt silicide film formed in the semiconductor device manufacturing method according to the seventh embodiment of the present invention is heat-treated;
FIG. 25 is a schematic cross-sectional view of a MOS transistor for explaining a method of manufacturing a semiconductor device according to a conventional example.
[Explanation of symbols]
1 ', 1 "... MOS transistor, 2', 2" ... polycide electrode, 11 ... semiconductor substrate, 13, 13 '... field oxide film, 14 ... insulating film, 15 ... polysilicon gate electrode, 17a, 17a ', 17a "... C49 phase TiSi₂ Film, 17b, 17b ', 17b "... C54 phase TiSi₂ Membrane, 18 ... Source, 19 ... Drain, 21 ... Semiconductor wafer holder, 22, 22 '... Semiconductor wafer, 31 ... Semiconductor wafer holder, 50 ... High-pressure RTA furnace, 60, 60' ... Semiconductor wafer, 63 ...... Polycide gate, 67, 67 '... Ti film, 70a, 70a' ... C49 phase TiSi₂ Film, 70b, 70b '... Ti54 of C54 phase₂ Film, 72b, 72b '... Ti54 of C54 phase₂ Films 74a, 74a ', 74b, 74b' ... Cobalt silicide layer, 80 ... Semiconductor wafer holder, 80a ... Center part, 80b ... Placement surface, 90 ... Semiconductor wafer holder, 90a ... Outer peripheral part, 90b ... ... mounting surface

Claims

In a method for manufacturing a semiconductor device having a refractory metal silicide layer formed by reacting a refractory metal layer and a silicon layer,
A semiconductor wafer having the refractory metal layer formed on the silicon layer is deformed into a concave shape, thereby heat-treating the refractory metal layer with a compressive stress applied to form the refractory metal silicide layer. A method of manufacturing a semiconductor device.

After depositing the refractory metal layer on the silicon layer in a state where the semiconductor wafer on which the silicon layer is formed is deformed into a convex shape,
Return the semiconductor wafer to a flat shape,
By deforming the semiconductor wafer in the flat shape into a concave shape,
2. The method of manufacturing a semiconductor device according to claim 1, wherein a compressive stress is applied to the refractory metal layer.

By deforming the semiconductor wafer in which the refractory metal layer is formed on the silicon layer into a concave shape and setting the atmosphere of a reactor for forming the refractory metal silicide layer to a high pressure,
2. The method of manufacturing a semiconductor device according to claim 1, wherein a compressive stress is applied to the refractory metal layer.

By deforming the semiconductor wafer in which the refractory metal layer is formed on the silicon layer into a concave shape and setting the atmosphere of a reactor for forming the refractory metal silicide layer to a high pressure,
3. The method of manufacturing a semiconductor device according to claim 2, wherein a compressive stress is applied to the refractory metal layer.

The method of manufacturing a semiconductor device according to claim 1, wherein the concave shape is a spherical concave shape.