JP3953142B2

JP3953142B2 - Memory device and address translation device

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Publication number: JP3953142B2
Application number: JP14136297A
Authority: JP
Inventors: 英昭小田切
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 2007-08-08
Anticipated expiration: 2017-05-30
Also published as: JPH10333976A

Description

【０００１】
【発明の属する技術分野】
この発明は、メモリ装置及びアドレス変換装置に関し、例えば、ＡＴＭ通信システムなどのパケット交換方式に適用し得るものである。
【０００２】
【従来の技術】
文献１；『特開平３−２７３７３８号公報』
従来のパケット交換方式に適用されるアドレス変換装置としては上記文献１に開示されたものがあり、図２はその構成図である。論理チャネル番号出力回路２は、通信回線１（論理チャネル番号を変換する前の通信回線）から入力したパケットの論理チャネル番号を抽出し、その抽出した論理チャネル番号を連想記憶メモリ回路３へ出力する。
【０００３】
連想記憶メモリ回路３は、通信回線１で使用される論理チャネル番号群を格納している。連想記憶メモリ回路３は、論理チャネル番号出力回路２から論理チャネル番号が入力されると、その論理チャネル番号を格納しているメモリエリアを規定する物理アドレス情報をメモリ回路４へ出力する。
【０００４】
メモリ回路４は、通信回線７（論理チャネル番号を変換した後の通信回線）で使用される新論理チャネル番号群と通信回線７の制御に使用する出力線番号群とを格納している。メモリ回路４は、連想記憶メモリ回路３から物理アドレス情報が入力されると、その物理アドレス情報が規定するメモリエリアに格納している新論理チャネル番号を論理チャネル番号更新回路５へ出力し、出力線番号を出力線番号出力端子６に出力する。
【０００５】
論理チャネル番号更新回路５は、通信回線１から入力したパケットの論理チャネル番号をメモリ回路４から入力した新論理チャネル番号に更新し、その更新したパケットを通信回線７に出力する。
【０００６】
プロセッサインタフェース回路８は、プロセッサバス９からの指示によって、連想記憶メモリ回路３とメモリ回路４とが格納している各論理チャネル番号群や出力線番号群の登録・削除を行う。
【０００７】
図３は、入力したパケットの論理チャネル番号を抽出し、その抽出した論理チャネル番号を格納している連想記憶メモリ回路３のメモリエリアに対応したメモリ回路４のメモリエリアに格納している新論理チャネル番号と出力線番号とを出力し、入力したパケットの論理チャネル番号を新論理チャネル番号に更新する様子を示す従来の論理チャネル番号の変換図である。
【０００８】
図２で示したアドレス変換装置の構成は、一方向の通信回線の構成であるが、通常通信回線は上りと下りとの双方向の通信回線がある。図４は、従来の双方向の通信回線のアドレス変換装置の構成を示したものであり、上述した一方向の通信回線の構成と同じ構成を、上りの通信回線と下りの通信回線とにそのまま適用した構成である。したがって、図４において、図２との同一・対応部分は同一符号で示し、その部分は上述した通りであり、説明を省略する。なお、上りの通信回線の構成部分と下りの通信回線の構成部分とを区別するために、上りの通信回線の構成部分には「Ｕ」を下りの通信回線の構成部分には「Ｄ」を符号の後ろに付けている。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の双方向の通信回線のアドレス変換装置は、双方の通信回線で使用する論理チャネル番号群が同じ場合、同じ論理チャネル番号群をメモリ回路と連想記憶メモリ回路とに重複して格納してしまうという課題がある。
【００１０】
以下、図４を用いて、この課題が生じることを具体的に説明する。
【００１１】
上記双方の通信回線で使用する論理チャネル番号群が同じ場合とは、上りの変換前の通信回線１Ｕで使用する論理チャネル番号群と、下りの変換後の通信回線７Ｄで使用する論理チャネル番号群とが同じ場合及び上りの変換後の通信回線７Ｕで使用する論理チャネル番号群と下りの変換前の通信回線１Ｄで使用する論理チャネル番号群とが同じ場合である。
【００１２】
上記の場合、連想記憶メモリ回路３Ｕに格納している論理チャネル番号群とメモリ回路４Ｄに格納している論理チャネル番号群とが同じになり、またメモリ回路４Ｕに格納している論理チャネル番号群と連想記憶メモリ回路３Ｄに格納している論理チャネル番号群とが同じになる。すなわち、同じ論理チャネル番号群をメモリ回路と連想記憶メモリ回路とに重複して格納してしまうという課題が生じることになる。
【００１３】
以上のように、従来の双方向の通信回線のアドレス変換装置は、双方の通信回線で使用する論理チャネル番号群が同じ場合、同じ論理チャネル番号群をメモリ回路と連想記憶メモリ回路とに重複して格納してしまうという課題がある。
【００１４】
したがって、本発明の第１の目的は、双方の通信回線で使用するアドレスが同じ場合、アドレス群を重複して格納しないアドレス変換装置を提供し、装置の小型化及び低消費電力化を実現することである。
【００１５】
また、本発明の第２の目的は、本発明の第１の目的のアドレス変換装置に適用して好適であるメモリ装置を提供することである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため、第１の本発明は、上り回線上の伝送情報のアドレスを抽出し、抽出した第１のアドレスに対応した第２のアドレスを第１のメモリ装置から出力させ、上り回線上の上記伝送情報のアドレスを上記第２のアドレスに変換すると共に、下り回線上の伝送情報のアドレスを抽出し、抽出した第３のアドレスに対応した第４のアドレスを第２のメモリ装置から出力させ、下り回線上の上記伝送情報のアドレスを上記第４のアドレスに変換するアドレス変換装置において、第２の本発明のメモリ装置を、上記第１のメモリ装置及び上記第２のメモリ装置を融合した装置として適用していることを特徴とする。
【００１７】
第２の本発明においては、第１の入出力端子から、第１のデータ群に属するデータが入力されたときには、その入力データに対応した第２のデータ群中のデータを第２の入出力端子に出力すると共に、上記第２の入出力端子から、第２のデータ群に属するデータが入力されたときには、その入力データに対応した第１のデータ群中のデータを第１の入出力端子に出力するメモリ装置において、（１）上記第１のデータ群を格納しており、上記第１の入出力端子からデータが入力されたときには、そのデータを格納しているメモリエリアの物理アドレス情報を第１の物理アドレス入出力線に出力すると共に、第２の物理アドレス入出力線から物理アドレス情報が入力されたときには、その物理アドレス情報が規定するメモリエリアに格納されているデータを上記第１の入出力端子に出力する第１の連想メモリ回路と、（２）上記第２のデータ群を格納しており、上記第２の入出力端子からデータが入力されたときには、そのデータを格納しているメモリエリアの物理アドレス情報を上記第２の物理アドレス入出力線に出力すると共に、上記第１の物理アドレス入出力線から物理アドレス情報が入力されたときには、その物理アドレス情報が規定するメモリエリアに格納されているデータを上記第２の入出力端子に出力する第２の連想メモリ回路とを有することを特徴とする。
【００１８】
第１及び第２の本発明のアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、アドレス群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【００１９】
また、第２の本発明のメモリ装置によれば、第１の本発明のアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、データ群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【００２０】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、本発明によるメモリ装置及びアドレス変換装置の第１の実施形態を図面を参照しながら詳述する。
【００２１】
この第１の実施形態にかかるアドレス変換装置の構成を図１に示す。また、図１において、従来のアドレス変換装置の構成である図４との同一・対応部分は同一符号で示す。
【００２２】
この第１の実施形態にかかるアドレス変換装置は、上りの通信回線１Ｕ（論理チャネル番号を変換する前の通信回線）及び７Ｕ（論理チャネル番号を変換した後の通信回線）と、下りの通信回線１Ｄ（論理チャネル番号を変換する前の通信回線）及び７Ｄ（論理チャネル番号を変換した後の通信回線）と、論理チャネル番号出力回路２Ｕ及び２Ｄと、論理チャネル番号更新回路５Ｕ及び５Ｄと、プロセッサインターフェース回路８と、プロセッサバス９と、連想記憶メモリ回路１０及び１１と、選択回路１２及び１３とから構成される。
【００２３】
ここで、連想記憶メモリ回路１０及び１１と選択回路１２及び１３とは、この第１の実施形態にかかるメモリ装置を構成するものである。
【００２４】
まず、上りの通信回線において、パケットの論理チャネル番号を変換するための構成及び動作に関して説明をする。
【００２５】
通信回線１Ｕから入力されたパケットの論理チャネル番号は、論理チャネル番号出力回路２Ｕによって抽出され、連想記憶メモリ回路１０へ出力される。
【００２６】
連想記憶メモリ回路１０は、通信回線１Ｕ及び７Ｄで使用する論理チャネル番号群を格納している。連想記憶メモリ回路１０は、論理チャネル番号出力回路２Ｕから論理チャネル番号が入力されると、その論理チャネル番号を格納しているメモリエリアを規定する物理アドレス情報を選択回路１２を介して連想メモリ回路１１へ出力する。
【００２７】
連想記憶メモリ回路１１は、通信回線７Ｕ及び１Ｄで使用する論理チャネル番号群を格納している。連想記憶メモリ回路１１は、連想記憶メモリ回路１０から選択回路１２を介して物理アドレス情報が入力されると、その物理アドレス情報が規定するメモリエリアに格納している論理チャネル番号を論理チャネル番号更新回路５Ｕへ出力する。
【００２８】
論理チャネル番号更新回路５Ｕは、通信回線１Ｕから入力したパケットの論理チャネル番号を連想記憶メモリ回路１１から入力した論理チャネル番号に更新し、その更新したパケットを通信回線７Ｕに出力する。
【００２９】
次に、下りの通信回線において、パケットの論理チャネル番号を変換するための構成及び動作に関して説明をする。
【００３０】
通信回線１Ｄから入力されたパケットの論理チャネル番号は、論理チャネル番号出力回路２Ｄによって抽出され、連想記憶メモリ回路１１へ出力される。
【００３１】
連想記憶メモリ回路１１は、論理チャネル番号出力回路２Ｄから論理チャネル番号が入力されると、その論理チャネル番号を格納しているメモリエリアの物理アドレス情報を選択回路１３を介して連想メモリ回路１０へ出力する。
【００３２】
連想記憶メモリ回路１０は、連想記憶メモリ回路１１から選択回路１３を介して物理アドレス情報が入力されると、その物理アドレス情報が規定するメモリエリアに格納している論理チャネル番号を論理チャネル番号更新回路５Ｄへ出力する。
【００３３】
論理チャネル番号更新回路５Ｄは、通信回線１Ｄから入力したパケットの論理チャネル番号を連想記憶メモリ回路１０から入力した論理チャネル番号に更新し、その更新したパケットを通信回線７Ｄに出力する。
【００３４】
さらに、連想記憶メモリ回路に論理チャネル番号を登録・削除するための構成及び動作に関して説明をする。
【００３５】
プロセッサインタフェース回路８は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録・削除する場合、登録・削除する論理チャネル番号のメモリエリアを規定する物理アドレス情報を選択回路１２及び１３を介して連想記憶メモリ回路１０及び１１へ出力すると共に、登録するときは登録する論理チャネル番号を削除するときは削除専用のダミーの論理チャネル番号を連想記憶メモリ回路１０及び１１へ出力し、その論理チャネル番号の登録・削除を行う。
【００３６】
連想記憶メモリ回路１０及び１１は、論理チャネル番号を登録・削除する場合、プロセッサインタフェース回路８から出力された物理アドレス情報と論理チャネル番号とを入力し、その物理アドレス情報が規定するメモリエリアにその論理チャネル番号を格納する。
【００３７】
選択回路１２は、連想記憶メモリ回路１０から出力された物理アドレス情報とプロセッサインタフェース回路８から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１１に登録された論理チャネル番号を登録・削除するときはプロセッサインタフェース回路８から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１０から出力された物理アドレス情報を連想記憶メモリ回路１１へ出力する。
【００３８】
選択回路１３は、連想記憶メモリ回路１１から出力された物理アドレス情報とプロセッサインタフェース回路８から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１０に登録された論理チャネル番号を登録・削除するときはプロセッサインタフェース回路８から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１１から出力された物理アドレス情報を連想記憶メモリ回路１０へ出力する。
【００３９】
ここで、第１の実施形態にかかる連想記憶メモリ回路の詳細構成を図５に示し、連想記憶メモリ回路についてさらに詳細に説明する。
【００４０】
連想記憶メモリ回路１０及び１１は、ビット線群とワード線・マッチ線対群とによってマトリクス状にアドレス付けされたＣＡＭセル群を備えた構成である。図５の連想記憶メモリ回路１０はワード線・ビット線対群のうちの１対を示したものである。また、連想記憶メモリ回路１０のマッチ線群は、選択回路１２を介して、連想記憶メモリ回路１１のワード線群に接続され、連想記憶メモリ回路１１のマッチ線群は、選択回路１３を介して、連想記憶メモリ回路１０のワード線群に接続されている。
【００４１】
論理チャネル番号出力回路２Ｕから出力された論理チャネル番号は、連想記憶メモリ回路１０のビット線群にビットコードで入力される。
【００４２】
連想記憶メモリ回路１０は、通信回線１Ｕ及び７Ｄで使用する各論理チャネル番号群を各ワード線・マッチ線対ごとにＣＡＭセル群にビットコードで格納している。連想記憶メモリ回路１０は、ビット線群から論理チャネル番号がビットコードで入力されると、ＣＡＭセル群に格納しているビットコードと一致したマッチ線をアクティブにし、他のマッチ線群と共に物理アドレス情報として選択回路１２を介して連想記憶メモリ回路１１のワード線群に出力する。
【００４３】
連想記憶メモリ回路１１は、通信回線７Ｕ及び１Ｄで使用する各論理チャネル番号を各ワード線・マッチ線対ごとにＣＡＭセル群にビットコードで格納している。連想記憶メモリ回路１１は、連想記憶メモリ回路１０から出力された物理アドレス情報をワード線群に入力すると、物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセル群に格納された論理チャネル番号をビットコードでビット線群に出力する。
【００４４】
連想記憶メモリ回路１１のビット線群に出力された論理チャネル番号は、論理チャネル番号更新回路６Ｕへ出力される。
【００４５】
また、論理チャネル番号出力回路２Ｄから出力された論理チャネル番号は、連想記憶メモリ回路１１のビット線群にビットコードで入力される。
【００４６】
連想記憶メモリ回路１１は、ビット線群から論理チャネル番号がビットコードで入力されると、ＣＡＭセル群に格納しているビットコードと一致したマッチ線をアクティブにし、他のマッチ線群と共に物理アドレス情報として選択回路１３を介して連想記憶メモリ回路１０のワード線群に出力する。
【００４７】
連想記憶メモリ回路１０は、連想記憶メモリ回路１１から出力された物理アドレス情報をワード線群に入力すると、物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセル群に格納された論理チャネル番号をビットコードでビット線群に出力する。
【００４８】
連想記憶メモリ回路１０のビット線群に出力された論理チャネル番号は、論理チャネル番号更新回路６Ｄへ出力される。
【００４９】
プロセッサインタフェース回路８は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録・削除する場合、登録・削除する論理チャネル番号のメモリエリアを規定する物理アドレス情報を選択回路１２及び１３を介して連想記憶メモリ回路１０及び１１のワード線群に出力すると共に、さらに登録するときは登録する論理チャネル番号を削除するときは削除専用のダミーの論理チャネル番号を連想記憶メモリ回路１０及び１１のビット線群に出力する。
【００５０】
連想記憶メモリ回路１０及び１１は、論理チャネル番号を登録・削除する場合、プロセッサインタフェース回路８から出力された物理アドレス情報をワード線群に入力すると、その物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセルに、プロセッサインタフェース回路８からビット線群に入力された論理チャネル番号を格納する。
【００５１】
以上のように、第１の実施形態にかかるアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【００５２】
また、第１の実施形態にかかるメモリ装置によれば、第１の実施形態にかかるアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【００５３】
（Ｂ）第２の実施形態
以下、本発明によるメモリ装置及びアドレス変換装置の第２の実施形態を図面を参照しながら簡単に説明する。
【００５４】
この第２の実施形態では、通信回線１Ｕ及び７Ｕの側に、スイッチ装置などが接続される場合を想定しており、特に通信回線１Ｕにおいては、そのスイッチ装置を通過するためのパケットの制御に用いられる出力線番号が必要となる場合での実施形態である。
【００５５】
この第２の実施形態にかかるアドレス変換装置の構成を図６に示す。また、図６において、第１の実施形態にかかるアドレス変換装置の構成である図１との同一・対応部分は同一符号で示す。
【００５６】
この第２の実施形態にかかるアドレス変換装置は、上りの通信回線１Ｕ（論理チャネル番号を変換する前の通信回線）及び７Ｕ（論理チャネル番号を変換した後の通信回線）と、下りの通信回線１Ｄ（論理チャネル番号を変換する前の通信回線）及び７Ｄ（論理チャネル番号を変換した後の通信回線）と、論理チャネル番号出力回路２Ｕ及び２Ｄと、論理チャネル番号更新回路５Ｕ及び５Ｄと、プロセッサインターフェース回路８と、プロセッサバス９と、連想記憶メモリ回路１０及び１１と、選択回路１２及び１３と、メモリ回路１４と、出力線番号出力端子６とから構成される。
【００５７】
ここで、連想記憶メモリ回路１０及び１１と選択回路１２及び１３とメモリ回路１４と出力線番号出力端子６とは、この第２の実施形態にかかるメモリ装置を構成するものである。
【００５８】
また、双方向の通信回線においてパケットの論理チャネル番号を変換するための構成及び動作と、連想記憶メモリ回路に論理チャネル番号を登録・削除するための構成及び動作とに関しては、第１の実施形態にかかる構成及び動作の説明の通りであり、説明を省略する。
【００５９】
そこで、上りの通信回線において、出力線番号を出力するための構成及び動作に関して説明をする。
【００６０】
連想記憶メモリ回路１０は、論理チャネル番号出力回路２Ｕから論理チャネル番号が入力されると、その論理チャネル番号を格納しているメモリエリアを規定する物理アドレス情報を選択回路１２を介して連想メモリ回路１１へ出力すると共に、さらに、メモリ回路１４へ出力する。
【００６１】
メモリ回路１４は、通信回線７Ｕに出力したパケットを制御するための出力線番号を格納している。メモリ回路１４は、連想記憶メモリ回路１０から選択回路１２を介して出力された物理アドレス情報を入力し、その物理アドレス情報が規定するメモリエリアに格納されている出力線番号を出力線番号出力端子６に出力する。
【００６２】
次に、メモリ回路に出力線番号を登録・削除するための構成及び動作に関して説明をする。
【００６３】
プロセッサインタフェース回路８は、メモリ回路１４に出力線番号を登録・削除する場合、登録・削除する出力線番号のメモリエリアを規定する物理アドレス情報を選択回路１２を介してメモリ回路１４へ出力すると共に、登録するときは登録する出力線番号を削除するときは削除専用のダミーの出力線番号をメモリ回路１４へ出力し、その出力線番号の登録・削除を行う。
【００６４】
メモリ回路１４は、出力線番号を登録・削除する場合、プロセッサインタフェース回路８から出力された物理アドレス情報と出力線番号とを入力し、その物理アドレス情報が規定するメモリエリアにその論理チャネル番号を格納する。
【００６５】
選択回路１２は、連想記憶メモリ回路１０から出力された物理アドレス情報とプロセッサインタフェース回路８から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１１に格納している論理チャネル番号群を登録・削除するとき又はメモリ回路１４に格納している出力線番号群を登録・削除するときはプロセッサインタフェース回路８から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１０から出力された物理アドレス情報を連想記憶メモリ回路１１へ出力する。
【００６６】
ここで、第２の実施形態にかかる連想記憶メモリ回路及びメモリ回路の詳細構成を図７に示し、さらにメモリ回路について詳細に説明する。
【００６７】
メモリ回路１４は、ビット線群とワード線群とによってマトリクス状にアドレス付けされたＲＡＭセル群を備えた構成である。図７のメモリ回路１４はワード線群のうちの１本を示したものである。また、連想記憶メモリ回路１０のマッチ線群は、選択回路１２を介して、連想記憶メモリ回路１１のワード線群に接続されると共にメモリ回路のワード線群にも接続される。
【００６８】
メモリ回路１４は、出力線番号を各ワード線ごとにＲＡＭセル群にビットコードで格納している。メモリ回路１４は、連想記憶メモリ回路１０から出力された物理アドレス情報をワード線群に入力すると、その物理アドレスが規定するワード線がアクティブになり、そのアクティブになったワード線のＲＡＭセル群に格納している出力線番号をビットコードでビット線群に出力する。
【００６９】
メモリ回路１４のビット線群に出力された出力線番号は、出力線番号出力端子に出力される。
【００７０】
プロセッサインタフェース回路８は、メモリ回路１４に出力線番号を登録・削除する場合、登録・削除する出力線番号のメモリエリアを規定する物理アドレス情報を選択回路１２を介してメモリ回路１４のワード線群に出力すると共に、さらに登録するときは登録する出力線番号を削除するときは削除専用のダミーの出力線番号をメモリ回路１４のビット線群に出力する。
【００７１】
メモリ回路１４は、出力線番号を登録・削除する場合、プロセッサインタフェース回路８から出力された物理アドレス情報をワード線群に入力すると、その物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセルに、プロセッサインタフェース回路８からビット線群に入力された出力線番号を格納する。
【００７２】
以上のように、第２の実施形態にかかるアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。さらに、第２の実施形態にかかるアドレス変換装置によれば、第１の実施形態にかかるアドレス変換装置と比較して、出力線番号を格納するメモリ回路をさらに設け、そのメモリ回路のワード線群を連想記憶メモリ回路１１のワード線群に接続することにより、通信回線７Ｕに出力したパケットを制御するための出力線番号を出力する機能を追加することができ、より高度なアドレス変換装置を実現することができる。
【００７３】
また、第２の実施形態にかかるメモリ装置によれば、第２の実施形態にかかるアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。さらに、第２の実施形態にかかるメモリ装置によれば、第１の実施形態にかかるメモリ装置と比較して、出力線番号を格納するメモリ回路をさらに設け、そのメモリ回路のワード線群を連想記憶メモリ回路１１のワード線群に接続することにより、通信回線７Ｕに出力したパケットを制御するための出力線番号を出力する機能を追加することができ、より高度なメモリ装置を実現することができる。
【００７４】
（Ｃ）第３の実施形態
以下、本発明によるメモリ装置及びアドレス変換装置の第３の実施形態を図面を参照しながら簡単に説明する。
【００７５】
文献２；『特開平７−１６５５６３号公報』
第３の実施形態は、第１の実施形態に上記文献開示の空きワード検出機能をさらに追加したものである。
【００７６】
この第３の実施形態にかかるアドレス変換装置の構成を図８に示す。また、図８において、第１の実施形態にかかるアドレス変換装置の構成である図１との同一・対応部分は同一符号で示す。
【００７７】
この第３の実施形態にかかるアドレス変換装置は、上りの通信回線１Ｕ（論理チャネル番号を変換する前の通信回線）及び７Ｕ（論理チャネル番号を変換した後の通信回線）と、下りの通信回線１Ｄ（論理チャネル番号を変換する前の通信回線）及び７Ｄ（論理チャネル番号を変換した後の通信回線）と、論理チャネル番号出力回路２Ｕ及び２Ｄと、論理チャネル番号更新回路５Ｕ及び５Ｄと、プロセッサインターフェース回路８と、プロセッサバス９と、連想記憶メモリ回路１０及び１１と、選択回路１２及び１３と、Ｖａｌｉｄビット１５と、空きワード検出回路１６とから構成される。
【００７８】
ここで、連想記憶メモリ回路１０及び１１と選択回路１２及び１３とＶａｌｉｄビット１５と空きワード検出回路１６とは、この第３の実施形態にかかるメモリ装置を構成するものである。
【００７９】
また、双方向の通信回線においてパケットの論理チャネル番号を変換するための構成及び動作に関しては、第１の実施形態にかかる構成及び動作の説明の通りであり、説明を省略する。
【００８０】
そこで、連想記憶メモリ回路に論理チャネル番号を登録・削除するための構成及び動作に関して説明をする。
【００８１】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１のメモリエリアの使用・未使用状況を格納し、そのメモリエリアの使用・未使用状況を空きワード検出回路１６へ出力する。
【００８２】
空きワード検出回路１６は、Ｖａｌｉｄビット１５から入力したメモリエリアの使用・未使用状況をもとに、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録する場合、それを登録する任意の未使用のメモリエリアを選択し、その選択した未使用のメモリエリアを規定する物理アドレス情報を選択回路１２及び１３を介して連想記憶メモリ回路１０及び１１へ出力すると共に、Ｖａｌｉｄビット１５へ出力する。
【００８３】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録する場合、空きワード検出回路１６から出力された未使用のメモリエリアを規定する物理アドレス情報を入力し、そのメモリエリアを未使用状況から使用状況に更新する。
【００８４】
プロセッサインタフェース回路８は、連想記憶メモリ回路１０及び１１に格納している各論理チャネル番号群を登録する場合、登録する論理チャネル番号を連想記憶メモリ回路１０及び１１へ出力し、削除する場合、削除する論理チャネル番号を連想記憶メモリ回路１０へ出力し、その論理チャネル番号の登録・削除を行う。
【００８５】
連想記憶メモリ回路１０及び１１は、格納している論理チャネル番号を登録する場合、空きワード検出回路から出力された未使用のメモリエリアのうちの任意の１つの物理アドレス情報とプロセッサインタフェース回路８から出力された登録する論理チャネル番号とを入力し、その物理アドレス情報によって規定されたメモリエリアに論理チャネル番号を登録する。また、連想記憶メモリ回路１０は、格納している論理チャネル番号を削除する場合、プロセッサインタフェース回路８から出力された削除する論理チャネル番号を入力し、その論理チャネル番号のメモリエリアを示す物理アドレス情報をＶａｌｉｄビット１５へ出力する。
【００８６】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１に格納している論理チャネル番号を削除する場合、連想記憶メモリ回路１０から削除する論理チャネル番号のメモリエリアを示す物理アドレス情報を入力し、そのメモリエリアをを使用状況から未使用状況に更新する。
【００８７】
選択回路１２は、連想記憶メモリ回路１０から出力された物理アドレス情報と空きワード検出回路１６から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１１に登録された論理チャネル番号を登録・削除するときは空きワード検出回路１６から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１０から出力された物理アドレス情報を連想記憶メモリ回路１１へ出力する。
【００８８】
選択回路１３は、連想記憶メモリ回路１１から出力された物理アドレス情報と空きワード検出回路１６から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１０に登録された論理チャネル番号を登録・削除するときは空きワード検出回路１６から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１１から出力された物理アドレス情報を連想記憶メモリ回路１０へ出力する。
【００８９】
ここで、第３の実施形態にかかる連想記憶メモリ回路、Ｖａｌｉｄビット及び空きワード検出回路の詳細構成を図９に示し、さらにＶａｌｉｄビット及び空きワード検出回路について詳細に説明する。
【００９０】
Ｖａｌｉｄビット１５は、ビット線とワード線・マッチ線対群とによってマトリクス状にアドレス付けされたＶビットメモリセル群を備えた構成である。図７のＶａｌｉｄビット１５はワード線・マッチ線対群のうちの１対を示したものである。また、Ｖａｌｉｄビット１５のワード線・マッチ線対群は、連想記憶メモリ回路１０のワード線・マッチ線対群と接続されている。
【００９１】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１のメモリエリアの使用・未使用状況を各ワード線・マッチ線ごとにＶビットメモリセルにビットコードで格納している。ＶビットメモリセルにはＶビット出力端子があり、その出力端子にメモリエリアの使用・未使用状況を出力し、さらに空きワード検出回路１６へ出力する。
【００９２】
空きワード検出回路１６は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録する場合、Ｖａｌｉｄビット１５から入力したメモリエリアの使用・未使用状況をもとに任意の未使用のメモリエリアを選択し、選択した未使用のメモリエリアを規定する物理アドレス情報を選択回路１２及び１３を介して連想記憶メモリ回路１０及び１１のワード線群に出力すると共に、Ｖａｌｉｄビット１５のＶビットメモリセルのセット端子群に出力する。
【００９３】
Ｖａｌｉｄビット１５は、空きワード検出回路１６から出力された未使用のメモリエリアを規定する物理アドレス情報をＶビットメモリセルのセット端子群に入力すると、その物理アドレス情報が規定するセット端子がアクティブになり、そのＶビットメモリセルがセットされ、未使用状況から使用状況に更新される。
【００９４】
プロセッサインタフェース回路８は、連想記憶メモリ回路１０及び１１に格納している各論理チャネル番号群を登録する場合、登録する論理チャネル番号を連想記憶メモリ回路１０及び１１のビット線群に出力し、削除する場合、削除する論理チャネル番号を連想記憶メモリ回路１０のビット線群に出力し、その論理チャネル番号の登録・削除を行う。
【００９５】
連想記憶メモリ回路１０及び１１は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録する場合、空きワード検出回路１６から出力された空きワードのメモリエリアを規定する物理アドレス情報をワード線群に入力すると、その物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセル群にプロセッサインタフェース回路８からビット線群に入力された論理チャネル番号を格納する。また、連想記憶メモリ回路１０は、連想記憶メモリ回路１０及び１１に格納している論理チャネル番号を削除する場合、プロセッサインタフェース回路８から出力された削除する論理チャネル番号をビット線群に入力すると、その論理チャネル番号と一致した論理チャネル番号を格納しているマッチ線がアクティブになり、他のマッチ線群と共に物理アドレス情報としてＶａｌｉｄビット１５のマッチ線群に出力する。
【００９６】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１に格納している論理チャネル番号を削除する場合、連想記憶メモリ回路１０から出力された削除する論理チャネル番号のメモリエリアを規定する物理アドレス情報をマッチ線群に入力すると、その物理アドレス情報が規定するマッチ線がアクティブになり、またこの場合マッチ線群とＶビットメモリセルのリセット端子群が接続されるため、アクティブになったマッチ線に接続されたリセット端子がアクティブになり、そのＶビットメモリセルがリセットされ、使用状況から未使用状況に更新される。
【００９７】
以上のように、第３の実施形態にかかるアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。さらに、第３の実施形態にかかるアドレス変換装置によれば、第１の実施形態にかかるアドレス変換装置と比較して、連想記憶メモリ回路のメモリエリアの使用・未使用状況を格納しているＶａｌｉｄビットを設け、そのＶａｌｉｄビットのワード線・マッチ線対群と連想記憶メモリ回路１０のワード線・マッチ線対群とを接続し、また、任意の空きメモリエリアを規定する物理アドレス情報を選択回路を介して連想記憶メモリ回路へ出力する空きワード検出回路を設けることにより、プロセッサインタフェース回路が連想記憶メモリ回路のメモリエリアを管理する必要がなくなった。また、連想記憶メモリ回路において、論理チャネル番号を削除する場合、削除専用のダミー論理チャネル番号を格納する必要がなくなった。
【００９８】
また、第３の実施形態にかかるメモリ装置によれば、第２の実施形態にかかるアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。さらに、第３の実施形態にかかるメモリ装置によれば、第１の実施形態にかかるメモリ装置と比較して、連想記憶メモリ回路のメモリエリアの使用・未使用状況を格納しているＶａｌｉｄビットを設け、そのＶａｌｉｄビットのワード線・マッチ線対群と連想記憶メモリ回路１０のワード線・マッチ線対群とを接続し、また、任意の空きメモリエリアを規定する物理アドレス情報を選択回路を介して連想記憶メモリ回路へ出力する空きワード検出回路を設けることにより、プロセッサインタフェース回路が連想記憶メモリ回路のメモリエリアを管理する必要がなくなった。また、連想記憶メモリ回路において、論理チャネル番号を削除する場合、削除専用のダミー論理チャネル番号を格納する必要がなくなった。
【００９９】
（Ｄ）他の実施形態
上記各実施形態にかかるアドレス変換装置においては、パケット交換方式に使用されるパケットの論理チャネル番号を変換する場合について示したが、メッセージ交換方式に使用されるメッセージのアドレスを交換する場合についても上記各実施形態にかかるアドレス変換装置が適用できる。
【０１００】
上記第２の実施形態にかかるアドレス変換装置においては、出力線番号を格納するメモリ回路を設け、そのメモリ回路のワード線群を連想記憶メモリ回路１１のワード線群に接続することにより、通信回線７Ｕに出力したパケットを制御するための出力線番号を出力する機能を追加したが、出力線番号を格納するメモリ回路をさらに設け、そのメモリ回路のワード線群を連想記憶メモリ回路１０のワード線群に接続することにより、通信回線７Ｄに出力したパケットを制御するための出力線番号を出力する機能をさらに追加することができる。
【０１０１】
また、上記第２の実施形態にかかるアドレス変換装置においては、スイッチ装置の接続を想定したため、出力線番号群をメモリ回路１４に格納したが、接続される装置によっては、メモリ回路１４に格納されるデータは、出力線番号群に限られるものではない。
【０１０２】
【発明の効果】
以上のように、第１及び第２の本発明のアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【０１０３】
また、第２の本発明のメモリ装置によれば、本発明のアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態の構成図である。
【図２】従来のアドレス交換装置の構成図である。
【図３】従来の論理チャネル番号の変換図である。
【図４】従来の双方向のアドレス交換装置の構成図である。
【図５】第１の実施形態にかかる連想記憶メモリ回路の詳細構成図である。
【図６】第２の実施形態の構成図である。
【図７】第２の実施形態にかかる連想記憶メモリ回路及びメモリ回路の詳細構成図である。
【図８】第３の実施形態の構成図である。
【図９】第３実施形態にかかる連想記憶メモリ回路、Ｖａｌｉｄビット及び空きワード検出回路の詳細構成図である。
【符号の説明】
１Ｕ、１Ｄ、７Ｕ、７Ｄ…通信回線、２Ｕ、２Ｄ…論理チャネル番号出力回路、１０、１１…連想記憶メモリ回路、１４…メモリ回路、５Ｕ、５Ｄ…論理チャネル番号更新回路、６Ｕ、６Ｄ…出力線番号出力端子、８…プロセッサインタフェース回路、９…プロセッサバス、１２、１３…選択回路、１５…Ｖａｌｉｄビット、１６…空きワード検出回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a memory device and an address translation device, and can be applied to a packet switching system such as an ATM communication system.
[0002]
[Prior art]
Reference 1; "Japanese Patent Laid-Open No. 3-27338"
As an address translation device applied to a conventional packet switching system, there is one disclosed in the above-mentioned document 1, and FIG. 2 is a configuration diagram thereof. The logical channel number output circuit 2 extracts the logical channel number of the packet input from the communication line 1 (the communication line before converting the logical channel number), and outputs the extracted logical channel number to the associative memory circuit 3. .
[0003]
The associative memory circuit 3 stores a logical channel number group used in the communication line 1. When the logical channel number is input from the logical channel number output circuit 2, the associative memory circuit 3 outputs physical address information that defines the memory area storing the logical channel number to the memory circuit 4.
[0004]
The memory circuit 4 stores a new logical channel number group used in the communication line 7 (communication line after converting the logical channel number) and an output line number group used for controlling the communication line 7. When the physical address information is input from the associative memory circuit 3, the memory circuit 4 outputs the new logical channel number stored in the memory area defined by the physical address information to the logical channel number update circuit 5, and outputs it. The line number is output to the output line number output terminal 6.
[0005]
The logical channel number update circuit 5 updates the logical channel number of the packet input from the communication line 1 to the new logical channel number input from the memory circuit 4, and outputs the updated packet to the communication line 7.
[0006]
The processor interface circuit 8 registers and deletes each logical channel number group and output line number group stored in the associative memory circuit 3 and the memory circuit 4 according to an instruction from the processor bus 9.
[0007]
FIG. 3 shows the new logic stored in the memory area of the memory circuit 4 corresponding to the memory area of the associative memory circuit 3 that extracts the logical channel number of the input packet and stores the extracted logical channel number. It is the conventional logical channel number conversion figure which shows a mode that a channel number and an output line number are output and the logical channel number of the input packet is updated to a new logical channel number.
[0008]
The configuration of the address translation apparatus shown in FIG. 2 is that of a one-way communication line, but the normal communication line includes a bidirectional communication line for uplink and downlink. FIG. 4 shows a configuration of a conventional bidirectional communication line address translation apparatus, and the same configuration as that of the above-described one-way communication line is applied to the upstream communication line and the downstream communication line as they are. It is an applied configuration. Therefore, in FIG. 4, the same and corresponding parts as those in FIG. 2 are denoted by the same reference numerals, and the parts are as described above, and the description thereof is omitted. In order to distinguish the constituent parts of the upstream communication line from the constituent parts of the downstream communication line, “U” is assigned to the constituent part of the upstream communication line and “D” is assigned to the constituent part of the downstream communication line. It is attached after the sign.
[0009]
[Problems to be solved by the invention]
However, the conventional bi-directional communication line address conversion device stores the same logical channel number group redundantly in the memory circuit and the associative memory circuit when the logical channel number group used in both communication lines is the same. There is a problem that it ends up.
[0010]
Hereinafter, the occurrence of this problem will be specifically described with reference to FIG.
[0011]
The case where the logical channel number groups used in both communication lines are the same means that the logical channel number group used in the communication line 1U before upstream conversion and the logical channel number group used in the communication line 7D after downstream conversion. Are the same, and the logical channel number group used in the communication line 7U after upstream conversion is the same as the logical channel number group used in the communication line 1D before downstream conversion.
[0012]
In the above case, the logical channel number group stored in the associative memory circuit 3U is the same as the logical channel number group stored in the memory circuit 4D, and the logical channel number group stored in the memory circuit 4U. And the logical channel number group stored in the content addressable memory circuit 3D are the same. That is, there arises a problem that the same logical channel number group is stored redundantly in the memory circuit and the content addressable memory circuit.
[0013]
As described above, in the conventional bidirectional communication line address translation device, when the logical channel number group used in both communication lines is the same, the same logical channel number group is duplicated in the memory circuit and the content addressable memory circuit. There is a problem of storing.
[0014]
Accordingly, a first object of the present invention is to provide an address translation device that does not store an address group redundantly when the addresses used in both communication lines are the same, and to realize downsizing and low power consumption of the device. That is.
[0015]
The second object of the present invention is to provide a memory device suitable for application to the address translation device of the first object of the present invention.
[0016]
[Means for Solving the Problems]
In order to solve such a problem, the first aspect of the present invention extracts an address of transmission information on an uplink, outputs a second address corresponding to the extracted first address from the first memory device, and The address of the transmission information on the line is converted to the second address, the address of the transmission information on the downlink is extracted, and the fourth address corresponding to the extracted third address is the second memory device. Output from the transmission line and converting the address of the transmission information on the downlink to the fourth address, the memory device of the second aspect of the invention is the first memory device and the second memory device. It is characterized by being applied as a device that fuses
[0017]
In the second aspect of the present invention, when data belonging to the first data group is input from the first input / output terminal, data in the second data group corresponding to the input data is input to the second input / output terminal. When data belonging to the second data group is input from the second input / output terminal, the data in the first data group corresponding to the input data is output to the first input / output terminal. (1) When the first data group is stored and data is input from the first input / output terminal, the physical address information of the memory area storing the data Is output to the first physical address input / output line, and when physical address information is input from the second physical address input / output line, the physical address information is stored in the memory area defined. A first associative memory circuit for outputting data to the first input / output terminal; and (2) storing the second data group, and when the data is input from the second input / output terminal. When the physical address information of the memory area storing the data is output to the second physical address input / output line and the physical address information is input from the first physical address input / output line, And a second associative memory circuit for outputting data stored in a memory area defined by address information to the second input / output terminal.
[0018]
According to the address conversion device of the first and second aspects of the present invention, the function of the conventional memory circuit is further substituted by the associative memory circuit, so that the address group is not stored redundantly, and the device is miniaturized. In addition, low power consumption can be realized.
[0019]
The memory device according to the second aspect of the present invention is suitable for application to the address translation device according to the first aspect of the present invention. That is, the content addressable memory circuit further substitutes the function of the conventional memory circuit. The data group is not stored redundantly, and the apparatus can be downsized and the power consumption can be reduced.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
(A) First embodiment
Hereinafter, a first embodiment of a memory device and an address translation device according to the present invention will be described in detail with reference to the drawings.
[0021]
FIG. 1 shows the configuration of the address translation apparatus according to the first embodiment. In FIG. 1, the same or corresponding parts as those in FIG.
[0022]
The address conversion apparatus according to the first embodiment includes an upstream communication line 1U (a communication line before converting a logical channel number) and 7U (a communication line after converting a logical channel number), and a downstream communication line. 1D (communication line before converting logical channel number) and 7D (communication line after converting logical channel number), logical channel number output circuits 2U and 2D, logical channel number update circuits 5U and 5D, and a processor It comprises an interface circuit 8, a processor bus 9, associative memory circuits 10 and 11, and selection circuits 12 and 13.
[0023]
The associative memory circuits 10 and 11 and the selection circuits 12 and 13 constitute the memory device according to the first embodiment.
[0024]
First, a configuration and operation for converting a logical channel number of a packet in an upstream communication line will be described.
[0025]
The logical channel number of the packet input from the communication line 1U is extracted by the logical channel number output circuit 2U and output to the associative memory circuit 10.
[0026]
The content addressable memory circuit 10 stores logical channel number groups used in the communication lines 1U and 7D. When the logical channel number is input from the logical channel number output circuit 2U, the associative memory circuit 10 receives the physical address information defining the memory area storing the logical channel number via the selection circuit 12 through the associative memory circuit. 11 to output.
[0027]
The associative memory circuit 11 stores logical channel number groups used in the communication lines 7U and 1D. When the physical address information is input from the content addressable memory circuit 10 via the selection circuit 12, the content addressable memory circuit 11 updates the logical channel number stored in the memory area defined by the physical address information. Output to circuit 5U.
[0028]
The logical channel number update circuit 5U updates the logical channel number of the packet input from the communication line 1U to the logical channel number input from the associative memory circuit 11, and outputs the updated packet to the communication line 7U.
[0029]
Next, a configuration and operation for converting a logical channel number of a packet in a downlink communication line will be described.
[0030]
The logical channel number of the packet input from the communication line 1D is extracted by the logical channel number output circuit 2D and output to the associative memory circuit 11.
[0031]
When the logical channel number is input from the logical channel number output circuit 2D, the associative memory circuit 11 sends the physical address information of the memory area storing the logical channel number to the associative memory circuit 10 via the selection circuit 13. Output.
[0032]
When the physical address information is input from the content addressable memory circuit 11 via the selection circuit 13, the content addressable memory circuit 10 updates the logical channel number stored in the memory area defined by the physical address information. Output to the circuit 5D.
[0033]
The logical channel number update circuit 5D updates the logical channel number of the packet input from the communication line 1D to the logical channel number input from the associative memory circuit 10, and outputs the updated packet to the communication line 7D.
[0034]
Further, a configuration and operation for registering / deleting a logical channel number in the associative memory circuit will be described.
[0035]
When registering / deleting logical channel numbers in the associative memory circuits 10 and 11, the processor interface circuit 8 associates physical address information defining the memory area of the logical channel number to be registered / deleted via the selection circuits 12 and 13. In addition to outputting to the storage memory circuits 10 and 11, when registering, when deleting the registered logical channel number, a dummy logical channel number dedicated to deletion is output to the associative storage memory circuits 10 and 11, and the logical channel number Register and delete.
[0036]
The associative memory circuits 10 and 11 input the physical address information and the logical channel number output from the processor interface circuit 8 when registering / deleting the logical channel number, and store it in the memory area defined by the physical address information. Stores the logical channel number.
[0037]
The selection circuit 12 inputs the physical address information output from the associative memory circuit 10 and the physical address information output from the processor interface circuit 8, and registers / deletes the logical channel number registered in the associative memory circuit 11. When this is the case, the physical address information output from the processor interface circuit 8 is output to the associative memory circuit 11. Otherwise, the physical address information output from the associative memory circuit 10 is output to the associative memory circuit 11.
[0038]
The selection circuit 13 inputs the physical address information output from the associative memory circuit 11 and the physical address information output from the processor interface circuit 8, and registers / deletes the logical channel number registered in the associative memory circuit 10. When this is the case, the physical address information output from the processor interface circuit 8 is output to the associative memory circuit 10. Otherwise, the physical address information output from the associative memory circuit 11 is output to the associative memory circuit 10.
[0039]
Here, the detailed configuration of the content addressable memory circuit according to the first embodiment is shown in FIG. 5, and the content addressable memory circuit will be described in more detail.
[0040]
The associative memory circuits 10 and 11 have a CAM cell group addressed in a matrix by a bit line group and a word line / match line pair group. The associative memory circuit 10 of FIG. 5 shows one pair of word line / bit line pairs. The match line group of the associative memory circuit 10 is connected to the word line group of the associative memory circuit 11 via the selection circuit 12, and the match line group of the associative memory memory circuit 11 is connected via the selection circuit 13. Are connected to the word line group of the content addressable memory circuit 10.
[0041]
The logical channel number output from the logical channel number output circuit 2U is input to the bit line group of the associative memory circuit 10 as a bit code.
[0042]
The content addressable memory circuit 10 stores each logical channel number group used in the communication lines 1U and 7D in the CAM cell group as a bit code for each word line / match line pair. When the logical channel number is input as a bit code from the bit line group, the associative memory circuit 10 activates the match line that matches the bit code stored in the CAM cell group, and the physical address together with the other match line groups Information is output to the word line group of the associative memory circuit 11 through the selection circuit 12.
[0043]
The associative memory circuit 11 stores each logical channel number used in the communication lines 7U and 1D as a bit code in the CAM cell group for each word line / match line pair. When the associative memory circuit 11 inputs the physical address information output from the associative memory circuit 10 to the word line group, the word line defined by the physical address information becomes active, and the CAM cell of the activated word line The logical channel number stored in the group is output to the bit line group as a bit code.
[0044]
The logical channel number output to the bit line group of the associative memory circuit 11 is output to the logical channel number update circuit 6U.
[0045]
The logical channel number output from the logical channel number output circuit 2D is input to the bit line group of the associative memory circuit 11 as a bit code.
[0046]
When the logical channel number is input as a bit code from the bit line group, the associative memory circuit 11 activates the match line that matches the bit code stored in the CAM cell group and, together with the other match line group, the physical address Information is output to the word line group of the content addressable memory circuit 10 via the selection circuit 13.
[0047]
When the physical address information output from the content addressable memory circuit 11 is input to the word line group, the associative memory circuit 10 becomes active, and the word line defined by the physical address information becomes active, and the CAM cell of the activated word line The logical channel number stored in the group is output to the bit line group as a bit code.
[0048]
The logical channel number output to the bit line group of the associative memory circuit 10 is output to the logical channel number update circuit 6D.
[0049]
When registering / deleting logical channel numbers in the associative memory circuits 10 and 11, the processor interface circuit 8 associates physical address information defining the memory area of the logical channel number to be registered / deleted via the selection circuits 12 and 13. In addition to outputting to the word line group of the storage memory circuits 10 and 11, when further registering, when deleting the registered logical channel number, the dummy logical channel number dedicated for deletion is assigned to the bit line group of the associative memory memory circuits 10 and 11. Output to.
[0050]
When registering / deleting a logical channel number, the content addressable memory circuits 10 and 11 activate the word line specified by the physical address information when the physical address information output from the processor interface circuit 8 is input to the word line group. Thus, the logical channel number input from the processor interface circuit 8 to the bit line group is stored in the CAM cell of the activated word line.
[0051]
As described above, according to the address translation device according to the first embodiment, the associative memory circuit further substitutes the function of the conventional memory circuit, so that the logical channel number group is not stored redundantly. Therefore, it is possible to reduce the size and power consumption of the device.
[0052]
Further, the memory device according to the first embodiment is suitable for application to the address translation device according to the first embodiment, that is, the content addressable memory circuit further substitutes the function of the conventional memory circuit. As a result, the logical channel number group is not redundantly stored, and the apparatus can be reduced in size and power consumption.
[0053]
(B) Second embodiment
Hereinafter, a second embodiment of a memory device and an address translation device according to the present invention will be briefly described with reference to the drawings.
[0054]
In the second embodiment, it is assumed that a switch device or the like is connected to the communication lines 1U and 7U. In particular, in the communication line 1U, a packet for passing through the switch device is controlled. This is an embodiment when the output line number to be used is required.
[0055]
FIG. 6 shows the configuration of the address translation apparatus according to the second embodiment. In FIG. 6, the same or corresponding parts as those in FIG. 1 that are the configuration of the address translation apparatus according to the first embodiment are denoted by the same reference numerals.
[0056]
The address conversion apparatus according to the second embodiment includes an upstream communication line 1U (a communication line before converting a logical channel number) and 7U (a communication line after converting a logical channel number), and a downstream communication line. 1D (communication line before converting logical channel number) and 7D (communication line after converting logical channel number), logical channel number output circuits 2U and 2D, logical channel number update circuits 5U and 5D, and a processor It comprises an interface circuit 8, a processor bus 9, associative memory circuits 10 and 11, selection circuits 12 and 13, a memory circuit 14, and an output line number output terminal 6.
[0057]
Here, the content addressable memory circuits 10 and 11, the selection circuits 12 and 13, the memory circuit 14, and the output line number output terminal 6 constitute the memory device according to the second embodiment.
[0058]
The configuration and operation for converting a logical channel number of a packet in a bidirectional communication line and the configuration and operation for registering and deleting a logical channel number in the associative memory circuit are described in the first embodiment. The configuration and operation according to this embodiment are as described, and the description is omitted.
[0059]
Therefore, the configuration and operation for outputting the output line number in the upstream communication line will be described.
[0060]
When the logical channel number is input from the logical channel number output circuit 2U, the associative memory circuit 10 receives the physical address information defining the memory area storing the logical channel number via the selection circuit 12 through the associative memory circuit. 11 and further to the memory circuit 14.
[0061]
The memory circuit 14 stores an output line number for controlling a packet output to the communication line 7U. The memory circuit 14 receives the physical address information output from the associative memory circuit 10 via the selection circuit 12, and outputs the output line number stored in the memory area defined by the physical address information as an output line number output terminal. 6 is output.
[0062]
Next, a configuration and operation for registering / deleting an output line number in the memory circuit will be described.
[0063]
When registering / deleting an output line number in the memory circuit 14, the processor interface circuit 8 outputs physical address information defining the memory area of the output line number to be registered / deleted to the memory circuit 14 via the selection circuit 12. When registering, when deleting an output line number to be registered, a dummy output line number dedicated to deletion is output to the memory circuit 14 and the output line number is registered / deleted.
[0064]
When registering / deleting the output line number, the memory circuit 14 inputs the physical address information and the output line number output from the processor interface circuit 8, and sets the logical channel number in the memory area defined by the physical address information. Store.
[0065]
The selection circuit 12 inputs the physical address information output from the associative memory circuit 10 and the physical address information output from the processor interface circuit 8, and registers the logical channel number group stored in the associative memory circuit 11. When deleting or registering / deleting the output line number group stored in the memory circuit 14, the physical address information output from the processor interface circuit 8 is output from the associative memory circuit 10 otherwise. The obtained physical address information is output to the associative memory circuit 11.
[0066]
Here, a detailed configuration of the content addressable memory circuit and the memory circuit according to the second embodiment is shown in FIG. 7, and the memory circuit will be described in detail.
[0067]
The memory circuit 14 includes a RAM cell group that is addressed in a matrix by a bit line group and a word line group. The memory circuit 14 in FIG. 7 shows one of the word line groups. The match line group of the associative memory circuit 10 is connected to the word line group of the associative memory circuit 11 and the word line group of the memory circuit via the selection circuit 12.
[0068]
The memory circuit 14 stores the output line number as a bit code in the RAM cell group for each word line. When the physical address information output from the associative memory circuit 10 is input to the word line group, the memory circuit 14 activates the word line specified by the physical address, and the RAM circuit group of the word line that has become active becomes active. The stored output line number is output to the bit line group as a bit code.
[0069]
The output line number output to the bit line group of the memory circuit 14 is output to the output line number output terminal.
[0070]
When registering / deleting an output line number in the memory circuit 14, the processor interface circuit 8 sends physical address information defining a memory area of the output line number to be registered / deleted to the word line group of the memory circuit 14 via the selection circuit 12. In addition, when further registering, when deleting the registered output line number, a dummy output line number dedicated for deletion is output to the bit line group of the memory circuit 14.
[0071]
When registering / deleting an output line number, the memory circuit 14 inputs the physical address information output from the processor interface circuit 8 to the word line group, and the word line specified by the physical address information becomes active, and the active The output line number input from the processor interface circuit 8 to the bit line group is stored in the word line CAM cell.
[0072]
As described above, according to the address translation device according to the second embodiment, the function of the conventional memory circuit is further substituted by the associative memory circuit, so that the logical channel number group is not redundantly stored. Therefore, it is possible to reduce the size and power consumption of the device. Furthermore, according to the address translation device according to the second embodiment, compared with the address translation device according to the first embodiment, a memory circuit for storing output line numbers is further provided, and a word line group of the memory circuit is provided. Can be added to the word line group of the associative memory circuit 11 to add a function of outputting an output line number for controlling a packet output to the communication line 7U, thereby realizing a more advanced address translation device. can do.
[0073]
Further, the memory device according to the second embodiment is suitable for application to the address translation device according to the second embodiment, that is, the content addressable memory circuit further substitutes the function of the conventional memory circuit. As a result, the logical channel number group is not redundantly stored, and the apparatus can be reduced in size and power consumption. Furthermore, according to the memory device according to the second embodiment, as compared with the memory device according to the first embodiment, a memory circuit for storing the output line number is further provided, and a word line group of the memory circuit is associated. By connecting to the word line group of the storage memory circuit 11, a function of outputting an output line number for controlling a packet output to the communication line 7U can be added, and a more advanced memory device can be realized. it can.
[0074]
(C) Third embodiment
Hereinafter, a third embodiment of a memory device and an address translation device according to the present invention will be briefly described with reference to the drawings.
[0075]
Reference 2; "Japanese Patent Laid-Open No. 7-165563"
In the third embodiment, an empty word detection function disclosed in the above document is further added to the first embodiment.
[0076]
FIG. 8 shows the configuration of the address translation apparatus according to the third embodiment. In FIG. 8, the same or corresponding parts as those in FIG. 1, which is the configuration of the address translation apparatus according to the first embodiment, are denoted by the same reference numerals.
[0077]
The address conversion apparatus according to the third embodiment includes an upstream communication line 1U (a communication line before converting a logical channel number) and 7U (a communication line after converting a logical channel number), and a downstream communication line. 1D (communication line before converting logical channel number) and 7D (communication line after converting logical channel number), logical channel number output circuits 2U and 2D, logical channel number update circuits 5U and 5D, and a processor The interface circuit 8 includes a processor bus 9, associative memory circuits 10 and 11, selection circuits 12 and 13, a valid bit 15, and an empty word detection circuit 16.
[0078]
Here, the associative memory circuits 10 and 11, the selection circuits 12 and 13, the Valid bit 15, and the empty word detection circuit 16 constitute the memory device according to the third embodiment.
[0079]
The configuration and operation for converting the logical channel number of the packet in the bidirectional communication line are as described in the configuration and operation according to the first embodiment, and the description is omitted.
[0080]
Therefore, a configuration and operation for registering / deleting a logical channel number in the associative memory circuit will be described.
[0081]
The Valid bit 15 stores the use / unuse status of the memory areas of the associative memory circuits 10 and 11 and outputs the use / unuse status of the memory areas to the empty word detection circuit 16.
[0082]
When registering the logical channel number in the associative memory circuits 10 and 11 based on the use / unuse status of the memory area input from the Valid bit 15, the empty word detection circuit 16 selects any unused register for registering it. The physical address information that defines the selected unused memory area is output to the associative memory circuits 10 and 11 via the selection circuits 12 and 13 and is also output to the Valid bit 15.
[0083]
The Valid bit 15 inputs physical address information that defines an unused memory area output from the empty word detection circuit 16 when registering a logical channel number in the associative memory circuits 10 and 11, and stores the memory area in an unregistered memory area. Update from usage to usage.
[0084]
The processor interface circuit 8 outputs the logical channel number to be registered to the associative memory circuit 10 and 11 when registering each logical channel number group stored in the associative memory circuit 10 and 11, and deletes it when deleting it. The logical channel number to be output is output to the associative memory circuit 10, and the logical channel number is registered / deleted.
[0085]
When the associative memory circuits 10 and 11 register the stored logical channel number, from the physical interface information of one of the unused memory areas output from the empty word detection circuit and the processor interface circuit 8 The output logical channel number to be registered is input, and the logical channel number is registered in the memory area defined by the physical address information. Further, when deleting the stored logical channel number, the associative memory circuit 10 inputs the logical channel number to be deleted output from the processor interface circuit 8, and physical address information indicating the memory area of the logical channel number Is output to the Valid bit 15.
[0086]
The valid bit 15 inputs physical address information indicating the memory area of the logical channel number to be deleted from the associative memory circuit 10 when the logical channel number stored in the associative memory circuit 10 and 11 is deleted. Update the area from used to unused.
[0087]
The selection circuit 12 inputs the physical address information output from the associative memory circuit 10 and the physical address information output from the empty word detection circuit 16, and registers the logical channel number registered in the associative memory circuit 11. When deleting, the physical address information output from the empty word detection circuit 16 is output to the associative memory circuit 11, and otherwise, the physical address information output from the associative memory circuit 10 is output to the associative memory circuit 11.
[0088]
The selection circuit 13 inputs the physical address information output from the associative memory circuit 11 and the physical address information output from the empty word detection circuit 16, and registers the logical channel number registered in the associative memory circuit 10. When deleting, the physical address information output from the empty word detection circuit 16 is output to the associative memory circuit 10, and otherwise, the physical address information output from the associative memory circuit 11 is output to the associative memory circuit 10.
[0089]
Here, a detailed configuration of the associative memory circuit, the Valid bit, and the empty word detection circuit according to the third embodiment is shown in FIG. 9, and the Valid bit and the empty word detection circuit will be described in detail.
[0090]
The Valid bit 15 has a configuration including a V-bit memory cell group addressed in a matrix by a bit line and a word line / match line pair group. The Valid bit 15 in FIG. 7 indicates one pair of the word line / match line pair group. The word line / match line pair group of the Valid bit 15 is connected to the word line / match line pair group of the content addressable memory circuit 10.
[0091]
The Valid bit 15 stores the used / unused state of the memory area of the associative memory circuits 10 and 11 in a bit code in a V-bit memory cell for each word line / match line. The V-bit memory cell has a V-bit output terminal, and the used / unused status of the memory area is output to the output terminal and further output to the empty word detection circuit 16.
[0092]
When registering a logical channel number in the associative memory circuits 10 and 11, the empty word detection circuit 16 selects any unused memory area based on the use / unuse status of the memory area input from the Valid bit 15. Then, the physical address information defining the selected unused memory area is output to the word line group of the associative memory circuits 10 and 11 through the selection circuits 12 and 13, and the V bit memory cell set of the Valid bit 15 is set. Output to the terminal group.
[0093]
The valid bit 15 activates the set terminal specified by the physical address information when the physical address information specifying the unused memory area output from the empty word detection circuit 16 is input to the set terminal group of the V-bit memory cell. Thus, the V-bit memory cell is set and updated from the unused state to the used state.
[0094]
When registering each logical channel number group stored in the content addressable memory circuits 10 and 11, the processor interface circuit 8 outputs the logical channel number to be registered to the bit line group of the content addressable memory memory circuits 10 and 11, and deletes it. In this case, the logical channel number to be deleted is output to the bit line group of the associative memory circuit 10, and the logical channel number is registered / deleted.
[0095]
When the associative memory circuits 10 and 11 register logical channel numbers in the associative memory circuits 10 and 11, physical address information that defines the memory area of empty words output from the empty word detection circuit 16 is stored in the word line group. When input, the word line specified by the physical address information becomes active, and the logical channel number input from the processor interface circuit 8 to the bit line group is stored in the CAM cell group of the activated word line. When the associative memory circuit 10 deletes the logical channel number stored in the associative memory circuits 10 and 11, when the logical channel number to be deleted output from the processor interface circuit 8 is input to the bit line group, The match line storing the logical channel number that matches the logical channel number becomes active, and is output to the match line group of Valid bit 15 as physical address information together with other match line groups.
[0096]
The valid bit 15 matches the physical address information that defines the memory area of the logical channel number to be deleted, which is output from the associative memory circuit 10, when deleting the logical channel number stored in the associative memory circuit 10 and 11. When input to a line group, the match line defined by the physical address information becomes active. In this case, the match line group and the reset terminal group of the V-bit memory cell are connected, so that the match line is connected to the active match line. The reset terminal becomes active, the V-bit memory cell is reset, and the usage status is updated to the unused status.
[0097]
As described above, according to the address translation device according to the third embodiment, the associative memory circuit further substitutes the function of the conventional memory circuit, so that the logical channel number group is not stored redundantly. Therefore, it is possible to reduce the size and power consumption of the device. Furthermore, according to the address translation device according to the third embodiment, compared to the address translation device according to the first embodiment, Valid stores the used / unused status of the memory area of the associative memory circuit. A bit is provided to connect the valid bit word line / match line pair group to the word line / match line pair group of the associative memory circuit 10, and to select physical address information defining an arbitrary free memory area By providing an empty word detection circuit that outputs to the associative memory circuit via the processor interface circuit, it is no longer necessary for the processor interface circuit to manage the memory area of the associative memory circuit. In the associative memory circuit, when deleting a logical channel number, it is no longer necessary to store a dummy logical channel number dedicated to deletion.
[0098]
Further, the memory device according to the third embodiment is suitable for application to the address translation device according to the second embodiment, that is, the content addressable memory circuit further substitutes the function of the conventional memory circuit. As a result, the logical channel number group is not redundantly stored, and the apparatus can be reduced in size and power consumption. Furthermore, according to the memory device according to the third embodiment, compared to the memory device according to the first embodiment, the Valid bit storing the used / unused state of the memory area of the associative memory circuit is provided. The valid bit word line / match line pair group is connected to the word line / match line pair group of the associative memory circuit 10, and physical address information defining an arbitrary free memory area is passed through the selection circuit. By providing the empty word detection circuit for outputting to the associative memory circuit, it is no longer necessary for the processor interface circuit to manage the memory area of the associative memory circuit. In the associative memory circuit, when deleting a logical channel number, it is no longer necessary to store a dummy logical channel number dedicated to deletion.
[0099]
(D) Other embodiments
In the address translation device according to each of the embodiments described above, the case where the logical channel number of the packet used in the packet switching method is converted has been described, but the case where the address of the message used in the message switching method is also replaced is described above. The address translation apparatus according to each embodiment can be applied.
[0100]
In the address conversion device according to the second embodiment, a memory circuit for storing an output line number is provided, and a word line group of the memory circuit is connected to a word line group of the associative memory circuit 11, thereby providing a communication line. A function of outputting an output line number for controlling a packet output to 7U has been added. However, a memory circuit for storing the output line number is further provided, and a word line group of the memory circuit is used as a word line of the content addressable memory circuit 10. By connecting to the group, a function of outputting an output line number for controlling a packet output to the communication line 7D can be further added.
[0101]
In the address conversion device according to the second embodiment, since the switch device is assumed to be connected, the output line number group is stored in the memory circuit 14. However, depending on the connected device, the output line number group is stored in the memory circuit 14. The data to be output is not limited to the output line number group.
[0102]
【The invention's effect】
As described above, according to the address translators of the first and second aspects of the present invention, the function of the conventional memory circuit is further substituted by the associative memory circuit, so that the logical channel number group is stored redundantly. Therefore, it is possible to achieve downsizing and low power consumption of the apparatus.
[0103]
According to the memory device of the second aspect of the present invention, the memory device of the present invention is suitable for application to the address translation device of the present invention, that is, the function of the conventional memory circuit is further substituted by the associative memory circuit, so that the logical channel The number group is not stored redundantly, and the apparatus can be reduced in size and power consumption.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a first embodiment.
FIG. 2 is a configuration diagram of a conventional address exchange device.
FIG. 3 is a conversion diagram of a conventional logical channel number.
FIG. 4 is a configuration diagram of a conventional bidirectional address exchange apparatus.
FIG. 5 is a detailed configuration diagram of a content addressable memory circuit according to the first embodiment;
FIG. 6 is a configuration diagram of a second embodiment.
FIG. 7 is a detailed configuration diagram of an associative memory circuit and a memory circuit according to a second embodiment.
FIG. 8 is a configuration diagram of a third embodiment.
FIG. 9 is a detailed configuration diagram of an associative memory circuit, a Valid bit, and an empty word detection circuit according to a third embodiment.
[Explanation of symbols]
1U, 1D, 7U, 7D ... communication line, 2U, 2D ... logical channel number output circuit, 10, 11 ... associative memory circuit, 14 ... memory circuit, 5U, 5D ... logical channel number update circuit, 6U, 6D ... output Line number output terminal, 8... Processor interface circuit, 9... Processor bus, 12, 13... Selection circuit, 15.

Claims

The data belonging to the first data group and the data belonging to the second data group have a one-to-one correspondence. When data belonging to the first data group is input from the first input / output terminal, Data in the second data group corresponding to the input data is output to the second input / output terminal, and when data belonging to the second data group is input from the second input / output terminal, the input In a memory device that outputs data in a first data group corresponding to data to a first input / output terminal,
When the first data group is stored and data is input from the first input / output terminal, the physical address information of the memory area storing the data is input to the first physical address input / output line. When the physical address information is input from the second physical address input / output line, the data stored in the memory area defined by the physical address information is output to the first input / output terminal. Associative memory circuit,
When the second data group is stored and data is input from the second input / output terminal, the physical address information of the memory area storing the data is stored in the second physical address input / output line. When the physical address information is input from the first physical address input / output line, the data stored in the memory area defined by the physical address information is output to the second input / output terminal. A memory device comprising: a second associative memory circuit.

The first associative memory circuit takes in the physical address information output to the first physical address input / output line and outputs the data stored in the memory area defined by the physical address information to the first output terminal. A first memory circuit;
And or
The second associative memory circuit takes in the physical address information output to the second physical address input / output line, and outputs the data stored in the memory area defined by the physical address information to the second output terminal. The memory device according to claim 1, further comprising a second memory circuit.

An address selection circuit for placing physical address information defining a data update area on the first and second physical address input / output lines;
When physical address information is placed on the first and second physical address input / output lines via the address selection circuit, the physical address information of the first and second associative memory circuits defines. Data in the memory area or data in the memory area defined by the physical address information of the first associative memory circuit, the second associative memory circuit, the first memory circuit, and the second memory circuit The memory device according to claim 1, further comprising a data update control circuit that registers or deletes the data.

When the data update control circuit starts updating, a memory area in which data of the first and second associative memory circuits are not stored is detected, and any one of physical address information of the memory area is detected. 4. The memory device according to claim 3, further comprising an empty address information output circuit for outputting physical address information to the address selection circuit.

The address of the transmission information on the uplink is extracted, the second address corresponding to the extracted first address is output from the first memory device, and the address of the transmission information on the uplink is the second address. The transmission information address on the downlink is extracted, a fourth address corresponding to the extracted third address is output from the second memory device, and the address of the transmission information on the downlink is In the address conversion device for converting to the fourth address,
5. An address conversion device, wherein the memory device according to claim 1 is applied as a device in which the first memory device and the second memory device are integrated.