JP3942213B2 - Semiconductor manufacturing method and inspection method and apparatus therefor - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ、ＤＲＡＭ等の半導体の製造及び検査に関する。また、本発明は半導体のインラインでの断面検査及び配線修正に関するものである。
【０００２】
【従来の技術】
近年、半導体は微細化、多層化が進み、その製造は非常に困難なものとなっている。ＬＳＩを例にとると、多数の工程からなる製造において、この製造工程の途中段階でデバイスの断面を検査して製造プロセスを監視することにより情報を早期に取得することが重要である。しかし、ウエハは大口径化しウエハ一枚あたりの価格が高くなってきているため、断面検査を行ったウエハを廃棄してしまうと損失が大きい。そこで、断面検査を行ったウエハを再び製造ラインに戻して、断面検査を行ったチップ以外のチップを良品として取得する、インライン断面検査技術が必要となってきている。
【０００３】
特開平７−３２０６７０号公報では、半導体の電気的特性に影響を及ぼさないイオンを照射して、インライン断面検査、デバイス修正等を行う方法及び装置が開示されている。
【０００４】
また、特開平６−２６０１２９号公報では、イオン源としてＧａを用いた集束イオンビームを照射した試料を再び製造ラインに戻すために、試料の特性に顕著な影響を及ぼさない気体元素のイオンビームを用いて、Ｇａの打ち込まれた部分を除去するか、前記気体イオンビーム、もしくはエネルギービームを用いてＧａの打ち込まれた部分を被覆するように有機金属膜を析出する方法が開示されている。
【０００５】
【発明が解決しようとする課題】
インライン断面検査後、この半導体を次の工程の処理装置に戻して製造プロセスを継続するためには、従来例としてあげた方式では、下記に示すような課題が残されている。例えば、断面検査以降の工程としてエッチング処理を行う場合、下記のような問題が生じる。
【０００６】
（１）エッチング中にスパッタされた粒子や発光種をモニタして終点検出を行うエッチング装置では、集束イオンビーム加工穴部の露出した材質もしくは照射した部分を被覆した有機金属膜の材質と、その周囲の表面の材質とが異なる場合、集束イオンビーム処理部から放出する粒子や発光種が終点判定のノイズとなり、正確な終点判定ができない場合がある。
【０００７】
（２）集束イオンビーム処理部を有機金属膜で保護するような場合で、かつこの有機金属膜のエッチング生成物が通常のエッチングで発生する材質ではない場合、エッチングチャンバ内部に反応生成物が堆積し、異物発生の原因となる。
【０００８】
また、集束イオンビーム処理後の工程が材料塗布工程であるような場合、下記のような問題が生じる。
【０００９】
（３）周囲の表面の高さと集束イオンビーム処理部の高さとに極端な差があるような場合には、その凹凸部が塗布材料の流れの障害となり周囲に材料が塗布されず、パターン欠陥となる。
【００１０】
（４）集束イオンビーム照射領域もしくは照射した部分を被覆した有機金属膜の表面とそのほかの表面とが、塗布材料の塗れ性に差があると塗布むらが発生し、周囲のチップにも波及する。
【００１１】
また、集束イオンビーム処理後の工程がＣＭＰ（Ｃｈｅｍｉｃａｌ＆Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いた平坦化工程であるような場合、下記のような問題が生じる。
【００１２】
（５）周囲の表面よりも高く有機金属膜を析出させた場合、凸部に応力集中が発生し、有機金属膜がこぼれ落ち、このこぼれ落ちた材料がＣＭＰ砥粒の異物となり、ウエハ表面を傷つけてしまう。
【００１３】
（６）集束イオンビーム照射部がその周囲と比べて著しく凹んでいるような場合、ＣＭＰ砥粒が断面加工穴に入り込み洗浄を行っても取りきれず、ＣＭＰ以降の工程の製造装置に搬送した際にこのＣＭＰ砥粒が凹部から飛び出して異物となったり、しきい値電圧等の素子特性を変動させる不純物汚染となったりする。
【００１４】
【課題を解決するための手段】
本発明は、半導体ウエハの製造工程の途中で、この半導体ウエハを断面検査した後に、断面加工穴を埋め込んで、再びラインに戻して製造を続行するもの(インライン断面検査)である。
【００１５】
また、本発明は、平坦化のための材料塗布工程の前に、試料のインライン断面検査を行い、この平坦化材料塗布工程に戻して、このウエハの断面を平坦化材料で埋め込むものである。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明の第１の実施形態を示す。図１は、本発明の半導体製造方法のフローチャートである。製造工程の途中の任意の工程（第ｎ工程）の後で、任意の頻度でウエハ２を抜き取り、このウエハの一部分を断面検査する(例えば、電子あるいはイオンのスキャンによる照射で発生した２次粒子を検出して画像取り込みを行い検査する)。この断面検査からは、エッチング残り等によるコンタクトホールやスルーホールでの接触不良、ホトマスクパターンの不良や異物付着による配線形成不良、ゲート酸化膜形成不良、アロイスパイクやマイグレーション、異物等の局所的な部分の元素同定などの不良情報を得ることができる。
【００１７】
この断面検査にて不良と判断された場合には、この断面検査情報と、第１工程から第ｎ工程までの製造プロセスモニタから得られる製造来歴情報、任意の工程後のウエハ内の異物の大きさや異物数を異物検査装置により検査した異物検査(例えばゴミ付着)結果、任意の工程後のウエハ上に形成したパターンの検査(例えば配線の欠け、ズレ等)結果、配線パターンや膜厚等の設計データベースから得られるＣＡＤ情報の中から、必要な情報を適宜取り出して、それらを統合的に解析し、どの工程で何が原因で発生した不良であるかを解析する。
【００１８】
この不良解析結果から、第１工程から第ｎ工程までの製造について、製造プロセスレシピ（製造プロセスの条件、処方箋等）の修正、製造プロセス装置のクリーニング、ホトマスクパターンの改良や異物管理の改善などの対策（フィードバック）を講じる。これは、人手により行う以外に、最適な製造条件を自動的に抽出し、製造プロセスレシピの修正を行うこともできる。
【００１９】
最適製造条件の自動抽出の具体的な方法の一例として、製造プロセスレシピとこのレシピによる処理結果との関係について、実験的に行い、またはシミュレーションを行って、この関係を予めデータベース化しておくことで、このデータベースに基づいてＣＰＵが最適な条件を自動的に選定算出する方法があげられる。このデータベースは、上記の断面検査情報、製造来歴情報、異物検査情報、パターン検査情報等の最新情報を逐次記録することで、最適製造条件の自動抽出の精度を上げることができる。
【００２０】
断面検査を行った結果、良品と判断された場合については、断面検査を行ったウエハの断面穴部分を穴埋め処理した後で、半導体プロセスラインに再びこのウエハを戻し、引き続く処理を行う。この際、ウエハ内の断面検査を行ったチップは、後述するように、断面の加工態様の違いによってその後使用できるものと使用できないものとに分かれる。ここで、断面検査の結果が不良であった場合にも、穴埋めした後、このウエハの製造を継続することで、第ｎ＋１工程以降の製造プロセスのデバッグを早期に行うことが可能である。この穴埋めを行うことで、ウエハの製造及び断面検査以降に処理を行う製造プロセス装置に何ら影響を与えない。
【００２１】
ウエハ内のどのチップを断面検査するかついては、種々の態様がある。ウエハ内の面内分布の均一性を調べるために、ウエハ内の複数の適当な位置のチップについて検査するか、もしくは検査対象チップをランダムに選択して断面検査を行う。ウエハ内の面内分布が均一ならば、ウエハ１枚につき１チップでもよい。
【００２２】
チップ内の断面加工の位置は、次ぎのような３つの部分が考えられる。即ち、回路を形成する部分（例えば図７の（ａ）の加工された断面構造を参照。穴埋め処理した後にはこのチップは使用できない）、断面検査対象のチップを良品として取得すべく断面加工を行ってもデバイスの機能上問題のない部分（例えば、配線の一部を切除加工して検査するが、配線の導通には支障がないような加工断面。穴埋め後このチップは使用可）、例えばチップの周囲のスクライブレーンに形成した実際の配線を模擬したテストパターン部分（スクライブ・レーンのようにチップの外部に限らず、チップの断面検査と同一の検査結果を期待できるダミー配線部分であれば例えチップ内でもよい。穴埋め後チップは当然に使用可）、のいずれかの部分を選択する。
【００２３】
次に、本発明の半導体製造システムの概略について述べる。図２は、本発明の半導体製造システムを表す図である。各種の製造装置１ないし４は、イオン注入装置、熱処理装置、酸化装置、エッチング装置、露光・現像装置、レジスト材料塗布装置、洗浄装置、ＣＭＰ装置等で構成する。これらの製造プロセス装置は、プロセスレシピデータベース５からのプロセスレシピに基づいて製造を行う。
【００２４】
また、製造装置１ないし４には、プロセスモニタを内蔵しており、プロセス異常等の製造来歴情報を取得することができる。製造プロセスの任意の工程で、異物検査装置６によるウエハ上の異物の検査工程や、パターン検査装置７によるウエハ上の外観を検査工程を適宜設ける。第ｎ工程後にインライン断面検査を行うために、ウエハを断面加工装置８に搬送し、断面加工を行う。
【００２５】
次に断面検査装置９により断面検査を行う。この断面検査情報から、プロセスの良否を判定し、不良であった場合には、この断面検査情報と、異物検査装置６やパターン検査装置７からの検査情報、第１工程から第ｎ工程までの製造来歴情報、ＣＡＤデータベース（図示せず）からの設計情報に基づいて、不良解析を行い、プロセスレシピデータベース５において、これ以降に製造するウエハの第１工程から第ｎ工程までの製造条件（例えば、プラズマ電力、ウエハ温度、プラズマ圧力、エッチング時間、成膜時間等）を人手により更新することで、対策を行う。
【００２６】
前記人手による微調整、更新の外に、前述したようにＣＰＵによって、不良解析結果から最適な製造条件を自動的に抽出することもできる（予め実験により、またはシミュレーションにより種々の製造条件とその結果の関係をデータベース化して、ＣＰＵが最適の製造条件を抽出するもの）。断面検査の結果、良品と判断された場合は、断面穴埋め装置１０を用いてこのウエハの断面穴の埋め込みを行った後、このウエハを再び第（ｎ＋１）工程に戻し、製造プロセスを継続する。また、前述したように不良と判断された場合でも、製造プロセスのデバッグを早期に行うために、再びラインに戻してもよい。
【００２７】
次に、インライン断面検査及び断面穴埋めを行う装置について説明する。断面加工装置８の一例として、図３に本発明の断面加工装置である集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ＝ＦＩＢ）加工装置を表す図である。このＦＩＢ加工装置は、１０~6ないし１０~7Ｔｏｒｒに真空排気したイオンビームカラム２０内で、イオン源２１からイオンビーム２２を引き出し、イオンビーム２２を加速するための加速電極、イオンビーム２２を集束するための静電レンズ、イオンビーム２２の非点補正を行うスティグマ電極、イオンビーム２２を走査するためのデフレクタ電極とで構成するイオン光学系２３を介して、ウエハ２４上に照射して、スパッタリングにより所望の領域の除去加工を行う。１０~6ないし１０~7Ｔｏｒｒ程度に真空排気した試料室２５内では、ウエハ２４上の所望の領域にイオンビーム２２を照射できるように、試料を搭載するステージ２６を設ける。
【００２８】
また、イオンビーム２２の照射により発生した２次粒子を、検出器２７により検出してウエハ２４の表面の画像を取り込み、加工の位置決めを行う。予め照射時間と加工深さとの関係を調べておき、この関係から、適正な照射時間を算出し、この時間に基づいて照射することで、所望の深さまで加工を行うことができる。イオンビームの照射イオン源２１としては、液体金属であるＧａを用いたり、製造プロセス装置の汚染やウエハ２４に照射したＧａ拡散によるウエハ汚染の制限が厳しい場合は、不活性ガスや、Ｎ2、Ｏ2、Ｉ2、等のプロセス非汚染型のイオン源を用いたりする。
【００２９】
断面加工には、これ以外にも、ウエハ２４の近傍に配置したノズル（図示せず）から反応性ガスを供給して加工を増速させるＦＩＢアシストエッチング（ＦＩＢＡＥ）を用いることもできる。また、イオンビーム２２の代わりに、走査型電子ビームを用い、反応性ガスにより加工を行う電子ビームアシストエッチングも適用可能である。
【００３０】
次に断面検査装置９によりウエハ２４の断面を観察し、製造プロセスにおいて発生したエッチング不良や、配線形成不良等の検査を行う。断面検査については、比較的分解能の高い画像を得ることができる電子ビームによるＳＥＭ（Ｓｃａｎｎｉｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）観察を行うか、前述した断面加工装置８のＦＩＢにより観察を行う。また、ＡＥＳ（オージェ電子分光）やＩＭＡ（イオンマイクロアナリシス）等を用いて、断面の局所的な元素分析を行うこともできる。
【００３１】
次に、このインライン断面検査を行ったウエハ２４を断面穴埋め装置１０に搬送して、断面穴を埋める。図４は、本発明の断面穴埋め装置であるレーザＣＶＤ装置を表す図である。この装置は、化合物材料ガスを供給しながらレーザを照射して熱分解や光分解により成膜するレーザＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用するものである。レーザ光源３０により発生させたレーザ３１を光学系３２により集光し、レーザ導入窓３３を介して、１０~5ないし１０~7Ｔｏｒｒに真空排気された真空チャンバ３４内に導入する。真空チャンバ３４内では、所望の位置にレーザが照射できるようウエハ２４を搭載したステージ３５を駆動させる。
【００３２】
試料室全体にガスを導入する方式、もしくは試料近傍のガス圧力を高めるようにガスノズルにより供給する方式のいずれかを用いたガス供給系３６でＣＶＤガス３９を導入する。ガス導入中あるいは導入後に、ウエハ２４にレーザ３１を照射させて表面の熱反応もしくは光反応によるガス分子の分解により成膜を行う。断面加工穴３７に、レーザ３１あるいはステージ３５を走査し、適当な走査速度あるいは適当な走査回数でレーザ３１を照射して堆積膜３８を形成する。予め照射時間と堆積膜厚との関係を調べておき、この関係から、適正な照射時間を算出し、この時間に基づいて照射することで、所望の膜厚で成膜することができる。ここで、レーザ光源としては、Ａｒレーザ、Ｈｅ−Ｎｅレーザ、ＹＡＧレーザ、エキシマレーザ等を用いる。
【００３３】
断面穴埋め装置１０は、レーザＣＶＤの他に荷電ビームによるＣＶＤも可能である。この一例として、ＦＩＢを用いたＦＩＢＣＶＤについて説明する。図５は、本発明の断面穴埋め装置であるＦＩＢＣＶＤ装置を表す図である。基本的な構成は、図３の断面加工装置８と同じであるため、説明は一部省略する。断面加工装置８と異なる部分は、試料室２５内にガス供給系を配した点である。断面加工穴にガス供給系３６を介してＣＶＤガス３９を供給し、イオンビーム２２をこの断面加工穴の領域にあわせて照射を行い、イオンビーム２２のエネルギによりこのＣＶＤガス３９を分解させて、堆積膜３８を形成する。
【００３４】
予め照射時間と堆積膜厚との関係を調べておき、この関係から、適正な照射時間を算出し、この時間に基づいてイオンビーム２２を繰り返し走査して、照射することで、所望の膜厚で成膜することができる。イオン源にはＧａや、製造プロセス装置の汚染やウエハ２４に照射したＧａ拡散によるウエハ汚染の制限が厳しい場合は、不活性ガスや、Ｎ2、Ｏ2、Ｉ2、等のプロセス非汚染型を用いる。また、ＦＩＢの代わりに走査型電子ビームを用いた電子ビームＣＶＤ（ＥＢＣＶＤ）も可能である。
【００３５】
また、断面穴埋め装置１０として、液体の成膜材料を微量塗布し、レーザ等による加熱、熱分解、光分解のいずれかの作用により成膜を行う液体塗布成膜装置について述べる。図６は本発明の断面穴埋め装置である液体塗布成膜装置を表す図である。大気中でウエハ２４を搭載するためのステージ４０を設置し、ピペット上下機構４１を有するガラスピペット４２の先端がウエハ２４の上方にくるようにする。予めガラスピペット４２の先端に液体材料４４を充填しておく。
【００３６】
ガラスピペット４２の後端にはＮ2導入口４３を設け、ステージ４０及びピペット上下機構４１を駆動してウエハ２４の所望の位置にガラスピペット４２の先端を接触させた後、Ｎ2圧力を印加して液体材料４４を吐出させ、表面張力を利用した適量の液溜まりを形成する。
【００３７】
その後、レーザ等の光源４５を用いて、材料を固化させる。光源からの光を集光させるために、必要に応じて光学系４６を設けてもよい。Ｎ2の吐出圧力と液体材料の吐出量との関係、及び液体材料と析出膜厚との関係を予め調べておくことで所望の膜厚を得ることができる。また、本実施形態では、液体材料の吐出にＮ2を用いているが、液体材料を変質させないガスであれば代用可能である。
【００３８】
次に断面の穴埋め方法と、堆積膜の材質によって決まるＣＶＤガス及び液体材料の選定について説明する。図７は、本発明の断面穴埋め方法と堆積膜材質の選定方法とを説明するための半導体の断面図である。断面検査は垂直断面部の配線状況を観察し易くするためにウエハのステージを傾斜させてその状態で観察を行うため、通常、図７の（ａ）に示すように、検査される垂直断面部に対向する断面部に階段状の穴を形成する。穴埋めを行うために、まず、断面加工時の荷電ビームの走査領域、ドーズ量、ビーム滞在時間、ドットピッチ、アシストガスの圧力及び流量等の加工条件と予め求めておいたスパッタ率とから加工穴寸法を求める。
【００３９】
また、成膜条件と堆積膜厚の関係も予め求めておき、この関係と加工穴寸法に基づいて、周囲の高さと同程度になるように成膜条件を決定し、穴埋めを行う。このとき、穴埋めの高さの許容精度は、配線膜厚や層間膜厚程度が適当であり、およそ±２マイクロメータの範囲であれば問題ないが、製造プロセスによって許容範囲が異なるため、この限りではない。穴埋めの材質については、断面加工部の周囲の表面膜の材質がＳｉＯ2ならば、ＣＶＤガスとして、ＴＥＯＳ（テトラオルソエチルシリケート）もしくはＴＥＭＯＳ（テトラメチルオルソシリケート）、液体材料としては、ケイ素化合物及び添加剤を有機溶剤に溶解した液体、例えばＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）等を用いて、ＳｉＯ2で成膜する。
【００４０】
図７（ｂ）に示すように、断面加工部の周囲の表面膜の材質がＡｌならば、ＣＶＤガスとして、ＴＩＢＡ（トリイソブチルアルミ）、ＴＭＡ（トリメチルアルミ）などを用いて、Ａｌを析出させる。このほか、断面加工部の周囲の表面膜の材質がＷならば、材料ガスとしてＷのハロゲン化合物やＷ（ＣＯ）6（タングステンヘキサカルボニル）などが挙げられる。
【００４１】
また、断面加工を行ったチップの電気的特性を損なわないように、配線露出による短絡を防ぐためのＳｉＯ2等の絶縁膜で穴埋めを行ったり、配線の電気抵抗を回復するためにＡｌ、Ｗ、Ｔｉ、ＴｉＮ、Ｃｕ等の導体膜で埋め込んだりすることも効果的である。ここでは、加工穴の周囲の表面の材質と同じ材質による成膜について述べたが、構成元素の同じ材質で成膜することも有効である。また、構成元素の主成分が同じ材質で成膜することも有効である。
【００４２】
次に、本発明の第２の実施形態について述べる。多層積層の半導体の製造において、層間絶縁膜により平坦化を行うことがある。このような平坦化膜を積層する直前に断面観察を行い、平坦化膜により断面加工穴を埋め込む方式について説明する。図８は、本発明の第２の実施形態の半導体製造方法のフローチャートである。図８では、平坦化の工程が、ＳｉＯ2析出用の材料であるＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）塗布工程の場合について記載してある。第ｎ＋１工程がＳＯＧ塗布工程であるとすると、第ｎ工程の終了後に、断面検査を行い、前述したとおり不良解析を行い、必要に応じて第１工程から第ｎ工程までについて対策を講じる。良品であった場合、第ｎ＋１工程に戻すと、第ｎ＋１工程でＳＯＧ塗布により断面加工穴が埋め込まれるため、前記加工穴を埋め込む工程を特段設けるが必要ないといったメリットがある。
【００４３】
図９は、ＳＯＧ塗布による断面穴埋め処理前後の半導体ウエハの断面図である。図に示すようにＳＯＧが断面穴に入り込み結果的に穴埋めを行うことになる。
【００４４】
以上、第１及び第２の実施形態において、インライン断面検査について述べたが、これ以外にもインラインで配線修正する技術にも応用可能である。
【００４５】
【発明の効果】
試料のインライン断面検査後に、断面加工した穴を埋め込むことにより、断面検査後のエッチング工程での終点判定の安定化が実現でき（断面加工穴を埋め込まないで例えばＡｌまたはＷ配線を剥き出しにしておくと、断面加工されていない他の部分の配線を覆うＳｉＯ2に対するエッチングにおいて、前記他の部分の配線が露出することによる終点判定以前に断面加工された配線から終点判定の信号が検出されるという不都合が生じる）、また、エッチングチャンバ内部の異物の増加を防ぐことができる（断面加工穴を埋め込まないで例えばＡｌまたはＷ配線を剥き出しにしておくと、プラズマによりＡｌまたはＷが飛散してチャンバ内にクリーニング処理で除去できない異物として残存する）。
【００４６】
また、試料のインライン断面検査後に、断面加工した穴を埋め込むことにより、断面検査後の材料塗布工程で、材料の流れを阻害せずに塗布することができる。
【００４７】
さらに、試料のインライン断面検査後に、断面加工した穴を埋め込むことにより、断面検査後のＣＭＰ平坦化工程で、断面加工部が凸状になることによる応力集中や、凹状になることによるＣＭＰ砥粒のもぐりこみを防ぐことができる。
【００４８】
以上のように、断面検査による不良解析をインラインで行うことで、情報を早期に取得して製造条件の最適化を行うことができ、ラインの早期安定化が図れる。特にデバイスの寸法が小さくなり、多層積層化がすすみ、少量多品種生産を行う現在及び将来の半導体製造に極めて有効である。
【００４９】
また、従来のような断面観察によるウエハの廃棄といった損失をなくすことができ、高効率、高歩留まり生産が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体製造方法のフローチャートである。
【図２】本発明の第１の実施形態実施の形態１の半導体製造システムを表す図である。
【図３】本発明の第１の実施形態実施の形態１の断面加工装置である集束イオンビーム加工装置を表す図である。
【図４】本発明の第１の実施形態の断面穴埋め装置であるレーザＣＶＤ装置を表す図である。
【図５】本発明の第１の実施形態の断面穴埋め装置であるＦＩＢＣＶＤ装置を表す図である。
【図６】本発明の第１の実施形態の断面穴埋め装置である液体塗布成膜装置を表す図である。
【図７】本発明の第１の実施形態の断面穴埋め方法と堆積膜材質の選定方法とを説明する図である。
【図８】本発明の第２の実施形態の半導体製造方法のフローチャートである。
【図９】本発明の第２の実施形態のＳＯＧ塗布による断面穴埋め処理前後の半導体ウエハの断面図である。
【符号の説明】
５ プロセスレシピデータベース
６ 異物検査装置
７ パターン検査装置
８ 断面加工装置
９ 断面検査公知
１０ 断面穴埋め装置
２０ イオンビームカラム
２１ イオン源
２２ イオンビーム
２４ ウエハ
２６ ステージ
２７ 検出器
３０ レーザ光源
３６ ガス供給系
３７ 断面加工穴
３８ 堆積膜
３９ ＣＶＤガス
４２ ガラスピペット
４３ Ｎ2導入口
４４ 液体材料
４５ 光源
４６ 光学系[0001]
BACKGROUND OF THE INVENTION
The present invention relates to the manufacture and inspection of semiconductors such as LSI and DRAM. The present invention also relates to in-line cross-sectional inspection and wiring correction of semiconductors.
[0002]
[Prior art]
In recent years, semiconductors have been miniaturized and multilayered, and their manufacture has become very difficult. Taking LSI as an example, in manufacturing consisting of a large number of processes, it is important to obtain information early by inspecting the cross section of the device in the middle of the manufacturing process and monitoring the manufacturing process. However, since the diameter of the wafer is increased and the price per wafer is increased, the loss is great if the wafer subjected to the cross-sectional inspection is discarded. In view of this, an in-line cross-section inspection technique is required that returns the wafer subjected to the cross-sectional inspection to the production line again and acquires a chip other than the chip subjected to the cross-section inspection as a non-defective product.
[0003]
Japanese Patent Application Laid-Open No. 7-320670 discloses a method and apparatus for performing in-line cross-sectional inspection, device correction, etc. by irradiating ions that do not affect the electrical characteristics of a semiconductor.
[0004]
In JP-A-6-260129, in order to return a sample irradiated with a focused ion beam using Ga as an ion source to the production line again, an ion beam of a gas element that does not significantly affect the characteristics of the sample is used. And a method of depositing an organic metal film so as to cover the Ga-implanted portion using the gas ion beam or energy beam.
[0005]
[Problems to be solved by the invention]
In order to return the semiconductor to the processing apparatus for the next process after the in-line cross-sectional inspection and continue the manufacturing process, the following problems remain in the conventional method. For example, when performing an etching process as a process after the cross-sectional inspection, the following problems occur.
[0006]
(1) In an etching apparatus that detects the end point by monitoring particles and luminescent species sputtered during etching, the exposed material of the focused ion beam processing hole or the material of the organometallic film covering the irradiated portion, When the material of the surrounding surface is different, particles and luminescent species emitted from the focused ion beam processing unit may become noise for end point determination, and accurate end point determination may not be performed.
[0007]
(2) When the focused ion beam processing unit is protected with an organic metal film, and the etching product of the organic metal film is not a material generated by normal etching, a reaction product is deposited inside the etching chamber. As a result, foreign matter is generated.
[0008]
Further, when the process after the focused ion beam process is a material application process, the following problems occur.
[0009]
(3) When there is an extreme difference between the height of the surrounding surface and the height of the focused ion beam processing section, the uneven portion becomes a hindrance to the flow of the coating material, and the material is not applied to the surrounding area, resulting in a pattern defect. It becomes.
[0010]
(4) If there is a difference in the wettability of the coating material between the surface of the metal-organic film covering the focused ion beam irradiation region or the irradiated portion and the other surface, uneven coating occurs, and this also affects the surrounding chips. .
[0011]
Further, when the process after the focused ion beam process is a planarization process using CMP (Chemical & Mechanical Polishing), the following problems occur.
[0012]
(5) When an organic metal film is deposited higher than the surrounding surface, stress concentration occurs on the convex portions, the organic metal film spills out, and the spilled material becomes foreign matter in the CMP abrasive grains, damaging the wafer surface. End up.
[0013]
(6) When the focused ion beam irradiation part is significantly recessed compared with the surrounding area, the CMP abrasive grains enter the cross-section processing hole and cannot be removed even after cleaning, and are transported to the manufacturing apparatus for the processes after CMP. At this time, the CMP abrasive grains jump out of the recesses and become foreign matters, or impurity contamination that changes device characteristics such as threshold voltage.
[0014]
[Means for Solving the Problems]
In the present invention, during the semiconductor wafer manufacturing process, the semiconductor wafer is subjected to cross-sectional inspection, and then a cross-section processing hole is filled, and the manufacturing process is continued by returning to the line again (in-line cross-sectional inspection).
[0015]
Further, according to the present invention, an in-line cross-sectional inspection of a sample is performed before a material applying process for flattening, and the process returns to the flattening material applying process to embed a cross section of the wafer with a flattening material.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a flowchart of a semiconductor manufacturing method according to the present invention. After an arbitrary step (n-th step) in the course of the manufacturing process, the wafer 2 is extracted at an arbitrary frequency, and a part of the wafer is subjected to cross-sectional inspection (for example, secondary particles generated by irradiation by scanning of electrons or ions). Is detected and the image is captured and inspected). From this cross-sectional inspection, contact holes and through-holes due to etching residue, etc., photomask pattern defects and wiring formation failures due to foreign matter adhesion, gate oxide film formation failure, alloy spikes and migration, local parts such as foreign matters Defective information such as element identification can be obtained.
[0017]
If it is determined that the cross section inspection is defective, the cross section inspection information, the manufacturing history information obtained from the manufacturing process monitor from the first step to the n-th step, the size of foreign matter in the wafer after any step As a result of foreign matter inspection (for example, dust adhesion), inspection of patterns formed on the wafer after any process (for example, chipping or misalignment), wiring pattern, film thickness, etc. Necessary information is appropriately extracted from CAD information obtained from the design database, and is analyzed in an integrated manner to analyze which process caused the failure.
[0018]
From the result of the failure analysis, the manufacturing process recipe (manufacturing process conditions, prescriptions, etc.) correction, manufacturing process equipment cleaning, photomask pattern improvement, foreign matter management, etc. Take measures (feedback). In addition to performing this manually, the optimum manufacturing conditions can be automatically extracted to correct the manufacturing process recipe.
[0019]
As an example of a specific method of automatic extraction of optimum manufacturing conditions, the relationship between the manufacturing process recipe and the processing result by this recipe is experimentally performed or simulated to create a database in advance. There is a method in which the CPU automatically selects and calculates optimum conditions based on this database. This database can improve the accuracy of automatic extraction of optimum manufacturing conditions by sequentially recording the latest information such as the cross-sectional inspection information, manufacturing history information, foreign matter inspection information, and pattern inspection information.
[0020]
As a result of the cross-sectional inspection, if it is determined to be a non-defective product, the cross-sectional hole portion of the wafer subjected to the cross-sectional inspection is filled, and then the wafer is returned to the semiconductor process line and the subsequent processing is performed. At this time, the chips subjected to the cross-sectional inspection in the wafer are classified into those that can be used thereafter and those that cannot be used depending on the processing mode of the cross-section, as will be described later. Here, even when the result of the cross-sectional inspection is defective, it is possible to debug the manufacturing process after the (n + 1) -th process early by continuing the manufacturing of the wafer after filling the hole. By performing the hole filling, there is no influence on a manufacturing process apparatus that performs processing after wafer manufacturing and cross-sectional inspection.
[0021]
There are various aspects of cross-sectional inspection of any chip in the wafer. In order to examine the uniformity of the in-plane distribution in the wafer, a plurality of chips at appropriate positions in the wafer are inspected, or cross-sectional inspection is performed by randomly selecting the inspection target chips. If the in-plane distribution in the wafer is uniform, one chip may be used for each wafer.
[0022]
The position of the cross-section processing in the chip can be considered as the following three parts. That is, a section for forming a circuit (see, for example, the processed cross-sectional structure in FIG. 7A. This chip cannot be used after the hole filling process), and the cross-section processing is performed in order to obtain a chip for cross-sectional inspection as a non-defective product. Parts that do not have any functional problems even if they are performed (for example, a cross-section of a part of the wiring that is inspected but inspected but does not hinder the conduction of the wiring. This chip can be used after filling the hole), for example Test pattern part that simulates the actual wiring formed on the scribe lane around the chip (if it is a dummy wiring part that can expect the same inspection result as the cross-sectional inspection of the chip, not just the outside of the chip like the scribe lane) (Even if it is inside a chip, the chip can naturally be used after filling in a hole).
[0023]
Next, an outline of the semiconductor manufacturing system of the present invention will be described. FIG. 2 is a diagram showing a semiconductor manufacturing system of the present invention. The various manufacturing apparatuses 1 to 4 include an ion implantation apparatus, a heat treatment apparatus, an oxidation apparatus, an etching apparatus, an exposure / development apparatus, a resist material coating apparatus, a cleaning apparatus, and a CMP apparatus. These manufacturing process apparatuses perform manufacturing based on the process recipe from the process recipe database 5.
[0024]
In addition, the manufacturing apparatuses 1 to 4 have a built-in process monitor and can acquire manufacturing history information such as process abnormality. In an arbitrary step of the manufacturing process, a foreign substance inspection process on the wafer by the foreign substance inspection apparatus 6 and an appearance process on the wafer by the pattern inspection apparatus 7 are appropriately provided. In order to perform an in-line cross-section inspection after the n-th step, the wafer is transferred to the cross-section processing apparatus 8 to perform cross-section processing.
[0025]
Next, a cross-sectional inspection is performed by the cross-sectional inspection apparatus 9. From this cross-sectional inspection information, the quality of the process is determined. If the process is defective, the cross-sectional inspection information, the inspection information from the foreign matter inspection device 6 and the pattern inspection device 7, the first step to the n-th step Defect analysis is performed based on manufacturing history information and design information from a CAD database (not shown). In the process recipe database 5, manufacturing conditions (for example, the first to nth steps of wafers to be manufactured thereafter) (for example, , Plasma power, wafer temperature, plasma pressure, etching time, film formation time, etc.) are manually updated.
[0026]
In addition to the manual fine adjustment and update, as described above, the CPU can automatically extract the optimum manufacturing conditions from the failure analysis result (various manufacturing conditions and their results by experiments or simulations in advance). This is a database in which the CPU extracts the optimum manufacturing conditions). As a result of the cross-sectional inspection, if it is determined that the product is non-defective, the cross-sectional hole filling device 10 is used to embed the cross-sectional hole of the wafer, and then the wafer is returned to the (n + 1) th step to continue the manufacturing process. Further, even if it is determined as defective as described above, it may be returned to the line again in order to debug the manufacturing process at an early stage.
[0027]
Next, an apparatus for performing inline cross-sectional inspection and cross-sectional hole filling will be described. As an example of the cross-section processing apparatus 8, FIG. 3 is a diagram showing a focused ion beam (FIB) processing apparatus which is a cross-section processing apparatus of the present invention. This FIB processing apparatus draws out an ion beam 22 from an ion source 21 in an ion beam column 20 evacuated to 10 to 6 to 10 to 7 Torr, and includes an accelerating electrode and an ion beam 22 for accelerating the ion beam 22. Irradiation onto the wafer 24 is performed via an ion optical system 23 including an electrostatic lens for focusing, a stigma electrode for performing astigmatism correction of the ion beam 22, and a deflector electrode for scanning the ion beam 22, A desired region is removed by sputtering. 10 evacuated sample chamber 25 is approximately 1-6 to 10 ~ 7 Torr, so that the ion beam 22 to a desired area on the wafer 24 can be irradiated, providing a stage 26 for mounting a sample.
[0028]
Further, the secondary particles generated by the irradiation of the ion beam 22 are detected by the detector 27, an image of the surface of the wafer 24 is taken in, and the processing is positioned. By investigating the relationship between the irradiation time and the processing depth in advance, calculating an appropriate irradiation time from this relationship, and performing irradiation based on this time, it is possible to perform processing to a desired depth. As the ion beam irradiation ion source 21, when liquid metal Ga is used, or when the contamination of the manufacturing process apparatus or the wafer contamination due to the diffusion of Ga irradiated to the wafer 24 is severe, inert gas, N 2 , A process non-contaminating ion source such as O 2 or I 2 is used.
[0029]
In addition to this, FIB assist etching (FIBAE) for supplying a reactive gas from a nozzle (not shown) arranged in the vicinity of the wafer 24 to accelerate the processing can be used for the cross-section processing. Further, instead of the ion beam 22, electron beam assisted etching using a scanning electron beam and processing with a reactive gas is also applicable.
[0030]
Next, the cross section of the wafer 24 is observed by the cross section inspection apparatus 9 to inspect for etching defects and wiring formation defects that have occurred in the manufacturing process. For the cross-sectional inspection, SEM (Scanning Electron Microscope) observation using an electron beam capable of obtaining an image with relatively high resolution is performed, or observation is performed using the FIB of the cross-section processing apparatus 8 described above. Further, local elemental analysis of the cross section can be performed using AES (Auger electron spectroscopy), IMA (ion microanalysis), or the like.
[0031]
Next, the wafer 24 subjected to the in-line cross-sectional inspection is transferred to the cross-sectional hole filling apparatus 10 to fill the cross-sectional hole. FIG. 4 is a diagram showing a laser CVD apparatus which is a cross-sectional hole filling apparatus according to the present invention. This apparatus uses laser CVD (Chemical Vapor Deposition) in which a film is formed by thermal decomposition or photodecomposition by irradiating a laser while supplying a compound material gas. A laser 31 generated by a laser light source 30 is condensed by an optical system 32 and introduced into a vacuum chamber 34 evacuated to 10 to 5 to 10 to 7 Torr through a laser introduction window 33. In the vacuum chamber 34, the stage 35 on which the wafer 24 is mounted is driven so that the laser can be irradiated to a desired position.
[0032]
A CVD gas 39 is introduced by a gas supply system 36 using either a method of introducing gas into the entire sample chamber or a method of supplying gas by a gas nozzle so as to increase the gas pressure in the vicinity of the sample. During or after gas introduction, the wafer 24 is irradiated with a laser 31 to form a film by decomposing gas molecules by thermal reaction or photoreaction of the surface. A laser beam 31 or a stage 35 is scanned into the cross-section processed hole 37, and the deposited film 38 is formed by irradiating the laser 31 with an appropriate scanning speed or an appropriate number of scans. By investigating the relationship between the irradiation time and the deposited film thickness in advance, calculating an appropriate irradiation time from this relationship, and performing irradiation based on this time, it is possible to form a film with a desired film thickness. Here, an Ar laser, a He—Ne laser, a YAG laser, an excimer laser, or the like is used as the laser light source.
[0033]
The cross-sectional hole filling apparatus 10 can perform CVD using a charged beam in addition to laser CVD. As an example of this, FIBCVD using FIB will be described. FIG. 5 is a diagram showing an FIBCVD apparatus which is a cross-sectional hole filling apparatus according to the present invention. The basic configuration is the same as that of the cross-section processing apparatus 8 in FIG. A difference from the cross-section processing apparatus 8 is that a gas supply system is provided in the sample chamber 25. A CVD gas 39 is supplied to the cross-section processing hole via the gas supply system 36, and the ion beam 22 is irradiated in accordance with the region of the cross-section processing hole. The CVD gas 39 is decomposed by the energy of the ion beam 22, A deposited film 38 is formed.
[0034]
By investigating the relationship between the irradiation time and the deposited film thickness in advance, an appropriate irradiation time is calculated based on this relationship, and the ion beam 22 is repeatedly scanned and irradiated based on this time to obtain a desired film thickness. Can be formed. If the ion source has severe restrictions on wafer contamination due to contamination of Ga, manufacturing process equipment, or diffusion of Ga irradiated to the wafer 24, an inert gas, non-contamination type such as N 2 , O 2 , I 2 , etc. Is used. Further, electron beam CVD (EBCVD) using a scanning electron beam instead of FIB is also possible.
[0035]
In addition, a liquid coating film forming apparatus that applies a small amount of a liquid film forming material and forms a film by any one of heating, thermal decomposition, and photodecomposition by a laser or the like will be described as the cross-sectional hole filling apparatus 10. FIG. 6 is a view showing a liquid coating film forming apparatus which is a cross-sectional hole filling apparatus of the present invention. A stage 40 for mounting the wafer 24 in the atmosphere is installed so that the tip of the glass pipette 42 having the pipette lifting mechanism 41 is above the wafer 24. The liquid material 44 is filled in advance at the tip of the glass pipette 42.
[0036]
An N 2 introduction port 43 is provided at the rear end of the glass pipette 42, the stage 40 and the pipette vertical mechanism 41 are driven to bring the tip of the glass pipette 42 into contact with a desired position of the wafer 24, and then N 2 pressure is applied. Then, the liquid material 44 is discharged to form an appropriate amount of liquid pool using the surface tension.
[0037]
Thereafter, the material is solidified using a light source 45 such as a laser. In order to collect the light from the light source, an optical system 46 may be provided as necessary. A desired film thickness can be obtained by examining in advance the relationship between the discharge pressure of N 2 and the discharge amount of the liquid material and the relationship between the liquid material and the deposited film thickness. In this embodiment, N 2 is used for discharging the liquid material, but any gas that does not alter the liquid material can be used instead.
[0038]
Next, a method for filling a cross-section and selection of a CVD gas and a liquid material determined by the material of the deposited film will be described. FIG. 7 is a cross-sectional view of a semiconductor for explaining the cross-sectional hole filling method and deposited film material selection method of the present invention. In order to make it easy to observe the wiring state of the vertical cross section, the cross section inspection is performed in such a state that the wafer stage is tilted. Therefore, as shown in FIG. A stepped hole is formed in the cross-sectional portion facing the surface. In order to fill a hole, first, a processing hole such as a scanning region of a charged beam at the time of cross-section processing, a dose amount, a beam residence time, a dot pitch, an assist gas pressure and a flow rate, and a sputtering rate obtained in advance are processed. Find the dimensions.
[0039]
Further, the relationship between the film forming condition and the deposited film thickness is obtained in advance, and the film forming condition is determined so as to be approximately the same as the surrounding height based on this relationship and the processing hole size, and the hole filling is performed. At this time, the allowable accuracy of the hole filling height is appropriate for the wiring film thickness and the interlayer film thickness, and there is no problem if it is in the range of about ± 2 micrometers, but the allowable range varies depending on the manufacturing process. is not. As for the material for filling the hole, if the material of the surface film around the cross-section processed portion is SiO 2 , the CVD gas is TEOS (tetraorthoethyl silicate) or TEMOS (tetramethylorthosilicate), and the liquid material is silicon compound and Using a liquid obtained by dissolving the additive in an organic solvent, for example, SOG (Spin on Glass), a film is formed of SiO 2 .
[0040]
As shown in FIG. 7B, if the material of the surface film around the cross-section processed portion is Al, Al is deposited using TIBA (triisobutylaluminum), TMA (trimethylaluminum) or the like as the CVD gas. . In addition, when the material of the surface film around the cross-section processed portion is W, examples of the material gas include W halogen compounds and W (CO) 6 (tungsten hexacarbonyl).
[0041]
Further, in order not to impair the electrical characteristics of the chip subjected to the cross-section processing, a hole is filled with an insulating film such as SiO 2 to prevent a short circuit due to the wiring exposure, and Al, W to recover the electric resistance of the wiring. It is also effective to embed a conductive film such as Ti, TiN, or Cu. Although the film formation using the same material as the surface material around the processing hole has been described here, it is also effective to form the film using the same material of the constituent elements. It is also effective to form a film with the same constituent material as the main component.
[0042]
Next, a second embodiment of the present invention will be described. In manufacturing a multi-layer semiconductor, planarization may be performed by an interlayer insulating film. A method of observing a cross section immediately before laminating such a flattened film and embedding a cross-section processed hole with the flattened film will be described. FIG. 8 is a flowchart of the semiconductor manufacturing method according to the second embodiment of the present invention. In FIG. 8, the case where the flattening process is an SOG (Spin on Glass) coating process which is a material for depositing SiO 2 is described. If the (n + 1) th step is an SOG coating step, a cross-sectional inspection is performed after the completion of the nth step, a failure analysis is performed as described above, and measures are taken from the first step to the nth step as necessary. If it is a non-defective product, returning to the (n + 1) th step has the advantage that the step of embedding the processed hole is not required because the cross-section processed hole is embedded by SOG application in the (n + 1) th step.
[0043]
FIG. 9 is a cross-sectional view of the semiconductor wafer before and after the cross-sectional hole filling process by SOG application. As shown in the figure, the SOG enters the cross-sectional hole, and as a result, the hole is filled.
[0044]
As described above, in the first and second embodiments, the in-line cross section inspection has been described. However, the present invention can be applied to a technique for correcting wiring in-line.
[0045]
【The invention's effect】
By embedding cross-section processed holes after in-line cross-section inspection of the sample, it is possible to stabilize the end point determination in the etching process after cross-section inspection (for example, Al or W wiring is exposed without embedding the cross-section processed holes) In the etching for SiO 2 that covers the wiring of the other part that has not been processed in cross section, the end point determination signal is detected from the wiring that has been processed in cross section before the end point determination by exposing the wiring of the other part. In addition, it is possible to prevent an increase in foreign matter inside the etching chamber (if, for example, Al or W wiring is exposed without embedding a cross-section processing hole, Al or W is scattered by the plasma and the inside of the chamber is scattered. As foreign matter that cannot be removed by the cleaning process).
[0046]
In addition, by embedding a hole whose cross section has been processed after the inline cross section inspection of the sample, it is possible to apply the material without hindering the flow of the material in the material application step after the cross section inspection.
[0047]
Furthermore, after the in-line cross section inspection of the sample, by embedding the cross-section processed hole, in the CMP flattening process after the cross-section inspection, the stress concentration due to the cross-section processed portion becoming convex, or the CMP abrasive grains due to the concave shape Can be prevented.
[0048]
As described above, by performing in-line defect analysis by cross-sectional inspection, information can be acquired at an early stage to optimize manufacturing conditions, and the line can be stabilized at an early stage. In particular, the size of the device is reduced, the multi-layer stacking is progressing, and it is extremely effective for the present and future semiconductor manufacturing in which a small number of various products are produced.
[0049]
In addition, it is possible to eliminate the loss of wafer disposal due to cross-sectional observation as in the prior art, and to realize high-efficiency and high-yield production.
[Brief description of the drawings]
FIG. 1 is a flowchart of a semiconductor manufacturing method according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a semiconductor manufacturing system according to a first embodiment of the present invention.
FIG. 3 is a diagram showing a focused ion beam processing apparatus which is a cross-section processing apparatus according to the first embodiment of the present invention.
FIG. 4 is a diagram showing a laser CVD apparatus which is a cross-sectional hole filling apparatus according to the first embodiment of the present invention.
FIG. 5 is a diagram showing a FIBCVD apparatus which is a cross-sectional hole filling apparatus according to the first embodiment of the present invention.
FIG. 6 is a diagram illustrating a liquid coating film forming apparatus which is a cross-sectional hole filling apparatus according to the first embodiment of the present invention.
FIG. 7 is a diagram illustrating a cross-sectional hole filling method and a deposited film material selection method according to the first embodiment of the present invention.
FIG. 8 is a flowchart of a semiconductor manufacturing method according to a second embodiment of the present invention.
FIG. 9 is a cross-sectional view of a semiconductor wafer before and after cross-sectional hole filling processing by SOG application according to a second embodiment of the present invention.
[Explanation of symbols]
5 Process Recipe Database 6 Foreign Object Inspection Device 7 Pattern Inspection Device 8 Cross Section Processing Device 9 Cross Section Inspection Known 10 Cross Section Filling Device 20 Ion Beam Column 21 Ion Source 22 Ion Beam 24 Wafer 26 Stage 27 Detector 30 Laser Light Source 36 Gas Supply System 37 Cross Section Processing hole 38 Deposited film 39 CVD gas 42 Glass pipette 43 N 2 inlet 44 Liquid material 45 Light source 46 Optical system
Claims (8)
前記半導体ウエハの断面を露出させるために局所的に加工し、
前記断面の検査を行い、
前記検査で不良と判断された場合、前記断面検査情報と、前記任意の工程までの製造来歴情報、前記任意の工程までのウエハ内の異物の検査情報、前記任意の工程までのウエハに形成したパターンの検査情報、設計情報の中から適宜取り出した情報と、に基づいて前記半導体ウエハの不良解析を行い、
前記不良解析結果に基づいて前記任意の工程までの製造条件を修正し、
前記半導体ウエハの断面を露出させるために除去した部分にガラスピペットを用いて液体材料を微量塗布し該塗布した液体材料にエネルギービームを照射することによって所望の膜質の絶縁膜で前記除去した部分を埋め込み、
前記任意の工程の次の工程に前記半導体ウエハを戻して製造を継続する
ことを特徴とする半導体ウエハの製造方法。After any process in the process of manufacturing a semiconductor wafer,
Processing locally to expose a cross section of the semiconductor wafer;
Inspect the cross section,
When it is determined as defective in the inspection, the cross-sectional inspection information, the manufacturing history information up to the arbitrary process, the inspection information of the foreign matter in the wafer up to the arbitrary process, the wafer formed up to the arbitrary process Perform defect analysis of the semiconductor wafer based on pattern inspection information, information appropriately extracted from design information,
Correct manufacturing conditions up to the arbitrary process based on the failure analysis results,
A small amount of a liquid material is applied to a portion removed to expose a cross section of the semiconductor wafer using a glass pipette, and the applied liquid material is irradiated with an energy beam to remove the removed portion with an insulating film having a desired film quality. embedded,
The method for producing a semiconductor wafer, wherein the semiconductor wafer is returned to the next step after the arbitrary step and the production is continued.
前記半導体ウエハの断面を露出させるために局所的に加工し、
前記断面の検査を行い、
前記検査で不良と判断された場合、前記断面検査情報をもとに前記半導体ウエハの不良解析を行い、
前記不良解析結果に基づいて前記任意の工程までの最適製造条件を、種々の製造条件をデータベース化したコンピュータにより抽出して、前記任意の工程までの製造条件の修正を行い、
前記半導体ウエハの断面を露出させるために除去した部分にガラスピペットを用いて液体材料を微量塗布し該塗布した液体材料にエネルギービームを照射することによって所望の膜質の絶縁膜で前記除去した部分を埋め込み、
前記任意の工程の次の工程に前記半導体ウエハを戻して製造を継続する
ことを特徴とする半導体ウエハの製造方法。After any process in the process of manufacturing a semiconductor wafer,
Processing locally to expose a cross section of the semiconductor wafer;
Inspect the cross section,
When it is determined that the inspection is defective, the semiconductor wafer is analyzed for defects based on the cross-sectional inspection information,
Based on the failure analysis results, the optimum manufacturing conditions up to the arbitrary process are extracted by a computer that has a database of various manufacturing conditions, and the manufacturing conditions up to the arbitrary process are corrected,
A small amount of a liquid material is applied to a portion removed to expose a cross section of the semiconductor wafer using a glass pipette, and the applied liquid material is irradiated with an energy beam to remove the removed portion with an insulating film having a desired film quality. embedded,
The method for producing a semiconductor wafer, wherein the semiconductor wafer is returned to the next step after the arbitrary step and the production is continued.
前記半導体ウエハの断面を露出させるために局所的に加工し、
前記断面の検査を行い、
前記検査で不良と判断された場合、前記断面検査情報と、前記任意の工程までの製造来歴情報、前記任意の工程までのウエハ内の異物の検査情報、前記任意の工程までのウエハに形成したパターンの検査情報、設計情報の中から適宜取り出した情報と、に基づいて前記半導体ウエハの不良解析を行い、
前記不良解析結果に基づいて前記任意の工程までの最適製造条件を、種々の製造条件をデータベース化したコンピュータにより抽出して、前記任意の工程までの製造条件の修正を行い、
前記半導体ウエハの断面を露出させるために除去した部分にガラスピペットを用いて液体材料を微量塗布し該塗布した液体材料にエネルギービームを照射することによって所望の膜質の絶縁膜で前記除去した部分を埋め込み、
前記任意の工程の次の工程に前記半導体ウエハを戻して製造を継続する
ことを特徴とする半導体ウエハの製造方法。After any process in the process of manufacturing a semiconductor wafer,
Processing locally to expose a cross section of the semiconductor wafer;
Inspect the cross section,
When it is determined as defective in the inspection, the cross-sectional inspection information, the manufacturing history information up to the arbitrary process, the inspection information of the foreign matter in the wafer up to the arbitrary process, the wafer formed up to the arbitrary process Perform defect analysis of the semiconductor wafer based on pattern inspection information, information appropriately extracted from design information,
Based on the failure analysis results, the optimum manufacturing conditions up to the arbitrary process are extracted by a computer that has a database of various manufacturing conditions, and the manufacturing conditions up to the arbitrary process are corrected,
A small amount of a liquid material is applied to a portion removed to expose a cross section of the semiconductor wafer using a glass pipette, and the applied liquid material is irradiated with an energy beam to remove the removed portion with an insulating film having a desired film quality. embedded,
The method for producing a semiconductor wafer, wherein the semiconductor wafer is returned to the next step after the arbitrary step and the production is continued.
前記半導体ウエハの加工位置が、前記半導体ウエハ内のデバイスの電気的特性に影響を与えないような場所であることを特徴とする半導体ウエハの製造方法。In the manufacturing method of the semiconductor wafer according to any one of claims 1 to 3,
A method of manufacturing a semiconductor wafer, wherein a processing position of the semiconductor wafer is a place that does not affect electrical characteristics of devices in the semiconductor wafer.
前記半導体ウエハの加工した部分を周囲の加工していない部分の表面と同程度の高さまで埋め込むことを特徴とする半導体ウエハの製造方法。In the manufacturing method of the semiconductor wafer described in any one of Claims 1 thru | or 4,
A method of manufacturing a semiconductor wafer, comprising embedding a processed portion of the semiconductor wafer to a height substantially equal to a surface of a surrounding unprocessed portion.
前記半導体ウエハの加工した部分を周囲の加工していない部分の表面との高さの差が±２マイクロメータ以内となるように埋め込むことを特徴とする半導体ウエハの製造方法。In the manufacturing method of the semiconductor wafer described in any one of Claims 1 thru | or 4,
A method of manufacturing a semiconductor wafer, comprising embedding a processed portion of the semiconductor wafer so that a difference in height from a surface of a peripheral unprocessed portion is within ± 2 micrometers.
前記半導体ウエハの加工した部分を、加工していない部分の表面の材質と同じ構成元素の材質または同じ構成元素を含む材質で埋め込むことを特徴とする半導体ウエハの製造方法。In the manufacturing method of the semiconductor wafer described in any one of Claims 1 thru | or 6,
A method of manufacturing a semiconductor wafer, comprising embedding a processed portion of the semiconductor wafer with a material of the same constituent element as a material of a surface of an unprocessed portion or a material containing the same constituent element.
前記絶縁膜がＳｉＯ2であることを特徴とする半導体ウエハの製造方法。In the manufacturing method of the semiconductor wafer described in any one of Claims 1 thru | or 6 ,
A method of manufacturing a semiconductor wafer, wherein the insulating film is SiO 2 .
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