JP3939511B2 - Leadless chip carrier - Google Patents

Leadless chip carrier Download PDF

Info

Publication number
JP3939511B2
JP3939511B2 JP2001239061A JP2001239061A JP3939511B2 JP 3939511 B2 JP3939511 B2 JP 3939511B2 JP 2001239061 A JP2001239061 A JP 2001239061A JP 2001239061 A JP2001239061 A JP 2001239061A JP 3939511 B2 JP3939511 B2 JP 3939511B2
Authority
JP
Japan
Prior art keywords
chip carrier
transmission line
leadless chip
layer
dielectric material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2001239061A
Other languages
Japanese (ja)
Other versions
JP2003051566A (en
Inventor
俊二 木村
栄一 佐野
裕彦 菅原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2001239061A priority Critical patent/JP3939511B2/en
Publication of JP2003051566A publication Critical patent/JP2003051566A/en
Application granted granted Critical
Publication of JP3939511B2 publication Critical patent/JP3939511B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明はリードレスチップキャリアに関し、特に、高周波用リードレスチップキャリアに関する。
【０００２】
【従来の技術】
図６に、従来の２層の誘電体材料から成る典型的なリードレスチップキャリアを示す。図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層、（ｆ）はプリント基板との接続部（拡大図）を示す。なお、（ｄ）及び（ｆ）は、リードレスチップキャリアがプリント基板上に実装されている状態を示している。
【０００３】
図６において、誘電体材料（上層）７と誘電体材料（下層）８とが積層され、誘電体材料７の上面には伝送線路３と接地導体４とがあり、誘電体材料７にはキャビティー１が設けられ、キャビティー１開口部周辺の誘電体材料７の上面には任意の数のパッド２があり、誘電体材料７と誘電体材料８との層間には接地導体１１があり、誘電体材料８の下面には接地導体９とパッド１０とがあり、誘電体材料７及び８の内部には導体間接続のためのスルーホール１３があり、誘電体材料７及び８の側壁面には、接地導体となるメタライズされたキャスタレーション５と、伝送線路となるメタライズされたキャスタレーション６とがある。
【０００４】
このように構成されたリードレスチップキャリアのキャビティー１内に回路素子、たとえば集積回路１２が装着され、集積回路１２とパッド２との間は、たとえば、ボンディングワイヤ１５で接続される。パッド１０は、ハンダ等の導電性接合材１６によって、電気配線を有する基板たとえばプリント基板１４上の伝送線路１７と接続され、これによって、リードレスチップキャリア全体がプリント基板１４上に固定される。
【０００５】
このように、従来のリードレスチップキャリアはセラミック等の誘電体材料７及び８を用いた２層の積層構造をもち、上層の上面、層間、下層の下面に金属導体層（伝送線路３、接地導体４、１１及び９等で構成される）をもつ。各層の導体は必要に応じてスルーホール１３で接続される。また、積層構造側面に、必要に応じてメタライズされたキャスタレーション５及び６等をもち、これによって、リードレスチップキャリアの導体層間接続を可能としている。
【０００６】
リードレスチップキャリアはプリント基板等との接続部にリードをもたないため、従来のリード付きパッケージと比べて小型化を実現できるというメリットがある。
【０００７】
しかしながら、プリント基板等との接続は底面部のパッド（図６において、パッド１０）で行うため、集積回路等が実装されている上面から底面部のパッドまでの接続構造としてスルーホール（図６において、スルーホール１３等）やメタライズされたキャスタレーション（図６において、キャスタレーション５及び６等）等が必要となる。
【０００８】
これまで、信号線路の導体層間接続には、主にメタライズされたキャスタレーションが用いられてきた。これは配線構造を単純化し製作コストを低く抑えられるほか、接地導体に比べて幅の狭い伝送線路にスルーホールを使用した場合に、スルーホールの位置ズレや誘電体層の貼り合わせ時に生じるズレにより接続不良が生じる危険性を回避することができるためである。
【０００９】
図６に示すように、集積回路１２等からプリント基板１４等への配線経路は以下のようになる。すなわち、キャビティー１に実装される集積回路１２等の入出力パッドはボンディングワイヤ１５によりパッド２に接続され、伝送線路３を介してキャスタレーション６に接続される。キャスタレーション６はリードレスチップキャリアの側面を伝って底面のパッド１０へ接続され、パッド１０は導電性接合材１６によりプリント基板１４上に形成されている伝送線路１７へ接続される。
【００１０】
【発明が解決しようとする課題】
リードレスチップキャリアは高周波集積回路等を実装する場合には以下のような課題があった。
【００１１】
図６（ｆ）に示すように伝送線路１７との接続部には導電性接合材１６が用いられるが、接続部の物理的強度や信頼性を確保するためには一般にパッド１０の面積が一定以上必要である。しかしながら、従来の構造において、キャスタレーション６とパッド１０の接続部からパッド１０が伸びている方向（図６の（ｄ）、（ｆ）における左方向）は、伝送線路１７が引き出されている方向（同右方向）と逆方向であるため、パッド１０の大きさが大きければ大きいほど高周波信号に対してオープンスタブとして作用してしまい、リードレスチップキャリアの高周波特性を劣化させてしまうという問題があった。
【００１２】
また、一般に、ボンディングワイヤ１５は高周波特性を劣化させるため、ボンディングワイヤ１５の長さを最短化するために集積回路１２と誘電体材料７の厚みはほぼ等しく設計される。このため集積回路１２の厚みが厚い場合誘電体材料７の厚みも厚くなってしまい、誘電体材料７内部での電磁界の共振周波数の低下から伝送線路３の高周波特性が劣化するという問題があった。
【００１３】
本発明は上記の問題に鑑みてなされたものであり、優れた高周波特性を有するリードレスチップキャリアを提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
上記を達成するために、本発明においては、請求項１に記載したように、
多層に積層された誘電体材料から成り、該誘電体材料の最上層にキャビティーを有し、前記誘電体材料の最上層上面、最下層下面及び少なくとも１つの層間にそれぞれ金属導体層を有し、前記最上層上面の金属導体層の前記キャビティー開口部周辺に任意の数のバッドを有し、前記最下層下面の金属導体層外周部に任意の数のパッドを有するリードレスチップキャリアにおいて、前記キャビティー開口部周辺のパッドと前記最下層下面の金属導体層外周部のパッドとを伝送線路と前記誘電体材料内のスルーホールとを用いて接続し、高周波信号が伝搬する前記伝送線路の全て、または、高周波信号が伝搬する前記伝送線路のうちの前記スルーホールの間隔のルールを満たすために必要な前記最上層上面の金属導体層に設ける伝送線路を除く部分を前記層間の金属導体層に配することを特徴とするリードレスチップキャリアを構成する。
【００１５】
また、本発明においては、請求項２に記載したように、
請求項１に記載のリードレスチップキャリアにおいて、前記伝送線路に対する接地導体を前記金属導体層の少なくとも１層に有し、前記接地導体間がスルーホールもしくはメタライズされたキャスタレーションにより接続されたことを特徴とするリードレスチップキャリアを構成する。
【００１６】
また、本発明においては、請求項３に記載したように、
請求項１に記載のリードレスチップキャリアにおいて、前記伝送線路の少なくとも一部直上の前記誘電体材料を取り除いたことを特徴とするリードレスチップキャリアを構成する。
【００１７】
また、本発明においては、請求項４に記載したように、
請求項１、請求項２または請求項３に記載のリードレスチップキャリアにおいて、気密封止用の蓋を取り付ける構造を有することを特徴とするリードレスチップキャリアを構成する。
【００１８】
【発明の実施の形態】
本発明の目的は、リードレスチップキャリアの伝送線路を誘電体層間に設け、伝送線路とパッドをスルーホールによって接続することにより、上層の誘電体材料の厚みの影響を抑え、従来構造においてプリント基板等との接続部に生じるオープンスタブ構造を回避し、リードレスチップキャリアの高周波特性を改善することによって達成される。
【００１９】
本発明では、従来に比べて伝送線路の高周波特性が改善され、プリント基板等との接続部にオープンスタブ構造を生じないため、高周波特性の良好なリードレスチップキャリアを実現できる。
【００２０】
【実施例】
以下、本発明の実施例として、セラミック等の誘電体材料が２層から成る場合を示す。
【００２１】
（実施例１）
図１は本発明の第１の実施例を示す図である。図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層、（ｆ）はプリント基板との接続部（拡大図）を示す。なお、（ｄ）及び（ｆ）は、リードレスチップキャリアが実装されている状態を示している。
【００２２】
図１において、誘電体材料（上層）７と誘電体材料（下層）８とが積層され、誘電体材料７の上面には接地導体４があり、誘電体材料７にはキャビティー１が設けられ、キャビティー１開口部周辺の誘電体材料７の上面には任意の数のパッド２があり、誘電体材料７と誘電体材料８との層間には接地導体１１と層間伝送線路１８とがあり、誘電体材料８の下面には接地導体９とパッド１０とがあり、パッド１０は該下面外周部に配置され、誘電体材料７及び８の内部には導体間接続のためのスルーホール１３があり、誘電体材料７及び８の側壁面には接地導体となるメタライズされたキャスタレーション５がある。この場合に、パッド２及び接地導体４は請求項１に記載の最上層上面の金属導体層を構成し、接地導体１１及び層間伝送線路１８は請求項１に記載の層間の金属導体層を構成し、接地導体９及びパッド１０は請求項１に記載の最下層下面の金属導体層を構成している。
【００２３】
このように構成されたリードレスチップキャリアのキャビティー１内に回路素子、たとえば集積回路１２が装着され、集積回路１２の入出力用パッドとパッド２との間は、たとえば、ボンディングワイヤ１５で接続される。パッド１０は、ハンダ等の導電性接合材１６によって、電気配線を有する基板たとえばプリント基板１４上の伝送線路１７と接続され、これによって、リードレスチップキャリア全体がプリント基板１４上に固定される。
【００２４】
本実施例が、図６に示された従来例と大きく異なる点は、層間伝送線路１８を有することにある。本実施例においては、集積回路１２と伝送線路１７との間の高周波電力の授受は、ボンディングワイヤ１５、パッド２、スルーホール１３、層間伝送線路１８、パッド１０及び導電性接合材１６を介して行われる。これにより、スルーホール１３とパッド１０との接続部からパッド１０が伸びている方向（図１の（ｄ)、(ｆ）における右方向）と伝送線路１７が引き出されている方向とが同方向となるため、パッド１０がオープンスタブとして作用することはない。また、層間伝送線路１８に対する電磁界の共振周波数を誘電材料８の厚みで調整できるため、集積回路１２の厚みが厚く誘電体材料７が厚くなってしまった場合にも、誘電材料８を薄く設計することにより高周波特性の劣化を生じさせなくすることができる。
【００２５】
当然のことながら、従来例においては必要であった、伝送線路としてのメタライズされたキャスタレーションは不要となる。これは、以下の実施例においても同じである。
【００２６】
（実施例２）
図２は本発明第２の実施例を示す図である。図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層を示す。図中の符号１、２、４、５、７〜１８は図１と同様のものを示す。ただし、本実施例においては、誘電体材料７の上面に、図６に示した従来例と同様に、伝送線路３を配している。
【００２７】
本実施例はパッド数の多いリードレスチップキャリアで、パッド２と層間伝送線路１８を接続するスルーホール１３の間隔が狭くなり、スルーホール間隔のルールを満たせない場合に有効である。図２から明らかなように、伝送線路の一部を伝送線路３として上層上面に配置し、十分なスルーホール間隔をとってから層間伝送線路１８へ接続する。伝送線路３の特性は良好ではないため、第１の実施例ほどの効果は期待できないが、従来のリードレスチップキャリアに比べて良好な高周波特性を得ることができる。この場合に、接地導体４、９及び１１が伝送線路３または１８に対する接地導体となっている。この場合に、接地導体４、９及び１１相互間の接続はメタライズされたキャスタレーション５及びスルーホール１３によって行われている。
【００２８】
（実施例３）
図３は本発明第３の実施例を示す図である。図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層を示す。図中の符号は図１と同様のものを示す。
【００２９】
本実施例は、本発明第１の実施例の層間伝送線路１８の上部に存在する誘電体材料７を取り除いたもので、第１の実施例と同様の効果を得ることができる。上部の誘電体が取り除かれたことにより層間伝送線路１８の実効誘電率が低下するため、層間伝送線路１８の電気長を短く設計したい場合や層間伝送線路１８の特性インピーダンスを高インピーダンスに設計したい場合に有効である。
【００３０】
（実施例４）
図４は本発明第４の実施例を示す図である。図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層を示す。図中の符号は図２と同様のものを示す。本実施例は本発明第２の実施例において、第３の実施例と同様に層間伝送線路１８上部の誘電体を取り除いたものに相当し、第２の実施例に対し第３の実施例と同様の効果が得られる。
【００３１】
（実施例５）
図５は本発明第５の実施例を示す図である。図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層、（ｆ）はシールリング、（ｇ）は金属蓋を示す。図中の符号１、２、４、５、７〜１８は図１と同様のものを示し、さらに、１９は蓋支持用誘電体層、２０はシールリング、２１は金属蓋を、それぞれ示す。
【００３２】
蓋支持用誘電体層１９及びシールリング２０は請求項４に記載の気密封止用の蓋を取り付ける構造を構成し、この構造と金属蓋２０とにより、リードレスチップキャリアを気密封止することができる。図５においては、メタライズされたキャスタレーション５により各接地導体層とシールリング２０、金属蓋２１が接続されている例を示したが、シールリング２０、金属蓋２１は電気的に接地されていなくとも構わない。
【００３３】
図５においては、便宜上、本発明の第１の実施例に蓋２１を付けた構造を示したが、第２〜４の実施例に同様の構造を付加しても、第５の実施例と同様の効果が得られる。
【００３４】
図１〜図５では便宜上、伝送線路の本数が８本のリードレスチップキャリアを示したが、伝送線路の本数は任意である。また、接地導体間を接続しているキャスタレーション５の数と位置及びスルーホール１３の数と位置も任意である。
【００３５】
図１、図２、図５の層間伝送線路１８は全ての金属導体層に接地導体を持つ伝送線路を用いており、構造がより同軸線路に近い構造であるため、良好な高周波特性を実現しやすい。しかしながら、所望の高周波特性が得られる範囲内で、マイクロストリップ線路等の別の種類の伝送線路を用いても良く、また、多種類の線路が混在していても構わない。
【００３６】
また、以上の実施例では誘電体材料が２層から成る場合を示したが、３層以上の多層から成る場合であっても同様の効果が期待できる。さらに、誘電体材料はセラミックに限るものではない。
【００３７】
以上説明したように、本発明により、リードレスチップキャリアの伝送線路の高周波特性が改善され、プリント基板等との接続部にオープンスタブ構造を生じないため、高周波特性の良好なリードレスチップキャリアを実現できる。
【００３８】
【発明の効果】
本発明の実施によって、優れた高周波特性を有するリードレスチップキャリアを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図であり、図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層、（ｆ）はプリント基板との接続部（拡大図）を示す。
【図２】本発明の第２の実施例を示す図であり図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層を示す。
【図３】本発明の第３の実施例を示す図であり、図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層を示す。
【図４】本発明の第４の実施例を示す図であり、図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層を示す。
【図５】本発明の第５の実施例を示す図であり、図中、（ａ）はリードレスチップキャリアの上層上面の金属導体層、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層、（ｆ）はシールリング、（ｇ）は金属蓋を示す。
【図６】従来の典型的なリードレスチップキャリアの構造を示す図であり、図中、（ａ）はリードレスチップキャリアの上面図、（ｂ）は側面図、（ｃ）は下面図、（ｄ）は断面図（側面）、（ｅ）は層間金属導体層、（ｆ）はプリント基板との接続部（拡大図）を示す。
【符号の説明】
１…キャビティー、２…パッド、３…伝送線路、４…接地導体、５…メタライズされたキャスタレーション（接地導体）、６…メタライズされたキャスタレーション（伝送線路）、７…誘電体材料（上層）、８…誘電体材料（下層）、９…接地導体、１０…パッド、１１…接地導体、１２…集積回路、１３…スルーホール、１４…プリント基板、１５…ボンディングワイヤ、１６…導電性接合材、１７…プリント基板上の伝送線路、１８…層間伝送線路、１９…蓋支持用誘電体層、２０…シールリング、２１…金属蓋。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a leadless chip carrier, and particularly to a high frequency leadless chip carrier.
[0002]
[Prior art]
FIG. 6 shows a typical leadless chip carrier made of a conventional two-layer dielectric material. In the figure, (a) is a top view of a leadless chip carrier, (b) is a side view, (c) is a bottom view, (d) is a cross-sectional view (side), (e) is an interlayer metal conductor layer, (f ) Shows a connection part (enlarged view) with the printed circuit board. (D) and (f) show a state where the leadless chip carrier is mounted on the printed board.
[0003]
In FIG. 6, a dielectric material (upper layer) 7 and a dielectric material (lower layer) 8 are laminated. On the upper surface of the dielectric material 7, there are a transmission line 3 and a ground conductor 4. A tee 1 is provided, an arbitrary number of pads 2 are provided on the upper surface of the dielectric material 7 around the cavity 1 opening, and a ground conductor 11 is provided between the dielectric material 7 and the dielectric material 8; A ground conductor 9 and a pad 10 are provided on the lower surface of the dielectric material 8, and a through hole 13 for connection between conductors is provided inside the dielectric materials 7 and 8, and the side walls of the dielectric materials 7 and 8 are provided. , There are a metallized castellation 5 to be a ground conductor and a metallized castellation 6 to be a transmission line.
[0004]
A circuit element, for example, an integrated circuit 12 is mounted in the cavity 1 of the leadless chip carrier configured as described above, and the integrated circuit 12 and the pad 2 are connected by, for example, a bonding wire 15. The pad 10 is connected to a transmission line 17 on a printed circuit board 14, for example, a printed circuit board 14, by a conductive bonding material 16 such as solder, whereby the entire leadless chip carrier is fixed on the printed circuit board 14.
[0005]
As described above, the conventional leadless chip carrier has a two-layer laminated structure using dielectric materials 7 and 8 such as ceramic, and a metal conductor layer (transmission line 3, grounding) on the upper surface of the upper layer, the interlayer, and the lower surface of the lower layer. It is composed of conductors 4, 11 and 9). The conductors of each layer are connected by through holes 13 as necessary. Further, casters 5 and 6 that are metallized as necessary are provided on the side surfaces of the laminated structure, thereby enabling connection between conductor layers of the leadless chip carrier.
[0006]
The leadless chip carrier has no merit in that it can be reduced in size as compared with a conventional leaded package because the leadless chip carrier does not have a lead at a connection portion with a printed circuit board or the like.
[0007]
However, since connection with a printed circuit board or the like is made with a pad on the bottom surface (pad 10 in FIG. 6), a through hole (in FIG. , Through-holes 13 and the like) and metallized castellations (in FIG. 6, castellations 5 and 6, etc.) are required.
[0008]
Until now, mainly metallized castellations have been used for connection between conductor layers of signal lines. This simplifies the wiring structure and keeps manufacturing costs low, and also when using through holes in transmission lines that are narrower than ground conductors, due to misalignment of the through holes and dielectric layers. This is because the risk of poor connection can be avoided.
[0009]
As shown in FIG. 6, the wiring path from the integrated circuit 12 or the like to the printed circuit board 14 or the like is as follows. That is, input / output pads such as the integrated circuit 12 mounted in the cavity 1 are connected to the pads 2 by the bonding wires 15 and are connected to the castellations 6 through the transmission lines 3. The castellation 6 is connected to the pad 10 on the bottom surface along the side surface of the leadless chip carrier, and the pad 10 is connected to the transmission line 17 formed on the printed board 14 by the conductive bonding material 16.
[0010]
[Problems to be solved by the invention]
The leadless chip carrier has the following problems when mounting a high-frequency integrated circuit or the like.
[0011]
As shown in FIG. 6 (f), the conductive bonding material 16 is used for the connection portion with the transmission line 17, but in general, the area of the pad 10 is constant in order to ensure the physical strength and reliability of the connection portion. This is necessary. However, in the conventional structure, the direction in which the pad 10 extends from the connection portion between the castellation 6 and the pad 10 (the left direction in FIGS. 6D and 6F) is the direction in which the transmission line 17 is drawn out. (The right direction) and the opposite direction, the larger the size of the pad 10, the more the high frequency signal acts as an open stub, and the high frequency characteristics of the leadless chip carrier deteriorate. It was.
[0012]
In general, since the bonding wire 15 deteriorates the high-frequency characteristics, the integrated circuit 12 and the dielectric material 7 are designed to have substantially the same thickness in order to minimize the length of the bonding wire 15. For this reason, when the thickness of the integrated circuit 12 is large, the thickness of the dielectric material 7 is also increased, and there is a problem that the high frequency characteristics of the transmission line 3 deteriorate due to a decrease in the resonance frequency of the electromagnetic field inside the dielectric material 7. It was.
[0013]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a leadless chip carrier having excellent high frequency characteristics.
[0014]
[Means for Solving the Problems]
In order to achieve the above, in the present invention, as described in claim 1,
It consists of dielectric materials stacked in multiple layers, has a cavity in the uppermost layer of the dielectric material, and has a metal conductor layer between the uppermost layer upper surface, the lowermost layer lower surface and at least one layer of the dielectric material. In a leadless chip carrier having an arbitrary number of pads around the cavity opening of the uppermost metal conductor layer and an arbitrary number of pads on the outer periphery of the lowermost metal conductor layer, A pad around the cavity opening and a pad on the outer peripheral portion of the metal conductor layer on the bottom surface of the lowermost layer are connected using a transmission line and a through-hole in the dielectric material, and a high-frequency signal propagates through the transmission line . All in, or parts excluding the transmission line provided on the metal conductive layer of the uppermost top surface required to satisfy the rule of intervals of the through hole of said transmission line high-frequency signal propagated The constituting the leadless chip carrier, characterized in that disposed on the metal conductor layer of the interlayer.
[0015]
In the present invention, as described in claim 2,
The leadless chip carrier according to claim 1, wherein a ground conductor for the transmission line is provided in at least one layer of the metal conductor layer, and the ground conductors are connected by a through hole or metallized castellation. The characteristic leadless chip carrier is constituted.
[0016]
In the present invention, as described in claim 3,
The leadless chip carrier according to claim 1, wherein the dielectric material is removed from at least a part of the transmission line.
[0017]
In the present invention, as described in claim 4,
4. A leadless chip carrier according to claim 1, wherein the leadless chip carrier has a structure for attaching a lid for hermetic sealing.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
An object of the present invention is to provide a transmission line of a leadless chip carrier between dielectric layers and connect the transmission line and a pad by a through hole to suppress the influence of the thickness of the dielectric material on the upper layer. This is achieved by avoiding the open stub structure that occurs at the connection with the like and improving the high frequency characteristics of the leadless chip carrier.
[0019]
In the present invention, the high-frequency characteristics of the transmission line are improved as compared with the prior art, and an open stub structure is not formed at the connection portion with the printed circuit board or the like, so that a leadless chip carrier with good high-frequency characteristics can be realized.
[0020]
【Example】
Hereinafter, as an example of the present invention, a case where a dielectric material such as ceramic is composed of two layers will be described.
[0021]
Example 1
FIG. 1 is a diagram showing a first embodiment of the present invention. In the figure, (a) is a top view of a leadless chip carrier, (b) is a side view, (c) is a bottom view, (d) is a cross-sectional view (side), (e) is an interlayer metal conductor layer, (f ) Shows a connection part (enlarged view) with the printed circuit board. Note that (d) and (f) show a state where a leadless chip carrier is mounted.
[0022]
In FIG. 1, a dielectric material (upper layer) 7 and a dielectric material (lower layer) 8 are laminated, a ground conductor 4 is provided on the upper surface of the dielectric material 7, and a cavity 1 is provided in the dielectric material 7. There are an arbitrary number of pads 2 on the upper surface of the dielectric material 7 around the opening of the cavity 1, and a ground conductor 11 and an interlayer transmission line 18 are provided between the dielectric material 7 and the dielectric material 8. The lower surface of the dielectric material 8 has a ground conductor 9 and a pad 10, the pad 10 is disposed on the outer periphery of the lower surface, and through-holes 13 for connection between conductors are formed inside the dielectric materials 7 and 8. There is a metallized castellation 5 on the side wall surfaces of the dielectric materials 7 and 8 which serves as a ground conductor. In this case, the pad 2 and the ground conductor 4 constitute the uppermost metal conductor layer according to claim 1, and the ground conductor 11 and the interlayer transmission line 18 constitute the interlayer metal conductor layer according to claim 1. The ground conductor 9 and the pad 10 constitute a metal conductor layer on the bottom surface of the lowermost layer.
[0023]
A circuit element, for example, an integrated circuit 12 is mounted in the cavity 1 of the leadless chip carrier configured as described above, and the input / output pad of the integrated circuit 12 and the pad 2 are connected by, for example, a bonding wire 15. Is done. The pad 10 is connected to a transmission line 17 on a printed circuit board 14, for example, a printed circuit board 14, by a conductive bonding material 16 such as solder, whereby the entire leadless chip carrier is fixed on the printed circuit board 14.
[0024]
The present embodiment is greatly different from the conventional example shown in FIG. 6 in that an interlayer transmission line 18 is provided. In the present embodiment, transmission and reception of high-frequency power between the integrated circuit 12 and the transmission line 17 is performed via the bonding wire 15, the pad 2, the through hole 13, the interlayer transmission line 18, the pad 10, and the conductive bonding material 16. Done. Thus, the direction in which the pad 10 extends from the connection portion between the through hole 13 and the pad 10 (the right direction in FIGS. 1D and 1F) and the direction in which the transmission line 17 is drawn out are the same direction. Therefore, the pad 10 does not act as an open stub. In addition, since the resonant frequency of the electromagnetic field with respect to the interlayer transmission line 18 can be adjusted by the thickness of the dielectric material 8, even when the thickness of the integrated circuit 12 is large and the dielectric material 7 is thick, the dielectric material 8 is designed to be thin. By doing so, it is possible to prevent the deterioration of the high frequency characteristics.
[0025]
As a matter of course, the metalized castellation as a transmission line, which is necessary in the conventional example, becomes unnecessary. The same applies to the following embodiments.
[0026]
(Example 2)
FIG. 2 is a diagram showing a second embodiment of the present invention. In the figure, (a) is a top view of a leadless chip carrier, (b) is a side view, (c) is a bottom view, (d) is a cross-sectional view (side), and (e) is an interlayer metal conductor layer. Reference numerals 1, 2, 4, 5, and 7 to 18 in FIG. However, in this embodiment, the transmission line 3 is arranged on the upper surface of the dielectric material 7 as in the conventional example shown in FIG.
[0027]
This embodiment is a leadless chip carrier having a large number of pads, and is effective when the interval between the through holes 13 connecting the pads 2 and the interlayer transmission line 18 becomes narrow and the rule of the through hole interval cannot be satisfied. As is apparent from FIG. 2, a part of the transmission line is arranged as the transmission line 3 on the upper surface of the upper layer, and is connected to the interlayer transmission line 18 after a sufficient through-hole interval. Since the characteristics of the transmission line 3 are not good, an effect as high as that of the first embodiment cannot be expected, but good high frequency characteristics can be obtained as compared with the conventional leadless chip carrier. In this case, the ground conductors 4, 9 and 11 are ground conductors for the transmission line 3 or 18. In this case, the connection between the ground conductors 4, 9 and 11 is made by a metallized castellation 5 and a through hole 13.
[0028]
(Example 3)
FIG. 3 is a diagram showing a third embodiment of the present invention. In the figure, (a) is a top view of a leadless chip carrier, (b) is a side view, (c) is a bottom view, (d) is a cross-sectional view (side), and (e) is an interlayer metal conductor layer. The reference numerals in the figure are the same as those in FIG.
[0029]
In the present embodiment, the dielectric material 7 existing on the upper part of the interlayer transmission line 18 of the first embodiment of the present invention is removed, and the same effect as that of the first embodiment can be obtained. Since the effective dielectric constant of the interlayer transmission line 18 is reduced by removing the upper dielectric, it is desired to design the electrical length of the interlayer transmission line 18 to be short or to design the characteristic impedance of the interlayer transmission line 18 to be high impedance. It is effective for.
[0030]
Example 4
FIG. 4 is a diagram showing a fourth embodiment of the present invention. In the figure, (a) is a top view of a leadless chip carrier, (b) is a side view, (c) is a bottom view, (d) is a cross-sectional view (side), and (e) is an interlayer metal conductor layer. The reference numerals in the figure are the same as those in FIG. This embodiment corresponds to the second embodiment of the present invention, which is similar to the third embodiment, except that the dielectric above the interlayer transmission line 18 is removed. The second embodiment is different from the third embodiment. Similar effects can be obtained.
[0031]
(Example 5)
FIG. 5 is a diagram showing a fifth embodiment of the present invention. In the figure, (a) is a top view of a leadless chip carrier, (b) is a side view, (c) is a bottom view, (d) is a cross-sectional view (side), (e) is an interlayer metal conductor layer, (f ) Is a seal ring, and (g) is a metal lid. 1, 2, 4, 5, and 7 to 18 are the same as those in FIG. 1, 19 is a lid supporting dielectric layer, 20 is a seal ring, and 21 is a metal lid.
[0032]
The lid supporting dielectric layer 19 and the seal ring 20 constitute a structure for attaching the lid for hermetic sealing according to claim 4, and the leadless chip carrier is hermetically sealed by this structure and the metal lid 20. Can do. FIG. 5 shows an example in which each grounding conductor layer is connected to the seal ring 20 and the metal lid 21 by the metallized castellation 5, but the seal ring 20 and the metal lid 21 are not electrically grounded. It doesn't matter.
[0033]
In FIG. 5, for the sake of convenience, the structure in which the lid 21 is attached to the first embodiment of the present invention is shown. However, even if the same structure is added to the second to fourth embodiments, Similar effects can be obtained.
[0034]
1 to 5 show a leadless chip carrier with eight transmission lines for convenience, the number of transmission lines is arbitrary. The number and position of the castellations 5 connecting the ground conductors and the number and position of the through holes 13 are also arbitrary.
[0035]
The interlayer transmission line 18 in FIGS. 1, 2 and 5 uses a transmission line having a ground conductor in all metal conductor layers, and has a structure closer to a coaxial line, thus realizing good high frequency characteristics. Cheap. However, another type of transmission line such as a microstrip line may be used as long as desired high-frequency characteristics are obtained, and many types of lines may be mixed.
[0036]
In the above embodiments, the case where the dielectric material is composed of two layers has been shown, but the same effect can be expected even when the dielectric material is composed of three or more layers. Furthermore, the dielectric material is not limited to ceramic.
[0037]
As described above, according to the present invention, the high frequency characteristics of the transmission line of the leadless chip carrier are improved, and an open stub structure is not formed in the connection portion with the printed circuit board or the like. realizable.
[0038]
【The invention's effect】
By implementing the present invention, a leadless chip carrier having excellent high-frequency characteristics can be provided.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first embodiment of the present invention, in which (a) is a top view of a leadless chip carrier, (b) is a side view, (c) is a bottom view, and (d). Is a cross-sectional view (side view), (e) is an interlayer metal conductor layer, and (f) is a connection portion (enlarged view) with a printed circuit board.
FIGS. 2A and 2B are diagrams showing a second embodiment of the present invention, in which FIG. 2A is a top view of a leadless chip carrier, FIG. 2B is a side view, FIG. 2C is a bottom view, and FIG. Cross-sectional views (side surfaces) and (e) show an interlayer metal conductor layer.
FIGS. 3A and 3B are diagrams showing a third embodiment of the present invention, in which FIG. 3A is a top view of a leadless chip carrier, FIG. 3B is a side view, FIG. 3C is a bottom view, and FIG. Is a cross-sectional view (side view), and (e) shows an interlayer metal conductor layer.
4A and 4B are diagrams showing a fourth embodiment of the present invention, in which FIG. 4A is a top view of a leadless chip carrier, FIG. 4B is a side view, FIG. 4C is a bottom view, and FIG. Is a cross-sectional view (side view), and (e) shows an interlayer metal conductor layer.
5A and 5B are diagrams showing a fifth embodiment of the present invention, in which FIG. 5A is a metal conductor layer on an upper surface of a leadless chip carrier, FIG. 5B is a side view, and FIG. 5C is a bottom view. , (D) is a sectional view (side view), (e) is an interlayer metal conductor layer, (f) is a seal ring, and (g) is a metal lid.
6A and 6B are diagrams showing a structure of a typical conventional leadless chip carrier, in which FIG. 6A is a top view of the leadless chip carrier, FIG. 6B is a side view, and FIG. 6C is a bottom view. (D) is a sectional view (side view), (e) is an interlayer metal conductor layer, and (f) is a connection portion (enlarged view) with a printed circuit board.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Cavity, 2 ... Pad, 3 ... Transmission line, 4 ... Ground conductor, 5 ... Metallized castellation (ground conductor), 6 ... Metallized castellation (transmission line), 7 ... Dielectric material (upper layer) ), 8 ... Dielectric material (lower layer), 9 ... Ground conductor, 10 ... Pad, 11 ... Ground conductor, 12 ... Integrated circuit, 13 ... Through hole, 14 ... Printed circuit board, 15 ... Bonding wire, 16 ... Conductive bonding Materials: 17 ... transmission line on printed circuit board, 18 ... interlayer transmission line, 19 ... dielectric layer for supporting lid, 20 ... seal ring, 21 ... metal lid.

Claims (4)

多層に積層された誘電体材料から成り、該誘電体材料の最上層にキャビティーを有し、前記誘電体材料の最上層上面、最下層下面及び少なくとも１つの層間にそれぞれ金属導体層を有し、前記最上層上面の金属導体層の前記キャビティー開口部周辺に任意の数のバッドを有し、前記最下層下面の金属導体層外周部に任意の数のパッドを有するリードレスチップキャリアにおいて、
前記キャビティー開口部周辺のパッドと前記最下層下面の金属導体層外周部のパッドとを伝送線路と前記誘電体材料内のスルーホールとを用いて接続し、高周波信号が伝搬する前記伝送線路の全て、または、高周波信号が伝搬する前記伝送線路のうちの前記スルーホールの間隔のルールを満たすために必要な前記最上層上面の金属導体層に設ける伝送線路を除く部分を前記層間の金属導体層に配することを特徴とするリードレスチップキャリア。It consists of dielectric materials stacked in multiple layers, has a cavity in the uppermost layer of the dielectric material, and has a metal conductor layer between the uppermost layer upper surface, the lowermost layer lower surface and at least one layer of the dielectric material. In a leadless chip carrier having an arbitrary number of pads around the cavity opening of the uppermost metal conductor layer and an arbitrary number of pads on the outer periphery of the lowermost metal conductor layer,
A pad around the cavity opening and a pad on the outer peripheral portion of the metal conductor layer on the bottom surface of the lowermost layer are connected using a transmission line and a through-hole in the dielectric material, and a high-frequency signal propagates through the transmission line . All are, or the through hole of the interlayer of the metal conductor of the portion excluding the transmission line provided on the metal conductive layer of the uppermost top surface required to satisfy the rule of spacing of said transmission line high-frequency signal propagated Leadless chip carrier characterized by being arranged in layers. 請求項１に記載のリードレスチップキャリアにおいて、前記伝送線路に対する接地導体を前記金属導体層の少なくとも１層に有し、前記接地導体間がスルーホールもしくはメタライズされたキャスタレーションにより接続されたことを特徴とするリードレスチップキャリア。The leadless chip carrier according to claim 1, wherein a ground conductor for the transmission line is provided in at least one layer of the metal conductor layer, and the ground conductors are connected by a through hole or metallized castellation. Featured leadless chip carrier. 請求項１に記載のリードレスチップキャリアにおいて、前記伝送線路の少なくとも一部直上の前記誘電体材料を取り除いたことを特徴とするリードレスチップキャリア。The leadless chip carrier according to claim 1, wherein the dielectric material immediately above at least part of the transmission line is removed. 請求項１、請求項２または請求項３に記載のリードレスチップキャリアにおいて、気密封止用の蓋を取り付ける構造を有することを特徴とするリードレスチップキャリア。4. The leadless chip carrier according to claim 1, wherein the leadless chip carrier has a structure for attaching a lid for hermetic sealing.
JP2001239061A 2001-08-07 2001-08-07 Leadless chip carrier Expired - Lifetime JP3939511B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001239061A JP3939511B2 (en) 2001-08-07 2001-08-07 Leadless chip carrier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001239061A JP3939511B2 (en) 2001-08-07 2001-08-07 Leadless chip carrier

Publications (2)

Publication Number Publication Date
JP2003051566A JP2003051566A (en) 2003-02-21
JP3939511B2 true JP3939511B2 (en) 2007-07-04

Family

ID=19069875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001239061A Expired - Lifetime JP3939511B2 (en) 2001-08-07 2001-08-07 Leadless chip carrier

Country Status (1)

Country Link
JP (1) JP3939511B2 (en)

Also Published As

Publication number Publication date
JP2003051566A (en) 2003-02-21

Similar Documents

Publication Publication Date Title
KR100430299B1 (en) Radio frequency circuit module on multi-layer substrate
JP4188373B2 (en) Multilayer dielectric substrate and semiconductor package
JP4725582B2 (en) High frequency module
US5451818A (en) Millimeter wave ceramic package
US10777493B2 (en) Semiconductor device mounting board and semiconductor package
JP6151794B2 (en) Circuit board, electronic component storage package, and electronic device
US20080186112A1 (en) Package structure for a high-frequency electronic component
US6140698A (en) Package for microwave and mm-wave integrated circuits
JP2878043B2 (en) Microwave package
JP2603310B2 (en) High frequency integrated circuit package
JP3939511B2 (en) Leadless chip carrier
WO2021230289A1 (en) Transmission component and semiconductor device
JP3152138B2 (en) Surface acoustic wave device
JP4249601B2 (en) Wiring board
JP3810566B2 (en) High frequency package
JP4522010B2 (en) I / O terminal and semiconductor element storage package and semiconductor device
JP2002190540A (en) Storage package for semiconductor element
JP3833426B2 (en) High frequency wiring board
JP3840160B2 (en) High frequency device storage package
JP3610238B2 (en) High frequency package
JP3638528B2 (en) Package for storing semiconductor elements
JP2001144221A (en) High frequency circuit
JP3628254B2 (en) Package for storing semiconductor elements
JP3600729B2 (en) High frequency circuit package
JP3701624B2 (en) High frequency module board

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050601

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060404

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060601

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070327

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070328

R150 Certificate of patent or registration of utility model

Ref document number: 3939511

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110406

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120406

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130406

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140406

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term