JP3937359B2

JP3937359B2 - Display data transmission device

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Publication number: JP3937359B2
Application number: JP16147792A
Authority: JP
Inventors: 宏之 ▲真▼野; 和久西本; 哲也鈴木; 弘晃白根; 孝裕川合
Original assignee: Hitachi Ltd; Hitachi Advanced Digital Inc
Current assignee: Hitachi Ltd; Hitachi Advanced Digital Inc
Priority date: 1992-06-19
Filing date: 1992-06-19
Publication date: 2007-06-27
Anticipated expiration: 2022-06-27
Also published as: JPH064055A

Description

【０００１】
【産業上の利用分野】
本発明は、パソコン、ワークステーション等の高速な表示データを伝送するのに好適な表示データ伝送装置に関する。
【０００２】
【従来の技術】
従来、パソコン本体から液晶表示装置へは、ＴＴＬ信号レベルの信号で表示データを伝送していた。しかし、近年、液晶表示装置の解像度の高解像度化に伴い、１フレーム中にパソコン本体から液晶表示装置に伝送すべき表示データ量が増大するため、パソコン本体と液晶表示装置間の伝送線数を増やすか、表示データを伝送するドットレートを高速にする必要が生じた。
【０００３】
例えば、液晶表示装置の表示色が２６万色だとするとパソコン本体から液晶表示装置へ出力する表示データの伝送線数は、１８本（Ｒ，Ｇ，Ｂ各６本）必要となり、解像度として、横１２８０ドット、縦１０２４ラインで、フレーム周波数が６０Ｈｚの液晶表示装置の場合、表示データの伝送速度は約８０Ｍｂｐｓとなる。なお、表示データの伝送速度は以下の式で求めることができ、上記８０Ｍｂｐｓは、帰線期間を“０”で算出したものである。
【０００４】
表示データの伝送速度＝（解像度＋Ｘ）×フレーム周波数
（Ｘ：帰線期間）
そこで、伝送速度を遅くする方法として、従来パソコン本体において表示データを記憶している表示メモリから読みだす表示データをパラレル／シリアル変換（以後、Ｐ／Ｓ変換と略す）して液晶表示装置に伝送していたものを、Ｐ／Ｓ変換せずにそのまま液晶表示装置に伝送することにより、表示データのドットレートをＴＴＬ信号レベルの信号で伝送可能な速度で伝送する、という方法が考えられる。しかし、これではドットレートが低速な分だけ伝送線数が増えてしまうので、パソコン本体と液晶表示装置間のケーブル径が太くなり、美観を損ねる、配線をしずらい、等の問題が生じてしまう。
【０００５】
これに対し、ドットレートを低速にし、かつ伝送線数を増やさずに伝送する手段としては、例えば特開平３−５７９０号公報に開示されているように、１フレームで表示すべき表示データを１フレーム中にすべて伝送せずに、一定の表示ドット数おきに順次抽出して伝送する装置が提案されている。この装置では、例えば、４ドットおきに順次抽出して伝送した場合には、表示データの伝送速度は、１フレームで表示データを全て伝送した時の１／４になり、４フレーム分の時間をかけることで１フレーム分の表示データを伝送する。これにより、８０Ｍｂｐｓのドットレートが、伝送線数を増やすことなく、ＴＴＬ信号レベルでも伝送できる２０Ｍｂｐｓのドットレートになる。
【０００６】
【発明が解決しようとする課題】
上記特開平３−５７９０号公報に記載の従来技術では、表示画面の変化が少ない場合や、表示データを順次抽出して伝送して１フレーム分の表示データが揃う時間よりも表示画面の変化する間隔が長い場合には、表示品質に問題はない。
【０００７】
しかし、１フレーム中に本来伝送すべき表示データ量よりも少ない表示データ量しか伝送していないため、表示画面が随時変化するスクロール等の表示の場合には、隣接するドットの表示データが１フレーム分以上の時間的ズレを生じており、隣接するドット同士で異なるフレームのデータを表示するので、表示画面が乱れてしまう。例えば１つの文字フォントの中でも画面の変化する前と後ろのデータが混在して、文字等の判別が困難になるという問題点があった。
【０００８】
さらに、ＴＴＬ信号レベルの伝送は、伝送線路での減衰やノイズの影響を受け易いため、長距離伝送に適しておらず、例えばパソコン本体と液晶表示装置との間を１０ｍ以上離して使用するといった用途には適用できない。
【０００９】
本発明の目的は、長距離伝送においても、伝送線数を増やす必要なく、良好な表示品質が保てる表示データ伝送装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明は、情報処理装置本体から表示装置へ少なくとも表示データを伝送する表示データ伝送装置において、情報処理装置本体が表示装置へ伝送するデータのうち、少なくとも表示データとドットクロックとをＥＣＬ信号レベルの信号で伝送するようにしたものである。
【００１１】
さらに具体的には、少なくとも処理手段と表示制御手段と表示メモリを有するパソコン本体において、液晶表示装置に伝送するデータのうち、表示メモリからの表示データをＰ／Ｓ変換した後の表示データと表示制御手段で生成するドットクロックを少なくともＥＣＬ信号レベルの信号で出力するＥＣＬインターフェース出力手段を設け、さらに液晶制御手段と液晶モジュールを有する液晶表示装置において、パソコン本体から伝送されるＥＣＬ信号レベルのデータを入力し、前記液晶制御手段に出力するＥＣＬインターフェース入力手段を設けたものである。
【００１２】
【作用】
本発明の代表的な構成における作用は次の通りである。処理手段は、処理結果に応じて、液晶表示装置で表示すべきデータを表示メモリに書き込む。表示制御手段は、順次、表示メモリから表示データを読み出すよう、読みだし制御信号等を出力すると共に、表示同期信号等の表示制御信号等を生成する。ＥＣＬインターフェース出力手段は少なくとも表示制御手段が表示メモリから読みだした表示データをＰ／Ｓ変換し、さらに、少なくともＰ／Ｓ変換した表示データとドットクロックをＥＣＬ信号レベルの信号で、液晶表示装置に伝送する。ＥＣＬインターフェース入力手段は、パソコン本体から伝送されるＥＣＬ信号レベルの表示データを入力し、液晶制御手段に出力する。液晶制御手段は、入力した表示データを液晶モジュールに表示する。
【００１３】
これにより、長距離伝送においても、伝送線数を増やす必要なく、良好な表示品質が保てる表示データ伝送が行える。
【００１４】
【実施例】
以下、本発明の実施例を図面を用いて説明する。以下の実施例は、ＥＣＬ信号レベルの信号が電源ノイズに強く、高速、長距離伝送に適していることに着目し、パソコン本体から液晶表示装置へ出力するデータのうち、少なくとも伝送速度が高速な表示データとドットクロックをＥＣＬ信号レベルの信号で伝送するものである。
【００１５】
図１に、本発明によるデータ伝送装置の構成を示す。同図中、１はパソコン本体、２は液晶表示装置である。パソコン本体１は、処理手段３と表示制御手段４と表示メモリ５とＥＣＬインターフェース出力手段６とにより構成している。液晶表示装置２は、ＥＣＬインターフェース入力手段７と液晶制御手段８と液晶モジュール９とにより構成している。
【００１６】
次に、本実施例の動作を説明する。
【００１７】
まず、パソコン本体１内の動作について説明する。処理手段３は、処理結果にしたがい必要に応じて表示メモリ５の内容（表示データ１０）を更新する。表示制御手段４は、水平同期信号、垂直同期信号、表示タイミング信号、バックライトコントロール信号からなる表示制御信号１１、およびドットクロック１２を生成し、ＥＣＬインターフェース出力手段６に出力するとともに、表示メモリ５から表示データ１０を読み出すための、読み出す表示データ１０のアドレス及び読みだし制御信号１３を生成し、順次、表示メモリ５に出力する。ＥＣＬインターフェース出力手段６は、表示メモリ５から表示データ１０を受け、表示制御手段４から表示制御信号１１およびドットクロック１２を受ける。これらの信号およびデータのうち、表示データ１０をＰ／Ｓ変換することでデータ線数を少なくすると共に、Ｐ／Ｓ変換した表示データ１０とドットクロック１２とをＴＴＬ信号レベルの信号からＥＣＬ信号レベルの信号に変換し、液晶表示装置２に伝送する。
【００１８】
次に、液晶表示装置２の動作について説明する。パソコン本体１から伝送されてくる表示データ１０ｂ、表示制御信号１１、ドットクロック１２ｂはＥＣＬインターフェース入力手段７に入力される。ＥＣＬインターフェース入力手段７は、入力した表示データ１０ｂ、表示制御信号１１、ドットクロック１２ｂのうち、ＥＣＬ信号レベルの信号である表示データ１０ｂ及びドットクロック１２ｂをＳ／Ｐ変換することで速度を落とすとともに、ＴＴＬ信号レベルの信号に変換して液晶制御手段８に出力し、ＥＣＬ信号レベル以外の信号（ＴＴＬ信号レベルの信号）である表示制御信号１１はそのまま液晶制御手段８に出力する。液晶制御手段８は入力した表示データ１０ｄ、表示制御信号１１、ドットクロック１２ｄにしたがって、液晶モジュール９を駆動する。このように、本発明では、伝送速度が高速な表示データ１０とドットクロック１２を高速、長距離伝送に適しているＥＣＬ信号レベルの信号で伝送することにより、伝送する表示データのドットレートを高速にできるので、伝送線数を増やさなくても良好な表示品質を保て、１０ｍから２０ｍの十数ｍの距離も伝送可能となる。また本実施例では、伝送速度が高速でない表示制御信号１１はＴＴＬ信号レベルの信号で伝送しているが、表示制御信号１１もＥＣＬ信号レベルの信号に変換して伝送してもよい。
【００１９】
次に、ＥＣＬインターフェース出力手段６をより具体的に説明する。図２は、図１において、ＥＣＬインターフェース出力手段６の内部の構成の一例を詳細に示した本発明の第１の実施例である。ＥＣＬインターフェース出力手段６はセレクタ回路１５とカウンタ回路１６とＥＣＬ変換手段１７とで構成する。本実施例では、具体的な説明のために、液晶表示装置２での表示色を約２６万色（具体的には262144色）、解像度を横１２８０ドット、縦１０２４ライン、フレーム周波数が６０Ｈｚであると仮定する。液晶表示装置２において２６万色の表示色を表現するためには、１ドットあたり１８ビットの情報量を必要とする（２の１８乗＝262144)。すなわち１つのドットを構成する赤、緑、青の３つの画素各々の明るさを６ビットで表現する。表示メモリ５は液晶表示装置２の表示画面の１画面分の表示状態を記憶している。
【００２０】
図１を用いて説明したように、処理手段３及び表示制御手段４によって、表示メモリ５に記憶している表示データ１０の更新及び読みだしを行う。表示制御手段４が行う表示メモリ５の読みだしは、液晶表示装置２の表示画面の左上から右方向に走査するよう順次読み出され、１回の読みだしで８ドット分の表示データが読み出される。前述したように、１ドットを１８ビットで表現するため、１回の読みだしで、１４４ビットの表示データ１０が読み出される。表示メモリ５から読み出された表示データ１０は、ＥＣＬインターフェース出力手段６内のセレクタ回路１５に入力される。また、表示制御手段４は、表示メモリ５から表示データを読みだす処理以外に、表示制御信号１１及び表示メモリ５から表示データを読みだす信号と同期し、読みだす周期の８分の１の周期のクロックであるドットクロック１２を生成する。表示制御手段４で生成したドットクロック１２はＥＣＬインターフェース出力手段６内のカウンタ回路１６に入力される。カウンタ回路１６は３ビットのカウンタであり、入力するドットクロック１２をカウントし、０から７までの数字を３ビットで表現したカウント値１４をセレクタ回路１５に出力する。すなわち、カウンタ回路１６は、表示データを読みだす周期と同じ期間に、カウント値１４として０から７までの値を順次出力する。セレクタ回路１５は入力する８ドットのデータの中から１ドットのデータを選択するセレクタであり、カウンタ回路１６から入力するカウント値１４の値に応じて、入力する１４４ビットの表示データ１０から１ドット分１８ビットのデータを選択し、ＥＣＬ変換手段１７に出力する。すなわち、セレクタ回路１５とカウンタ回路１６を用いて、８ドット幅の表示データ１０を１ドット幅の表示データ１０ａにＰ／Ｓ変換している。そしてＥＣＬ変換手段１７は、表示データ１０ａと表示制御手段４が出力するドットクロック１２を入力し、これらの信号の信号レベルをＴＴＬ信号レベルからＥＣＬ信号レベルに変換して液晶表示装置２に出力する。
【００２１】
次に、本発明で特徴的なＥＣＬインターフェース出力手段６の動作を図３のタイミングチャートを用いて説明する。説明をわかり易くするため、表示メモリ５から１回の読みだしで読みだす１４４ビット幅の表示データ１０のうち、８ビット幅分のみを図示する。以下、図２を参照しつつ、図３を用いてＥＣＬインターフェース出力手段６の動作を説明する。
【００２２】
図３中、１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７は表示メモリ５から読みだした１４４ビット幅の表示データ１０のうちの８ビット幅分の表示データである。１回目の読みだしでの表示データ１００は、液晶表示装置２の表示画面の１番左上のドットの赤色の画素の明るさを表現する６ビット幅のデータのうち、最下位ビットのデータである。また表示データ１０１から表示データ１０７も表示データ１００と同様に、１つの画素の明るさを表現する６ビット幅のデータのうち、最下位ビットを表現しており、表示位置は表示データ１０１が表示データ１００の１つ右隣のドットの赤色の画素のデータであり、表示データ１０２が表示データ１００の２つ右隣のドットの赤色の画素のデータであり、表示データ１０３、表示データ１０４、表示データ１０５、表示データ１０６、表示データ１０７はそれぞれ表示データ１００の３ドット、４ドット、５ドット、６ドット、７ドット右のドットのデータである。また２回目以降の読みだしでの各表示データは、前回の読みだし位置のそれぞれ８ドット右のドットのデータとなる。但し、この読みだし位置が右端まで来ると、１つ下のラインの左端のドットが読みだし位置になり、これを繰り返して１画面分の表示データの読みだしを行う。
【００２３】
表示制御手段４は、１回の読みだし周期で、表示メモリ５から１００ｎｓ周期（ドットレートは１０Ｍｂｐｓ）で、液晶表示装置２の表示画面の８ドット分の表示データ１０（図３では表示データ１００から表示データ１０７）が読み出される。カウンタ回路１６には表示データ１０の８分の１の周期である１２．５ｎｓ周期（速度は８０ＭＨｚ）のドットクロック１２が入力される。カウンタ回路１６は、ドットクロック１２をカウントし、カウント値１４をセレクタ回路１５に出力する。セレクタ回路１５は、カウンタ回路１６からのカウント値１４に応じて、入力する表示データ１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７の中から１つを選んで表示データ１０ａとしてＥＣＬ変換手段１７に出力する。例えば、カウント値１４の値が“０”の時は表示データ１００を、カウント値１４の値が“１”の時は表示データ１０１を、カウント値１４が“２”の時は表示データ１０２をそれぞれＥＣＬ変換手段１７に出力する。この時、表示データの周期はドットクロック１２の周期と等しく、１２．５ｎｓとなっている。
【００２４】
このようにして、本発明では伝送する表示データのドットレートを高速にできる。また、ＥＣＬインターフェース出力手段６を構成するセレクタ回路１５、カウンタ回路１６、ＥＣＬ変換手段１７は容易に実現でき、セレクタ回路１５、カウンタ回路１６は汎用なＩＣであるＴＴＬＩＣで実現可能であり、ＥＣＬ変換手段１７も例えばモトローラ社製ＭＣ１０Ｈ３５１を用いればよく、実現性に何等問題はない。
【００２５】
また、ＥＣＬインターフェース出力手段６では、表示データ１０に対してＰ／Ｓ変換及びＥＣＬ信号レベルへの変換を行っているため、何もせずに出力する表示制御信号１１とは、セレクタ回路１５とＥＣＬ変換手段１７の伝播遅延量分タイミングが異なる。さらに、同じ処理を施した表示データ１０ｂ間でもセレクタ回路１５等の伝播遅延量のばらつき等により、タイミングに違いが生じる。そこで、ＥＣＬインターフェース出力手段６において、表示データ１０ｂ及び表示制御信号１１を液晶表示装置２に出力する前に、１回以上同期化した後、液晶表示装置２に出力するようにしてもよい。さらにパソコン本体１と液晶表示装置２の間を伝送する距離が長くなると、伝送する表示データ１０ｂの各データ間および表示制御信号１１の各々の、伝送における伝播遅延量のばらつきが多くなるため、液晶表示装置２内のＥＣＬインターフェース入力手段７においても、同様に入力する表示データ１０ｂ及び表示制御信号１１を同期化するようにしてもよい。このような同期化を行うと、伝送路における伝播遅延量のばらつきをなくすことができるので、パソコン本体１と液晶表示装置２間の伝送路をより長くすることが可能になる。同期化を行うための同期クロック信号としては、ドットクロック１２を利用することができる。
【００２６】
また、ＥＣＬインターフェース出力手段６では、表示制御手段４において生成したドットクロック１２をドットクロックとして用いているが、水晶発振器等が出力するクロックをドットクロック１２として用いてもよい。この場合の実施例を図４により説明する。
【００２７】
図４中、１、２、３、５、１５、１６、１７は図２に示した要素と同じものであり同じ番号を付してある。本実施例において、２４は表示制御手段、２１は水晶発信器等の発振器である。ＥＣＬインターフェース出力手段６は図２を用いて説明した実施例と構成及び動作が多少異なる。ＥＣＬインターフェース出力手段６はセレクタ回路１５、カウンタ回路１６、ＥＣＬ変換手段１７の他に、ドットクロック生成手段２０を有する。本実施例の処理手段３及び表示制御手段２４において、表示メモリ５に記憶している表示データ１０の更新及び読みだしを行う動作は前記実施例と何等変わらない。しかし、前記実施例ではドットクロック１２を液晶表示装置２４で生成していたが、本実施例はＥＣＬインターフェース出力手段６内で生成するようにしたものである。
【００２８】
発振器２１はドットクロック１２のＮ倍の速度（Ｎは１以上の整数）のクロック２２をＥＣＬインターフェース出力手段６内のドットクロック生成手段２０に出力する。ドットクロック生成手段２０は入力するクロック２２からドットクロック１２を生成し、カウンタ回路１６、ＥＣＬ変換手段１７に出力するとともに、液晶表示装置２４において生成する表示メモリ５の読みだし信号、表示制御信号１１等の基となるクロック２３を生成し、液晶表示装置２４に出力する。液晶表示装置２４はドットクロック生成手段２０から入力するクロック２３を基に、表示メモリ５の読みだし信号、表示制御信号１１等を生成するので、表示メモリから読みだす表示データ１０と表示制御信号１１はドットクロック１２に同期したタイミングの信号になる。また、カウンタ回路１６、セレクタ回路１５、ＥＣＬ変換手段１７において表示メモリ５から入力した表示データ１０をＰ／Ｓ変換し、さらにＥＣＬ信号レベルの信号に変換して液晶表示装置２に伝送する一連の動作は前記実施例と同じである。このように、水晶発振器等が出力するクロックをドットクロック１２として用いても本発明を実施できる。
【００２９】
また、前記までの実施例では表示データ１０をＰ／Ｓ変換したあとでＴＴＬ信号レベルの信号からＥＣＬ信号レベルの信号に変換しているが、ドットクロック１２やクロック２２の周期が短いということから表示メモリ５から読みだした表示データ１０をＴＴＬ信号レベルの信号からＥＣＬ信号レベルの信号に変換した後で、セレクタ回路１５とカウンタ回路１６を用いて表示データ１０をＰ／Ｓ変換してもよく、この場合は、カウンタ回路１６、セレクタ回路１５、ドットクロック生成手段２０もＥＣＬ変換手段１７と同様に１０Ｋシリーズ等の汎用ＩＣを用いて構成すれば容易に実現できる。また、ＥＣＬインターフェース出力手段６やＥＣＬインターフェース入力手段７を、例えば、日立製作所製ＨＧ２１Ｔシリーズ等のように、ＴＴＬ／ＥＣＬ混在インターフェースを備えたＬＳＩを用いて実現してもよいし、ＧａＡｓ素子を用いたＩＣやＬＳＩを用いてもよい。
【００３０】
ゲートアレイ方式を用いてＬＳＩ化する際の検討項目として、ゲート数、入出力ピン数、許容消費電力等の項目があるが、これらの要因からＥＣＬインターフェース出力手段６、ＥＣＬインターフェース入力手段７を各々１パッケージのＬＳＩでは実現できず、複数個のパッケージで実現する場合がある。この時の実施例を図面を用いて説明する。図５は本発明によるデータ伝送装置の第３の実施例のブロック図であり、ＥＣＬインターフェース出力手段６及びＥＣＬインターフェース入力手段７を３つのＬＳＩで実現する際の実施例を示している。本実施例において、１、２、３、４、５、８、９、は図１で説明した実施例と同じものであり、同じ番号を付した。６１、６２、６３は本実施例で特徴的なＥＣＬインターフェース出力手段であり、７１、７２、７３は本実施例で特徴的なＥＣＬインターフェース入力手段である。本実施例において、処理手段３、表示制御手段４、表示メモリ５の動作は図１を用いて説明した実施例とまったく同じであり、説明を省略する。本実施例では、表示メモリ５から読み出す１４４ビット幅の表示データ１０を、赤色の画素の表示データ１１１、緑色の画素の表示データ１１２、青色の画素の表示データ１１３の各々４８ビット幅の３つに分けている。そして、表示データ１１１、表示データ１１２、表示データ１１３を各々ＥＣＬインターフェース出力手段６１、ＥＣＬインターフェース出力手段６２、ＥＣＬインターフェース出力手段６３に入力する。表示制御手段４が出力するドットクロック１２はＥＣＬインターフェース出力手段６１、ＥＣＬインターフェース出力手段６２、ＥＣＬインターフェース出力手段６３に入力され、表示制御信号１１は、ＥＣＬインターフェース出力手段６３にのみ入力される。ＥＣＬインターフェース出力手段６１、ＥＣＬインターフェース出力手段６２、ＥＣＬインターフェース出力手段６３は、入出力する表示データのビット幅が３分の１になっているだけで、図１及び図２を用いて説明したＥＣＬインターフェース出力手段６と同様な構成となっており、動作も同じである。ＥＣＬインターフェース出力手段６３は入力した４８ビット幅の表示データ１１３をドットクロック１２を用いて、８分の１の６ビット幅の表示データ１１３ｂにＰ／Ｓ変換する。さらに、Ｐ／Ｓ変換後の表示データ１１３と、ドットクロック１２のＥＣＬ信号レベルの信号への変換、表示データ１１３及び表示制御信号１１の同期化を行う。そして以上の処理を施した表示データ１１３ｂ、表示制御信号１１、ドットクロック１２ｂを液晶表示装置２に出力する。ＥＣＬインターフェース出力手段６１及び、ＥＣＬインターフェース出力手段６２は、表示制御信号１１を入出力しないため表示制御信号１１の同期化は行わないが、その他はＥＣＬインターフェース出力手段６１と同様な動作を行う。ＥＣＬインターフェース入力手段７１、ＥＣＬインターフェース入力手段７２、ＥＣＬインターフェース入力手段７３も入出力する表示データのビット幅が３分の１になっているだけで、図１及び図２を用いて説明した前記ＥＣＬインターフェース入力手段７と同様な構成となっており、動作も同じである。ＥＣＬインターフェース入力手段７３はＥＣＬインターフェース出力手段６３から入力する表示データ１１３ｂ、表示制御信号１１をドットクロック１２ｂを用いて同期化し、さらに、表示データ１１３ｂ、ドットクロック１２をＥＣＬ信号レベルの信号からＴＴＬ信号レベルの信号に変換し、液晶モジュール９に出力する。ＥＣＬインターフェース入力手段７１、ＥＣＬインターフェース入力手段７２は、表示制御信号１１を入力しないため表示制御信号１１の同期化は行わないが、その他はＥＣＬインターフェース入力手段７３と同じ処理をする。このように、ＥＣＬインターフェース出力手段６、ＥＣＬインターフェース入力手段７を複数個のパッケージのＬＳＩで実現することも容易である。
【００３１】
また、本実施例では、ＥＣＬインターフェース入力手段で同期化する表示データと同期化のクロックとして用いるドットクロックは同じＥＣＬインターフェース出力手段から出力されているので、ＥＣＬインターフェース出力手段から出力する時点での表示データとドットクロックは同期化されている。このため、パソコン本体１から液晶表示装置２へ伝送する際の表示データとドットクロックの伝送路での伝播遅延量ばらつきをＥＣＬインターフェース入力手段で同期化する際のタイミングマージンを大きくすることができるという効果がある。
【００３２】
さらに、ＥＣＬインターフェース出力手段６３用として開発したＬＳＩの表示制御信号１１を入出力及び同期化する回路を用いなければ、ＥＣＬインターフェース出力手段６１及びＥＣＬインターフェース出力手段６２として、ＥＣＬインターフェース出力手段６３用として開発するＬＳＩを用いることも可能なので、３つのＬＳＩを開発するために必要な開発工数及び開発費用は、１つのＬＳＩを開発するために必要な開発工数及び開発費用で実現できる。このため、１つのＬＳＩの単価も安くできるという効果もある。同様に、ＥＣＬインターフェース入力手段７１及びＥＣＬインターフェース入力手段７２もＥＣＬインターフェース入力手段７３用として開発するＬＳＩを用いることができるので、同様な効果がある。
【００３３】
前記実施例では、表示データとドットクロックのパソコン本体１から液晶表示装置２へ伝送する際の伝送路での伝播遅延量ばらつきをＥＣＬインターフェース入力手段で同期化する際のタイミングマージンを大きくするため、複数のＥＣＬインターフェース出力手段各々からドットクロック１２ｂを出力し、パソコン本体１と液晶表示装置２間の伝送路に、ドットクロック１２ｂを伝送する構成にしたが、複数のＥＣＬインターフェース出力手段が出力するドットクロック１２ｂのうちの１つのみをパソコン本体１と液晶表示装置２間の伝送路で伝送し、伝送した１つのドットクロック１２ｂを液晶表示装置２内の複数のＥＣＬインターフェース入力手段全てに入力させてもよい。この場合、パソコン本体１と液晶表示装置２間の伝送路の伝送線数を少なくできるという効果がある。
【００３４】
また、本実施例では、ＥＣＬインターフェース出力手段６及びＥＣＬインターフェース入力手段７をそれぞれ、３つのＬＳＩで構成し、１つのＬＳＩに入力させる表示データ１０として、赤あるいは青あるいは緑の画素のデータをそれぞれ割り当てているが、本発明ではこれに制限するものではなく、例えば、２つのＬＳＩあるいは４つのＬＳＩで構成してもよく、さらに、各ＬＳＩに入力させる表示データ１０も単一色の画素のデータである必要もない。
【００３５】
また、液晶表示装置２として、モノクロで６ビット以下の階調（６４階調）を表示可能な液晶表示装置２を接続可能な表示データ伝送装置では、前記実施例で説明したＥＣＬインターフェース出力手段６３及びＥＣＬインターフェース入力手段７３を１ヶずつ用いるだけで実現でき、モノクロ液晶表示装置に新規開発する必要がないという効果もある。
【００３６】
次に、本発明でＥＣＬインターフェース出力手段６を実現するもう一つの例を図１２を用いて説明する。図１２は本発明によるデータ伝送装置の第４の実施例のブロック図である。本実施例は、図２とほぼ同じ構成であるが、ＥＣＬインターフェース出力手段６はセレクタ回路１５、カウンタ回路１６、ＥＣＬ変換手段１７の他に、処理手段３によって制御され、表示する色のデータを保持するパレット４１、表示データ生成手段４０で構成する。前述までの実施例の表示メモリ５は、液晶表示装置２の表示画面の各画素のデータを“１”または“０”で記憶している。これに対し本実施例では、液晶表示装置２の表示画面の各ドットのパレットＮｏを記憶している。表示データ生成手段４０は表示メモリ５からパレットＮｏを読みだし、パレット４１を参照することで、液晶表示装置２の表示画面の各画素で表示する色を認識し、表示データ１０としてセレクタ回路１５に出力する。これ以降の動作は、図２を用いて説明した実施例と同様であり、説明を省略する。
【００３７】
さらに、パソコン本体１と液晶表示装置２を接続する伝送路で伝送する信号線数を少なくする方法としては、以下の方式があり、２つの図面を用いて説明する。図６は本発明によるデータ伝送装置の第５の実施例のブロック図であり、図７は本実施例におけるパソコン本体１のタイミングチャートである。図６及び図７において、図２または図３と同じ要素には、同じ番号を付け、その動作説明は省略する。図７では図３と同様に、表示メモリ５から読みだした１４４ビット幅の表示データ１０のうちの８ビット幅分の表示データを開示している。本実施例において、表示制御信号１１は水平帰線期間中に“Ｈ”になる水平同期信号２４１、垂直帰線期間中に“Ｈ”になる垂直同期信号２４２、表示データ１０に表示画面で表示すべきデータを出力しているとき“Ｈ”になる表示タイミング信号２４３、液晶モジュール９のバックライトを点灯させるとき“Ｈ”になるバックライトコントロール信号２４４の４つの信号を意味する。ＥＣＬインターフェース出力手段６は、カウンタ回路１６、セレクタ回路１５、ＥＣＬ変換手段１７の他に、入力する４つの信号からなる表示制御信号１１から１つの信号を選択した表示制御信号１１ａを生成するセレクタ回路１８とＰ／Ｓ変換した表示データ１０ａと表示制御信号１１ａを液晶表示装置２で再現可能とするための基準信号２５を生成する基準信号生成手段１９で構成する。セレクタ回路１８はカウンタ回路１６が出力するカウント値１４と表示制御手段４が出力する４つの信号線からなる表示制御信号１１を入力し、０から７のカウント値１４のうち、０から３の時、入力する表示制御信号１１の中から１本の信号線を選択し、ＥＣＬ変換手段１７に出力する。
【００３８】
図７に示す具体的な動作例では、カウント値１４が０のときは水平同期信号２４１を、１の時は垂直同期信号２４２を、２の時は表示タイミング信号２４３を、３の時はバックライトコントロール信号２４４をそれぞれ選択し、表示制御信号１１ａとしてＥＣＬ変換手段１７に出力する。なお、カウント値１４が４から７のときは“Ｌ”を出力する。基準信号生成手段１９はカウンタ回路１６からカウント値１４を入力し、入力したカウント値１４が０の時“Ｈ”となる信号を生成し、ＥＣＬ変換手段１７に出力する。すなわち基準信号２５は、表示制御信号１１ｂで水平同期信号２４１を伝送しているタイミングを示している。ＥＣＬ変換手段１７は、入力した表示データ１０ａ、基準信号２５、表示制御信号１１ａをＥＣＬ信号レベルの信号に変換し、ＥＣＬ信号レベルの信号の表示データ１０ｂ、基準信号２５ｂ、表示制御信号１１ｂを液晶表示装置２へ出力する。液晶表示装置２内のＥＣＬインターフェース入力手段７では、ＥＣＬ信号レベルの信号の表示データ１０ｂ、基準信号２５ｂ、表示制御信号１１ｂをＴＴＬ信号レベルの信号に変換すると共に、基準信号２５を用いることにより、表示制御信号１１ａから水平同期信号２４１、垂直同期信号２４２、表示タイミング信号２４３、バックライトコントロール信号２４４を再現することができるので、液晶制御手段８で必要とする制御信号を生成することができる。このように、本実施例では４本必要としていた表示制御信号１１ｂを１本の信号線で実現できるので、パソコン本体１と液晶表示装置２を接続する伝送路の信号線数を少なくできる。
【００３９】
また本実施例のセレクタ回路１８入力するカウント値１４が０から３のとき、表示制御信号１１から水平同期信号２４１、垂直同期信号２４２、表示タイミング信号２４３、バックライトコントロール信号２４４のうちの一つを選択し、ＥＣＬ変換手段１７に出力しているがこれに限定するものではない。例えば、カウント値１４の値が０または１の時水平同期信号２４１を、２または３の時垂直同期信号２４２を、４または５の時表示タイミング信号２４３を、６または７の時バックライトコントロール信号２４４をそれぞれ選択する構成にしてもよい。また基準信号２５を、表示制御信号１１ｂで水平同期信号２４１を伝送しているとき“Ｈ”となる信号としたが、これに限定するものではない。さらに、表示制御信号１１として水平同期信号２４１、垂直同期信号２４２、表示タイミング信号２４３、バックライトコントロール信号２４４を表示制御手段４から出力される場合の例を示したが、これに限定するものではなく、その他の信号でもよく、また幾つの信号を１つの信号線で伝送してもよい。
【００４０】
さらに、本実施例では、複数の信号を１つの信号にした表示制御信号１１ｂを再現するために基準信号２５を新たに生成したが、これに限定するものではない。例えば、複数の表示制御信号１１のうちの１つの信号、たとえば水平同期信号２４１を、表示制御信号１１ｂとは別にそのまま伝送し、カウンタ回路１６のカウント値１４を水平同期信号２４１でクリア（０にする）ことでも、液晶表示装置２のＥＣＬインターフェース入力手段７において、表示制御信号１１ｂから各々の信号を再生することが可能である。この場合、基準信号生成手段１９は不要となる。
【００４１】
以上、説明してきた実施例では、前述したようにＥＣＬ信号レベルの信号とＴＴＬ信号レベルの信号との変換するために、汎用ＩＣである１０ＫＨシリーズ（例えば、モトローラ社製ＭＣ１０Ｈ１２４、ＭＣ１０Ｈ３５０やＭＣ１０Ｈ１２５、ＭＣ１０Ｈ３５１）やＴＴＬ／ＥＣＬ混在インターフェースを備えたＬＳＩ（例えば、日立製作所製ＨＧ２１Ｔシリーズ）を用いれば容易に実現できる。以下、これらのＩＣおよび、ＬＳＩを用いた本発明の使用方法の一例を説明する。通常、ＥＣＬ素子は正電源電圧（以下、ＶCCと称す）をグランドと接続し、負電源電圧（以下、ＶEEと称す）に−５Ｖを供給する。これによって、“Ｈ”の電圧レベル：約−０．９Ｖ、“Ｌ”で電圧レベル：約−１．８ＶのＥＣＬ信号レベルの信号を出力することができた（以下、この使用方法を通常ＥＣＬ使用方法と称す）。しかしこの使用方法では、ＴＴＬ信号レベル用の＋５Ｖ電源の他に、−５Ｖ電源の２つの電源を供給する必要がある。そこで、単一＋５Ｖ電源のみで使用したい場合は、ＶCCに＋５Ｖを供給し、ＶEEをグランドと接続することで、“Ｈ”の電圧レベル：約４．１Ｖ、“Ｌ”で電圧レベル：約３．２Ｖの信号レベルの信号を出力してもよい（以下、この使用方法を疑似ＥＣＬ使用方法と称し、この時の信号レベルは疑似ＥＣＬ信号レベルと称す）。本発明の表示データ伝送装置では、前述した通常ＥＣＬ使用方法と疑似ＥＣＬ使用方法のどちらの使用方法を用いてもよい。またこれらのＩＣ及びＬＳＩは、一つの信号を２本の信号線で表現し、２本の信号線のうち１本が“Ｈ”のとき、他の１本は“Ｌ”となる差動信号を入出力する。したがって、パソコン本体１と液晶表示装置２間の伝送路には、ＥＣＬ信号レベルまたは疑似ＥＣＬ信号レベルの差動信号が伝送されている。しかし本発明では伝送するＥＣＬ信号レベルの信号として必ずしも一つの信号を２本の信号で表現する差動信号で伝送する必要はなく、ＩＣまたはＬＳＩが出力する２本の差動信号のうちの１本のみ伝送してもよい。
【００４２】
また、ＥＣＬ信号レベルの信号が差動信号であることに着目し、伝送するドットクロック１２の速度を２分の１にする方式として、以下の方式を提案する。この方式を図面を用いて説明する。図８は本発明によるデータ伝送装置の第６の実施例であり、図９はその主要部分のタイミングチャートである。図８において、図２で説明した要素には、同じ番号を付してある。本実施例において、本実施例で特徴的なＥＣＬインターフェース出力手段６は、セレクタ回路１５、カウンタ回路１６、ＥＣＬ変換手段１７の他に、ドットクロック１２の周期を２倍にする液晶表示装置２６で構成する。本実施例において、表示メモリ５から読みだした表示データ１０をＰ／Ｓ変換した後、ＥＣＬ信号レベルの信号に変換して液晶表示装置２に伝送する動作等は、前記実施例と同じであり、説明を省略する。しかし、表示制御手段４が出力するドットクロック１２は、ＥＣＬ変換手段１７に直接入力されず、分周回路２６に入力される。分周回路２６は、入力したドットクロック１２を分周し、周期を２倍にしてＥＣＬ変換手段１７に出力する。ＥＣＬ変換手段１７は周期が２倍になったドットクロック２７を入力し、これをＥＣＬ信号レベルの信号２７ｂに変換し、液晶表示装置２に出力される。ＥＣＬ変換手段１７が出力するＥＣＬ信号レベルで周期が２倍になったドットクロック２７ｂは２つの差動信号、クロック２７０とクロック２７１であり、この２つのクロックは極性が反対になっている。このようにして、液晶表示装置２内のＥＣＬインターフェース入力手段７では、図９に示した、ドットクロック１２の周期が２倍になったクロック２７０とクロック２７１と表示データ１０ｂが入力される。そして、表示データ１０ｂ間のパソコン本体１と液晶表示装置２間の伝送路での伝播遅延量のばらつきを同期化する際は、クロック２７０とクロック２７１の立ち上がりエッジを用いて表示データ１０ｂを同期化する。具体的には、図９に示したように表示データ１０ｂのうち，ｎ＋２ｍ（ｍは０以上の整数）番目のデータをクロック２７０で、ｎ＋２ｍ＋１（ｍは０以上の整数）番目のデータをクロック２７１で同期化する。このように本実施例では、ドットクロック１２の周期を２倍にできる、すなわち伝送速度を２分の１にできる。このため、データを伝送する際の伝送限界速度よりも、ドットクロックの伝送速度の方が高速な場合であっても伝送可能となる。
【００４３】
次に、本発明による液晶表示装置２の構成例を、図１０に示す。図１０において、図１および図５に示した要素と同じものには同じ番号を付してある。２８はキーボード装置であり、前述までの実施例では説明しなかったが、キーボード装置２８はパソコン本体１に直接接続しているのではなく、液晶表示装置２を介してパソコン本体１と接続している。２９は電源回路、３０はＡＣソケット、３１は液晶表示装置２がパソコン本体１と接続されたとき点灯する接続表示ＬＥＤ、３３は表示インターフェース基板、３４はコントラストボリューム、３５は調光ボリュームである。３２はＬＣＭ基板であり、図５での液晶制御手段８及び液晶モジュール９がある。液晶表示装置２はパソコン本体１から前記実施例で説明した表示データ１１１ｂ、表示データ１１２ｂ、表示データ１１３ｂ、ドットクロック１２ｂ、表示制御信号１１の他に、接続表示ＬＥＤ３１を点灯を指示するＬＥＤＯＮ信号３６、キーボード装置２８でのキースイッチの押下データ、キー走査クロック等のキーデータ３８を入力する。キーデータ３８はＥＣＬインターフェース入力手段７１等には入力されず、そのまま入出力する。ＥＣＬインターフェース入力手段７１、ＥＣＬインターフェース入力手段７２、ＥＣＬインターフェース入力手段７３には日立製作所製ＨＧ２１ＴＳ２０を用いている。電源回路２９はＡＣソケット３０から電源を得て液晶表示装置２に電源（５Ｖ，１２Ｖ，２４Ｖ）を供給する。ＬＥＤＯＮ信号３６はＥＣＬインターフェース入力手段７１に入力され、ＬＯＷレベルを出力することで接続表示ＬＥＤ３１を点灯する。パソコン本体１と液晶表示装置２を接続しているケーブルとしては、特に制限するものではなく、どのようなケーブルを用いてもよいが、ノイズに強く、１０ｍ程度の伝送にもケーブル径の太さが配線の引き回し等の問題にならず、差動信号の伝送に適した、対ケーブルを数本まとめシールドした、遮蔽付き多対ケーブル（例えば日立電線製細径ＭＡケーブル：ＵＬ２９９０−ＳＢ（ＭＡ））を用いている。
【００４４】
以上説明した実施例では、液晶表示装置２での表示色を約２６万色（具体的には262144色）、解像度を横１２８０ドット、縦１０２４ライン、フレーム周波数が６０Ｈｚの時を仮定して説明したがこれに限定するものではなく、表示色、解像度、フレーム周波数等はどのようなものでもよい。また、表示メモリから表示画面の８ドット分のデータを一度に読みだしていたがこれに限定するものではない。さらに、ＥＣＬインターフェース出力手段６において表示メモリ５から読みだした表示データ１０の信号線数を８分の１にＰ／Ｓ変換していたが、これに限定するものではない。液晶表示装置２での表示色を４０９６色、解像度を横１１２０ドット、縦７８０ライン、フレーム周波数を８０Ｈｚ、表示メモリから一度に読み出す表示データ１０の表示画面のドット数が４ドット、ＥＣＬインターフェース出力手段６におけるＰ／Ｓ変換を３分の１の時でもよい。この時、液晶表示装置２の表示色は４０９６色なので１つのドットを表現するために必要なビット数は１２ビットとなる（２の１２乗は４０９６）。これは、赤色、青色、緑色、の各画素の明るさを各々４ビットで表現することを意味する。また、表示メモリ５から一度に４ドット分のデータを読み出すため、表示メモリ５から１度に読み出す表示データのビット幅は、４８ビット（４×１２＝４８）となる。
【００４５】
この時の、本発明におけるパソコン本体１と液晶表示装置２間のインターフェース仕様の一例を図１１に示す。ここでは図５の実施例に対応したものを示す。この例では３つのＬＳＩを用いて、ＥＣＬインターフェース出力手段を実現しており、３つのＬＳＩそれぞれを、ＬＳＩ０，ＬＳＩ１，ＬＳＩ２と称す。図１１において、Ａ１からＡ６８は本実施例でのパソコン本体と液晶表示装置間の信号線を示しており、６８本ある。Ａ１からＡ１６の信号線を用いて伝送するＤＣＫ０、ＳＣＫ０、ＤＴ０１からＤＣＫ０６はＬＳＩ０から出力する信号であり、全て疑似ＥＣＬ信号レベルの信号であり、各々の信号は、２本の対線を用いてその信号を伝送する。このうち、ＤＣＫ０はドットクロック１２ｂであり、ＳＣＫ０は基準信号２５ｂであり、ＤＴ０１からＤＴ０６は表示データ１１１ｂである。同様に、Ａ１７からＡ３２の信号線を用いて伝送するＤＣＫ１、ＳＣＫ１、ＤＴ１１からＤＣＫ１６はＬＳＩ１から出力する信号であり、全て疑似ＥＣＬ信号レベルの信号であり、各々の信号は、２本の対線を用いてその信号を伝送する。このうち、ＤＣＫ１はドットクロック１２ｂであり、ＳＣＫ１は基準信号２５ｂであり、ＤＴ１１からＤＴ１６は表示データ１１２ｂである。同様に、Ａ３３からＡ４６の信号線を用いて伝送する、ＤＣＫ２、ＳＣＫ２、ＤＴ２１からＤＣＫ２５はＬＳＩ２から出力する信号であり、全て疑似ＥＣＬ信号レベルの信号であり、各々の信号は、２本の対線を用いてその信号を伝送する。このうち、ＤＣＫ２はドットクロック１２ｂであり、ＳＣＫ２は基準信号２５ｂであり、ＤＴ２１からＤＴ２４は表示データ１１３ｂであり、ＤＴ２５は表示制御信号１１ｂである。表示データＤＴ０１からＤＴ０６、表示データＤＴ１１からＤＴ１６、表示データＤＴ２１からＤＴ２４、表示制御信号ＤＴ２５は各ＬＳＩにおいて３ビット幅のデータを１ビット幅にＰ／Ｓ変換された信号であり、Ｐ／Ｓ変換する前の３つの信号を、図１１中の各信号の左に示した。例えば、表示データＤＴ０１はＢ００，Ｂ１０，Ｂ２０の３つの信号が１つの信号にＰ／Ｓ変換されており、表示データＤＴ０２はＢ３０，Ｂ０１，Ｂ１１の３つの信号が１つの信号にＰ／Ｓ変換されており、表示制御信号ＤＴ２５はＨＳＹ，ＶＳＹ，ＤＳＰの３つの信号が１つの信号にＰ／Ｓ変換されている。なお、“Ｂ００”等の名前は、左の文字がデータの画素の色を示しており、“Ｂ”のとき青、“Ｇ”のとき緑、“Ｒ”のとき赤を意味し、中央の数字が、明るさを表現する４ビット幅のデータの下位ビットから何ビット目のデータかを意味し、右の数字が、表示メモリ５から１度に読み出す４ドット分の表示データのうちの左から何ドット目のデータかを意味している。例えば、“Ｂ１０”は青色の画素で、明るさを表現する４ビット幅のデータのうち、下位ビットから２ビット目で、表示メモリ５から１度に読み出す４ドット分の表示データのうちの左から１ドット目のデータであることを意味している。また表示制御信号ＤＴ２５のＰ／Ｓ変換する前の信号のうち“ＨＳＹ”は水平同期信号２４１であり、“ＶＳＹ”は垂直同期信号２４２であり、“ＤＳＰ”は表示タイミング信号２４３である。そして、ＳＣＫ１信号、ＳＣＫ１信号、ＳＣＫ１信号は、３つの信号をＰ／Ｓ変換したＤＴ０１信号、ＤＴ０２信号、ＤＴ２５信号等で、図１１中の各信号の左に示した“Ｂ００”、“Ｂ３０”、“ＨＳＹ”等を伝送しているとき“Ｈ”になる信号である。
【００４６】
また、この例では、パソコン本体１から液晶表示装置２へ伝送する信号として、前記ＬＳＩ１、ＬＳＩ２、ＬＳＩ３が伝送する信号の他に、次のような信号も伝送する。信号線Ａ４７を用いて伝送するＴＳＳＤ信号と信号線Ａ４９を用いて伝送するＴＳＲＤ信号は、前述までの実施例では特に説明しなかったが、液晶制御手段８が行う液晶モジュール９のバックライトの輝度を制御するための信号であり、ＴＳＳＤ信号がライト用、ＴＳＲＤ信号がリード用のシリアルデータである。信号線Ａ５３を用いて伝送するＫＢＤＴ信号は、図１０で示した液晶表示装置２と接続しているキーボード装置２８のキー走査結果であるキーボードデータであり、信号線Ａ５１を用いて伝送するＫＢＣＬＫ信号は、キーボードデータ伝送用のクロック信号である。また、信号線Ａ５５及びＡ５７、Ａ５９を用いて伝送する５ＶＫＢ及び１２ＶＫＢ信号線は、キーボード装置２８用の＋５Ｖ電源と、＋１２Ｖ電源用の信号線である。信号線Ａ６１を用いて伝送するＰＳＷＯＮ信号は、液晶表示装置２に付けているスイッチと接続しており、この信号によって、パソコン本体１、及び液晶表示装置２の電源を制御する。信号線Ａ６３を用いて伝送するＬＥＤＯＮ信号は、図１０で示した接続表示ＬＥＤ３１の点灯を示す信号である。信号線Ａ６５を用いて伝送するＴＤＯＮ信号は、液晶モジュール９のＯＮ／ＯＦＦを制御する信号である。そして、信号のグランドは、信号線Ａ４８、Ａ５０、Ａ５２、Ａ５４、Ａ５６、Ａ５８、Ａ６０、Ａ６２、Ａ６４、Ａ６６、Ａ６７、Ａ６８と接続している。なお、ＴＳＳＤ信号、ＴＳＲＤ信号、ＫＢＣＬＫ信号、ＫＢＤＴ信号、ＰＳＷＯＮ信号、ＬＥＤＯＮ信号、ＴＤＯＮ信号は全てＴＴＬ信号レベルの信号である。
【００４７】
なお、基準信号２５（ＳＣＫ１信号等）を３つのＬＳＩ全てから伝送しているが、これに限定するものではなく、１つのＬＳＩのみから伝送してもよい。
【００４８】
以上の実施例ではパソコン本体と液晶表示装置を接続する形態を例に挙げて、説明したが、これに限定するものではなく、パソコン本体の変わりに、ワークステーション本体や、その他の情報処理装置でもよく、液晶表示装置の変わりに、プラズマ表示装置や、ＣＲＴ表示装置等のいかなる表示装置でもよい。
【００４９】
【発明の効果】
本発明によれば、パソコン本体と液晶表示装置間の伝送線数を増やさなくても、良好な表示品質が保て、１０ｍ，８０ＭＨｚといった、長距離、高速な表示データを伝送することが可能となる。
【図面の簡単な説明】
【図１】本発明によるデータ伝送装置の構成を示すブロック図
【図２】データ伝送装置の第１の実施例のブロック図
【図３】第１の実施例におけるパソコン本体のタイミングチャート
【図４】データ伝送装置の第２の実施例のブロック図
【図５】データ伝送装置の第３の実施例のブロック図
【図６】データ伝送装置の第５の実施例のブロック図
【図７】図６の実施例におけるパソコン本体のタイミングチャート
【図８】データ伝送装置の第６の実施例のブロック図
【図９】図８の実施例のタイミングチャート
【図１０】図５の実施例に対応する液晶表示装置の一例のブロック図
【図１１】本発明におけるインターフェース仕様の一例の説明図
【図１２】データ伝送装置の第４の実施例のブロック図
【符号の説明】
１…パソコン本体、２…液晶表示装置、３…処理手段、４…表示制御手段、５…表示メモリ５、６…ＥＣＬインターフェース出力手段、７…ＥＣＬインターフェース入力手段７、８…液晶制御手段、９…液晶モジュール、１５…セレクタ回路、１６…カウンタ回路、１７…ＥＣＬ変換手段、１９…基準信号生成手段[0001]
[Industrial application fields]
The present invention relates to a display data transmission apparatus suitable for transmitting high-speed display data such as a personal computer and a workstation.
[0002]
[Prior art]
Conventionally, display data is transmitted from a personal computer body to a liquid crystal display device as a signal of a TTL signal level. However, in recent years, as the resolution of liquid crystal display devices has increased, the amount of display data to be transmitted from the personal computer body to the liquid crystal display device in one frame has increased, so the number of transmission lines between the personal computer body and the liquid crystal display device has been reduced. There is a need to increase or to increase the dot rate for transmitting display data.
[0003]
For example, if the display color of the liquid crystal display device is 260,000 colors, the number of transmission lines of display data output from the personal computer main body to the liquid crystal display device requires 18 lines (6 for each of R, G, and B), and the resolution is horizontal 1280. In the case of a liquid crystal display device with dots and 1024 vertical lines and a frame frequency of 60 Hz, the transmission rate of display data is about 80 Mbps. The transmission speed of the display data can be obtained by the following formula, and the above 80 Mbps is calculated by setting the blanking period to “0”.
[0004]
Display data transmission rate = (resolution + X) x frame frequency
(X: Return period)
Therefore, as a method of slowing down the transmission speed, display data read from the display memory in the conventional PC main body is stored in parallel / serial conversion (hereinafter abbreviated as P / S conversion) and transmitted to the liquid crystal display device. A method may be considered in which the dot rate of the display data is transmitted at a speed that can be transmitted as a signal of the TTL signal level by transmitting the data as it is to the liquid crystal display device without performing P / S conversion. However, this increases the number of transmission lines as the dot rate is lower, which increases the cable diameter between the PC and the liquid crystal display, causing problems such as loss of aesthetics and difficulty in wiring. End up.
[0005]
On the other hand, as means for transmitting without reducing the dot rate and increasing the number of transmission lines, for example, as disclosed in JP-A-3-5790, display data to be displayed in one frame is 1 An apparatus has been proposed in which all the data is not transmitted during a frame, but is extracted and transmitted every certain number of display dots. In this device, for example, when data is extracted and transmitted every 4 dots in sequence, the transmission speed of display data is ¼ that when all display data is transmitted in one frame, and the time for four frames is reduced. The display data for one frame is transmitted by applying. Thereby, the dot rate of 80 Mbps becomes a dot rate of 20 Mbps that can be transmitted even at the TTL signal level without increasing the number of transmission lines.
[0006]
[Problems to be solved by the invention]
In the prior art described in Japanese Patent Laid-Open No. 3-5790, the display screen changes when the display screen changes little or when the display data is sequentially extracted and transmitted and the display data for one frame is collected. When the interval is long, there is no problem in display quality.
[0007]
However, since only a display data amount that is smaller than the display data amount that should originally be transmitted is transmitted in one frame, in the case of display such as scrolling where the display screen changes at any time, the display data of adjacent dots is one frame. There is a time shift of more than a minute, and since different frames of data are displayed between adjacent dots, the display screen is disturbed. For example, there is a problem that even before and after the screen changes in a single character font, it is difficult to distinguish characters and the like.
[0008]
Furthermore, since transmission at the TTL signal level is easily affected by attenuation and noise on the transmission line, it is not suitable for long-distance transmission. For example, the PC main body and the liquid crystal display device are used at a distance of 10 m or more. It is not applicable for use.
[0009]
An object of the present invention is to provide a display data transmission apparatus that can maintain good display quality without increasing the number of transmission lines even in long-distance transmission.
[0010]
[Means for Solving the Problems]
According to the present invention, in a display data transmission device that transmits at least display data from an information processing device main body to a display device, at least display data and a dot clock among data transmitted from the information processing device main body to the display device are at an ECL signal level. It is intended to be transmitted as a signal.
[0011]
More specifically, in a personal computer body having at least processing means, display control means, and display memory, display data and display after P / S conversion of display data from the display memory among data transmitted to the liquid crystal display device. An ECL interface output means for outputting a dot clock generated by the control means at least as an ECL signal level signal is provided. Further, in a liquid crystal display device having a liquid crystal control means and a liquid crystal module, ECL signal level data transmitted from the personal computer body is received. ECL interface input means for inputting and outputting to the liquid crystal control means is provided.
[0012]
[Action]
The operation of the representative configuration of the present invention is as follows. The processing means writes data to be displayed on the liquid crystal display device in the display memory according to the processing result. The display control means outputs a read control signal and the like so as to sequentially read display data from the display memory, and generates a display control signal and the like such as a display synchronization signal. The ECL interface output means P / S converts at least the display data read from the display memory by the display control means, and at least the P / S converted display data and the dot clock are supplied to the liquid crystal display device as a signal of the ECL signal level. To transmit. The ECL interface input means inputs display data of the ECL signal level transmitted from the personal computer body and outputs it to the liquid crystal control means. The liquid crystal control means displays the input display data on the liquid crystal module.
[0013]
Thereby, even in long-distance transmission, it is possible to perform display data transmission that can maintain good display quality without increasing the number of transmission lines.
[0014]
【Example】
Embodiments of the present invention will be described below with reference to the drawings. The following embodiment pays attention to the fact that the signal of the ECL signal level is resistant to power supply noise and suitable for high-speed and long-distance transmission, and at least the transmission speed is high among the data output from the personal computer body to the liquid crystal display device. The display data and the dot clock are transmitted as a signal at the ECL signal level.
[0015]
FIG. 1 shows a configuration of a data transmission apparatus according to the present invention. In the figure, 1 is a personal computer body and 2 is a liquid crystal display device. The personal computer main body 1 includes processing means 3, display control means 4, display memory 5, and ECL interface output means 6. The liquid crystal display device 2 includes an ECL interface input means 7, a liquid crystal control means 8, and a liquid crystal module 9.
[0016]
Next, the operation of this embodiment will be described.
[0017]
First, the operation in the personal computer main body 1 will be described. The processing means 3 updates the contents (display data 10) of the display memory 5 as necessary according to the processing result. The display control unit 4 generates a display control signal 11 including a horizontal synchronization signal, a vertical synchronization signal, a display timing signal, and a backlight control signal, and a dot clock 12, and outputs the generated display control signal 11 to the ECL interface output unit 6 as well as the display memory 5 In order to read the display data 10 from, the address of the display data 10 to be read and the reading control signal 13 are generated and sequentially output to the display memory 5. The ECL interface output means 6 receives display data 10 from the display memory 5 and receives a display control signal 11 and a dot clock 12 from the display control means 4. Among these signals and data, the display data 10 is P / S converted to reduce the number of data lines, and the P / S converted display data 10 and the dot clock 12 are converted from the TTL signal level signal to the ECL signal level. Is transmitted to the liquid crystal display device 2.
[0018]
Next, the operation of the liquid crystal display device 2 will be described. The display data 10b, the display control signal 11, and the dot clock 12b transmitted from the personal computer main body 1 are input to the ECL interface input means 7. The ECL interface input means 7 reduces the speed by performing S / P conversion of the display data 10b and the dot clock 12b, which are signals of the ECL signal level, among the input display data 10b, the display control signal 11, and the dot clock 12b. The TTL signal level is converted into a signal and output to the liquid crystal control means 8. The display control signal 11 other than the ECL signal level (TTL signal level signal) is output to the liquid crystal control means 8 as it is. The liquid crystal control means 8 drives the liquid crystal module 9 according to the input display data 10d, display control signal 11, and dot clock 12d. As described above, in the present invention, the display data 10 and the dot clock 12 having a high transmission speed are transmitted with a signal having an ECL signal level suitable for high-speed and long-distance transmission, thereby increasing the dot rate of the display data to be transmitted. Therefore, even if the number of transmission lines is not increased, a good display quality can be maintained, and a distance of 10 m to 20 m can be transmitted. In this embodiment, the display control signal 11 whose transmission speed is not high is transmitted as a signal of TTL signal level. However, the display control signal 11 may be converted into a signal of ECL signal level and transmitted.
[0019]
Next, the ECL interface output means 6 will be described more specifically. FIG. 2 is a first embodiment of the present invention showing in detail an example of the internal configuration of the ECL interface output means 6 in FIG. The ECL interface output unit 6 includes a selector circuit 15, a counter circuit 16, and an ECL conversion unit 17. In the present embodiment, for specific explanation, the display color on the liquid crystal display device 2 is about 260,000 colors (specifically, 262144 colors), the resolution is 1280 dots wide, 1024 lines high, and the frame frequency is 60 Hz. Assume that there is. In order to represent 260,000 display colors in the liquid crystal display device 2, an information amount of 18 bits per dot is required (2 to the 18th power = 262144). That is, the brightness of each of the three pixels of red, green, and blue constituting one dot is expressed by 6 bits. The display memory 5 stores a display state for one screen of the display screen of the liquid crystal display device 2.
[0020]
As described with reference to FIG. 1, the display data 10 stored in the display memory 5 is updated and read by the processing means 3 and the display control means 4. Reading of the display memory 5 performed by the display control means 4 is sequentially read so as to scan from the upper left of the display screen of the liquid crystal display device 2 to the right, and display data for 8 dots is read by one reading. . As described above, since one dot is expressed by 18 bits, 144-bit display data 10 is read out once. The display data 10 read from the display memory 5 is input to the selector circuit 15 in the ECL interface output means 6. In addition to the process of reading the display data from the display memory 5, the display control means 4 synchronizes with the display control signal 11 and the signal for reading the display data from the display memory 5 and has a period of 1/8 of the read period. Dot clock 12 is generated. The dot clock 12 generated by the display control unit 4 is input to the counter circuit 16 in the ECL interface output unit 6. The counter circuit 16 is a 3-bit counter, counts the input dot clock 12, and outputs a count value 14 expressing a number from 0 to 7 in 3 bits to the selector circuit 15. That is, the counter circuit 16 sequentially outputs a value from 0 to 7 as the count value 14 in the same period as the cycle of reading the display data. The selector circuit 15 is a selector that selects 1-dot data from the 8-dot data that is input. One-dot data is input from the 144-bit display data 10 that is input according to the count value 14 that is input from the counter circuit 16. The minute 18-bit data is selected and output to the ECL conversion means 17. That is, the selector circuit 15 and the counter circuit 16 are used to perform P / S conversion of the 8-dot width display data 10 to the 1-dot width display data 10a. The ECL conversion unit 17 receives the display data 10a and the dot clock 12 output from the display control unit 4, converts the signal level of these signals from the TTL signal level to the ECL signal level, and outputs the converted signal level to the liquid crystal display device 2. .
[0021]
Next, the operation of the ECL interface output means 6 characteristic of the present invention will be described with reference to the timing chart of FIG. For easy understanding, only the 8-bit width of the 144-bit width display data 10 read out from the display memory 5 by one reading is shown. The operation of the ECL interface output means 6 will be described below with reference to FIG. 2 and FIG.
[0022]
In FIG. 3, reference numerals 100, 101, 102, 103, 104, 105, 106, and 107 are 8-bit width display data of the 144-bit width display data 10 read from the display memory 5. The display data 100 in the first reading is the data of the least significant bit among the 6-bit width data representing the brightness of the red pixel of the upper leftmost dot on the display screen of the liquid crystal display device 2. . Similarly to the display data 100, the display data 101 to the display data 107 represent the least significant bit of the 6-bit width data representing the brightness of one pixel, and the display data 101 displays the display position. The data 100 is the red pixel data of the right adjacent dot of the data 100, the display data 102 is the data of the red pixel of the two right adjacent dots of the display data 100, the display data 103, the display data 104, the display Data 105, display data 106, and display data 107 are data of 3 dots, 4 dots, 5 dots, 6 dots, and 7 dots to the right of display data 100, respectively. Further, each display data in the second and subsequent readings is data of dots 8 dots to the right of the previous reading position. However, when this reading position reaches the right end, the dot at the left end of the next lower line becomes the reading position, and this is repeated to read the display data for one screen.
[0023]
The display control means 4 displays data 10 for 8 dots on the display screen of the liquid crystal display device 2 (display data 100 in FIG. 3) at a cycle of 100 ns (dot rate is 10 Mbps) from the display memory 5 in one reading cycle. Display data 107) is read out. The counter circuit 16 is supplied with a dot clock 12 having a period of 12.5 ns (speed is 80 MHz), which is one-eighth of the display data 10. The counter circuit 16 counts the dot clock 12 and outputs a count value 14 to the selector circuit 15. The selector circuit 15 selects one of the input display data 100, 101, 102, 103, 104, 105, 106, and 107 according to the count value 14 from the counter circuit 16, and performs ECL conversion as the display data 10a. Output to means 17. For example, the display data 100 is displayed when the count value 14 is “0”, the display data 101 is displayed when the count value 14 is “1”, and the display data 102 is displayed when the count value 14 is “2”. Each is output to the ECL conversion means 17. At this time, the cycle of the display data is equal to the cycle of the dot clock 12 and is 12.5 ns.
[0024]
In this way, according to the present invention, the dot rate of display data to be transmitted can be increased. The selector circuit 15, counter circuit 16, and ECL conversion means 17 constituting the ECL interface output means 6 can be easily realized, and the selector circuit 15 and counter circuit 16 can be realized by a TTL IC that is a general-purpose IC. The conversion means 17 may be, for example, MC10H351 manufactured by Motorola, and there is no problem in realizability.
[0025]
Further, since the ECL interface output means 6 performs P / S conversion and conversion to the ECL signal level for the display data 10, the display control signal 11 output without doing anything is the selector circuit 15 and the ECL. The timing of the conversion means 17 differs by the propagation delay amount. Further, timing differences occur between display data 10b subjected to the same processing due to variations in propagation delay amount of the selector circuit 15 and the like. Therefore, the ECL interface output means 6 may synchronize at least once before outputting the display data 10b and the display control signal 11 to the liquid crystal display device 2, and then output them to the liquid crystal display device 2. Further, when the transmission distance between the personal computer main body 1 and the liquid crystal display device 2 is increased, the dispersion of the propagation delay amount in the transmission between the display data 10b to be transmitted and the display control signal 11 increases. The ECL interface input means 7 in the display device 2 may also synchronize the display data 10b and the display control signal 11 that are similarly input. If such synchronization is performed, it is possible to eliminate the variation in the propagation delay amount in the transmission path, so that the transmission path between the personal computer main body 1 and the liquid crystal display device 2 can be made longer. A dot clock 12 can be used as a synchronous clock signal for performing synchronization.
[0026]
In the ECL interface output means 6, the dot clock 12 generated by the display control means 4 is used as the dot clock, but a clock output from a crystal oscillator or the like may be used as the dot clock 12. An embodiment in this case will be described with reference to FIG.
[0027]
In FIG. 4, 1, 2, 3, 5, 15, 16, 17 are the same as the elements shown in FIG. In this embodiment, 24 is a display control means, and 21 is an oscillator such as a crystal oscillator. The ECL interface output means 6 is slightly different in configuration and operation from the embodiment described with reference to FIG. The ECL interface output unit 6 includes a dot clock generation unit 20 in addition to the selector circuit 15, the counter circuit 16, and the ECL conversion unit 17. In the processing means 3 and the display control means 24 of the present embodiment, the operations for updating and reading the display data 10 stored in the display memory 5 are not different from those of the previous embodiment. However, in the above embodiment, the dot clock 12 is generated by the liquid crystal display device 24. However, in this embodiment, the dot clock 12 is generated in the ECL interface output means 6.
[0028]
The oscillator 21 outputs a clock 22 having a speed N times the dot clock 12 (N is an integer equal to or greater than 1) to the dot clock generation means 20 in the ECL interface output means 6. The dot clock generation means 20 generates the dot clock 12 from the input clock 22 and outputs the dot clock 12 to the counter circuit 16 and the ECL conversion means 17 as well as the display memory 5 reading signal and display control signal 11 generated in the liquid crystal display device 24. The clock 23 that is the basis of the above is generated and output to the liquid crystal display device 24. Since the liquid crystal display device 24 generates the read signal of the display memory 5, the display control signal 11 and the like based on the clock 23 input from the dot clock generating means 20, the display data 10 and the display control signal 11 read from the display memory are generated. Becomes a signal of timing synchronized with the dot clock 12. In addition, the display circuit 10 input from the display memory 5 is P / S converted by the counter circuit 16, the selector circuit 15, and the ECL conversion means 17, further converted into a signal of the ECL signal level and transmitted to the liquid crystal display device 2. The operation is the same as in the previous embodiment. As described above, the present invention can be implemented even when a clock output from a crystal oscillator or the like is used as the dot clock 12.
[0029]
In the above embodiments, the display data 10 is converted from the signal of the TTL signal level to the signal of the ECL signal level after P / S conversion. However, the period of the dot clock 12 and the clock 22 is short. After the display data 10 read from the display memory 5 is converted from a TTL signal level signal to an ECL signal level signal, the display data 10 may be P / S converted using the selector circuit 15 and the counter circuit 16. In this case, the counter circuit 16, the selector circuit 15, and the dot clock generation means 20 can be easily realized by using a general-purpose IC such as a 10K series as in the ECL conversion means 17. Further, the ECL interface output means 6 and the ECL interface input means 7 may be realized by using an LSI having a mixed TTL / ECL interface, such as HG21T series manufactured by Hitachi, Ltd., or using a GaAs element. A conventional IC or LSI may be used.
[0030]
Consideration items when using the gate array method for LSI include items such as the number of gates, the number of input / output pins, and allowable power consumption. From these factors, the ECL interface output means 6 and the ECL interface input means 7 are each set. It may not be realized with a single package LSI, but may be realized with a plurality of packages. An embodiment at this time will be described with reference to the drawings. FIG. 5 is a block diagram of a third embodiment of the data transmission apparatus according to the present invention, showing an embodiment when the ECL interface output means 6 and the ECL interface input means 7 are realized by three LSIs. In this embodiment, 1, 2, 3, 4, 5, 8, 9 are the same as the embodiment described in FIG. Reference numerals 61, 62, and 63 are ECL interface output means characteristic in the present embodiment, and 71, 72, and 73 are ECL interface input means characteristic in the present embodiment. In this embodiment, the operations of the processing means 3, the display control means 4, and the display memory 5 are the same as those in the embodiment described with reference to FIG. In this embodiment, the 144-bit width display data 10 read from the display memory 5 is divided into three 48-bit widths of red pixel display data 111, green pixel display data 112, and blue pixel display data 113. It is divided into. Then, the display data 111, the display data 112, and the display data 113 are input to the ECL interface output unit 61, the ECL interface output unit 62, and the ECL interface output unit 63, respectively. The dot clock 12 output from the display control unit 4 is input to the ECL interface output unit 61, the ECL interface output unit 62, and the ECL interface output unit 63, and the display control signal 11 is input only to the ECL interface output unit 63. The ECL interface output means 61, the ECL interface output means 62, and the ECL interface output means 63 have the ECL described with reference to FIG. 1 and FIG. The configuration is the same as that of the interface output means 6, and the operation is the same. The ECL interface output means 63 P / S converts the input display data 113 having a 48-bit width into display data 113b having a 1 / 8-bit width by using the dot clock 12. Further, the display data 113 after P / S conversion and the conversion of the dot clock 12 into a signal of the ECL signal level are performed, and the display data 113 and the display control signal 11 are synchronized. The display data 113b, display control signal 11, and dot clock 12b subjected to the above processing are output to the liquid crystal display device 2. The ECL interface output unit 61 and the ECL interface output unit 62 do not synchronize the display control signal 11 because they do not input / output the display control signal 11, but otherwise perform the same operations as the ECL interface output unit 61. The ECL interface input means 71, the ECL interface input means 72, and the ECL interface input means 73 also have the above described ECL described with reference to FIGS. The configuration is the same as that of the interface input means 7, and the operation is the same. The ECL interface input unit 73 synchronizes the display data 113b and the display control signal 11 input from the ECL interface output unit 63 using the dot clock 12b, and further converts the display data 113b and the dot clock 12 from the signal of the ECL signal level to the TTL signal. The signal is converted to a level signal and output to the liquid crystal module 9. The ECL interface input unit 71 and the ECL interface input unit 72 do not synchronize the display control signal 11 because they do not receive the display control signal 11, but otherwise perform the same processing as the ECL interface input unit 73. As described above, the ECL interface output means 6 and the ECL interface input means 7 can be easily realized by LSIs of a plurality of packages.
[0031]
In this embodiment, since the display data to be synchronized by the ECL interface input means and the dot clock used as the synchronization clock are output from the same ECL interface output means, the display at the time of output from the ECL interface output means. Data and dot clock are synchronized. For this reason, it is possible to increase the timing margin when the propagation delay amount variation in the transmission path of the display data and the dot clock in the transmission from the personal computer main body 1 to the liquid crystal display device 2 is synchronized by the ECL interface input means. effective.
[0032]
Further, if the circuit for inputting / outputting and synchronizing the LSI display control signal 11 developed for the ECL interface output means 63 is not used, the ECL interface output means 61 and the ECL interface output means 62 are used. Since the LSI to be developed can also be used, the development man-hours and development costs necessary for developing three LSIs can be realized with the development man-hours and development costs necessary for developing one LSI. For this reason, there is also an effect that the unit price of one LSI can be reduced. Similarly, since the ECL interface input unit 71 and the ECL interface input unit 72 can use an LSI developed for the ECL interface input unit 73, the same effect can be obtained.
[0033]
In the above embodiment, in order to increase the timing margin when synchronizing the propagation delay variation in the transmission path when the display data and the dot clock are transmitted from the personal computer body 1 to the liquid crystal display device 2 by the ECL interface input means, The dot clock 12b is output from each of the plurality of ECL interface output means, and the dot clock 12b is transmitted to the transmission path between the personal computer main body 1 and the liquid crystal display device 2, but the dot output from the plurality of ECL interface output means Only one of the clocks 12b is transmitted through the transmission path between the personal computer main body 1 and the liquid crystal display device 2, and the transmitted one dot clock 12b is inputted to all the plurality of ECL interface input means in the liquid crystal display device 2. Also good. In this case, there is an effect that the number of transmission lines in the transmission path between the personal computer main body 1 and the liquid crystal display device 2 can be reduced.
[0034]
In this embodiment, the ECL interface output means 6 and the ECL interface input means 7 are each composed of three LSIs, and red, blue, or green pixel data is respectively displayed as display data 10 to be input to one LSI. However, the present invention is not limited to this. For example, the display data 10 may be composed of two LSIs or four LSIs, and the display data 10 input to each LSI is pixel data of a single color. There is no need.
[0035]
Further, in the display data transmission device capable of connecting the liquid crystal display device 2 capable of displaying monochrome gradations of 6 bits or less (64 gradations) as the liquid crystal display device 2, the ECL interface output means 63 described in the above embodiment. In addition, it can be realized by using one ECL interface input means 73 one by one, and there is an effect that it is not necessary to newly develop a monochrome liquid crystal display device.
[0036]
Next, another example for realizing the ECL interface output means 6 in the present invention will be described with reference to FIG. FIG. 12 is a block diagram of a fourth embodiment of the data transmission apparatus according to the present invention. This embodiment has almost the same configuration as that shown in FIG. 2, but the ECL interface output means 6 is controlled by the processing means 3 in addition to the selector circuit 15, the counter circuit 16, and the ECL conversion means 17, and displays the color data to be displayed. The pallet 41 to be held and the display data generating means 40 are configured. The display memory 5 of the embodiments described above stores data of each pixel on the display screen of the liquid crystal display device 2 as “1” or “0”. On the other hand, in this embodiment, the palette No. of each dot on the display screen of the liquid crystal display device 2 is stored. The display data generation means 40 reads the palette No. from the display memory 5 and refers to the palette 41 to recognize the color displayed on each pixel of the display screen of the liquid crystal display device 2, and displays it as the display data 10 in the selector circuit 15. Output. The subsequent operation is the same as that of the embodiment described with reference to FIG.
[0037]
Furthermore, as a method of reducing the number of signal lines transmitted through the transmission path connecting the personal computer main body 1 and the liquid crystal display device 2, there are the following methods, which will be described with reference to two drawings. FIG. 6 is a block diagram of a fifth embodiment of the data transmission apparatus according to the present invention, and FIG. 7 is a timing chart of the personal computer main body 1 in this embodiment. 6 and FIG. 7, the same elements as those in FIG. 2 or FIG. FIG. 7 discloses display data for an 8-bit width of the display data 10 having a 144-bit width read from the display memory 5 as in FIG. 3. In this embodiment, the display control signal 11 is displayed on the display screen as a horizontal synchronizing signal 241 that becomes “H” during the horizontal blanking period, a vertical synchronizing signal 242 that becomes “H” during the vertical blanking period, and the display data 10. It means four signals: a display timing signal 243 that becomes “H” when data to be output is output, and a backlight control signal 244 that becomes “H” when the backlight of the liquid crystal module 9 is turned on. In addition to the counter circuit 16, the selector circuit 15, and the ECL conversion means 17, the ECL interface output means 6 is a selector circuit that generates a display control signal 11a in which one signal is selected from the display control signals 11 consisting of four input signals. 18 and a reference signal generating means 19 for generating a reference signal 25 for enabling the liquid crystal display device 2 to reproduce the display data 10a and P / S converted display data 10a and the display control signal 11a. The selector circuit 18 receives the count value 14 output from the counter circuit 16 and the display control signal 11 composed of four signal lines output from the display control means 4, and when the count value 14 from 0 to 7 is 0 to 3 Then, one signal line is selected from the input display control signal 11 and output to the ECL conversion means 17.
[0038]
In the specific operation example shown in FIG. 7, when the count value 14 is 0, the horizontal synchronization signal 241 is displayed, when the count value 14 is 1, the vertical synchronization signal 242 is displayed, when the count value 14 is 2, the display timing signal 243 is displayed. Each of the light control signals 244 is selected and output to the ECL conversion means 17 as the display control signal 11a. When the count value 14 is 4 to 7, “L” is output. The reference signal generation unit 19 receives the count value 14 from the counter circuit 16, generates a signal that becomes “H” when the input count value 14 is 0, and outputs the signal to the ECL conversion unit 17. That is, the reference signal 25 indicates the timing at which the horizontal synchronization signal 241 is transmitted by the display control signal 11b. The ECL conversion unit 17 converts the input display data 10a, the reference signal 25, and the display control signal 11a into an ECL signal level signal, and the ECL signal level signal display data 10b, the reference signal 25b, and the display control signal 11b are liquid crystal. Output to the display device 2. The ECL interface input means 7 in the liquid crystal display device 2 converts the display data 10b of the signal of the ECL signal level, the reference signal 25b, and the display control signal 11b into a signal of the TTL signal level and uses the reference signal 25, thereby Since the horizontal synchronization signal 241, the vertical synchronization signal 242, the display timing signal 243, and the backlight control signal 244 can be reproduced from the display control signal 11 a, a control signal required by the liquid crystal control unit 8 can be generated. As described above, the display control signal 11b, which is required in the fourth embodiment in this embodiment, can be realized by one signal line, so that the number of signal lines in the transmission line connecting the personal computer main body 1 and the liquid crystal display device 2 can be reduced.
[0039]
Further, when the count value 14 input from the selector circuit 18 of this embodiment is 0 to 3, one of the horizontal synchronization signal 241, the vertical synchronization signal 242, the display timing signal 243, and the backlight control signal 244 from the display control signal 11. Is selected and output to the ECL conversion means 17, but the present invention is not limited to this. For example, when the count value 14 is 0 or 1, the horizontal synchronizing signal 241, when 2 or 3 the vertical synchronizing signal 242, when 4 or 5 the display timing signal 243, when 6 or 7 the backlight control signal The configuration may be such that 244 is selected. Further, although the reference signal 25 is a signal that becomes “H” when the horizontal synchronizing signal 241 is transmitted by the display control signal 11b, it is not limited to this. Furthermore, although the example in which the horizontal synchronizing signal 241, the vertical synchronizing signal 242, the display timing signal 243, and the backlight control signal 244 are output from the display control means 4 as the display control signal 11 is shown, the present invention is not limited to this. Other signals may be used, and any number of signals may be transmitted through one signal line.
[0040]
Furthermore, in this embodiment, the reference signal 25 is newly generated to reproduce the display control signal 11b in which a plurality of signals are converted into one signal, but the present invention is not limited to this. For example, one of the plurality of display control signals 11, for example, the horizontal synchronization signal 241 is transmitted as it is separately from the display control signal 11 b, and the count value 14 of the counter circuit 16 is cleared by the horizontal synchronization signal 241 (to 0). However, the ECL interface input means 7 of the liquid crystal display device 2 can reproduce each signal from the display control signal 11b. In this case, the reference signal generating means 19 is not necessary.
[0041]
In the embodiment described above, in order to convert the signal of the ECL signal level and the signal of the TTL signal level as described above, the 10KH series which is a general-purpose IC (for example, MC10H124, MC10H350, MC10H125, MC10H351 manufactured by Motorola) is used. ) And an LSI (for example, HG21T series manufactured by Hitachi, Ltd.) having a mixed TTL / ECL interface. Hereinafter, an example of a method of using the present invention using these ICs and LSIs will be described. Normally, the ECL element connects a positive power supply voltage (hereinafter referred to as Vcc) to the ground and supplies -5 V to a negative power supply voltage (hereinafter referred to as VEE). As a result, a signal having an ECL signal level of “H” voltage level: about −0.9 V and “L” voltage level: about −1.8 V can be output (hereinafter, this usage method is referred to as normal ECL). This is called usage). However, in this usage method, it is necessary to supply two power supplies of -5V power supply in addition to the + 5V power supply for the TTL signal level. Therefore, when it is desired to use only a single + 5V power supply, by supplying + 5V to VCC and connecting VEE to the ground, the voltage level of “H” is about 4.1 V, the voltage level is “L”: about 3 A signal having a signal level of 2 V may be output (hereinafter, this usage method is referred to as a pseudo ECL usage method, and the signal level at this time is referred to as a pseudo ECL signal level). In the display data transmission apparatus of the present invention, either the normal ECL usage method or the pseudo ECL usage method described above may be used. These ICs and LSIs express a single signal with two signal lines, and when one of the two signal lines is “H”, the other is “L”. Input and output. Therefore, a differential signal having an ECL signal level or a pseudo ECL signal level is transmitted to the transmission path between the personal computer main body 1 and the liquid crystal display device 2. However, in the present invention, it is not always necessary to transmit a single signal as a signal of the ECL signal level to be transmitted as a differential signal expressed by two signals. One of two differential signals output from an IC or LSI is used. Only the book may be transmitted.
[0042]
Focusing on the fact that the signal of the ECL signal level is a differential signal, the following method is proposed as a method for reducing the speed of the dot clock 12 to be transmitted by half. This method will be described with reference to the drawings. FIG. 8 shows a sixth embodiment of the data transmission apparatus according to the present invention, and FIG. 9 is a timing chart of the main part thereof. In FIG. 8, the elements described in FIG. In this embodiment, the ECL interface output means 6 that is characteristic in this embodiment is a liquid crystal display device 26 that doubles the period of the dot clock 12 in addition to the selector circuit 15, the counter circuit 16, and the ECL conversion means 17. Constitute. In this embodiment, the display data 10 read from the display memory 5 is subjected to P / S conversion, converted to an ECL signal level signal, and transmitted to the liquid crystal display device 2 and the like. The description is omitted. However, the dot clock 12 output from the display control unit 4 is not directly input to the ECL conversion unit 17 but is input to the frequency dividing circuit 26. The frequency divider circuit 26 divides the input dot clock 12, doubles the cycle, and outputs the result to the ECL conversion means 17. The ECL conversion means 17 receives the dot clock 27 whose cycle is doubled, converts this into a signal 27 b of the ECL signal level, and outputs it to the liquid crystal display device 2. The dot clock 27b whose period is doubled at the ECL signal level output from the ECL conversion means 17 is two differential signals, a clock 270 and a clock 271, and these two clocks have opposite polarities. In this way, the ECL interface input means 7 in the liquid crystal display device 2 receives the clock 270, the clock 271 and the display data 10b shown in FIG. 9 in which the period of the dot clock 12 is doubled. Then, when synchronizing the dispersion of the propagation delay amount in the transmission path between the personal computer main body 1 and the liquid crystal display device 2 between the display data 10b, the display data 10b is synchronized using the rising edges of the clock 270 and the clock 271. To do. Specifically, as shown in FIG. 9, among the display data 10b, n + 2m (m is an integer greater than or equal to 0) -th data is clock 270, and n + 2m + 1 (m is an integer greater than or equal to 0) -th data is clock 271. Synchronize with. Thus, in this embodiment, the period of the dot clock 12 can be doubled, that is, the transmission speed can be halved. Therefore, transmission is possible even when the transmission speed of the dot clock is higher than the transmission limit speed when transmitting data.
[0043]
Next, a configuration example of the liquid crystal display device 2 according to the present invention is shown in FIG. 10, the same elements as those shown in FIGS. 1 and 5 are denoted by the same reference numerals. Reference numeral 28 denotes a keyboard device, which has not been described in the above embodiments. However, the keyboard device 28 is not directly connected to the personal computer main body 1 but connected to the personal computer main body 1 via the liquid crystal display device 2. Yes. Reference numeral 29 is a power supply circuit, 30 is an AC socket, 31 is a connection display LED that is lit when the liquid crystal display device 2 is connected to the personal computer main body 1, 33 is a display interface board, 34 is a contrast volume, and 35 is a light control volume. Reference numeral 32 denotes an LCM substrate, which includes the liquid crystal control means 8 and the liquid crystal module 9 in FIG. In addition to the display data 111b, display data 112b, display data 113b, dot clock 12b, and display control signal 11 described in the above embodiment, the liquid crystal display device 2 has an LEDON signal 36 for instructing lighting of the connection display LED 31. Then, key switch pressing data on the keyboard device 28 and key data 38 such as a key scanning clock are input. The key data 38 is not input to the ECL interface input means 71 or the like but is input / output as it is. HG21TS20 manufactured by Hitachi, Ltd. is used for the ECL interface input means 71, the ECL interface input means 72, and the ECL interface input means 73. The power supply circuit 29 obtains power from the AC socket 30 and supplies power (5V, 12V, 24V) to the liquid crystal display device 2. The LEDON signal 36 is input to the ECL interface input means 71, and the connection display LED 31 is turned on by outputting a LOW level. The cable connecting the PC main body 1 and the liquid crystal display device 2 is not particularly limited, and any cable may be used, but it is resistant to noise and has a cable diameter of about 10 m for transmission. Is a shielded multi-pair cable (for example, Hitachi Cable's small diameter MA cable: UL2990-SB (MA) suitable for differential signal transmission). ) Is used.
[0044]
In the embodiment described above, it is assumed that the display color on the liquid crystal display device 2 is approximately 260,000 colors (specifically, 262144 colors), the resolution is 1280 dots horizontally, 1024 lines vertically, and the frame frequency is 60 Hz. However, the present invention is not limited to this, and any display color, resolution, frame frequency, etc. may be used. Further, although data for 8 dots on the display screen is read at once from the display memory, the present invention is not limited to this. Furthermore, although the number of signal lines of the display data 10 read from the display memory 5 in the ECL interface output means 6 has been P / S converted to 1/8, the present invention is not limited to this. The display color of the liquid crystal display device 2 is 4096 colors, the resolution is 1120 dots horizontally, 780 lines vertically, the frame frequency is 80 Hz, the number of display data 10 to be read from the display memory at a time is 4 dots, and the ECL interface output means The P / S conversion at 6 may be 1/3. At this time, since the display color of the liquid crystal display device 2 is 4096 colors, the number of bits necessary to express one dot is 12 bits (2 12 is 4096). This means that the brightness of each pixel of red, blue, and green is expressed by 4 bits. Further, since data for 4 dots is read from the display memory 5 at a time, the bit width of the display data read at a time from the display memory 5 is 48 bits (4 × 12 = 48).
[0045]
FIG. 11 shows an example of interface specifications between the personal computer main body 1 and the liquid crystal display device 2 according to the present invention. Here, what corresponds to the embodiment of FIG. 5 is shown. In this example, the ECL interface output means is realized by using three LSIs, and the three LSIs are referred to as LSI0, LSI1, and LSI2, respectively. In FIG. 11, A1 to A68 indicate signal lines between the personal computer body and the liquid crystal display device in this embodiment, and there are 68 signal lines. DCK0, SCK0, and DT01 to DCK06 transmitted using the signal lines A1 to A16 are signals output from the LSI0, and all are pseudo ECL signal level signals. Each signal uses two pairs of lines. The signal is transmitted. Among these, DCK0 is the dot clock 12b, SCK0 is the reference signal 25b, and DT01 to DT06 are the display data 111b. Similarly, DCK1, SCK1, and DT11 to DCK16 transmitted using the signal lines A17 to A32 are signals output from the LSI 1, and are all signals of the pseudo ECL signal level. Is used to transmit the signal. Among them, DCK1 is a dot clock 12b, SCK1 is a reference signal 25b, and DT11 to DT16 are display data 112b. Similarly, DCK2, SCK2, and DT21 to DCK25, which are transmitted using the signal lines A33 to A46, are signals output from the LSI 2, and are all signals of the pseudo ECL signal level. The signal is transmitted using a line. Among them, DCK2 is a dot clock 12b, SCK2 is a reference signal 25b, DT21 to DT24 are display data 113b, and DT25 is a display control signal 11b. Display data DT01 to DT06, display data DT11 to DT16, display data DT21 to DT24, and display control signal DT25 are signals obtained by P / S conversion of 3-bit data to 1-bit width in each LSI. The three signals before performing are shown to the left of each signal in FIG. For example, the display data DT01 is P / S converted from three signals B00, B10, and B20 into one signal, and the display data DT02 is P / S converted from three signals B30, B01, and B11 into one signal. In the display control signal DT25, three signals of HSY, VSY, and DSP are P / S converted into one signal. Names such as “B00” indicate the color of the pixel of the data, “B” means blue, “G” means green, “R” means red, The number means the number of bits from the lower bit of the 4-bit width data expressing the brightness, and the right number is the left of the display data for 4 dots read out from the display memory 5 at a time. This means the number of dots of data. For example, “B10” is a blue pixel, of the 4-bit width data expressing brightness, the second bit from the lower bit, and the left of the display data for 4 dots read out from the display memory 5 at a time. Means that the data is the first dot. Of the signals before P / S conversion of the display control signal DT25, “HSY” is the horizontal synchronization signal 241, “VSY” is the vertical synchronization signal 242, and “DSP” is the display timing signal 243. The SCK1, SCK1, and SCK1 signals are DT01, DT02, and DT25 signals obtained by P / S conversion of the three signals. , “HSY” or the like is transmitted when the signal is “H”.
[0046]
In this example, as signals transmitted from the personal computer main body 1 to the liquid crystal display device 2, the following signals are transmitted in addition to the signals transmitted by the LSI1, LSI2, and LSI3. The TSSD signal transmitted using the signal line A47 and the TSRD signal transmitted using the signal line A49 were not particularly described in the above embodiments, but the brightness of the backlight of the liquid crystal module 9 performed by the liquid crystal control means 8 The TSSD signal is serial data for writing and the TSRD signal is serial data for reading. The KBDT signal transmitted using the signal line A53 is keyboard data which is a key scanning result of the keyboard device 28 connected to the liquid crystal display device 2 shown in FIG. 10, and the KBCLK signal transmitted using the signal line A51. Is a clock signal for keyboard data transmission. The 5VKB and 12VKB signal lines that are transmitted using the signal lines A55, A57, and A59 are a + 5V power source for the keyboard device 28 and a signal line for the + 12V power source. The PSWON signal transmitted using the signal line A61 is connected to a switch attached to the liquid crystal display device 2, and the power source of the personal computer main body 1 and the liquid crystal display device 2 is controlled by this signal. The LEDON signal transmitted using the signal line A63 is a signal indicating lighting of the connection display LED 31 shown in FIG. The TDON signal transmitted using the signal line A65 is a signal for controlling ON / OFF of the liquid crystal module 9. The signal ground is connected to signal lines A48, A50, A52, A54, A56, A58, A60, A62, A64, A66, A67, and A68. Note that the TSSD signal, TSRD signal, KBCLK signal, KBDT signal, PSWON signal, LEDON signal, and TDON signal are all TTL signal level signals.
[0047]
Although the reference signal 25 (SCK1 signal or the like) is transmitted from all three LSIs, the present invention is not limited to this and may be transmitted from only one LSI.
[0048]
In the above embodiment, the description has been given by taking as an example a mode in which the personal computer main body and the liquid crystal display device are connected. However, the present invention is not limited to this, and the workstation main body and other information processing devices can be used instead of the personal computer main body. Instead of a liquid crystal display device, any display device such as a plasma display device or a CRT display device may be used.
[0049]
【The invention's effect】
According to the present invention, even if the number of transmission lines between the PC main body and the liquid crystal display device is not increased, good display quality can be maintained and long-distance and high-speed display data such as 10 m and 80 MHz can be transmitted. Become.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a data transmission apparatus according to the present invention.
FIG. 2 is a block diagram of the first embodiment of the data transmission apparatus.
FIG. 3 is a timing chart of the personal computer main body in the first embodiment.
FIG. 4 is a block diagram of a second embodiment of the data transmission apparatus.
FIG. 5 is a block diagram of a third embodiment of the data transmission apparatus;
FIG. 6 is a block diagram of a fifth embodiment of the data transmission apparatus;
7 is a timing chart of the personal computer main body in the embodiment of FIG.
FIG. 8 is a block diagram of a sixth embodiment of the data transmission apparatus;
FIG. 9 is a timing chart of the embodiment of FIG.
10 is a block diagram of an example of a liquid crystal display device corresponding to the embodiment of FIG.
FIG. 11 is an explanatory diagram of an example of an interface specification in the present invention.
FIG. 12 is a block diagram of a fourth embodiment of the data transmission apparatus;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... PC main body, 2 ... Liquid crystal display device, 3 ... Processing means, 4 ... Display control means, 5 ... Display memory 5, 6 ... ECL interface output means, 7 ... ECL interface input means 7, 8 ... Liquid crystal control means, 9 ... Liquid crystal module, 15 ... Selector circuit, 16 ... Counter circuit, 17 ... ECL conversion means, 19 ... Reference signal generation means

Claims

In a display data transmission device comprising an information processing device body and a display device, wherein display data is transmitted from the information processing device body to the display device,
The information processing apparatus body includes:
Means for reading the display data in a cycle based on a dot clock from a memory storing display data in which one pixel is composed of a plurality of bits;
The read display data is converted into serial data and output to the display device, and a horizontal synchronization signal, a vertical synchronization signal, a display timing signal, and a backlight control for displaying the serial data on the display device Based on the dot clock , a signal is selected one by one within a period for reading the display data from the memory, and is output to the display device through one signal line , and the horizontal synchronization is performed by the display device. A reference signal synchronized with a period based on the dot clock, which is a reference for reproducing the signal, the vertical synchronization signal, the display timing signal, and the backlight control signal, and the dot clock are output to the display device a interns face output means,
The interface output means converts the horizontal synchronization signal, the vertical synchronization signal, the display timing signal and the backlight control signal, the serial data, the reference signal, and the dot clock from the TTL signal level to the ECL signal level. And then output to the display device,
The display device can input the horizontal synchronization signal, the vertical synchronization signal, the display timing signal, and the backlight control signal of the ECL signal level, the serial data, the reference signal, and the dot clock. A display data transmission device comprising means.