JP3933338B2

JP3933338B2 - D / A converter

Info

Publication number: JP3933338B2
Application number: JP03813299A
Authority: JP
Inventors: 貴志今野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1999-02-17
Filing date: 1999-02-17
Publication date: 2007-06-20
Anticipated expiration: 2019-02-17
Also published as: JP2000236258A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体基板上に集積された複数の定電流セルを選択的にオンさせ、オンした定電流セルからの電流を共通の出力端子に加算する電流加算型のＤ／Ａ変換器に関するものであり、特に前記複数の定電流セル間の電流値のバラツキにより生じる変換出力の非直線性誤差を軽減することができるＤ／Ａ変換器に関するものである。
【０００２】
【従来の技術】
電流加算型のＤ／Ａ変換器において、複数の定電流セルをマトリクス状に配置したものは、電流セルマトリクス型と呼ばれている。ビデオ用等の高速なＤ／Ａ変換器は、一般に電流セルマトリクス型である。このような電流セルマトリクス型のＤ／Ａ変換器としては、例えば「An 80-MHz 8-bit CMOS D/A Converter」（IEEE JOURNAL OF SOLID STATE CIRCUITS,VOL.SC-21,NO.6 DECEMBER 1986 pp.983-988）に記載されたものがある。また、電流加算型のＤ／Ａ変換器には、ＧＮＤをアナログ出力の基準とするものと、電源電圧をアナログ出力の基準とするものとがある。なお、従来の電流加算型のＤ／Ａ変換器として、ＧＮＤをアナログ出力の基準とする電流セルマトリクス型のＤ／Ａ変換器について以下に説明するが、電源電圧をアナログ出力の基準とするものについても、電源とＧＮＤを入れ替えることで同じく説明できる。
【０００３】
図４は従来の電流加算型６ビットＤ／Ａ変換器のブロック構成図である（定電流セルについてはレイアウト図である）。また、図５は図４のＤ／Ａ変換器における電源ラインのレイアウト図である。図４のＤ／Ａ変換器は、６３個の定電流セル１〜６３と、ローデコーダ（行デコーダ）６４と、カラムデコーダ（列デコーダ）６５と、アナログ信号出力端子６６とを備えている。また、出力端子６６とＧＮＤの間には、通常、抵抗６７が設けられている。
【０００４】
図４のＤ／Ａ変換器には、ｄ５，ｄ４，ｄ３，ｄ２，ｄ１，ｄ０の６ビットからなるディジタルデータＤＩが入力される。６ビットの入力データＤＩの下位３ビットｄ２，ｄ１，ｄ０は、カラムデコーダ６５に入力され、上位３ビットｄ５，ｄ４，ｄ３はローデコーダ６４に入力される。
【０００５】
６３個の定電流セル１〜６３は、半導体基板上に、８列，８行のマトリクス状にレイアウトされ、定電流セルマトリクスを形成している。ローデコーダ６４およびカラムデコーダ６５は、入力データＤＩに従ってカラムデコード信号ｘ１〜ｘ８および行デコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８を生成し、これらのデコード信号により入力データＤＩに応じた個数の定電流セルを選択的にオンさせる。
【０００６】
オンした定電流セルは、出力端子６６にそれぞれセル電流Ｉｃを加算する。セル電流Ｉｃは、Ｄ／Ａ変換器のステップ電流（の期待値）Ｉｓに設定してある。
【０００７】
入力データＤＩに従ってｐ個（ｐは０から６３までの任意の整数）の定電流セルがオンすると、出力電流ＩＯＵＴ＝ｐ×Ｉｓが出力端子６６に流れ、この出力電流ＩＯＵＴがＤ／Ａ変換器のアナログ出力信号となる。図４のＤ／Ａ変換器は、６ビットのディジタル入力データＤＩに対し、６４ステップのアナログ出力信号を生成する。
【０００８】
６３個の定電流セル１〜６３により構成される定電流セルマトリクスの第１行には、定電流セル１〜８がレイアウトされ、第８行には、定電流セル５７〜６３がレイアウトされている。また、定電流セルマトリクスの第１列には、定電流セル７，１５，２３，３１，３９，４７，５５，６３がレイアウトされ、第８列には、定電流セル１，９，１７，２５，３３，４１，４９，５７がレイアウトされ、第８列には、定電流セル８，１６，２４，３２，４０，４８，５６がレイアウトされている。
【０００９】
第１列の定電流セルには、カラムデコード信号ｘ７が入力され、第４列の定電流セルには、カラムデコード信号ｘ１が入力され、第５列の定電流セルには、カラムデコード信号ｘ２が入力され、第８列の定電流セルには、カラムデコード信号ｘ８が入力される。つまり、定電流セルマトリクスのレイアウト上の第１列〜第８に、図５にようにカラム番号を付したとき、カラム番号ｉ（ｉは１から８までの任意の整数）の列の定電流セルには、カラムデコード信号ｘｉが入力される。また、第ｊ行（ｊは１から８までの任意の整数）の定電流セルには、ローデコード信号ｙａｊおよびｙｂｊが入力される。
【００１０】
図６はカラムデコード信号ｘｉおよびローデコード信号ｙａｊ，ｙｂｊによる定電流セルのオン／オフ条件を説明する図である。カラムデコード信号ｘ１〜ｘ８は、入力データＤＩの下位ビットのデータ値が増加するに従って、ｘ１から順に１（電源Ｖｄレベル）になる。ｘ８は常に０（ＧＮＤレベル）である。また、ローデコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８は、入力データＤＩの上位ビットのデータ値が増加するに従って、ｙａ２，ｙｂ１から順に１になる。ｙａ１は常に１、ｙｂ８は常に０である。ローデコード信号ｙａ（ｊ＋１）とｙｂｊとは同じものなので、ｙｂｊ＝１ならば、必ずｙａｊ＝１となる。
【００１１】
ディジタル入力データＤＩが、例えば０１１１１０（ｄ０＝ｄ５＝０、ｄ１＝ｄ２＝ｄ３＝ｄ４＝１）であるときには、図７のように、ｘ１〜ｘ６＝１，ｘ７＝ｘ８＝０、ｙａ１〜ｙａ４＝１，ｙａ５〜ｙａ８＝０、ｙｂ１〜ｙｂ３＝１，ｙｂ４〜ｙｂ８＝０となり、第１行から第３行までの全ての定電流セル１〜２４と、第４行の第２列から第７列まで、つまり第４行におけるカラム番号１〜６までの列の定電流セル２５〜３０がオンし、これら３０個の電流セル１〜３０からのセル電流Ｉｃが出力端子６６に加算される。これら以外の定電流セル３１〜６３はオフのままである。このように、定電流セルに付した符号は、定電流セルマトリクスを構成する６３個の定電流セルにおいて、定電流セルがオンする優先順位を示している。また、上記のカラム番号は、同じ行にレイアウトされた８個の定電流セルにおいて、定電流セルがオンする優先順位を示している。
【００１２】
上記の定電流セルマトリクスをレイアウトした半導体基板上には、図５に示すように、定電流セル１〜６３に電源電圧を供給する電源パターン７１および８本の電源ライン７２が設けられている。電源パターン７１は、定電流セルマトリクスの第８列の外側にレイアウトされている。また、電源ライン７２は、電源パターン７１から横方向（行方向）に、それぞれ定電流セルマトリクスの第１〜第８行に沿ってレイアウトされている。同じ行にレイアウトされている定電流セルは、同じ電源ラインから電源電圧を供給される。
【００１３】
上記の定電流セルマトリクスにおいては、図４および図５のように、定電流セルが、オンする優先順位（付された符号およびカラム番号）についてシーケンシャルにレイアウトされていない。これは、以下に説明する理由によるものである。
【００１４】
上記の文献にも記されているように、定電流セルマトリクスの面積の制約から、電源ライン７２の幅はあまり太くできない。このため、電源ライン７２には、図５のように、抵抗成分Ｒによる電圧降下が発生し、同じ行にレイアウトされた定電流セルに供給される電源電圧にバラツキ（列方向の傾斜）が発生する。この電源電圧のバラツキにより、同じ行の定電流セルから出力されるセル電流Ｉｃの値にバラツキ（列方向の傾斜）が発生するため、定電流セルを、オンする優先順位（付された符号およびカラム番号）についてシーケンシャルにレイアウトすると、変換出力の直線性が悪くなってしまう。
【００１５】
電源ライン７２のカラム番号２での電位は、カラム番号１での電位よりも電源ラインの抵抗成分Ｒの分だけ高くなるので、カラム番号２の定電流セルのセル電流Ｉｃは、その分、カラム番号１の定電流セルよりも高くなる。逆に、電源ライン７２のカラム番号３での電位は、カラム番号１での電位よりも抵抗成分Ｒの分だけ低くなるので、カラム番号３の定電流セルのセル電流Ｉｃは、その分、カラム番号１の定電流セルよりも低くなる。
【００１６】
隣り合う列にレイアウトされた定電流セル間におけるセル電流Ｉｃの差が、いずれも２ΔＩｃであるものとすれば、第４列（カラム番号１の列）のセル電流Ｉｃがステップ電流（の期待値）Ｉｓとなるように電源電圧を設定したときには、第１列〜第８列（カラム番号８，６，４，２，１，３，５，７の列）の定電流セルから出力されるセル電流Ｉｃは、それぞれＩｅ−６ΔＩｃ，Ｉｅ−４ΔＩｃ，Ｉｅ−２ΔＩｃ，Ｉｅ，Ｉｅ＋２ΔＩｃ，Ｉｅ＋４ΔＩｃ，Ｉｅ＋６ΔＩｃ，Ｉｅ＋８ΔＩｃとなる。例えば、カラム番号１，２，３の列の定電流セルのみがオンした場合には、セル電流Ｉｃの合計は、期待値３×Ｉｅとなる。
【００１７】
また、第４列（カラム番号１の列）のセル電流ＩｃがＩｓ−ΔＩｃとなり、第５列（カラム番号２の列）のセル電流ＩｃがＩｃ［９，ｊ］＝Ｉｓ＋ΔＩｃになるように電源電圧を設定したときには、第１列〜第８列（カラム番号８，６，４，２，１，３，５，７の列）の定電流セルから出力されるセル電流Ｉｃは、それぞれＩｅ−７ΔＩｃ，Ｉｅ−５ΔＩｃ，Ｉｅ−３ΔＩｃ，Ｉｅ−ΔＩｃ，Ｉｅ＋ΔＩｃ，Ｉｅ＋３ΔＩｃ，Ｉｅ＋５ΔＩｃ，Ｉｅ＋７ΔＩｃとなる。例えば、カラム番号１，２，３，４の列の定電流セルのみがオンした場合には、セル電流の合計は、期待値４×Ｉｅとなる。同様に考えて、奇数のカラム番号の列までの定電流セルがオンした場合には、セル電流の合計は期待値通りになる。また、同じ行の全ての定電流セルがオンした場合には、その行からのセル電流Ｉｃの合計は、期待値８×Ｉｅとなる。
【００１８】
【発明が解決しようとする課題】
しかしながら上記従来のＤ／Ａ変換器では、第４列（カラム番号１の列）のセル電流Ｉｃがステップ電流（の期待値）Ｉｓとなるように電源電圧を設定したときには、偶数のカラム番号までの定電流セルがオンした場合に、セル電流Ｉｃの合計が期待値よりも高くなってしまう。例えば、カラム番号１，２の列の定電流セルのみがオンした場合には、セル電流Ｉｃの合計は、期待値２×Ｉｅ＋ΔＩｃとなり、期待値２×ＩｅからΔＩｃずれてしまう。また、全ての定電流セルがオンした場合には、セル電流Ｉｃの合計は、８×Ｉｅ＋４ΔＩｃとなり、期待値８×Ｉｅから４ΔＩｃずれてしまう。
【００１９】
逆に、第４列（カラム番号１の列）のセル電流ＩｃがＩｓ−ΔＩｃとなり、第５列（カラム番号２の列）のセル電流ＩｃがＩｃ［９，ｊ］＝Ｉｓ＋ΔＩｃになるように電源電圧を設定したときには、奇数のカラム番号までの定電流セルがオンした場合に、セル電流Ｉｃの合計が期待値よりも低くなってしまう。例えば、カラム番号１，２，３の列の定電流セルのみがオンした場合には、セル電流Ｉｃの合計は、期待値３×Ｉｅ−３ΔＩｃとなり、期待値３×Ｉｅから３ΔＩｃずれてしまう。また、カラム番号１〜７の列の定電流セルがオンした場合には、セル電流Ｉｃの合計は、７×Ｉｅ−７ΔＩｃとなり、期待値７×Ｉｅから７ΔＩｃずれてしまう。
【００２０】
このように、上記従来のＤ／Ａ変換器では、電源ラインが延びる方向にセル電流のバラツキが発生し、オンする定電流セルの個数によって、上記のセル電流のバラツキをキャンセルできない場合があり、変換出力に非直線性誤差を生じるという問題があった。
【００２１】
また、一般に、半導体基板上に多数の定電流セルをマトリクス状にレイアウトした場合、半導体製造工程に起因するプロセスバラツキによって、定電流セル自体の特性にバラツキを生じ、この特性バラツキによりセル電流値にバラツキが生じてしまう。このセル電流値のバラツキは、定電流セルのレイアウトについて、ランダムに生じるのではなく、定電流セルマトリクスのある端部のセル電流値が低く、その位置からセル電流値が順次高くなるように変化するようなバラツキ、つまりある方向に傾斜を持ったバラツキであることが経験上確かめられている。上記従来のＤ／Ａ変換器では、上記の定電流セルの特性バラツキによるセル電流バラツキ（ある方向に傾斜するバラツキ）をキャンセルできず、変換出力の非直線性誤差が大きくなってしまうという問題があった。
【００２２】
本発明はこのような従来の問題を解決するためになされたものであり、変換出力の非直線性誤差を軽減することを目的とするものである。
【００２３】
【課題を解決するための手段】
上記の目的を達成するために本発明の請求項１記載のＤ／Ａ変換器は、電流加算型のＤ／Ａ変換器において、複数の定電流セルと、オンした定電流セルからの電流が加算させる出力端子と、入力データに従って前記複数の定電流セルを偶数個単位で選択的にオンさせるデコーダ回路とを備え、前記複数の定電流セルは、２×Ｍ列，２×Ｎ行（Ｍ，Ｎは正の整数）のマトリクス状にレイアウトされており、前記デコーダ回路は、前記定電流セルを４個単位で選択的にオンさせ、前記４個の定電流セルは、第（Ｍ−ｉ＋１）列（ｉは１からＭまでの任意の整数），第（Ｎ−ｊ＋１）行（ｊは１からＮまでの任意の整数）にレイアウトされた定電流セルと、第（Ｍ＋ｉ）列，第（Ｎ−ｊ＋１）行にレイアウトされた定電流セルと、第（Ｍ−ｉ＋１）列，第（Ｎ＋ｊ）行にレイアウトされた定電流セルと、第（Ｍ＋ｉ）列，第（Ｎ＋ｊ）行にレイアウトされた定電流セルとにより構成されていることを特徴とするものである。
【００２８】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態を示す電流加算型６ビットＤ／Ａ変換器のブロック構成図である（定電流セルについてはレイアウト図である）。図１のＤ／Ａ変換器は、１２６個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂと、ローデコーダ（行デコーダ）６４と、カラムデコーダ（列デコーダ）６５と、アナログ信号出力端子６６とを備えている。また、出力端子６６とＧＮＤの間には、通常、出力端子６６に加算された電流を電圧に変換するための抵抗６７が設けられている。
【００２９】
図１のＤ／Ａ変換器には、ｄ５，ｄ４，ｄ３，ｄ２，ｄ１，ｄ０の６ビットからなるディジタルデータＤＩが入力される。６ビットの入力データＤＩの下位３ビットｄ２，ｄ１，ｄ０は、カラムデコーダ６５に入力され、上位３ビットｄ５，ｄ４，ｄ３はローデコーダ６４に入力される。なお、入力データＤＩの下位３ビットのデータをＤＩｗと表記し、上位３ビットのデータをＤＩｈと表記する。
【００３０】
１２６個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂは、半導体基板上に、１６列，８行のマトリクス状にレイアウトされ、定電流セルマトリクスを形成している。ローデコーダ６４およびカラムデコーダ６５は、入力データＤＩに従ってカラムデコード信号ｘ１〜ｘ８およびローデコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８を生成し、これらのデコード信号により定電流セルを２個単位で選択的にオンさせ、入力データＤＩに応じた個数の定電流セルをオンさせる。つまり、入力データＤＩに従って２×ｐ個（ｐは０から６３までの任意の整数）の定電流セルを選択的にオンさせる。
【００３１】
定電流セルｋａとｋｂ（ｋは１から６３までの任意の整数）は、同じ行の異なる列にレイアウトされており、必ず同時にオンする２個単位のセルグループを構成している。オンした定電流セルは、出力端子６６にそれぞれセル電流Ｉｃを加算する。セル電流Ｉｃは、Ｄ／Ａ変換器のステップ電流（の期待値）Ｉｓの１／２に設定してある。つまり、図１のＤ／Ａ変換器では、セル電流Ｉｃをステップ電流Ｉｓの１／２に設定した定電流セルを２個単位でオンさせることにより、出力端子６６にステップ電流Ｉｓを加算する。
【００３２】
入力データＤＩに従って２×ｐ個の定電流セルがオンすると、出力電流ＩＯＵＴ＝ｐ×Ｉｓが出力端子６６に流れ、この出力電流ＩＯＵＴがＤ／Ａ変換器のアナログ出力信号となる。図１のＤ／Ａ変換器は、６ビットのディジタル入力データＤＩに対し、６４ステップのアナログ出力信号を生成する。
【００３３】
カラムデコーダ６５は、カラム入力データＤＩｗ（入力データＤＩの下位３ビットデータｄ２，ｄ１，ｄ０）に従って、０（ＧＮＤレベル）または１（電源Ｖｄレベル）のカラムデコード信号ｘ１〜ｘ８を生成する。なお、カラムデコード信号ｘ８は常に０である。
【００３４】
ＤＩｗ＝０００のとき、ｘ１〜ｘ８＝０となり、ＤＩｗ＝００１（ｄ２＝ｄ１＝０，ｄ０＝１）のとき、ｘ１＝１，ｘ１〜ｘ８＝０となる。以下同様に、ＤＩｗの値が増加するごとにｘ２，ｘ３…の順で０から１になり、ＤＩｗ＝１１０のとき、ｘ１〜ｘ６＝１，ｘ７＝ｘ８＝０となり、ＤＩｗ＝１１１のとき、ｘ１〜ｘ７＝１，ｘ８＝０となる。従って、ｘｉ＝１（ｉは１から８までの任意の整数）ならば、ｘ１〜ｘ（ｉ−１）＝１である。
【００３５】
ローデコーダ６４は、ロー入力データＤＩｈ（入力データＤＩの上位３ビットデータｄ５，ｄ４，ｄ３）に従って、０（ＧＮＤレベル）または１（電源Ｖｄレベル）のローデコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８を生成する。なお、ローデコード信号ｙｂｊ（ｊは１から８までの任意の整数）とローデコード信号ｙａ（ｊ＋１）は同じ信号である。また、ローデコード信号ｙａ１は常に１であり、ローデコード信号ｙｂ８は常に０である。
【００３６】
ＤＩｈ＝０００のとき、ｙａ１＝１，ｙａ２〜ｙａ８＝０、ｙｂ１〜ｙｂ７＝０，ｙ８＝０となり、ＤＩｈ＝００１（ｄ５＝ｄ４＝０，ｄ３＝１）のとき、ｙａ１＝ｙａ２＝１，ｙａ３〜ｙａ８＝０、ｙｂ１＝１，ｙｂ２〜ｙｂ８＝０となる。以下同様に、ＤＩｗの値が増加するごとにｙａ３，ｙａ４…（ｙｂ２，ｙａ３…）の順で０から１になり、ＤＩｈ＝１１０のとき、ｙａ１〜ｙａ７＝１，ｙａ８＝０、ｙｂ１〜ｙｂ６＝１，ｙｂ７＝ｙｂ８＝０となり、ＤＩｈ＝１１１のとき、ｙａ１〜ｙａ８＝１、ｙｂ１〜ｙｂ７＝１，ｙｂ８＝０となる。従って、ｙａｊ＝１ならば、ｙａ１〜ｙａ（ｊ−１）＝１、ｙｂ１〜ｙｂ（ｊ−１）＝１である。
【００３７】
１２６個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂにより構成される定電流セルマトリクスの第１行には、定電流セル８ａ〜１ａ，１ｂ〜８ｂがレイアウトされ、第２行には、定電流セル１６ａ〜９ａ，９ｂ〜１６ｂがレイアウトされている。以下同様に、第７行には、定電流セル５６ａ〜４９ａ，４９ｂ〜５６ｂがレイアウトされ、第８行には、定電流セル６３ａ〜５７ａ，５７ｂ〜６３ｂがレイアウトされている。
【００３８】
また、定電流セルマトリクスの第１列には、定電流セル８ａ，１６ａ，２４ａ，３２ａ，４０ａ，４８ａ，５６ａがレイアウトされ、第２列には、定電流セル７ａ，１５ａ，２３ａ，３１ａ，３９ａ，４７ａ，５５ａ，６３ａがレイアウトされている。以下同様に、第８列には、定電流セル１ａ，９ａ，１７ａ，２５ａ，３３ａ，４１ａ，４９ａ，５７ａがレイアウトされ、第９列には、定電流セル１ｂ，９ｂ，１７ｂ，２５ｂ，３３ｂ，４１ｂ，４９ｂ，５７ｂがレイアウトされ、第１５列には、定電流セル７ｂ，１５ｂ，２３ｂ，３１ｂ，３９ｂ，４７ｂ，５５ｂ，６３ｂがレイアウトされ、第１６列には、定電流セル８ｂ，１６ｂ，２４ｂ，３２ｂ，４０ｂ，４８ｂ，５６ｂがレイアウトされている。
【００３９】
第８列および第９列の定電流セルには、カラムデコード信号ｘ１が入力され、第７列および第１０列の定電流セルには、カラムデコード信号ｘ２が入力される。以下同様に、第２列および第１５列の定電流セルには、カラムデコード信号ｘ７が入力され、第１列および第１６列の定電流セルには、カラムデコード信号ｘ８が入力される。つまり、第（９−ｉ）列および第（８＋ｉ）列の定電流セルには、カラムデコード信号ｘｉが入力される。
【００４０】
また、第１行の定電流セルには、ローデコード信号ｙａ１およびｙｂ１が入力され、第２行の定電流セルには、ローデコード信号ｙａ２およびｙｂ２が入力される。以下同様に、第７行の定電流セルには、ローデコード信号ｙａ７およびｙｂ７が入力され、第８行の定電流セルには、ローデコード信号ｙａ８およびｙｂ８が入力される。つまり、第ｊ行の定電流セルには、ローデコード信号ｙａｊおよびｙｂｊが入力される。
【００４１】
ここで、例えば第８列，第１行にレイアウトされた定電流セル１ａを、定電流セル［８，１］と表記することにする。この表記法によれば、第（９−ｉ）列，第ｊ行にレイアウトされた定電流セルは、定電流セル［９−ｉ，ｊ］となり、第（８＋ｉ）列，第ｊ行にレイアウトされた定電流セルは、定電流セル［８＋ｉ，ｊ］となる。
【００４２】
必ず同時にオンする２単位のセルグループを構成する定電流セルｋａおよびｋｂ（ｋは１から６３までの任意の整数）は、同じカラムデコード信号およびローデコード信号により、図６の条件に従ってオン／オフする。例えば、定電流セル１ａおよび１ｂは、ともにカラムデコード信号ｘ１およびローデコード信号ｙａ１，ｙｂ１によりオン／オフする。つまり、上記の２単位の定電流セルグループを構成する定電流セル［９−ｉ，ｊ］と定電流セル［８＋ｉ，ｊ］は、ともにカラムデコード信号ｘｉおよびローデコード信号ｙａｊ，ｙｂｊによりオン／オフする。
【００４３】
図２は定電流セル（［９−ｉ，ｊ］または［８＋ｉ，ｊ］）の内部構成の一例を示す図である。図２において、定電流セルは、ｐＭＯＳトランジスタ８１，８２と、ｎＭＯＳトランジスタ８３，８４と、基準電流源８５と、ＯＲゲート８６と、ＮＡＮＤゲート８７と、インバータ８８とを有する。
【００４４】
ｐＭＯＳ８１および８２のソース電極は、電源Ｖｄに接続され、ｐＭＯＳ８１および８２のゲート電極は、ｐＭＯＳ８２のドレイン電極に接続され、ｐＭＯＳ８２のドレイン電極は、基準電流源８５を介して接地されている。ｎＭＯＳ８３および８４のドレイン電極は、ｐＭＯＳ８１のドレイン電極に接続されている。ｎＭＯＳ８３のゲート電極は、インバータ８８の出力端子に接続され、ｎＭＯＳ８３のソース電極は、Ｄ／Ａ変換器のアナログ信号出力端子６６に接続されている。ｎＭＯＳ８４のゲート電極は、インバータ８８の入力電極に接続され、ｎＭＯＳ８４のソース電極は、接地されている。ＯＲゲート８６の第１入力端子には、カラムデコード信号ｘｉが入力され、第２入力端子には、ローデコード信号ｙｂｊが入力される。ＮＡＮＤゲート８７の第１入力端子は、ＯＲゲート８６の出力端子に接続され、第２入力端子には、ローデコード信号ｙａｊが入力され、出力端子は、インバータ８７の入力端子に接続されている。
【００４５】
基準電流源８５は、例えばバンドギャップリファレンス回路による定電流源である。ｐＭＯＳ８１は、セル電流Ｉｃを流す定電流源トランジスタであり、ｎＭＯＳ８３は、ｐＭＯＳ８１と出力端子６６との間の電流パスを開閉し、定電流セルをオン／オフさせるスイッチトランジスタである。ｐＭＯＳ８１および８２と、基準電流源８５とは、カレントミラー回路を構成しており、基準電流源８５に流れる基準電流Ｉｒの値に応じたセル電流Ｉｃを定電流源トランジスタであるｐＭＯＳ８１に流す。なお、セル電流Ｉｃは、電源電圧や、ｐＭＯＳ８１およびｐＭＯＳ８２のディメンジョン、ソース／ドレインの不純物濃度等の特性バラツキによって変動する。
【００４６】
図２の定電流セルは、カラムデコード信号ｘｉおよびローデコード信号ｙａｉ，ｙｂｉにより、図６の条件に従ってオン／オフする。まず、ｙｂｉ＝０（ＧＮＤレベル、Ｌレベル）の場合は、ｘｉ＝ｙａｉ＝１（電源レベル、Ｈレベル）であれば、ＮＡＮＤゲート８７の出力はＬレベル、インバータ８８の出力はＨレベルとなる。これにより、定電流セルはオンし（ｎＭＯＳ８３はオン、ｎＭＯＳ８４はオフ）、セル電流Ｉｃが出力端子６６に加算される。ｘｉ＝０またはｙａｉ＝０であれば、ＮＡＮＤゲート８７の出力はＨレベル、インバータ８８の出力はＬレベルとなり、定電流セルはオフする（ｎＭＯＳ８３はオフ、ｎＭＯＳ８４はオン）。次に、ｙｂｉ＝１の場合は、必ずｙａｉ＝１となるので、ｘｉに関係なく、ＮＡＮＤゲート８７の出力はＬレベル、インバータ８８の出力はＨレベルとなり、定電流セルはオンする。
【００４７】
１個の定電流セルのレイアウト面積においては、定電流源トランジスタ（ｐＭＯＳ８１）の占める面積が最も大きい。定電流源トランジスタの面積は、セル電流Ｉｃが大きいほど（ディメンジョンが大きいほど）、大きくなる。第１の実施形態のＤ／Ａ変換器では、セル電流Ｉｃをステップ電流Ｉｓの１／２に設定しているので、１個の定電流セルのレイアウト面積を、セル電流Ｉｃをステップ電流Ｉｓに設定している従来のＤ／Ａ変換器よりも小さくできる。
【００４８】
ディジタル入力データＤＩが、例えば０１１１１０（ｄ０＝ｄ５＝０、ｄ１＝ｄ２＝ｄ３＝ｄ４＝１）であるときには、ｘ１〜ｘ６＝１，ｘ７＝ｘ８＝０、ｙａ１〜ｙａ４＝１，ｙａ５〜ｙａ８＝０、ｙｂ１〜ｙｂ３＝１，ｙｂ４〜ｙｂ８＝０となり、第１行から第３行までの全ての定電流セル１ａ〜２４ａ，１ｂ〜２４ｂと、第４行の第３列から第１４列までの定電流セル２５ａ〜３０ａ，２５ｂ〜３０ｂがオンし、これら６０個の電流セル１ａ〜３０ａ，１ｂ〜３０ｂからのセル電流Ｉｃが出力端子６６に加算される。これら以外の定電流セル３１ａ〜６３ａ，３１ｂ〜６３ｂはオフのままである。このように、定電流セルに付した符号は、定電流セルマトリクスを構成する１２６個の定電流セルにおいて、定電流セルがオンする優先順位を示している。また、定電流セルマトリクスのレイアウト上の第１列〜第１６列に、図１のように、カラム番号１ａ〜８ａ，１ｂ〜８ｂを付したとき、このカラム番号は、同じ行にレイアウトされた１６個の定電流セルにおいて、定電流セルがオンする優先順位を示している。
【００４９】
図１には図示していないが、上記の定電流セルマトリクスをレイアウトした半導体基板上には、定電流セル１ａ〜６３ａ，１ｂ〜６３ｂに電源電圧を供給する電源パターンおよび電源ラインがレイアウトされている。この電源パターンおよび電源ラインは、図５のようにレイアウトされている。つまり、電源パターンは、定電流セルマトリクスの第１６列の外側にレイアウトされている。また、定電流セルマトリクスの面積に制約により幅をあまり太くすることができない電源ラインは、電源パターンから横方向（行方向）に、それぞれ定電流セルマトリクスの第１〜第８行に沿って、合計８本レイアウトされている。同じ行にレイアウトされている定電流セルは、同じ電源ラインから電源電圧を供給される。
【００５０】
電源ラインにおける電圧降下により、定電流セルに供給される電源電圧にバラツキ（列方向の傾斜）が生じ、定電流セル［１６，ｊ］に供給される電源電圧が最も高くなり、電源パターンから離れるに従って、定電流セル［１５，ｊ］，［１４，ｊ］…の順に電源電圧が低くなり、定電流セル［１，ｊ］に供給される電源電圧が最も低くなる。これにより、ステップ電流（の期待値）Ｉｓの１／２に設定されている定電流セルのセル電流Ｉｃにもバラツキ（列方向の傾斜）が生じる。定電流セル［１６，ｊ］からのセル電流Ｉｃが最も大きくなり、電源パターンから離れるに従って、定電流セル［１５，ｊ］，［１４，ｊ］…の順にセル電流Ｉｃが小さくなり、定電流セル［１，ｊ］からのセル電流Ｉｃが最も低くなる。
【００５１】
ここで、例えば定電流セル［８，１］（＝定電流セル１ａ）からのセル電流をＩｃ［８，１］と表記することにする。この表記法によれば、定電流セル［９−ｉ，ｊ］からのセル電流はＩｃ［９−ｉ，ｊ］であり、定電流セル［８＋ｉ，ｊ］からのセル電流はＩｃ［８＋ｉ，ｊ］である。さらに、カラム番号ｉａの定電流セル［９−ｉ，ｊ］を定電流セル＜ｉａ，ｊ＞と別表記し、セル電流Ｉｃ［９−ｉ，ｊ］をＩｃ＜ｉａ，ｊ＞と別表記することにする。また、カラム番号ｉｂの定電流セル［８＋ｉ，ｊ］を定電流セル＜ｉｂ，ｊ＞と別表記し、そのセル電流ＩｃをＩｃ＜ｉｂ，ｊ＞と別表記することにする。
【００５２】
隣り合う列にレイアウトされた定電流セル間におけるセル電流Ｉｃの差が、いずれも２ΔＩｃであるものとし、このようなセル電流の傾斜バラツキを持った定電流セルマトリクスにおいて、
Ｉｃ＜１ａ，ｊ＞＝Ｉｃ［８，ｊ］＝０．５Ｉｓ−ΔＩｃ、
Ｉｃ＜１ｂ，ｊ＞＝Ｉｃ［９，ｊ］０．５Ｉｓ＋ΔＩｃ
になるように電源電圧を設定すると、定電流セル＜８ａ，ｊ＞〜＜２ａ，ｊ＞，＜２ｂ，ｊ＞〜＜８ｂ，ｊ＞のセル電流は、それぞれ、
Ｉｃ＜８ａ，ｊ＞＝Ｉｃ［１，ｊ］＝０．５Ｉｓ−１５ΔＩｃ、
Ｉｃ＜７ａ，ｊ＞＝Ｉｃ［２，ｊ］＝０．５Ｉｓ−１３ΔＩｃ、
Ｉｃ＜６ａ，ｊ＞＝Ｉｃ［３，ｊ］＝０．５Ｉｓ−１１ΔＩｃ、
Ｉｃ＜５ａ，ｊ＞＝Ｉｃ［４，ｊ］＝０．５Ｉｓ− ９ΔＩｃ、
Ｉｃ＜４ａ，ｊ＞＝Ｉｃ［５，ｊ］＝０．５Ｉｓ− ７ΔＩｃ、
Ｉｃ＜３ａ，ｊ＞＝Ｉｃ［６，ｊ］＝０．５Ｉｓ− ５ΔＩｃ、
Ｉｃ＜２ａ，ｊ＞＝Ｉｃ［７，ｊ］＝０．５Ｉｓ− ３ΔＩｃ、
Ｉｃ＜２ｂ，ｊ＞＝Ｉｃ［１０，ｊ］＝０．５Ｉｓ＋３ΔＩｃ、
Ｉｃ＜３ｂ，ｊ＞＝Ｉｃ［１１，ｊ］＝０．５Ｉｓ＋５ΔＩｃ、
Ｉｃ＜４ｂ，ｊ＞＝Ｉｃ［１２，ｊ］＝０．５Ｉｓ＋７ΔＩｃ、
Ｉｃ＜５ｂ，ｊ＞＝Ｉｃ［１３，ｊ］＝０．５Ｉｓ＋９ΔＩｃ、
Ｉｃ＜６ｂ，ｊ＞＝Ｉｃ［１４，ｊ］＝０．５Ｉｓ＋１１ΔＩｃ、
Ｉｃ＜７ｂ，ｊ＞＝Ｉｃ［１５，ｊ］＝０．５Ｉｓ＋１３ΔＩｃ、
Ｉｃ＜８ｂ，ｊ＞＝Ｉｃ［１６，ｊ］＝０．５Ｉｓ＋１５ΔＩｃ
となる。
【００５３】
従って、上記同時にオンする２個単位のセルグループを構成する任意の定電流セル＜ｉａ，ｊ＞，＜ｉｂ，ｊ＞からのセル電流は、
Ｉｃ＜ｉａ，ｊ＞＝Ｉｃ［９−ｉ，ｊ］
＝０．５Ｉｓ−ΔＩｃ−（ｉ−１）×２ΔＩｃ
Ｉｃ＜ｉｂ，ｊ＞＝Ｉｃ［８＋ｉ，ｊ］
＝０．５Ｉｓ＋ΔＩｃ＋（ｉ−１）×２ΔＩｃ
となり、その合計Ｉｃ＜ｉａ，ｊ＞＋Ｉｃ＜ｉｂ，ｊ＞は、ステップ電流の期待値Ｉｓになる。
【００５４】
このように、図１のＤ／Ａ変換器では、上記２個単位のセルグループを構成するカラム番号ｉａの定電流セル［９−ｉ，ｊ］とカラム番号ｉｂの定電流セル［８＋ｉ，ｊ］とは、列方向に傾斜するセル電流バラツキをキャンセルできる相補的な位置にレイアウトされている。従って、列方向に傾斜するセル電流バラツキがあっても、またｐが奇数であっても偶数であっても、入力データＤＩに従って２×ｐ個の定電流セルをオンさせたときの出力電流ＩＯＵＴはｐ×Ｉｓとなり、期待値通りになるので、変換出力の非直線性誤差を小さくできる。
【００５５】
以上のように第１の実施形態によれば、定電流セルを２個単位でオンさせ、この２個単位でオンする定電流セルを、定電流セルマトリクスの第（９−ｉ）列，第ｊ行と、第（８＋ｉ）列，第ｊ行にレイアウトしたことにより、電源ラインの抵抗成分に起因するセル電流の列方向のバラツキを、任意の入力データについてキャンセルすることができるので、変換出力の直線性に優れたＤ／Ａ変換器を提供することができる。
【００５６】
第２の実施形態
図３は本発明の第２の実施形態を示す電流加算型６ビットＤ／Ａ変換器における定電流セルのレイアウト図である。第２の実施形態のＤ／Ａ変換器は、２５２個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂ，１ｃ〜６３ｃ，１ｄ〜６３ｄと、ローデコーダ（図１のローデコーダ６４）と、カラムデコーダ（図１のカラムデコーダ６５）と、アナログ信号出力端子（図１の出力端子６６）とを備えている。
【００５７】
２５２個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂ，１ｃ〜６３ｃ，１ｄ〜６３ｄは、半導体基板上に、１６列，１６行のマトリクス状にレイアウトされ、定電流セルマトリクスを形成している。ローデコーダおよびカラムデコーダは、６ビットの入力データに従ってカラムデコード信号ｘ１〜ｘ８およびローデコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８を生成し、これらのデコード信号により定電流セルを４個単位で選択的にオンさせ、入力データに応じた個数の定電流セルをオンさせる。つまり、入力データに従って４×ｐ個（ｐは０から６３までの任意の整数）の定電流セルを選択的にオンさせる。
【００５８】
定電流セルｋａ，ｋｂ，ｋｃ，ｋｄ（ｋは１から６３までの任意の整数）は、必ず同時にオンする４個単位のセルグループを構成している。オンした定電流セルは、出力端子６６にそれぞれセル電流Ｉｃを加算する。セル電流Ｉｃは、Ｄ／Ａ変換器のステップ電流（の期待値）Ｉｓの１／４に設定してある。つまり、第１の実施形態のＤ／Ａ変換器では、セル電流Ｉｃをステップ電流Ｉｓの１／４に設定した定電流セルを４個単位でオンさせることにより、出力端子６６にステップ電流Ｉｓを加算する。
【００５９】
６ビットの入力データに従って４×ｐ個の定電流セルがオンすると、出力電流ＩＯＵＴ＝ｐ×Ｉｓが出力端子６６に流れ、この出力電流ＩＯＵＴがＤ／Ａ変換器のアナログ出力信号となる。第２の実施形態のＤ／Ａ変換器は、６ビットのディジタル入力データＤＩに対し、６４ステップのアナログ出力信号を生成する。
【００６０】
２５２個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂ，１ｃ〜６３ｃ，１ｄ〜６３ｄにより構成される定電流セルマトリクスの第１行には、定電流セル６３ｃ〜５７ｃ，５７ｄ〜６３ｄがレイアウトされ、第８行には、定電流セル８ｃ〜１ｃ，１ｄ〜８ｄがレイアウトされ、第９行には、定電流セル８ａ〜１ａ，１ｂ〜８ｂがレイアウトされている。
【００６１】
また、定電流セルマトリクスの第１列には、定電流セル５６ｃ，４８ｃ，４０ｃ，３２ｃ，２４ｃ，１６ｃ，８ｃ，８ａ，１６ａ，２４ａ，３２ａ，４０ａ，４８ａ，５６ａがレイアウトされ、第８列には、定電流セル５７ｃ，４９ｃ，４１ｃ，３３ｃ，２５ｃ，１７ｃ，９ｃ，１ｃ，１ａ，９ａ，１７ａ，２５ａ，３３ａ，４１ａ，４９ａ，５７ａがレイアウトされ、第９列には、定電流セル５７ｄ，４９ｄ，４１ｄ，３３ｄ，２５ｄ，１７ｄ，９ｄ，１ｄ，１ｂ，９ｂ，１７ｂ，２５ｂ，３３ｂ，４１ｂ，４９ｂ，５７ｂがレイアウトされ、第１５列には、定電流セル７ｂ，１５ｂ，２３ｂ，３１ｂ，３９ｂ，４７ｂ，５５ｂ，６３ｂがレイアウトされ、第１６列には、定電流セル５６ｄ，４８ｄ，４０ｄ，３２ｄ，２４ｄ，１６ｄ，８ｄ，８ｂ，１６ｂ，２４ｂ，３２ｂ，４０ｂ，４８ｂ，５６ｂがレイアウトされている。
【００６２】
第（９−ｉ）列（ｉは１から８までの任意の整数）および第（８＋ｉ）列の定電流セルには、カラムデコード信号ｘｉが入力される。また、第（９−ｊ）行（ｊは１から８までの任意の整数）および第（８＋ｊ）行の定電流セルには、ローデコード信号ｙａｊ，ｙｂｊが入力される。従って、必ず同時にオンする４単位のセルグループを構成する定電流セル［９−ｉ，８＋ｊ］，［８＋ｉ，８＋ｊ］，［９−ｉ，９−ｊ］，［８＋ｉ，９−ｊ］は、ともにカラムデコード信号ｘｉおよびローデコード信号ｙａｊ，ｙｂｊによりオン／オフする。
【００６３】
第２の実施形態の定電流セルの内部構成は、図２と同じである。第２の実施形態のＤ／Ａ変換器では、セル電流Ｉｃをステップ電流Ｉｓの１／４に設定しているので、１個の定電流セルのレイアウト面積を、上記第１の実施形態のＤ／Ａ変換器よりも小さくできる。
【００６４】
ディジタル入力データＤＩが、例えば０１１１１０であるときには、ｘ１〜ｘ６＝１，ｘ７＝ｘ８＝０、ｙａ１〜ｙａ４＝１，ｙａ５〜ｙａ８＝０、ｙｂ１〜ｙｂ３＝１，ｙｂ４〜ｙｂ８＝０となり、第６行から第１１行までの全ての定電流セル１ａ〜２４ａ，１ｂ〜２４ｂ，１ｃ〜２４ｃ，１ｄ〜２４ｄと、第５行の第３列から第１４列までの定電流セル２５ｃ〜３０ｃ，２５ｄ〜３０ｄと、第１２行の第３列から第１４列までの定電流セル２５ａ〜３０ａ，２５ｂ〜３０ｂとがオンし、これら１２００個の電流セル１ａ〜３０ａ，１ｂ〜３０ｂ，１ｃ〜３０ｃ，１ｄ〜３０ｄからのセル電流Ｉｃがアナログ信号出力端子に加算される。これら以外の定電流セル３１ａ〜６３ａ，３１ｂ〜６３ｂ，３１ｃ〜６３ｃ，３１ｄ〜６３ｄはオフのままである。
【００６５】
ここで、例えば定電流セル１ａからのセル電流をＩｃ（１ａ）と表記することにする。この表記法によれば、定電流セルｋａ，ｋｂ，ｋｃ，ｋｄからのセル電流は、それぞれＩｃ（ｋａ），Ｉｃ（ｋｂ），Ｉｃ（ｋｃ），Ｉｃ（ｋｄ）である。
【００６６】
電源ラインの抵抗成分およびプロセスバラツキにより、第２の実施形態のＤ／Ａ変換器が、その定電流セルマトリクスに、第１列，第１６行の定電流セル（第１列，第１６行には定電流セルはないが、あるものと仮定する）で最もセル電流値が低くなり、第１６列，第１行の定電流セル（第１列，第１６行にも定電流セルはないが、あるものと仮定するが、あるものと仮定する）に向かうに従ってセル電流値が順次高くなるセル電流の傾斜バラツキを持って製造されたものとする。さらに列方向のセル電流バラツキは、行方向のセル電流バラツキの２倍の傾斜を持っており、隣り合う列にレイアウトされた定電流セル間におけるセル電流Ｉｃの差が、いずれも４ΔＩｃであり、隣り合う行にレイアウトされた定電流セル間におけるセル電流Ｉｃの差が、いずれも２ΔＩｃであるものとする。このようなセル電流Ｉｃの傾斜バラツキを持った定電流セルマトリクスにおいて、
Ｉｃ（１ａ）＝Ｉｃ［８，９］＝０．２５Ｉｓ−３ΔＩｃ、
Ｉｃ（１ｂ）＝Ｉｃ［９，９］＝０．２５Ｉｓ−ΔＩｃ、
Ｉｃ（１ｃ）＝Ｉｃ［８，８］＝０．２５Ｉｓ＋ΔＩｃ、
Ｉｃ（１ｄ）＝Ｉｃ［９，８］＝０．２５Ｉｓ＋３ΔＩｃ
になるように電源電圧を設定すると、例えば、上記同時にオンする４個単位のセルグループを構成する定電流セル６３ａ，６３ｂ，６３ｃ，６３ｄのセル電流は、それぞれ、
Ｉｃ（６３ａ）＝Ｉｃ［２，１６］＝０．２５Ｉｓ−４１ΔＩｃ、
Ｉｃ（６３ｂ）＝Ｉｃ［１５，１６］＝０．２５Ｉｓ−１１ΔＩｃ、
Ｉｃ（６３ｃ）＝Ｉｃ［２，１］＝０．２５Ｉｓ＋１１ΔＩｃ、
Ｉｃ（６３ｄ）＝Ｉｃ［１５，１］＝０．２５Ｉｓ＋４１ΔＩｃ
となり、その合計は期待値Ｉｓになる。
【００６７】
上記４個単位のセルグループを構成する他のセルグループも同様であり、セルグループを構成する任意の定電流セルｋａ，ｋｂ，ｋｃ，ｋｄのセル電流は、それぞれ、
Ｉｃ（ｋａ）＝Ｉｃ［９−ｉ，８＋ｊ］
＝０．２５Ｉｓ−３ΔＩｃ−（ｉ−１）×４ΔＩｃ−（ｊ−１）×２ΔＩｃ、
Ｉｃ（ｋｂ）＝Ｉｃ［８＋ｉ，８＋ｊ］
＝０．２５Ｉｓ−ΔＩｃ−（ｉ−１）×４ΔＩｃ＋（ｊ−１）×２ΔＩｃ、
Ｉｃ（ｋｃ）＝Ｉｃ［９−ｉ，９−ｊ］
＝０．２５Ｉｓ＋ΔＩｃ＋（ｉ−１）×４ΔＩｃ−（ｊ−１）×２ΔＩｃ、
Ｉｃ（ｋｄ）＝Ｉｃ［８＋ｉ，９−ｊ］
＝０．２５Ｉｓ＋３ΔＩｃ＋（ｉ−１）×４ΔＩｃ＋（ｊ−１）×２ΔＩｃ
となり、その合計Ｉｃ（ｋａ）＋Ｉｃ（ｋｂ）＋Ｉｃ（ｋｃ）＋Ｉｃ（ｋｄ）はステップ電流の期待値Ｉｓになる。
【００６８】
このように、上記４個単位のセルグループを構成する定電流セルｋａ（［９−ｉ，８＋ｊ］），ｋｂ（［８＋ｉ，８＋ｊ］），ｋｃ（［９−ｉ，９−ｊ］），ｋｄ（［８＋ｉ，９−ｊ］）は、任意の方向に傾斜するセル電流バラツキをキャンセルできる相補的な位置にレイアウトされている。従って、任意の方向に傾斜するセル電流バラツキがあっても、またｐが奇数であっても偶数であっても、入力データに従って４×ｐ個の定電流セルをオンさせたときの出力電流ＩＯＵＴはｐ×Ｉｓとなり、期待値通りになるので、変換出力の非直線性誤差を小さくできる。
【００６９】
以上のように第２の実施形態によれば、定電流セルを４個単位でオンさせ、この４個単位でオンする定電流セルｋａ，ｋｂ，ｋｃ，ｋｄを、定電流セルマトリクスの第（９−ｉ）列，第（８＋ｊ）行と、第（８＋ｉ）列，第（８＋ｊ）行と、第（９−ｉ）列，（９−ｊ）行と、第（８＋ｉ）列，第（９−ｊ）行に、それぞれレイアウトしたことにより、電源ラインの抵抗成分やプロセスバラツキに起因する任意の方向のセル電流バラツキを、任意の入力データについてキャンセルすることができるので、変換出力の直線性に優れたＤ／Ａ変換器を提供することができる。
【００７０】
【発明の効果】
以上説明したように本発明によれば、定電流セルを偶数個単位で選択的にオンさせ、上記選択単位となる偶数個の定電流セルをセル電流バラツキをキャンセルできる相補的な位置にそれぞれレイアウトすることにより、変換出力の直線性に優れたＤ／Ａ変換器を提供することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電流加算型６ビットＤ／Ａ変換器のブロック構成図である。
【図２】定電流セルの内部構成の一例を示す図である。
【図３】本発明の第２の実施形態を示す電流加算型６ビットＤ／Ａ変換器における定電流セルのレイアウト図である。
【図４】従来の電流加算型６ビットＤ／Ａ変換器のブロック構成図である。
【図５】図４の６ビットＤ／Ａ変換器における電源ラインのレイアウト図である。
【図６】デコード信号による定電流セルのオン／オフ条件を説明する図である。
【図７】従来の電流加算型６ビットＤ／Ａ変換器の動作を説明する図である。
【符号の説明】
１ａ〜６３ａ，１ｂ〜６３ｂ，１ｃ〜６３ｃ，１ｄ〜６３ｄ定電流セル、６４ローデコーダ、６５カラムデコーダ、６６アナログ信号出力端子。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a current addition type D / A converter that selectively turns on a plurality of constant current cells integrated on a semiconductor substrate and adds current from the turned on constant current cells to a common output terminal. In particular, the present invention relates to a D / A converter that can reduce the non-linearity error of the conversion output caused by the variation in the current value between the plurality of constant current cells.
[0002]
[Prior art]
In the current addition type D / A converter, a plurality of constant current cells arranged in a matrix is called a current cell matrix type. A high-speed D / A converter for video or the like is generally a current cell matrix type. As such a current cell matrix type D / A converter, for example, “An 80-MHz 8-bit CMOS D / A Converter” (IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL.SC-21, NO.6 DECEMBER 1986 pp.983-988). In addition, there are current addition type D / A converters that use GND as a reference for analog output and those that use power supply voltage as a reference for analog output. As a conventional current addition type D / A converter, a current cell matrix type D / A converter using GND as an analog output reference will be described below. A power supply voltage is used as an analog output reference. This can also be explained by replacing the power supply and GND.
[0003]
FIG. 4 is a block diagram of a conventional current addition type 6-bit D / A converter (a constant current cell is a layout diagram). FIG. 5 is a layout diagram of power supply lines in the D / A converter of FIG. The D / A converter shown in FIG. 4 includes 63 constant current cells 1 to 63, a row decoder (row decoder) 64, a column decoder (column decoder) 65, and an analog signal output terminal 66. Also, a resistor 67 is usually provided between the output terminal 66 and GND.
[0004]
The D / A converter in FIG. 4 receives digital data DI consisting of 6 bits d5, d4, d3, d2, d1, and d0. The lower 3 bits d2, d1, d0 of the 6-bit input data DI are input to the column decoder 65, and the upper 3 bits d5, d4, d3 are input to the row decoder 64.
[0005]
The 63 constant current cells 1 to 63 are laid out in a matrix of 8 columns and 8 rows on a semiconductor substrate to form a constant current cell matrix. The row decoder 64 and the column decoder 65 generate column decode signals x1 to x8 and row decode signals ya1 to ya8, yb1 to yb8 according to the input data DI, and the number of constant current cells corresponding to the input data DI by these decode signals. Is selectively turned on.
[0006]
The constant current cells that are turned on add the cell current Ic to the output terminal 66, respectively. The cell current Ic is set to the step current (expected value) Is of the D / A converter.
[0007]
When p constant current cells (p is an arbitrary integer from 0 to 63) are turned on according to the input data DI, the output current IOUT = p × Is flows to the output terminal 66, and this output current IOUT is converted into a D / A converter. This is an analog output signal. The D / A converter shown in FIG. 4 generates a 64-step analog output signal for 6-bit digital input data DI.
[0008]
The constant current cells 1 to 8 are laid out in the first row of the constant current cell matrix composed of 63 constant current cells 1 to 63, and the constant current cells 57 to 63 are laid out in the eighth row. Yes. The constant current cells 7, 15, 23, 31, 39, 47, 55, 63 are laid out in the first column of the constant current cell matrix, and the constant current cells 1, 9, 17, 25, 33, 41, 49, 57 are laid out, and constant current cells 8, 16, 24, 32, 40, 48, 56 are laid out in the eighth column.
[0009]
The column decode signal x7 is input to the constant current cell in the first column, the column decode signal x1 is input to the constant current cell in the fourth column, and the column decode signal x2 is input to the constant current cell in the fifth column. And the column decode signal x8 is input to the constant current cells in the eighth column. That is, when column numbers are assigned to the first column to the eighth column on the layout of the constant current cell matrix as shown in FIG. 5, the constant current of the column number i (i is an arbitrary integer from 1 to 8). A column decode signal xi is input to the cell. The row decode signals yaj and ybj are input to the constant current cell in the j-th row (j is an arbitrary integer from 1 to 8).
[0010]
FIG. 6 is a diagram for explaining the on / off condition of the constant current cell by the column decode signal xi and the row decode signals yaj and ybj. The column decode signals x1 to x8 become 1 (power supply Vd level) in order from x1 as the data value of the lower bits of the input data DI increases. x8 is always 0 (GND level). Further, the row decode signals ya1 to ya8 and yb1 to yb8 become 1 in order from ya2 and yb1 as the data value of the upper bits of the input data DI increases. ya1 is always 1 and yb8 is always 0. Since the row decode signal ya (j + 1) and ybj are the same, if ybj = 1, yaj = 1 is always obtained.
[0011]
When the digital input data DI is 011110 (d0 = d5 = 0, d1 = d2 = d3 = d4 = 1), for example, as shown in FIG. 7, x1 to x6 = 1, x7 = x8 = 0, ya1 to ya4. = 1, ya5 to ya8 = 0, yb1 to yb3 = 1, yb4 to yb8 = 0, all the constant current cells 1 to 24 from the first row to the third row, and the second column from the fourth row The constant current cells 25 to 30 in the columns up to 7 columns, that is, the column numbers 1 to 6 in the fourth row are turned on, and the cell currents Ic from these 30 current cells 1 to 30 are added to the output terminal 66. . The other constant current cells 31 to 63 remain off. As described above, the reference numerals assigned to the constant current cells indicate the priority order in which the constant current cells are turned on in the 63 constant current cells constituting the constant current cell matrix. Further, the above column numbers indicate the priority order in which the constant current cells are turned on in the eight constant current cells laid out in the same row.
[0012]
On the semiconductor substrate on which the above constant current cell matrix is laid out, as shown in FIG. 5, a power supply pattern 71 for supplying a power supply voltage to the constant current cells 1 to 63 and eight power supply lines 72 are provided. The power supply pattern 71 is laid out outside the eighth column of the constant current cell matrix. Further, the power supply lines 72 are laid out along the first to eighth rows of the constant current cell matrix in the horizontal direction (row direction) from the power supply pattern 71, respectively. The constant current cells laid out in the same row are supplied with power supply voltage from the same power supply line.
[0013]
In the above-described constant current cell matrix, as shown in FIGS. 4 and 5, the constant current cells are not sequentially laid out with respect to the order of priority in which they are turned on (labels and column numbers). This is due to the reason explained below.
[0014]
As described in the above-mentioned document, the width of the power supply line 72 cannot be increased so much due to the limitation of the area of the constant current cell matrix. Therefore, as shown in FIG. 5, a voltage drop due to the resistance component R occurs in the power supply line 72, and the power supply voltage supplied to the constant current cells laid out in the same row varies (inclination in the column direction). To do. Due to the variation in the power supply voltage, the cell current Ic output from the constant current cells in the same row varies (inclination in the column direction). If the layout is sequentially performed with respect to the column number), the linearity of the conversion output is deteriorated.
[0015]
Since the potential at the column number 2 of the power supply line 72 is higher than the potential at the column number 1 by the resistance component R of the power supply line, the cell current Ic of the constant current cell of the column number 2 is increased accordingly. It becomes higher than the constant current cell of number 1. Conversely, since the potential at the column number 3 of the power line 72 is lower than the potential at the column number 1 by the resistance component R, the cell current Ic of the constant current cell at the column number 3 is correspondingly increased by the column. It becomes lower than the constant current cell of number 1.
[0016]
If the difference in cell current Ic between constant current cells laid out in adjacent columns is 2ΔIc, the cell current Ic in the fourth column (column number 1 column) is the step current (expected value). ) When the power supply voltage is set to be Is, cells output from the constant current cells in the first column to the eighth column (column numbers 8, 6, 4, 2, 1, 3, 5, 7) The currents Ic are Ie−6ΔIc, Ie−4ΔIc, Ie−2ΔIc, Ie, Ie + 2ΔIc, Ie + 4ΔIc, Ie + 6ΔIc, and Ie + 8ΔIc, respectively. For example, when only the constant current cells in the columns of column numbers 1, 2, and 3 are turned on, the sum of the cell currents Ic is the expected value 3 × Ie.
[0017]
In addition, the cell current Ic in the fourth column (column number 1 column) is Is−ΔIc, and the cell current Ic in the fifth column (column number 2 column) is Ic [9, j] = Is + ΔIc. When the voltage is set, the cell currents Ic output from the constant current cells of the first column to the eighth column (column numbers 8, 6, 4, 2, 1, 3, 5, 7) are respectively Ie−. 7ΔIc, Ie-5ΔIc, Ie-3ΔIc, Ie−ΔIc, Ie + ΔIc, Ie + 3ΔIc, Ie + 5ΔIc, Ie + 7ΔIc. For example, when only the constant current cells in the columns of column numbers 1, 2, 3, and 4 are turned on, the total cell current is the expected value 4 × Ie. In the same way, when the constant current cells up to the odd-numbered column numbers are turned on, the total cell current is as expected. Further, when all the constant current cells in the same row are turned on, the sum of the cell currents Ic from that row becomes an expected value 8 × Ie.
[0018]
[Problems to be solved by the invention]
However, in the above conventional D / A converter, when the power supply voltage is set so that the cell current Ic in the fourth column (column number 1 column) becomes the step current (expected value) Is, up to an even column number. When the constant current cell is turned on, the total cell current Ic becomes higher than the expected value. For example, when only the constant current cells in the columns of column numbers 1 and 2 are turned on, the sum of the cell currents Ic is the expected value 2 × Ie + ΔIc, which is shifted from the expected value 2 × Ie by ΔIc. When all the constant current cells are turned on, the sum of the cell currents Ic is 8 × Ie + 4ΔIc, which is shifted by 4ΔIc from the expected value 8 × Ie.
[0019]
Conversely, the cell current Ic in the fourth column (column number 1 column) is Is−ΔIc, and the cell current Ic in the fifth column (column number 2 column) is Ic [9, j] = Is + ΔIc. When the power supply voltage is set, when the constant current cells up to odd column numbers are turned on, the total cell current Ic becomes lower than the expected value. For example, when only the constant current cells in the columns of column numbers 1, 2, and 3 are turned on, the sum of the cell currents Ic is the expected value 3 × Ie−3ΔIc, which is shifted by 3ΔIc from the expected value 3 × Ie. When the constant current cells in the columns of column numbers 1 to 7 are turned on, the sum of the cell currents Ic is 7 × Ie−7ΔIc, which is shifted from the expected value 7 × Ie by 7ΔIc.
[0020]
As described above, in the conventional D / A converter, the variation in the cell current occurs in the direction in which the power line extends, and the variation in the cell current may not be canceled depending on the number of the constant current cells that are turned on. There was a problem that non-linearity errors occurred in the conversion output.
[0021]
Also, in general, when a large number of constant current cells are laid out in a matrix on a semiconductor substrate, the characteristics of the constant current cells themselves vary due to process variations caused by the semiconductor manufacturing process. Variations will occur. This variation in the cell current value does not occur randomly in the layout of the constant current cell, but changes so that the cell current value at a certain end of the constant current cell matrix is low and the cell current value sequentially increases from that position. It has been confirmed through experience that there is such a variation, that is, a variation with an inclination in a certain direction. The conventional D / A converter cannot cancel the cell current variation (variation tilted in a certain direction) due to the characteristic variation of the constant current cell, and the nonlinearity error of the conversion output becomes large. there were.
[0022]
The present invention has been made to solve such a conventional problem, and an object thereof is to reduce the non-linearity error of the conversion output.
[0023]
[Means for Solving the Problems]
In order to achieve the above object, a D / A converter according to claim 1 of the present invention is a current addition type D / A converter in which a plurality of constant current cells and a current from a turned on constant current cell are supplied. An output terminal to be added; and a decoder circuit that selectively turns on the plurality of constant current cells in an even number according to input data. The plurality of constant current cells are laid out in a matrix of 2 × M columns and 2 × N rows (M and N are positive integers), and the decoder circuit includes the constant current cells in units of four. Selectively turn on , The four constant current cells are laid out in the (M−i + 1) th column (i is an arbitrary integer from 1 to M) and the (N−j + 1) th row (j is an arbitrary integer from 1 to N). Constant current cells, constant current cells laid out in the (M + i) th column and (N−j + 1) th row, constant current cells laid out in the (M−i + 1) th column and (N + j) th row, , Constant current cells laid out in the (M + i) th column and the (N + j) th row. It is characterized by this.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
FIG. 1 is a block configuration diagram of a current addition type 6-bit D / A converter showing a first embodiment of the present invention (constant current cells are layout diagrams). The D / A converter of FIG. 1 includes 126 constant current cells 1a to 63a, 1b to 63b, a row decoder (row decoder) 64, a column decoder (column decoder) 65, and an analog signal output terminal 66. I have. In addition, a resistor 67 for converting the current added to the output terminal 66 into a voltage is usually provided between the output terminal 66 and GND.
[0029]
The digital data DI consisting of 6 bits d5, d4, d3, d2, d1, and d0 is input to the D / A converter of FIG. The lower 3 bits d2, d1, d0 of the 6-bit input data DI are input to the column decoder 65, and the upper 3 bits d5, d4, d3 are input to the row decoder 64. The lower 3 bits of the input data DI are expressed as DIw, and the upper 3 bits of data are expressed as DIh.
[0030]
The 126 constant current cells 1a to 63a and 1b to 63b are laid out in a matrix of 16 columns and 8 rows on a semiconductor substrate to form a constant current cell matrix. The row decoder 64 and the column decoder 65 generate column decode signals x1 to x8 and row decode signals ya1 to ya8, yb1 to yb8 in accordance with the input data DI, and select constant current cells in units of two by these decode signals. The number of constant current cells corresponding to the input data DI is turned on. In other words, 2 × p (p is an arbitrary integer from 0 to 63) constant current cells are selectively turned on according to the input data DI.
[0031]
The constant current cells ka and kb (k is an arbitrary integer from 1 to 63) are laid out in different columns of the same row, and constitute a cell group of two units that are always turned on at the same time. The constant current cells that are turned on add the cell current Ic to the output terminal 66, respectively. The cell current Ic is set to ½ of the step current (expected value) Is of the D / A converter. That is, in the D / A converter of FIG. 1, the step current Is is added to the output terminal 66 by turning on the constant current cell in which the cell current Ic is set to ½ of the step current Is in units of two.
[0032]
When 2 × p constant current cells are turned on according to the input data DI, the output current IOUT = p × Is flows to the output terminal 66, and this output current IOUT becomes an analog output signal of the D / A converter. The D / A converter of FIG. 1 generates an analog output signal of 64 steps for 6-bit digital input data DI.
[0033]
The column decoder 65 generates 0 (GND level) or 1 (power supply Vd level) column decode signals x1 to x8 in accordance with the column input data DIw (lower 3 bit data d2, d1, d0 of the input data DI). The column decode signal x8 is always 0.
[0034]
When DIw = 000, x1 to x8 = 0, and when DIw = 001 (d2 = d1 = 0, d0 = 1), x1 = 1, x1 to x8 = 0. Similarly, every time the value of DIw increases, the value is changed from 0 to 1 in the order of x2, x3..., When DIw = 110, x1 to x6 = 1, x7 = x8 = 0, and when DIw = 111, x1 to x7 = 1 and x8 = 0. Therefore, if xi = 1 (i is an arbitrary integer from 1 to 8), x1 to x (i-1) = 1.
[0035]
The row decoder 64 outputs 0 (GND level) or 1 (power supply Vd level) row decode signals ya1 to ya8, yb1 to yb8 according to the row input data DIh (upper 3 bit data d5, d4, d3 of the input data DI). Generate. The row decode signal ybj (j is an arbitrary integer from 1 to 8) and the row decode signal ya (j + 1) are the same signal. The row decode signal ya1 is always 1 and the row decode signal yb8 is always 0.
[0036]
When DIh = 000, ya1 = 1, ya2-ya8 = 0, yb1-yb7 = 0, y8 = 0, and when DIh = 001 (d5 = d4 = 0, d3 = 1), ya1 = ya2 = 1 ya3 to ya8 = 0, yb1 = 1, yb2 to yb8 = 0. Similarly, every time the value of DIw increases, the value is changed from 0 to 1 in the order of ya3, ya4... (Yb2, ya3...), And when DIh = 110, ya1 to ya7 = 1, ya8 = 0, yb1 to yb6. = 1, yb7 = yb8 = 0, and when DIh = 111, ya1 to ya8 = 1, yb1 to yb7 = 1, and yb8 = 0. Therefore, if yaj = 1, ya1-ya (j-1) = 1 and yb1-yb (j-1) = 1.
[0037]
The constant current cells 8a to 1a and 1b to 8b are laid out in the first row of the constant current cell matrix composed of 126 constant current cells 1a to 63a and 1b to 63b, and the constant current cells are arranged in the second row. Cells 16a to 9a and 9b to 16b are laid out. Similarly, constant current cells 56a to 49a and 49b to 56b are laid out in the seventh row, and constant current cells 63a to 57a and 57b to 63b are laid out in the eighth row.
[0038]
Also, constant current cells 8a, 16a, 24a, 32a, 40a, 48a, 56a are laid out in the first column of the constant current cell matrix, and constant current cells 7a, 15a, 23a, 31a, in the second column. 39a, 47a, 55a, 63a are laid out. Similarly, constant current cells 1a, 9a, 17a, 25a, 33a, 41a, 49a, and 57a are laid out in the eighth column, and constant current cells 1b, 9b, 17b, 25b, and 33b are arranged in the ninth column. , 41b, 49b, 57b are laid out, constant current cells 7b, 15b, 23b, 31b, 39b, 47b, 55b, 63b are laid out in the fifteenth column, and constant current cells 8b, 16b in the sixteenth column. , 24b, 32b, 40b, 48b, 56b are laid out.
[0039]
The column decode signal x1 is input to the eighth and ninth column constant current cells, and the column decode signal x2 is input to the seventh and tenth column constant current cells. Similarly, the column decode signal x7 is input to the constant current cells in the second column and the fifteenth column, and the column decode signal x8 is input to the constant current cells in the first column and the sixteenth column. That is, the column decode signal xi is input to the constant current cells in the (9-i) th column and the (8 + i) th column.
[0040]
The row decode signals ya1 and yb1 are input to the first row constant current cells, and the row decode signals ya2 and yb2 are input to the second row constant current cells. Similarly, the row decode signals ya7 and yb7 are input to the seventh row constant current cells, and the row decode signals ya8 and yb8 are input to the eighth row constant current cells. That is, the row decode signals yaj and ybj are input to the constant current cell in the j-th row.
[0041]
Here, for example, the constant current cell 1a laid out in the eighth column and the first row is referred to as a constant current cell [8, 1]. According to this notation, the constant current cells laid out in the (9-i) th column and the jth row become the constant current cells [9-i, j], and laid out in the (8 + i) th column and the jth row. The constant current cell thus formed becomes a constant current cell [8 + i, j].
[0042]
The constant current cells ka and kb (k is an arbitrary integer from 1 to 63) constituting two unit cell groups that are always turned on at the same time are turned on / off according to the conditions of FIG. 6 by the same column decode signal and row decode signal. To do. For example, the constant current cells 1a and 1b are both turned on / off by the column decode signal x1 and the row decode signals ya1 and yb1. That is, the constant current cell [9-i, j] and the constant current cell [8 + i, j] constituting the two unit constant current cell group are both turned on / off by the column decode signal xi and the row decode signals yaj and ybj. Turn off.
[0043]
FIG. 2 is a diagram showing an example of the internal configuration of the constant current cell ([9−i, j] or [8 + i, j]). In FIG. 2, the constant current cell includes pMOS transistors 81 and 82, nMOS transistors 83 and 84, a reference current source 85, an OR gate 86, a NAND gate 87, and an inverter 88.
[0044]
The source electrodes of the pMOSs 81 and 82 are connected to the power supply Vd, the gate electrodes of the pMOSs 81 and 82 are connected to the drain electrode of the pMOS 82, and the drain electrode of the pMOS 82 is grounded via the reference current source 85. The drain electrodes of the nMOSs 83 and 84 are connected to the drain electrode of the pMOS 81. The gate electrode of the nMOS 83 is connected to the output terminal of the inverter 88, and the source electrode of the nMOS 83 is connected to the analog signal output terminal 66 of the D / A converter. The gate electrode of the nMOS 84 is connected to the input electrode of the inverter 88, and the source electrode of the nMOS 84 is grounded. The column decode signal xi is input to the first input terminal of the OR gate 86, and the row decode signal ybj is input to the second input terminal. The first input terminal of the NAND gate 87 is connected to the output terminal of the OR gate 86, the low decode signal yaj is input to the second input terminal, and the output terminal is connected to the input terminal of the inverter 87.
[0045]
The reference current source 85 is a constant current source using, for example, a band gap reference circuit. The pMOS 81 is a constant current source transistor that supplies a cell current Ic, and the nMOS 83 is a switch transistor that opens and closes a current path between the pMOS 81 and the output terminal 66 to turn on and off the constant current cell. The pMOSs 81 and 82 and the reference current source 85 constitute a current mirror circuit, and a cell current Ic corresponding to the value of the reference current Ir flowing through the reference current source 85 is supplied to the pMOS 81 which is a constant current source transistor. The cell current Ic varies depending on characteristic variations such as the power supply voltage, the dimensions of the pMOS 81 and the pMOS 82, and the impurity concentration of the source / drain.
[0046]
The constant current cell of FIG. 2 is turned on / off according to the conditions of FIG. First, when ybi = 0 (GND level, L level), if xi = yai = 1 (power supply level, H level), the output of the NAND gate 87 becomes L level and the output of the inverter 88 becomes H level. . As a result, the constant current cell is turned on (nMOS 83 is on and nMOS 84 is off), and the cell current Ic is added to the output terminal 66. If xi = 0 or yai = 0, the output of the NAND gate 87 is H level, the output of the inverter 88 is L level, and the constant current cell is turned off (the nMOS 83 is off and the nMOS 84 is on). Next, when ybi = 1, always yai = 1, so that the output of the NAND gate 87 becomes L level and the output of the inverter 88 becomes H level regardless of xi, and the constant current cell is turned on.
[0047]
In the layout area of one constant current cell, the area occupied by the constant current source transistor (pMOS 81) is the largest. The area of the constant current source transistor increases as the cell current Ic increases (as the dimension increases). In the D / A converter of the first embodiment, since the cell current Ic is set to ½ of the step current Is, the layout area of one constant current cell is set to the cell current Ic to the step current Is. It can be made smaller than the conventional D / A converter being set.
[0048]
For example, when the digital input data DI is 011110 (d0 = d5 = 0, d1 = d2 = d3 = d4 = 1), x1 to x6 = 1, x7 = x8 = 0, ya1 to ya4 = 1, ya5 to ya8. = 0, yb1 to yb3 = 1, yb4 to yb8 = 0, all the constant current cells 1a to 24a, 1b to 24b from the first row to the third row, and the third row to the 14th column of the fourth row The constant current cells 25a to 30a and 25b to 30b are turned on, and the cell currents Ic from these 60 current cells 1a to 30a and 1b to 30b are added to the output terminal 66. Other constant current cells 31a to 63a, 31b to 63b remain off. As described above, the reference numerals assigned to the constant current cells indicate the priority order in which the constant current cells are turned on in 126 constant current cells constituting the constant current cell matrix. In addition, when the column numbers 1a to 8a and 1b to 8b are assigned to the first column to the sixteenth column on the layout of the constant current cell matrix as shown in FIG. 1, the column numbers are laid out in the same row. In the 16 constant current cells, the priority order in which the constant current cells are turned on is shown.
[0049]
Although not shown in FIG. 1, power supply patterns and power supply lines for supplying power supply voltages to the constant current cells 1a to 63a and 1b to 63b are laid out on the semiconductor substrate on which the above constant current cell matrix is laid out. Yes. The power supply pattern and power supply line are laid out as shown in FIG. That is, the power supply pattern is laid out outside the 16th column of the constant current cell matrix. In addition, the power lines that cannot be made too thick due to restrictions on the area of the constant current cell matrix, in the horizontal direction (row direction) from the power pattern, respectively, along the first to eighth rows of the constant current cell matrix, There are a total of 8 layouts. The constant current cells laid out in the same row are supplied with power supply voltage from the same power supply line.
[0050]
Due to the voltage drop in the power supply line, the power supply voltage supplied to the constant current cell varies (inclination in the column direction), the power supply voltage supplied to the constant current cell [16, j] becomes the highest, and away from the power supply pattern. Accordingly, the power supply voltage decreases in the order of the constant current cells [15, j], [14, j], and the power supply voltage supplied to the constant current cells [1, j] is the lowest. As a result, the cell current Ic of the constant current cell set to ½ of the step current (expected value) Is also varies (inclination in the column direction). The cell current Ic from the constant current cell [16, j] becomes the largest, and the cell current Ic decreases in the order of the constant current cells [15, j], [14, j]. The cell current Ic from the cell [1, j] is the lowest.
[0051]
Here, for example, the cell current from the constant current cell [8, 1] (= constant current cell 1a) is expressed as Ic [8, 1]. According to this notation, the cell current from the constant current cell [9-i, j] is Ic [9-i, j], and the cell current from the constant current cell [8 + i, j] is Ic [8 + i, j]. j]. Further, the constant current cell [9-i, j] of the column number ia is separately expressed as a constant current cell <ia, j>, and the cell current Ic [9-i, j] is separately expressed as Ic <ia, j>. I will do it. Further, the constant current cell [8 + i, j] of the column number ib will be separately expressed as a constant current cell <ib, j>, and the cell current Ic will be expressed separately as Ic <ib, j>.
[0052]
In the constant current cell matrix having the cell current slope variation, it is assumed that the difference in cell current Ic between the constant current cells laid out in adjacent columns is 2ΔIc.
Ic <1a, j> = Ic [8, j] = 0.5Is−ΔIc,
Ic <1b, j> = Ic [9, j] 0.5Is + ΔIc
When the power supply voltage is set so that the cell currents of the constant current cells <8a, j> to <2a, j>, <2b, j> to <8b, j>
Ic <8a, j> = Ic [1, j] = 0.5Is-15ΔIc,
Ic <7a, j> = Ic [2, j] = 0.5Is-13ΔIc,
Ic <6a, j> = Ic [3, j] = 0.5Is-11ΔIc,
Ic <5a, j> = Ic [4, j] = 0.5Is-9ΔIc,
Ic <4a, j> = Ic [5, j] = 0.5Is-7ΔIc,
Ic <3a, j> = Ic [6, j] = 0.5Is-5ΔIc,
Ic <2a, j> = Ic [7, j] = 0.5Is-3ΔIc,
Ic <2b, j> = Ic [10, j] = 0.5Is + 3ΔIc,
Ic <3b, j> = Ic [11, j] = 0.5Is + 5ΔIc,
Ic <4b, j> = Ic [12, j] = 0.5Is + 7ΔIc,
Ic <5b, j> = Ic [13, j] = 0.5Is + 9ΔIc,
Ic <6b, j> = Ic [14, j] = 0.5Is + 11ΔIc,
Ic <7b, j> = Ic [15, j] = 0.5Is + 13ΔIc,
Ic <8b, j> = Ic [16, j] = 0.5Is + 15ΔIc
It becomes.
[0053]
Therefore, the cell currents from the arbitrary constant current cells <ia, j> and <ib, j> constituting the two unit cell groups that are simultaneously turned on are
Ic <ia, j> = Ic [9−i, j]
= 0.5Is- [Delta] Ic- (i-1) * 2 [Delta] Ic
Ic <ib, j> = Ic [8 + i, j]
= 0.5Is + ΔIc + (i−1) × 2ΔIc
Thus, the sum Ic <ia, j> + Ic <ib, j> becomes the expected value Is of the step current.
[0054]
As described above, in the D / A converter of FIG. 1, the constant current cell [9-i, j] of the column number ia and the constant current cell [8 + i, j of the column number ib constituting the cell unit of the above two units. ] Is laid out at a complementary position where cell current variation inclined in the column direction can be canceled. Therefore, the output current IOUT when the 2 × p constant current cells are turned on according to the input data DI, even if there is a cell current variation inclined in the column direction, and p is odd or even. Becomes p × Is, which is as expected, so that the non-linearity error of the conversion output can be reduced.
[0055]
As described above, according to the first embodiment, the constant current cells are turned on in units of two, and the constant current cells that are turned on in units of two are designated as the (9-i) th column and the number of the constant current cell matrix. Since the layout in the j-th row, the (8 + i) -th column, and the j-th row enables the cell current variation in the column direction due to the resistance component of the power supply line to be canceled for any input data, the conversion output It is possible to provide a D / A converter having excellent linearity.
[0056]
Second embodiment
FIG. 3 is a layout diagram of constant current cells in a current addition type 6-bit D / A converter showing a second embodiment of the present invention. The D / A converter according to the second embodiment includes 252 constant current cells 1a to 63a, 1b to 63b, 1c to 63c, 1d to 63d, a row decoder (row decoder 64 in FIG. 1), and a column decoder. (Column decoder 65 in FIG. 1) and an analog signal output terminal (output terminal 66 in FIG. 1).
[0057]
The 252 constant current cells 1a to 63a, 1b to 63b, 1c to 63c, and 1d to 63d are laid out in a matrix form of 16 columns and 16 rows on a semiconductor substrate to form a constant current cell matrix. The row decoder and the column decoder generate column decode signals x1 to x8 and row decode signals ya1 to ya8, yb1 to yb8 according to 6-bit input data, and select constant current cells in units of four by these decode signals. The number of constant current cells corresponding to the input data is turned on. That is, 4 × p (p is an arbitrary integer from 0 to 63) constant current cells are selectively turned on according to the input data.
[0058]
The constant current cells ka, kb, kc, and kd (k is an arbitrary integer from 1 to 63) constitute a cell unit of four units that are always turned on at the same time. The constant current cells that are turned on add the cell current Ic to the output terminal 66, respectively. The cell current Ic is set to ¼ of the step current (expected value) Is of the D / A converter. That is, in the D / A converter of the first embodiment, the step current Is is supplied to the output terminal 66 by turning on the constant current cell in which the cell current Ic is set to ¼ of the step current Is in units of four. to add.
[0059]
When 4 × p constant current cells are turned on according to 6-bit input data, an output current IOUT = p × Is flows to the output terminal 66, and this output current IOUT becomes an analog output signal of the D / A converter. The D / A converter of the second embodiment generates a 64-step analog output signal for 6-bit digital input data DI.
[0060]
Constant current cells 63c to 57c and 57d to 63d are laid out in the first row of the constant current cell matrix composed of 252 constant current cells 1a to 63a, 1b to 63b, 1c to 63c, 1d to 63d, Constant current cells 8c to 1c and 1d to 8d are laid out in the eighth row, and constant current cells 8a to 1a and 1b to 8b are laid out in the ninth row.
[0061]
In the first column of the constant current cell matrix, the constant current cells 56c, 48c, 40c, 32c, 24c, 16c, 8c, 8a, 16a, 24a, 32a, 40a, 48a, 56a are laid out, and the eighth column. , Constant current cells 57c, 49c, 41c, 33c, 25c, 17c, 9c, 1c, 1a, 9a, 17a, 25a, 33a, 41a, 49a, 57a are laid out. 57d, 49d, 41d, 33d, 25d, 17d, 9d, 1d, 1b, 9b, 17b, 25b, 33b, 41b, 49b, 57b are laid out, and the constant current cells 7b, 15b, 23b, 31b, 39b, 47b, 55b, 63b are laid out, and the constant current cells 56d, 48d, 40d, 32d, 24d, 16d, 8 are arranged in the sixteenth column. , 8b, 16b, 24b, 32b, 40b, 48b, 56b are laid.
[0062]
A column decode signal xi is input to the constant current cells in the (9-i) th column (i is an arbitrary integer from 1 to 8) and the (8 + i) th column. The row decode signals yaj and ybj are input to the constant current cells in the (9-j) th row (j is an arbitrary integer from 1 to 8) and the (8 + j) th row. Therefore, the constant current cells [9−i, 8 + j], [8 + i, 8 + j], [9−i, 9−j], and [8 + i, 9−j] that constitute the four unit cell groups that are always turned on simultaneously are Both are turned on / off by a column decode signal xi and row decode signals yaj, ybj.
[0063]
The internal configuration of the constant current cell of the second embodiment is the same as FIG. In the D / A converter of the second embodiment, the cell current Ic is set to ¼ of the step current Is, so the layout area of one constant current cell is the D of the first embodiment. It can be made smaller than the / A converter.
[0064]
For example, when the digital input data DI is 011110, x1 to x6 = 1, x7 = x8 = 0, ya1 to ya4 = 1, ya5 to ya8 = 0, yb1 to yb3 = 1, yb4 to yb8 = 0, All the constant current cells 1a to 24a, 1b to 24b, 1c to 24c, 1d to 24d from the sixth row to the eleventh row, and the constant current cells 25c to 30c from the third column to the 14th column of the fifth row, 25d-30d and the constant current cells 25a-30a, 25b-30b from the 3rd column to the 14th column of the 12th row are turned on, and these 1200 current cells 1a-30a, 1b-30b, 1c-30c , 1d to 30d are added to the analog signal output terminal. Other constant current cells 31a to 63a, 31b to 63b, 31c to 63c, and 31d to 63d remain off.
[0065]
Here, for example, the cell current from the constant current cell 1a is expressed as Ic (1a). According to this notation, the cell currents from the constant current cells ka, kb, kc, kd are Ic (ka), Ic (kb), Ic (kc), Ic (kd), respectively.
[0066]
Due to the resistance component of the power supply line and process variations, the D / A converter according to the second embodiment has constant current cells in the first column and the 16th row (in the first column and the 16th row). The cell current value is the lowest in the 16th column and the 1st row (there is no constant current cell in the 1st column and the 16th row). It is assumed that the cell current value is manufactured with a variation in the cell current gradient, which gradually increases as it goes to the assumption. Furthermore, the cell current variation in the column direction has a slope twice that of the cell current variation in the row direction, and the difference in cell current Ic between the constant current cells laid out in adjacent columns is 4ΔIc. The difference in cell current Ic between constant current cells laid out in adjacent rows is 2ΔIc. In a constant current cell matrix having such a gradient of cell current Ic,
Ic (1a) = Ic [8,9] = 0.25Is-3ΔIc,
Ic (1b) = Ic [9,9] = 0.25Is−ΔIc,
Ic (1c) = Ic [8,8] = 0.25Is + ΔIc,
Ic (1d) = Ic [9,8] = 0.25Is + 3ΔIc
For example, the cell currents of the constant current cells 63a, 63b, 63c, and 63d that constitute the four unit cell groups that are simultaneously turned on are as follows.
Ic (63a) = Ic [2,16] = 0.25Is−41ΔIc,
Ic (63b) = Ic [15,16] = 0.25Is-11ΔIc,
Ic (63c) = Ic [2,1] = 0.25Is + 11ΔIc,
Ic (63d) = Ic [15, 1] = 0.25Is + 41ΔIc
The sum is the expected value Is.
[0067]
The same applies to the other cell groups constituting the four-unit cell group, and the cell currents of arbitrary constant current cells ka, kb, kc, kd constituting the cell group are respectively
Ic (ka) = Ic [9−i, 8 + j]
= 0.25Is-3ΔIc− (i−1) × 4ΔIc− (j−1) × 2ΔIc,
Ic (kb) = Ic [8 + i, 8 + j]
= 0.25Is−ΔIc− (i−1) × 4ΔIc + (j−1) × 2ΔIc,
Ic (kc) = Ic [9−i, 9−j]
= 0.25Is + ΔIc + (i−1) × 4ΔIc− (j−1) × 2ΔIc,
Ic (kd) = Ic [8 + i, 9−j]
= 0.25Is + 3ΔIc + (i−1) × 4ΔIc + (j−1) × 2ΔIc
The total Ic (ka) + Ic (kb) + Ic (kc) + Ic (kd) becomes the expected value Is of the step current.
[0068]
Thus, the constant current cells ka ([9-i, 8 + j]), kb ([8 + i, 8 + j]), kc ([9-i, 9-j]), which constitute the cell group of four units, kd ([8 + i, 9−j]) is laid out at a complementary position where cell current variation inclined in an arbitrary direction can be canceled. Therefore, the output current IOUT when the 4 × p constant current cells are turned on according to the input data regardless of whether there is a variation in the cell current inclined in an arbitrary direction, and p is odd or even. Becomes p × Is, which is as expected, so that the non-linearity error of the conversion output can be reduced.
[0069]
As described above, according to the second embodiment, the constant current cells are turned on in units of four, and the constant current cells ka, kb, kc, kd that are turned on in units of four are designated as (( 9-i), (8 + j) th row, (8 + i) th column, (8 + j) th row, (9-i) th column, (9-j) th row, (8 + i) th column, (( 9-j) Since the cell current variation in an arbitrary direction due to the resistance component of the power supply line and the process variation can be canceled with respect to the arbitrary input data by laying out each in the row 9-j, the linearity of the conversion output It is possible to provide an excellent D / A converter.
[0070]
【The invention's effect】
As described above, according to the present invention, the constant current cells are selectively turned on in even number units, and the even number of constant current cells serving as the selection units are laid out at complementary positions where cell current variation can be canceled. By doing so, there is an effect that it is possible to provide a D / A converter excellent in linearity of the conversion output.
[Brief description of the drawings]
FIG. 1 is a block configuration diagram of a current addition type 6-bit D / A converter according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating an example of an internal configuration of a constant current cell.
FIG. 3 is a layout diagram of constant current cells in a current addition type 6-bit D / A converter according to a second embodiment of the present invention.
FIG. 4 is a block diagram of a conventional current addition type 6-bit D / A converter.
FIG. 5 is a layout diagram of power supply lines in the 6-bit D / A converter of FIG. 4;
FIG. 6 is a diagram for explaining an on / off condition of a constant current cell by a decode signal.
FIG. 7 is a diagram for explaining the operation of a conventional current addition type 6-bit D / A converter.
[Explanation of symbols]
1a to 63a, 1b to 63b, 1c to 63c, 1d to 63d constant current cell, 64 row decoder, 65 column decoder, 66 analog signal output terminal.

Claims

In the current addition type D / A converter,
A plurality of constant current cells;
An output terminal to which the current from the turned on constant current cell is added;
A decoder circuit that selectively turns on the plurality of constant current cells in an even number unit according to input data , and
The plurality of constant current cells are laid out in a matrix of 2 × M columns and 2 × N rows (M and N are positive integers),
The decoder circuit selectively turns on the constant current cells in units of four ,
The four constant current cells are:
Constant current cells laid out in the (M−i + 1) th column (i is an arbitrary integer from 1 to M) and the (N−j + 1) th row (j is an arbitrary integer from 1 to N);
Constant current cells laid out in the (M + i) th column and the (N−j + 1) th row;
A constant current cell laid out in the (M−i + 1) th column and the (N + j) th row;
A constant current cell laid out in the (M + i) th column and the (N + j) th row;
The D / A converter characterized by comprising by these .