JP3930436B2 - Semiconductor device - Google Patents

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    • H01L29/0623—Buried supplementary region, e.g. buried guard ring

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、同一半導体基板内にショットキーバリアダイオードを搭載したトレンチゲート型ｎチャネル電界効果トランジスタの構造に関する。
【０００２】
【従来の技術】
図９は、電界効果トランジスタが使用される一般的な同期整流回路の回路図である。
【０００３】
図９に示す同期整流回路は、電源電位ノードＶDDと接地電位ノードとの間に直列接続された第一の電界効果トランジスタＦＥＴ１及び第二の電界効果トランジスタＦＥＴ２と、第二の電界効果トランジスタＦＥＴ２に並列接続されたショットキーバリアダイオードＳＢＤと、第一の電界効果トランジスタＦＥＴ１及び第二の電界効果トランジスタＦＥＴ２の接続ノードと出力ノードＯＵＴとの間に接続されたインダクタンスＬと、出力ノードＯＵＴと接地電位ノードとの間に接続されたキャパシタＣとを備えている。尚、符号Ｄ１，Ｄ２により示されているのは、それぞれ第一、第二の電界効果トランジスタＦＥＴ１，ＦＥＴ２の寄生ダイオードである。
【０００４】
この同期整流回路は、第一の電界効果トランジスタＦＥＴ１及び第二の電界効果トランジスタＦＥＴ２のゲートに交互に電圧を印加することにより、出力ノードＯＵＴの電位レベルの高低を交互に切り換えるものである。
【０００５】
ここで、ショットキーバリアダイオードＳＢＤが備えられていないと仮定すると、第一の電界効果トランジスタＦＥＴ１のゲートオフ後、第二の電界効果トランジスタＦＥＴ２のゲートオンまでの間に、インダクタンスＬの逆起電力によって第二の電界効果トランジスタＦＥＴ２の寄生ダイオードＤ２に順方向電流が流れ、比較的大きな電力損失が発生する。
【０００６】
そこで、この電力損失を低減させる目的で、第二の電界効果トランジスタＦＥＴ２のソース・ドレイン間に独立したショットキーバリアダイオードＳＢＤを付加する場合がある。
【０００７】
図１０は、同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載する場合における半導体基板上の概略構成を示す平面図である。
【０００８】
同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載する場合、図１０に示すように、ショットキーバリアダイオード領域６と電界効果トランジスタ領域７とは分離して配置される一方、ショットキーバリアダイオードのアノード電極と電界効果トランジスタのソース電極とは、共通の金属膜１により形成されている。尚、半導体基板の角部には、ゲート電極パッド１４が配設されている。
【０００９】
図１１は、同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載した従来の半導体装置の断面構造図である。尚、図１１に示す断面は、図１０に示した半導体装置の切断線ＡＡ’における断面である。
【００１０】
図１１に示す従来の半導体装置は、ｎ＋＋型半導体基板１２と、ｎ＋＋型半導体基板１２上に形成されたドリフト層であるｎ＋型エピタキシャル層（半導体層）９と、ｎ＋型エピタキシャル層９の電界効果トランジスタ領域７における表面近傍部に形成されたｐ型ベース層８と、ｐ型ベース層８の表面部に形成されたｎ＋型ソース層５と、ｎ＋型ソース層５表面からｎ＋型エピタキシャル層９上層部まで掘り込まれたトレンチの底面及び内側面に形成されたゲート酸化膜（ゲート絶縁膜）１１と、底面及び内側面にゲート酸化膜１１が形成されたトレンチ内に形成されたゲート電極１０と、ゲート電極１０上に形成された層間絶縁膜３と、ショットキーバリアダイオード領域６の基板端部側周縁部に沿ってｎ＋型エピタキシャル層９の表面部にガードリングとして形成されたｐ型ベース層１８と、ｎ＋型エピタキシャル層９の周縁部側におけるｎ＋型エピタキシャル層９とｐ型ベース層１８との接合部を覆って形成された酸化膜（絶縁膜）４と、電界効果トランジスタ領域７及びショットキーバリアダイオード領域６の表面上に形成されたバリアメタル２と、バリアメタル２上にソース電極及びアノード電極として形成された金属膜１と、ｎ＋＋型半導体基板１２の裏面上にドレイン電極及びカソード電極として形成された金属膜１３と、を備えている。
【００１１】
図１０及び図１１に示す従来の半導体装置の構造が、図９に示す同期整流回路の電界効果トランジスタ及びショットキーバリアダイオードを同一基板上に形成した場合における典型的な構造である。
【００１２】
【発明が解決しようとする課題】
しかし、図１０及び図１１に示す従来の半導体装置の構造においては、ソース−ドレイン間、即ち、アノード−カソード間に逆バイアス電圧が印加されると、ショットキーバリアダイオード領域６のガードリング部、即ち、ｐ型ベース層１８周辺において空乏層に過大な電界が印加されて電圧降伏が発生することがあり、電界効果トランジスタ領域７の単一素子に比較して逆方向耐圧が低いという問題点がある。
【００１３】
一方、上記従来の半導体装置の構造において、逆方向耐圧を向上させるためには、ドリフト層（ｎ＋型エピタキシャル層９）の比抵抗を高くするという手段が考えられるが、そうすると電界効果トランジスタの順バイアス時におけるオン抵抗が大きくなってしまい、問題の根本的な解決にはならない。
【００１４】
本発明は、上記問題点に鑑みてなされたもので、その目的は、電界効果トランジスタの順バイアス時におけるオン抵抗を小さく抑制しながら、半導体基板中のドリフト層の比抵抗を高めてショットキーバリアダイオード領域における垂直方向の電界を緩和し、逆方向耐圧を向上させることが可能な構成の半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明に係る半導体装置の第一の態様によれば、
第一導電型の半導体基板と、
上記半導体基板上に形成されたドリフト層であって、電界効果トランジスタ領域及びショットキーバリアダイオード領域を有する第一導電型の半導体層と、
上記半導体層の上記電界効果トランジスタ領域における表面近傍部に形成された第二導電型の第一ベース層と、
上記第一ベース層の表面部に形成された第一導電型のソース層と、
上記ソース層表面から上記半導体層上層部まで掘り込まれたトレンチの内面に形成されたゲート絶縁膜と、
上記トレンチ内の上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極上に形成された層間絶縁膜と、
上記半導体層の上記電界効果トランジスタ領域及び上記ショットキーバリアダイオード領域における表面上にソース電極及びアノード電極として形成された第一金属膜と、
上記半導体基板の裏面上にドレイン電極及びカソード電極として形成された第二金属膜と、
上記ショットキーバリアダイオード領域における上記半導体層中の所定の深さに所定のピッチで埋め込まれた第二導電型の埋込ドープ層と、
を備えていることを特徴とする。
【００１７】
本発明に係る半導体装置の第二の態様によれば、
第一導電型の半導体基板と、
上記半導体基板上に形成されたドリフト層であって、電界効果トランジスタ領域及びショットキーバリアダイオード領域を有する第一導電型の半導体層と、
上記半導体層の上記電界効果トランジスタ領域における表面近傍部に形成された第二導電型の第一ベース層と、
上記第一ベース層の表面部に形成された第一導電型のソース層と、
上記ソース層表面から上記半導体層上層部まで掘り込まれたトレンチの内面に形成されたゲート絶縁膜と、
上記トレンチ内のゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極上に形成された層間絶縁膜と、
上記電界効果トランジスタ領域及び上記ショットキーバリアダイオード領域の表面上にソース電極及びアノード電極として形成された第一金属膜と、
上記半導体基板の裏面上にドレイン電極及びカソード電極として形成された第二金属膜と、
上記ショットキーバリアダイオード領域における上記半導体層中の所定の深さに所定のピッチで埋め込まれ、かつ、上記電界効果トランジスタ領域における上記半導体層中の上記ゲート電極を被覆する上記ゲート絶縁膜底面に接する深さに、上記ゲート電極と同一のピッチで埋め込まれた第二導電型の埋込ドープ層と、
を備えていることを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明に係る半導体装置の実施の形態について、図面を参照しながら説明する。
【００１９】
図１は、本発明の第一の実施の形態に係る半導体装置の断面構造図である。
【００２０】
本発明の第一の実施の形態に係る半導体装置は、ｎ＋＋型半導体基板１２と、ｎ＋＋型半導体基板１２上に形成されたドリフト層であるｎ＋型エピタキシャル層（半導体層）９と、ｎ＋型エピタキシャル層９の電界効果トランジスタ領域７における表面近傍部に形成されたｐ型ベース層８と、ｐ型ベース層８の表面部に形成されたｎ＋型ソース層５と、ｎ＋型ソース層５表面からｎ＋型エピタキシャル層９上層部まで掘り込まれたトレンチの底面及び内側面に形成されたゲート酸化膜（ゲート絶縁膜）１１と、底面及び内側面にゲート酸化膜１１が形成されたトレンチ内に形成されたゲート電極１０と、ゲート電極１０上に形成された層間絶縁膜３と、ショットキーバリアダイオード領域６の基板端部側周縁部に沿ってｎ＋型エピタキシャル層９の表面部にガードリングとして形成されたｐ型ベース層１８と、ｎ＋型エピタキシャル層９の周縁部側におけるｎ＋型エピタキシャル層９とｐ型ベース層１８との接合部を覆って形成された酸化膜（絶縁膜）４と、電界効果トランジスタ領域７及びショットキーバリアダイオード領域６の表面上に形成されたバリアメタル２と、バリアメタル２上にソース電極及びアノード電極として形成された金属膜１と、ｎ＋＋型半導体基板１２の裏面上にドレイン電極及びカソード電極として形成された金属膜１３と、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中の所定の深さに所定のピッチで埋め込まれたｐ型埋込ドープ層１５と、を備えている。
【００２１】
尚、図１におけるｐ型ベース層８とｐ型ベース層１８とは、一体的な拡散層として形成されていてもよいし、独立した拡散層として形成されていてもよい。
【００２２】
本発明の第一の実施の形態に係る半導体装置は、上述のように、同一半導体基板上にショットキーバリアダイオードを搭載した電界効果トランジスタであり、ショットキーバリアダイオード領域６において、ドリフト層であるｎ＋型エピタキシャル層９中の所定の深さに所定のピッチでｐ型埋込ドープ層１５が埋め込まれるようにして形成されている。
【００２３】
埋込ドープ層１５の深さ及びピッチは任意であるが、埋込ドープ層１５の深さは主として耐圧に、ピッチは主として順方向抵抗に影響を及ぼすので、素子の要求特性に応じて最適化するとよい。
【００２４】
また、ｐ型埋込ドープ層１５からバリアメタル２までの距離、及び、ｐ型埋込ドープ層１５からｐ型ベース層８，１８までの距離については、空乏層のブレークダウンを回避すべく、以下のように設定するとよい。即ち、逆方向バイアス時に、バリアメタル２とｎ＋型エピタキシャル層９との界面から伸張する空乏層、又は、ｐ型ベース層８，１８から伸張する空乏層が、ｐ型埋込ドープ層１５に接触する前にブレークダウンを起こしてしまうと、ｐ型埋込ドープ層１５を埋め込んだことによる効果は得られず、素子全体の耐圧は、ｐ型埋込ドープ層１５が埋め込まれていない従来の素子と変わらないこととなってしまう。従って、空乏層は、ブレークダウンする前に、ｐ型埋込ドープ層１５に接触する必要がある。そこで、ｐ型埋込ドープ層１５からバリアメタル２までの距離、及び、ｐ型埋込ドープ層１５からｐ型ベース層８，１８までの距離は、ブレークダウン電圧ＶＢにより定義されるシリコンドリフト層厚ｔｄｒｉｆｔの理論式
ｔｄｒｉｆｔ＝２．５９×１０−６・ＶＢ ７／６
より、シリコンドリフト層厚ｔｄｒｉｆｔの１／２以下程度とするのが望ましい。
【００２５】
図２は、本発明の第一の実施の形態に係る半導体装置における埋込ドープ層の第一の例を示す平面図である。
【００２６】
図２に示すように、第一の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６におけるドリフト層中の所定の深さに所定のピッチでドット状に埋め込まれている。
【００２７】
図３は、本発明の第一の実施の形態に係る半導体装置における埋込ドープ層の第二の例を示す平面図である。
【００２８】
図３に示すように、第二の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６におけるドリフト層中の所定の深さに所定のピッチでストライプ状に埋め込まれている。
【００２９】
以上のように、本発明の第一の実施の形態に係る半導体装置は、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中の所定の深さに所定のピッチでｐ型埋込ドープ層１５を埋め込んだので、電界効果トランジスタの順バイアス時におけるオン抵抗を小さく抑制しながら、半導体基板中のドリフト層の比抵抗を高めてショットキーバリアダイオード領域における垂直方向の電界を緩和し、逆方向耐圧を向上させることができる。
【００３０】
具体的には、ｎチャネル型電界効果トランジスタのソース−ドレイン(アノード−カソード)間に逆バイアス電圧を印加すると、ショットキーバリア接合部よりドリフト層中へと空乏層が伸張し、ｐ型埋込ドープ層１５に到達する。さらに逆バイアス電圧が印加されると空乏層が埋込ドープ層からさらに伸張する。その結果、ショットキーバリアダイオード領域における垂直方向の電界が緩和されて逆方向耐圧が向上するとともに、ドリフト層の実質的ドープ濃度が高くなって電界効果トランジスタの順バイアス時におけるオン抵抗も低減される。
【００３１】
図４は、本発明の第二の実施の形態に係る半導体装置の断面構造図である。
【００３２】
本発明の第二の実施の形態に係る半導体装置は、ｎ＋＋型半導体基板１２と、ｎ＋＋型半導体基板１２上に形成されたドリフト層であるｎ＋型エピタキシャル層（半導体層）９と、ｎ＋型エピタキシャル層９の電界効果トランジスタ領域７における表面近傍部に形成されたｐ型ベース層８と、ｐ型ベース層８の表面部に形成されたｎ＋型ソース層５と、ｎ＋型ソース層５表面からｎ＋型エピタキシャル層９上層部まで掘り込まれたトレンチの底面及び内側面に形成されたゲート酸化膜（ゲート絶縁膜）１１と、底面及び内側面にゲート酸化膜１１が形成されたトレンチ内に形成されたゲート電極１０と、ゲート電極１０上に形成された層間絶縁膜３と、ショットキーバリアダイオード領域６の基板端部側周縁部に沿ってｎ＋型エピタキシャル層９の表面部にガードリングとして形成されたｐ型ベース層１８と、ｎ＋型エピタキシャル層９の周縁部側におけるｎ＋型エピタキシャル層９とｐ型ベース層１８との接合部を覆って形成された酸化膜（絶縁膜）４と、電界効果トランジスタ領域７及びショットキーバリアダイオード領域６の表面上に形成されたバリアメタル２と、バリアメタル２上にソース電極及びアノード電極として形成された金属膜１と、ｎ＋＋型半導体基板１２の裏面上にドレイン電極及びカソード電極として形成された金属膜１３と、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中の所定の深さに所定のピッチで埋め込まれ、かつ、電界効果トランジスタ領域７におけるｎ＋型エピタキシャル層９中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチで埋め込まれたｐ型埋込ドープ層１５と、を備えている。
【００３３】
本発明の第二の実施の形態に係る半導体装置が本発明の第一の実施の形態に係る半導体装置と異なる点は、ｐ型埋込ドープ層１５が、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中のみならず、電界効果トランジスタ領域７におけるｎ＋型エピタキシャル層９中にも、ゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチで埋め込まれている点である。
【００３４】
このように、電界効果トランジスタのゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでｐ型埋込ドープ層１５を埋め込んでおくことにより、ゲート酸化膜１１の帰還容量を低減させることができ、電界効果トランジスタのスイッチング動作の高速化を図ることができる。
【００３５】
尚、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中の埋込ドープ層１５の深さ及びピッチは任意であるが、埋込ドープ層１５の深さは主として耐圧に、ピッチは主として順方向抵抗に影響を及ぼすので、素子の要求特性に応じて最適化するとよい。
【００３６】
また、ｐ型埋込ドープ層１５からバリアメタル２までの距離、及び、ｐ型埋込ドープ層１５からｐ型ベース層８，１８までの距離についても、第一の実施の形態と同様に空乏層のブレークダウンを回避すべく、ブレークダウン電圧ＶＢにより定義されるシリコンドリフト層厚ｔｄｒｉｆｔの理論式
ｔｄｒｉｆｔ＝２．５９×１０−６・ＶＢ ７／６
より、シリコンドリフト層厚ｔｄｒｉｆｔの１／２以下程度とするのが望ましい。
【００３７】
図５（ａ）、（ｂ）、（ｃ）は、本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第一の例を示す平面図である。
【００３８】
図５（ａ）に示すように、第二の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６においてはドリフト層中の所定の深さに所定のピッチで、電界効果トランジスタ領域７においてはドリフト層中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでドット状に埋め込まれている。
【００３９】
また、ドット状の埋込ドープ層１５の個々のドットが完全に独立して形成されていると、電位的に不安定となり、キャリアが抜けにくく素子のスイッチング速度が低下するおそれがあるため、図５（ｂ）、（ｃ）に示すように、ドット状の埋込ドープ層１５の個々のドットを、埋込ドープ層１５より低い不純物濃度であって同一導電型の連結用ストライプ状埋込ドープ層１６により格子状に、又は、ストライプ状及び枠状に連結させるとよい。これにより、埋込ドープ層１５からキャリアが抜けやすくなり、素子のスイッチング速度の低下を防止することができる。連結用ストライプ状埋込ドープ層１６の不純物濃度が高すぎると、電界効果トランジスタのオン抵抗が大きくなってしまうので、連結用ストライプ状埋込ドープ層１６の不純物濃度は、例えば、（埋込ドープ層１５の不純物濃度）×１０−２乃至（埋込ドープ層１５の不純物濃度）×１０−３程度とするとよい。
【００４０】
図６（ａ）、（ｂ）、（ｃ）は、本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第二の例を示す平面図である。
【００４１】
図６（ａ）に示すように、第二の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６においてはドリフト層中の所定の深さに所定のピッチで、電界効果トランジスタ領域７においてはドリフト層中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでストライプ状に埋め込まれている。
【００４２】
ストライプ状の埋込ドープ層１５を形成する場合においても、素子のスイッチング速度低下防止の観点から、図６（ｂ）、（ｃ）に示すように、ストライプ状の埋込ドープ層１５に直交し、埋込ドープ層１５より低い不純物濃度であって同一導電型の連結用ストライプ状埋込ドープ層１６により格子状又は枠状に連結させるとよい。
【００４３】
図７（ａ）、（ｂ）、（ｃ）は、本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第三の例を示す平面図である。
【００４４】
図７（ａ）に示すように、第三の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６においてはドリフト層中の所定の深さに所定のピッチでドット状に埋め込まれており、電界効果トランジスタ領域７においてはドリフト層中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでストライプ状に埋め込まれている。
【００４５】
ショットキーバリアダイオード領域６にはドット状の埋込ドープ層１５を、電界効果トランジスタ領域７にはストライプ状の埋込ドープ層１５を形成する場合においても、素子のスイッチング速度低下防止の観点から、図７（ｂ）、（ｃ）に示すように、埋込ドープ層１５より低い不純物濃度であって同一導電型の連結用ストライプ状埋込ドープ層１６により格子状、又は、ストライプ状及び枠状に連結させるとよい。
【００４６】
図８（ａ）、（ｂ）、（ｃ）は、本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第四の例を示す平面図である。
【００４７】
図８（ａ）に示すように、第三の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６においてはドリフト層中の所定の深さに所定のピッチでストライプ状に埋め込まれており、電界効果トランジスタ領域７においてはドリフト層中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでドット状に埋め込まれている。
【００４８】
ショットキーバリアダイオード領域６にはストライプ状の埋込ドープ層１５を、電界効果トランジスタ領域７にはドット状の埋込ドープ層１５を形成する場合においても、素子のスイッチング速度低下防止の観点から、図８（ｂ）、（ｃ）に示すように、埋込ドープ層１５より低い不純物濃度であって同一導電型の連結用ストライプ状埋込ドープ層１６により格子状、又は、ストライプ状及び枠状に連結させるとよい。
【００４９】
以上のように、本発明の第二の実施の形態に係る半導体装置は、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中のみならず、電界効果トランジスタ領域７におけるｎ＋型エピタキシャル層９中にも、ゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでｐ型埋込ドープ層１５が埋め込まれているので、第一の実施の形態と同様の効果に加えて、ゲート酸化膜１１の帰還容量を低減させることができ、電界効果トランジスタのスイッチング動作のさらなる高速化を図ることができる。
【００５０】
次に、本発明の実施の一形態に係る半導体装置の製造方法について説明する。
【００５１】
埋込ドープ層１５の形成に関わるプロセスについて説明すると、先ず、ドリフト層であるｎ＋型エピタキシャル層９が、その最終的な厚さの一部分だけエピタキシャル結晶成長により形成された半導体基板表面に感光性レジストを塗布し、露光し、現像することにより、埋込ドープ層１５のパターンのマスクを形成する。この時点で形成されているｎ＋型エピタキシャル層９の厚さと、埋込ドープ層１５形成後にさらに成長させるｎ＋型エピタキシャル層９の厚さとによって、埋込ドープ層１５を埋め込む深さが決定される。
【００５２】
また、本発明の第一の実施の形態に係る半導体装置のように埋込ドープ層１５をショットキーバリアダイオード領域６のみに形成するか、又は、本発明の第二の実施の形態に係る半導体装置のように埋込ドープ層１５をショットキーバリアダイオード領域６及び電界効果トランジスタ領域７に形成するかは、このレジストのパターニングによって決定する。尚、本発明の第二の実施の形態に係る半導体装置のように埋込ドープ層１５を、電界効果トランジスタ領域７におけるｎ＋型エピタキシャル層９中のゲート電極１０を被覆するゲート絶縁膜１１底面に接するように、ゲート電極１０と同一のピッチで埋め込む場合には、このレジストのパターニングの際に、予め位置合わせ用のマークを形成しておくとよい。
【００５３】
レジストのパターン形成後、基板表面から、ｐ型埋込ドープ層１５を形成するための不純物として、例えば、ホウ素（Ｂ）を注入する。不純物注入後、レジストを除去する。
【００５４】
図５（ｂ）、（ｃ）、図６（ｂ）、（ｃ）、図７（ｂ）、（ｃ）、図８（ｂ）、（ｃ）に示したように、連結用ストライプ状埋込ドープ層１６を形成する場合には、さらに、レジストのパターニング、不純物注入、レジストの除去のプロセスを上記同様に繰り返す。
【００５５】
不純物注入後、ＣＶＤ法により、さらにｎ＋型エピタキシャル層９を最終的な厚さまでエピタキシャル結晶成長させる。
【００５６】
その後は、通常のプロセスにより、ショットキーバリアダイオード及び電界効果トランジスタを形成すると、本発明の実施の一形態に係る半導体装置が完成する。
【００５７】
【発明の効果】
本発明に係る半導体装置の一態様によれば、第一導電型の半導体基板と、上記半導体基板上に形成されたドリフト層であって、電界効果トランジスタ領域及びショットキーバリアダイオード領域を有する第一導電型の半導体層と、上記半導体層の上記電界効果トランジスタ領域における表面近傍部に形成された第二導電型の第一ベース層と、上記第一ベース層の表面部に形成された第一導電型のソース層と、上記ソース層表面から上記半導体層上層部まで掘り込まれたトレンチの内面に形成されたゲート絶縁膜と、上記トレンチ内の上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極上に形成された層間絶縁膜と、上記半導体層の上記電界効果トランジスタ領域及び上記ショットキーバリアダイオード領域における表面上にソース電極及びアノード電極として形成された第一金属膜と、上記半導体基板の裏面上にドレイン電極及びカソード電極として形成された第二金属膜と、上記ショットキーバリアダイオード領域における上記半導体層中の所定の深さに所定のピッチで埋め込まれた第二導電型の埋込ドープ層と、を備えているので、ドリフト層のドープ濃度を実質的に高めて、電界効果トランジスタの順バイアス時におけるオン抵抗を小さく抑制しながら、半導体基板中のドリフト層の比抵抗を高めてショットキーバリアダイオード領域における垂直方向の電界を緩和し、逆方向耐圧を向上させることができる。
【００５８】
埋込ドープ層は、さらに、電界効果トランジスタ領域におけるドリフト層中のゲート電極を被覆するゲート酸化膜底面に接する深さに、ゲート電極と同一のピッチで埋め込まれているものとすると、ゲート酸化膜の帰還容量を低減させることができ、電界効果トランジスタのスイッチング動作のさらなる高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に係る半導体装置の断面構造図である。
【図２】本発明の第一の実施の形態に係る半導体装置における埋込ドープ層の第一の例を示す平面図である。
【図３】本発明の第一の実施の形態に係る半導体装置における埋込ドープ層の第二の例を示す平面図である。
【図４】本発明の第二の実施の形態に係る半導体装置の断面構造図である。
【図５】本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第一の例を示す平面図である。
【図６】本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第二の例を示す平面図である。
【図７】本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第三の例を示す平面図である。
【図８】本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第四の例を示す平面図である。
【図９】電界効果トランジスタが使用される一般的な同期整流回路の回路図である。
【図１０】同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載する場合における半導体基板上の概略構成を示す平面図である。
【図１１】同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載した従来の半導体装置の断面構造図である。
【符号の説明】
１ 金属膜（ソース電極及びアノード電極）
２ バリアメタル
３ 層間絶縁膜
４ 酸化膜
５ ｎ＋型ソース層
６ ショットキーバリアダイオード領域
７ 電界効果トランジスタ領域
８ ｐ型ベース層
９ ｎ＋型エピタキシャル層
１０ ゲート電極
１１ ゲート酸化膜
１２ ｎ＋＋型半導体基板
１３ 金属膜（ドレイン電極及びカソード電極）
１４ ゲート電極パッド
１５ ｐ型埋込ドープ層
１６ 連結用ストライプ状埋込ドープ層
１８ ｐ型ベース層（ガードリング）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a structure of a trench gate type n-channel field effect transistor in which a Schottky barrier diode is mounted in the same semiconductor substrate.
[0002]
[Prior art]
FIG. 9 is a circuit diagram of a general synchronous rectifier circuit in which a field effect transistor is used.
[0003]
The synchronous rectifier circuit shown in FIG. 9 includes a first field effect transistor FET1 and a second field effect transistor FET2 connected in series between a power supply potential node VDD and a ground potential node, and a second field effect transistor FET2. The Schottky barrier diode SBD connected in parallel, the inductance L connected between the connection node of the first field effect transistor FET1 and the second field effect transistor FET2 and the output node OUT, the output node OUT and the ground potential And a capacitor C connected to the node. Reference numerals D1 and D2 indicate parasitic diodes of the first and second field effect transistors FET1 and FET2, respectively.
[0004]
This synchronous rectifier circuit alternately switches the potential level of the output node OUT by alternately applying a voltage to the gates of the first field effect transistor FET1 and the second field effect transistor FET2.
[0005]
Here, assuming that the Schottky barrier diode SBD is not provided, the first field effect transistor FET1 is turned off by the back electromotive force of the inductance L between the gate-off of the first field-effect transistor FET1 and the gate-on of the second field effect transistor FET2. A forward current flows through the parasitic diode D2 of the second field effect transistor FET2, and a relatively large power loss occurs.
[0006]
In order to reduce this power loss, an independent Schottky barrier diode SBD may be added between the source and drain of the second field effect transistor FET2.
[0007]
FIG. 10 is a plan view showing a schematic configuration on a semiconductor substrate when a field effect transistor and a Schottky barrier diode are mounted on the same substrate.
[0008]
When the field effect transistor and the Schottky barrier diode are mounted on the same substrate, the Schottky barrier diode region 6 and the field effect transistor region 7 are arranged separately as shown in FIG. The anode electrode and the source electrode of the field effect transistor are formed of a common metal film 1. A gate electrode pad 14 is disposed at a corner of the semiconductor substrate.
[0009]
FIG. 11 is a cross-sectional structure diagram of a conventional semiconductor device in which a field effect transistor and a Schottky barrier diode are mounted on the same substrate. Note that the cross section shown in FIG. 11 is a cross section taken along the cutting line AA ′ of the semiconductor device shown in FIG. 10.
[0010]
The conventional semiconductor device shown in FIG.++Type semiconductor substrate 12 and n++N is a drift layer formed on the type semiconductor substrate 12+Type epitaxial layer (semiconductor layer) 9 and n+P-type base layer 8 formed in the vicinity of the surface of field-effect transistor region 7 of type epitaxial layer 9 and n formed on the surface of p-type base layer 8+Type source layer 5 and n+N from the surface of the source layer 5+Gate oxide film (gate insulating film) 11 formed on the bottom and inner side surfaces of the trench dug up to the upper layer portion of type epitaxial layer 9 and formed in the trench having gate oxide film 11 formed on the bottom and inner side surfaces. The gate electrode 10, the interlayer insulating film 3 formed on the gate electrode 10, and the substrate end side peripheral portion of the Schottky barrier diode region 6 are n+P-type base layer 18 formed as a guard ring on the surface portion of type epitaxial layer 9, n+N on the peripheral edge side of the epitaxial layer 9+Oxide film (insulating film) 4 formed so as to cover the junction between p-type epitaxial layer 9 and p-type base layer 18, and a barrier metal formed on the surface of field effect transistor region 7 and Schottky barrier diode region 6 2, a metal film 1 formed as a source electrode and an anode electrode on the barrier metal 2, n++And a metal film 13 formed as a drain electrode and a cathode electrode on the back surface of the type semiconductor substrate 12.
[0011]
The structure of the conventional semiconductor device shown in FIGS. 10 and 11 is a typical structure when the field effect transistor and the Schottky barrier diode of the synchronous rectifier circuit shown in FIG. 9 are formed on the same substrate.
[0012]
[Problems to be solved by the invention]
However, in the structure of the conventional semiconductor device shown in FIGS. 10 and 11, when a reverse bias voltage is applied between the source and the drain, that is, between the anode and the cathode, the guard ring portion of the Schottky barrier diode region 6, That is, an excessive electric field is applied to the depletion layer around the p-type base layer 18 and voltage breakdown may occur, and the reverse breakdown voltage is lower than that of a single element in the field effect transistor region 7. is there.
[0013]
On the other hand, in the conventional semiconductor device structure, in order to improve the reverse breakdown voltage, the drift layer (n+A means of increasing the specific resistance of the type epitaxial layer 9) is conceivable, but if so, the on-resistance during forward bias of the field effect transistor increases, and this does not fundamentally solve the problem.
[0014]
The present invention has been made in view of the above problems, and an object of the present invention is to increase the specific resistance of the drift layer in the semiconductor substrate while suppressing the on-resistance of the field-effect transistor during forward biasing to be small, thereby improving the Schottky barrier. It is an object of the present invention to provide a semiconductor device having a configuration capable of relaxing a vertical electric field in a diode region and improving a reverse breakdown voltage.
[0016]
[Means for Solving the Problems]
  According to the first aspect of the semiconductor device of the present invention,
  A first conductivity type semiconductor substrate;
  A drift layer formed on the semiconductor substrate, the first conductivity type semiconductor layer having a field effect transistor region and a Schottky barrier diode region;
  A first conductivity type first base layer formed near the surface of the field effect transistor region of the semiconductor layer;
  A first conductivity type source layer formed on the surface portion of the first base layer;
  A gate insulating film formed on the inner surface of the trench dug from the surface of the source layer to the upper layer of the semiconductor layer;
  A gate electrode formed on the gate insulating film in the trench;
  An interlayer insulating film formed on the gate electrode;
  A first metal film formed as a source electrode and an anode electrode on the surface of the semiconductor layer in the field effect transistor region and the Schottky barrier diode region;
  A second metal film formed as a drain electrode and a cathode electrode on the back surface of the semiconductor substrate;
  An embedded doped layer of a second conductivity type embedded at a predetermined pitch in a predetermined depth in the semiconductor layer in the Schottky barrier diode region;
It is characterized by having.
[0017]
  According to the second aspect of the semiconductor device of the present invention,
  A first conductivity type semiconductor substrate;
  A drift layer formed on the semiconductor substrate, the first conductivity type semiconductor layer having a field effect transistor region and a Schottky barrier diode region;
  A first conductivity type first base layer formed near the surface of the field effect transistor region of the semiconductor layer;
  A first conductivity type source layer formed on the surface portion of the first base layer;
  A gate insulating film formed on the inner surface of the trench dug from the surface of the source layer to the upper layer of the semiconductor layer;
  A gate electrode formed on the gate insulating film in the trench;
  An interlayer insulating film formed on the gate electrode;
  A first metal film formed as a source electrode and an anode electrode on the surface of the field effect transistor region and the Schottky barrier diode region;
  A second metal film formed as a drain electrode and a cathode electrode on the back surface of the semiconductor substrate;
  The gate insulating film is embedded at a predetermined pitch in the semiconductor layer in the Schottky barrier diode region at a predetermined pitch, and is in contact with the bottom surface of the gate insulating film covering the gate electrode in the semiconductor layer in the field effect transistor region. An embedded doped layer of a second conductivity type embedded at the same pitch as the gate electrode in depth;
It is characterized by having.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a semiconductor device according to the present invention will be described with reference to the drawings.
[0019]
FIG. 1 is a sectional structural view of a semiconductor device according to the first embodiment of the present invention.
[0020]
The semiconductor device according to the first embodiment of the present invention includes n++Type semiconductor substrate 12 and n++N is a drift layer formed on the type semiconductor substrate 12+Type epitaxial layer (semiconductor layer) 9 and n+P-type base layer 8 formed in the vicinity of the surface of field-effect transistor region 7 of type epitaxial layer 9 and n formed on the surface of p-type base layer 8+Type source layer 5 and n+N from the surface of the source layer 5+Gate oxide film (gate insulating film) 11 formed on the bottom and inner side surfaces of the trench dug up to the upper layer portion of type epitaxial layer 9 and formed in the trench having gate oxide film 11 formed on the bottom and inner side surfaces. The gate electrode 10, the interlayer insulating film 3 formed on the gate electrode 10, and the substrate end side peripheral portion of the Schottky barrier diode region 6 are n+P-type base layer 18 formed as a guard ring on the surface portion of type epitaxial layer 9, n+N on the peripheral edge side of the epitaxial layer 9+Oxide film (insulating film) 4 formed so as to cover the junction between p-type epitaxial layer 9 and p-type base layer 18, and a barrier metal formed on the surface of field effect transistor region 7 and Schottky barrier diode region 6 2, a metal film 1 formed as a source electrode and an anode electrode on the barrier metal 2, n++Metal film 13 formed as a drain electrode and a cathode electrode on the back surface of type semiconductor substrate 12, and n in Schottky barrier diode region 6+And a p-type buried doped layer 15 buried at a predetermined depth in the type epitaxial layer 9 at a predetermined pitch.
[0021]
Note that the p-type base layer 8 and the p-type base layer 18 in FIG. 1 may be formed as an integral diffusion layer or may be formed as independent diffusion layers.
[0022]
The semiconductor device according to the first embodiment of the present invention is a field effect transistor in which a Schottky barrier diode is mounted on the same semiconductor substrate as described above, and is a drift layer in the Schottky barrier diode region 6. n+The p-type buried doped layer 15 is formed at a predetermined depth in the type epitaxial layer 9 at a predetermined pitch.
[0023]
The depth and pitch of the buried doped layer 15 are arbitrary, but the depth of the buried doped layer 15 mainly affects the breakdown voltage, and the pitch mainly affects the forward resistance. Therefore, it is optimized according to the required characteristics of the device. Good.
[0024]
Further, with respect to the distance from the p-type buried doped layer 15 to the barrier metal 2 and the distance from the p-type buried doped layer 15 to the p-type base layers 8 and 18, in order to avoid breakdown of the depletion layer, It is recommended to set as follows. That is, at the time of reverse bias, the barrier metal 2 and n+If the depletion layer extending from the interface with the p-type epitaxial layer 9 or the depletion layer extending from the p-type base layers 8 and 18 breaks down before contacting the p-type buried doped layer 15, p The effect of embedding the buried type doped layer 15 is not obtained, and the breakdown voltage of the entire element is not different from that of a conventional element in which the p type buried doped layer 15 is not buried. Therefore, the depletion layer needs to contact the p-type buried doped layer 15 before breakdown. Therefore, the distance from the p-type buried doped layer 15 to the barrier metal 2 and the distance from the p-type buried doped layer 15 to the p-type base layers 8 and 18 depend on the breakdown voltage VBSilicon drift layer thickness t defined bydriftThe theoretical formula
tdrift= 2.59 x 10-6・ VB 7/6
From the silicon drift layer thickness tdriftIt is desirable to set it to about 1/2 or less.
[0025]
FIG. 2 is a plan view showing a first example of the buried doped layer in the semiconductor device according to the first embodiment of the present invention.
[0026]
As shown in FIG. 2, the buried doped layer 15 in the first example is buried in dots at a predetermined pitch in a predetermined depth in the drift layer in the Schottky barrier diode region 6.
[0027]
FIG. 3 is a plan view showing a second example of the buried doped layer in the semiconductor device according to the first embodiment of the present invention.
[0028]
As shown in FIG. 3, the buried doped layer 15 in the second example is buried in stripes at a predetermined pitch in a predetermined depth in the drift layer in the Schottky barrier diode region 6.
[0029]
As described above, the semiconductor device according to the first embodiment of the present invention includes the n in the Schottky barrier diode region 6.+Since the p-type buried doped layer 15 is buried at a predetermined pitch at a predetermined depth in the type epitaxial layer 9, the on-resistance during forward bias of the field effect transistor is suppressed to a low level, and the drift layer in the semiconductor substrate is reduced. By increasing the specific resistance, the electric field in the vertical direction in the Schottky barrier diode region can be relaxed, and the reverse breakdown voltage can be improved.
[0030]
Specifically, when a reverse bias voltage is applied between the source and drain (anode and cathode) of an n-channel field effect transistor, the depletion layer extends from the Schottky barrier junction into the drift layer, and the p-type buried The doped layer 15 is reached. When a reverse bias voltage is further applied, the depletion layer further extends from the buried doped layer. As a result, the electric field in the vertical direction in the Schottky barrier diode region is relaxed to improve the reverse breakdown voltage, and the substantial doping concentration of the drift layer is increased to reduce the on-resistance during forward bias of the field effect transistor. .
[0031]
FIG. 4 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
[0032]
The semiconductor device according to the second embodiment of the present invention is n++Type semiconductor substrate 12 and n++N is a drift layer formed on the type semiconductor substrate 12+Type epitaxial layer (semiconductor layer) 9 and n+P-type base layer 8 formed in the vicinity of the surface of field-effect transistor region 7 of type epitaxial layer 9 and n formed on the surface of p-type base layer 8+Type source layer 5 and n+N from the surface of the source layer 5+Gate oxide film (gate insulating film) 11 formed on the bottom and inner side surfaces of the trench dug up to the upper layer portion of type epitaxial layer 9 and formed in the trench having gate oxide film 11 formed on the bottom and inner side surfaces. The gate electrode 10, the interlayer insulating film 3 formed on the gate electrode 10, and the substrate end side peripheral portion of the Schottky barrier diode region 6 are n+P-type base layer 18 formed as a guard ring on the surface portion of type epitaxial layer 9, n+N on the peripheral edge side of the epitaxial layer 9+Oxide film (insulating film) 4 formed so as to cover the junction between p-type epitaxial layer 9 and p-type base layer 18, and a barrier metal formed on the surface of field effect transistor region 7 and Schottky barrier diode region 6 2, a metal film 1 formed as a source electrode and an anode electrode on the barrier metal 2, n++Metal film 13 formed as a drain electrode and a cathode electrode on the back surface of type semiconductor substrate 12, and n in Schottky barrier diode region 6+Embedded in a predetermined depth in the type epitaxial layer 9 at a predetermined pitch, and n in the field effect transistor region 7+A p-type buried doped layer 15 buried at the same pitch as the gate electrode 10 is provided at a depth in contact with the bottom surface of the gate oxide film 11 covering the gate electrode 10 in the type epitaxial layer 9.
[0033]
The semiconductor device according to the second embodiment of the present invention is different from the semiconductor device according to the first embodiment of the present invention in that the p-type buried doped layer 15 is n in the Schottky barrier diode region 6.+N in the field effect transistor region 7 as well as in the epitaxial layer 9+It is also embedded in the type epitaxial layer 9 at the same pitch as the gate electrode 10 at a depth in contact with the bottom surface of the gate oxide film 11 covering the gate electrode 10.
[0034]
Thus, by embedding the p-type buried doped layer 15 at the same pitch as the gate electrode 10 in the depth in contact with the bottom surface of the gate oxide film 11 covering the gate electrode 10 of the field effect transistor, the gate oxide film 11 can be reduced, and the switching operation of the field effect transistor can be speeded up.
[0035]
N in the Schottky barrier diode region 6+Although the depth and pitch of the buried doped layer 15 in the type epitaxial layer 9 are arbitrary, the depth of the buried doped layer 15 mainly affects the breakdown voltage, and the pitch mainly affects the forward resistance. It is good to optimize according to the characteristics.
[0036]
Further, the distance from the p-type buried doped layer 15 to the barrier metal 2 and the distance from the p-type buried doped layer 15 to the p-type base layers 8 and 18 are also depleted as in the first embodiment. Breakdown voltage V to avoid layer breakdownBSilicon drift layer thickness t defined bydriftThe theoretical formula
tdrift= 2.59 x 10-6・ VB 7/6
From the silicon drift layer thickness tdriftIt is desirable to set it to about 1/2 or less.
[0037]
5A, 5B, and 5C are plan views showing a first example of the buried doped layer in the semiconductor device according to the second embodiment of the present invention.
[0038]
As shown in FIG. 5A, the buried doped layer 15 in the second example has a predetermined pitch in the drift layer in the Schottky barrier diode region 6 and a predetermined pitch in the field effect transistor region 7. Are embedded in dots at the same pitch as the gate electrode 10 at a depth in contact with the bottom surface of the gate oxide film 11 covering the gate electrode 10 in the drift layer.
[0039]
In addition, if the individual dots of the dot-like embedded doped layer 15 are formed completely independently, the potential becomes unstable, the carriers are difficult to escape, and the switching speed of the element may be reduced. 5 (b) and 5 (c), each dot of the dot-like buried dope layer 15 has a lower impurity concentration than the buried dope layer 15 and has the same conductivity type as the connecting stripe-like buried dope. The layers 16 may be connected in a lattice shape, or in a stripe shape and a frame shape. As a result, carriers can easily escape from the buried doped layer 15, and a decrease in switching speed of the element can be prevented. If the impurity concentration of the connecting stripe-shaped buried doped layer 16 is too high, the on-resistance of the field effect transistor increases, so the impurity concentration of the connecting stripe-shaped buried doped layer 16 is, for example, (buried dope Impurity concentration of layer 15) × 10-2To (impurity concentration of buried doped layer 15) × 10-3It is good to have a degree.
[0040]
FIGS. 6A, 6B, and 6C are plan views showing a second example of the buried doped layer in the semiconductor device according to the second embodiment of the present invention.
[0041]
As shown in FIG. 6A, the buried doped layer 15 in the second example has a predetermined pitch at a predetermined depth in the drift layer in the Schottky barrier diode region 6 and a field effect transistor region 7. Are embedded in stripes at the same pitch as the gate electrode 10 at a depth in contact with the bottom surface of the gate oxide film 11 covering the gate electrode 10 in the drift layer.
[0042]
Even when the stripe-shaped buried doped layer 15 is formed, from the viewpoint of preventing the switching speed of the element from being lowered, as shown in FIGS. 6B and 6C, the stripe-shaped buried doped layer 15 is orthogonal to the stripe-shaped buried doped layer 15. It is preferable that the connection is made in the form of a lattice or a frame by the connecting stripe-shaped embedded dope layer 16 having a lower impurity concentration than that of the embedded doped layer 15 and having the same conductivity type.
[0043]
7A, 7B, and 7C are plan views showing a third example of the buried doped layer in the semiconductor device according to the second embodiment of the present invention.
[0044]
As shown in FIG. 7A, the buried doped layer 15 in the third example is buried in dots at a predetermined pitch in the drift layer in the Schottky barrier diode region 6 at a predetermined pitch. The field effect transistor region 7 is buried in stripes at the same pitch as the gate electrode 10 at a depth in contact with the bottom surface of the gate oxide film 11 covering the gate electrode 10 in the drift layer.
[0045]
Even when the dot-like buried doped layer 15 is formed in the Schottky barrier diode region 6 and the stripe-like buried doped layer 15 is formed in the field effect transistor region 7, from the viewpoint of preventing the switching speed of the element from being lowered, As shown in FIGS. 7B and 7C, the impurity concentration is lower than that of the buried dope layer 15 and has the same conductivity type as the connecting stripe-like buried dope layer 16 in the form of a lattice or stripes and frames. It is good to connect to.
[0046]
8A, 8B, and 8C are plan views showing a fourth example of the buried doped layer in the semiconductor device according to the second embodiment of the present invention.
[0047]
As shown in FIG. 8A, the embedded doped layer 15 in the third example is embedded in stripes at a predetermined pitch in the drift layer in the Schottky barrier diode region 6 at a predetermined pitch. The field effect transistor region 7 is embedded in dots at the same pitch as the gate electrode 10 at a depth in contact with the bottom surface of the gate oxide film 11 covering the gate electrode 10 in the drift layer.
[0048]
Even when the stripe-shaped buried doped layer 15 is formed in the Schottky barrier diode region 6 and the dot-shaped buried doped layer 15 is formed in the field effect transistor region 7, from the viewpoint of preventing the switching speed of the element from being lowered, As shown in FIGS. 8B and 8C, the impurity concentration is lower than that of the buried dope layer 15 and has the same conductivity type as the connecting stripe-like buried dope layer 16 in the form of a lattice or stripes and frames. It is good to connect to.
[0049]
As described above, the semiconductor device according to the second embodiment of the present invention includes n in the Schottky barrier diode region 6.+N in the field effect transistor region 7 as well as in the epitaxial layer 9+Since the p-type buried doped layer 15 is buried at the same pitch as the gate electrode 10 at a depth in contact with the bottom surface of the gate oxide film 11 covering the gate electrode 10 in the type epitaxial layer 9 as well, In addition to the same effects as in the embodiment, the feedback capacitance of the gate oxide film 11 can be reduced, and the switching operation of the field effect transistor can be further speeded up.
[0050]
Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described.
[0051]
The process related to the formation of the buried doped layer 15 will be described. First, n which is a drift layer+A mask of a pattern of the buried doped layer 15 is formed by applying a photosensitive resist to the surface of the semiconductor substrate in which the part of the final thickness of the epitaxial layer 9 is formed by epitaxial crystal growth, exposing, and developing. Form. N formed at this point+N type epitaxial layer 9 and n to be further grown after formation of buried doped layer 15+The depth at which the buried doped layer 15 is buried is determined by the thickness of the type epitaxial layer 9.
[0052]
Further, the buried doped layer 15 is formed only in the Schottky barrier diode region 6 as in the semiconductor device according to the first embodiment of the present invention, or the semiconductor according to the second embodiment of the present invention. Whether the buried doped layer 15 is formed in the Schottky barrier diode region 6 and the field effect transistor region 7 as in the device is determined by patterning of the resist. Note that, as in the semiconductor device according to the second embodiment of the present invention, the buried doped layer 15 is made to be n in the field effect transistor region 7.+In the case of embedding at the same pitch as the gate electrode 10 so as to be in contact with the bottom surface of the gate insulating film 11 covering the gate electrode 10 in the type epitaxial layer 9, a mark for alignment is previously set at the time of patterning of the resist. It is good to form.
[0053]
After forming the resist pattern, for example, boron (B) is implanted from the substrate surface as an impurity for forming the p-type buried doped layer 15. After the impurity implantation, the resist is removed.
[0054]
5 (b), (c), FIG. 6 (b), (c), FIG. 7 (b), (c), FIG. 8 (b), (c), as shown in FIG. When forming the buried doped layer 16, the process of resist patterning, impurity implantation, and resist removal is repeated in the same manner as described above.
[0055]
After impurity implantation, further n+The epitaxial epitaxial layer 9 is epitaxially grown to a final thickness.
[0056]
Thereafter, when a Schottky barrier diode and a field effect transistor are formed by a normal process, the semiconductor device according to one embodiment of the present invention is completed.
[0057]
【The invention's effect】
  According to one aspect of the semiconductor device of the present invention, a first conductivity type semiconductor substrate and a drift layer formed on the semiconductor substrate, the field effect transistor region and the Schottky barrier diode region. A conductive type semiconductor layer; a second base type first base layer formed near a surface of the semiconductor layer in the field effect transistor region; and a first type conductive formed on a surface part of the first base layer. A source layer of a mold, a gate insulating film formed on an inner surface of a trench dug from the surface of the source layer to the upper layer of the semiconductor layer, a gate electrode formed on the gate insulating film in the trench, An interlayer insulating film formed on the gate electrode and a source on the surface of the semiconductor layer in the field effect transistor region and the Schottky barrier diode region. A first metal film formed as an electrode and an anode electrode; a second metal film formed as a drain electrode and a cathode electrode on the back surface of the semiconductor substrate; and a predetermined layer in the semiconductor layer in the Schottky barrier diode region. Second conductivity type buried doped layer buried at a predetermined pitch in the depth, so that the doping concentration of the drift layer is substantially increased, and the on-resistance during forward bias of the field effect transistor is increased. While keeping it small, the specific resistance of the drift layer in the semiconductor substrate can be increased, the electric field in the vertical direction in the Schottky barrier diode region can be relaxed, and the reverse breakdown voltage can be improved.
[0058]
If the buried doped layer is further buried at the same pitch as the gate electrode at a depth in contact with the bottom surface of the gate oxide film covering the gate electrode in the drift layer in the field effect transistor region, the gate oxide film Therefore, the switching operation of the field effect transistor can be further speeded up.
[Brief description of the drawings]
FIG. 1 is a sectional structural view of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a plan view showing a first example of a buried doped layer in the semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a plan view showing a second example of the buried doped layer in the semiconductor device according to the first embodiment of the present invention.
FIG. 4 is a sectional structural view of a semiconductor device according to a second embodiment of the present invention.
FIG. 5 is a plan view showing a first example of a buried doped layer in a semiconductor device according to a second embodiment of the present invention.
FIG. 6 is a plan view showing a second example of the buried doped layer in the semiconductor device according to the second embodiment of the present invention.
FIG. 7 is a plan view showing a third example of the buried doped layer in the semiconductor device according to the second embodiment of the present invention.
FIG. 8 is a plan view showing a fourth example of the buried doped layer in the semiconductor device according to the second embodiment of the present invention.
FIG. 9 is a circuit diagram of a general synchronous rectifier circuit in which a field effect transistor is used.
FIG. 10 is a plan view showing a schematic configuration on a semiconductor substrate when a field effect transistor and a Schottky barrier diode are mounted on the same substrate.
FIG. 11 is a cross-sectional structure diagram of a conventional semiconductor device in which a field effect transistor and a Schottky barrier diode are mounted on the same substrate.
[Explanation of symbols]
1 Metal film (source electrode and anode electrode)
2 Barrier metal
3 Interlayer insulation film
4 Oxide film
5 n+Type source layer
6 Schottky barrier diode area
7 Field effect transistor region
8 p-type base layer
9 n+Type epitaxial layer
10 Gate electrode
11 Gate oxide film
12 n++Type semiconductor substrate
13 Metal film (drain electrode and cathode electrode)
14 Gate electrode pad
15 p-type buried doped layer
16 Linked stripe embedded dope layer
18 p-type base layer (guard ring)

Claims (16)

第一導電型の半導体基板と、
前記半導体基板上に形成されたドリフト層であって、電界効果トランジスタ領域及びショットキーバリアダイオード領域を有する第一導電型の半導体層と、
前記半導体層の前記電界効果トランジスタ領域における表面近傍部に形成された第二導電型の第一ベース層と、
前記第一ベース層の表面部に形成された第一導電型のソース層と、
前記ソース層表面から前記半導体層上層部まで掘り込まれたトレンチの内面に形成されたゲート絶縁膜と、
前記トレンチ内の前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記半導体層の前記電界効果トランジスタ領域及び前記ショットキーバリアダイオード領域における表面上にソース電極及びアノード電極として形成された第一金属膜と、
前記半導体基板の裏面上にドレイン電極及びカソード電極として形成された第二金属膜と、
前記ショットキーバリアダイオード領域における前記半導体層中の所定の深さに所定のピッチで埋め込まれた第二導電型の埋込ドープ層と、
を備えていることを特徴とする半導体装置。A first conductivity type semiconductor substrate;
A drift layer formed on the semiconductor substrate, a first conductivity type semiconductor layer having a field effect transistor region and a Schottky barrier diode region;
A first base layer of a second conductivity type formed in the vicinity of the surface of the semiconductor layer in the field effect transistor region;
A first conductivity type source layer formed on the surface of the first base layer;
A gate insulating film formed on the inner surface of the trench dug from the surface of the source layer to the upper layer of the semiconductor layer;
A gate electrode formed on the gate insulating film in the trench;
An interlayer insulating film formed on the gate electrode;
A first metal film formed as a source electrode and an anode electrode on the surface of the field effect transistor region and the Schottky barrier diode region of the semiconductor layer;
A second metal film formed as a drain electrode and a cathode electrode on the back surface of the semiconductor substrate;
An embedded doped layer of a second conductivity type embedded at a predetermined pitch in a predetermined depth in the semiconductor layer in the Schottky barrier diode region;
A semiconductor device comprising: 前記埋込ドープ層は、ドット状であることを特徴とする請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein the buried doped layer has a dot shape. 前記埋込ドープ層は、ストライプ状であることを特徴とする請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein the buried doped layer has a stripe shape. 前記半導体層の周縁部に沿って前記半導体層の表面部にガードリングとして形成された第二導電型の第二ベース層と、
前記半導体基板の周縁部側における前記半導体層と前記第二ベース層との接合部を覆って形成された絶縁膜と、
をさらに備えていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。A second base layer of a second conductivity type formed as a guard ring on the surface portion of the semiconductor layer along the periphery of the semiconductor layer;
An insulating film formed to cover the junction between the semiconductor layer and the second base layer on the peripheral edge side of the semiconductor substrate;
The semiconductor device according to claim 1, further comprising: 前記第一金属膜の下地金属膜としてバリアメタルをさらに備えていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。  5. The semiconductor device according to claim 1, further comprising a barrier metal as a base metal film of the first metal film. 第一導電型の半導体基板と、
前記半導体基板上に形成されたドリフト層であって、電界効果トランジスタ領域及びショットキーバリアダイオード領域を有する第一導電型の半導体層と、
前記半導体層の前記電界効果トランジスタ領域における表面近傍部に形成された第二導電型の第一ベース層と、
前記第一ベース層の表面部に形成された第一導電型のソース層と、
前記ソース層表面から前記半導体層上層部まで掘り込まれたトレンチの内面に形成されたゲート絶縁膜と、
前記トレンチ内のゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記半導体層の前記電界効果トランジスタ領域及び前記ショットキーバリアダイオード領域における表面上にソース電極及びアノード電極として形成された第一金属膜と、
前記半導体基板の裏面上にドレイン電極及びカソード電極として形成された第二金属膜と、
前記ショットキーバリアダイオード領域における前記半導体層中の所定の深さに所定のピッチで埋め込まれ、かつ、前記電界効果トランジスタ領域における前記半導体層中の前記ゲート電極を被覆する前記ゲート絶縁膜底面に接する深さに、前記ゲート電極と同一のピッチで埋め込まれた第二導電型の埋込ドープ層と、
を備えていることを特徴とする半導体装置。A first conductivity type semiconductor substrate;
A drift layer formed on the semiconductor substrate, a first conductivity type semiconductor layer having a field effect transistor region and a Schottky barrier diode region;
A first base layer of a second conductivity type formed in the vicinity of the surface of the semiconductor layer in the field effect transistor region;
A first conductivity type source layer formed on the surface of the first base layer;
A gate insulating film formed on the inner surface of the trench dug from the surface of the source layer to the upper layer of the semiconductor layer;
A gate electrode formed on the gate insulating film in the trench;
An interlayer insulating film formed on the gate electrode;
A first metal film formed as a source electrode and an anode electrode on the surface of the field effect transistor region and the Schottky barrier diode region of the semiconductor layer;
A second metal film formed as a drain electrode and a cathode electrode on the back surface of the semiconductor substrate;
The gate insulating film is buried at a predetermined depth in the semiconductor layer in the Schottky barrier diode region at a predetermined pitch and is in contact with the bottom surface of the gate insulating film covering the gate electrode in the semiconductor layer in the field effect transistor region. A buried doped layer of a second conductivity type buried in the depth at the same pitch as the gate electrode;
A semiconductor device comprising: 前記埋込ドープ層は、ドット状であることを特徴とする請求項６に記載の半導体装置。  The semiconductor device according to claim 6, wherein the buried doped layer has a dot shape. 前記埋込ドープ層は、ストライプ状であることを特徴とする請求項６に記載の半導体装置。  The semiconductor device according to claim 6, wherein the buried doped layer has a stripe shape. 前記埋込ドープ層は、前記ショットキーバリアダイオード領域ではドット状であり、前記電界効果トランジスタ領域ではストライプ状であることを特徴とする請求項６に記載の半導体装置。  The semiconductor device according to claim 6, wherein the buried doped layer has a dot shape in the Schottky barrier diode region and a stripe shape in the field effect transistor region. 前記埋込ドープ層は、前記ショットキーバリアダイオード領域ではストライプ状であり、前記電界効果トランジスタ領域ではドット状であることを特徴とする請求項６に記載の半導体装置。  The semiconductor device according to claim 6, wherein the buried doped layer has a stripe shape in the Schottky barrier diode region and a dot shape in the field effect transistor region. 前記埋込ドープ層は、前記第二導電型の連結用ストライプ状埋込ドープ層により格子状に連結されていることを特徴とする請求項７乃至１０のいずれかに記載の半導体装置。  11. The semiconductor device according to claim 7, wherein the buried doped layers are connected in a lattice pattern by the second conductive type connecting stripe-like buried doped layers. 前記埋込ドープ層は、前記第二導電型の連結用ストライプ状埋込ドープ層により枠状及びストライプ状に連結されていることを特徴とする請求項７，９又は１０のいずれかに記載の半導体装置。  The said embedded dope layer is connected in the shape of a frame and a stripe by the stripe-shaped embedded dope layer for connection of the second conductivity type, according to any one of claims 7, 9 and 10, Semiconductor device. 前記埋込ドープ層は、前記第二導電型の連結用ストライプ状埋込ドープ層により枠状に連結されていることを特徴とする請求項８に記載の半導体装置。  9. The semiconductor device according to claim 8, wherein the buried doped layer is connected in a frame shape by the second conductive type connecting stripe embedded doped layer. 前記連結用ストライプ状埋込ドープ層の不純物濃度は、前記埋込ドープ層の不純物濃度より低いことを特徴とする請求項１１乃至１３のいずれかに記載の半導体装置。  14. The semiconductor device according to claim 11, wherein an impurity concentration of the connecting stripe-shaped buried doped layer is lower than an impurity concentration of the buried doped layer. 前記半導体層の周縁部に沿って前記半導体層の表面部にガードリングとして形成された第二導電型の第二ベース層と、
前記半導体基板の周縁部側における前記半導体層と前記第二ベース層との接合部を覆って形成された絶縁膜と、
をさらに備えていることを特徴とする請求項６乃至１４のいずれかに記載の半導体装置。A second base layer of a second conductivity type formed as a guard ring on the surface portion of the semiconductor layer along the periphery of the semiconductor layer;
An insulating film formed to cover the junction between the semiconductor layer and the second base layer on the peripheral edge side of the semiconductor substrate;
The semiconductor device according to claim 6, further comprising: 前記第一金属膜の下地金属膜としてバリアメタルをさらに備えていることを特徴とする請求項６乃至１５のいずれかに記載の半導体装置。  The semiconductor device according to claim 6, further comprising a barrier metal as a base metal film of the first metal film.
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