JP3927900B2 - Display device - Google Patents

Description

【０１２３】
また、走査配線の両端の電位が同図（ａ）の例ではＶｓであるのに対し、同図（ｂ）ではＧＮＤ電位としているのは、次の理由による。縮退モデルでは、変調配線から選択された走査配線に流れ込む電流を電流源によりモデリングしたことにより、走査配線上の各部の電圧降下量は、その給電部を基準電位として各部の電圧（電位差）を算出することにより計算できるためである。
【０１２４】
また、表面伝導型放出素子を省略しているのは、選択された走査配線から見た場合に、変調配線から同等の電流が流れ込めば、表面伝導型放出素子の有無によらず、発生する電圧降下自体は変わらないためである。従って、ここでは、各ブロックの電流源から流れ込む電流値を各ブロック内の素子電流の総和の電流値ＩＦｊに設定することで表面伝導型放出素子を省略した。
【０１２５】
また、各ブロックの走査配線の配線抵抗は一区間の走査配線の配線抵抗ｒのｎ倍とした（ここで一区間とは、走査配線のうち、ある変調配線との交差部からその隣の変調配線との交差部までの間の部分のことを指している。また、ここでは、各区間の走査配線の配線抵抗は均一であるものとした。）。
【０１２６】
このような縮退モデルにおいて、走査配線上の各ノードにおいて発生する電圧降下量ＤＶ０〜ＤＶ４は以下のような積和形式の式により、簡単に計算することができる。
【数２】

【０１２７】
すなわち、電圧降下量ＤＶｉ（ｉ＝０，１，２，３，４）は、（式２）で表される。
【数３】

【０１２８】
ただし、ａｉｊは縮退モデルにおいてｊ番目のブロックだけに単位電流を注入したときに、ｉ番目のノードに発生する電圧である（以下、これをａｉｊの定義とする。）。
【０１２９】
ａｉｊはキルヒホフの法則により以下のように簡単に導出できる。
【０１３０】
すなわち、図７（ｂ）において、ブロックｉの電流源からみた走査配線の左側の供給端子までの配線抵抗をｒｌｉ（ｉ＝０，１，２，３，４），右側の供給端子までの配線抵抗をｒｒｉ（ｉ＝０，１，２，３，４），ブロック０と左の供給端子との間の配線抵抗及びブロック４と右の供給端子との間の配線抵抗をいずれもｒｔと定義すれば、以下のようになる。
【数４】

【０１３１】
さらに、ａ，ｂ，ｃ，ｄを次のようにおくと、
【数５】

ａｉｊは、（式３）のように簡単に導出できる。ただし、（式３）において、Ａ／／Ｂは、抵抗Ａと抵抗Ｂの並列の抵抗値を表す記号であって、Ａ／／Ｂ＝Ａ×Ｂ／（Ａ＋Ｂ）である。
【数６】

【０１３２】
なお、ブロック数が４でない場合においても、ａｉｊの定義を顧みれば、キルヒホフの法則によって（式２）を簡単に算出することができる。また、本実施形態のように走査配線の両側に給電端子を備えず片側のみに備える場合においても、ａｉｊの定義に従って計算することにより簡単に算出できる。
【０１３３】
なお、（式３）によって定義されるパラメータａｉｊは計算を行うたびに計算し直す必要はなく、一度計算してテーブルとして記憶しておけばよい。
【０１３４】
さらに、（式１）で定めた各ブロックの総和電流ＩＦ０〜ＩＦ３に対し、以下の（式４）のような近似を行った。ただし、（式４）においてＣｏｕｎｔ ｉは選択された走査配線上のｉ番目のピクセルが点灯状態である場合には１をとり、消灯状態である場合には０をとる変数である。
【数７】

【０１３５】
ＩＦＳは、表面伝導型放出素子１素子の両端に駆動電圧を印加したときに流れる素子電流ＩＦに対し、０〜１の間の値をとる係数αをかけた量である。すなわち、（式５）のように定義される。
【数８】

【０１３６】
（式４）は選択された走査配線に対し各ブロックの変調配線からブロック内の点灯数に比例した素子電流が流れ込むものとしている。この際、１素子の素子電流ＩＦに係数αをかけたものを１素子の素子電流ＩＦＳとしたのは、電圧降下により走査配線の電圧が上昇することにより、素子電流の量が減少することを考慮したものである。
【０１３７】
なお、表面伝導型放出素子の両端に印加する駆動電圧をＶ_ＤＲＶとするならば、駆動電圧Ｖ_ＤＲＶが可変される際には、（式５）で用いる素子電流ＩＦの値を実際の電圧Ｖ_ＤＲＶの値に応じて更新し、計算を行えばよい。
【０１３８】
図７（ｃ）は、ある点灯状態において、縮退モデルにより各ノードの電圧降下量ＤＶ０〜ＤＶ４を計算した結果の一例である。
【０１３９】
電圧降下は非常に滑らかなカーブとなるため、ノードとノードの間の電圧降下は近似的には図の点線に示したような値をとると想定される。
【０１４０】
このように本縮退モデルを用いれば、任意の画像データに対し所望の時点でのノードごとの電圧降下を計算することが可能である。
【０１４１】
以上、ある点灯状態における電圧降下量を、縮退モデルを用いて簡単に計算した。
【０１４２】
選択された走査配線上に発生する電圧降下は一水平走査期間内で時間的に変化するが、これについては前述したように一水平走査期間中のいくつかの時刻（基準時刻）に対して、その時の点灯状態を求め、その点灯状態に対し縮退モデルを用いて電圧降下を計算することにより予測した。なお、一水平走査期間のある時点での各ブロック内の点灯数は各ブロックの画像データを参照すれば簡単に求めることができる。
【０１４３】
一例として、パルス幅変調回路への入力データのビット数が８ビットであり、パルス幅変調回路は入力データの大きさに対してリニアなパルス幅を出力する場合を考える。すなわち、入力データが０のときは一水平走査期間の間“Ｌ”を出力し、入力データが２５５のときは一水平走査期間の間“Ｈ”を出力し、入力データが１２８のときは一水平走査期間のうち初めの半分の期間は“Ｈ”を、後の半分の期間は“Ｌ”を出力する。
【０１４４】
このような場合、パルス幅変調信号の立ち上がった時刻（開始時刻）の点灯数は、パルス幅変調回路への入力データが０よりも大きいものの数をカウントすれば簡単に検出できる。同様に一水平走査期間の中央の時刻の点灯数は、パルス幅変調回路への入力データが１２８よりも大きいものの数をカウントすれば簡単に検出できる。このように画像データをある閾値に対してコンパレートし、コンパレータの出力が真である数をカウントすれば、任意の時間における点灯数を簡単に計算することができる。
【０１４５】
ここで以降の説明を簡単化するため、タイムスロットという時間量を定義する。
【０１４６】
タイムスロットとは一水平走査期間のなかのパルス幅変調信号の立ち上がりからの時間を表しており、タイムスロット＝０とはパルス幅変調信号の開始時刻（この場合は立ち上がり）直後の時刻を表すものと定義する。タイムスロット＝６４とは、パルス幅変調信号の開始時刻から、６４階調分の時間が経過した時刻を表すものと定義する。同様にタイムスロット＝１２８とは、パルス幅変調信号の開始時刻から、１２８階調分の時間が経過した時刻を表すものと定義する。
【０１４７】
なお、本実施形態では、パルスの立ち上がり時刻を基準として、そこからのパルス幅を変調する例を示したが、パルスの立ち下がり時刻を基準としてパルス幅を変調する場合でも、時間軸の進む方向とタイムスロットの進む方向が逆となるが、上記と同様にして考えることができる。
【０１４８】
（電圧降下量から補正データの計算）
上述したように、縮退モデルを用いて繰り返し計算を行うことで一水平走査期間中の電圧降下の時間変化を近似的かつ離散的に計算することができる。
【０１４９】
図８は、ある画像データに対して、電圧降下を繰り返し計算し、走査配線での電圧降下の時間変化を計算した例である。ここに示されている電圧降下及びその時間変化は、ある画像データに対する一例であって、別の画像データに対する電圧降下は、また別の変化をすることは当然である。
【０１５０】
同図ではタイムスロット＝０，６４，１２８，１９２の４つの時点に対して、各々縮退モデルを適用して計算を行うことにより、それぞれの時刻の電圧降下量を離散的に計算した。
【０１５１】
図８では各ノードにおける電圧降下量を点線で結んでいるが、点線は図を見やすくするために記載したものであって、本縮退モデルにより計算された電圧降下量は□，○，●，△で示した各ノードの位置において離散的に計算した。
【０１５２】
図９は、選択された走査配線上に図８に示した電圧降下が発生した際に、点灯状態にある表面伝導型放出素子から放出される放出電流を見積もったグラフである。
【０１５３】
縦軸は電圧降下がないときに放出される放出電流の大きさを１００％として、各時刻、各位置での放出電流の量を百分率で表しており、横軸は水平位置を表している。
【０１５４】
図９に示すように、ノード２の水平位置（基準点）において、
タイムスロット＝０の時の放出電流をＩｅ０、
タイムスロット＝６４の時の放出電流をＩｅ１、
タイムスロット＝１２８の時の放出電流をＩｅ２、
タイムスロットが１９２の時の放出電流をＩｅ３
とする。
【０１５５】
放出電流は図８の電圧降下量と図４の“駆動電圧対放出電流”のグラフから計算した。つまり、図９のグラフは、電圧Ｖ_ＤＲＶから電圧降下量を引いた電圧が印加された際の放出電流の値を単に機械的にプロットしたものである。
【０１５６】
したがって、同図はあくまで点灯状態にある表面伝導型放出素子から放出される電流を意味しており、消灯状態にある表面伝導型放出素子が電流を放出することはない。
【０１５７】
図１０（ａ），（ｂ），（ｃ）は図９の放出電流の時間変化から、電圧降下量の補正データを計算する方法を説明するための図である。同図は大きさが６４の画像データに対する補正データを算出した例である。
【０１５８】
輝度は、放出電流パルスによる放出電流を時間的に積分した放出電荷量に他ならない。したがって以降では、電圧降下による輝度の変動を考えるにあたって、放出電荷量をもとに説明を行う。
【０１５９】
いま、電圧降下の影響がない場合の放出電流をＩＥ、パルス幅変調の１階調に相当する時間をΔｔとするならば、画像データが６４のときの、放出電流パルスによって放出されるべき放出電荷量Ｑ０は、放出電流パルスの振幅ＩＥにパルス幅（６４×Δｔ）をかけて、（式６）のように表すことができる。
【数９】

【０１６０】
しかし、実際には、走査配線上の電圧降下によって放出電流が低下する現象が発生する。
【０１６１】
電圧降下の影響を考慮した放出電流パルスによる放出電荷量は、近似的には次のように計算できる。ノード２のタイムスロット＝０、６４の放出電流をそれぞれＩｅ０、Ｉｅ１とし、タイムスロット０〜６４の間の放出電流はＩｅ０とＩｅ１の間を直線的に変化するものと近似すれば、この間の放出電荷量Ｑ１は図１０（ｂ）の台形の面積、すなわち、（式７）のように計算できる。
【数１０】

【０１６２】
次に、図１０（ｃ）に示すように、電圧降下による放出電流の低下分を補正するために、パルス幅をＤＣ１だけ伸ばしたとき、電圧降下の影響を除去できたとする。また、電圧降下の補正を行い、パルス幅を伸ばした場合には、各タイムスロットにおける放出電流量は変化すると考えられるが、ここでは簡単化のため、図１０（ｃ）のように、タイムスロット＝０では、放出電流がＩｅ０、タイムスロット＝（６４＋ＤＣ１）における放出電流がＩｅ１になるものとする。また、タイムスロット０とタイムスロット（６４＋ＤＣ１）の間の放出電流は、２点の放出電流を直線で結んだ線上の値をとるものと近似する。
【０１６３】
すると、補正後の放出電流パルスによる放出電荷量Ｑ２は、（式８）のように計算できる。
【数１１】

【０１６４】
これが前述のＱ０と等しいとすれば、次式が成り立つ。
【数１２】

【０１６５】
これをＤＣ１について解けば、（式９）となる。
【数１３】

【０１６６】
このようにして、画像データが６４の場合の補正データを算出した。
【０１６７】
すなわち、ノード２の位置の、大きさが６４の画像データに対しては（式９）に記載のように、ＤＣ１だけ補正データＣＤａｔａを加算すればよい。
【０１６８】
図１１は計算された電圧降下量から、大きさが１２８の画像データに対する補正データを算出した例である。
【０１６９】
電圧降下の影響がない場合、画像データが１２８のときに放出電流パルスによって放出される放出電荷量Ｑ３は、（式１０）となる。
【数１４】

【０１７０】
一方、電圧降下の影響を受けた、実際の放出電流パルスによる投入電荷量は、近似的には次のように計算することができる。ノード２のタイムスロット＝０，６４，１２８の放出電流量をそれぞれＩｅ０，Ｉｅ１，Ｉｅ２とする。また、タイムスロット０〜６４の間の放出電流はＩｅ０とＩｅ１の間を直線的に変化し、タイムスロット６４〜１２８の間はＩｅ１とＩｅ２の間を直線で結んだ線上を変化するものと近似すれば、タイムスロット０〜１２８の間の放出電荷量Ｑ４は、図１１（ｂ）の２つの台形の面積の和、すなわち、（式１１）のように計算できる。
【０１７１】
【数１５】

【０１７２】
一方、電圧降下の補正量を以下のように計算した。タイムスロット０〜６４に相当する期間を期間１、６４〜１２８に相当する期間を期間２と定義する。補正を施した際に、期間１の部分がＤＣ１だけ伸びて期間１′に伸長され、期間２の部分がＤＣ２だけ伸びて、期間２′に伸長されるものと考える。この際におのおのの期間は補正を施されることにより、放出電荷量が前述のＱ０と同じになるものとする。
【０１７３】
また、各期間の初めと終わりの放出電流は、補正を行うことで変化することは言うまでもないが、ここでは計算を簡単化するため、変化しないものと仮定した。すなわち、期間１′の初めの放出電流はＩｅ０，期間１′の終わりの放出電流はＩｅ１，期間２′の初めの放出電流はＩｅ１、期間２′の終わりの放出電流はＩｅ２であるものとする。
【０１７４】
すると、ＤＣ１は（式９）と同様にして計算することができる。
【０１７５】
また、ＤＣ２は、同様な考え方により、（式１２）のように計算することができる。
【数１６】

【０１７６】
結果としてノード２の位置の大きさが１２８の画像データに対しては、（式１３）で表される補正データＣＤａｔａを加算すればよい。
【数１７】

【０１７７】
図１２は計算された電圧降下量から、大きさが１９２の画像データに対する補正データを算出した例である。
【０１７８】
画像データが１９２のときに期待される放出電流パルスによる放出電荷
量Ｑ５は、次式で表される。
【数１８】

【０１７９】
一方、電圧降下の影響を受けた、実際の放出電流パルスによる放出電荷量は、近似的には次のように計算することができる。ノード２のタイムスロット＝０の時の放出電流をＩｅ０、タイムスロット＝６４のときの放出電流をＩｅ１、タイムスロット＝１２８の時の放出電流をＩｅ２、タイムスロット＝１９２の時の放出電流をＩｅ３とし、タイムスロット０〜６４の間の放出電流はＩｅ０とＩｅ１の間を直線的に変化し、タイムスロット６４〜１２８の間はＩｅ１とＩｅ２の間を直線で結んだ線上を変化し、タイムスロット１２８〜１９２の間はＩｅ２とＩｅ３の間を直線で結んだ線上を変化するものと近似すれば、タイムスロット０〜１９２までの間の投入電荷量Ｑ６は、図１２（ｃ）の３つの台形の面積、すなわち、（式１４）として計算できる。
【数１９】

【０１８０】
タイムスロット０〜６４に相当する期間を期間１、６４〜１２８に相当する期間を期間２、１２８〜１９２に相当する期間を期間３と定義する。先ほどと同様に、補正を施した後には、期間１の部分がＤＣ１だけ伸びて期間１′に伸長され、期間２の部分がＤＣ２だけ伸びて期間２′に伸長され、期間３の部分がＤＣ３だけ伸びて期間３′に伸張されるものと考える。この際、おのおのの期間は補正を施されることにより、放出電荷量が前述のＱ０と同じになるものとする。
【０１８１】
また、各期間の初めと終わりの放出電流は、補正の前後で変わらないものと仮定した。すなわち、期間１′の初めの放出電流はＩｅ０，期間１′の終わりの放出電流はＩｅ１，期間２′の初めの放出電流はＩｅ１、期間２′の終わりの放出電流はＩｅ２、期間３′の初めの放出電流はＩｅ２、期間３′の終わりの放出電流はＩｅ３であるものとする。
【０１８２】
すると、ＤＣ１，ＤＣ２はそれぞれ（式９），（式１２）と同様に計算することができる。
【０１８３】
また、ＤＣ３については、（式１５）のように計算することができる。
【数２０】

【０１８４】
結果としてノード２の位置の大きさが１９２の画像データに対しては、（式１６）で表される補正データＣＤａｔａを加算すればよい。
【数２１】

【０１８５】
以上のようにしてノード２の位置に対する画像データ６４，１２８，１９２の補正データＣＤａｔａを算出した。
【０１８６】
また、パルス幅が０の時には、当然ながら放出電流に対する電圧降下の影響はないため、補正データは０とし画像データに加算する補正データＣＤａｔａも０とした。
【０１８７】
このように０，６４，１２８，１９２というように、とびとびの画像データに対して補正データを計算しているのは、計算量を減らすことを狙ったものである。すなわち任意のすべての画像データに対して同様の計算を行っては、非常に計算量が大きくなり、計算を行うためのハードウエア量が非常に大きくなってしまう。一方、あるノードの位置においては、画像データが大きいほど、補正データも大きくなる傾向がある。これにより、任意の画像データに対する補正データを算出する際には、その画像データの近傍のすでに補正データが算出されている点と点を直線近似により補間すれば、計算量を大幅に減少させることができるためである。なお、この補間については離散補正データ補間手段を説明する際に詳しく説明する。
【０１８８】
また、同様な考え方をすべてのノードの位置において適用すれば、すべてのノードの位置における、画像データ＝０，６４，１２８，１９２の補正データを算出できる。
【０１８９】
本実施形態ではタイムスロット０，６４，１２８，１９２の４点に対して縮退モデルを適用して、各時刻の電圧降下量を計算したことにより、０，６４，１２８，１９２の４つの画像データ基準値に対する補正データを求めることができた。
【０１９０】
しかし、好ましくは、縮退モデルにより電圧降下を計算する時間の間隔を細かく、画像データの基準値をさらに多くとることで、電圧降下の時間変化をより精密に扱うことができ、近似計算の誤差を低減することができる。
【０１９１】
たとえば、本実施形態ではタイムスロット０，６４，１２８，１９２の４点のみにおいて計算を行ったが、タイムスロット０〜２５５のうち１６タイムスロットおきに計算を行ったところ（すなわち画像データの基準値を画像データの大きさで１６ごとに設定した）、より好ましい結果が得られた。
【０１９２】
なお、その際には同様な考え方に立って、（式６）〜（式１６）を変形して計算を行えばよい。
【０１９３】
本方法により求めた、ある入力画像データに対する離散補正データの例を図１３（ａ）に示す。同図において横軸は水平表示位置に対応しており、各ノードの位置が記載されている。また、縦軸は補正データの大きさである。
【０１９４】
離散補正データは図の□，○，●，△で記載したノードの位置と画像データＤａｔａの大きさ（画像データ基準値＝０，６４，１２８，１９２）に対して計算がされているものである。
【０１９５】
（離散補正データの補間方法）
離散的に算出された補正データは、各ノードの位置に対する離散的なものであって、任意の水平位置（列配線番号）における補正データを与えるものではない。またそれと同時に、各ノード位置においていくつかの予め定められた画像データの基準値の大きさをもつ画像データに対する補正データであって、実際の画像データの大きさに応じた補正データを与えるものではない。
【０１９６】
そこで、各列配線における入力画像データの大きさに適合した補正データを離散的に算出した補正データを補間することにより算出する。
【０１９７】
図１３（ｂ）はノードｎとノードｎ＋１の間に位置するｘという位置における、画像データＤａｔａに相当する補正データを算出する方法を示した図である。
【０１９８】
なお前提として、補正データはすでにノードｎ及びノードｎ＋１の位置Ｘｎ及びＸｎ＋１において離散的に計算されているものとする。また、入力画像データであるＤａｔａはすでに離散的に補正データが算出されている２つの画像データ基準値ＤｋとＤｋ＋１の間の値をとるものとする。
【０１９９】
ノードｎのｋ番目の画像データの基準値Ｄｋに対する補正データをＣＤａｔａ［ｋ］［ｎ］と表記するならば、位置ｘにおける画像データＤｋに対する補正データＣＡは、ＣＤａｔａ［ｋ］［ｎ］とＣＤａｔａ［ｋ］［ｎ＋１］の値を用いて、直線近似により、（式１７）のように計算できる。
【数２２】

【０２００】
また位置ｘにおける画像データＤｋ＋１の補正データＣＢは（式１８）のように計算できる。
【数２３】

【０２０１】
ＣＡとＣＢの補正データを直線近似することにより、位置ｘにおける画像データＤａｔａに対する補正データＣＤは、（式１９）のように計算できる。
【数２４】

【０２０２】
以上のように、離散補正データから実際の位置や画像データの大きさに適合した補正データを算出するためには、（式１７）〜（式１９）に記載した方法により簡単に計算できる。
【０２０３】
このようにして算出した補正データを画像データに加算して画像データを補正し、補正後の画像データに応じてパルス幅変調を行えば、電圧降下による画質の低下を低減することができ、画質を向上させることができる。
【０２０４】
補正のためのハードウエアについても、縮退化などの近似を導入することにより計算量を低減化することができるため、非常に小規模なハードウエアで構成することができる。
【０２０５】
（システム全体と各部分の機能説明）
次に、補正データ算出手段を内蔵した表示装置のハードウエアについて説明する。
【０２０６】
図１４はその回路構成の概略を示すブロック図である。図において、１は図２の表示パネル、Ｄｘ１〜ＤｘＭ及びＤｘ１′〜ＤｘＭ′は表示パネルの走査配線の電圧供給端子、Ｄｙ１〜ＤｙＮは表示パネルの変調配線の電圧供給端子、Ｈｖはフェースプレートとリアプレートの間に加速電圧を印加するための高圧供給端子、Ｖａは高圧電源、２は走査回路（走査手段）、３は同期信号分離回路、４はタイミング発生回路、７は同期信号分離回路３によりＹＰｂＰｒ信号をＲＧＢに変換するためのＲＧＢ変換部、１７は逆γ処理部、５は画像データ１ライン分のシフトレジスタ、６は画像データ１ライン分のラッチ回路、８は表示パネルの変調配線に変調信号を出力するパルス幅変調手段（変調手段）、１２は加算器（演算処理手段，加算処理手段）、１４は補正データ算出手段、２２１は平均輝度レベル算出手段（平均輝度検出回路）、２２２は駆動電圧算出部である。
【０２０７】
また、同図においてＲ，Ｇ，ＢはＲＧＢパラレルの入力映像データ、Ｒａ，Ｇａ，Ｂａは後述する逆γ変換処理を施したＲＧＢパラレルの映像データ、Ｄａｔａはデータ配列変換部９によりパラレル／シリアル変換された画像データ、ＣＤは補正データ算出手段１４により算出された補正データ、Ｄｏｕｔは加算器１２により画像データに補正データを加算することにより、補正された画像データ（補正画像データ）である。
【０２０８】
（同期信号分離回路、タイミング発生回路）
本実施形態の表示装置は、ＮＴＳＣ，ＰＡＬ，ＳＥＣＡＭ，ＨＤＴＶなどのテレビジョン信号、および、コンピュータの出力であるＶＧＡなどの入力映像信号をともに表示することができる。
【０２０９】
図１４では図を簡単化するため、ＨＤＴＶ方式を例に挙げて記載している。
【０２１０】
ＨＤＴＶ方式の映像信号は、まず同期信号分離回路３により同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを分離され、タイミング発生回路４に供給される。同期分離された映像信号は、ＲＧＢ変換部７に供給される。ＲＧＢ変換部７の内部には、ＹＰｂＰｒからＲＧＢへの変換回路の他に、ローパスフィルタやＡ／Ｄ変換器などが設けられている。ＲＧＢ変換部７は、ＹＰｂＰｒをローパスフィルタを通してからＡ／Ｄ変換器にてディジタルＲＧＢ信号へと変換し、逆γ処理部１７へと供給する。
【０２１１】
（タイミング発生回路）
図１４のタイミング発生回路４は、ＰＬＬ回路を内蔵しており、様々な映像ソースの同期信号に同期したタイミング信号を発生し、各部の動作タイミング信号を発生する回路である。
【０２１２】
タイミング発生回路４が発生するタイミング信号としては、シフトレジスタ５の動作タイミングを制御するＴｓｆｔ、シフトレジスタ５からラッチ回路６へデータをラッチするための制御信号ＤａｔａＬｏａｄ、変調手段８のパルス幅変調開始信号Ｐｗｍｓｔａｒｔ，パルス幅変調のためのクロックＰｗｍｃｌｋ、走査回路２の動作を制御するＴｓｃａｎなどがある。
【０２１３】
（走査回路）
図１４の走査回路２及び２′は、表示パネル１を一水平走査期間に１行ずつ順次走査するために、接続端子Ｄｘ１〜ＤｘＭに対して選択電位Ｖｓまたは非選択電位Ｖｎｓを出力する回路である。
【０２１４】
走査回路２及び２′は図１５に示すように、後述する駆動電圧算出部から供給される選択電位指示値ＳＶｓに基づいて選択電位Ｖｓを設定する可変電源を備えている。本実施形態では選択電位Ｖｓを変更することにより、表示パネル１に配置された冷陰極素子の駆動電圧を変更することができる。
【０２１５】
走査回路２及び２′はタイミング発生回路４からのタイミング信号Ｔｓｃａｎに同期して、一水平期間ごとに、選択している走査配線を順次切り替え、走査を行う回路である。
【０２１６】
なお、Ｔｓｃａｎは垂直同期信号及び水平同期信号などから作られるタイミング信号群である。
【０２１７】
走査回路２及び２′は、図１５に示すようにそれぞれＭ個のスイッチとシフトレジスタなどから構成される。これらのスイッチはトランジスタやＦＥＴにより構成するのが好ましい。
【０２１８】
なお、走査配線での電圧降下を低減するためには、図１４に示すように、表示パネル１の走査配線の両端に走査回路を接続し、両端からドライブすることが有効である。しかし、本実施形態の方法は、走査回路が走査配線の両端に接続されていない場合にも適用可能である。その場合には、前述した（式３）のパラメータを変更すればよい。
【０２１９】
図１５では、選択電位Ｖｓと非選択電位Ｖｎｓを与えるパネル駆動用電源が走査回路内に配されているが、このようなパネル駆動用電源は走査回路とは別の独立した電源回路として構成することも好ましい。
【０２２０】
（逆γ処理部）
ＣＲＴは入力に対しほぼ２．２乗の発光特性（以降逆γ特性とよぶ）を備えている。入力映像信号はＣＲＴのこのような特性が考慮されており、ＣＲＴに表示した際にリニアな発光特性となるように一般に０．４５乗のγ特性にしたがって変換されている。
【０２２１】
一方、本実施形態の表示装置の表示パネル１は駆動電圧の印加時間により変調を施す場合、印加時間の長さに対しほぼリニアな発光特性を有している。したがって、入力映像信号を逆γ特性にもとづいて変換（以降逆γ変換とよぶ）するとよい。
【０２２２】
図１６に逆γ処理部１７の詳細を示す。この逆γ処理部１７は、入力映像信号を逆γ変換するためのブロックである。
【０２２３】
本実施形態の逆γ処理部１７は、逆γ変換処理をメモリによって実現する。映像信号Ｒ，Ｇ，Ｂのビット数を８ビットとし、逆γ処理部１７の出力である映像信号Ｒａ，Ｇａ，Ｂａのビット数を同じく８ビットとして、アドレス８ビット，データ８ビットのメモリを各色ごと用いることにより逆γ処理部１７を構成した。
【０２２４】
（データ配列変換部）
図１４のデータ配列変換部９はＲＧＢパラレルな映像信号であるＲａ，Ｇａ，Ｂａを表示パネル１の画素配列に合わせてパラレル／シリアル変換する回路である。データ配列変換部９の構成は図１７に示したようにＲＧＢ各色ごとのＦＩＦＯ（First In First Out）メモリ２０２１Ｒ，２０２１Ｇ，２０２１Ｂとセレクタ２０２２から構成される。
【０２２５】
同図では図示していないが、ＦＩＦＯメモリは水平画素数ワードのメモリを奇数ライン用と偶数ライン用の２本備えている。奇数行目の映像データが入力された際には、奇数ライン用のＦＩＦＯにデータが書き込まれる一方、偶数ライン用のＦＩＦＯメモリから一つ前の水平走査期間に蓄積された画像データが読み出される。偶数行目の映像データが入力された際には偶数ライン用のＦＩＦＯにデータが書き込まれる一方、奇数ライン用ＦＩＦＯメモリから一つ前の水平期間に蓄積された画像データが読み出される。
【０２２６】
ＦＩＦＯメモリから読み出されたデータは、セレクタ２０２２により表示パネル１の画素配列にしたがって、パラレル／シリアル変換され、ＲＧＢのシリアル画像データＳＤａｔａとして出力される。詳細については記載しないが、データ配列変換部９はタイミング発生回路４からのタイミング制御信号に基づいて動作する。
【０２２７】
（加算器）
図１４の加算器１２は補正データ算出手段１４からの補正データＣＤと画像データＤａｔａを加算する手段である。加算を行うことにより画像データＤａｔａは補正が施され、画像データＤｏｕｔとしてシフトレジスタ５へ転送される。
【０２２８】
なお、画像データＤａｔａと補正データＣＤを加算する際に、加算器１２でオーバーフローが起きる可能性がある。これに対し、本実施形態ではオーバーフローを起こさないための構成として、画像データＤａｔａと補正データＣＤを加算した際の最大値に応じて、加算器１２のビット幅と、その後の変調手段８のビット幅を決定した。
【０２２９】
より具体的には、本実施形態の表示装置の場合、画像データがすべて２５５の画面の際に補正データが最大１２０になったため、加算器１２の出力の最大値は２５５＋１２０＝３７５となる。そこで、加算器１２の出力ビット数を９ビット、変調手段のビット数も９ビットとして各部のビット数を決定した。
【０２３０】
また、オーバーフローがおきないようにするための別の構成としては、加算される補正データの最大値をあらかじめ見積もり、その最大値が加算されたときにオーバーフローがおきないように、画像データの取りえる値の範囲を予め小さくしておいてもよい。
【０２３１】
画像データの取りえる大きさを小さくするためには、たとえば、入力画像データをＡ／Ｄ変換する際に制限してもよいし、乗算器を設けて、入力された画像データに０以上１未満のゲインを乗算し、その大きさを制限してもよい。
【０２３２】
（遅延回路）
データ配列変換部９により並び替えが行われた画像データＳＤａｔａは補正データ算出手段１４と図１４の遅延回路（遅延手段）１９に入力される。補正データ算出手段１４の補正データ補間部はタイミング制御回路からの水平位置情報ｘと画像データＳＤａｔａの値を参照して、それらにあった補正データＣＤを算出する。
【０２３３】
遅延回路１９は、補正データ算出にかかる時間を吸収するために設けられており、加算器１２で画像データに補正データが加算される際に、画像データにそれに対応した補正データが正しく加算されるよう遅延を行う手段である。遅延回路１９はフリップフロップを用いることにより構成できる。
【０２３４】
（シフトレジスタ、ラッチ回路）
加算器１２の出力である画像データＤｏｕｔは、シフトレジスタ５により、シリアルなデータフォーマットから、各変調配線毎のパラレルな画像データＩＤ１〜ＩＤＮへとシリアル／パラレル変換されラッチ回路６へ出力される。ラッチ回路６では１水平期間が開始される直前にタイミング信号Ｄａｔａｌｏａｄにより、シフトレジスタ５からのデータをラッチする。ラッチ回路６の出力は、パラレルな画像データＤ１〜ＤＮとして変調手段８へと供給される。
【０２３５】
なお本実施形態では画像データＩＤ１〜ＩＤＮ、Ｄ１〜ＤＮはそれぞれ８ビットの画像データとした。これらの動作タイミングはタイミング発生回路４からのタイミング制御信号ＴＳＦＴ及びＤａｔａｌｏａｄに基づいて決定される。
【０２３６】
（変調手段の詳細）
ラッチ回路６の出力であるパラレル画像データＤ１〜ＤＮは変調手段８へと供給される。
【０２３７】
変調手段８は、図１８（ａ）に示したように、ＰＷＭカウンタと、各変調配線ごとにコンパレータとスイッチ（同図ではＦＥＴ）を備えたパルス幅変調回路（ＰＷＭ回路）である。
【０２３８】
画像データＤ１〜ＤＮと変調手段８の出力パルス幅の関係は、図１８（ｂ）のようなリニアな関係にある。
【０２３９】
同図１８（ｃ）に変調手段８の出力波形の例を３つ示す。同図１８（ｃ）において、上側の波形は変調手段８への入力データが０の時の波形、中央の波形は変調手段８への入力データが２５６の時の波形、下側の波形は変調手段８への入力データが５１１の時の波形である。
【０２４０】
なお本実施形態では変調手段８への入力データＤ１〜ＤＮのビット数は前述のように、オーバーフローしないことを考慮して、９ビットとした（なお、前述の説明では、変調手段８の入力データが５１１のときは、一水平走査期間に相当するパルス幅の変調信号が出力されると記載した箇所があるが、詳細には図１８（ｃ）のように非常に短い時間ではあるがパルスの立ち上がる前と、立ち下がった後に駆動しない期間を設けタイミング的な余裕を持たせている。）。
【０２４１】
図１９は、本実施形態の変調手段８の動作を示すタイミングチャートである。同図において、Ｈｓｙｎｃは水平同期信号、Ｄａｔａｌｏａｄはラッチ回路６へのロード信号、Ｄ１〜ＤＮは変調手段８の列１〜Ｎへの入力信号、ＰｗｍｓｔａｒｔはＰＷＭカウンタの同期クリア信号、ＰｗｍｃｌｋはＰＷＭカウンタのクロックである。また、ＸＤ１〜ＸＤＮは変調手段８の第１〜第Ｎ列の出力を表している。
【０２４２】
同図にあるように１水平走査期間が始まると、ラッチ回路６は画像データをラッチするとともに変調手段８へデータを転送する。
【０２４３】
ＰＷＭカウンタは、Ｐｗｍｓｔａｒｔ、Ｐｗｍｃｌｋに基づいてカウントを開始し、カウント値が５１１になるとカウンタをストップしカウント値５１１を保持する。
【０２４４】
各列毎に設けられているコンパレータは、ＰＷＭカウンタのカウント値と各列の画像データを比較し、ＰＷＭカウンタの値が画像データ以上のときＨｉｇｈを出力し、それ以外の期間はＬｏｗを出力する。
【０２４５】
コンパレータの出力は、各列のスイッチのゲートに接続されており、コンパレータの出力がＬｏｗの期間は図１８（ａ）の上側（ＶＰｗｍ側）のスイッチがＯＮ、下側（ＧＮＤ側）のスイッチがＯＦＦとなり、変調配線を電圧ＶＰｗｍに接続する。逆にコンパレータの出力がＨｉｇｈの期間は、図１８（ａ）の上側のスイッチがＯＦＦし、下側のスイッチがＯＮするとともに、変調配線の電圧をＧＮＤ電位に接続する。
【０２４６】
各部が以上のように動作することで、変調手段８が出力するパルス幅変調信号は、図１９のＤ１、Ｄ２、…ＤＮに示したような、パルスの立ち上がりが同期した波形となる。
【０２４７】
（平均輝度レベル検出手段）
輝度情報を検出するための平均輝度レベル検出手段２２１は、逆γ変換後の画像データＲａ，Ｇａ，Ｂａを参照してフレームごとの平均輝度を検出するための手段である。同手段はＲａ，Ｇａ，Ｂａの画像データをフレームごとに加算してフレーム単位の画像データの総和を算出するとともに、フレーム単位の画像データの総和を画面の画素数で除算して平均輝度レベルを検出する。
【０２４８】
本発明に用いられる輝度情報の検出は、この方法に限定されるものではなく、平均輝度レベルに対応する値を検出できるものであれば前述したような他の手段を用いてもよい。
【０２４９】
平均輝度レベルに対応する値は、画面の画素数ではなく適当な固定値で画像データの総和を除算することにより算出してもよい。この場合、固定値として２のべき乗の値を用いれば、ビットシフト演算で除算を行うことができ、ハードウエアを簡略化できる。
【０２５０】
なお、平均輝度レベルは一般的に言われているＡＰＬ（Average Picture Level）と同じ意味である。
【０２５１】
（駆動電圧算出部）
駆動電圧算出部２２２は、平均輝度レベル検出手段２２１において算出された平均輝度に基づいて、駆動電圧指示値を算出する駆動電圧算出手段である。算出された駆動電圧指示値ＳＶ_ＤＲＶは、図１４に示したように、後述する補正データ算出手段１４へと供給される一方、駆動電圧から変調電位の分を減算した、選択電位指示値ＳＶｓとして、走査回路２，２′へと供給される。
【０２５２】
本実施形態では、平均輝度から駆動電圧Ｖ_ＤＲＶのための指示値ＳＶ_ＤＲＶを算出するのにあたって、テーブルＲＯＭを用いた（図２０（ａ））。すなわちテーブルＲＯＭの入力（アドレス端子）として平均輝度を入力すると、ＲＯＭの出力（データ端子）から、設定すべき駆動電圧の指示値ＳＶ_ＤＲＶが出力されるように構成した。
【０２５３】
なお、本実施形態においてテーブルＲＯＭに記憶させた内容を図２０（ｂ）に示す。同図では、横軸を平均輝度としているが、図をわかりやすくするため１フレームの入力映像信号が全白画面のときの平均輝度を１として規格化している。また同図の縦軸は駆動電圧指示値ＳＶ_ＤＲＶではなく実際の駆動電圧Ｖ_ＤＲＶである。また、Ｖ_ＳＥＬは本実施形態の表面伝導型放出素子の定格駆動電圧である。
【０２５４】
つまり、暗い画像、すなわち平均輝度レベルが低い画像の場合には、駆動電圧Ｖ_ＤＲＶが高く、高い画像の場合には駆動電圧Ｖ_ＤＲＶが低くなるように制御する。
【０２５５】
（補正データ算出手段）
補正データ算出手段１４は前述した補正データ算出方法により、表示パネル１の駆動電圧に対応した、電圧降下の補正データを算出する回路である。補正データ算出手段１４は図２１に示すように離散補正データ算出部と補正データ補間部の２つのブロックから構成される。
【０２５６】
離散補正データ算出部では駆動電圧算出部２２２が出力する駆動電圧指示値ＳＶ_ＤＲＶを参照するとともに、入力された映像信号からそれに応じた電圧降下量を算出し、電圧降下量から補正データを離散的に計算する。
【０２５７】
同手段は計算量やハードウエア量を減少させるために、前述の縮退モデルの概念を導入して、補正データを離散的に算出する。この際、駆動電圧Ｖ_ＤＲＶに対応した値である駆動電圧指示値ＳＶ_ＤＲＶに応じて、計算に用いる素子電流量を更新して電圧降下量を算出する。
【０２５８】
離散的に算出された補正データは補正データ補間部（補正データ補間手段）により補間され、画像データの大きさやその水平表示位置ｘに適合した補正データＣＤが算出される。
【０２５９】
（離散補正データ算出部）
図２２は離散的に補正データを算出するための離散補正データ算出部を示している。
【０２６０】
離散補正データ算出部は、以下に述べるように、画像データをブロックわけし、ブロックごとの統計量（点灯数）を算出するとともに、統計量から各ノードの位置における、電圧降下量の時間変化を計算する電圧降下量算出部としての機能、各時間ごとの電圧降下量を発光輝度量に変換する機能、発光輝度量を時間方向に積分して、発光輝度総量を算出する機能、および、それらから離散的な基準点における、画像データの基準値に対する補正データを算出する機能を実現する手段である。
【０２６１】
図２２において１００ａ〜１００ｄは点灯数カウント手段、１０１ａ〜１０１ｄは各ブロックごとの各時刻における点灯数を格納するレジスタ群、１０２はＣＰＵ、１０３は（式２）及び（式３）で記載したパラメータａｉｊを記憶するためのテーブルメモリ（電圧降下量記憶手段）、１１３は駆動電圧算出部から供給された駆動電圧指示値ＳＶ_ＤＲＶを格納するためのレジスタ、１１２は駆動電圧指示値ＳＶ_ＤＲＶから電圧降下量を算出するための素子電流量を算出するためのテーブルメモリ、１０４は計算結果を一時記憶するためのテンポラリレジスタ、１０５はＣＰＵのプログラムが格納されているプログラムメモリ、１１１は電圧降下量を放出電流量に変換する変換データが記載されたテーブルメモリ、１０６は前述した離散補正データの計算結果を格納するためのレジスタ群である。
【０２６２】
点灯数カウント手段１００ａ〜１００ｄは、同図２２（ｂ）に記載したようなコンパレータと加算器などから構成されている。映像信号Ｒａ，Ｇａ，Ｂａはそれぞれコンパレータ１０７ａ〜１０７ｃに入力され、逐次Ｃｖａｌの値と比較される。なお、Ｃｖａｌは前述してきた画像データに対して設定した、基準値に相当する。
【０２６３】
コンパレータ１０７ａ〜１０７ｃはＣｖａｌと画像データの比較を行い画像データの方が大きければＨｉｇｈを出力し小さければＬｏｗを出力する。
【０２６４】
コンパレータ１０７ａ〜１０７ｃの出力は加算器１０８及び１０９により互いに足し算され、さらに加算器１１０によりブロックごとに加算をおこない、ブロックごとの加算結果を各々のブロックごとの点灯数としてレジスタ群１０１ａ〜１０１ｄへと格納する。
【０２６５】
点灯数カウント手段１００ａ〜１００ｄにはコンパレータ１０７ａ〜１０７ｃの比較値Ｃｖａｌとしてそれぞれ０，６４，１２８，１９２が入力されている。つまり、点灯数カウント手段１００ａは、画像データのうち０より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ａに格納する。点灯数カウント手段１００ｂは、画像データのうち６４より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ｂに格納する。点灯数カウント手段１００ｃは、画像データのうち１２８より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ｃに格納する。点灯数カウント手段１００ｄは、画像データのうち１９２より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ｄ格納する。
【０２６６】
ブロックごと、時間ごとの点灯数カウントされると、ＣＰＵはテーブルメモリ１０３に格納されたパラメータテーブルａｉｊを随時読み出して、（式２）〜（式５）に従い、電圧降下量を計算し、計算結果をテンポラリレジスタ１０４に格納する。
【０２６７】
この際にＣＰＵ１０２はまずレジスタ１１３の内容を参照して駆動電圧算出部２２２が指示した駆動電圧指示値ＳＶ_ＤＲＶの値を格納する。
【０２６８】
さらに、駆動電圧指示値ＳＶ_ＤＲＶから、電圧降下に用いる素子電流量を求めるため、テーブルメモリ３（１１２）の内容を参照する。テーブルメモリ３には駆動電圧対素子電流ＩＦの関係が記憶されており、テーブルメモリ３に駆動電圧指示値ＳＶ_ＤＲＶを入力すると、それに対応する素子電流量ＩＦが出力される。このようにして求められた素子電流量ＩＦを（式５）に代入して、電圧降下量の計算が行われる。
【０２６９】
本実施形態ではＣＰＵ１０２に（式２）の計算を円滑におこなうための積和演算機能を設けた。
【０２７０】
（式２）に挙げた演算を実現する手段としては、ＣＰＵ１０２で積和演算を行わないでもよく、例えば、その計算結果をメモリに入れておいてもよい。すなわち、各ブロックの点灯数を入力とし、考えられるすべての入力パターンに対し、各ノード位置の電圧降下量をメモリに記憶させておいても構わない。
【０２７１】
電圧降下量の計算が完了するとともに、ＣＰＵ１０２はテンポラリレジスタ１０４から、各時間、各ブロックごとの電圧降下量をよみだし、テーブルメモリ２（１１１）を参照して、電圧降下量を放出電流量に変換し、（式６）〜（式１６）に従って、離散補正データを算出する。計算した離散補正データは、レジスタ群１０６に格納する。
【０２７２】
（補正データ補間部）
補正データ補間部は画像データの表示される位置（水平位置）及び、画像データの大きさに適合した補正データを算出するための手段である。同手段は離散的に算出された補正データを補間することにより、画像データの表示位置（水平位置）及び、画像データの大きさに応じた補正データを算出する。
【０２７３】
図２３は補正データ補間部を説明するための図である。図２３おいて１２３は画像データの表示位置（水平位置）ｘから、補間に用いる離散補正データのノード番号ｎ及びｎ＋１を決定するためのデコーダａであり、１２４は画像データの大きさから、（式１７）〜（式１９）のｋおよびｋ＋１を決定するためのデコーダｂである。また、セレクタ１２５〜１２８は離散補正データを選択して、直線近似手段に供給するためのセレクタである。また、１２０〜１２２はそれぞれ（式１７）〜（式１９）の直線近似を行うための直線近似手段である。
【０２７４】
図２４に直線近似手段１２０の構成例を示す。一般に直線近似手段は（式１７）〜（式１９）の演算子にあらわされるように、減算器、積算器、加算器、割り算器などによって構成可能である。
【０２７５】
しかし、望ましくは離散補正データを算出するノードのノード間の変調配線本数や、離散補正データを算出する画像データ基準値の間隔（すなわち電圧降下を算出する時間間隔）が２のべき乗になるように構成するとハードウエアを非常に簡単に構成できるというメリットがある。それらを２のべき乗に設定すれば、図２４に示した割り算器において、Ｘｎ＋１−Ｘｎは２のべき乗の値となるので、割り算をビットシフトで実現することができる。
【０２７６】
Ｘｎ＋１−Ｘｎの値がいつも一定の値であって、２のべき乗で表される値であるならば、加算器の加算結果をべき乗の乗数分だけシフトして出力すればよく、あえて割り算器を作製する必要がない。
【０２７７】
またこれ以外の箇所でも離散補正データを算出するノードの間隔や、画像データの間隔を２のべき乗とすることにより、たとえばデコーダ１２３〜１２４を簡単に作製することが可能となるとともに、図２４の減算器で行っている演算を簡単なビット演算に置き換えることができるなど、非常にメリットが多い。
【０２７８】
（各部の動作タイミング）
図２５に各部の動作タイミングのタイミングチャートを示す。なお、同図においてＨｓｙｎｃは水平同期信号、ＤｏｔＣＬＫはタイミング発生回路４の中のＰＬＬ回路により水平同期信号Ｈｓｙｎｃから作成したクロック、Ｒ，Ｇ，Ｂは入力切り替え回路からのディジタル画像データ、Ｄａｔａはデータ配列変換後の画像データ、Ｄｏｕｔは電圧降下補正を施された画像データ、ＴＳＦＴはシフトレジスタ５へ画像データＤｏｕｔを転送するためのシフトクロック、Ｄａｔａｌｏａｄはラッチ回路６へデータをラッチするためのロードパルス、Ｐｗｍｓｔａｒｔは前述のパルス幅変調の開始信号、変調信号ＸＤ１は変調配線１へ供給されるパルス幅変調信号の一例である。
【０２７９】
１水平期間の開始とともに、入力切り替え回路からディジタル画像データＲＧＢが転送される。同図では水平走査期間Ｉにおいて、入力される画像データをＲ＿Ｉ、Ｇ＿Ｉ、Ｂ＿Ｉで表す。それらは、データ配列変換部９に１水平期間のあいだ蓄えられ、水平走査期間Ｉ＋１において、表示パネルの画素配置に合わせてディジタル画像データＤａｔａ＿Ｉとして出力される。
【０２８０】
Ｒ＿Ｉ，Ｇ＿Ｉ，Ｂ＿Ｉは、水平走査期間Ｉにおいて補正データ算出手段１４に入力される。同手段では、前述した点灯数をカウントし、カウントの終了とともに、電圧降下量が算出される。電圧降下量が算出されるのにつづいて、離散補正データが算出され、算出結果がレジスタに格納される。
【０２８１】
走査期間Ｉ＋１に移り、データ配列変換部９から、１水平走査期間前の画像データＤａｔａ＿Ｉが出力されるのに同期して、補正データ補間部では離散補正データが補間され、補正データが算出される。補間された補正データは、階調数変換部（不図示）で直ちに階調数変換を施され、加算器１２に供給される。
【０２８２】
加算器１２では、画像データＤａｔａと補正データＣＤを順次加算し、補正された補正画像データＤｏｕｔをシフトレジスタ５へ転送する。シフトレジスタ５はＴｓｆｔにしたがって、一水平期間分の補正画像データＤｏｕｔを記憶するとともにシリアル／パラレル変換を行ってパラレルな画像データＩＤ１〜ＩＤＮをラッチ回路６に出力する。ラッチ回路６はＤａｔａｌｏａｄの立ち上がりにしたがってシフトレジスタ５からのパラレル画像データＩＤ１〜ＩＤＮをラッチし、ラッチされた画像データＤ１〜ＤＮをパルス幅変調手段８へと転送する。
【０２８３】
変調手段８は、ラッチされた画像データに応じたパルス幅のパルス幅変調信号を出力する。本実施形態の表示装置では、結果として、変調手段８が出力するパルス幅は、入力された画像データに対し、２水平走査期間分おくれて表示される。
【０２８４】
このような表示装置により画像の表示を行ったところ、駆動電圧が低くなるような変更を行った場合に、補正データＣＤが小さくなるように、或いは、逆に、駆動電圧が高くなるような変更を行った場合に、補正データＣＤが大きくなるように、加算による電圧降下補正処理を行ったので、走査配線における電圧降下量を補正することができ、それに起因する表示画像の劣化を改善することができ、非常に良好な画像を表示することができた。
【０２８５】
また、消費電力を低減するために駆動電圧を制御した場合にも、駆動電圧の変化に対応して、電圧降下補正回路が適正に補正が行うことができ、非常に好ましかった。
【０２８６】
なお、上述した実施形態では、消費電力を低減するために駆動電圧の変化に対応した電圧降下補正回路について説明したが、別の目的で駆動電圧を変更する場合においても、当然ながら良好に電圧降下補正ができる。
【０２８７】
別の応用例として、表示装置に、ピーク輝度を相対的に上げてダイナミックに表示するモード（ダイナミックモード）や、消費電力を重視してピーク輝度を相対的に下げて表示するモード（消費電力重視モード）などを予め用意し、ユーザーの趣向によって選択可能にしておくことがある。このような複数の表示モードを設けた場合にも、ユーザーの設定に応じてモードを選択するとともに駆動電圧を制御することで、表示画像の調整が容易に行える一方で、調整された駆動電圧に対応して電圧降下補正量を調整し良好な補正が行える。
【０２８８】
また別の応用例として、表示装置をテレビジョンとして使用するだけでなく、コンピュータのモニタとして使用する場合は、ユーザーがモニタを直視して使用するために、テレビジョンとして使用する時よりも輝度を抑えて使用することが好ましい。このような入力映像信号ソースがコンピュータである場合に対しても、駆動電圧を調整することにより輝度を抑えて表示する一方で、調整された駆動電圧に対応して良好な電圧降下補正を行える。
【０２８９】
なお、現在表示している映像がコンピュータの映像であるかテレビジョンの映像であるかの識別は、テレビジョン用の映像供給端子とコンピュータ用の映像供給端子のうちどちらから映像が供給されているかを検出すればよい。また、映像供給端子を設定可能とするリモコンなどのユーザーインターフェイス手段の入力設定や、自動検出手段による検出結果や、光センサなどの外部環境検出手段の検出結果などに基づいて、識別してもよい。
【０２９０】
また本実施形態では、駆動電圧を調整する際の実際の制御対象として走査回路の選択電位を変更したが、前述したとおり、これに限定されるものではない。
【０２９１】
上述した実施形態では、入力画像データに対し、離散的な画像データの基準値を設定するとともに、走査配線上に基準点を設定し、その基準点における、画像データ基準値の大きさの画像データに対する補正データを離散的に算出した。さらに離散的に算出された補正データを補間することにより、入力された画像データの水平表示位置と、その大きさに応じた補正データを算出し、画像データと加算することにより、補正を実現していた。
【０２９２】
一方、上述の構成とは別に下記の構成によっても同様な補正が行える。離散的な水平位置と、画像データ基準値に対する、画像データの補正結果、すなわち前記離散補正データと画像データ基準値の和を算出し、さらに離散的に算出された補正結果を補間し、入力された画像データの水平表示位置とその大きさに応じた補正結果とを算出し、その補正結果に応じて変調を行ってもよい。この構成では、離散的に補正結果を算出する際に、画像データと補正データの加算を行っているため、補間後に画像データと補正データの加算を行う必要はない。
【０２９３】
以上説明したように、本発明の第１の実施形態によれば、電圧降下による表示画像の劣化を改善することができた。
【０２９４】
また、いくつかの近似を導入したことにより、電圧降下を補正するための、画像データの補正量を簡単に計算することができ、非常に簡単なハードウエアでそれを実現することができた。
【０２９５】
そして、たとえば消費電力を低減するために駆動電圧を調整した場合などにも、調整された駆動電圧の変化に対応して、電圧降下補正を適正に行うことができた。
【０２９６】
また、上記第１の実施形態では、駆動電圧指示値を変更するパラメータ変更を行ったが、出力画像データＤｏｕｔに乗算する係数を変化させて、１フレームの画像データの平均輝度レベルを変更することも可能である。このような形態については後述する。
【０２９７】
（第２の実施形態）
以下に述べる本発明の第２の実施形態による表示装置は、電圧降下の影響による放出電荷量の変動を補正する放出電荷量補正手段を備え、放出電荷量補正手段は、入力画像データを放出すべき放出電荷量に対応するように補正した補正画像データを算出し、変調手段が、算出された補正画像データに応じた列配線に印加するパルス波形を出力する画像表示装置において、輝度要求値である入力画像データの積算値に基づき画像表示装置の発光輝度に対応する平均電流値を算出する電流値算出手段を備えたことを特徴とする。
【０２９８】
或いは、また、電圧降下の影響を補正した画像データである補正画像データを算出する補正画像データ算出手段と、列配線に接続され、補正画像データを入力として列配線に変調信号を出力する変調手段と、入力画像データの積算値に基づき画像表示装置の発光輝度に対応する平均電流値を算出する電流値算出手段と、を備えたことを特徴とする。
【０２９９】
電流値算出手段は、入力画像データを積算する積算手段を有し、積算手段の出力を画像表示装置の発光輝度に対応する平均電流値とすることが好適である。
【０３００】
更には、補正画像データの振幅が変調回路の入力範囲に対応するように補正画像データの振幅を調整するための係数を乗算する振幅調整手段を備えていることが好ましい。
【０３０１】
電流値算出手段は、入力画像データを積算する積算手段を有し、積算手段の出力と前記係数を乗算した結果を画像表示装置の発光輝度に対応する平均電流値とすることが好適である。
【０３０２】
電流値算出手段によって算出された平均電流値と、所定の基準電流値とを比較し、基準電流値よりも平均電流値が大きい場合に、画像表示装置の発光輝度に係る電力を制限する電力制限手段を備えることが好適である。
【０３０３】
電力制限手段は、基準電流値と平均電流値から電力制限を行うための係数を算出し、補正画像データの振幅を調整するために電力制限を行うための係数を乗算する機能を有することが好適である。
【０３０４】
オーバーフロー処理を行わない場合、電力制限手段は、入力画像データの積算値をＡＰＬ、基準電流値をＩａｍａｘ、平均電流値をＩａ、電力制限を行うための係数をＧ′としたときに、
Ｉａ＝ＡＰＬ
であり、
Ｉａ＜Ｉａｍａｘのとき
Ｇ′＝１
Ｉａ≧Ｉａｍａｘのとき
Ｇ′＝Ｉａｍａｘ／ＡＰＬ
と求めた係数Ｇ′を、補正画像データに乗算する機能を有することが好適である。
【０３０５】
電力制限手段は、係数Ｇ′を補正画像データに乗算し、振幅調整された補正画像データを算出することが好適である。
【０３０６】
電力制限手段は、係数Ｇ′を補正を施す前の画像データに乗算することが好適である。
【０３０７】
電力制限手段は、入力画像データの積算値をＡＰＬ、基準電流値をＩａｍａｘ、平均電流値をＩａ、補正画像データの振幅が変調手段の入力範囲に対応するように補正画像データの振幅を調整するための係数をＧ、係数Ｇを電力制限を行うために変更した係数をＧ″としたときに、
Ｉａ＝ＡＰＬ×Ｇ
であり、
Ｉａ＜Ｉａｍａｘのとき
Ｇ″＝Ｇ
Ｉａ≧Ｉａｍａｘのとき
Ｇ″＝Ｉａｍａｘ／ＡＰＬ
と求めた係数Ｇ″を、補正画像データの振幅を調整するための新たな係数とし、
振幅調整手段は、係数Ｇ″を乗算することによって補正画像データの振幅を調整する機能を有することが好適である。
【０３０８】
振幅調整手段は、前記係数Ｇ″を補正画像データに乗算し、振幅調整された補正画像データを算出することが好適である。
【０３０９】
前記振幅調整手段は、係数Ｇ″を補正を施す前の画像データに乗算することが好適である。
【０３１０】
積算手段は、フレーム単位で入力画像データの積算量を算出することが好適である。
【０３１１】
基準電流値は、画像表示装置の消費電力に対応して予め決定されている値であることが好適である。
【０３１２】
基準電流値は、ユーザーインターフェイス手段および外部環境検出手段のうち少なくともひとつの手段により変更可能であることが好適である。
【０３１３】
補正画像データ算出手段は、電圧降下の影響を考慮して、補正画像データ算出手段に入力される画像データの大きさを伸張することにより、補正画像データを得ることが好適である。
【０３１４】
振幅調整手段は、フレームごとに補正画像データ算出手段の出力の最大値を検出し、その最大値が変調回路の入力範囲の上限に収まるように、補正画像データの振幅を調整するための係数を適応的に算出することが好適である。
【０３１５】
振幅調整手段は、現在のフレームよりも前の複数のフレームに係る補正画像データ算出手段の出力を参照して、それらの値が変調手段の入力範囲に対応するように、補正画像データの振幅を調整するための係数を適応的に算出することが好適である。
【０３１６】
補正画像データの振幅を調整するための係数は、常に一定の値を持つ、予め決定された係数であることが好適である。
【０３１７】
補正画像データの振幅を調整するための係数は、入力画像データの最大時に補正画像データ算出手段の出力が変調手段の入力範囲をオーバーフローしないように決定された係数であることが好適である。
【０３１８】
補正画像データ算出手段は、入力画像データに対応して、１水平走査期間中に行配線上に発生するべき電圧降下量の空間分布および時間変化を予測算出する手段と、算出された電圧降下量から、入力画像データに補正を施した補正画像データを算出する手段と、を備えることが好適である。
【０３１９】
補正画像データ算出手段は、入力画像データに対応して、１水平走査期間中に行配線上に発生するべき電圧降下量の空間分布および時間変化を離散的に予測算出する手段と、算出された電圧降下量から、入力画像データに補正を施した補正画像データを算出する手段と、を備えることが好適である。
【０３２０】
補正画像データ算出手段は、入力画像データに対応して、１水平走査期間中に行配線上に発生するべき電圧降下量の空間分布および時間変化を離散的に予測算出する手段と、算出された電圧降下量から、電圧降下量を算出した空間位置における、電圧降下量を算出した時間に対応した画像データに対する補正画像データを離散的に算出する離散補正画像データ算出手段と、離散補正画像データ算出手段の出力を補間し、入力画像データの大きさと水平表示位置に対応した補正画像データを算出する補正画像データ補間手段と、を備えることが好適である。
【０３２１】
補正画像データ算出手段が算出する補正画像データは、補正画像データの放出電荷量が、行配線上に発生するべき電圧降下量が無い時の入力画像データの放出電荷量になるように調整されていることが好適である。
【０３２２】
以下に述べる実施の形態においては、電圧降下の影響を補正した画像データである、補正画像データを算出する補正画像データ算出手段と、補正画像データ算出手段により算出された補正画像データの振幅が変調手段の入力範囲に対応するように補正画像データの振幅を調整する機能を有する振幅調整手段と、を備え、変調手段は、振幅調整手段により振幅調整された補正画像データを入力として、列配線に変調信号を出力する表示装置であって、０でない、均一な画像データを入力した場合に、走査手段の出力端子に近い変調手段の出力するパルスのパルス幅が、同走査手段の出力端子から遠い変調手段の出力するパルスのパルス幅よりも、短くなる画像表示装置において、入力画像データの積算値に基づき表示装置の発光輝度に対応する平均電流値を算出する電力値算出手段を備えたことを特徴とする。
【０３２３】
（全体概要）
本実施形態の電圧降下補正回路は、入力画像データに応じて電圧降下のために生じる表示画像の劣化を予測計算し、それを補正する補正データを求め、入力された画像データに補正を施すものである。
【０３２４】
（システム全体と各部分の機能説明）
次に、補正データ算出手段を内蔵した画像表示装置のハードウエアについて説明する。
【０３２５】
図２６はその回路構成の概略を示すブロック図である。図１４に示した構成で用いられた機能ブロックと同じ部分に関しては、同じ符号を付与して、その説明をここでは省略する。２３はテレビジョンの映像信号とコンピュータの映像信号を切り替えるためのセレクタ、２０は最大値検出回路（最大値検出手段）、２１はゲイン算出手段である。
【０３２６】
（同期信号分離回路、セレクタ）
ＨＤＴＶ方式の映像信号は、まず同期信号分離回路３により同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを分離され、タイミング発生回路４に供給される。同期分離された映像信号は、ＲＧＢ変換部７に供給される。ＲＧＢ変換部７の内部には、ＹＰｂＰｒからＲＧＢへの変換回路の他に、不図示のローパスフィルタやＡ／Ｄ変換器などが設けられている。ＲＧＢ変換部７は、ＹＰｂＰｒをディジタルＲＧＢ信号へと変換し、セレクタ２３へと供給する。
【０３２７】
ＶＧＡなどのコンピュータの出力する映像信号は、不図示のＡ／Ｄ変換器によりＡ／Ｄ変換され、セレクタ２３へと供給される。
【０３２８】
セレクタ２３はユーザーが表示したい映像信号がいずれであるかに基づいて、テレビジョン信号と、コンピュータ信号を適宜切り替えて出力する。
【０３２９】
（走査回路）
図２７に示すように、走査回路２及び２′は、表示パネルを一水平走査期間に１行ずつ順次走査するために、接続端子Ｄｘ１〜ＤｘＭに対して選択電位Ｖｓまたは非選択電位Ｖｎｓを出力する回路である。図１５に示した走査回路２及び２′と異なる点は、電源Ｖｓが固定電源であり、選択電位Vs自体は予め設定された固定値となっている点である。
【０３３０】
（加算器）
加算器１２の基本的な構成は、第１の実施形態と同じである。画像データＤａｔａは補正が施され、補正画像データＤｏｕｔとして最大値検出回路２０及び乗算器２２へ転送される。
【０３３１】
なお、加算器１２の出力である補正画像データＤｏｕｔのビット数は画像データＤａｔａに補正データＣＤを加算した際にオーバーフローが起きないように決定することが好ましい。
【０３３２】
（オーバーフロー処理）
算出した補正データを画像データに加算した補正画像データによって補正を実現することについてはすでに述べたとおりである。
【０３３３】
いま、変調手段８のビット数が８ビットであって、加算器１２の出力である補正画像データＤｏｕｔのビット数が１０ビットであるものとする。すると、補正画像データを変調手段８の入力にそのまま接続してしまうと、オーバーフローがおきることになる。そこで変調手段８に入力される前に、補正画像データの振幅を調整する必要がある。
【０３３４】
オーバーフローを防止する方法として、入力画像データが最大である全白パターン（画像データのビット数を８ビットとすると、（Ｒ，Ｇ，Ｂ）＝（ＦＦｈ，ＦＦｈ，ＦＦｈ））を入力した際の、補正画像データの最大値を予め見積もり、それが変調手段８の入力範囲に収まるようなゲインを補正画像データに乗算する方法がある。以下、本方法を固定ゲイン法と呼ぶ。
【０３３５】
固定ゲイン法では、オーバーフローは発生しないが、平均輝度が低い画像については、より大きなゲインで表示ができるのにもかかわらず、小さなゲインが乗算されてしまうため、表示画像の輝度が暗くなることがある。
【０３３６】
これに対し、フレームごとの補正画像データの最大値を検出し、この最大値が変調手段８の入力範囲におさまるようなゲインを算出し、ゲインと補正画像データを乗算してオーバーフローを防止してもよい。以下、本方法を適応型ゲイン法とよぶ。
【０３３７】
適応型ゲイン法では、補正画像データＤｏｕｔのフレームごとの最大値ＭＡＸを検出するための最大値検出回路２０と、最大値から補正画像データに乗算するためのゲインＧ１を算出するためのゲイン算出手段２１、及び補正画像データＤｏｕｔとゲインＧ１を乗算するための乗算器などが必要である。
【０３３８】
なお、適応型ゲイン法では、オーバーフローを防止するためのゲインを、フレームを単位として算出することが好ましい。たとえば１水平ラインごとにゲインを算出してオーバーフローを防止することもできるが、その場合１水平ラインごとのゲインの違いにより、表示画像に違和感が発生するため好ましくない。
【０３３９】
固定ゲイン法および適応型ゲイン法のいずれの方法でゲインを算出しても好適に補正画像データの振幅を調整できることが確認されている。
【０３４０】
以降、本実施形態では適応型ゲイン法により補正画像データの振幅調整（データ幅調整）を行うための回路構成について詳しく説明する。
【０３４１】
（最大値検出回路）
最大値検出回路２０は、１フレーム分の補正画像データＤｏｕｔのなかで、最大となる値を検出する手段である。同手段は、コンパレータとレジスタなどによって簡単に構成できる回路である。同手段は、レジスタに記憶されている値と、順次転送されてくる補正画像データＤｏｕｔの大きさを比較し、補正画像データＤｏｕｔの方がレジスタの値よりも大きければ、レジスタの値をそのデータ値で更新する回路である。レジスタの値をフレームの先頭で０にクリアすれば、フレームの終了時には、そのフレーム中の補正画像データの最大値がレジスタに格納される。
【０３４２】
このようにして検出された補正画像データの最大値は、ゲイン算出手段２１へと転送される。
【０３４３】
（ゲイン算出手段）
ゲイン算出手段２１は、適応型ゲイン法に基づいて補正画像データＤｏｕｔが変調手段８の入力範囲におさまるように振幅調整を行うためのゲインを算出する手段である。
【０３４４】
ゲインＧ１は、最大値検出回路２０の検出した最大値をＭＡＸ、変調手段８の入力範囲の最大値をＩＮＭＡＸとしたときに、（式２０）のように決定すればよい（第１の方法）。
【数２５】

【０３４５】
ゲイン算出手段２１では、垂直帰線期間においてゲインを更新して１フレーム毎にゲインの値が変更される。
【０３４６】
なお、本実施形態の構成では、１フレーム前の補正画像データの最大値を用いて、現在のフレームの補正画像データに乗算するゲインを算出する構成となっている。すなわち、フレーム間の補正画像データ（画像データ）の相関を利用して、オーバーフローを防止する構成になっている。
【０３４７】
したがって厳密には、フレームごとの補正画像データの違いから、オーバーフローがおきることがある。
【０３４８】
このような場合には、補正画像データとゲインを乗算する乗算器の出力に対しリミッタ手段を設け、乗算器の出力が変調手段の入力範囲に収まるように回路を設計すればよい。
【０３４９】
なお、最大値検出回路２０と、乗算器２２の間にフレームメモリを設ければ、時間的な遅延のない構成でオーバーフローを防止することができる。
【０３５０】
また、以下のような方法によってゲインを算出してもよい。たとえば、現在のフレームよりも以前のフレームで検出された補正画像データの最大値を平均し、その平均値ＡＭＡＸを用いて、現在のフレームの補正画像データに施すゲインＧ１を、（式２１）のように決定すればよい（第２の方法）。
【数２６】

【０３５１】
また、３番目の方法として、（式２０）により各々のフレームごとのゲインＧ１を算出し、それを平均化して現在のゲインを算出してもよい。
【０３５２】
第１の方法よりも、第２、第３の方法の方が、表示画像におけるフリッカが大きく減少されるという別の効果があり非常に好適である。
【０３５３】
第２の方法、第３の方法において、平均化するフレームの枚数について検討をおこなったところ、たとえば１６フレーム〜６４フレームを平均化した場合にフリッカの少ない好ましい画像が得られた。
【０３５４】
なお、第２、第３の方法の場合においても、第１の方法と同様に補正画像データにフレーム間の相関があることにより、オーバーフローが発生する確率を減少させることができるが、完全には、オーバーフローを防止することができない。
【０３５５】
このための対策として、上述の方法で概略的にオーバーフローを防止するとともに、乗算器２２の出力にリミッタを設けて完全にオーバーフローを防止することが好ましい。
【０３５６】
図２８は、第１の方法と、第２の方法を例に挙げて、フリッカについて説明するための図である。図２８は、グレーの背景のなかで、白い棒が反時計周りに回転する動画像の例である。このような画像を表示する場合、棒が回転するのに合わせて、フレーム毎に補正データＣＤの大きさが変化する。
【０３５７】
図２９はこのような動画像を補正した際の補正画像データを説明するための図である。図２９では各々の補正画像データのうち、各々のフレームで最大となったものを抜き出してグラフ化したものである。なお、同図の白の部分は元々の画像データ、ハッチングの部分は補正を行うことによって伸長された部分に相当する。
【０３５８】
図２８のような画像を表示した場合、連続するフレームの補正画像データの最大値が図２９に示すように変動する。したがって、（式２０）に示したようにフレームごとにゲインを設定すると、図３０（ａ）に示すようにフレーム毎のゲインの変動が激しくなる。結果として表示画像の輝度変動が激しくなり、フリッカ感が発生する。
【０３５９】
これに対し（式２１）によってゲインを決定した場合は、ゲインが平均化されるため、図３０（ｂ）に示したように、ゲインの変動が小さくなり、輝度の変動が少なくなる。したがって、フリッカ感が減少するという優れた効果があった。なお図３０（ｂ）では白丸のグラフが（式２０）によるゲイン、黒丸のグラフが（式２１）による平均化されたゲインである。
【０３６０】
第３の方法も、第２の方法と同様にゲインの変動が小さくなるためフリッカが減少する。
【０３６１】
ゲイン算出手段２１は、ゲインを平均化することにより、上述のような連続的なシーンの画像におけるフリッカを減少させる。その一方で、画像のシーンが変わった際には、シーンが変わったあとのゲインに変化させることも好ましい。そこで、シーン切り替えしきい値Ｇｔｈなる、あらかじめ設定された閾値を設けておき、（式２０）によって計算した１つ前のフレームのゲインをＧＢ、前のフレームの最大値検出回路２０の検出した補正画像データの最大値から（式２０）によって計算されるゲインをＧＮ、ＧＮ−ＧＢの差の絶対値をΔＧとして、
【数２７】

のように次のフレームのゲインを平滑化して算出したところ、好ましい結果を得た。
【０３６２】
とくにＡ及びＢの値としては、
Ａ＝１、Ｂ＝１／１６〜１／６４
程度に設定したところ好ましかった。
【０３６３】
（乗算器）
ゲイン算出手段２１で算出されたゲインＧ１と加算器の出力である補正画像データＤｏｕｔは、乗算器２２によって乗算され、振幅が調整された補正画像データＤｍｕｌｔとしてリミッタ回路へ転送される。
【０３６４】
（リミッタ手段）
以上のようにして、オーバーフローがおきないようにゲインを決定できれば問題ないが、上述したいくつかのゲイン決定方法によれば、必ずオーバーフローがおきないようにゲインを決定することは困難であるので、リミッタ２４を設けておくことも好ましい。
【０３６５】
リミッタ２４は、予め設定されたリミット値を有し、リミッタに入力される出力データＤｍｕｌｔとリミット値を比較し、出力データよりもリミット値が小さければ、リミット値を出力し、出力データよりもリミット値が大きければ、出力データをそのまま出力する。
【０３６６】
こうして、変調手段８の入力範囲に完全に制限された補正画像データＤｌｉｍは、リミッタ２４から出力され、シフトレジスタ５、ラッチ６を介して変調手段８へと入力される。
【０３６７】
（輝度制御手段）
以下に、高圧電源電流値算出回路とＡＢＬ回路からなる輝度制御手段について説明する。
【０３６８】
（高圧電源電流値算出回路）
ＡＢＬ等の実現のために画像データの演算により高圧電源の電流値（すなわち高圧電源の電力値）を算出する方法について説明する。
【０３６９】
前述した図２６において、２００は輝度要求値である画像データを１フレームぶん積算する積算部（積算手段）、２０１は乗算器である。この積算部２００および乗算器２０１が、高圧電源の電流値（Ｉａ）を画像データから算出する手段としての高圧電源電流値算出回路である。同図では高圧電源電流値算出回路を破線で囲って示した。
【０３７０】
高圧電源の電流値を算出する手段は以下のような原理で高圧電源の電流値（Ｉａ）を算出する。
【０３７１】
本実施形態における走査配線の電圧降下の影響の補正は、「走査配線に電圧降下が無い時の放出電荷量になるように画像データを調整し補正画像データを得る」補正方法である。そして、パルス幅（補正画像データ）が水平走査時間を超える場合は、パルス幅（補正画像データ）の最大値が所定の時間（水平走査時間）に収まるように、例えば補正画像データにフレーム単位でゲインを乗じ、調整する。
【０３７２】
補正画像データにフレーム単位でゲインを乗ずることは、すなわち「走査配線に電圧降下が無い時の放出電荷量になるように調整された補正画像データ」にゲインを乗じていることから、表示パネルの各電子放出素子が放出する電荷量もゲイン倍され駆動されていることに他ならない。
【０３７３】
そのため、電圧降下の影響の補正をした場合、フレーム単位の「画像データの積算値にゲインを乗じた値」は、そのまま、「１フレームにおける各電子放出素子の放出電荷量」に対応する。
【０３７４】
単位時間あたりの電荷量は電流であるから、「画像データの積算値にゲインを乗じた値」は、１フレームを単位時間としてその時間内の平均的な電流すなわち「高圧電源の電流値」に対応する。また「高圧電源の電流値」は表示装置の発光輝度に対応する平均電流値であるということができる。
【０３７５】
図２６において、高圧電源の電流値を算出する手段（電流値算出手段）は、上述した原理に基づき積算部２００により、１フレームごとの画像データの積算を行う。具体的には、積算部２００は、ＲＧＢ各色毎にレジスタと加算器から構成される。積算部２００は、レジスタを１フレーム単位でリセットし、入力される画像データとレジスタの出力を加算器で加算し、加算結果をレジスタに画像データの入力タイミング毎にロードしなおす。これにより、１フレーム終了時に、各色毎の積算値が求まる。そして各色毎の積算値を加算し、積算値（ＡＰＬ値と等価）が求まる。
【０３７６】
乗算器２０１は、積算部２００の出力である１フレーム単位の画像データの積算値（ＡＰＬ値）と、オーバーフローを防止するためのゲインＧ１とを乗算し出力する。この乗算器２０１の出力が高圧電源の電流値（Ｉａ）に対応した値となる。
【０３７７】
例えば、画像データがすべて２５５（全白時）の時のＡＰＬ値を２５５になるように正規化すれば、乗算器２０１の出力（高圧電源の電流値に対応した値）が２５５の時（ゲインＧ１が１）は、走査配線の電圧降下が無い時の電子放出素子の電流値に１行配線の数×駆動デューティーを乗じた値と等しくなる。
【０３７８】
ＣＲＴでは、高圧電源の電流検出手段としては、高圧電源に電流検出用の抵抗を付加しその電圧から、高圧電源の電流値を求める方法が知られているが、本実施形態の構成によれば、データの計算のみで高圧電源の電流値を正確に算出することができる。特に後述するような、信号処理によるＡＢＬの実現においては、従来必要となったアナログディジタルコンバータや、高圧電源から電流値に対応する電圧を出力する配線等が不要であり、ハードウエアコストが低減できる。
【０３７９】
（ＡＢＬ回路）
次に、ＡＢＬを実現するための信号処理をおこなう方法について説明する。
【０３８０】
図２６において、２０２は高圧電流の制限値（Ｉａｍａｘ）が記憶されているレジスタ、２０３は比較器、２０４は除算器、２０５はスイッチである。前述した様に、乗算器２０１の出力が高圧電源の電流値（Ｉａ）に対応している。図２６では、高圧電源電流値算出回路（電流値算出手段）とＡＢＬ回路（電力制限手段）を破線で囲って示している。
【０３８１】
比較器２０３は、乗算器２０１の出力（Ｉａ：高圧電源の電流値に対応）と、予めレジスタ２０２に設定されている高圧電源の電流制限値（Ｉａｍａｘ；基準電流値）とを比較する。そして、予め設定されている電流制限値（Ｉａｍａｘ）より、乗算器２０１の出力（高圧電源の電流値に対応）が大きければ、表示装置の電力を制限するために、オーバーフローを防止するゲインＧ１に対して、新たなゲインＧ１′を計算する。すなわち、新たなゲインＧ１′とＡＰＬ値が乗算された値（新たな高圧電源の電流値）が電流制限値（Ｉａｍａｘ）になるように制御する。
【０３８２】
上記信号処理を数式化すれば以下のようになる。
【数２８】

【０３８３】
上述した制御により、１フレームの高圧電源の平均電流（すなわち高圧電源の電力）を制限することができた。
【０３８４】
実際の構成は、図２６に示したように、比較器２０３で乗算器２０１の出力（Ｉａ：高圧電源の電流値に対応）と、予めレジスタ２０２に設定されている高圧電源の電流制限値（Ｉａｍａｘ）とを比較する。ＡＰＬ×Ｇ１＜Ｉａｍａｘの時、比較器２０３の出力はスイッチ２０５の入力をゲイン算出手段２１の出力と接続して、（式２２）を実現する。
【０３８５】
一方、ＡＰＬ×Ｇ１≧Ｉａｍａｘの時、比較器２０３の出力はスイッチ２０５の入力を除算器２０４の出力と接続する。除算器２０４は、高圧電流の制限値（Ｉａｍａｘ）を乗算器２０１の出力で除算した値を出力するので、ＡＰＬ×Ｇ１≧Ｉａｍａｘの時、（式２３）を実現することができる。
【０３８６】
このように、オーバーフローを防止するゲインＧ１をあらたなゲインＧ１′に変更することによって、ＡＢＬ機能を実現できた。
【０３８７】
上記実施形態では、オーバーフローを防止するゲインＧ１をあらたなゲインＧ１′に変更することによってＡＢＬ動作を実現したが、当然、オーバーフローを防止するゲインＧ１を乗算した後、更に、ＡＰＬ×Ｇ１＜Ｉａｍａｘの時は１を、ＡＰＬ×Ｇ１≧Ｉａｍａｘの時はＩａｍａｘ／（ＡＰＬ×Ｇ１）を、更に乗じても良い。
【０３８８】
なお、仮に、走査配線の電圧降下の影響の補正を行なわない場合は、実際に放出される電荷量は、走査配線の電圧降下によって変化するため、画像データと放出される電荷量は一致しない。そのため、本実施形態の信号処理によれば、正確な高圧電源の電流値の算出および、正確なＡＢＬ動作を行うことができる。
【０３８９】
以上、オーバーフロー処理を行った場合の、高圧電源の電流値算出方法およびＡＢＬについて説明した。次に、電圧降下量が小さいか又は走査時間が長く、オーバーフロー処理が必要ない場合について説明する。
【０３９０】
オーバーフロー処理がない場合は、ゲインＧ１が１であるので、（式２２），（式２３）は、（式２４），（式２５）となる。
【数２９】

【０３９１】
実際の構成は、ゲインＧ１＝１であるから、図２６において最大値検出回路２０、ゲイン算出手段２１、乗算器２０１は不要である。そして、高圧電源の電流値（Ｉａ）はＡＰＬそのものに対応している。
【０３９２】
オーバーフロー処理がない場合の輝度制御手段の構成を、図３１に示す。オーバーフロー処理がある場合においては、乗算器２２は、オーバーフローを防ぐための係数を乗算した。一方、図３１のオーバーフロー処理がない場合は、乗算器２２は、電力を制限するための係数を補正画像データに乗じるために用いられる。図３１において、高圧電源電流値算出回路とＡＢＬ回路を破線で囲って示した。２０６はレジスタであり、ＡＰＬ＜Ｉａｍａｘの時の係数Ｇ１′である“１”が記憶されている。その他の動作は、オーバーフロー処理がある場合と同じであるので、説明は省略する。
【０３９３】
上述した制御により、オーバーフロー処理がない場合であっても、ＡＰＬ値により、１フレームの高圧電源の平均電流（すなわち高圧電源の電力）を算出でき、更にＡＢＬ動作を行うことができた。
【０３９４】
オーバーフロー処理を行わない場合は、画像データの積算値（ＡＰＬ値）が高圧電源の電流値（Ｉａ）にそのまま対応するが、これは、走査配線の電圧降下の影響を補正したことによって、精度良く、高圧電源の電流値（Ｉａ）が求められることを示している。すなわち電圧降下の影響の補正を行わない場合は、単純に画像データの積算値を求めても、高圧電源の電流値に正確に対応しないことは言うまでもない。
【０３９５】
（シフトレジスタ、ラッチ回路）
リミッタ２４の出力である補正画像データＤｌｉｍは、シフトレジスタ５により、シリアルなデータフォーマットから、各変調配線毎のパラレルな画像データＩＤ１〜ＩＤＮへとシリアル／パラレル変換されラッチ回路６へ出力される。ラッチ回路６では１水平期間が開始される直前にタイミング信号Ｄａｔａｌｏａｄにより、シフトレジスタ５からのデータをラッチする。ラッチ回路６の出力は、パラレルな画像データＤ１〜ＤＮとして変調手段８に入力される。
【０３９６】
本実施形態では画像データＩＤ１〜ＩＤＮ、Ｄ１〜ＤＮはそれぞれ８ビットの画像データとした。これらの動作タイミングはタイミング発生回路４（図２６、３１）からのタイミング制御信号ＴＳＦＴ及びＤａｔａｌｏａｄに基づいて動作する。
【０３９７】
（変調手段の詳細）
ラッチ回路６の出力であるパラレル画像データＤ１〜ＤＮは変調手段８へと供給される。変調手段８の構成は、前述した第１の実施形態と同じである。
【０３９８】
図３２は、本実施形態の変調手段８の動作を示すタイミングチャートである。同図において、Ｈｓｙｎｃは水平同期信号、Ｄａｔａｌｏａｄはラッチ回路６へのロード信号、Ｄ１〜ＤＮは変調手段８の列１〜Ｎへの入力信号、ＰｗｍｓｔａｒｔはＰＷＭカウンタの同期クリア信号、ＰｗｍｃｌｋはＰＷＭカウンタのクロックである。また、ＸＤ１〜ＸＤＮは変調手段８の第１〜第Ｎ列の出力を表している。
【０３９９】
同図にあるように１水平走査期間が始まると、ラッチ回路６は画像データをラッチするとともに変調手段８へデータを転送する。
【０４００】
ＰＷＭカウンタは、Ｐｗｍｓｔａｒｔ、Ｐｗｍｃｌｋに基づいてカウントを開始し、カウント値が２５５になるとカウンタをストップしカウント値２５５を保持する。
【０４０１】
各列毎に設けられているコンパレータは、ＰＷＭカウンタのカウント値と各列の画像データを比較し、ＰＷＭカウンタの値が画像データ以上のときＨｉｇｈを出力し、それ以外の期間はＬｏｗを出力する。
【０４０２】
コンパレータの出力は、各列のスイッチのゲートに接続されており、コンパレータの出力がＬｏｗの期間は図１８（ａ）の上側（ＶＰｗｍ側）のスイッチがＯＮ、下側（ＧＮＤ側）のスイッチがＯＦＦとなり、変調配線を電圧ＶＰｗｍに接続する。逆にコンパレータの出力がＨｉｇｈの期間は、図１８（ａ）の上側のスイッチがＯＦＦし、下側のスイッチがＯＮするとともに、変調配線の電圧をＧＮＤ電位に接続する。
【０４０３】
各部が以上のように動作することで、変調手段８が出力するパルス幅変調信号は、図３２のＸＤ１，ＸＤ２，…ＸＤＮに示したような、パルスの立ち上がりが同期した波形となる。
【０４０４】
（補正データ算出手段）
補正データ算出手段１４は前述した補正データ算出方法により、電圧降下の補正データを算出する回路である。補正データ算出手段１４は図３３に示すように離散補正データ算出部と補正データ補間部の２つのブロックから構成される。
【０４０５】
（離散補正データ算出部）
図３４は離散的に補正データを算出するための離散補正データ算出部を示している。
【０４０６】
離散補正データ算出部は、図２２で示した構成からレジスタ１１３とテーブルメモリ３（１１２）を省いた構成である。そして、それは、画像データをブロックわけし、ブロックごとの統計量（点灯数）を算出するとともに、統計量から各ノードの位置における、電圧降下量の時間変化を計算する電圧降下量算出部としての機能、各時間ごとの電圧降下量を発光輝度量に変換する機能、発光輝度量を時間方向に積分して、発光輝度総量を算出する機能、および、それらから離散的な基準点における、画像データの基準値に対する補正データを算出する機能を実現する手段である。
【０４０７】
各ブロックの動作は、図２２の構成とほぼ同じである。
【０４０８】
（補正データ補間部）
補正データ補間部は図２３に示した第１の実施形態のそれと同じ構成である。直線近似手段ａ１２０も第１の実施形態と同じである。
【０４０９】
（各部の動作タイミング）
各部の動作タイミングのタイミングチャートは図２５に示したものとほぼ同じである。異なる点は、図２５における出力Ｄｏｕｔがリミッタ２４の出力Ｄｌｉｍに代わった点である。
【０４１０】
加算器１２では、画像データＤａｔａと補正データＣＤを順次加算し、補正された補正画像データＤｌｉｍをシフトレジスタ５へ転送する。シフトレジスタ５はＴｓｆｔにしたがって、一水平期間分の補正画像データＤｌｉｍを記憶するとともにシリアル／パラレル変換をおこなってパラレルな画像データＩＤ１〜ＩＤＮをラッチ回路６に出力する。ラッチ回路６はＤａｔａｌｏａｄの立ち上がりにしたがってシフトレジスタ５からのパラレル画像データＩＤ１〜ＩＤＮをラッチし、ラッチされた画像データＤ１〜ＤＮをパルス幅変調手段８へと転送する。
【０４１１】
（第３の実施形態）
オーバーフローを防止するために、第２の実施形態では、補正画像データの最大値を検出し、その最大値が，変調手段の入力範囲の最大値に対応するように、ゲインを算出し、そのゲインと補正画像データを乗算し、オーバーフローを防止した。
【０４１２】
これに対し第３の実施形態では、補正画像データの最大値を検出するのは同様であるが、その最大値が変調手段の入力範囲の最大値に対応するように、補正を施す前の画像データの大きさを制限することとした。すなわち、オーバーフローが起きないように、予め入力された画像データにゲインを乗算してその振幅範囲を小さくしておき、オーバーフローを防止する。
【０４１３】
以降、図３５を用いて、本実施形態のオーバーフロー処理について説明する。
【０４１４】
図３５において２２Ｒ，２２Ｇ，２２Ｂは乗算器、９はデータ配列変換部、５は画像データ１ライン分のシフトレジスタ、６は画像データ１ライン分のラッチ回路、８は表示パネルの変調配線に変調信号を出力するパルス幅変調手段、１２は加算器、１４は補正データ算出手段、２０はフレーム内の補正画像データＤｏｕｔの最大値を検出するための最大値検出回路（最大値検出手段）、２１はゲイン算出手段である。
【０４１５】
また、Ｒ，Ｇ，ＢはＲＧＢパラレルの入力映像データ、Ｒａ，Ｇａ，Ｂａは逆γ変換処理を施したＲＧＢパラレルの映像データ、Ｒｘ，Ｇｘ，Ｂｘは乗算器により、ゲインＧ２が乗算された画像データ、ゲインＧ２はゲイン算出手段２１が算出したゲイン、Ｄａｔａはデータ配列変換部９によりパラレル／シリアル変換された画像データ、ＣＤは補正データ算出手段１４により算出された補正データ、Ｄｏｕｔは加算器１２により画像データに補正データを加算することにより、補正された画像データ（補正画像データ）、Ｄｌｉｍはリミッタ２４によってＤｏｕｔを変調手段８の入力範囲の上限以下に制限した画像データである。
【０４１６】
（乗算器）
乗算器２２Ｒ，２２Ｇ，２２Ｂは逆γ変換後の画像データＲａ，Ｇａ，Ｂａに対し、ゲインＧ２を乗算するための手段である。
【０４１７】
より詳しくは、乗算器２２Ｒ，２２Ｇ，２２Ｂはゲイン算出手段２１が決定したゲインに従って画像データＲａ，Ｇａ，ＢａにゲインＧ２を乗算し、乗算後の画像データＲｘ，Ｇｘ，Ｂｘを出力する。
【０４１８】
ゲインＧ２は、ゲイン算出手段２１が算出する値であって、後述する加算器１２での画像データＤａｔａと補正データの加算結果である補正画像データＤｏｕｔが、変調手段８の入力範囲におさまるように決定される値である。
【０４１９】
（最大値検出回路）
最大値検出回路２０は図３５に示すように、各部と接続されている。
【０４２０】
最大値検出回路２０は、１フレーム分の補正画像データＤｏｕｔのなかで、最大となる値を検出する手段である。同手段は、コンパレータとレジスタなどによって簡単に構成できる回路である。同手段は、レジスタに記憶されている値と、順次転送されてくる補正画像データＤｏｕｔの大きさを比較し、補正画像データＤｏｕｔの方がレジスタの値よりも大きければ、レジスタの値をそのデータ値で更新する回路である。レジスタの値をフレームの先頭で０にクリアすれば、フレームの終了時には、そのフレーム内の補正画像データの最大値ＭＡＸがレジスタに格納される。
【０４２１】
このようにして検出された補正画像データの最大値ＭＡＸは、ゲイン算出手段２１へと転送される。
【０４２２】
（ゲイン算出手段）
ゲイン算出手段２１は、最大値検出回路２０の検出値ＭＡＸを参照して、補正画像データＤｏｕｔが変調手段８の入力範囲におさまるようにゲインを算出する手段である。本実施形態においても、ゲイン算出手段２１は適応型ゲイン法に基づいて補正画像データの振幅を調整するためのゲインを算出する。なお、本実施形態の構成において、固定ゲイン法によってゲインを算出してもよい。
【０４２３】
ゲインＧ２は、最大値検出回路２０の検出した最大値をＭＡＸ、変調手段８の入力範囲の最大値をＩＮＭＡＸ、前のフレームに対してゲイン算出手段２１が算出したゲインをＧＢとしたときに、（式２６）のように決定すればよい。
【数３０】

【０４２４】
ゲイン算出手段２１では、垂直帰線期間においてゲインを更新して１フレーム毎にゲインの値が変更される。
【０４２５】
なお、ここでは、１フレーム前の補正画像データの最大値を用いて、現在のフレームの補正画像データに乗算するゲインを算出する構成となっている。すなわち、フレーム間の補正画像データ（画像データ）の相関を利用して、オーバーフローを防止する構成になっている。
【０４２６】
したがって厳密には、フレームごとの補正画像データの違いから、オーバーフローがおきることがある。
【０４２７】
このような場合には、補正画像データとゲインを乗算する乗算器の出力に対しリミッタ手段を設け、乗算器の出力が必ず変調手段の入力範囲に収まるように回路を設計すればよい。
【０４２８】
また、本発明者らは、上述したゲインの決定方法のほかに、以下のような別の方法によってゲインを算出してもよいことを確認している。
【０４２９】
たとえば、現在のフレームよりも以前のフレームで検出された補正画像データの最大値を平均し、その平均値ＡＭＡＸを用いて、現在のフレームの補正画像データに施すゲインＧ２を、（式２７）のように決定すればよい。ただしＧＢは、前のフレームに対してゲイン算出手段２１が算出したゲインＧ２である。
【数３１】

【０４３０】
また、別の方法として、（式２６）により各々のフレームごとのゲインＧ２を算出し、それを平均化して現在のゲインを算出してもよい。
【０４３１】
これら３つの方法のうち、どの方法でもオーバーフローを防止する意味では好ましいが、フリッカの発生を考慮すれば、（式２７）の方法で算出することが好ましい。
【０４３２】
（式２７）のゲイン算出法において、補正画像データの最大値を平均化するフレームの枚数について検討をおこなったところ、現在のフレームから１６〜６４フレーム前までの補正画像データの最大値を平均化した場合にフリッカの少ない好ましい画像が得られた。
【０４３３】
なお、本方法でも、図３５に示したように、加算器１２の出力を制限するリミッタ２４を設けて完全にオーバーフローを防止することが好ましいことはいうまでもない。
【０４３４】
また、第２の実施形態と同様にシーンチェンジの検出を行って、ゲインの算出の方法を変更してもよい。
【０４３５】
次に、輝度制御手段について説明するが、基本的な構成は、図２６に示したものと同じである。
【０４３６】
高圧電源の電流値を算出する手段は、第２の実施形態と同様に、積算部２００および乗算器２０１から構成される。本実施形態では、積算部２００が積算した画像データの積算値とオーバーフローを防止するゲインＧ２とを乗算することにより、高圧電源の電流値を求める（図３５参照）。
【０４３７】
高圧電源電流値算出回路の原理、構成は第２の実施形態と同じであるので、説明は省略する。
【０４３８】
本実施形態の構成によれば、データの計算のみで高圧電源の電流値を算出することができ、ハードウエアコストが低減できる。
【０４３９】
（ＡＢＬ回路）
次に、図３５において、ＡＢＬを実現するための信号処理をおこなう方法について説明する。
【０４４０】
図３５において、２００は輝度要求値である画像データを１フレームぶん積算する積算部（積算手段）、２０１は乗算器、２０２は高圧電流の制限値（Ｉａｍａｘ）が記憶されているレジスタ、２０３は比較器、２０４は除算器、２０５はスイッチである。前述した様に、乗算器２０１の出力が高圧電源の電流値（Ｉａ）に対応している。図３５では、高圧電源電流値算出回路（電流値算出手段）とＡＢＬ回路（電力制限手段）を破線で囲って示している。
【０４４１】
比較器２０３は、乗算器２０１の出力（Ｉａ：高圧電源の電流値に対応）と、予めレジスタ２０２に設定されている高圧電源の電流制限値（Ｉａｍａｘ；基準電流値）とを比較する。そして、予め設定されている電流制限値（Ｉａｍａｘ）より、乗算器２０１の出力（高圧電源の電流値に対応）が大きければ、表示装置の電力を制限するために、オーバーフローを防止するゲインＧ２に対して、新たなゲインＧ２′を計算する。すなわち、新たなゲインＧ２′とＡＰＬ値が乗算された値（新たな高圧電源の電流値）が電流制限値（Ｉａｍａｘ）になるように制御する。
【０４４２】
上記信号処理を数式化すれば以下のようになる。
【数３２】

【０４４３】
上述した制御により、１フレームの高圧電源の平均電流（すなわち高圧電源の電力）を制限することができた。
【０４４４】
実際の構成は、図３５に示したように、比較器２０３で乗算器２０１の出力（Ｉａ：高圧電源の電流値に対応）と、予めレジスタ２０２に設定されている高圧電源の電流制限値（Ｉａｍａｘ）とを比較する。ＡＰＬ×Ｇ２＜Ｉａｍａｘの時、比較器２０３の出力はスイッチ２０５の入力をゲイン算出手段２１の出力と接続して、（式２８）を実現する。
【０４４５】
一方、ＡＰＬ×Ｇ２≧Ｉａｍａｘの時、比較器２０３の出力はスイッチ２０５の入力を除算器２０４の出力と接続する。除算器２０４は、高圧電流の制限値（Ｉａｍａｘ）を乗算器２０１の出力で除算した値を出力するので、ＡＰＬ×Ｇ２≧Ｉａｍａｘの時、（式２９）を実現することができる。
【０４４６】
このように、オーバーフローを防止するゲインＧ２をあらたなゲインＧ２′に変更することによって、ＡＢＬ機能を実現できた。
【０４４７】
以上、オーバーフロー処理を行った場合の、高圧電源の電流値算出方法およびＡＢＬについて説明した。次に、電圧降下量が小さいか又は走査時間が長く、オーバーフロー処理が必要ない場合について説明する。
【０４４８】
オーバーフロー処理がない場合は、ゲインＧ２が１であるので、（式２８），（式２９）は、（式３０），（式３１）となる。
【数３３】

【０４４９】
実際の構成は、ゲインＧ２＝１であるから、図３５において最大値検出回路２０、ゲイン算出手段２１、乗算器２０１は不要である。そして、高圧電源の電流値（Ｉａ）はＡＰＬそのものに対応している。
【０４５０】
オーバーフロー処理がない場合の輝度制御手段の構成を、図３６に示す。オーバーフロー処理がある場合においては、乗算器２２Ｒ，２２Ｇ，２２Ｂは、オーバーフローを防ぐための係数を乗算した。一方、図３６のオーバーフロー処理がない場合は、乗算器２２Ｒ，２２Ｇ，２２Ｂは、電力を制限するための係数を補正画像データに乗じるために用いられる。図３６において、高圧電源電流値算出回路とＡＢＬ回路を破線で囲って示した。２０６はレジスタであり、ＡＰＬ＜Ｉａｍａｘの時の係数Ｇ２′である“１”が記憶されている。その他の動作は、オーバーフロー処理がある場合と同じであるので、説明は省略する。
【０４５１】
上述した制御により、オーバーフロー処理がない場合であっても、ＡＰＬ値により、１フレームの高圧電源の平均電流（すなわち高圧電源の電力）を算出でき、更にＡＢＬ動作を行うことができた。
【０４５２】
オーバーフロー処理を行わない場合は、画像データの積算値（ＡＰＬ値）が高圧電源の電流値（Ｉａ）にそのまま対応するが、これは、走査配線の電圧降下の影響を補正したことによって、精度良く、高圧電源の電流値（Ｉａ）が求められることを示している。すなわち電圧降下の影響の補正を行わない場合は、単純に画像データの積算値を求めても、高圧電源の電流値に正確に対応しないことは言うまでもない。
【０４５３】
なお、第３の実施形態においても、第２の実施形態同様に、走査配線の電圧降下の影響の補正を行わない場合は、実際に放出される電荷量は、走査配線の電圧降下によって変化するため、画像データと放出される電荷量は一致しない。そのため、本実施形態の信号処理によって正確な高圧電源の電流値の算出および、正確なＡＢＬ動作を行うことができない。
【０４５４】
次に、第２の実施形態および第３の実施形態における、予め設定されている高圧電源の電流制限値（Ｉａｍａｘ）の決定法を説明する。
【０４５５】
（１）表示装置の電力から決定する。
表示装置の最大消費電力仕様から、高圧電源の最大電力仕様を決める。そして高圧電源の最大電力値を高圧電源の電圧で割ることによって電流制限値（Ｉａｍａｘ）を決定する。そしてその値をレジスタ２０２に記憶する。
【０４５６】
（２）ユーザが決定する。
表示装置の最大消費電力仕様から、高圧電源の最大電力仕様を決める。また、更に前記仕様より小さな最大消費電力仕様（省エネモード）を決定する。そして、それぞれに対応する高圧電源の電流制限値（Ｉａｍａｘ１，Ｉａｍａｘ２とする）を、前述した方法であらかじめ計算して、不図示のコントローラ内部にあるメモリに記憶しておく。
【０４５７】
ユーザは、ユーザーインターフェイス手段（例えばリモコン）により、通常モード、省エネモードを選択できる。コントローラは、内部にあるメモリを参照し、通常モードでは電流制限値をＩａｍａｘ１となるようにレジスタ２０２に書き込み、省エネモードでは電流制限値をＩａｍａｘ２となるようにレジスタ２０２に書き込みを行う。
【０４５８】
（３）外部環境によって決定する。
表示装置の最大消費電力仕様から、高圧電源の最大電力仕様を決める。また、更に前記仕様より小さな第２の最大消費電力仕様（暗場所モード）を決定する。そして、それぞれに対応する高圧電源の電流制限値（Ｉａｍａｘ３，Ｉａｍａｘ４とする）を、前述した方法であらかじめ計算して、不図示のコントローラ内部にあるメモリに記憶しておく。
【０４５９】
コントローラは、不図示の照度センサーを持ち、環境が明るい時は、内部にあるメモリを参照し、電流制限値をＩａｍａｘ３となるようにレジスタ２０２に書き込み、環境が暗い時は電流制限値をＩａｍａｘ４となるようにレジスタ２０２に書き込みを行う。
【０４６０】
以上により、第２の実施形態および第３の実施形態における、高圧電源の電流制限値（Ｉａｍａｘ）を、決定できる。特に（２）または（３）の方法、または（２），（３）の方法の組み合わせによって、電力を更に抑え画像を表示することが可能となる。また、これらの方法は、前述した第１の実施形態にも適用可能である。
【０４６１】
本実施形態によれば、補正後の画像データが変調手段の入力範囲をオーバーフローしないように、ゲインを乗じることにより高品位に画像を表示することができた。さらに、入力画像データの積算結果とゲインを乗算し高圧電源の電流値とし検出することにより、少ないハードウエアで正確にＡＢＬ動作を行うことができた。
【０４６２】
（第４の実施形態）
本実施形態の表示装置は、補正画像データの振幅が変調手段の入力範囲に対応するように補正画像データの振幅を調整するための係数を乗算する機能を有する振幅調整手段を備える。また、輝度要求値である入力画像データの積算値および前記係数に基づき表示装置の発光輝度に対応する平均電流値を算出する電流値算出手段と、平均電流値および所定の基準電流値に基づき電子放出素子の駆動条件を変更する駆動条件変更手段と、を備える。
【０４６３】
電流値算出手段は、入力画像データを積算する積算手段を有し、積算手段の出力と係数を乗算した結果を表示装置の発光輝度に対応する平均電流値とすることが好適である。
【０４６４】
駆動条件変更手段は、平均電流値と基準電流値とを比較し、基準電流値よりも平均電流値が大きい場合に、表示装置の発光輝度に係る電力を制限するための駆動電圧を決定することが好適である。
【０４６５】
駆動条件変更手段は、平均電流値が前記基準電流値を超えないように前記駆動電圧を決定することが好適である。
【０４６６】
駆動条件変更手段は、補正画像データの算出に用いられる計算パラメータを変更する機能を有することが好適である。
【０４６７】
基準電流値は、予め製造段階で決定されているか、ユーザーインターフェイス手段および外部環境検出手段のうち少なくともひとつの手段により変更可能であることが好適である。
【０４６８】
振幅調整手段は、フレームごとに補正画像データ算出手段の出力の最大値を検出し、その最大値が変調手段の入力範囲の上限に収まるように、補正画像データの振幅を調整するための係数を適応的に算出することが好適である。
【０４６９】
振幅調整手段は、現在のフレームよりも前の複数のフレームに係る補正画像データ算出手段の出力を参照して、それらの値が変調手段の入力範囲に対応するように、補正画像データの振幅を調整するための係数を適応的に算出することが好適である。
【０４７０】
補正画像データの振幅を調整するための係数は、常に一定の値を持つ、予め決定された係数であることが好適である。
【０４７１】
補正画像データの振幅を調整するための係数は、入力画像データの最大時に前記補正画像データ算出手段の出力が変調手段の入力範囲をオーバーフローしないように決定された係数であることが好適である。
【０４７２】
補正画像データ算出手段は、入力画像データに対応して、１水平走査期間中に行配線上に発生するべき電圧降下量の空間分布および時間変化を予測算出する手段と、算出された電圧降下量から、入力画像データに補正を施した補正画像データを算出する手段と、を備えることが好適である。
【０４７３】
補正画像データ算出手段は、入力画像データに対応して、１水平走査期間中に前記行配線上に発生するべき電圧降下量の空間分布および時間変化を離散的に予測算出する手段と、算出された電圧降下量から、前記入力画像データに補正を施した補正画像データを算出する手段と、を備えることが好適である。
【０４７４】
補正画像データ算出手段は、入力画像データに対応して、１水平走査期間中に前記行配線上に発生するべき電圧降下量の空間分布および時間変化を離散的に予測算出する手段と、算出された電圧降下量から、前記電圧降下量を算出した空間位置における、前記電圧降下量を算出した時間に対応した画像データに対する補正画像データを離散的に算出する離散補正画像データ算出手段と、離散補正画像データ算出手段の出力を補間し、入力画像データの大きさと水平表示位置に対応した補正画像データを算出する補正画像データ補間手段と、を備えることが好適である。
【０４７５】
補正画像データ算出手段が算出する補正画像データは、補正画像データの放出電荷量が、行配線上に発生するべき電圧降下量が無い時の入力画像データの放出電荷量になるように調整されていることが好適である。
【０４７６】
駆動条件変更手段は、駆動条件として表示用素子の駆動電圧を変更するものであって、その駆動電圧は、走査手段の出力する選択電位、変調手段の出力する電位もしくは高圧発生手段の電位、またはこれらの電位の組み合わせで決定される電圧であることが好適である。
【０４７７】
また、入力画像データに対し、走査配線および走査手段の抵抗分によって発生する電圧降下の影響を補正した画像データである、補正画像データを算出する補正画像データ算出手段と、補正画像データの振幅が変調手段の入力範囲に対応するように、補正画像データの振幅を調整するための係数を乗算する機能を有する振幅調整手段と、を備え、変調手段は、振幅調整手段により振幅調整された補正画像データを入力として、変調配線に変調信号を出力する表示装置であって、０でない、均一な画像データを入力した場合に、走査手段の出力端子に近い変調手段の出力するパルスのパルス幅が、走査手段の出力端子から遠い変調手段の出力するパルスのパルス幅よりも、短くなる表示装置において、入力画像データの積算値に基づき表示装置の発光輝度に対応する平均電流値を算出する電流値算出手段と、平均電流値および所定の基準電流値に基づき電子放出素子の駆動条件を変更する駆動条件変更手段と、を備えることが好適である。
【０４７８】
駆動条件変更手段は、平均電流値と基準電流値とを比較し、基準電流値よりも平均電流値が大きい場合に、表示装置の発光輝度に係る電力を制限するための駆動電圧を決定することが好適である。
【０４７９】
駆動条件変更手段は、基準電流値よりも平均電流値が大きい場合に、駆動電圧を決定する条件である走査手段の出力する選択電位、変調手段の出力する電位および高圧発生手段の電位のうち少なくとも一つ以上の電位の絶対値を小さくすることが好適である。
【０４８０】
本実施形態による輝度制御手段についてその特徴的な構成を詳しく説明する。
【０４８１】
図３７に、１フレームの輝度を制御するための信号処理をおこなう回路構成の一例を示す。ここで、図１４，２６，３１，３５，３６に示した構成と同じ構成要素の説明は、省略する。
【０４８２】
図３７では、高圧電源電流値算出回路（電流値算出手段）とＡＢＬ回路（電力制限手段）を破線で囲って示した。なお、変換手段２１０と選択電圧発生部２１１は駆動条件を変更する手段でもあるので、駆動条件変更手段ということもできる。
【０４８３】
図３７の構成において、変換手段２１０は、乗算器２０１の出力（Ｉａ：高圧電源の電流値に対応）と、予めレジスタ２０２に設定されている高圧電源の電流制限値（Ｉａｍａｘ：基準電流値）とが入力されるテーブルメモリである。そして、予め設定されている電流制限値（Ｉａｍａｘ）より、乗算器２０１の出力（高圧電源の電流値に対応）が大きければ、表示装置の電力を制限するために、駆動条件を変更する。
【０４８４】
より具体的には、図３８に示したように、電流制限値（Ｉａｍａｘ）を超える乗算器２０１の出力（Ｉａ：高圧電源の電流値に対応）に対し、図３８のＡで示したように駆動電圧指示値（ＳＶ_ＤＲＶ）を小さくする。
【０４８５】
図３８において、横軸は乗算器２０１の出力（Ｉａ：高圧電源の電流値に対応）であり、縦軸は駆動電圧指示値ＳＶ_ＤＲＶであり、変調手段の出力の電位（ＶＰｗｍ）と走査回路の選択電位（Ｖｓ）との電位差であるＶ_ＤＲＶに対応する数値（例えばディジタル量のデータ）である。また、図３８において、ＳＶｓｅｌは表面伝導型電子放出素子の定格電圧Ｖ_ＳＥＬに対応する駆動電圧指示値である。
【０４８６】
図３８のＡで示した具体的な特性のカーブは、乗算器２０１の出力（Ｉａ）が電流制限値（Ｉａｍａｘ）を超えると計算された場合、実際の電力がそれより大きくならないようにカーブを決定したものである。また、電流制限値Ｉａｍａｘをより小さく設定した例を、図３８のＢの特性で示す。駆動電圧指示値ＳＶ_ＤＲＶは、乗算器２０１の出力Ｉａがより小さい時から、減少する様子がわかる。
【０４８７】
選択電圧発生部２１１は駆動電圧指示値ＳＶ_ＤＲＶを実際の駆動電圧（Ｖ_ＤＲＶ）に変換する。駆動電圧を変更する方法としては、変調手段８の出力の電位（Ｖｐｗｍ）または、走査回路２及び２′の選択電位（Ｖｓ）のうち少なくとも何れか一方を変化させればよい。この実施形態では、電力を制限するために、走査回路２及び２′の選択電位（Ｖｓ）のみを変化させるものとする。
【０４８８】
図３９は、選択電圧発生部２１１の特性を示すグラフであり、横軸は乗算器２０１の出力（Ｉａ：高圧電源の電流値に対応）であり、縦軸は走査回路２及び２′の選択電位（Ｖｓ）である。走査回路２及び２′の選択電位（Ｖｓ）は、選択電圧発生部２１１の出力である駆動電圧指示値ＳＶ_ＤＲＶに駆動電圧（Ｖ_ＤＲＶ）がなるように、決定する。なお、Ｖｓ０は−０．５×Ｖ_ＳＥＬと決定した。
【０４８９】
図３８のＡ，Ｂの特性のカーブはそれぞれ、図３９のＡ，Ｂの特性のカーブに対応する。そして、選択電圧発生部２１１は走査回路２及び２′の選択電位Ｖｓを、乗算器２０１の出力（Ｉａ）が所定値を越えると、その絶対値が小さくなるように、変化させる。つまり、走査回路２及び２′は、そこから出力される選択電位Ｖｓが選択電圧発生部２１１の出力に従って変化する、従属電源として機能する。
【０４９０】
このように走査回路２及び２′の選択電位を変化させる構成によって、電圧降下の影響を補正し更にＡＢＬ動作を行うことができた。
【０４９１】
第４の実施形態において、変換手段２１０をディジタル出力とし、選択電圧発生部２１１は内部にアナログディジタル変換器を設けてアナログ信号を出力するように構成すると回路構成上、ローコストに実現できる。
【０４９２】
第４の実施形態においては、駆動条件として、駆動電圧である走査回路２及び２′の選択電位が可変となるように構成した。これとは別に、駆動電圧として変調手段８の出力の電位を変化させても良いし、或いは、走査回路２及び２′の選択電位と変調手段８の出力の電位の両方を変化させても良い。更には、高圧電源の電位を変化させても、ＡＢＬ動作を行うことができる。
【０４９３】
第４の実施形態においては、走査配線の電圧降下の影響の補正を行っている。そのため駆動条件（駆動電圧：Ｖ_ＤＲＶ）を大きく変化させる場合、走査配線の電圧降下の影響の補正の計算に誤差が生じる場合がある。次に、この誤差を少なくする方法を実現する構成について説明する。
【０４９４】
（第５の実施形態）
図４０は、本実施形態の表示装置の構成を示している。
【０４９５】
図４０と図３７との構成上の差異は、輝度制御手段において、変換手段２１０から出力された駆動電圧指示値ＳＶ_ＤＲＶを、補正データ算出手段１４に供給する点である。第４の実施形態と同一の部分の説明は省略する。
【０４９６】
図４０において、変換手段２１０は、乗算器２０１の出力（Ｉａ）と、予めレジスタ２０２に設定されている高圧電源の電流制限値（Ｉａｍａｘ）との入力を受け、表示装置の電力を制限するために、駆動条件としての駆動電圧指示値ＳＶ_ＤＲＶを変更して出力する。
【０４９７】
駆動電圧指示値ＳＶ_ＤＲＶは、前述したように、選択電圧発生部２１１に入力され、走査回路２及び２′の選択電位を変化し表示パネルの高圧電源の電力を制限するために用いられる。さらに、駆動電圧指示値ＳＶ_ＤＲＶは、配線２２０を通じて補正データ算出手段１４に送られ、後述するように、電圧降下補正の算出パラメータを変更し補正画像データを算出するために用いられる。
【０４９８】
変換手段２１０の動作は、この方法においては、以下の動作がより好ましかった。
【０４９９】
ＳＶ_ＳＥＬを表面伝導型放出素子の定格電圧に対応する駆動電圧指示値とすると、変換手段２１０はＳＶ_ＤＲＶを次式のように決定する。
【数３４】

【０５００】
変換手段２１０は上述した駆動電圧指示値（ＳＶ_ＤＲＶ）を出力する。その他は、前述したように動作する。
【０５０１】
本実施形態においては、高圧電源の電位を変化させても、ＡＢＬ動作を行うことができた。高圧電源を変化させる場合は、電圧降下量はほぼ変化しないが、電子放出素子の放出電流量が若干変化するので、その分をパラメータとして考慮する。
【０５０２】
本実施形態においては、駆動条件（駆動電圧：Ｖ_ＤＲＶ）が大きく変化しても、走査配線の電圧降下の影響の補正の計算に誤差が生じることなく良好に、ＡＢＬ動作が実現できた。
【０５０３】
なお、走査配線の電圧降下の影響の補正を行わない場合は、実際に放出される電荷量は、走査配線の電圧降下によって変化するため、画像データと放出される電荷量は一致しない。そのため、正確なＡＢＬ動作を行うことができない場合がある。
【０５０４】
上述した、高圧電源の電流値算出方法およびＡＢＬについては、オーバーフロー処理を行った場合を説明したが、電圧降下量が小さいまたは走査時間が長く、オーバーフロー処理が必要ない場合には、ゲインＧ１が１であるので、図４０の構成のうち、最大値検出回路２０、ゲイン算出手段２１、乗算器２２，２０１は不要である。
【０５０５】
オーバーフロー処理を行なわない場合は、画像データの積算値（ＡＰＬ値）が高圧電源の電流値（Ｉａ）にそのまま対応するが、これは、走査配線の電圧降下の影響を補正したことによって、精度良く、高圧電源の電流値（Ｉａ）が求められることを示している。すなわち電圧降下の影響の補正を行わない場合は単純に画像データの積算値を求めても、高圧電源の電流値に正確に対応しないことは言うまでもない。
【０５０６】
（シフトレジスタ、ラッチ回路）
リミッタ２４の出力である補正画像データＤｌｉｍは、シフトレジスタ５により、シリアルなデータフォーマットから、各変調配線毎のパラレルな画像データＩＤ１〜ＩＤＮへとシリアル／パラレル変換されラッチ回路６へ出力される。ラッチ回路６では１水平期間が開始される直前にタイミング信号Ｄａｔａｌｏａｄにより、シフトレジスタ５からのデータをラッチする。ラッチ回路６の出力は、パラレルな画像データＤ１〜ＤＮとして変調手段８に入力される。
【０５０７】
本実施形態では画像データＩＤ１〜ＩＤＮ、Ｄ１〜ＤＮはそれぞれ８ビットの画像データとした。これらの動作タイミングはタイミング発生回路４からのタイミング制御信号ＴＳＦＴ及びＤａｔａｌｏａｄに基づいて動作する。
【０５０８】
（変調手段の詳細）
ラッチ回路６の出力であるパラレル画像データＤ１〜ＤＮは変調手段８へと供給される。変調手段８は、図１８に示したような構成であり、前述した各実施形態のそれと同じである。本実施形態の変調手段８の動作を示すタイミングチャートは、図３２に示したものと同じである。
【０５０９】
（補正データ算出手段）
補正データ算出手段１４の構成は図２１に示したものと同じである。また、離散的に補正データを算出するための構成は、図２２に示したものと同じである。
【０５１０】
（第６の実施形態）
第４，５などの実施形態では、補正画像データの最大値を検出し、その最大値が変調手段８の入力範囲の最大値に対応するようにゲインを算出し、そのゲインと補正画像データを乗算してオーバーフローを防止していた。
【０５１１】
これに対し第６の実施形態では、前述した第４，５の実施形態のように、補正画像データの最大値を検出するのは同様である。本実施形態では、その最大値が変調手段８の入力範囲の最大値に対応するように、補正を施す前の画像データの大きさを制限する。すなわち、オーバーフローが起きないように、予め入力された画像データにゲインを乗算してその振幅範囲を小さくしておき、オーバーフローを防止する。
【０５１２】
なお、別のゲインを算出する方法として、本実施形態の構成においてゲインは固定ゲイン法によって算出しても良い。
【０５１３】
本実施形態では、１フレーム内の補正画像データＤｏｕｔの最大値をＭＡＸ、変調手段の入力範囲の最大値をＩＮＭＡＸ、前のフレームに対してゲイン算出手段が算出したゲインをＧＢとしたときに、前述した（式２６）を用いてゲインＧ２を決定する。
【０５１４】
ゲイン算出手段２１では、垂直帰線期間においてゲインを更新して１フレーム毎にゲインの値が変更される。
【０５１５】
なお、本実施形態では、１フレーム前の補正画像データの最大値を用いて、現在のフレームの補正画像データに乗算するゲインを算出する構成、すなわち、フレーム間の補正画像データ（画像データ）の相関を利用して、オーバーフローを防止する構成になっている。したがって厳密には、フレームごとの補正画像データの違いから、オーバーフローが起きることがある。これを防止すべく、補正画像データとゲインを乗算する乗算器の出力に対しリミッタ手段を設け、乗算器の出力が必ず変調手段の入力範囲に収まるように回路を設計することも好ましいものである。
【０５１６】
また、上述したゲインの決定方法のほかに、以下のような別の方法によってゲインを算出してもよい。すなわち、現在のフレームよりも以前のフレームで検出された補正画像データの最大値を平均し、その平均値ＡＭＡＸを用いて、現在のフレームの補正画像データに施すゲインＧ２を、前述した（式２７）のように決定すればよい。ただしＧＢは、前のフレームに対してゲイン算出手段２１が算出したゲインＧ２である。
【０５１７】
また、別の方法として、（式２６）により各々のフレームごとのゲインＧ２を算出し、それを平均化して現在のゲインを算出してもよい。
【０５１８】
これら３つの方法のうち、どの方法でもオーバーフローを防止する意味では好ましいが、フリッカの発生を考慮すれば、（式２７）の方法で算出することが好ましい。
【０５１９】
（式２７）のゲイン算出法において、補正画像データの最大値を平均化するフレームの枚数について検討をおこなったところ、現在のフレームから１６〜６４フレーム前までの補正画像データの最大値を平均化した場合にフリッカの少ない好ましい画像が得られた。
【０５２０】
なお、本方法でも、加算器１２の出力を制限するリミッタ２４を設けて完全にオーバーフローを防止することが好ましいことはいうまでもない。
【０５２１】
また、第４の実施形態と同様にシーンチェンジの検出を行って、ゲインの算出の方法を変更してもよい。
【０５２２】
以下に、高圧電源電流値算出回路とＡＢＬ回路からなる輝度制御手段について説明する。
【０５２３】
高圧電源電流値算出回路の原理、構成は第４の実施形態と同じであるので、説明は省略する。
【０５２４】
従来、高圧電源に電流検出用の抵抗を付加しその電圧から、高圧電源の電流値を求めていたが、本実施形態の構成によれば、第４の実施形態と同様に、従来のような構造をとることなく、データの計算のみで高圧電源の電流値を算出することができた。特に後述するような、ＡＢＬの実現においては、第４の実施形態と同様に、ハードウエアコストの低減が可能となった。
【０５２５】
図４１において、２００は輝度要求値である画像データを１フレームぶん積算する積算部（積算手段）、２０１は乗算器、２０２は高圧電流の制限値（Ｉａｍａｘ）が記憶されているレジスタ、２１０は変換手段、２１１は選択電圧発生部（選択電圧発生手段）である。図４１において、前述した様に、乗算器２０１の出力が高圧電源の電流値（Ｉａ）に対応している。図４１では、高圧電源電流値算出回路（電流値算出手段）とＡＢＬ回路（電力制限手段）を破線で囲って示した。
【０５２６】
本実施形態でも、第４の実施形態同様に、駆動条件として、駆動電圧Ｖ_ＤＲＶ（その中でも走査回路２及び２′の選択電位：Ｖｓ）を変更した。本実施形態では、走査配線の電圧降下の影響の補正を行い、さらに、駆動条件（駆動電圧：Ｖ_ＤＲＶ）の変化に伴い、走査配線の電圧降下の影響の補正の計算のパラメータを変更する。
【０５２７】
図４１は図４０とオーバーフロー処理のためのゲインＧ２の乗じる場所が異なる以外は、変更が無いので、各部の説明は省略する。
【０５２８】
図４１において、変換手段２１０は、乗算器２０１の出力（Ｉａ：高圧電源の電流値に対応）と、予めレジスタ２０２に設定されている高圧電源の電流制限値（Ｉａｍａｘ）との入力を受け、表示装置の電力を制限するために、駆動条件として駆動電圧指示値ＳＶ_ＤＲＶを変更して出力する。
【０５２９】
駆動電圧指示値ＳＶ_ＤＲＶは、選択電圧発生部２１１に入力され、走査回路２及び２′の選択電位を変化し表示パネルの高圧電源の電力を制限するために用いられる。さらに、駆動電圧指示値ＳＶ_ＤＲＶは、配線２２０を通じて補正データ算出手段１４に送られ、算出パラメータを変更し補正画像データを算出するために用いられる。
【０５３０】
変換手段２１０の動作は、この方法においては、第５の実施形態と同様に、以下の動作が好ましかった。
【０５３１】
ＳＶ_ＳＥＬを表面伝導型放出素子の定格電圧に対応する駆動電圧指示値とすると、変換手段２１０はＳＶ_ＤＲＶを（式３２），（式３３）のように決定する。
【０５３２】
変換手段２１０は上述した駆動電圧指示値（ＳＶ_ＤＲＶ）を出力する。その他は、前述したように動作する。
【０５３３】
本実施形態においては、駆動条件として、駆動電圧（その中でも走査回路２及び２′の選択電位）を変更したが、当然、変調手段８の出力の電位または両方を変化させてもよい。更に高圧電源の電位を変化させても、ＡＢＬ動作を行うことができる。
【０５３４】
本実施形態においては、駆動条件（駆動電圧：Ｖ_ＤＲＶ）が大きく変化しても、走査配線の電圧降下の影響の補正の計算に誤差が生じることなく良好に、ＡＢＬ動作が実現できた。
【０５３５】
第４の実施形態と同様、駆動条件（駆動電圧：Ｖ_ＤＲＶ）が大きく変化しない場合は、配線２２０は必要なく、走査配線の電圧降下の影響の補正の計算を行っても表示画質には影響は少なかった。そして良好に、ＡＢＬ動作が実現できた。
【０５３６】
なお、本実施形態においても、走査配線の電圧降下の影響の補正を行わない場合は、実際に放出される電荷量は、走査配線の電圧降下によって変化するため、画像データと放出される電荷量は一致しない。そのため、正確なＡＢＬ動作を行うことができない場合がある。
【０５３７】
なお、第４の実施形態〜第６の実施形態における、予め設定されている高圧電源の電流制限値（Ｉａｍａｘ）の決定法は、前述した第２、第３の実施形態における決定方法と同じであるので再度の説明は省略した。
【０５３８】
以上説明したように、第４、第５の実施形態による表示装置によれば、従来からの課題であった、走査配線上の電圧降下による表示画像の劣化を改善することができた。
【０５３９】
また、補正後の画像データが変調手段の入力範囲をオーバーフローしないように、ゲインを乗じることにより高品位に画像を表示することができた。
【０５４０】
そして、さらに、入力画像データの積算結果とゲインを乗算し高圧電源の電流値として検出することにより、少ないハードウエアで正確に輝度制御を行うことができた。
【０５４１】
以上説明した補正処理と輝度制御処理を含む方法は、１チップの半導体集積回路として実現可能であり、また、そのためのＩＰコアとして流通され得る。
【０５４２】
【発明の効果】
以上述べたように、本発明によれば、従来よりも良い画質で映像を表示できる表示装置と、そのための画像信号処理装置及び駆動制御装置を実現することができる。
【０５４３】
また、電圧降下補正の精度を高められる表示装置と、そのための画像信号処理装置及び駆動制御装置を実現することができる。
【０５４４】
さらに、電圧降下補正を行った場合にもＡＢＬを行うことのできる表示装置と、そのための画像信号処理装置及び駆動制御装置を実現することができる。
【０５４５】
さらに、高圧電源の電流（アノード電流）を算出し正確なＡＢＬを行うことのできる表示装置と、そのための画像信号処理装置及び駆動制御装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施形態による表示装置のブロック図である。
【図２】表示パネルの概観を示す図である。
【図３】表示パネルの電気的な接続を示す図である。
【図４】表面伝導型放出素子の特性の一例を示す図である。
【図５】表示パネルの駆動方法の一例を示す図である。
【図６】電圧降下の影響を説明する図である。
【図７】縮退モデルを説明する図である。
【図８】離散的に算出した電圧降下量を示すグラフである。
【図９】離散的に算出した放出電流の変化量を示すグラフである。
【図１０】画像データの大きさが６４の場合の補正データの算出例を示す図である。
【図１１】画像データの大きさが１２８の場合の補正データの算出例を示す図である。
【図１２】画像データの大きさが１９２の場合の補正データの算出例を示す図である。
【図１３】補正データの補間方法を説明するための図である。
【図１４】本発明の第１の実施形態による表示装置の信号処理系及び駆動系の構成を示すブロック図である。
【図１５】走査回路の構成を示すブロック図である。
【図１６】逆γ処理部の構成を示すブロック図である。
【図１７】データ配列変換部の構成を示すブロック図である。
【図１８】変調回路の構成とその動作を説明するための図である。
【図１９】変調回路の動作を説明するためのタイミングチャートである。
【図２０】駆動電圧算出部を説明するための図である。
【図２１】補正データ算出手段を説明するための図である。
【図２２】離散補正データ算出部の構成を示すブロック図である。
【図２３】補正データ補間部の構成を示すブロック図である。
【図２４】直線近似手段の構成を示すブロック図である。
【図２５】本発明の実施形態に係る表示装置の動作を説明するためのタイミングチャートである。
【図２６】本発明の第２の実施形態による表示装置の構成を示すブロック図である。
【図２７】走査回路の構成を示すブロック図である。
【図２８】連続する４フレームの画像の例を示す図である。
【図２９】連続する４フレームにおける画像データの大きさを示すグラフである。
【図３０】連続するフレームにおけるゲインの変化の様子を示すグラフである。
【図３１】本発明の第２の実施形態による表示装置の変形例の構成を示すブロック図である。
【図３２】変調手段の動作を説明するためのタイミングチャートである。
【図３３】補正データ算出手段の構成を示すブロック図である。
【図３４】離散補正データ算出部の構成を示すブロック図である。
【図３５】本発明の第３の実施形態による表示装置の構成を示すブロック図である。
【図３６】本発明の第３の実施形態による表示装置の変形例の構成を示すブロック図である。
【図３７】本発明の第４の実施形態による表示装置の構成を示すブロック図である。
【図３８】変換手段の変換特性を示す図である。
【図３９】選択電圧発生手段の特性を示す図である。
【図４０】本発明の第５の実施形態による表示装置の構成を示すブロック図である。
【図４１】本発明の第６の実施形態による表示装置の構成を示すブロック図である。
【図４２】従来の表示装置の構成を示すブロック図である。
【符号の説明】
１ 表示パネル
２，２′ 走査回路
３ 同期信号分離回路
４ タイミング発生回路
５ シフトレジスタ
６ ラッチ回路
７ ＲＧＢ変換部
８ 変調手段
９ データ配列変換部
１２ 加算器
１４ 補正データ算出手段
１７ 逆γ処理部
１９ 遅延回路
２０ 最大値検出回路
２１ ゲイン算出手段
２２ 乗算器
２２Ｒ，２２Ｇ，２２Ｂ 乗算器
２３ セレクタ
２４ リミッタ
１００ａ，１００ｂ，１００ｃ，１００ｄ 点灯数カウント手段
１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ レジスタ
１０２ ＣＰＵ
１０３ テーブルメモリ
１０４ テンポラリレジスタ
１０５ プログラムメモリ
１０６ レジスタ群
１０７ａ，１０７ｂ，１０７ｃ コンパレータ
１０８，１０９，１１０ 加算器
１１１ テーブルメモリ２
１１２ テーブルメモリ３
１１３ レジスタ
１２０，１２１，１２２ 直線近似手段
１２３，１２４ デコーダ
１２５，１２６，１２７，１２８ セレクタ
２００ 積算部
２０１ 乗算器
２０２ レジスタ
２０３ 比較器
２０４ 除算器
２０５ スイッチ
２１０ 変換手段
２１１ 選択電圧発生部
２２０ 配線
２２１ 平均輝度レベル検出手段
２２２ 駆動電圧算出部
３０１ 表示パネル
３０２ 走査回路
３０３ 変調回路
３０４ 補正回路
３０５ 検出回路
３０６Ａ，３０６Ｂ，３０６Ｃ 制御回路
１００１ 基板
１００２ 冷陰極素子
１００３ 行配線（走査配線）
１００４ 列配線（変調配線）
１００５ リアプレート
１００６ 側壁
１００７ フェースプレート
１００８ 蛍光膜
１００９ メタルバック
２０２１Ｒ，２０２１Ｇ，２０２１Ｂ ＦＩＦＯメモリ
２０２２ セレクタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device such as a television receiver or a computer display device that receives a television signal or a video signal from a computer and displays the image, and an image signal processing device and a drive control device therefor.
[0002]
More specifically, it is possible to correct a decrease in the drive voltage that is effectively applied to the display element due to the electrical resistance of the matrix wiring of the display panel, and to drive the display element with an appropriate drive voltage. The present invention relates to a display device, and an image signal processing device and a drive control device therefor.
[0003]
[Prior art]
One of the display elements is a cold cathode element. An example of a display device provided with a cold cathode element is disclosed in Patent Document 1 (Patent Document 2). The display device described in this publication calculates the correction data by statistical calculation in order to correct the luminance drop due to the voltage drop due to the wiring resistance such as the electrical connection wiring to the cold cathode element, and the required electron beam value And the correction value are combined.
[0004]
The structure of the display device described in this publication is shown in FIG. The configuration related to the correction of data in this apparatus is roughly as follows.
[0005]
First, the adder 1206 adds the luminance data for one line of the digital image signal and outputs the added value to the memory 1207, whereby correction data corresponding to the added value is read from the memory 1207. On the other hand, the digital image signal is serial / parallel converted in the shift register 1204, held in the latch circuit 1205 for a predetermined time, and then input to a multiplier 1208 provided for each column wiring at a predetermined timing. The multiplier 1208 multiplies the luminance data and the correction data read from the memory 1207 for each column wiring to generate corrected data, and transfers the corrected data to the modulation signal generator 1209. The modulation signal generator 1209 generates a modulation signal corresponding to the corrected data. An image is displayed on the display panel based on the modulation signal. Here, a statistical calculation process such as calculating the sum or average is performed on the digital image signal like the summation process of luminance data for one line of the digital image signal in the adder 1206, and this value is set to this value. Based on the correction.
[0006]
[Patent Document 1]
JP-A-8-248920
[Patent Document 2]
US Pat. No. 5,734,361
[0007]
[Problems to be solved by the invention]
However, the conventional voltage drop correction does not support processing for power limitation generally called ABL (Automatic Brightness Limiter).
[0008]
In addition, when the voltage drop correction is performed, the signal processing for calculating the current (anode current) of the high-voltage power source with high accuracy is not performed.
[0009]
An object of the present invention is to realize ABL even when voltage drop correction is performed, and to realize voltage drop correction with high accuracy.
[0010]
Another object of the present invention is to provide a display device capable of calculating a current (anode current) of a high-voltage power supply and performing accurate ABL, and an image signal processing device and a drive control device therefor.
[0011]
[Means for Solving the Problems]
  The gist of the present invention is, DoubleNumber of row wiring andpluralDriven through column wiringA plurality of arranged in a matrixA display panel having a display element; scanning means for scanning the row wiring; and modulating means for supplying a modulation signal to the column wiring based on image data;SmallAt least the display brightness due to the voltage drop caused by the resistance of the row wiringDeclineCorrection process to compensate, PaintingCorrection means applied to the image data;Based on the integrated value of the values of the plurality of image data, the display brightness of the display panel based on the integrated value of the values of the plurality of image data from the maximum value among the values of the plurality of image data corrected by the correction means Means for calculating a coefficient for controlling the overflow, means for selecting a smaller coefficient among the coefficient for suppressing the overflow and the coefficient for controlling the display luminance, and the corrected image data or the corrected coefficient A multiplier that multiplies the previous image data;It is characterized by having.
[0012]
  Another aspect of the present invention is a display panel including a plurality of display elements arranged in a matrix driven via a plurality of row wirings and a plurality of column wirings, and scanning means for scanning the row wirings. A correction means for supplying a modulation signal to the column wiring based on the image data, and a correction process for compensating for a decrease in display luminance due to an influence of a voltage drop generated by at least the resistance of the row wiring. Based on the APL value determined by the plurality of image data, the correction means to be applied to, the means for calculating the coefficient for suppressing overflow from the maximum value among the values of the plurality of image data corrected by the correction means, A means for calculating a coefficient for controlling the display brightness of the display panel, a coefficient for suppressing the overflow, and a smaller coefficient among the coefficients for controlling the display brightness are selected. Means for, characterized by having a a multiplier for multiplying the previous image data to be image data or correction that is corrected selected coefficients.
[0013]
  The coefficient for suppressing the overflow may be calculated based on the maximum value of the corrected image data values for one frame.
[0014]
  The coefficient for suppressing the overflow is to determine the maximum value among the corrected image data values for one frame corresponding to each of the plurality of frames, and average the determined plurality of maximum values. It may be calculated based on the converted value.
[0015]
  The coefficient for suppressing the overflow is determined by determining a coefficient calculated based on the maximum value among the corrected image data values for one frame corresponding to each of the plurality of frames. It may be a value obtained by averaging a plurality of coefficients.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram for explaining a display device according to some preferred embodiments of the present invention.
[0026]
In FIG. 1A, 301 is a display panel, 302 is a scanning circuit, 303 is a modulation circuit, 304 is a correction circuit as correction means for performing voltage drop correction, 305 is a detection circuit for detecting luminance information of input image data, A control circuit 306A performs drive control according to the detected luminance information.
[0027]
Incoming image data is subjected to a voltage drop correction process, which will be described later, for example, by a correction circuit 304 and supplied to a modulation circuit 303 which is a driving means of the display panel 301.
[0028]
On the other hand, the detection circuit 305 detects, for example, luminance information of an image of one frame from the input image data. The detected luminance information is input to the control circuit 306A, and the control circuit 306A performs a process of changing the driving voltage applied to the display panel 301 by the driving unit.
[0029]
According to this embodiment, voltage drop correction can be performed satisfactorily while performing display brightness control of a display panel such as an ABL (automatic brightness limiter).
[0030]
The display device of FIG. 1B is a form in which details of the display device shown in FIG. 1A are changed, and the control circuit 306B only performs a process of changing the drive voltage similar to that of the control circuit 306A. Instead, drive control and signal processing control are performed such that the parameter for voltage drop correction processing is changed in accordance with the changed drive voltage, and the correction amount by the voltage drop correction processing is substantially adjusted.
[0031]
According to the present embodiment, it is possible to perform the voltage drop correction more accurately and satisfactorily while performing display luminance control of a display panel such as ABL.
[0032]
The display device of FIG. 1C is a form in which details of the display device shown in FIG. 1B are changed, and the control circuit 306C determines the parameter for the voltage drop correction process according to the detected luminance information. Signal processing control is performed such as changing the value or substantially adjusting the correction amount by the voltage drop correction processing. The control circuit 306C is a circuit that determines a coefficient (gain) for changing and adjusting the luminance level of image data, for example. The determined gain may be used for gain adjustment of image data before the voltage drop correction process, or may be used for gain adjustment of image data after the voltage drop correction process.
[0033]
According to this embodiment, while performing display brightness control of a display panel such as ABL, voltage drop correction can be performed more accurately and satisfactorily, and brightness control and voltage drop correction can be performed only by processing image data. Can be done. Therefore, it is a more preferable form when the detection circuit 305, the correction circuit 304, and the control circuit are realized by a one-chip semiconductor integrated circuit, or when these functions are executed by software.
[0034]
As described above, the control circuits 306A, 306B, and 306C function as luminance control means for controlling the display luminance of the display panel 301.
[0035]
The change of the driving voltage can be easily realized by selecting a reference voltage applied to the display element by a switch of the driving means, for example. The reference voltage is a multi-level voltage that determines the selection potential or non-selection potential of the scanning signal, the display potential or non-display potential of the modulation signal, and the like. Alternatively, the reference voltage may be an anode voltage that determines the potential of the anode electrode in a display panel using the electron-emitting device as a display element. Here, adjustment is performed so as to change at least one of these potentials.
[0036]
Luminance information is appropriately selected from APL (average picture level) in a broad sense, that is, an average luminance level of all pixels in one frame, an integrated value of image data of all pixels in one frame, or all pixels in one frame For example, the average luminance level of many selected pixels or the integrated value of pixel data of many pixels. Luminance information such as APL is suitable for performing ABL control.
[0037]
In particular, when the integrated value is used as the luminance information, it has been found that a current value corresponding to the display luminance of one actual frame of the display panel can be obtained from the coefficient used for changing the luminance level of the image data and the integrated value. Therefore, good control can be performed based on this coefficient and the integrated value. Details of this will be described later.
[0038]
In the above description, the detection circuit 305 has been described as detecting luminance information from input image data, but other information such as a display mode and an input source of image data is detected luminance information. There may be. In this way, it is possible to perform brightness control with voltage drop correction depending on the display mode and the input source.
[0039]
Furthermore, it is also preferable to provide a gain calculating means for determining a gain for keeping the width of the image data after the correction processing within a predetermined range, or to provide a limiter for limiting the maximum width of the image data as necessary. Is.
[0040]
Then, a value obtained from the gain and the luminance information is compared with a predetermined luminance limit reference value, and the display luminance level of the display panel is changed based on the comparison result.
[0041]
Voltage drop correction is mainly applied to the drive voltage that should be applied to the display element by the electric resistance of the wiring connected to the selected display element and the voltage drop caused by the current flowing therethrough. This is a process for compensating for a difference generated between the applied voltage and the applied voltage. As the processing, a method of correcting the image data itself before being modulated by the modulation circuit is preferably used. For example, with respect to the drive voltage “+5” for displaying image data of a certain luminance level (for example, “+5”), the actual applied voltage becomes the voltage “+4” for displaying the luminance level “+4” due to the voltage drop. In such a case, correction is performed to change the image data with the luminance level “+5” to the image data with the luminance level “+6”. By doing so, the actual applied voltage becomes “+5” instead of “+6” due to the voltage drop, so that the luminance level “+5” originally intended to be displayed is obtained. Actually, even if the luminance level does not necessarily match “+5”, it is only necessary to compensate for the value as close as possible. In the case of line sequential driving of the matrix display panel, the voltage drop due to the resistance of the scanning wiring (row wiring) is the largest, but the amount of current flowing to another display element on the same selection line The amount of voltage drop varies depending on the spatial distribution. Further, when pulse width modulation is performed in one horizontal scanning period, the voltage drop amount varies depending on the temporal distribution of current in one horizontal scanning period for the same reason.
[0042]
When performing such voltage drop correction, if the brightness adjustment such as ABL is used together, the accuracy of the voltage drop correction may fluctuate and decrease.
[0043]
The display device, the image signal processing device, and the drive control device thereof according to this embodiment can suppress such fluctuations and perform more accurate voltage drop correction.
[0044]
In the case of the configuration shown in FIG. 1B, the control circuit 306B has a selection potential when the scanning circuit 302 sequentially selects row wirings and a modulation potential (display potential) when the modulation circuit 303 modulates. It is preferable that a correction image data calculation unit having a function of updating a calculation parameter for calculating correction image data in accordance with a drive voltage expressed as a difference voltage is provided. Alternatively, a calculation parameter such as a gain multiplied by the output of the correction circuit 304 may be changed.
[0045]
The detection circuit 305 preferably includes an average luminance detection circuit that detects the average luminance level of the input image data, and the control circuit 306B preferably has a drive voltage adjustment function that sets a drive voltage based on the average luminance level. is there.
[0046]
Alternatively, the control circuit 306B includes a plurality of display modes including a mode that prioritizes at least luminance and a mode that prioritizes power consumption, and has a drive voltage adjustment function that sets a drive voltage based on the selected display mode. Is preferred.
[0047]
Further, the control circuit 306B includes a video signal input terminal for television and a video input terminal for computer, and based on which terminal (video source) is supplying a video to be displayed. It is preferable to have a drive voltage adjustment function for setting the drive voltage.
[0048]
The drive voltage adjustment function is preferably a function that makes the selection potential variable when the scanning circuit 302 sequentially selects row wirings and / or a function that makes the modulation potential output from the modulation circuit 303 variable. .
[0049]
The corrected image data calculating means is a voltage drop amount calculating means for predicting a voltage drop in the row wiring with respect to the input image data, and a luminance drop amount calculating means for predicting a brightness drop amount due to the voltage drop from the voltage drop amount. And a correction amount calculating means for calculating a correction amount to be applied to the input image data from the luminance reduction amount.
[0050]
The voltage drop amount calculation means preferably updates the element current, which is a calculation parameter used when calculating the voltage drop amount in the row wiring, corresponding to the drive voltage.
[0051]
The voltage drop amount calculating means sets a plurality of reference times during one horizontal scanning period corresponding to the input image data, sets a plurality of reference points along the selected row wiring, and sets a plurality of reference points. It is preferable to predict and calculate the amount of voltage drop at the reference point that should occur at the time.
[0052]
It is preferable that the luminance decrease amount calculating means predictively calculate the horizontal position where the voltage drop amount calculating means has calculated the voltage drop amount and the luminance decrease amounts corresponding to a plurality of reference times.
[0053]
The correction amount calculating means is configured to calculate a plurality of preset values at a plurality of discrete horizontal display positions, which are reference points, based on the luminance decrease amounts generated at a plurality of reference times at a plurality of reference points calculated by the luminance decrease amount calculating means. It is preferable to calculate the corrected image data for the image data value.
[0054]
The corrected image data calculating means interpolates the discrete corrected image data calculated by the correction amount calculating means, and an interpolation circuit for calculating corrected image data corresponding to the size of the input image data and its horizontal display position. It is preferable to further provide.
[0055]
The display element may be an electron-emitting element that can emit electrons according to an applied driving voltage, an EL element that includes a light emitter represented by organic EL (electroluminescence) or inorganic EL, or an LED element. Is preferred.
[0056]
The electron-emitting device is preferably a cold cathode device.
[0057]
The cold cathode device is preferably a surface conduction electron-emitting device, a field emission device, or the like, and is a nano material mainly composed of carbon typified by CNT (Carbon Nano-Tube) and GNF (Graphite Nano Fiber). Those using a structure as an electron emission material are preferably used.
[0058]
It is preferable to provide a fluorescent member that emits fluorescence when electrons emitted from the electron-emitting device collide.
[0059]
The display panel is preferably provided with display elements that are arranged in a matrix and driven via row wiring (scanning wiring) and column wiring (modulation wiring).
[0060]
Exemplary embodiments of the present invention will be described in detail below with reference to the drawings. However, the dimensions, materials, shapes, relative arrangements, and the like of the components described in this embodiment are not intended to limit the scope of the present invention only to those unless otherwise specified. Absent.
[0061]
(First embodiment)
In the present embodiment, in a display device in which cold cathode elements as display elements are arranged in a simple matrix, a voltage drop occurs due to the current flowing into the scanning wiring and the wiring resistance of the scanning wiring, and the display image deteriorates. In view of the above, in particular, the present invention relates to a display device including a processing circuit that corrects the influence of a voltage drop in a scanning wiring on a display image, and realizes this particularly with a relatively small circuit scale.
[0062]
A correction circuit (voltage drop correction circuit) for compensating for a decrease in the applied voltage due to the voltage drop described here calculates deterioration of the display image caused by the voltage drop according to the input image data and corrects it. Correction data is obtained and image data is corrected.
[0063]
In the present embodiment, from another viewpoint of reducing power consumption during display, a driving voltage (difference voltage between the scanning potential and the modulation potential at the time of selection) applied to the cold cathode element according to the average luminance level of the input video signal. ) Can be controlled to properly perform voltage drop correction.
[0064]
Hereinafter, an embodiment in which a surface conduction electron-emitting device is used as a display device will be described.
[0065]
(Overview of display device)
FIG. 2 is a perspective view of a display panel used in the display device according to the present embodiment, and a part of the panel is cut away to show the internal structure. In the figure, 1005 is a rear plate, 1006 is a side wall, and 1007 is a face plate. The rear plate 1005, the side wall 1006, and the face plate 1007 form an airtight container for maintaining the inside of the display panel in a vacuum.
[0066]
A substrate 1001 is fixed to the rear plate 1005. N × M cold cathode elements 1002 are formed on the substrate. The row wiring (scanning wiring) 1003, the column wiring (modulation wiring) 1004, and the cold cathode element (display element) are connected as shown in FIG. Such a connection structure is called a simple matrix.
[0067]
A fluorescent film (fluorescent member) 1008 is formed on the lower surface of the face plate 1007. Since the display device according to this embodiment is a color display device, phosphors of three primary colors red, green, and blue used in the field of CRT are separately applied to the fluorescent film 1008. The phosphor is formed in a matrix corresponding to each pixel (picture element) of the rear plate 1005 so as to form a pixel at a position irradiated with emitted electrons (emitted current) from the cold cathode element. It is configured.
[0068]
A metal back 1009 is formed on the lower surface of the fluorescent film 1008.
[0069]
Hv is a high-voltage terminal and is electrically connected to the metal back 1009. By applying a high voltage (anode potential) to the Hv terminal, a high voltage is applied between the rear plate 1005 and the face plate 1007.
[0070]
In this embodiment, a surface conduction electron-emitting device was produced as a cold cathode device in the display panel as described above. A field emission type element can also be used as the cold cathode element. Further, as the display element, an element other than the cold cathode element, for example, an element that emits light such as an EL element can be suitably used.
[0071]
(Characteristics of surface conduction electron-emitting devices)
The surface conduction electron-emitting device has (emitter current Ie) vs. (device applied voltage Vf) characteristics and (device current If) vs. (device applied voltage Vf) characteristics as shown in FIG. Since the emission current Ie is remarkably smaller than the device current If and it is difficult to illustrate on the same scale, the two graphs are illustrated on different scales.
[0072]
The surface conduction electron-emitting device has the following three characteristics with respect to the emission current Ie.
[0073]
First, when a voltage higher than a certain voltage (referred to as a threshold voltage Vth) is applied to the device, the emission current Ie increases rapidly. On the other hand, the emission current Ie is hardly detected at a voltage lower than the threshold voltage Vth. That is, it is a nonlinear element having a clear threshold voltage Vth with respect to the emission current Ie.
[0074]
Second, since the emission current Ie changes depending on the voltage Vf applied to the element, the magnitude of the emission current Ie can be controlled by varying the voltage Vf.
[0075]
Thirdly, since the cold cathode device has high-speed response, the emission time of the emission current Ie can be controlled by the application time of the voltage Vf.
[0076]
By utilizing the above characteristics, the surface conduction electron-emitting device can be suitably used for a display device.
[0077]
For example, in the display device using the display panel shown in FIG. 2, if the first characteristic is used, it is possible to perform display by sequentially scanning the display screen. That is, a voltage equal to or higher than the threshold voltage Vth is appropriately applied to the driven element according to the desired light emission luminance, and a voltage lower than the threshold voltage Vth is applied to the non-selected element. By sequentially switching the elements to be driven, it is possible to perform display by sequentially scanning the display screen.
[0078]
Further, by utilizing the second characteristic, the light emission luminance of the phosphor can be controlled by the voltage Vf applied to the element, and image display can be performed.
[0079]
Further, by utilizing the third characteristic, the light emission time of the phosphor can be controlled by the time during which the voltage Vf is applied to the element, and an image can be displayed.
[0080]
In the display device of this embodiment, the amount of electron beams on the display panel is controlled by modulating the modulation signal applied to the element by utilizing the third characteristic.
[0081]
(Display panel drive method)
A method of driving the display panel will be specifically described with reference to FIG.
[0082]
FIG. 5 shows an example of voltages applied to the voltage supply terminals of the scanning wiring and the modulation wiring when the display panel is driven.
[0083]
In the figure, a horizontal scanning period I indicates a period during which the pixels in the i-th row emit light.
[0084]
In order to cause the pixels in the i-th row to emit light, the scanning wiring in the i-th row is set in a selected state, and the selection potential Vs is applied to the voltage supply terminal Dxi. Further, the voltage supply terminals Dxk (k = 1, 2,... N, where k ≠ i) of the other scanning wirings are set in a non-selected state, and a non-selection potential Vns is applied.
[0085]
In the present embodiment, the selection potential Vs is set to the voltage V_SELThe non-selection potential Vns is set to the ground potential (GND). Voltage V_SELIs a rated voltage for driving the surface conduction electron-emitting device of this embodiment.
[0086]
A pulse width modulation signal having a voltage amplitude Vpwm is supplied to the voltage supply terminal of the modulation wiring.
[0087]
Conventionally, the pulse width of the pulse width modulation signal supplied to the j-th modulation wiring is determined according to the size of the image data of the pixel in the i-th row and j-th column of the image to be displayed. The pulse width modulation signal corresponding to the size of the image data of the pixel is supplied.
[0088]
On the other hand, in this embodiment, the pulse width of the pulse width modulation signal supplied to the jth modulation wiring is determined according to the size of the image data of the pixel in the i-th row and j-th column of the image to be displayed and the correction amount. By doing so, the luminance drop due to the voltage drop is corrected.
[0089]
In this embodiment, the voltage Vpwm is + 0.5V._SELSet to.
[0090]
As shown in FIG. 4, the surface conduction electron-emitting device has a voltage V across the device._SELIs applied, but electrons are not emitted at all at an applied voltage lower than the voltage Vth. The voltage Vth is 0.5 V as shown in FIG._SELThere is a feature that is larger than.
[0091]
For this reason, electrons are not emitted from the surface conduction electron-emitting device connected to the scanning wiring to which the non-selection potential Vns is applied. Similarly, a period in which the output of the pulse width modulation means is the ground potential (hereinafter referred to as an “L” period) is applied to both ends of the surface conduction electron-emitting device on the selected scanning wiring. Since the voltage is Vs, no electrons are emitted.
[0092]
In other words, electrons from the surface conduction electron-emitting device on the scanning wiring to which the selection potential Vs is applied correspond to a period during which the output of the pulse width modulation means is Vpwm (hereinafter referred to as an “H” period). Released. When the electrons are emitted, the above-described phosphor emits light according to the amount of the emitted electron beam, so that luminance corresponding to the emitted time can be obtained.
[0093]
(Voltage drop in scanning wiring)
As described above, the fundamental problem to be solved is that the voltage applied to the surface conduction electron-emitting device decreases due to the increase of the potential on the scanning wiring due to the voltage drop in the scanning wiring. The emission current from the mold emission element is reduced.
[0094]
Although it depends on the design specifications and manufacturing method of the surface conduction electron-emitting device, the device current for one element of the surface conduction electron-emitting device is the voltage V_SELIs about several hundreds of μA.
[0095]
When only one pixel on a selected scanning line is caused to emit light during a certain horizontal scanning period and the other pixels are not allowed to emit light, the element current flowing into the selected scanning line from the modulation line is a current for one pixel ( That is, only the above-mentioned several hundred μA). In this case, the voltage drop hardly occurs and the light emission luminance does not decrease.
[0096]
However, when all the pixels in the selected row are caused to emit light in a certain horizontal scanning period, the current for all the pixels flows from all the modulation wirings into the selected scanning wiring. The sum of the currents is several hundred mA to several A, and the voltage drop on the scanning wiring caused by the wiring resistance of the scanning wiring cannot be ignored.
[0097]
If a voltage drop occurs on the scanning wiring, the driving voltage applied to both ends of the surface conduction electron-emitting device decreases. For this reason, the emission current emitted from the surface conduction electron-emitting device is lowered, and as a result, the light emission luminance is lowered.
[0098]
Specifically, consider a case where a white cross-shaped pattern is displayed on a black background as shown in FIG.
[0099]
When driving row L in the figure, the number of lit pixels is small.
A voltage drop hardly occurs on the scanning wiring of the row. As a result, a desired amount of emission current is emitted from the surface conduction electron-emitting device of each pixel, and light can be emitted with a desired luminance.
[0100]
On the other hand, when driving the row L ′ in the figure, since all the pixels are turned on simultaneously, a voltage drop occurs on the scanning wiring, and the emission current from the surface conduction electron-emitting device of each pixel decreases. As a result, the luminance is reduced in the line L ′.
[0101]
As described above, since the influence of the voltage drop varies depending on the difference in the image data for each horizontal line, when displaying the cross pattern as shown in FIG. 6A, as shown in FIG. 6B. The image was displayed.
[0102]
Note that this phenomenon is not limited to the cross pattern, and also occurs when, for example, a window pattern or a natural image is displayed.
[0103]
Further, more complicatedly, the magnitude of the voltage drop has a property of changing even during one horizontal scanning period by performing modulation by pulse width modulation.
[0104]
For example, as shown in FIG. 5, when the rising edges of the pulse width modulation signals supplied to the respective columns are synchronized, the light is generally lit at the beginning of one horizontal scanning period, depending on the input image data. Since the number of pixels being turned on is large, and then the light is turned off in order from the lower luminance, the number of lighted pixels decreases with time in one horizontal scanning period. Therefore, the magnitude of the voltage drop generated on the scanning wiring also tends to decrease gradually as the beginning of one horizontal scanning period. Since the output of the pulse width modulation signal changes every time corresponding to one gradation of modulation, the temporal change in voltage drop also changes every time corresponding to one gradation of the pulse width modulation signal.
[0105]
(Voltage drop calculation method)
In order to obtain the correction amount for reducing the influence of the voltage drop, it is preferable to have hardware that predicts the magnitude of the voltage drop and the time change in real time as the first step.
[0106]
However, as a display panel of a display device, it is common to have thousands of modulation wirings, and it is very difficult to calculate the voltage drop at the intersection of all the modulation wirings and the scanning wiring, It is not realistic to create hardware that calculates it in real time.
[0107]
On the other hand, as a result of investigation of the voltage drop by the inventors, it has been found that there are the following characteristics.
[0108]
i) At a certain point in one horizontal scanning period, the voltage drop generated on the scanning wiring is a spatially continuous amount on the scanning wiring and is a very smooth curve.
[0109]
ii) The magnitude of the voltage drop varies depending on the display image, and changes every time corresponding to one gradation of the pulse width modulation, but is roughly larger at the rising edge of the pulse and gradually increases with time. Either it becomes smaller or its size is maintained. That is, in the driving method as shown in FIG. 5, the magnitude of the voltage drop does not increase in one horizontal scanning period.
[0110]
Therefore, the calculation is simplified by the following approximate model.
[0111]
First, from the feature of i), when calculating the magnitude of the voltage drop at a certain time, it is approximately simplified by a degenerate model in which thousands of modulation wirings are concentrated on several to tens of modulation wirings. (This will be explained in detail in the voltage drop calculation by the following degenerate model).
[0112]
In addition, from the characteristics of ii), a plurality of times are provided in one horizontal scanning period, and the time change of the voltage drop is roughly predicted by calculating the voltage drop for each time.
[0113]
More specifically, the voltage change over time was roughly predicted by calculating the voltage drop based on the degenerate model described below for a plurality of times.
[0114]
(Calculation of voltage drop by degenerate model)
FIG. 7A is a diagram for explaining the concept of blocks and nodes for approximating the degenerate model. In order to simplify the drawing, only the selected scanning wiring, each modulation wiring, and the surface conduction electron-emitting device connected to the intersection thereof are shown in FIG.
[0115]
Now, at a certain time in one horizontal scanning period, the lighting state of each pixel on the selected scanning wiring (that is, whether the output of the modulation means is “H” or “L”) is known. It shall be. In this lighting state, an element current flowing from each modulation wiring to the selected scanning wiring is defined as Ifi (i = 1, 2,... N; i is a column number).
[0116]
Further, as shown in the figure, n modulation wirings, a portion of the selected scanning wirings intersecting with the n modulation wirings, and n surface conduction electron-emitting devices arranged at the intersections are 1 Define blocks as one group. In this embodiment, the block is divided into four blocks.
[0117]
In addition, a position called a node is set at the boundary position of each block. The node is a horizontal position (reference point) for discretely calculating a voltage drop amount generated on the scanning wiring in the degenerate model. That is, each block includes n surface conduction electron-emitting devices connected to the region of the scanning wiring divided by the nodes (reference points).
[0118]
In this embodiment, five nodes, node 0 to node 4, are set at the block boundary positions.
[0119]
FIG. 7B is a diagram for explaining the degenerate model.
[0120]
In the degeneration model, n modulation wirings included in one block in FIG. 1A are reduced to one and connected so that they are located at the center of the scanning wiring block.
[0121]
In addition, a current source is connected to the centralized modulation wiring of each block, and the total current (statistics) IF0 to IF3 in each block flows from each current source.
[0122]
That is, IFj (j = 0, 1,... 3) is a current represented by (Expression 1).
[Expression 1]

[0123]
In addition, the potential at both ends of the scanning wiring is Vs in the example of FIG. 5A, whereas the GND potential in FIG. In the degeneracy model, the current flowing into the scanning wiring selected from the modulation wiring is modeled by the current source, so that the voltage drop of each part on the scanning wiring is calculated as the voltage (potential difference) of each part with the power feeding part as the reference potential. It is because it can calculate by doing.
[0124]
Further, the surface conduction electron-emitting device is omitted if the equivalent current flows from the modulation wiring when viewed from the selected scanning wiring, regardless of the presence of the surface conduction electron-emitting device. This is because the voltage drop itself does not change. Therefore, here, the surface conduction electron-emitting device is omitted by setting the current value flowing from the current source of each block to the current value IFj of the sum of the device currents in each block.
[0125]
Further, the wiring resistance of the scanning wiring of each block is set to n times the wiring resistance r of the scanning wiring in one section (here, one section refers to the modulation of the scanning wiring from the intersection with a certain modulation wiring next to it) (This refers to the portion up to the intersection with the wiring. Here, the wiring resistance of the scanning wiring in each section is assumed to be uniform.)
[0126]
In such a degenerate model, the voltage drop amounts DV0 to DV4 generated at each node on the scanning wiring can be easily calculated by the following product-sum formula.
[Expression 2]

[0127]
That is, the voltage drop amount DVi (i = 0, 1, 2, 3, 4) is expressed by (Expression 2).
[Equation 3]

[0128]
However, aij is a voltage generated at the i-th node when a unit current is injected only into the j-th block in the degenerate model (hereinafter, this is defined as aij).
[0129]
aij can be easily derived from Kirchhoff's law as follows.
[0130]
That is, in FIG. 7B, the wiring resistance to the left supply terminal of the scanning wiring viewed from the current source of the block i is rli (i = 0, 1, 2, 3, 4), and the wiring to the right supply terminal. The resistance is defined as ri (i = 0, 1, 2, 3, 4), the wiring resistance between block 0 and the left supply terminal, and the wiring resistance between block 4 and the right supply terminal are all defined as rt. Then, it becomes as follows.
[Expression 4]

[0131]
Furthermore, if a, b, c, d are set as follows,
[Equation 5]

aij can be easily derived as shown in (Expression 3). However, in (Equation 3), A // B is a symbol representing the parallel resistance value of the resistor A and the resistor B, and A // B = A × B / (A + B).
[Formula 6]

[0132]
Even when the number of blocks is not four, if the definition of aij is taken into consideration, (Equation 2) can be easily calculated by Kirchhoff's law. Further, even in the case where only one side is not provided with the power supply terminals on both sides of the scanning wiring as in the present embodiment, it can be easily calculated by calculating according to the definition of aij.
[0133]
The parameter aij defined by (Equation 3) does not need to be recalculated every time it is calculated, but may be calculated once and stored as a table.
[0134]
Furthermore, approximation as shown in the following (Expression 4) was performed on the total current IF0 to IF3 of each block determined in (Expression 1). However, in (Expression 4), Count i is a variable that takes 1 when the i-th pixel on the selected scanning wiring is in a lit state and takes 0 when it is in a lit state.
[Expression 7]

[0135]
IFS is an amount obtained by multiplying an element current IF that flows when a driving voltage is applied to both ends of one surface conduction electron-emitting device by a coefficient α that takes a value between 0 and 1. That is, it is defined as (Equation 5).
[Equation 8]

[0136]
(Equation 4) assumes that an element current proportional to the number of lighting in the block flows from the modulation wiring of each block into the selected scanning wiring. At this time, the element current IFS obtained by multiplying the element current IF of one element by the coefficient α is that the amount of the element current decreases due to an increase in the voltage of the scanning wiring due to a voltage drop. It is taken into consideration.
[0137]
Note that the driving voltage applied to both ends of the surface conduction electron-emitting device is V_DRVIf so, drive voltage V_DRVIs varied, the value of the element current IF used in (Equation 5) is changed to the actual voltage V_DRVIt is sufficient to update and calculate according to the value of.
[0138]
FIG. 7C is an example of a result of calculating the voltage drop amounts DV0 to DV4 of each node using a degenerate model in a certain lighting state.
[0139]
Since the voltage drop becomes a very smooth curve, it is assumed that the voltage drop between the nodes is approximately the value shown by the dotted line in the figure.
[0140]
In this way, by using this degenerate model, it is possible to calculate a voltage drop for each node at a desired time point for arbitrary image data.
[0141]
As described above, the voltage drop amount in a certain lighting state is simply calculated using the degenerate model.
[0142]
The voltage drop generated on the selected scanning wiring changes with time in one horizontal scanning period, and as described above, with respect to several times (reference time) in one horizontal scanning period, The lighting state at that time was obtained and predicted by calculating the voltage drop for the lighting state using a degenerate model. Note that the number of lighting in each block at a certain point in one horizontal scanning period can be easily obtained by referring to the image data of each block.
[0143]
As an example, consider a case where the number of bits of input data to the pulse width modulation circuit is 8 bits, and the pulse width modulation circuit outputs a pulse width linear with respect to the size of the input data. That is, “L” is output during one horizontal scanning period when the input data is 0, “H” is output during one horizontal scanning period when the input data is 255, and “1” is output when the input data is 128. “H” is output during the first half of the horizontal scanning period, and “L” is output during the latter half.
[0144]
In such a case, the number of lighting at the time (start time) when the pulse width modulation signal rises can be easily detected by counting the number of input data larger than 0 to the pulse width modulation circuit. Similarly, the number of lighting at the center of one horizontal scanning period can be easily detected by counting the number of input data to the pulse width modulation circuit that is greater than 128. In this way, if the image data is compared with respect to a certain threshold and the number of outputs of the comparator being true is counted, the number of lightings at an arbitrary time can be easily calculated.
[0145]
Here, in order to simplify the following explanation, an amount of time called a time slot is defined.
[0146]
The time slot represents the time from the rise of the pulse width modulation signal in one horizontal scanning period, and the time slot = 0 represents the time immediately after the start time (rise in this case) of the pulse width modulation signal. It is defined as Time slot = 64 is defined to represent the time when 64 gradations have elapsed from the start time of the pulse width modulation signal. Similarly, time slot = 128 is defined as representing a time when 128 gradations have elapsed from the start time of the pulse width modulation signal.
[0147]
In the present embodiment, an example in which the pulse width from the pulse rise time is used as a reference is shown. However, even when the pulse width is modulated using the pulse fall time as a reference, the direction in which the time axis advances The time slot advances in the opposite direction, but can be considered in the same manner as described above.
[0148]
(Calculation of correction data from voltage drop)
As described above, the time change of the voltage drop during one horizontal scanning period can be calculated approximately and discretely by repeatedly performing the calculation using the degenerate model.
[0149]
FIG. 8 shows an example in which a voltage drop is repeatedly calculated with respect to certain image data, and a time change of the voltage drop in the scanning wiring is calculated. The voltage drop and its change over time shown here are examples for one image data, and it is natural that the voltage drop for another image data will make another change.
[0150]
In the figure, the voltage drop amount at each time is discretely calculated by applying the degenerate model to each of the four time points of time slots = 0, 64, 128, and 192.
[0151]
In FIG. 8, the amount of voltage drop at each node is connected by a dotted line, but the dotted line is shown for easy viewing of the figure, and the amount of voltage drop calculated by this degenerate model is □, ○, ●, △ It calculated discretely in the position of each node shown by.
[0152]
FIG. 9 is a graph in which the emission current emitted from the surface conduction electron-emitting device in the lighting state is estimated when the voltage drop shown in FIG. 8 occurs on the selected scanning wiring.
[0153]
The vertical axis represents the amount of emission current at each time and position as a percentage, with the magnitude of the emission current emitted when there is no voltage drop being 100%, and the horizontal axis represents the horizontal position.
[0154]
As shown in FIG. 9, at the horizontal position (reference point) of node 2,
The emission current when time slot = 0 is Ie0,
The emission current at time slot = 64 is Ie1,
The emission current at time slot = 128 is Ie2,
The emission current when the time slot is 192 is Ie3
And
[0155]
The emission current was calculated from the voltage drop amount in FIG. 8 and the graph of “drive voltage vs. emission current” in FIG. That is, the graph of FIG._DRVThe value of the emission current when a voltage obtained by subtracting the amount of voltage drop is applied is simply plotted mechanically.
[0156]
Therefore, this figure only means the current emitted from the surface conduction electron-emitting device in the lit state, and the surface conduction electron-emitting device in the unlit state does not emit current.
[0157]
FIGS. 10A, 10B, and 10C are diagrams for explaining a method for calculating correction data of the voltage drop amount from the time change of the emission current of FIG. The figure shows an example of calculating correction data for image data having a size of 64.
[0158]
Luminance is nothing but the amount of emitted charge obtained by temporally integrating the emission current caused by the emission current pulse. Therefore, in the following, the description will be made based on the amount of emitted charges when considering the variation in luminance due to the voltage drop.
[0159]
If the emission current when there is no voltage drop effect is IE and the time corresponding to one gradation of the pulse width modulation is Δt, the emission to be emitted by the emission current pulse when the image data is 64 The charge amount Q0 can be expressed as (Equation 6) by multiplying the amplitude IE of the emission current pulse by the pulse width (64 × Δt).
[Equation 9]

[0160]
However, in practice, a phenomenon occurs in which the emission current decreases due to a voltage drop on the scanning wiring.
[0161]
The amount of charge emitted by the emission current pulse considering the influence of the voltage drop can be approximately calculated as follows. If the emission currents of the time slots = 0 and 64 of the node 2 are Ie0 and Ie1, respectively, and the emission current between the time slots 0 to 64 is approximated to change linearly between Ie0 and Ie1, The charge amount Q1 can be calculated as shown in the trapezoidal area of FIG.
[Expression 10]

[0162]
Next, as shown in FIG. 10C, it is assumed that the influence of the voltage drop can be removed when the pulse width is increased by DC1 in order to correct the decrease in the emission current due to the voltage drop. Further, when the voltage drop is corrected and the pulse width is extended, the amount of emission current in each time slot is considered to change. Here, for simplicity, the time slot is as shown in FIG. When = 0, the emission current is Ie0, and the emission current at time slot = (64 + DC1) is Ie1. Further, the emission current between the time slot 0 and the time slot (64 + DC1) is approximated to take a value on a line obtained by connecting two emission currents with a straight line.
[0163]
Then, the emission charge amount Q2 due to the emission current pulse after correction can be calculated as (Equation 8).
## EQU11 ##

[0164]
If this is equal to the aforementioned Q0, the following equation is established.
[Expression 12]

[0165]
If this is solved for DC1, (Equation 9) is obtained.
[Formula 13]

[0166]
In this way, correction data when the image data is 64 was calculated.
[0167]
That is, the correction data CData should be added by DC1 as described in (Equation 9) for the image data having the size of node 2 and a size of 64.
[0168]
FIG. 11 shows an example in which correction data for image data having a size of 128 is calculated from the calculated voltage drop amount.
[0169]
When there is no influence of the voltage drop, the emission charge amount Q3 released by the emission current pulse when the image data is 128 is (Equation 10).
[Expression 14]

[0170]
On the other hand, the input charge amount due to the actual emission current pulse affected by the voltage drop can be approximately calculated as follows. Assume that the emission current amounts at time slot = 0, 64, and 128 of node 2 are Ie0, Ie1, and Ie2, respectively. Also, the emission current between time slots 0 to 64 changes linearly between Ie0 and Ie1, and approximates that changes between the time slots 64 to 128 on a line connecting Ie1 and Ie2 with a straight line. Then, the amount of charge Q4 emitted between the time slots 0 to 128 can be calculated as the sum of the areas of the two trapezoids in FIG. 11B, that is, (Equation 11).
[0171]
[Expression 15]

[0172]
On the other hand, the correction amount of the voltage drop was calculated as follows. A period corresponding to time slots 0 to 64 is defined as period 1, and a period corresponding to 64 to 128 is defined as period 2. When correction is performed, it is considered that the period 1 portion is extended by DC1 and extended to the period 1 ', and the period 2 portion is extended by DC2 and extended to the period 2'. At this time, it is assumed that the amount of emitted charges becomes the same as the above-described Q0 by performing correction during each period.
[0173]
In addition, it goes without saying that the emission current at the beginning and end of each period changes as a result of correction, but here it is assumed that it does not change in order to simplify the calculation. That is, the emission current at the beginning of period 1 'is Ie0, the emission current at the end of period 1' is Ie1, the emission current at the beginning of period 2 'is Ie1, and the emission current at the end of period 2' is Ie2. .
[0174]
Then, DC1 can be calculated in the same manner as (Equation 9).
[0175]
DC2 can be calculated as in (Equation 12) based on the same concept.
[Expression 16]

[0176]
As a result, the correction data CData expressed by (Equation 13) may be added to the image data whose node 2 has a position size of 128.
[Expression 17]

[0177]
FIG. 12 shows an example in which correction data for image data having a size of 192 is calculated from the calculated voltage drop amount.
[0178]
Emission charge due to emission current pulse expected when image data is 192
The quantity Q5 is expressed by the following equation.
[Expression 18]

[0179]
On the other hand, the amount of charge emitted by the actual emission current pulse affected by the voltage drop can be approximately calculated as follows. The emission current of node 2 at time slot = 0 is Ie0, the emission current at time slot = 64 is Ie1, the emission current at time slot = 128 is Ie2, and the emission current at time slot = 192 is Ie3. The emission current between time slots 0 to 64 changes linearly between Ie0 and Ie1, and changes between the time slots 64 to 128 on a line connecting Ie1 and Ie2 with a straight line. If it is approximated that the line 128 to 192 changes on the line connecting Ie2 and Ie3 with a straight line, the input charge amount Q6 between the time slots 0 to 192 is the three trapezoids of FIG. , That is, (Equation 14).
[Equation 19]

[0180]
A period corresponding to time slots 0 to 64 is defined as period 1, a period corresponding to 64 to 128 is defined as period 2, and a period corresponding to 128 to 192 is defined as period 3. As before, after the correction, the period 1 part is extended by DC1 and extended to period 1 ', the period 2 part is extended by DC2 and extended to period 2', and the period 3 part is DC3. It is assumed that it is extended only by period 3 ′. At this time, it is assumed that the amount of emitted charges becomes the same as the above-described Q0 by performing correction during each period.
[0181]
It was also assumed that the emission current at the beginning and end of each period did not change before and after correction. That is, the emission current at the beginning of period 1 'is Ie0, the emission current at the end of period 1' is Ie1, the emission current at the beginning of period 2 'is Ie1, the emission current at the end of period 2' is Ie2, and the period 3 ' It is assumed that the first emission current is Ie2, and the emission current at the end of the period 3 'is Ie3.
[0182]
Then, DC1 and DC2 can be calculated in the same manner as (Equation 9) and (Equation 12), respectively.
[0183]
DC3 can be calculated as in (Equation 15).
[Expression 20]

[0184]
As a result, the correction data CData expressed by (Equation 16) may be added to the image data whose position of the node 2 is 192.
[Expression 21]

[0185]
As described above, the correction data CDdata of the image data 64, 128, and 192 with respect to the position of the node 2 was calculated.
[0186]
When the pulse width is 0, naturally, there is no influence of the voltage drop on the emission current, so that the correction data is 0 and the correction data CData added to the image data is also 0.
[0187]
Thus, the correction data is calculated for the discrete image data such as 0, 64, 128, and 192 in order to reduce the calculation amount. That is, if the same calculation is performed for all arbitrary image data, the amount of calculation becomes very large, and the amount of hardware for performing the calculation becomes very large. On the other hand, at a certain node position, the correction data tends to increase as the image data increases. As a result, when calculating correction data for arbitrary image data, the amount of calculation can be greatly reduced by interpolating the points where correction data has already been calculated in the vicinity of the image data by linear approximation. It is because it can do. This interpolation will be described in detail when the discrete correction data interpolation means is described.
[0188]
Further, if the same concept is applied to all node positions, correction data of image data = 0, 64, 128, and 192 at all node positions can be calculated.
[0189]
In this embodiment, by applying the degeneracy model to the four points of time slots 0, 64, 128, and 192 and calculating the voltage drop amount at each time, four image data of 0, 64, 128, and 192 are calculated. Correction data for the reference value could be obtained.
[0190]
However, preferably, the time interval for calculating the voltage drop is reduced by the degeneracy model, and by taking more reference values of the image data, the time change of the voltage drop can be handled more precisely, and the error in the approximate calculation can be reduced. Can be reduced.
[0191]
For example, in this embodiment, the calculation is performed only at four points of time slots 0, 64, 128, and 192. However, when the calculation is performed every 16 time slots among time slots 0 to 255 (that is, the reference value of image data). The image data size was set every 16), and more preferable results were obtained.
[0192]
In this case, calculation may be performed by modifying (Equation 6) to (Equation 16) based on the same concept.
[0193]
FIG. 13A shows an example of discrete correction data for certain input image data obtained by this method. In the figure, the horizontal axis corresponds to the horizontal display position, and the position of each node is described. The vertical axis represents the size of the correction data.
[0194]
The discrete correction data is calculated with respect to the position of the node and the size of the image data Data (image data reference value = 0, 64, 128, 192) indicated by □, ○, ●, △ in the figure. is there.
[0195]
(Interpolation method for discrete correction data)
The correction data calculated discretely is discrete with respect to the position of each node, and does not give correction data at an arbitrary horizontal position (column wiring number). At the same time, it is correction data for image data having a predetermined reference value size of image data at each node position, and does not provide correction data according to the actual image data size. Absent.
[0196]
Therefore, the correction data that is adapted to the size of the input image data in each column wiring is calculated by interpolating the correction data discretely calculated.
[0197]
FIG. 13B is a diagram showing a method for calculating correction data corresponding to the image data Data at a position x located between the node n and the node n + 1.
[0198]
As a premise, it is assumed that the correction data has already been discretely calculated at the positions Xn and Xn + 1 of the nodes n and n + 1. Data that is input image data takes a value between two image data reference values Dk and Dk + 1 for which correction data has already been calculated discretely.
[0199]
If the correction data for the reference value Dk of the k-th image data of the node n is expressed as CData [k] [n], the correction data CA for the image data Dk at the position x is CData [k] [n] and CData. Using the value of [k] [n + 1], it can be calculated as (Equation 17) by linear approximation.
[Expression 22]

[0200]
The correction data CB of the image data Dk + 1 at the position x can be calculated as (Equation 18).
[Expression 23]

[0201]
By linearly approximating the correction data of CA and CB, the correction data CD for the image data Data at the position x can be calculated as (Equation 19).
[Expression 24]

[0202]
As described above, in order to calculate the correction data suitable for the actual position and the size of the image data from the discrete correction data, it can be easily calculated by the method described in (Equation 17) to (Equation 19).
[0203]
If the correction data calculated in this way is added to the image data to correct the image data, and pulse width modulation is performed according to the corrected image data, the deterioration in image quality due to the voltage drop can be reduced. Can be improved.
[0204]
The correction hardware can also be configured with very small hardware because the amount of calculation can be reduced by introducing approximation such as degeneration.
[0205]
(Explanation of functions of the entire system and each part)
Next, the hardware of the display device incorporating the correction data calculation means will be described.
[0206]
FIG. 14 is a block diagram showing an outline of the circuit configuration. In the figure, 1 is the display panel of FIG. 2, Dx1 to DxM and Dx1 ′ to DxM ′ are voltage supply terminals of the scanning wiring of the display panel, Dy1 to DyN are voltage supply terminals of the modulation wiring of the display panel, and Hv is the face plate. A high voltage supply terminal for applying an acceleration voltage between the rear plates, Va is a high voltage power source, 2 is a scanning circuit (scanning means), 3 is a synchronization signal separation circuit, 4 is a timing generation circuit, 7 is a synchronization signal separation circuit 3 RGB conversion unit for converting the YPbPr signal into RGB, 17 is an inverse γ processing unit, 5 is a shift register for one line of image data, 6 is a latch circuit for one line of image data, and 8 is a modulation wiring of the display panel. Pulse width modulation means (modulation means) for outputting a modulation signal to the signal, 12 is an adder (calculation processing means, addition processing means), 14 is correction data calculation means, and 221 is average luminance Bell calculating means (the average luminance detection circuit), 222 denotes a drive voltage calculation unit.
[0207]
In the same figure, R, G, and B are RGB parallel input video data, Ra, Ga, and Ba are RGB parallel video data that has been subjected to inverse γ conversion processing, which will be described later, and Data is parallel / serial by the data array conversion unit 9. The converted image data, CD is correction data calculated by the correction data calculation means 14, and Dout is image data (corrected image data) corrected by adding the correction data to the image data by the adder 12.
[0208]
(Synchronous signal separation circuit, timing generation circuit)
The display device of the present embodiment can display both television signals such as NTSC, PAL, SECAM, and HDTV, and input video signals such as VGA that is the output of the computer.
[0209]
In FIG. 14, in order to simplify the drawing, the HDTV system is described as an example.
[0210]
The HDTV video signal is first separated into synchronization signals Vsync and Hsync by the synchronization signal separation circuit 3 and supplied to the timing generation circuit 4. The synchronously separated video signal is supplied to the RGB converter 7. Inside the RGB conversion unit 7, in addition to a conversion circuit from YPbPr to RGB, a low-pass filter, an A / D converter, and the like are provided. The RGB conversion unit 7 converts YPbPr through a low-pass filter into a digital RGB signal by an A / D converter and supplies the digital RGB signal to the inverse γ processing unit 17.
[0211]
(Timing generation circuit)
The timing generation circuit 4 shown in FIG. 14 has a built-in PLL circuit, and generates a timing signal synchronized with synchronization signals of various video sources and generates an operation timing signal for each part.
[0212]
The timing signal generated by the timing generation circuit 4 includes Tsft for controlling the operation timing of the shift register 5, a control signal DataLoad for latching data from the shift register 5 to the latch circuit 6, and a pulse width modulation start signal for the modulation means 8. Pwmstart, clock Pwmclk for pulse width modulation, Tscan for controlling the operation of the scanning circuit 2, and the like.
[0213]
(Scanning circuit)
The scanning circuits 2 and 2 'in FIG. 14 are circuits that output the selection potential Vs or the non-selection potential Vns to the connection terminals Dx1 to DxM in order to sequentially scan the display panel 1 row by row in one horizontal scanning period. is there.
[0214]
As shown in FIG. 15, the scanning circuits 2 and 2 ′ are provided with a variable power source that sets the selection potential Vs based on a selection potential instruction value SVs supplied from a drive voltage calculation unit described later. In the present embodiment, by changing the selection potential Vs, it is possible to change the driving voltage of the cold cathode elements arranged in the display panel 1.
[0215]
The scanning circuits 2 and 2 ′ are circuits that perform scanning by sequentially switching the selected scanning wiring for each horizontal period in synchronization with the timing signal Tscan from the timing generation circuit 4.
[0216]
Note that Tscan is a timing signal group generated from a vertical synchronization signal, a horizontal synchronization signal, and the like.
[0217]
As shown in FIG. 15, the scanning circuits 2 and 2 'each include M switches and shift registers. These switches are preferably composed of transistors and FETs.
[0218]
In order to reduce the voltage drop in the scanning wiring, it is effective to connect scanning circuits to both ends of the scanning wiring of the display panel 1 and drive from both ends as shown in FIG. However, the method of the present embodiment can also be applied when the scanning circuit is not connected to both ends of the scanning wiring. In that case, the parameter of (Formula 3) described above may be changed.
[0219]
In FIG. 15, a panel driving power supply for applying the selection potential Vs and the non-selection potential Vns is arranged in the scanning circuit. Such a panel driving power supply is configured as an independent power supply circuit different from the scanning circuit. It is also preferable.
[0220]
(Reverse γ processing part)
The CRT has a light emission characteristic (hereinafter referred to as an inverse γ characteristic) of approximately 2.2 to the input. The input video signal considers such characteristics of the CRT, and is generally converted in accordance with a γ characteristic of the power of 0.45 so as to obtain a linear light emission characteristic when displayed on the CRT.
[0221]
On the other hand, the display panel 1 of the display device of the present embodiment has light emission characteristics that are substantially linear with respect to the length of the application time when modulation is performed according to the application time of the drive voltage. Therefore, the input video signal may be converted based on the inverse γ characteristic (hereinafter referred to as inverse γ conversion).
[0222]
FIG. 16 shows details of the inverse γ processing unit 17. The inverse γ processing unit 17 is a block for performing inverse γ conversion on the input video signal.
[0223]
The inverse γ processing unit 17 of the present embodiment realizes the inverse γ conversion processing with a memory. The number of bits of the video signals R, G, and B is 8 bits, the number of bits of the video signals Ra, Ga, and Ba that are the output of the inverse γ processing unit 17 is also 8 bits, and a memory of 8 bits of address and 8 bits of data The inverse γ processing unit 17 is configured by using each color.
[0224]
(Data array converter)
14 is a circuit that performs parallel / serial conversion of Ra, Ga, and Ba, which are RGB parallel video signals, in accordance with the pixel array of the display panel 1. As shown in FIG. 17, the data array conversion unit 9 includes FIFO (First In First Out) memories 2021 R, 2021 G, and 2021 B for each color of RGB and a selector 2022.
[0225]
Although not shown in the figure, the FIFO memory includes two memories each having a number of horizontal pixels, one for odd lines and one for even lines. When odd-numbered video data is input, data is written to the odd-line FIFO, while image data stored in the previous horizontal scanning period is read from the even-line FIFO memory. When the even-numbered video data is input, the data is written in the even-line FIFO, while the image data stored in the previous horizontal period is read from the odd-line FIFO memory.
[0226]
Data read from the FIFO memory is parallel / serial converted by the selector 2022 in accordance with the pixel arrangement of the display panel 1 and output as RGB serial image data SData. Although not described in detail, the data array conversion unit 9 operates based on a timing control signal from the timing generation circuit 4.
[0227]
(Adder)
An adder 12 in FIG. 14 is a means for adding the correction data CD from the correction data calculation means 14 and the image data Data. By performing the addition, the image data Data is corrected and transferred to the shift register 5 as the image data Dout.
[0228]
Note that when the image data Data and the correction data CD are added, the adder 12 may overflow. On the other hand, in the present embodiment, as a configuration for preventing overflow, the bit width of the adder 12 and the subsequent bit of the modulation means 8 are set according to the maximum value when the image data Data and the correction data CD are added. The width was determined.
[0229]
More specifically, in the case of the display device of the present embodiment, the correction data reaches a maximum of 120 when the image data is all 255 screens, so the maximum value of the output of the adder 12 is 255 + 120 = 375. Therefore, the number of output bits of the adder 12 is 9 bits, the number of bits of the modulation means is 9 bits, and the number of bits of each part is determined.
[0230]
As another configuration for preventing overflow, the maximum value of correction data to be added is estimated in advance, and image data can be acquired so that overflow does not occur when the maximum value is added. The value range may be reduced in advance.
[0231]
In order to reduce the size of image data, for example, the input image data may be limited when A / D conversion is performed, or a multiplier is provided so that the input image data is 0 or more and less than 1. The gain may be multiplied to limit the size.
[0232]
(Delay circuit)
The image data SData rearranged by the data array conversion unit 9 is input to the correction data calculation unit 14 and the delay circuit (delay unit) 19 shown in FIG. The correction data interpolation unit of the correction data calculation means 14 refers to the horizontal position information x and the value of the image data SData from the timing control circuit, and calculates the correction data CD corresponding to them.
[0233]
The delay circuit 19 is provided to absorb the time required for calculating correction data. When the correction data is added to the image data by the adder 12, the correction data corresponding to the image data is correctly added. It is means for performing such a delay. The delay circuit 19 can be configured by using a flip-flop.
[0234]
(Shift register, latch circuit)
The image data Dout output from the adder 12 is serial / parallel converted from the serial data format to the parallel image data ID1 to IDN for each modulation wiring by the shift register 5, and output to the latch circuit 6. The latch circuit 6 latches data from the shift register 5 by the timing signal Dataload immediately before one horizontal period is started. The output of the latch circuit 6 is supplied to the modulation means 8 as parallel image data D1 to DN.
[0235]
In this embodiment, the image data ID1 to IDN and D1 to DN are each 8-bit image data. These operation timings are determined based on the timing control signals TSFT and Dataload from the timing generation circuit 4.
[0236]
(Details of modulation means)
Parallel image data D <b> 1 to DN as outputs of the latch circuit 6 are supplied to the modulation means 8.
[0237]
As shown in FIG. 18A, the modulation means 8 is a pulse width modulation circuit (PWM circuit) including a PWM counter and a comparator and a switch (FET in the figure) for each modulation wiring.
[0238]
The relationship between the image data D1 to DN and the output pulse width of the modulation means 8 is a linear relationship as shown in FIG.
[0239]
FIG. 18C shows three examples of output waveforms of the modulation means 8. In FIG. 18C, the upper waveform is the waveform when the input data to the modulation means 8 is 0, the middle waveform is the waveform when the input data to the modulation means 8 is 256, and the lower waveform is the modulation. This is a waveform when the input data to the means 8 is 511.
[0240]
In this embodiment, the number of bits of the input data D1 to DN to the modulation means 8 is 9 bits in consideration of the fact that it does not overflow as described above (in the above description, the input data of the modulation means 8 is Is 511, there is a place where a modulated signal having a pulse width corresponding to one horizontal scanning period is output, but in detail, although it is a very short time as shown in FIG. There is a period of time before starting up and after driving down, when there is no drive.
[0241]
FIG. 19 is a timing chart showing the operation of the modulation means 8 of this embodiment. In the figure, Hsync is a horizontal synchronization signal, Dataload is a load signal to the latch circuit 6, D1 to DN are input signals to the columns 1 to N of the modulation means 8, Pwmstart is a PWM counter synchronization clear signal, and Pwmclk is a PWM counter. Is the clock. XD1 to XDN represent outputs of the first to Nth columns of the modulation means 8.
[0242]
As shown in the figure, when one horizontal scanning period starts, the latch circuit 6 latches the image data and transfers the data to the modulation means 8.
[0243]
The PWM counter starts counting based on Pwmstart and Pwmclk. When the count value reaches 511, the counter is stopped and the count value 511 is held.
[0244]
The comparator provided for each column compares the count value of the PWM counter with the image data of each column, and outputs High when the value of the PWM counter is equal to or greater than the image data, and outputs Low during other periods. .
[0245]
The output of the comparator is connected to the gate of the switch in each column. During the period when the output of the comparator is Low, the switch on the upper side (VPwm side) in FIG. 18A is ON and the switch on the lower side (GND side) is Turns OFF and connects the modulation wiring to the voltage VPwm. Conversely, during the period when the output of the comparator is High, the upper switch in FIG. 18A is turned OFF, the lower switch is turned ON, and the voltage of the modulation wiring is connected to the GND potential.
[0246]
As each unit operates as described above, the pulse width modulation signal output from the modulation means 8 has a waveform in which the rising edges of the pulses are synchronized as indicated by D1, D2,.
[0247]
(Average luminance level detection means)
The average luminance level detecting means 221 for detecting the luminance information is means for detecting the average luminance for each frame with reference to the image data Ra, Ga, Ba after the inverse γ conversion. The means adds the image data of Ra, Ga, and Ba for each frame to calculate the sum of the image data for each frame, and divides the sum of the image data for each frame by the number of pixels of the screen to obtain the average luminance level. To detect.
[0248]
The detection of the luminance information used in the present invention is not limited to this method, and other means as described above may be used as long as the value corresponding to the average luminance level can be detected.
[0249]
The value corresponding to the average luminance level may be calculated by dividing the sum of the image data by an appropriate fixed value instead of the number of pixels on the screen. In this case, if a power-of-two value is used as a fixed value, division can be performed by a bit shift operation, and hardware can be simplified.
[0250]
The average luminance level has the same meaning as APL (Average Picture Level), which is generally called.
[0251]
(Drive voltage calculation unit)
The drive voltage calculation unit 222 is a drive voltage calculation unit that calculates a drive voltage instruction value based on the average luminance calculated by the average luminance level detection unit 221. Calculated drive voltage instruction value SV_DRVAs shown in FIG. 14, the signal is supplied to correction data calculation means 14 (to be described later), while the selected potential instruction value SVs obtained by subtracting the modulation potential from the drive voltage is supplied to the scanning circuits 2 and 2 ′. Supplied.
[0252]
In this embodiment, the drive voltage V is calculated from the average luminance._DRVIndication value SV for_DRVThe table ROM was used for calculating (FIG. 20 (a)). That is, when the average luminance is input as the input (address terminal) of the table ROM, the instruction value SV of the drive voltage to be set is output from the output (data terminal) of the ROM._DRVWas configured to be output.
[0253]
The contents stored in the table ROM in this embodiment are shown in FIG. In the figure, the horizontal axis is the average luminance, but for the sake of easy understanding, the average luminance when the input video signal of one frame is an all white screen is normalized as 1. In addition, the vertical axis in FIG._DRVNot the actual drive voltage V_DRVIt is. Also, V_SELIs the rated drive voltage of the surface conduction electron-emitting device of this embodiment.
[0254]
That is, in the case of a dark image, that is, an image with a low average luminance level, the drive voltage V_DRVDrive voltage V for high and high images_DRVIs controlled to be low.
[0255]
(Correction data calculation means)
The correction data calculation means 14 is a circuit that calculates correction data for a voltage drop corresponding to the drive voltage of the display panel 1 by the correction data calculation method described above. As shown in FIG. 21, the correction data calculation means 14 includes two blocks, a discrete correction data calculation unit and a correction data interpolation unit.
[0256]
In the discrete correction data calculation unit, the drive voltage instruction value SV output from the drive voltage calculation unit 222 is output._DRV, A voltage drop amount corresponding to the input video signal is calculated, and correction data is calculated discretely from the voltage drop amount.
[0257]
In order to reduce the amount of calculation and the amount of hardware, this means introduces the concept of the above-mentioned degenerate model and calculates correction data discretely. At this time, the drive voltage V_DRVDrive voltage instruction value SV corresponding to_DRVAccordingly, the amount of voltage drop is calculated by updating the amount of element current used for the calculation.
[0258]
The correction data calculated discretely is interpolated by a correction data interpolation unit (correction data interpolation means), and correction data CD suitable for the size of the image data and the horizontal display position x is calculated.
[0259]
(Discrete correction data calculation unit)
FIG. 22 shows a discrete correction data calculation unit for calculating correction data discretely.
[0260]
As described below, the discrete correction data calculation unit divides the image data into blocks, calculates the statistic (number of lightings) for each block, and calculates the time change of the voltage drop at each node position from the statistic. A function as a voltage drop amount calculation unit to calculate, a function to convert the voltage drop amount for each time into a light emission luminance amount, a function to calculate the light emission luminance total amount by integrating the light emission luminance amount in the time direction, and from them It is means for realizing a function of calculating correction data for a reference value of image data at discrete reference points.
[0261]
In FIG. 22, 100a to 100d are lighting number counting means, 101a to 101d are register groups for storing the number of lighting at each time for each block, 102 is a CPU, 103 is a parameter described in (Expression 2) and (Expression 3). A table memory (voltage drop amount storage means) for storing aij, 113 is a drive voltage instruction value SV supplied from the drive voltage calculation unit._DRV, 112 is a drive voltage instruction value SV_DRVTable memory for calculating the element current amount for calculating the voltage drop amount from 104, 104 is a temporary register for temporarily storing the calculation result, 105 is a program memory storing the CPU program, 111 is the voltage drop A table memory 106 in which conversion data for converting the quantity into the emission current quantity is described, and a register group for storing the calculation result of the discrete correction data described above.
[0262]
The lighting number counting means 100a to 100d are composed of a comparator and an adder as shown in FIG. The video signals Ra, Ga, Ba are respectively input to the comparators 107a to 107c and are sequentially compared with the value of Cval. Cval corresponds to a reference value set for the image data described above.
[0263]
The comparators 107a to 107c compare Cval and image data, and output High when the image data is larger, and output Low when the image data is smaller.
[0264]
The outputs of the comparators 107a to 107c are added to each other by the adders 108 and 109. Further, addition is performed for each block by the adder 110, and the addition result for each block is used as the lighting number for each block to the register groups 101a to 101d. Store.
[0265]
0, 64, 128, and 192 are input to the lighting number counting means 100a to 100d as the comparison values Cval of the comparators 107a to 107c, respectively. That is, the lighting number counting means 100a counts the number of image data larger than 0 among the image data, and stores the total for each block in the register 101a. The lighting number counting means 100b counts the number of image data larger than 64 of the image data, and stores the total for each block in the register 101b. The lighting number counting means 100c counts the number of image data larger than 128 among the image data, and stores the total for each block in the register 101c. The lighting number counting means 100d counts the number of image data larger than 192 out of the image data, and stores the total for each block in the register 101d.
[0266]
When the number of lightings for each block and time is counted, the CPU reads the parameter table aij stored in the table memory 103 at any time, calculates the voltage drop amount according to (Expression 2) to (Expression 5), and the calculation result Is stored in the temporary register 104.
[0267]
At this time, the CPU 102 first refers to the contents of the register 113 and instructs the drive voltage instruction value SV indicated by the drive voltage calculation unit 222._DRVStores the value of.
[0268]
Further, the drive voltage instruction value SV_DRVTherefore, the contents of the table memory 3 (112) are referred to in order to obtain the element current amount used for the voltage drop. The table memory 3 stores the relationship between the drive voltage and the element current IF, and the table memory 3 stores the drive voltage instruction value SV._DRVIs input, the corresponding element current amount IF is output. Substituting the element current amount IF thus obtained into (Equation 5), the amount of voltage drop is calculated.
[0269]
In the present embodiment, the CPU 102 is provided with a product-sum operation function for smoothly performing the calculation of (Equation 2).
[0270]
As a means for realizing the operations listed in (Equation 2), the CPU 102 may not perform the product-sum operation. For example, the calculation result may be stored in a memory. That is, the number of lighting of each block may be input, and the voltage drop amount at each node position may be stored in the memory for all possible input patterns.
[0271]
When the calculation of the voltage drop amount is completed, the CPU 102 retrieves the voltage drop amount for each block from the temporary register 104 and refers to the table memory 2 (111), and converts the voltage drop amount into the emission current amount. After conversion, discrete correction data is calculated according to (Expression 6) to (Expression 16). The calculated discrete correction data is stored in the register group 106.
[0272]
(Correction data interpolation unit)
The correction data interpolation unit is a means for calculating correction data suitable for the position (horizontal position) where the image data is displayed and the size of the image data. The means interpolates discretely calculated correction data, thereby calculating correction data corresponding to the display position (horizontal position) of the image data and the size of the image data.
[0273]
FIG. 23 is a diagram for explaining the correction data interpolation unit. In FIG. 23, reference numeral 123 denotes a decoder a for determining the node numbers n and n + 1 of the discrete correction data used for interpolation from the display position (horizontal position) x of the image data, and 124 denotes ( This is a decoder b for determining k and k + 1 in Equations 17) to 19). The selectors 125 to 128 are selectors for selecting discrete correction data and supplying it to the linear approximation means. Reference numerals 120 to 122 denote linear approximation means for performing linear approximation of (Equation 17) to (Equation 19), respectively.
[0274]
FIG. 24 shows a configuration example of the straight line approximating means 120. Generally, the linear approximation means can be constituted by a subtractor, an integrator, an adder, a divider, etc., as represented by the operators of (Equation 17) to (Equation 19).
[0275]
However, preferably, the number of modulation wirings between the nodes for calculating the discrete correction data and the interval between the image data reference values for calculating the discrete correction data (that is, the time interval for calculating the voltage drop) are a power of 2. This has the advantage that the hardware can be configured very easily. If they are set to a power of 2, in the divider shown in FIG. 24, Xn + 1−Xn becomes a power of 2, so that division can be realized by bit shift.
[0276]
If the value of Xn + 1−Xn is always a constant value and is a value represented by a power of 2, the addition result of the adder may be shifted by the power of the power and output. There is no need to make it.
[0277]
Further, by making the interval between the nodes for calculating the discrete correction data and the interval between the image data powers of 2 in other places, for example, the decoders 123 to 124 can be easily manufactured, and FIG. There are many merits such as the operation performed by the subtracter can be replaced with a simple bit operation.
[0278]
(Operation timing of each part)
FIG. 25 shows a timing chart of the operation timing of each part. In the figure, Hsync is a horizontal synchronization signal, DotCLK is a clock generated from the horizontal synchronization signal Hsync by a PLL circuit in the timing generation circuit 4, R, G and B are digital image data from the input switching circuit, and Data is data. Image data after array conversion, Dout is image data that has undergone voltage drop correction, TSFT is a shift clock for transferring the image data Dout to the shift register 5, Dataload is a load pulse for latching the data to the latch circuit 6 , Pwmstart is an example of the above-described pulse width modulation start signal, and the modulation signal XD1 is an example of a pulse width modulation signal supplied to the modulation wiring 1.
[0279]
With the start of one horizontal period, digital image data RGB is transferred from the input switching circuit. In the figure, in the horizontal scanning period I, input image data is represented by R_I, G_I, and B_I. They are stored in the data array conversion unit 9 for one horizontal period, and are output as digital image data Data_I in accordance with the pixel arrangement of the display panel in the horizontal scanning period I + 1.
[0280]
R_I, G_I, and B_I are input to the correction data calculation unit 14 in the horizontal scanning period I. In this means, the number of lighting described above is counted, and the voltage drop amount is calculated as the count ends. Following the calculation of the voltage drop amount, discrete correction data is calculated, and the calculation result is stored in the register.
[0281]
In the scanning period I + 1, the correction data interpolation unit interpolates the discrete correction data and calculates the correction data in synchronization with the output of the image data Data_I one horizontal scanning period before from the data array conversion unit 9. . The interpolated correction data is immediately subjected to gradation number conversion by a gradation number conversion unit (not shown) and supplied to the adder 12.
[0282]
The adder 12 sequentially adds the image data Data and the correction data CD, and transfers the corrected image data Dout to the shift register 5. The shift register 5 stores the corrected image data Dout for one horizontal period according to Tsft, performs serial / parallel conversion, and outputs parallel image data ID1 to IDN to the latch circuit 6. The latch circuit 6 latches the parallel image data ID1 to IDN from the shift register 5 in accordance with the rising edge of Dataload, and transfers the latched image data D1 to DN to the pulse width modulation means 8.
[0283]
The modulation means 8 outputs a pulse width modulation signal having a pulse width corresponding to the latched image data. In the display device of this embodiment, as a result, the pulse width output from the modulation means 8 is displayed with a delay of two horizontal scanning periods with respect to the input image data.
[0284]
When an image is displayed by such a display device, when the change is made such that the drive voltage becomes low, the correction data CD becomes small, or conversely, the change so that the drive voltage becomes high. Since the voltage drop correction processing by addition is performed so that the correction data CD becomes large when the correction is performed, the voltage drop amount in the scanning wiring can be corrected, and the deterioration of the display image caused by the correction can be improved. It was possible to display a very good image.
[0285]
In addition, even when the drive voltage was controlled to reduce power consumption, the voltage drop correction circuit was able to appropriately correct the change in the drive voltage, which was very preferable.
[0286]
In the above-described embodiment, the voltage drop correction circuit corresponding to the change of the drive voltage has been described in order to reduce the power consumption. However, even when the drive voltage is changed for another purpose, the voltage drop is naturally excellent. Can be corrected.
[0287]
As another application example, the display device dynamically increases the peak luminance (dynamic mode), and the mode lowers the peak luminance to emphasize power consumption (power consumption emphasis). Mode) or the like may be prepared in advance and selectable depending on the user's preference. Even when such a plurality of display modes are provided, it is possible to easily adjust the display image by selecting the mode according to the user's setting and controlling the drive voltage, while maintaining the adjusted drive voltage. Correspondingly, the voltage drop correction amount can be adjusted to perform good correction.
[0288]
As another application example, when the display device is used not only as a television but also as a computer monitor, the brightness is higher than when using it as a television because the user looks directly at the monitor. It is preferable to use it while suppressing it. Even when such an input video signal source is a computer, the luminance is suppressed by displaying the drive voltage, and a good voltage drop correction can be performed corresponding to the adjusted drive voltage.
[0289]
Note that whether the currently displayed image is a computer image or a television image is determined by whether the image is supplied from a television image supply terminal or a computer image supply terminal. May be detected. Further, identification may be performed based on input settings of user interface means such as a remote controller that enables setting of a video supply terminal, detection results of automatic detection means, detection results of external environment detection means such as an optical sensor, and the like. .
[0290]
In this embodiment, the selection potential of the scanning circuit is changed as an actual control target when adjusting the drive voltage. However, as described above, the present invention is not limited to this.
[0291]
In the embodiment described above, a reference value of discrete image data is set for input image data, a reference point is set on the scanning wiring, and the image data having the size of the image data reference value at the reference point is set. The correction data for was calculated discretely. In addition, the correction data calculated according to the horizontal display position of the input image data and its size is calculated by interpolating the correction data calculated discretely, and the correction is realized by adding the correction data to the image data. It was.
[0292]
On the other hand, the same correction can be performed by the following configuration in addition to the above configuration. The correction result of the image data with respect to the discrete horizontal position and the image data reference value, that is, the sum of the discrete correction data and the image data reference value is calculated, and the discretely calculated correction result is interpolated and input. The horizontal display position of the image data and the correction result corresponding to the size may be calculated, and modulation may be performed according to the correction result. In this configuration, when the correction result is calculated discretely, the image data and the correction data are added, and therefore it is not necessary to add the image data and the correction data after the interpolation.
[0293]
As described above, according to the first embodiment of the present invention, it was possible to improve display image degradation due to a voltage drop.
[0294]
In addition, by introducing some approximations, the correction amount of the image data for correcting the voltage drop can be easily calculated, and this can be realized with very simple hardware.
[0295]
For example, even when the drive voltage is adjusted in order to reduce power consumption, the voltage drop correction can be appropriately performed in response to the change in the adjusted drive voltage.
[0296]
In the first embodiment, the parameter is changed to change the drive voltage instruction value. However, the coefficient to be multiplied with the output image data Dout is changed to change the average luminance level of the image data of one frame. Is also possible. Such a form will be described later.
[0297]
(Second Embodiment)
A display device according to a second embodiment of the present invention described below includes an emission charge amount correction unit that corrects a change in emission charge amount due to the influence of a voltage drop, and the emission charge amount correction unit emits input image data. In an image display device that calculates corrected image data corrected so as to correspond to the amount of electric charge to be emitted, and the modulation means outputs a pulse waveform applied to the column wiring corresponding to the calculated corrected image data. It is characterized by comprising current value calculation means for calculating an average current value corresponding to the light emission luminance of the image display device based on an integrated value of certain input image data.
[0298]
Alternatively, corrected image data calculating means for calculating corrected image data that is image data corrected for the influence of the voltage drop, and modulating means connected to the column wiring and outputting the modulation signal to the column wiring with the corrected image data as an input And current value calculation means for calculating an average current value corresponding to the light emission luminance of the image display device based on the integrated value of the input image data.
[0299]
The current value calculating means preferably has integrating means for integrating the input image data, and the output of the integrating means is preferably an average current value corresponding to the light emission luminance of the image display device.
[0300]
Furthermore, it is preferable to include an amplitude adjusting unit that multiplies a coefficient for adjusting the amplitude of the corrected image data so that the amplitude of the corrected image data corresponds to the input range of the modulation circuit.
[0301]
Preferably, the current value calculating means includes integrating means for integrating the input image data, and the result of multiplying the output of the integrating means and the coefficient is used as an average current value corresponding to the light emission luminance of the image display device.
[0302]
A power limit that compares the average current value calculated by the current value calculation means with a predetermined reference current value and limits the power related to the light emission luminance of the image display device when the average current value is larger than the reference current value It is preferable to provide means.
[0303]
The power limiting unit preferably has a function of calculating a coefficient for performing power limitation from the reference current value and the average current value, and multiplying the coefficient for performing power limitation in order to adjust the amplitude of the corrected image data. It is.
[0304]
When the overflow process is not performed, the power limiting unit is configured such that the integrated value of the input image data is APL, the reference current value is Iamax, the average current value is Ia, and the coefficient for performing the power limit is G ′.
Ia = APL
And
When Ia <Iamax
G '= 1
When Ia ≧ Iamax
G '= Iamax / APL
It is preferable to have a function of multiplying the corrected image data by the obtained coefficient G ′.
[0305]
The power limiting means preferably multiplies the corrected image data by a coefficient G ′ to calculate corrected image data whose amplitude has been adjusted.
[0306]
The power limiting means preferably multiplies the image data before correction by the coefficient G ′.
[0307]
The power limiting means adjusts the amplitude of the corrected image data so that the integrated value of the input image data is APL, the reference current value is Iamax, the average current value is Ia, and the amplitude of the corrected image data corresponds to the input range of the modulating means. When the coefficient for G is G, and the coefficient G is changed to G ″ for power limitation,
Ia = APL × G
And
When Ia <Iamax
G ″ = G
When Ia ≧ Iamax
G ″ = Iamax / APL
And the obtained coefficient G ″ as a new coefficient for adjusting the amplitude of the corrected image data,
The amplitude adjusting means preferably has a function of adjusting the amplitude of the corrected image data by multiplying by a coefficient G ″.
[0308]
Preferably, the amplitude adjusting means multiplies the correction image data by the coefficient G ″ to calculate corrected image data that has been amplitude adjusted.
[0309]
The amplitude adjusting means preferably multiplies the image data before correction by a coefficient G ″.
[0310]
The integrating means preferably calculates the integrated amount of the input image data in units of frames.
[0311]
The reference current value is preferably a value determined in advance corresponding to the power consumption of the image display device.
[0312]
It is preferable that the reference current value can be changed by at least one of user interface means and external environment detection means.
[0313]
The corrected image data calculating means preferably obtains corrected image data by expanding the size of the image data input to the corrected image data calculating means in consideration of the influence of the voltage drop.
[0314]
The amplitude adjusting unit detects a maximum value of the output of the corrected image data calculating unit for each frame, and calculates a coefficient for adjusting the amplitude of the corrected image data so that the maximum value falls within the upper limit of the input range of the modulation circuit. It is preferable to calculate adaptively.
[0315]
The amplitude adjusting means refers to the output of the corrected image data calculating means related to a plurality of frames before the current frame, and adjusts the amplitude of the corrected image data so that these values correspond to the input range of the modulating means. It is preferable to adaptively calculate the coefficient for adjustment.
[0316]
The coefficient for adjusting the amplitude of the corrected image data is preferably a predetermined coefficient that always has a constant value.
[0317]
The coefficient for adjusting the amplitude of the corrected image data is preferably a coefficient determined so that the output of the corrected image data calculating means does not overflow the input range of the modulating means when the input image data is maximum.
[0318]
The corrected image data calculating means predicts and calculates the spatial distribution and temporal change of the voltage drop amount that should occur on the row wiring during one horizontal scanning period, and the calculated voltage drop amount corresponding to the input image data. And means for calculating corrected image data obtained by correcting the input image data.
[0319]
The corrected image data calculation means is a means for discretely predicting and calculating the spatial distribution and temporal change of the voltage drop amount to be generated on the row wiring during one horizontal scanning period corresponding to the input image data. It is preferable to include means for calculating corrected image data obtained by correcting the input image data from the voltage drop amount.
[0320]
The corrected image data calculation means is a means for discretely predicting and calculating the spatial distribution and temporal change of the voltage drop amount to be generated on the row wiring during one horizontal scanning period corresponding to the input image data. Discrete corrected image data calculating means for discretely calculating corrected image data for image data corresponding to the time at which the voltage drop amount was calculated at the spatial position where the voltage drop amount was calculated from the voltage drop amount, and discrete corrected image data calculation It is preferable to include corrected image data interpolating means for interpolating the output of the means and calculating corrected image data corresponding to the size of the input image data and the horizontal display position.
[0321]
The corrected image data calculated by the corrected image data calculating means is adjusted so that the amount of electric charge emitted from the corrected image data becomes the amount of electric charge emitted from the input image data when there is no voltage drop to be generated on the row wiring. It is preferable that
[0322]
In the embodiment described below, corrected image data calculating means for calculating corrected image data, which is image data corrected for the influence of the voltage drop, and the amplitude of the corrected image data calculated by the corrected image data calculating means are modulated. Amplitude adjusting means having a function of adjusting the amplitude of the corrected image data so as to correspond to the input range of the means, and the modulating means receives the corrected image data adjusted in amplitude by the amplitude adjusting means as an input to the column wiring. When a non-zero uniform image data is input to a display device that outputs a modulation signal, the pulse width of the pulse output from the modulation means close to the output terminal of the scanning means is far from the output terminal of the scanning means. In an image display device that is shorter than the pulse width of the pulse output from the modulation means, it corresponds to the light emission luminance of the display device based on the integrated value of the input image data. Characterized by comprising a power value calculating means for calculating the average current value.
[0323]
(Overview)
The voltage drop correction circuit according to the present embodiment predicts and calculates display image deterioration caused by a voltage drop according to input image data, obtains correction data for correcting the deterioration, and corrects input image data. It is.
[0324]
(Explanation of functions of the entire system and each part)
Next, the hardware of the image display device incorporating the correction data calculation means will be described.
[0325]
FIG. 26 is a block diagram showing an outline of the circuit configuration. The same reference numerals are given to the same portions as the functional blocks used in the configuration shown in FIG. 14, and the description thereof is omitted here. Reference numeral 23 is a selector for switching between a television video signal and a computer video signal, 20 is a maximum value detection circuit (maximum value detection means), and 21 is a gain calculation means.
[0326]
(Synchronous signal separation circuit, selector)
The HDTV video signal is first separated into synchronization signals Vsync and Hsync by the synchronization signal separation circuit 3 and supplied to the timing generation circuit 4. The synchronously separated video signal is supplied to the RGB converter 7. In addition to the conversion circuit from YPbPr to RGB, a low-pass filter (not shown), an A / D converter, and the like are provided inside the RGB conversion unit 7. The RGB converter 7 converts YPbPr into a digital RGB signal and supplies it to the selector 23.
[0327]
A video signal output from a computer such as a VGA is A / D converted by an A / D converter (not shown) and supplied to the selector 23.
[0328]
The selector 23 switches and outputs a television signal and a computer signal as appropriate based on which video signal the user wants to display.
[0329]
(Scanning circuit)
As shown in FIG. 27, the scanning circuits 2 and 2 ′ output the selection potential Vs or the non-selection potential Vns to the connection terminals Dx1 to DxM in order to sequentially scan the display panel row by row in one horizontal scanning period. Circuit. A difference from the scanning circuits 2 and 2 ′ shown in FIG. 15 is that the power source Vs is a fixed power source, and the selection potential Vs itself has a preset fixed value.
[0330]
(Adder)
The basic configuration of the adder 12 is the same as that of the first embodiment. The image data Data is corrected and transferred to the maximum value detection circuit 20 and the multiplier 22 as corrected image data Dout.
[0331]
Note that the number of bits of the corrected image data Dout that is the output of the adder 12 is preferably determined so that overflow does not occur when the correction data CD is added to the image data Data.
[0332]
(Overflow processing)
As described above, the correction is realized by the corrected image data obtained by adding the calculated correction data to the image data.
[0333]
Now, it is assumed that the number of bits of the modulation means 8 is 8 bits, and the number of bits of the corrected image data Dout that is the output of the adder 12 is 10 bits. Then, if the corrected image data is directly connected to the input of the modulation means 8, an overflow occurs. Therefore, it is necessary to adjust the amplitude of the corrected image data before being input to the modulation means 8.
[0334]
As a method of preventing overflow, when the input image data is the maximum white pattern (when the number of bits of the image data is 8 bits, (R, G, B) = (FFh, FFh, FFh)) There is a method of estimating the maximum value of the corrected image data in advance and multiplying the corrected image data by a gain such that the maximum value is within the input range of the modulation means 8. Hereinafter, this method is referred to as a fixed gain method.
[0335]
In the fixed gain method, overflow does not occur, but an image with a low average luminance can be displayed with a larger gain, but a small gain is multiplied, so the luminance of the display image may become darker. is there.
[0336]
On the other hand, the maximum value of the corrected image data for each frame is detected, a gain is calculated such that this maximum value falls within the input range of the modulation means 8, and the gain and the corrected image data are multiplied to prevent overflow. Also good. Hereinafter, this method is referred to as an adaptive gain method.
[0337]
In the adaptive gain method, a maximum value detection circuit 20 for detecting the maximum value MAX for each frame of the corrected image data Dout, and a gain calculating means for calculating a gain G1 for multiplying the corrected image data from the maximum value. 21 and a multiplier for multiplying the corrected image data Dout and the gain G1 are necessary.
[0338]
In the adaptive gain method, it is preferable to calculate a gain for preventing overflow in units of frames. For example, it is possible to prevent the overflow by calculating the gain for each horizontal line. However, in this case, the display image is uncomfortable due to the difference in gain for each horizontal line, which is not preferable.
[0339]
It has been confirmed that the amplitude of the corrected image data can be suitably adjusted by calculating the gain by either the fixed gain method or the adaptive gain method.
[0340]
Hereinafter, in this embodiment, a circuit configuration for performing amplitude adjustment (data width adjustment) of the corrected image data by the adaptive gain method will be described in detail.
[0341]
(Maximum value detection circuit)
The maximum value detection circuit 20 is a means for detecting the maximum value in the corrected image data Dout for one frame. This means is a circuit that can be easily configured by a comparator and a register. The means compares the value stored in the register with the size of the corrected image data Dout transferred sequentially, and if the corrected image data Dout is larger than the value of the register, the value of the register is changed to that data. It is a circuit that updates with a value. If the value of the register is cleared to 0 at the beginning of the frame, the maximum value of the corrected image data in the frame is stored in the register at the end of the frame.
[0342]
The maximum value of the corrected image data detected in this way is transferred to the gain calculating means 21.
[0343]
(Gain calculation means)
The gain calculating means 21 is a means for calculating a gain for performing amplitude adjustment so that the corrected image data Dout falls within the input range of the modulating means 8 based on the adaptive gain method.
[0344]
The gain G1 may be determined as in (Equation 20) when the maximum value detected by the maximum value detection circuit 20 is MAX and the maximum value of the input range of the modulation means 8 is INMAX (first method). .
[Expression 25]

[0345]
The gain calculation means 21 updates the gain in the vertical blanking period and changes the gain value for each frame.
[0346]
In the configuration of the present embodiment, the gain that is multiplied by the corrected image data of the current frame is calculated using the maximum value of the corrected image data of the previous frame. That is, an overflow is prevented by utilizing the correlation of corrected image data (image data) between frames.
[0347]
Therefore, strictly speaking, overflow may occur due to a difference in corrected image data for each frame.
[0348]
In such a case, a limiter unit may be provided for the output of the multiplier that multiplies the corrected image data and the gain, and the circuit may be designed so that the output of the multiplier falls within the input range of the modulation unit.
[0349]
If a frame memory is provided between the maximum value detection circuit 20 and the multiplier 22, overflow can be prevented with a configuration without a time delay.
[0350]
Further, the gain may be calculated by the following method. For example, the maximum value of the corrected image data detected in the frame before the current frame is averaged, and the gain G1 applied to the corrected image data of the current frame using the average value AMAX is expressed by (Expression 21). (Second method).
[Equation 26]

[0351]
As a third method, the current gain may be calculated by calculating the gain G1 for each frame by (Equation 20) and averaging the gains G1.
[0352]
The second and third methods are more preferable than the first method because they have another effect that the flicker in the display image is greatly reduced.
[0353]
In the second method and the third method, the number of frames to be averaged was examined. As a result, when 16 frames to 64 frames were averaged, for example, a preferable image with less flicker was obtained.
[0354]
In the case of the second and third methods as well, the probability that an overflow will occur can be reduced due to the correlation between the corrected image data in the same manner as in the first method. Can not prevent overflow.
[0355]
As countermeasures for this, it is preferable to prevent overflow by the above-described method and to completely prevent overflow by providing a limiter at the output of the multiplier 22.
[0356]
FIG. 28 is a diagram for describing flicker, taking the first method and the second method as examples. FIG. 28 shows an example of a moving image in which a white bar rotates counterclockwise in a gray background. When such an image is displayed, the size of the correction data CD changes for each frame as the bar rotates.
[0357]
FIG. 29 is a diagram for explaining the corrected image data when such a moving image is corrected. In FIG. 29, the corrected image data having the maximum value in each frame is extracted and graphed. The white portion in the figure corresponds to the original image data, and the hatched portion corresponds to the portion expanded by performing correction.
[0358]
When an image as shown in FIG. 28 is displayed, the maximum value of the corrected image data of consecutive frames varies as shown in FIG. Therefore, when the gain is set for each frame as shown in (Equation 20), the fluctuation of the gain for each frame becomes severe as shown in FIG. As a result, the luminance fluctuation of the display image becomes intense and flickering occurs.
[0359]
On the other hand, when the gain is determined by (Equation 21), the gains are averaged, so that the gain variation is small and the luminance variation is small as shown in FIG. Therefore, there was an excellent effect of reducing flicker feeling. In FIG. 30B, the white circle graph represents the gain according to (Equation 20), and the black circle graph represents the averaged gain according to (Equation 21).
[0360]
Similarly to the second method, the third method also reduces flicker because the fluctuation in gain is small.
[0361]
The gain calculation means 21 reduces the flicker in the images of the continuous scene as described above by averaging the gains. On the other hand, when the image scene changes, it is also preferable to change the gain after the scene changes. Therefore, a preset threshold value is set as the scene switching threshold value Gth, the gain of the previous frame calculated by (Equation 20) is GB, and the correction detected by the maximum value detection circuit 20 of the previous frame is detected. The gain calculated by (Equation 20) from the maximum value of the image data is GN, and the absolute value of the difference of GN−GB is ΔG.
[Expression 27]

As described above, when the gain of the next frame was smoothed and calculated, a favorable result was obtained.
[0362]
In particular, the values of A and B are
A = 1, B = 1/16 to 1/64
It was preferable when we set to degree.
[0363]
(Multiplier)
The gain G1 calculated by the gain calculation means 21 and the corrected image data Dout which is the output of the adder are multiplied by the multiplier 22 and transferred to the limiter circuit as corrected image data Dmul with adjusted amplitude.
[0364]
(Limiter means)
As described above, there is no problem if the gain can be determined so that overflow does not occur, but according to some of the gain determination methods described above, it is difficult to determine the gain so that overflow does not occur. It is also preferable to provide a limiter 24.
[0365]
The limiter 24 has a preset limit value, compares the limit value with the output data Dmul input to the limiter, and outputs a limit value if the limit value is smaller than the output data. If the value is large, the output data is output as it is.
[0366]
In this way, the corrected image data Dlim completely limited to the input range of the modulation means 8 is output from the limiter 24 and input to the modulation means 8 via the shift register 5 and the latch 6.
[0367]
(Brightness control means)
In the following, a luminance control means comprising a high voltage power supply current value calculation circuit and an ABL circuit will be described.
[0368]
(High-voltage power supply current value calculation circuit)
A method for calculating the current value of the high-voltage power supply (that is, the power value of the high-voltage power supply) by calculating image data for realizing ABL or the like will be described.
[0369]
In FIG. 26 described above, reference numeral 200 denotes an integration unit (integration unit) that integrates image data that is a required luminance value for one frame, and 201 denotes a multiplier. The accumulator 200 and the multiplier 201 are a high-voltage power source current value calculation circuit as means for calculating the current value (Ia) of the high-voltage power source from the image data. In the figure, the high-voltage power source current value calculation circuit is surrounded by a broken line.
[0370]
The means for calculating the current value of the high-voltage power supply calculates the current value (Ia) of the high-voltage power supply based on the following principle.
[0371]
The correction of the influence of the voltage drop of the scanning wiring in the present embodiment is a correction method that “adjusts the image data so as to obtain the amount of emitted charges when there is no voltage drop in the scanning wiring to obtain corrected image data”. When the pulse width (corrected image data) exceeds the horizontal scanning time, for example, the corrected image data is frame-wise so that the maximum value of the pulse width (corrected image data) falls within a predetermined time (horizontal scanning time). Multiply by gain and adjust.
[0372]
Multiplying the corrected image data by a gain in units of frames means that the “corrected image data adjusted so that the amount of electric charge discharged when there is no voltage drop in the scanning wiring” is multiplied by the gain. The amount of electric charge emitted from each electron-emitting device is also multiplied by a gain and driven.
[0373]
Therefore, when the influence of the voltage drop is corrected, the “value obtained by multiplying the integrated value of the image data by the gain” in the frame unit directly corresponds to “the amount of charge emitted from each electron-emitting device in one frame”.
[0374]
Since the amount of charge per unit time is a current, “the value obtained by multiplying the integrated value of the image data by the gain” is an average current within that time, that is, the “current value of the high-voltage power supply” for one frame as a unit time. Correspond. Further, it can be said that the “current value of the high-voltage power supply” is an average current value corresponding to the light emission luminance of the display device.
[0375]
In FIG. 26, the means for calculating the current value of the high-voltage power source (current value calculating means) integrates the image data for each frame by the integrating unit 200 based on the principle described above. Specifically, the accumulating unit 200 includes a register and an adder for each color of RGB. The integrating unit 200 resets the register in units of one frame, adds the input image data and the output of the register with an adder, and reloads the addition result into the register at every input timing of the image data. Thereby, the integrated value for each color is obtained at the end of one frame. Then, the integrated values for each color are added to determine the integrated value (equivalent to the APL value).
[0376]
Multiplier 201 multiplies the integrated value (APL value) of image data in one frame unit, which is the output of integrating unit 200, and gain G1 for preventing overflow, and outputs the result. The output of the multiplier 201 becomes a value corresponding to the current value (Ia) of the high voltage power source.
[0377]
For example, if the APL value when the image data is all 255 (all white) is normalized to 255, the output of the multiplier 201 (value corresponding to the current value of the high-voltage power supply) is 255 (gain G1 is equal to 1), which is equal to the value obtained by multiplying the current value of the electron-emitting device when there is no voltage drop of the scanning wiring by the number of one-row wiring × the driving duty.
[0378]
In the CRT, as a current detection means of the high voltage power supply, a method is known in which a current detection resistor is added to the high voltage power supply and the current value of the high voltage power supply is obtained from the voltage. According to the configuration of the present embodiment, The current value of the high-voltage power supply can be accurately calculated only by calculating the data. In particular, in the realization of ABL by signal processing as will be described later, the conventionally required analog-digital converter, wiring for outputting a voltage corresponding to a current value from a high-voltage power supply, etc. are unnecessary, and hardware costs can be reduced. .
[0379]
(ABL circuit)
Next, a method for performing signal processing for realizing ABL will be described.
[0380]
In FIG. 26, 202 is a register in which a high-voltage current limit value (Iamax) is stored, 203 is a comparator, 204 is a divider, and 205 is a switch. As described above, the output of the multiplier 201 corresponds to the current value (Ia) of the high-voltage power supply. In FIG. 26, the high-voltage power supply current value calculation circuit (current value calculation means) and the ABL circuit (power limiting means) are surrounded by a broken line.
[0381]
The comparator 203 compares the output of the multiplier 201 (Ia: corresponding to the current value of the high-voltage power supply) with the current limit value (Iamax; reference current value) of the high-voltage power supply preset in the register 202. If the output of the multiplier 201 (corresponding to the current value of the high voltage power supply) is larger than a preset current limit value (Iamax), the gain G1 for preventing overflow is set to limit the power of the display device. On the other hand, a new gain G1 ′ is calculated. That is, control is performed so that a value obtained by multiplying the new gain G1 ′ and the APL value (new high-voltage power supply current value) becomes the current limit value (Iamax).
[0382]
The above signal processing can be formulated as follows.
[Expression 28]

[0383]
With the control described above, it was possible to limit the average current (that is, the power of the high voltage power supply) of one frame of the high voltage power supply.
[0384]
As shown in FIG. 26, the actual configuration is such that the comparator 203 outputs the output of the multiplier 201 (Ia: corresponding to the current value of the high-voltage power supply) and the current limit value of the high-voltage power supply preset in the register 202 ( Iamax). When APL × G1 <Iamax, the output of the comparator 203 connects the input of the switch 205 to the output of the gain calculation means 21 to realize (Equation 22).
[0385]
On the other hand, when APL × G1 ≧ Iamax, the output of the comparator 203 connects the input of the switch 205 to the output of the divider 204. The divider 204 outputs a value obtained by dividing the limit value (Iamax) of the high-voltage current by the output of the multiplier 201. Therefore, when APL × G1 ≧ Iamax, (Equation 23) can be realized.
[0386]
In this way, the ABL function can be realized by changing the gain G1 for preventing overflow to a new gain G1 ′.
[0387]
In the above embodiment, the ABL operation is realized by changing the gain G1 for preventing overflow to a new gain G1 ′. Naturally, after multiplying the gain G1 for preventing overflow, further, APL × G1 <Iamax is satisfied. It may be further multiplied by 1 for time, and Iamax / (APL × G1) for APL × G1 ≧ Iamax.
[0388]
If correction of the influence of the voltage drop of the scanning wiring is not performed, the amount of charge actually released changes due to the voltage drop of the scanning wiring, so that the amount of charge released does not match the image data. Therefore, according to the signal processing of the present embodiment, it is possible to accurately calculate the current value of the high-voltage power supply and perform accurate ABL operation.
[0389]
The method for calculating the current value of the high-voltage power supply and the ABL when the overflow process is performed has been described above. Next, a case where the amount of voltage drop is small or the scanning time is long and overflow processing is not necessary will be described.
[0390]
When there is no overflow processing, since the gain G1 is 1, (Expression 22) and (Expression 23) become (Expression 24) and (Expression 25).
[Expression 29]

[0390]
Since the actual configuration is gain G1 = 1, the maximum value detection circuit 20, the gain calculation means 21, and the multiplier 201 are not required in FIG. The current value (Ia) of the high voltage power supply corresponds to the APL itself.
[0392]
FIG. 31 shows the configuration of the brightness control means when there is no overflow processing. When there is overflow processing, the multiplier 22 multiplies a coefficient for preventing overflow. On the other hand, when there is no overflow processing in FIG. 31, the multiplier 22 is used to multiply the corrected image data by a coefficient for limiting power. In FIG. 31, the high voltage power supply current value calculation circuit and the ABL circuit are surrounded by a broken line. A register 206 stores “1” which is a coefficient G1 ′ when APL <Iamax. Since other operations are the same as those in the case where there is an overflow process, the description is omitted.
[0393]
With the control described above, even when there was no overflow processing, the average current of the high voltage power supply for one frame (that is, the power of the high voltage power supply) could be calculated from the APL value, and further the ABL operation could be performed.
[0394]
When the overflow process is not performed, the integrated value (APL value) of the image data corresponds to the current value (Ia) of the high-voltage power supply as it is, but this is accurately performed by correcting the influence of the voltage drop of the scanning wiring. This indicates that the current value (Ia) of the high-voltage power supply is obtained. In other words, if correction of the influence of the voltage drop is not performed, it goes without saying that even if the integrated value of the image data is simply obtained, it does not accurately correspond to the current value of the high-voltage power supply.
[0395]
(Shift register, latch circuit)
The corrected image data Dlim output from the limiter 24 is serial / parallel converted from the serial data format to the parallel image data ID1 to IDN for each modulation wiring by the shift register 5, and is output to the latch circuit 6. The latch circuit 6 latches data from the shift register 5 by the timing signal Dataload immediately before one horizontal period is started. The output of the latch circuit 6 is input to the modulation means 8 as parallel image data D1 to DN.
[0396]
In the present embodiment, the image data ID1 to IDN and D1 to DN are each 8-bit image data. These operation timings are operated based on the timing control signals TSFT and Dataload from the timing generation circuit 4 (FIGS. 26 and 31).
[0397]
(Details of modulation means)
Parallel image data D <b> 1 to DN as outputs of the latch circuit 6 are supplied to the modulation means 8. The configuration of the modulation means 8 is the same as that of the first embodiment described above.
[0398]
FIG. 32 is a timing chart showing the operation of the modulation means 8 of this embodiment. In the figure, Hsync is a horizontal synchronization signal, Dataload is a load signal to the latch circuit 6, D1 to DN are input signals to the columns 1 to N of the modulation means 8, Pwmstart is a PWM counter synchronization clear signal, and Pwmclk is a PWM counter. Is the clock. XD1 to XDN represent outputs of the first to Nth columns of the modulation means 8.
[0399]
As shown in the figure, when one horizontal scanning period starts, the latch circuit 6 latches the image data and transfers the data to the modulation means 8.
[0400]
The PWM counter starts counting based on Pwmstart and Pwmclk. When the count value reaches 255, the counter is stopped and the count value 255 is held.
[0401]
The comparator provided for each column compares the count value of the PWM counter with the image data of each column, and outputs High when the value of the PWM counter is equal to or greater than the image data, and outputs Low during other periods. .
[0402]
The output of the comparator is connected to the gate of the switch in each column. During the period when the output of the comparator is Low, the switch on the upper side (VPwm side) in FIG. 18A is ON and the switch on the lower side (GND side) is Turns OFF and connects the modulation wiring to the voltage VPwm. Conversely, during the period when the output of the comparator is High, the upper switch in FIG. 18A is turned OFF, the lower switch is turned ON, and the voltage of the modulation wiring is connected to the GND potential.
[0403]
As each unit operates as described above, the pulse width modulation signal output from the modulation means 8 has a waveform in which the rising edges of the pulses are synchronized as shown by XD1, XD2,... XDN in FIG.
[0404]
(Correction data calculation means)
The correction data calculation means 14 is a circuit that calculates correction data for the voltage drop by the correction data calculation method described above. As shown in FIG. 33, the correction data calculation means 14 includes two blocks, a discrete correction data calculation unit and a correction data interpolation unit.
[0405]
(Discrete correction data calculation unit)
FIG. 34 shows a discrete correction data calculation unit for calculating correction data discretely.
[0406]
The discrete correction data calculation unit has a configuration in which the register 113 and the table memory 3 (112) are omitted from the configuration shown in FIG. Then, it separates the image data into blocks, calculates the statistic (number of lighting) for each block, and as a voltage drop amount calculation unit that calculates the time change of the voltage drop amount at the position of each node from the statistics. Function, function to convert voltage drop amount for each time into light emission luminance amount, function to calculate light emission luminance total amount by integrating light emission luminance amount in time direction, and image data at discrete reference points from them This is means for realizing a function of calculating correction data for the reference value.
[0407]
The operation of each block is almost the same as the configuration of FIG.
[0408]
(Correction data interpolation unit)
The correction data interpolation unit has the same configuration as that of the first embodiment shown in FIG. The straight line approximation means a120 is the same as that in the first embodiment.
[0409]
(Operation timing of each part)
The timing chart of the operation timing of each part is almost the same as that shown in FIG. The difference is that the output Dout in FIG. 25 is replaced with the output Dlim of the limiter 24.
[0410]
The adder 12 sequentially adds the image data Data and the correction data CD, and transfers the corrected image data Dlim to the shift register 5. The shift register 5 stores the corrected image data Dlim for one horizontal period according to Tsft, performs serial / parallel conversion, and outputs parallel image data ID1 to IDN to the latch circuit 6. The latch circuit 6 latches the parallel image data ID1 to IDN from the shift register 5 in accordance with the rising edge of Dataload, and transfers the latched image data D1 to DN to the pulse width modulation means 8.
[0411]
(Third embodiment)
In order to prevent overflow, in the second embodiment, the maximum value of the corrected image data is detected, the gain is calculated so that the maximum value corresponds to the maximum value of the input range of the modulation means, and the gain is calculated. And corrected image data are multiplied to prevent overflow.
[0412]
In contrast, in the third embodiment, the maximum value of the corrected image data is detected in the same manner, but the image before correction is performed so that the maximum value corresponds to the maximum value of the input range of the modulation means. We decided to limit the size of the data. In other words, in order to prevent overflow, the input image data is multiplied by a gain to reduce the amplitude range, thereby preventing overflow.
[0413]
Hereinafter, the overflow processing of this embodiment will be described with reference to FIG.
[0414]
35, 22R, 22G, and 22B are multipliers, 9 is a data array conversion unit, 5 is a shift register for one line of image data, 6 is a latch circuit for one line of image data, and 8 is modulated to a modulation wiring of the display panel. Pulse width modulation means for outputting a signal, 12 is an adder, 14 is correction data calculation means, 20 is a maximum value detection circuit (maximum value detection means) for detecting the maximum value of the corrected image data Dout in the frame, 21 Is gain calculation means.
[0415]
R, G, B are RGB parallel input video data, Ra, Ga, Ba are RGB parallel video data subjected to inverse γ conversion processing, Rx, Gx, Bx are multiplied by a gain G2 by a multiplier. Image data, gain G2 is a gain calculated by the gain calculation means 21, Data is image data that has been parallel / serial converted by the data array conversion unit 9, CD is correction data calculated by the correction data calculation means 14, and Dout is an adder 12 is corrected image data (corrected image data) by adding correction data to the image data, and Dlim is image data in which Dout is limited to the upper limit of the input range of the modulation means 8 by the limiter 24.
[0416]
(Multiplier)
Multipliers 22R, 22G, and 22B are means for multiplying image data Ra, Ga, and Ba after inverse γ conversion by a gain G2.
[0417]
More specifically, the multipliers 22R, 22G, and 22B multiply the image data Ra, Ga, and Ba by the gain G2 according to the gain determined by the gain calculation unit 21, and output the multiplied image data Rx, Gx, and Bx.
[0418]
The gain G2 is a value calculated by the gain calculation means 21 so that corrected image data Dout, which is the result of adding image data Data and correction data in the adder 12 described later, falls within the input range of the modulation means 8. The value to be determined.
[0419]
(Maximum value detection circuit)
As shown in FIG. 35, the maximum value detection circuit 20 is connected to each part.
[0420]
The maximum value detection circuit 20 is a means for detecting the maximum value in the corrected image data Dout for one frame. This means is a circuit that can be easily configured by a comparator and a register. The means compares the value stored in the register with the size of the corrected image data Dout transferred sequentially, and if the corrected image data Dout is larger than the value of the register, the value of the register is changed to that data. It is a circuit that updates with a value. If the value of the register is cleared to 0 at the beginning of the frame, the maximum value MAX of the corrected image data in the frame is stored in the register at the end of the frame.
[0421]
The maximum value MAX of the corrected image data detected in this way is transferred to the gain calculating means 21.
[0422]
(Gain calculation means)
The gain calculating means 21 is a means for calculating a gain so that the corrected image data Dout falls within the input range of the modulating means 8 with reference to the detection value MAX of the maximum value detecting circuit 20. Also in the present embodiment, the gain calculating unit 21 calculates a gain for adjusting the amplitude of the corrected image data based on the adaptive gain method. In the configuration of the present embodiment, the gain may be calculated by a fixed gain method.
[0423]
When the maximum value detected by the maximum value detection circuit 20 is MAX, the maximum value of the input range of the modulation means 8 is INMAX, and the gain calculated by the gain calculation means 21 for the previous frame is GB, the gain G2 is What is necessary is just to determine like (Formula 26).
[30]

[0424]
The gain calculation means 21 updates the gain in the vertical blanking period and changes the gain value for each frame.
[0425]
Note that, here, the gain that is multiplied by the corrected image data of the current frame is calculated using the maximum value of the corrected image data of the previous frame. That is, an overflow is prevented by utilizing the correlation of corrected image data (image data) between frames.
[0426]
Therefore, strictly speaking, overflow may occur due to a difference in corrected image data for each frame.
[0427]
In such a case, a limiter unit may be provided for the output of the multiplier that multiplies the corrected image data and the gain, and the circuit may be designed so that the output of the multiplier always falls within the input range of the modulation unit.
[0428]
In addition to the above-described gain determination method, the present inventors have confirmed that the gain may be calculated by another method as described below.
[0429]
For example, the maximum value of the corrected image data detected in the frame before the current frame is averaged, and the gain G2 applied to the corrected image data of the current frame using the average value AMAX is expressed by (Expression 27). It may be determined as follows. However, GB is the gain G2 calculated by the gain calculation means 21 with respect to the previous frame.
[31]

[0430]
As another method, the current gain may be calculated by calculating the gain G2 for each frame according to (Equation 26) and averaging the gain G2.
[0431]
Of these three methods, any method is preferable in terms of preventing overflow, but it is preferable to calculate by the method of (Equation 27) in consideration of the occurrence of flicker.
[0432]
In the gain calculation method of (Expression 27), the number of frames for averaging the maximum value of the corrected image data has been studied, and the maximum value of the corrected image data from 16 to 64 frames before the current frame is averaged. In this case, a preferable image with less flicker was obtained.
[0433]
In this method, as shown in FIG. 35, it is needless to say that a limiter 24 for limiting the output of the adder 12 is provided to completely prevent overflow.
[0434]
Further, the method for calculating the gain may be changed by detecting a scene change in the same manner as in the second embodiment.
[0435]
Next, the luminance control means will be described. The basic configuration is the same as that shown in FIG.
[0436]
The means for calculating the current value of the high-voltage power supply is constituted by an accumulator 200 and a multiplier 201 as in the second embodiment. In the present embodiment, the current value of the high-voltage power supply is obtained by multiplying the integrated value of the image data integrated by the integrating unit 200 and the gain G2 that prevents overflow (see FIG. 35).
[0437]
Since the principle and configuration of the high-voltage power supply current value calculation circuit are the same as those in the second embodiment, description thereof will be omitted.
[0438]
According to the configuration of the present embodiment, the current value of the high-voltage power supply can be calculated only by calculating data, and the hardware cost can be reduced.
[0439]
(ABL circuit)
Next, in FIG. 35, a method for performing signal processing for realizing ABL will be described.
[0440]
In FIG. 35, reference numeral 200 denotes an integration unit (integration means) that integrates image data that is a required luminance value for one frame, 201 denotes a multiplier, 202 denotes a register that stores a high-voltage current limit value (Iamax), and 203 denotes A comparator, 204 is a divider, and 205 is a switch. As described above, the output of the multiplier 201 corresponds to the current value (Ia) of the high-voltage power supply. In FIG. 35, the high-voltage power supply current value calculation circuit (current value calculation means) and the ABL circuit (power limiting means) are surrounded by a broken line.
[0441]
The comparator 203 compares the output of the multiplier 201 (Ia: corresponding to the current value of the high-voltage power supply) with the current limit value (Iamax; reference current value) of the high-voltage power supply preset in the register 202. If the output of the multiplier 201 (corresponding to the current value of the high-voltage power supply) is larger than a preset current limit value (Iamax), the gain G2 for preventing overflow is set in order to limit the power of the display device. On the other hand, a new gain G2 'is calculated. That is, control is performed such that a value obtained by multiplying the new gain G2 ′ and the APL value (new high-voltage power supply current value) becomes the current limit value (Iamax).
[0442]
The above signal processing can be formulated as follows.
[Expression 32]

[0443]
With the control described above, it was possible to limit the average current (that is, the power of the high voltage power supply) of one frame of the high voltage power supply.
[0444]
As shown in FIG. 35, the actual configuration is such that the comparator 203 outputs the output of the multiplier 201 (Ia: corresponding to the current value of the high-voltage power supply) and the current limit value of the high-voltage power supply preset in the register 202 ( Iamax). When APL × G2 <Iamax, the output of the comparator 203 connects the input of the switch 205 to the output of the gain calculation means 21 to realize (Equation 28).
[0445]
On the other hand, when APL × G2 ≧ Iamax, the output of the comparator 203 connects the input of the switch 205 to the output of the divider 204. The divider 204 outputs a value obtained by dividing the high-voltage current limit value (Iamax) by the output of the multiplier 201. Therefore, when APL × G2 ≧ Iamax, (Equation 29) can be realized.
[0446]
In this way, the ABL function can be realized by changing the gain G2 for preventing overflow to a new gain G2 ′.
[0447]
The method for calculating the current value of the high-voltage power supply and the ABL when the overflow process is performed has been described above. Next, a case where the amount of voltage drop is small or the scanning time is long and overflow processing is not necessary will be described.
[0448]
When there is no overflow processing, since the gain G2 is 1, (Expression 28) and (Expression 29) become (Expression 30) and (Expression 31).
[Expression 33]

[0449]
Since the actual configuration is gain G2 = 1, in FIG. 35, the maximum value detection circuit 20, the gain calculation means 21, and the multiplier 201 are unnecessary. The current value (Ia) of the high voltage power supply corresponds to the APL itself.
[0450]
FIG. 36 shows the configuration of the luminance control means when there is no overflow processing. When there is an overflow process, the multipliers 22R, 22G, and 22B multiply by a coefficient for preventing overflow. On the other hand, when there is no overflow processing in FIG. 36, the multipliers 22R, 22G, and 22B are used to multiply the corrected image data by a coefficient for limiting power. In FIG. 36, the high-voltage power supply current value calculation circuit and the ABL circuit are surrounded by a broken line. Reference numeral 206 denotes a register, which stores “1” that is a coefficient G2 ′ when APL <Iamax. Since other operations are the same as those in the case where there is an overflow process, the description is omitted.
[0451]
With the control described above, even when there was no overflow processing, the average current of the high voltage power supply for one frame (that is, the power of the high voltage power supply) could be calculated from the APL value, and further the ABL operation could be performed.
[0452]
When the overflow process is not performed, the integrated value (APL value) of the image data corresponds to the current value (Ia) of the high-voltage power supply as it is, but this is accurately performed by correcting the influence of the voltage drop of the scanning wiring. This indicates that the current value (Ia) of the high-voltage power supply is obtained. In other words, if correction of the influence of the voltage drop is not performed, it goes without saying that even if the integrated value of the image data is simply obtained, it does not accurately correspond to the current value of the high-voltage power supply.
[0453]
Also in the third embodiment, as in the second embodiment, when correction of the influence of the voltage drop of the scanning wiring is not performed, the amount of charge actually released varies depending on the voltage drop of the scanning wiring. For this reason, the amount of electric charge emitted does not match the image data. For this reason, accurate signal value calculation of the high-voltage power supply and accurate ABL operation cannot be performed by the signal processing of this embodiment.
[0454]
Next, a method for determining the preset current limit value (Iamax) of the high-voltage power supply in the second and third embodiments will be described.
[0455]
(1) Determined from the power of the display device.
The maximum power specification of the high-voltage power supply is determined from the maximum power consumption specification of the display device. Then, the current limit value (Iamax) is determined by dividing the maximum power value of the high voltage power source by the voltage of the high voltage power source. The value is stored in the register 202.
[0456]
(2) Determined by the user.
The maximum power specification of the high-voltage power supply is determined from the maximum power consumption specification of the display device. Further, a maximum power consumption specification (energy saving mode) smaller than the above specification is determined. Then, the current limit values (Iamax1, Iamax2) of the high-voltage power supply corresponding to each are calculated in advance by the method described above and stored in a memory inside the controller (not shown).
[0457]
The user can select a normal mode or an energy saving mode by user interface means (for example, a remote controller). The controller refers to the internal memory and writes the current limit value to the register 202 so as to be Iamax1 in the normal mode, and writes the current limit value to the register 202 so as to be Iamax2 in the energy saving mode.
[0458]
(3) Determined by the external environment.
The maximum power specification of the high-voltage power supply is determined from the maximum power consumption specification of the display device. Further, a second maximum power consumption specification (dark place mode) smaller than the above specification is determined. Then, the current limit values (Iamax3, Iamax4) of the high-voltage power supply corresponding to each are calculated in advance by the method described above and stored in a memory inside the controller (not shown).
[0459]
The controller has an illuminance sensor (not shown). When the environment is bright, the controller refers to the internal memory and writes the current limit value to the register 202 so as to be Iamax3. When the environment is dark, the current limit value is set to Iamax4. Thus, the register 202 is written.
[0460]
As described above, the current limit value (Iamax) of the high-voltage power supply in the second embodiment and the third embodiment can be determined. In particular, it becomes possible to further reduce power and display an image by the method (2) or (3) or the combination of the methods (2) and (3). These methods can also be applied to the first embodiment described above.
[0461]
According to the present embodiment, an image can be displayed with high quality by multiplying the gain so that the corrected image data does not overflow the input range of the modulation means. Furthermore, by multiplying the integration result of the input image data by the gain and detecting it as the current value of the high-voltage power supply, the ABL operation can be performed accurately with a small amount of hardware.
[0462]
(Fourth embodiment)
The display device of this embodiment includes an amplitude adjusting unit having a function of multiplying a coefficient for adjusting the amplitude of the corrected image data so that the amplitude of the corrected image data corresponds to the input range of the modulating unit. Further, a current value calculating means for calculating an average current value corresponding to the light emission luminance of the display device based on the integrated value of the input image data which is a required luminance value and the coefficient, and an electronic value based on the average current value and a predetermined reference current value Driving condition changing means for changing the driving condition of the emitting element.
[0463]
The current value calculating means preferably has integrating means for integrating the input image data, and a result obtained by multiplying the output of the integrating means by a coefficient is preferably used as an average current value corresponding to the light emission luminance of the display device.
[0464]
The driving condition changing means compares the average current value with the reference current value, and determines a driving voltage for limiting the power related to the light emission luminance of the display device when the average current value is larger than the reference current value. Is preferred.
[0465]
It is preferable that the driving condition changing unit determines the driving voltage so that an average current value does not exceed the reference current value.
[0466]
The drive condition changing means preferably has a function of changing a calculation parameter used for calculating the corrected image data.
[0467]
The reference current value is preferably determined in advance at the manufacturing stage or can be changed by at least one of user interface means and external environment detection means.
[0468]
The amplitude adjusting means detects the maximum value of the output of the corrected image data calculating means for each frame, and sets a coefficient for adjusting the amplitude of the corrected image data so that the maximum value is within the upper limit of the input range of the modulating means. It is preferable to calculate adaptively.
[0469]
The amplitude adjusting means refers to the output of the corrected image data calculating means related to a plurality of frames before the current frame, and adjusts the amplitude of the corrected image data so that these values correspond to the input range of the modulating means. It is preferable to adaptively calculate the coefficient for adjustment.
[0470]
The coefficient for adjusting the amplitude of the corrected image data is preferably a predetermined coefficient that always has a constant value.
[0471]
The coefficient for adjusting the amplitude of the corrected image data is preferably a coefficient determined so that the output of the corrected image data calculating means does not overflow the input range of the modulating means when the input image data is maximum.
[0472]
The corrected image data calculating means predicts and calculates the spatial distribution and temporal change of the voltage drop amount that should occur on the row wiring during one horizontal scanning period, and the calculated voltage drop amount corresponding to the input image data. And means for calculating corrected image data obtained by correcting the input image data.
[0473]
The corrected image data calculation means is calculated with means for discretely predicting and calculating the spatial distribution and temporal change of the voltage drop amount to be generated on the row wiring during one horizontal scanning period corresponding to the input image data. It is preferable to include means for calculating corrected image data obtained by correcting the input image data from the amount of voltage drop.
[0474]
The corrected image data calculation means is calculated with means for discretely predicting and calculating the spatial distribution and temporal change of the voltage drop amount to be generated on the row wiring during one horizontal scanning period corresponding to the input image data. Discrete correction image data calculation means for discretely calculating correction image data for image data corresponding to the time at which the voltage drop amount was calculated at the spatial position where the voltage drop amount was calculated from the voltage drop amount, and discrete correction It is preferable to include corrected image data interpolating means for interpolating the output of the image data calculating means and calculating corrected image data corresponding to the size of the input image data and the horizontal display position.
[0475]
The corrected image data calculated by the corrected image data calculating means is adjusted so that the amount of electric charge emitted from the corrected image data becomes the amount of electric charge emitted from the input image data when there is no voltage drop to be generated on the row wiring. It is preferable that
[0476]
The drive condition changing means changes the drive voltage of the display element as the drive condition, and the drive voltage is selected from the selection potential output from the scanning means, the potential output from the modulation means or the potential of the high voltage generation means, or A voltage determined by a combination of these potentials is preferable.
[0477]
The input image data is image data obtained by correcting the influence of the voltage drop caused by the resistance of the scanning wiring and the scanning means, and the corrected image data calculating means for calculating the corrected image data and the amplitude of the corrected image data are Amplitude adjusting means having a function of multiplying a coefficient for adjusting the amplitude of the corrected image data so as to correspond to the input range of the modulating means, and the modulating means is a corrected image whose amplitude is adjusted by the amplitude adjusting means. A display device that outputs a modulation signal to the modulation wiring as data input, and when non-zero uniform image data is input, the pulse width of the pulse output from the modulation means close to the output terminal of the scanning means is: In a display device that is shorter than the pulse width of the pulse output from the modulation means far from the output terminal of the scanning means, the display device is based on the integrated value of the input image data. It is preferable to include: a current value calculating unit that calculates an average current value corresponding to the light emission luminance; and a driving condition changing unit that changes a driving condition of the electron-emitting device based on the average current value and a predetermined reference current value. .
[0478]
The driving condition changing means compares the average current value with the reference current value, and determines a driving voltage for limiting the power related to the light emission luminance of the display device when the average current value is larger than the reference current value. Is preferred.
[0479]
The drive condition changing means is a condition for determining the drive voltage when the average current value is larger than the reference current value, and is selected from the selection potential output by the scanning means, the potential output by the modulation means, and the potential of the high voltage generation means. It is preferable to reduce the absolute value of one or more potentials.
[0480]
The characteristic configuration of the luminance control means according to the present embodiment will be described in detail.
[0481]
FIG. 37 shows an example of a circuit configuration for performing signal processing for controlling the luminance of one frame. Here, description of the same components as those shown in FIGS. 14, 26, 31, 35, and 36 is omitted.
[0482]
In FIG. 37, the high-voltage power supply current value calculation circuit (current value calculation means) and the ABL circuit (power limiting means) are surrounded by a broken line. Note that the conversion unit 210 and the selection voltage generation unit 211 are also units for changing the driving conditions, and thus can also be called driving condition changing units.
[0483]
In the configuration of FIG. 37, the conversion means 210 includes an output of the multiplier 201 (Ia: corresponding to the current value of the high-voltage power supply) and a current limit value (Iamax: reference current value) of the high-voltage power supply preset in the register 202. Is a table memory to which is input. If the output of the multiplier 201 (corresponding to the current value of the high-voltage power supply) is larger than a preset current limit value (Iamax), the drive condition is changed to limit the power of the display device.
[0484]
More specifically, as shown in FIG. 38A, the output of the multiplier 201 exceeding the current limit value (Iamax) (Ia: corresponding to the current value of the high-voltage power supply) is exceeded as shown in FIG. Driving voltage indication value (SV_DRV).
[0485]
In FIG. 38, the horizontal axis represents the output of the multiplier 201 (Ia: corresponding to the current value of the high-voltage power supply), and the vertical axis represents the drive voltage instruction value SV._DRVV, which is the potential difference between the output potential (VPwm) of the modulation means and the selection potential (Vs) of the scanning circuit._DRVIs a numerical value corresponding to (for example, digital quantity data). In FIG. 38, SVsel is the rated voltage V of the surface conduction electron-emitting device._SELIs a drive voltage instruction value corresponding to.
[0486]
The specific characteristic curve shown by A in FIG. 38 is such that when the output (Ia) of the multiplier 201 exceeds the current limit value (Iamax), the actual power does not become larger than that. It has been decided. An example in which the current limit value Iamax is set smaller is shown by the characteristic B in FIG. Driving voltage instruction value SV_DRVCan be seen to decrease from when the output Ia of the multiplier 201 is smaller.
[0487]
The selection voltage generator 211 receives the drive voltage instruction value SV._DRVIs the actual drive voltage (V_DRV). As a method of changing the drive voltage, it is only necessary to change at least one of the potential (Vpwm) of the output of the modulation means 8 and the selection potential (Vs) of the scanning circuits 2 and 2 ′. In this embodiment, in order to limit the power, only the selection potential (Vs) of the scanning circuits 2 and 2 ′ is changed.
[0488]
FIG. 39 is a graph showing the characteristics of the selection voltage generator 211. The horizontal axis represents the output of the multiplier 201 (Ia: corresponding to the current value of the high-voltage power supply), and the vertical axis represents the selection of the scanning circuits 2 and 2 ′. Potential (Vs). The selection potential (Vs) of the scanning circuits 2 and 2 ′ is a drive voltage instruction value SV that is an output of the selection voltage generator 211._DRVDrive voltage (V_DRV) Is determined. Vs0 is −0.5 × V._SELIt was decided.
[0489]
The characteristic curves of A and B in FIG. 38 correspond to the characteristic curves of A and B in FIG. 39, respectively. Then, the selection voltage generator 211 changes the selection potential Vs of the scanning circuits 2 and 2 ′ so that the absolute value becomes smaller when the output (Ia) of the multiplier 201 exceeds a predetermined value. That is, the scanning circuits 2 and 2 ′ function as subordinate power sources in which the selection potential Vs output therefrom changes according to the output of the selection voltage generator 211.
[0490]
As described above, the configuration in which the selection potentials of the scanning circuits 2 and 2 ′ are changed can correct the influence of the voltage drop and further perform the ABL operation.
[0491]
In the fourth embodiment, if the conversion means 210 is a digital output and the selection voltage generator 211 is configured to output an analog signal by providing an analog-digital converter therein, the circuit configuration can be realized at low cost.
[0492]
In the fourth embodiment, as the driving condition, the selection potential of the scanning circuits 2 and 2 ′, which is the driving voltage, is made variable. Apart from this, the output potential of the modulation means 8 may be changed as the drive voltage, or both the selection potential of the scanning circuits 2 and 2 'and the output potential of the modulation means 8 may be changed. . Further, the ABL operation can be performed even when the potential of the high-voltage power supply is changed.
[0493]
In the fourth embodiment, the influence of the voltage drop of the scanning wiring is corrected. Therefore, drive conditions (drive voltage: V_DRV) Is greatly changed, an error may occur in the calculation of the correction of the influence of the voltage drop of the scanning wiring. Next, a configuration for realizing a method for reducing this error will be described.
[0494]
(Fifth embodiment)
FIG. 40 shows the configuration of the display device of this embodiment.
[0495]
The difference in configuration between FIG. 40 and FIG. 37 is that the luminance control means outputs the drive voltage instruction value SV output from the conversion means 210._DRVIs supplied to the correction data calculation means 14. Description of the same parts as those in the fourth embodiment is omitted.
[0496]
In FIG. 40, the conversion means 210 receives the input (Ia) of the multiplier 201 and the current limit value (Iamax) of the high-voltage power source preset in the register 202, and limits the power of the display device. Drive voltage instruction value SV as a drive condition_DRVChange to output.
[0497]
Driving voltage instruction value SV_DRVAs described above, is input to the selection voltage generator 211 and used to change the selection potential of the scanning circuits 2 and 2 'and limit the power of the high voltage power supply of the display panel. Further, the drive voltage instruction value SV_DRVIs sent to the correction data calculation means 14 through the wiring 220, and is used to calculate correction image data by changing a calculation parameter for voltage drop correction, as will be described later.
[0498]
As the operation of the conversion means 210, the following operation was more preferable in this method.
[0499]
SV_SELIs a drive voltage instruction value corresponding to the rated voltage of the surface conduction electron-emitting device, the conversion means 210 is SV_DRVIs determined as follows.
[Expression 34]

[0500]
The converter 210 converts the drive voltage instruction value (SV) described above._DRV) Is output. Others operate as described above.
[0501]
In this embodiment, the ABL operation can be performed even when the potential of the high-voltage power supply is changed. When changing the high voltage power source, the amount of voltage drop does not change substantially, but the amount of emission current of the electron-emitting device changes slightly, so that amount is considered as a parameter.
[0502]
In the present embodiment, the drive condition (drive voltage: V_DRVThe ABL operation can be realized satisfactorily without causing an error in the calculation of the correction of the influence of the voltage drop of the scanning wiring even if the change in the) greatly changes.
[0503]
Note that, when correction of the influence of the voltage drop of the scanning wiring is not performed, the amount of charge that is actually released varies depending on the voltage drop of the scanning wiring, so that the amount of charge that is released does not match the image data. For this reason, an accurate ABL operation may not be performed.
[0504]
In the above-described method for calculating the current value of the high-voltage power supply and ABL, the case where the overflow process is performed has been described. However, when the voltage drop amount is small or the scanning time is long and the overflow process is not necessary, the gain G1 is 1. Therefore, in the configuration of FIG. 40, the maximum value detection circuit 20, the gain calculation means 21, and the multipliers 22 and 201 are unnecessary.
[0505]
When the overflow processing is not performed, the integrated value (APL value) of the image data corresponds to the current value (Ia) of the high-voltage power supply as it is, but this is accurately performed by correcting the influence of the voltage drop of the scanning wiring. This indicates that the current value (Ia) of the high-voltage power supply is obtained. That is, it goes without saying that if the influence of the voltage drop is not corrected, even if the integrated value of the image data is simply obtained, it does not accurately correspond to the current value of the high-voltage power supply.
[0506]
(Shift register, latch circuit)
The corrected image data Dlim output from the limiter 24 is serial / parallel converted from the serial data format to the parallel image data ID1 to IDN for each modulation wiring by the shift register 5, and is output to the latch circuit 6. The latch circuit 6 latches data from the shift register 5 by the timing signal Dataload immediately before one horizontal period is started. The output of the latch circuit 6 is input to the modulation means 8 as parallel image data D1 to DN.
[0507]
In the present embodiment, the image data ID1 to IDN and D1 to DN are each 8-bit image data. These operation timings operate based on the timing control signals TSFT and Dataload from the timing generation circuit 4.
[0508]
(Details of modulation means)
Parallel image data D <b> 1 to DN as outputs of the latch circuit 6 are supplied to the modulation means 8. The modulation means 8 has a configuration as shown in FIG. 18, and is the same as that of each of the embodiments described above. The timing chart showing the operation of the modulation means 8 of this embodiment is the same as that shown in FIG.
[0509]
(Correction data calculation means)
The configuration of the correction data calculation means 14 is the same as that shown in FIG. The configuration for calculating the correction data discretely is the same as that shown in FIG.
[0510]
(Sixth embodiment)
In the fourth and fifth embodiments, the maximum value of the corrected image data is detected, the gain is calculated so that the maximum value corresponds to the maximum value of the input range of the modulation means 8, and the gain and the corrected image data are calculated. Multiplication was used to prevent overflow.
[0511]
In contrast, in the sixth embodiment, the maximum value of the corrected image data is detected as in the fourth and fifth embodiments described above. In the present embodiment, the size of the image data before correction is limited so that the maximum value corresponds to the maximum value of the input range of the modulation means 8. In other words, in order to prevent overflow, the input image data is multiplied by a gain to reduce the amplitude range, thereby preventing overflow.
[0512]
As another method for calculating the gain, the gain in the configuration of the present embodiment may be calculated by a fixed gain method.
[0513]
In this embodiment, when the maximum value of the corrected image data Dout in one frame is MAX, the maximum value of the input range of the modulation means is INMAX, and the gain calculated by the gain calculation means for the previous frame is GB. The gain G2 is determined using (Equation 26) described above.
[0514]
The gain calculation means 21 updates the gain in the vertical blanking period and changes the gain value for each frame.
[0515]
In this embodiment, the maximum value of the corrected image data of the previous frame is used to calculate the gain to be multiplied by the corrected image data of the current frame, that is, the corrected image data (image data) between frames. It is configured to prevent overflow using correlation. Therefore, strictly speaking, overflow may occur due to a difference in corrected image data for each frame. In order to prevent this, it is also preferable to provide a limiter means for the output of the multiplier that multiplies the corrected image data and the gain, and to design the circuit so that the output of the multiplier always falls within the input range of the modulation means. .
[0516]
Besides the gain determination method described above, the gain may be calculated by another method as described below. That is, the maximum value of the corrected image data detected in the frame before the current frame is averaged, and the gain G2 applied to the corrected image data of the current frame using the average value AMAX is described above (Formula 27). ). However, GB is the gain G2 calculated by the gain calculation means 21 with respect to the previous frame.
[0517]
As another method, the current gain may be calculated by calculating the gain G2 for each frame according to (Equation 26) and averaging the gain G2.
[0518]
Of these three methods, any method is preferable in terms of preventing overflow, but it is preferable to calculate by the method of (Equation 27) in consideration of the occurrence of flicker.
[0519]
In the gain calculation method of (Expression 27), the number of frames for averaging the maximum value of the corrected image data has been studied, and the maximum value of the corrected image data from 16 to 64 frames before the current frame is averaged. In this case, a preferable image with less flicker was obtained.
[0520]
In this method, it goes without saying that it is preferable to provide a limiter 24 for limiting the output of the adder 12 to completely prevent overflow.
[0521]
Similarly to the fourth embodiment, the scene change detection may be performed to change the gain calculation method.
[0522]
In the following, a luminance control means comprising a high voltage power supply current value calculation circuit and an ABL circuit will be described.
[0523]
Since the principle and configuration of the high-voltage power supply current value calculation circuit are the same as those in the fourth embodiment, description thereof is omitted.
[0524]
Conventionally, a current detection resistor is added to the high-voltage power supply, and the current value of the high-voltage power supply is obtained from the voltage. According to the configuration of the present embodiment, as in the fourth embodiment, Without taking the structure, it was possible to calculate the current value of the high-voltage power supply only by calculating the data. In particular, in the realization of ABL as described later, the hardware cost can be reduced as in the fourth embodiment.
[0525]
In FIG. 41, reference numeral 200 denotes an integration unit (integration means) that integrates image data that is a required luminance value for one frame, 201 denotes a multiplier, 202 denotes a register that stores a high-voltage current limit value (Iamax), and 210 denotes A conversion unit 211 is a selection voltage generation unit (selection voltage generation unit). In FIG. 41, as described above, the output of the multiplier 201 corresponds to the current value (Ia) of the high-voltage power supply. In FIG. 41, the high-voltage power supply current value calculation circuit (current value calculation means) and the ABL circuit (power limiting means) are surrounded by a broken line.
[0526]
Also in this embodiment, as in the fourth embodiment, the drive voltage V_DRV(Among them, the selection potential of the scanning circuits 2 and 2 ': Vs) was changed. In the present embodiment, the influence of the voltage drop of the scanning wiring is corrected, and the driving condition (driving voltage: V_DRV), The calculation parameters for correcting the influence of the voltage drop of the scanning wiring are changed.
[0527]
FIG. 41 is the same as FIG. 40 except for the place where the gain G2 for overflow processing is multiplied. Therefore, description of each part is omitted.
[0528]
In FIG. 41, the conversion means 210 receives the output of the multiplier 201 (Ia: corresponding to the current value of the high-voltage power supply) and the current limit value (Iamax) of the high-voltage power supply preset in the register 202, In order to limit the power of the display device, the drive voltage instruction value SV is used as a drive condition._DRVChange to output.
[0529]
Driving voltage instruction value SV_DRVIs input to the selection voltage generator 211 and is used to change the selection potential of the scanning circuits 2 and 2 'to limit the power of the high voltage power supply of the display panel. Further, the drive voltage instruction value SV_DRVIs sent to the correction data calculation means 14 through the wiring 220 and used to change the calculation parameters and calculate the corrected image data.
[0530]
As for the operation of the conversion means 210, the following operation was preferable in this method, as in the fifth embodiment.
[0531]
SV_SELIs a drive voltage instruction value corresponding to the rated voltage of the surface conduction electron-emitting device, the conversion means 210 is SV_DRVAre determined as in (Expression 32) and (Expression 33).
[0532]
The converter 210 converts the drive voltage instruction value (SV) described above._DRV) Is output. Others operate as described above.
[0533]
In the present embodiment, the driving voltage (among them, the selection potential of the scanning circuits 2 and 2 ′) is changed as the driving condition, but the potential of the output of the modulation means 8 or both may naturally be changed. Further, the ABL operation can be performed even when the potential of the high-voltage power supply is changed.
[0534]
In the present embodiment, the drive condition (drive voltage: V_DRVThe ABL operation can be realized satisfactorily without causing an error in the calculation of the correction of the influence of the voltage drop of the scanning wiring even if the change in the) greatly changes.
[0535]
As in the fourth embodiment, the drive condition (drive voltage: V_DRV) Does not change significantly, the wiring 220 is not necessary, and even if calculation for correcting the influence of the voltage drop of the scanning wiring is performed, the display image quality is hardly affected. The ABL operation was successfully realized.
[0536]
In the present embodiment as well, when correction of the influence of the voltage drop of the scanning wiring is not performed, the amount of charge that is actually released varies depending on the voltage drop of the scanning wiring. Does not match. For this reason, an accurate ABL operation may not be performed.
[0537]
In the fourth to sixth embodiments, the method for determining the preset current limit value (Iamax) of the high-voltage power supply is the same as the method for determining in the second and third embodiments described above. Because there is, the explanation again was omitted.
[0538]
As described above, according to the display devices according to the fourth and fifth embodiments, it has been possible to improve the deterioration of the display image due to the voltage drop on the scanning wiring, which has been a conventional problem.
[0539]
Further, it was possible to display an image with high quality by multiplying the gain so that the corrected image data does not overflow the input range of the modulation means.
[0540]
Further, by multiplying the integration result of the input image data and the gain and detecting the result as the current value of the high-voltage power supply, the brightness control can be accurately performed with a small amount of hardware.
[0541]
The method including the correction process and the brightness control process described above can be realized as a one-chip semiconductor integrated circuit, and can be distributed as an IP core therefor.
[0542]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a display device capable of displaying an image with better image quality than before and an image signal processing device and a drive control device therefor.
[0543]
Further, it is possible to realize a display device capable of improving the accuracy of voltage drop correction, and an image signal processing device and a drive control device therefor.
[0544]
Furthermore, it is possible to realize a display device that can perform ABL even when voltage drop correction is performed, and an image signal processing device and a drive control device therefor.
[0545]
Furthermore, it is possible to realize a display device capable of calculating the current (anode current) of the high-voltage power supply and performing accurate ABL, and an image signal processing device and a drive control device therefor.
[Brief description of the drawings]
FIG. 1 is a block diagram of a display device according to a preferred embodiment of the present invention.
FIG. 2 is a diagram showing an overview of a display panel.
FIG. 3 is a diagram showing electrical connection of a display panel.
FIG. 4 is a diagram showing an example of characteristics of a surface conduction electron-emitting device.
FIG. 5 is a diagram showing an example of a display panel driving method.
FIG. 6 is a diagram illustrating the influence of a voltage drop.
FIG. 7 is a diagram illustrating a degenerate model.
FIG. 8 is a graph showing voltage drop amounts calculated discretely.
FIG. 9 is a graph showing the amount of change in emission current calculated discretely.
FIG. 10 is a diagram illustrating an example of calculating correction data when the size of image data is 64;
FIG. 11 is a diagram illustrating a calculation example of correction data when the size of image data is 128;
12 is a diagram illustrating an example of calculation of correction data when the size of image data is 192. FIG.
FIG. 13 is a diagram for explaining a correction data interpolation method;
FIG. 14 is a block diagram showing a configuration of a signal processing system and a drive system of the display device according to the first embodiment of the present invention.
FIG. 15 is a block diagram illustrating a configuration of a scanning circuit.
FIG. 16 is a block diagram illustrating a configuration of an inverse γ processing unit.
FIG. 17 is a block diagram illustrating a configuration of a data array conversion unit.
FIG. 18 is a diagram for explaining the configuration and operation of a modulation circuit;
FIG. 19 is a timing chart for explaining the operation of the modulation circuit;
FIG. 20 is a diagram for explaining a drive voltage calculation unit.
FIG. 21 is a diagram for explaining correction data calculation means;
FIG. 22 is a block diagram illustrating a configuration of a discrete correction data calculation unit.
FIG. 23 is a block diagram illustrating a configuration of a correction data interpolation unit.
FIG. 24 is a block diagram showing a configuration of straight line approximating means.
FIG. 25 is a timing chart for explaining the operation of the display device according to the embodiment of the present invention;
FIG. 26 is a block diagram showing a configuration of a display device according to a second embodiment of the present invention.
FIG. 27 is a block diagram illustrating a configuration of a scanning circuit.
FIG. 28 is a diagram illustrating an example of images of four consecutive frames.
FIG. 29 is a graph showing the size of image data in four consecutive frames.
FIG. 30 is a graph showing how the gain changes in successive frames.
FIG. 31 is a block diagram showing a configuration of a modification of the display device according to the second embodiment of the present invention.
FIG. 32 is a timing chart for explaining the operation of the modulating means.
FIG. 33 is a block diagram showing a configuration of correction data calculation means.
FIG. 34 is a block diagram illustrating a configuration of a discrete correction data calculation unit.
FIG. 35 is a block diagram showing a configuration of a display device according to a third embodiment of the present invention.
FIG. 36 is a block diagram showing a configuration of a modification of the display device according to the third embodiment of the present invention.
FIG. 37 is a block diagram showing a configuration of a display device according to a fourth embodiment of the present invention.
FIG. 38 is a diagram showing conversion characteristics of conversion means.
FIG. 39 is a diagram showing characteristics of selection voltage generating means.
FIG. 40 is a block diagram showing a configuration of a display device according to a fifth embodiment of the present invention.
FIG. 41 is a block diagram showing a configuration of a display device according to a sixth embodiment of the present invention.
FIG. 42 is a block diagram illustrating a configuration of a conventional display device.
[Explanation of symbols]
1 Display panel
2,2 'scanning circuit
3 Sync signal separation circuit
4 Timing generator
5 Shift register
6 Latch circuit
7 RGB converter
8 Modulation means
9 Data array converter
12 Adder
14 Correction data calculation means
17 Reverse γ processing section
19 Delay circuit
20 Maximum value detection circuit
21 Gain calculation means
22 multiplier
22R, 22G, 22B Multiplier
23 Selector
24 limiter
100a, 100b, 100c, 100d Lighting number counting means
101a, 101b, 101c, 101d registers
102 CPU
103 Table memory
104 Temporary register
105 Program memory
106 registers
107a, 107b, 107c comparator
108, 109, 110 Adder
111 Table memory 2
112 Table memory 3
113 registers
120, 121, 122 Linear approximation means
123,124 decoder
125, 126, 127, 128 selector
200 Integration unit
201 multiplier
202 registers
203 comparator
204 Divider
205 switches
210 Conversion means
211 Selection voltage generator
220 Wiring
221 Mean luminance level detection means
222 Drive voltage calculator
301 Display panel
302 Scanning circuit
303 Modulation circuit
304 Correction circuit
305 detection circuit
306A, 306B, 306C control circuit
1001 Substrate
1002 Cold cathode devices
1003 Row wiring (scanning wiring)
1004 Column wiring (modulation wiring)
1005 Rear plate
1006 Side wall
1007 Face plate
1008 Fluorescent film
1009 Metal back
2021R, 2021G, 2021B FIFO memory
2022 selector

Claims (5)

A display panel having a plurality of display elements arranged in a matrix are driven through the row wirings and a plurality of column wirings of multiple,
Scanning means for scanning the row wiring;
Modulation means for supplying a modulation signal to the column wiring based on image data;
Correction means for performing a correction process on the image data to compensate for a decrease in display luminance due to the influence of a voltage drop caused by at least the resistance of the row wiring;
Means for calculating a coefficient for suppressing overflow from the maximum value among the values of the plurality of image data corrected by the correcting means;
Means for calculating a coefficient for controlling display brightness of the display panel based on an integrated value of a plurality of image data values;
Means for selecting a smaller coefficient of of the coefficient that controls the coefficients in the previous SL display luminance suppressing the overflow,
A multiplier that multiplies the selected coefficient by the corrected or uncorrected image data;
A display device comprising: A display panel having a plurality of display elements arranged in a matrix are driven through the row wirings and a plurality of column wirings of multiple,
Scanning means for scanning the row wiring;
Modulation means for supplying a modulation signal to the column wiring based on image data;
Correction means for performing a correction process on the image data to compensate for a decrease in display luminance due to the influence of a voltage drop caused by at least the resistance of the row wiring;
Means for calculating a coefficient for suppressing overflow from the maximum value among the values of the plurality of image data corrected by the correcting means;
Means for calculating a coefficient for controlling the display brightness of the display panel based on an APL value determined by a plurality of image data;
Means for selecting a smaller coefficient of of the coefficient that controls the coefficients in the previous SL display luminance suppressing the overflow,
A multiplier that multiplies the selected coefficient by the corrected or uncorrected image data;
A display device comprising: Coefficient suppressing the overflow, one frame of the corrected values of the image data, the maximum of the display device according to claim 1 or 2 is calculated based on the value of the. The coefficient for suppressing the overflow is to determine the maximum value among the corrected image data values for one frame corresponding to each of the plurality of frames, and average the determined plurality of maximum values. the display device according to claim 1 or 2 is calculated based on the phased value. The coefficient for suppressing the overflow is determined by determining a coefficient calculated based on the maximum value among the corrected image data values for one frame corresponding to each of the plurality of frames. the display device according to claim 1 or 2, and averaging the plurality of coefficients.

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