JP3927165B2 - Semiconductor device - Google Patents
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Description
本発明は、歪みSiチャネルを用いた半導体装置に係わり、特に歪みSiチャネルに対して基板面方位や結晶軸方向などを最適に選択した半導体装置に関する。 The present invention relates to a semiconductor device using a strained Si channel, and more particularly to a semiconductor device in which a substrate surface orientation, a crystal axis direction, and the like are optimally selected for the strained Si channel.
従来、歪みSiチャネルを用いたCMOS構造の半導体装置は、図1に示すように構成されている。 Conventionally, a semiconductor device having a CMOS structure using a strained Si channel is configured as shown in FIG.
即ち、応力緩和SiGe層4上に形成された(100)面方位の歪みSi層5上にゲート絶縁膜6を介してゲート電極7を形成し、さらに歪みSi層5にソース・ドレイン領域9,10を形成することによりMOSFETが構成される。なお、図中の1はSi基板1、2はSiGe層、3は埋め込み酸化膜を示している(例えば、非特許文献1参照)。
That is, a gate electrode 7 is formed on a
しかしながら、この種の装置にあっては次のような問題があった。即ち、図2のキャリア移動度向上率(無歪み素子との比較)のSiGe層のGe濃度依存性に示すように、正孔移動度が電子移動度の向上率に比べて低く、CMOS素子におけるnチャネルとpチャネル素子間の駆動能力の均衡が更に広がるという問題が生じている。
このように従来、歪みSiチャネルを用いた半導体装置においては、歪みSiチャネルにおける正孔移動度が電子移動度の向上率に比べて低く、CMOS素子を構成した場合にnチャネルとpチャネル素子間の駆動能力の均衡が広がるという問題があった。 As described above, in a conventional semiconductor device using a strained Si channel, the hole mobility in the strained Si channel is lower than the improvement rate of the electron mobility. There was a problem that the balance of driving ability spread.
本発明は、上記事情を考慮して成されたもので、その目的とするところは、歪みSiチャネルにおけるキャリアの移動度をより高めることができ、且つ正孔移動度と電子移動度との差を小さくすることができ、より高速なCMOS素子などの実現に寄与し得る半導体装置を提供することにある。 The present invention has been made in view of the above circumstances, and its object is to further increase the mobility of carriers in a strained Si channel, and the difference between the hole mobility and the electron mobility. It is an object of the present invention to provide a semiconductor device that can contribute to the realization of higher-speed CMOS elements and the like.
上記課題を解決するために本発明は、次のような構成を採用している。 In order to solve the above problems, the present invention adopts the following configuration.
即ち本発明は、歪みSiチャネルを利用した半導体装置において、素子形成面の面方位が(110)面に規定された歪みSi層に形成され、歪みSiチャネルを有することを特徴とする。 That is, the present invention is characterized in that in a semiconductor device using a strained Si channel, it is formed in a strained Si layer in which the surface orientation of the element formation surface is defined as a (110) plane and has a strained Si channel.
また本発明、歪みSiチャネルを利用した半導体装置において、素子形成面の面方位が(110)面に規定された歪みSi層に形成され、歪みSiチャネルを用いてnチャネルのFETとpチャネルのFETが形成され、且つnチャネルのFETの歪みSiチャネルにおける電流方向が<001>軸に沿った方向、pチャネルのFETの歪みSiチャネルにおける電流方向が<011>軸に沿った方向であることを特徴とする。 Further, in the semiconductor device using the strained Si channel according to the present invention, the element forming surface is formed in a strained Si layer whose plane orientation is defined as the (110) plane, and the n channel FET and the p channel are formed using the strained Si channel. The FET is formed, and the current direction in the strained Si channel of the n-channel FET is along the <001> axis, and the current direction in the strained Si channel of the p-channel FET is along the <011> axis. It is characterized by.
また本発明は、歪みSiチャネルを利用した半導体装置において、少なくとも(110)面の歪みSi層のチャネルを有するpチャネルFETと、少なくとも(100)面の歪みSi層のチャネルを有するnチャネルFETとを具備してなることを特徴とする。 Further, the present invention provides a semiconductor device using a strained Si channel, a p-channel FET having at least a (110) plane strained Si layer channel, and an n-channel FET having at least a (100) plane strained Si layer channel. It is characterized by comprising.
また本発明は、壁状の突起の両側面に、ゲート電極とそれを挟み込むソース/ドレインを形成して電流を流す相補型構造のFin型FETにおいて、(100)基板上に形成したFin(壁状突起)の側面が(001)面を有するnチャネルFETと、135度回転方向にずらしてFinを形成しその側面が(011)面を有するpチャネルFETからなることを特徴とする。 The present invention also relates to a Fin type FET having a complementary structure in which a gate electrode and a source / drain sandwiching the gate electrode are formed on both side surfaces of a wall-shaped protrusion to flow current, and a Fin (wall) formed on a (100) substrate. The n-channel FET has a (001) plane on the side surface of the projection, and the p-channel FET has a (011) plane on which the Fin is formed by shifting in the rotation direction by 135 degrees.
本発明によれば、正孔移動度の高い(110)面の歪みSiチャネルを用いてFETを構成することにより、歪みSiチャネルにおけるキャリアの移動度をより高めることができる。特に、pチャネルFETでは電流方向を<011>軸に沿った方向、nチャネルFETでは電流方向を<001>軸に沿った方向に規定することにより、正孔移動度の向上率をより高めることができ、正孔移動度と電子移動度との差を小さくすることができる。従って、より高速なCMOS素子などの実現に寄与することが可能となる。 According to the present invention, the mobility of carriers in the strained Si channel can be further increased by configuring the FET using the strained Si channel of the (110) plane having a high hole mobility. In particular, by defining the current direction along the <011> axis in the p-channel FET and the current direction in the direction along the <001> axis in the n-channel FET, the hole mobility improvement rate can be further increased. And the difference between the hole mobility and the electron mobility can be reduced. Therefore, it is possible to contribute to the realization of a higher-speed CMOS element and the like.
具体的な実施形態を説明する前に、図3のCMOS平面図を参照して、本発明のCMOS素子について説明する。 Before describing a specific embodiment, a CMOS device of the present invention will be described with reference to a CMOS plan view of FIG.
(110)面に形成した歪みSiをチャネルとするn及びpチャネル素子の電流の向きをそれぞれ<001>及び<-110>軸に沿った方向にするために、図3に示すように両チャネル素子(pチャネルMOSFET11とnチャネルMOSFET12)を90度の角度でパターニングする。具体的な製造方法は後述する。
In order to make the directions of the currents of the n and p channel elements having the strained Si channel formed on the (110) plane to be directions along the <001> and <−110> axes, respectively, as shown in FIG. Elements (p-
また、素子構造が図4のように(100)面上Fin型の場合は、n及びpチャネルの側面が(100)面及び(110)面であればよい。具体的には、図4に示すように、壁状の突起の両側面に、ゲート電極27とそれを挟み込むソース/ドレインを形成し電流を流すFin型FETに適用することもできる。なお、図中の21はSi基板、23は埋め込み酸化膜、24は格子緩和SiGe層、24aは壁状の突起、25は歪みSi層、26はゲート絶縁膜、27はゲート電極を示している。 Further, when the element structure is a (100) plane Fin type as shown in FIG. 4, the side surfaces of the n and p channels may be the (100) plane and the (110) plane. Specifically, as shown in FIG. 4, the present invention can be applied to a Fin-type FET in which a gate electrode 27 and a source / drain sandwiching the gate electrode 27 are formed on both side surfaces of a wall-shaped protrusion and a current flows. In the figure, 21 is a Si substrate, 23 is a buried oxide film, 24 is a lattice-relaxed SiGe layer, 24a is a wall-like protrusion, 25 is a strained Si layer, 26 is a gate insulating film, and 27 is a gate electrode. .
この場合、図5に示すように、(100)基板上に形成したFin(壁状突起)の側面が(001)面を有するn型MOSFETと、135度回転方向にずらしてFinを形成しその側面が(011)面を有するp型MOSFETとからなるCMOS構造のFETである。 In this case, as shown in FIG. 5, the Fin (wall-shaped protrusion) formed on the (100) substrate has an n-type MOSFET having a (001) side surface, and the Fin is formed by shifting the rotation direction by 135 degrees. A FET having a CMOS structure including a p-type MOSFET having a (011) side surface.
本発明のように、(110)面の歪みSiチャネルを利用した素子では、図11に示すキャリア移動度の向上率((100)面バルク素子の場合の移動度を1とした相対比較値)の実験結果より、正孔移動度は(100)面の歪みSi素子より更に向上率が増大している。また、電子移動度も(110)面バルク素子より大きく、(100)面バルク素子に近づいている。 As in the present invention, in an element using a strained Si channel on the (110) plane, the carrier mobility improvement rate shown in FIG. 11 (relative comparison value assuming that the mobility in the case of the (100) plane bulk element is 1). From the experimental results, the hole mobility is improved more than the strained Si element having the (100) plane. Further, the electron mobility is larger than that of the (110) plane bulk element, and approaches the (100) plane bulk element.
ここで、(100)面バルク素子のおいては、電子移動度が正孔移動度より高く、p型素子の駆動力が低くなることがCMOSFET設計上の課題として知られている。また、歪みの導入により電子移動度と正孔移動度との差が更に大きくなり、駆動力の差が益々大きくなることが知られている。これに対し、本発明のように(110)面上の歪みSiチャンネルを利用することにより、電子移動度に対して正孔移動度の増大を十分に大きくすることができ、これによって駆動力の差を小さくすることができる。これは、CMOSFETの設計上極めて有利となる。 Here, in the (100) plane bulk element, it is known as a CMOSFET design problem that the electron mobility is higher than the hole mobility and the driving force of the p-type element is low. Further, it is known that the difference between the electron mobility and the hole mobility is further increased by introducing strain, and the difference in driving force is further increased. On the other hand, by using the strained Si channel on the (110) plane as in the present invention, the increase in hole mobility can be sufficiently increased with respect to the electron mobility. The difference can be reduced. This is extremely advantageous in the design of the CMOSFET.
また、図12に示すように、(110)面の歪みSi素子はキャリア移動度の電流方向依存が大きいが、本発明では<001>軸に沿った方向で電子移動度が最大となり、<-110>軸に沿った方向で正孔移動度が最小となることを見出した。これに従い、n及びp素子の電流方向の最適方向に作製されている。その結果、n及びp素子の駆動能力のバランスに良い高速CMOS素子が実現できる。 In addition, as shown in FIG. 12, the strained Si element of (110) plane has a large dependence of the carrier mobility on the current direction, but in the present invention, the electron mobility becomes maximum in the direction along the <001> axis, and <- It has been found that the hole mobility is minimized in the direction along the 110> axis. Accordingly, the n and p elements are manufactured in the optimum current direction. As a result, it is possible to realize a high-speed CMOS device having a good balance between the driving capabilities of the n and p devices.
以下、本発明の詳細を図示の実施形態によって説明する。 The details of the present invention will be described below with reference to the illustrated embodiments.
(第1の実施形態)
図6(a)に示す層構造で、(110)p型Si基板61上に超高真空CVD(化学的気相成長)装置にて、歪みを有するSi1-x Gex 層62を成長させる。歪みSi1-x Gex 層62は、成長の始めから終わりまで、Ge組成比xを0.2で固定し、層厚を0.3μmとする。歪みSi0.8 Ge0.2 層62の原料ガスはSi2 H6 及びGeH4 として、ドーパントは添加していない。成膜条件は基板温度650℃、Si2 H6 原料ガス分圧を30mPa、GeH4 原料ガス分圧を60mPaとする。
(First embodiment)
In the layer structure shown in FIG. 6A, a strained Si 1-x Ge x layer 62 is grown on a (110) p-
(110)基板上へSiGe層をUHV−CVD方により成膜する場合、(100)面上への成膜と同様の原料ガス分圧に設定すれば、同じGe組成のSiGe層が(110)基板上に得られる。但し、成膜速度は(100)面上への薄膜成長と比べ、(110)面上の場合大幅に低下する。 When a SiGe layer is formed on a (110) substrate by UHV-CVD, a SiGe layer having the same Ge composition can be obtained by setting the same raw material gas partial pressure as that on the (100) plane. Obtained on a substrate. However, the deposition rate is greatly reduced in the case of the (110) plane compared to the thin film growth on the (100) plane.
次いで、超高真空CVD装置にて、歪みSi0.8 Ge0.2 層62上に連続してSiキャップ層(図示せず)を層厚30nm成長させる。このSiキャップ層は、後の酸素イオン注入工程において、表面層の一部がスパッタリングにより除去されてしまう際の保護層となる。また、それに続く高温加熱時に、酸化膜形成し保護層としても働く。なお、Siキャップ層の原料ガスはSi2 H6 として、ドーパントは添加していない。成膜条件は基板温度650℃、Si2 H6 原料ガス分圧を30mPaとする。
Next, a Si cap layer (not shown) is continuously grown on the strained Si 0.8 Ge 0.2
次いで、図6(b)に示すように、基板を超高真空CVD装置からイオン注入装置に移して、酸素イオン注入をする。図中の63がイオン注入領域である。このとき歪みSi0.8 Ge0.2 層62より下層に、酸素イオンが到達するように、歪みSi0.8 Ge0.2 層62の層厚(0.3μm)より、打ち込み飛程が深くなる条件で酸素イオンを注入する。このときの加速エネルギーは180keV、注入ドーズ量は2×1018cm-2とする。このエネルギーでは打ち込み飛程が400nmとなる。 Next, as shown in FIG. 6B, the substrate is moved from the ultrahigh vacuum CVD apparatus to the ion implantation apparatus, and oxygen ion implantation is performed. 63 in the figure is an ion implantation region. In this case the lower layer from the strained Si 0.8 Ge 0.2 layer 62, so that the oxygen ions reach, than the layer thickness of the strained Si 0.8 Ge 0.2 layer 62 (0.3 [mu] m), more implanted Fei oxygen ions deeply condition: injection To do. The acceleration energy at this time is 180 keV, and the implantation dose is 2 × 10 18 cm −2 . With this energy, the driving range is 400 nm.
打ち込みエネルギーを変えることにより、埋め込み酸化層が形成される深さを調整することが可能となる。例えば、打ち込みエネルギーを高くすれば、打ち込み飛程が大きくなり、より深い位置に埋め込み酸化層が形成される。一方、打ち込みエネルギーを低くすれば、打ち込み飛程を小さくできる。 By changing the implantation energy, the depth at which the buried oxide layer is formed can be adjusted. For example, if the implantation energy is increased, the implantation range is increased, and a buried oxide layer is formed at a deeper position. On the other hand, if the driving energy is lowered, the driving range can be reduced.
次いで、図6(c)に示すように、基板をイオン注入装置から取り出し、1350℃,6時間の熱処理を行う。この熱処理工程により、表面から400nmの深さを中心に厚さ450nmの埋め込み酸化膜64が形成される。この熱処理工程によって、埋め込み酸化膜64の上部の歪みSi1-x Gex 層62は格子緩和し、格子緩和Si1-x Gex 65となる。
Next, as shown in FIG. 6C, the substrate is taken out from the ion implantation apparatus and subjected to heat treatment at 1350 ° C. for 6 hours. By this heat treatment step, a buried
(110)面を表面とするSiGe結晶層の場合、格子を構成する基本軸は<110>軸に沿った方向の他に、<1-10>及び<001>軸に沿った方向であり、非等方的である。ここで、(110)Si基板上に格子整合し、完全に歪みを内包したSiGe結晶層では、<110>軸に沿った方向のみに格子が伸び、<1-10>,<001>軸に沿った方向ではSi基板の格子に一致している。一方、格子が緩和する際には、<1-10>,<001>軸に沿った方向ともに格子が伸び、本来の無歪みSiGe結晶格子となる。 In the case of the SiGe crystal layer having the (110) plane as the surface, the basic axis constituting the lattice is the direction along the <1-10> and <001> axes in addition to the direction along the <110> axis, Isotropic. Here, in the SiGe crystal layer which is lattice-matched on the (110) Si substrate and completely includes the strain, the lattice extends only in the direction along the <110> axis, and the <1-10> and <001> axes. In the direction along, it coincides with the lattice of the Si substrate. On the other hand, when the lattice relaxes, the lattice extends in both directions along the <1-10> and <001> axes, and becomes the original unstrained SiGe crystal lattice.
熱処理工程では温度設定が最も重要となる。Si層と比べてSiGe層に酸素イオン注入し熱処理にて格子緩和させる場合は、熱負荷に対して凹凸の発生等、表面劣化を引き起こすため、温度を低めに設定することが望ましい。例えば、1200℃から1350℃の温度が好ましい。 Temperature setting is most important in the heat treatment process. When oxygen ions are implanted into the SiGe layer and the lattice is relaxed by heat treatment as compared to the Si layer, it is desirable to set the temperature lower because it causes surface degradation such as unevenness with respect to the thermal load. For example, a temperature of 1200 ° C. to 1350 ° C. is preferable.
また、この熱処理中に、Siキャップ層の結晶表面が薄い酸化層で被覆されていることにより、Si0.8 Ge0.2 層の表面状態を良好に保持することが可能となる。このため、熱処理雰囲気中に微量の酸素ガスを添加する方法が有効である。例えば、熱処理雰囲気としてアルゴンガス等の不活性ガス中に0.5%程度の酸素ガスを導入することにより、Siキャップ層の表面を薄く酸化させながら熱処理を行うことができる。ここで、不活性ガスの種類はアルゴンの他に希ガスや、窒素などでもよい。 In addition, during the heat treatment, the surface of the Si 0.8 Ge 0.2 layer can be satisfactorily maintained by covering the crystal surface of the Si cap layer with a thin oxide layer. For this reason, a method of adding a small amount of oxygen gas in the heat treatment atmosphere is effective. For example, by introducing about 0.5% oxygen gas into an inert gas such as argon gas as a heat treatment atmosphere, the heat treatment can be performed while thinly oxidizing the surface of the Si cap layer. Here, the kind of the inert gas may be a rare gas or nitrogen in addition to argon.
また、このときSiキャップ層の層厚を30nmとしたが、表面酸化層の層厚が30nmより薄く形成される条件でも、Siキャップ層の酸化されない残りのSi層には、下層のSi0.8 Ge0.2 層からGeが拡散してSiGe層となり、またこのSiGe層は格子緩和されるので問題はない。 Further, at this time, the thickness of the Si cap layer was set to 30 nm, but even under the condition that the surface oxide layer is formed to be thinner than 30 nm, the remaining Si layer that is not oxidized of the Si cap layer has a lower Si 0.8 Ge layer. Ge diffuses from the 0.2 layer to form a SiGe layer, and since this SiGe layer is lattice-relaxed, there is no problem.
また、Siキャップ層を形成せずに、この熱処理を施す場合でもSi0.8 Ge0.2 層の表面状態を良好に保持するためには、極微量の酸素ガスを含む雰囲気により、表面を極僅かに酸化させる方が良い。これらの酸化層は後の工程でエッチング除去される。但し、Siキャップ層の役割は高温熱処理工程時の酸化保護膜のみではなく、これに先立つイオン注入時のスパッタリングによる表面層の保護の役割も果たすことを考慮に入れる必要がある。 In order to maintain the surface condition of the Si 0.8 Ge 0.2 layer well even when this heat treatment is performed without forming the Si cap layer, the surface is slightly oxidized by an atmosphere containing a very small amount of oxygen gas. It is better to let them. These oxide layers are etched away in a later step. However, it is necessary to take into consideration that the role of the Si cap layer is not only the oxidation protective film at the time of the high-temperature heat treatment process but also the role of protecting the surface layer by sputtering at the time of ion implantation prior to this.
この熱処理工程において形成された埋め込み酸化膜64中にはGe元素は殆ど存在せず、また埋め込み酸化膜64の上部のSiGe層65から基板側へのGe拡散を防止する役割を果たす。ここで、酸素イオン注入量が少ない条件下では、イオン注入後、高温アニール初期段階において完全な埋め込み酸化膜64が形成されておらず、Ge原子は酸素を含む層を通過し、基板側へ一部拡散する。その結果、埋め込み酸化膜64の上部に形成される格子緩和したSiGe層65のGe濃度は初期値より低くなることがある。一方、本実施形態で用いたイオン注入ドーズ量条件では、イオン注入後に既に一部に完全な酸化膜が形成されるため、高温アニール時にGe原子が基板側へ拡散することはなく、SiGe層65のGe濃度は初期値を保持する。
There is almost no Ge element in the buried
また、埋め込み酸化膜64上のSi1-x Gex 層62が格子緩和する際、非晶質の埋め込み酸化膜64に歪みのエネルギーを解放するため、新たな転位の発生を伴わずに薄い格子緩和Si1-x Gex 層65を得ることができる。
Further, when the Si 1-x Ge x layer 62 on the buried
次いで、Siキャップ層の表面に形成されたシリコン酸化層を、弗酸或いは弗化アンモニウムによりエッチング除去する。 Next, the silicon oxide layer formed on the surface of the Si cap layer is removed by etching with hydrofluoric acid or ammonium fluoride.
また、格子緩和Si1-x Gex 層65の表面をエッチングする工程は必ずしも必要ではないが、埋め込み酸化層上に形成されるSiGe層を薄膜化するためには好ましい。このエッチング工程によって、格子緩和Si1-x Gex 層65の厚さを100nm以下、理想的には5nmないし10nm程度にまで薄くする。 Further, the step of etching the surface of the lattice-relaxed Si 1-x Ge x layer 65 is not necessarily required, but it is preferable for thinning the SiGe layer formed on the buried oxide layer. By this etching step, the thickness of the lattice-relaxed Si 1-x Ge x layer 65 is reduced to 100 nm or less, ideally about 5 nm to 10 nm.
次いで、エッチングされた格子緩和Si1-x Gex 層65の表面を弗化水素(HF)溶液処理によって、水素終端させる。 Next, the surface of the etched lattice-relaxed Si 1-x Ge x layer 65 is terminated with hydrogen by a hydrogen fluoride (HF) solution treatment.
ここで、格子緩和Si1-x Gex 層65の表面が、エッチング処理後に一旦大気中に晒されているので、格子緩和Si1-x Gex 層65の表面は、この水素終端工程を行わないと、大気中の水分や酸素によって酸化され、また汚染されやすい。そこで、酸化や汚染から守るために、格子緩和Si1-x Gex 層65の表面を水素終端することによって保護層を形成しておく。こうすることで後の歪みSi層を再成長させる際に、格子緩和Si1-x Gex 層65上に良好な歪みSi層を形成できる。但し、(110)面の水素終端は(100)と比べ効果は弱く、水素終端処理後に大気中に長時間暴露せず、成膜雰囲気へ導入することが望ましい。また、Ge組成が高い場合も水素終端の効果は弱まる。 Here, the surface of the grating relaxed Si 1-x Ge x layer 65, since once it is exposed to the atmosphere after the etching treatment, the surface of the grating relaxed Si 1-x Ge x layer 65, perform the hydrogen termination process Otherwise, it is oxidized and easily polluted by moisture and oxygen in the atmosphere. Therefore, in order to protect against oxidation and contamination, a protective layer is formed by terminating the surface of the lattice-relaxed Si 1-x Ge x layer 65 with hydrogen. By doing so, a good strained Si layer can be formed on the lattice-relaxed Si 1-x Ge x layer 65 when a subsequent strained Si layer is regrown. However, the hydrogen termination on the (110) plane is less effective than (100), and it is desirable that the hydrogen termination be introduced into the film-forming atmosphere without being exposed to the atmosphere for a long time after the hydrogen termination treatment. Also, the effect of hydrogen termination is weakened when the Ge composition is high.
次いで、基板を再び超高真空CVD装置内に搬入し、一端真空下の熱処理により水素終端処理された格子緩和Si1-x Gex 層65の表面水素及び残留不純物を除去する。このとき高真空下での熱処理の他に、減圧水素雰囲気下での加熱処理も表面の平坦性を保つために効果的である。 Next, the substrate is again carried into the ultra-high vacuum CVD apparatus, and the surface hydrogen and residual impurities of the lattice-relaxed Si 1-x Ge x layer 65 that has been subjected to hydrogen termination are removed by heat treatment under vacuum. At this time, in addition to the heat treatment under a high vacuum, the heat treatment under a reduced pressure hydrogen atmosphere is also effective for maintaining the flatness of the surface.
次いで、図6(c)に示すように、超高真空CVDにより、格子緩和した(110)Si0.8 Ge0.2 層65上に歪みSi層66を層厚20nm形成させる。歪みSi層66の原料ガスはSi2 H6 とする。成長条件は、基板温度を650℃、Si2 H6 原料ガス分圧を30mPaとする。
Next, as shown in FIG. 6C, a
このとき、格子緩和Si1-x Gex 層65上に直接歪みSi層を形成せずに、Si0.8 Ge0.2 層を新たにバッファ層として再成長させることで、より良好な結晶構造を有する歪みSi層を形成できる。勿論、格子緩和Si1-x Gex 層上に直接歪みSi層を再成長させても良い。 At this time, without forming a strained Si layer directly on the lattice relaxed Si 1-x Ge x layer 65, the Si 0.8 Ge 0.2 layer is newly regrown as a buffer layer, so that a strain having a better crystal structure is obtained. A Si layer can be formed. Of course, a strained Si layer may be directly regrown on the lattice-relaxed Si 1-x Ge x layer.
この場合、格子緩和Si0.8 Ge0.2 バッファ層と格子緩和Si1-x Gex 層と合わせて層厚を200nm以下、理想的には10nm以下に設定することが望ましい。また、歪みSi層の層厚は30nm以下、理想的には5nmないし10nmが有用である。 In this case, it is desirable to set the layer thickness of the lattice relaxed Si 0.8 Ge 0.2 buffer layer and the lattice relaxed Si 1-x Ge x layer to 200 nm or less, ideally 10 nm or less. Further, the thickness of the strained Si layer is 30 nm or less, ideally 5 nm to 10 nm.
このようにして、埋め込み酸化膜64上に格子緩和した(110)Si1-x Gex 層65上に、(110)面を表面とする良好な歪みSi層66を形成することができる。また、水素終端された格子緩和Si1-x Gex 層65の表面は400℃から500℃で水素脱離が始まるので、再成長温度を容易に調整できる。
In this way, a favorable
しかし、表面に僅かに残る酸素や炭素の不純物を除去するためには、400℃から500℃での水素脱離のみではなく、さらに850℃から900℃程度の熱処理を施すことが好ましい。但し、格子緩和Si1-x Gex 層65の表面は高温の加熱処理に弱く長時間の高温熱処理を施すと、凹凸の発生等、表面の劣化を引き起こす問題が見られる。そこで、Ge組成20%の格子緩和Si1-x Gex 層65の場合において表面の劣化を起こさない範囲で、酸素や炭素の不純物を除去するための熱処理条件として、例えば850℃で20分以下、或いは900℃で5分以下が望ましい。先に述べたとおり、熱処理雰囲気を減圧水素雰囲気とすることも、表面の平坦性を維持しながら不純物を除去するために有効である。 However, in order to remove oxygen and carbon impurities slightly remaining on the surface, it is preferable to perform not only hydrogen desorption at 400 ° C. to 500 ° C. but also a heat treatment at about 850 ° C. to 900 ° C. However, the surface of the lattice-relaxed Si 1-x Ge x layer 65 is vulnerable to high-temperature heat treatment, and when subjected to high-temperature heat treatment for a long time, problems such as generation of unevenness are caused. Therefore, as a heat treatment condition for removing oxygen and carbon impurities within a range in which surface degradation does not occur in the case of the lattice relaxed Si 1-x Ge x layer 65 having a Ge composition of 20%, for example, at 850 ° C. for 20 minutes or less. Or 900 ° C. for 5 minutes or less. As described above, it is also effective to remove impurities while maintaining the flatness of the surface by setting the heat treatment atmosphere to a reduced pressure hydrogen atmosphere.
次に、上記のようにして作製された(110)面を表面とする歪みSi層66上に、前記図3に示すように、pチャネルMOSFETとnチャネルMOSFETをチャネル方向が相互に直交する関係となるように形成する。ここで、pチャネルMOSFETは、ソース・ドレイン電極が<001>軸に沿った方向となるように、即ちソース・ドレイン間の電流方向が<001>軸に沿った方向となるように形成する。さらに、nチャネルMOSFETは、ソース・ドレイン電極が<-110>軸に沿った方向となるように、即ちソース・ドレイン間の電流方向が<-110>軸に沿った方向となるように形成する。
Next, on the
このように本実施形態によれば、(110)面の歪みSi層66を形成し、この歪みSi層66上にpチャネルMOSFETとnチャネルMOSFETをチャネル方向が相互に直交する関係となるように形成することにより、pチャネルMOSFETの歪みSiチャネルにおける正孔電流方向を<011>軸に沿った方向に規定し、nチャネルMOSFETの歪みSiチャネルにおける電子電流方向を<001>軸に沿った方向に規定することができる。このため、歪みSiチャネルにおけるキャリアの移動度を高めることができ、特にpチャネルMOSFETにおけるキャリアの移動度をより高めることができる。従って、キャリア移動度を高めながら、正孔移動度と電子移動度との差を小さくすることができ、より高速なCMOS素子を実現することができる。
As described above, according to the present embodiment, the
(第2の実施形態)
図7は、本発明の第2の実施形態に係わる半導体装置の製造方法の各工程を示す図である。
(Second Embodiment)
FIG. 7 is a diagram showing each step of the semiconductor device manufacturing method according to the second embodiment of the present invention.
本実施形態は、SOI(シリコン・オン・インシュレータ)基板を用い、SOI層上に歪みSiGe層をエピタキシャル成長させた後に格子緩和SiGe層を形成する、酸化濃縮法と呼ばれる方法である。 This embodiment is a method called an oxidation concentration method in which a lattice-relaxed SiGe layer is formed after epitaxially growing a strained SiGe layer on an SOI layer using an SOI (silicon-on-insulator) substrate.
まず、図7(a)に示すように、シリコン基板71上に厚さ100nmのシリコン酸化層72、厚さ20nmのシリコン単結晶層73がこの順に形成されたSOI基板を用意する。このとき、最表面のシリコン層73は(110)面であることが必要である。また、埋め込み酸化膜下部のシリコン基板71においては埋め込み酸化膜72に接する面が(110)面ではなく(100)或いはその他の面であっても構わない。
First, as shown in FIG. 7A, an SOI substrate in which a 100 nm thick
次いで、図7(b)に示すように、このSOI基板上に層厚100nmのSi0.85Ge0.15層74(Ge組成15%)を500℃程度の低温で成長する場合について説明する。低温成長を実現するためには、第1の実施形態で説明した超高真空CVD法の他に、固体原料を用いるMBE(分子線エピタキシー)法も有効である。本実施形態では、固体原料を用いるMBE法を用いて形成する方法について説明する。 Next, as shown in FIG. 7B, the case where a Si 0.85 Ge 0.15 layer 74 (Ge composition 15%) having a layer thickness of 100 nm is grown on this SOI substrate at a low temperature of about 500 ° C. will be described. In order to realize low temperature growth, in addition to the ultra-high vacuum CVD method described in the first embodiment, an MBE (molecular beam epitaxy) method using a solid material is also effective. In the present embodiment, a method of forming using an MBE method using a solid material will be described.
固体原料を用いるMBE法では、Siソースに電子ビームをあてて加熱し、シリコンの蒸気を別の熱源(基板加熱ヒーター)で加熱された基板に供給する。また、同時にファーネスで加熱されたGeソースから蒸気を取り出し、Si及びGeの蒸気を同時に基板上に供することによりSiGeの混晶層を形成することができる。このとき、Siソース及びGeソースの温度を制御することにより、両者の蒸気圧を調整し、所定のGe組成を設計できる。 In the MBE method using a solid material, an Si beam is heated by applying an electron beam, and silicon vapor is supplied to a substrate heated by another heat source (substrate heater). Further, by simultaneously taking out the vapor from the Ge source heated by the furnace and supplying the Si and Ge vapors onto the substrate at the same time, a mixed crystal layer of SiGe can be formed. At this time, by controlling the temperatures of the Si source and the Ge source, the vapor pressure of both can be adjusted and a predetermined Ge composition can be designed.
MBE法により(110)SOI層73上に、厚さ100nmのSi0.85Ge0.15層74(Ge組成15%)を500℃程度の低温で成長する。さらに、その上層に厚さ20nmのSiキャップ層75を積層する。このSi0.85Ge0.15層74及びSiキャップ層75の成長終了直後の段階ではSi0.85Ge0.15層74はSi結晶層に格子整合するために圧縮歪を有している。
A 100 nm thick Si 0.85 Ge 0.15 layer 74 (Ge composition 15%) is grown on the (110)
次に、この基板を大気中に取り出した後、熱酸化炉に導入し1200℃の乾燥酸素雰囲気下で1時間の高温酸化処理を施す。この高温酸化工程でSiキャップ層75及びSiGe層74の一部が熱酸化される。また、SiGe層74が高温で熱酸化される際に、Ge原子は酸化膜中には取り込まれず、SiGe結晶相中へはじき出される。さらに、SiGe層74中のGe原子は、下層のSOI層73へ拡散するためにSiGe層74とSOI層73の界面は無くなり、単層のSiGe層76へと変化し、初期のSiキャップ層/SiGe層/SOI層/埋め込み酸化膜層/Si基板の積層構造は、図7(c)に示すように,熱酸化膜層/SiGe層/埋め込み酸化膜層/Si基板の構造となる。ここで、埋め込み酸化膜は上部SiGe層のGe原子が基板側へ拡散することを防止する層となるため、Si基板にはGe原子は含まれない。
Next, the substrate is taken out into the atmosphere, and then introduced into a thermal oxidation furnace, and subjected to high-temperature oxidation treatment for 1 hour in a dry oxygen atmosphere at 1200 ° C. In this high temperature oxidation process, part of the Si cap layer 75 and the
また、酸化が進むと同時にSiGe結晶層は薄くなるが、上部及び下部を挟み込む酸化膜層にはGe原子は取り込まれず。SiGe層にのみ残るため、結果としてGe濃度は濃縮される。具体的には、初期構造で20nmのSOI層73、Ge組成15%,厚さ100nmのSiGe層74、さらに厚さ20nmのSiキャップ層75が積層された構造が、熱酸化により50nmのSiGe層76と200nmの表面熱酸化膜77になった際、SiGe層76のGe組成は30%となる。
Further, as the oxidation proceeds, the SiGe crystal layer becomes thinner, but Ge atoms are not taken into the oxide film layer sandwiching the upper and lower portions. As a result, the Ge concentration is concentrated because it remains only in the SiGe layer. Specifically, a structure in which an
それぞれの工程のあと、格子緩和SiGe層76の表面にはSi酸化膜77が形成されているので、HF処理によりこの表面酸化膜77を除去し、同時に格子緩和SiGe層76の表面をHF処理により水素終端させる。HF処理の条件は第1の実施形態と同様である。
After each step, since the Si oxide film 77 is formed on the surface of the lattice-relaxed
次いで、図7(d)に示すように、この基板を再び薄膜成長装置に導入し、厚さ10nmの歪みSi層78を最上層に成長する。このようにして歪みSi層/Si1-x Gex 層/Si酸化膜の積層構造が得られる。 Next, as shown in FIG. 7D, this substrate is again introduced into the thin film growth apparatus, and a strained Si layer 78 having a thickness of 10 nm is grown as the uppermost layer. In this manner, a laminated structure of strained Si layer / Si 1-x Ge x layer / Si oxide film is obtained.
また、本実施形態では熱処理後に水素終端処理を施し歪みSi層の成長を開始しているが、格子緩和SiGe層の一部表面をエッチング除去した後に水素終端処理を施し、歪みSi層を形成すれば極めて薄い格子緩和SiGe層を得ることも可能である。例えば上記の例で熱処理後に形成された層厚120nm、Ge組成12.5%の緩和SiGe層を表面から90nmエッチングにより除去し、層厚30nmを残し、さらに層厚15nmの歪みSi層を再成長すればよい。 In this embodiment, the hydrogen termination treatment is performed after the heat treatment and the growth of the strained Si layer is started. However, the hydrogen termination treatment is performed after the surface of the lattice-relaxed SiGe layer is removed by etching to form the strained Si layer. It is also possible to obtain a very thin lattice relaxed SiGe layer. For example, the relaxed SiGe layer having a layer thickness of 120 nm and Ge composition of 12.5% formed after the heat treatment in the above example is removed from the surface by 90 nm etching, leaving a layer thickness of 30 nm, and a strained Si layer having a layer thickness of 15 nm is regrown. do it.
次に、上記のようにして作製された(110)面を表面とする歪みSi層78上に、第1の実施形態と同様に、pチャネルMOSFETはソース・ドレイン間の電流方向が<001>軸に沿った方向となるように、nチャネルMOSFETはソース・ドレイン間の電流方向が<-110>軸に沿った方向となるように、各々のMOSFETを形成する。これによって第1の実施形態と同様に、歪みSiチャネルにおけるキャリアの移動度(特にpチャネルMOS)を高めることができ、正孔移動度と電子移動度との差を小さくした高速のCMOS素子を実現することができる。 Next, on the strained Si layer 78 having the (110) plane formed as described above, the p-channel MOSFET has a current direction between the source and the drain of <001> as in the first embodiment. The n-channel MOSFETs are formed so that the current direction between the source and the drain is in the direction along the <−110> axis so as to be in the direction along the axis. Thus, similar to the first embodiment, carrier mobility (especially p-channel MOS) in the strained Si channel can be increased, and a high-speed CMOS device in which the difference between hole mobility and electron mobility is reduced can be achieved. Can be realized.
(第3の実施形態)
次に、第2の実施形態における歪みSi層/Si1-x Gex 層/Si酸化膜の積層構造を用いてMOSFETを作製した具体的な例を示す。
(Third embodiment)
Next, a specific example in which a MOSFET is manufactured using the laminated structure of the strained Si layer / Si 1-x Ge x layer / Si oxide film in the second embodiment will be described.
図8に示すように、Si基板81上に埋め込み酸化層83が形成されている。この埋め込み酸化層83上には、格子緩和SiGe層84、歪みSi層85、ゲート酸化層86、ゲート電極87が形成されている。歪みSi層85にはゲート電極87の両側に、ソース・ドレイン89,90が形成されている。この場合も第1の実施形態と同様に、pチャネルMOSFETは、ソース・ドレイン間の電流方向が<001>軸に沿った方向となるように形成され、nチャネルMOSFETは、即ちソース・ドレイン間の電流方向が<-110>軸に沿った方向となるように形成されている。
As shown in FIG. 8, a buried
ここで、格子緩和Si0.7 Ge0.3 層84はGe組成30%,厚さ7nm、歪みSi層85は初期厚さ6nmとした。但し、MOSFETの作製工程において、歪みSi層85の表面はゲート酸化層作成のため熱酸化され、結果として3nmの酸化層と4.5nmの歪みSi層が緩和SiGe/絶縁層(埋め込み酸化層)の上に積層された構造となっている。
Here, the lattice-relaxed Si 0.7 Ge 0.3 layer 84 has a Ge composition of 30% and a thickness of 7 nm, and the
次に、図9及び図10を用いて、このMOSFETの作成方法を述べる。 Next, a method for producing this MOSFET will be described with reference to FIGS.
まず、図9(a)に示すように、先の第2の実施形態で述べた方法により、(110)面を表面とする格子緩和したSiGe結晶層が直接埋め込み酸化膜上に積層された構造を有するSiGe on Insulator(SGOI)基板を用意する。ここで、表面は水素終端処理をすることが望ましい。 First, as shown in FIG. 9A, a structure in which a lattice-relaxed SiGe crystal layer having a (110) plane as a surface is directly stacked on a buried oxide film by the method described in the second embodiment. A SiGe on Insulator (SGOI) substrate is prepared. Here, the surface is preferably subjected to hydrogen termination treatment.
次いで、図9(b)に示すように、成膜装置に導入し、Si0.7Ge0.3 層84上に、厚さ6nmの歪みSi層85を形成する。次いで、図9(c)に示すように、歪みSi層85の表面を熱酸化する。形成された熱酸化層は層厚3nmで、結果として3nmの酸化層(ゲート酸化膜)86と4.5nmの歪みSi層85が形成される。このとき、(110)面での熱酸化の速度は、酸化初期において(100)の場合と比べ速くなる。
Next, as shown in FIG. 9B, the
次いで、図10(a)に示すように、酸化層86上に厚さ50nmの多結晶Si層を堆積する。そして、この多結晶Si層を、ゲート部分を残しエッチング除去することにより、ゲート電極87を形成する。続いて、全面に絶縁膜を堆積した後、エッチバックによってゲート側部のみにこの絶縁膜を残すことにより、ゲート側壁絶縁膜88を形成する。
Next, as shown in FIG. 10A, a polycrystalline Si layer having a thickness of 50 nm is deposited on the
次いで、図10(b)に示すように、不純物をイオン注入することにより、多結晶Siゲートの低抵抗化と共に及び、ゲート両端にソース・ドレイン89,90を形成する。イオン注入後のラピッドサーマルアニールは、温度を850℃程度にとどめることが望ましい。温度が高すぎると歪みSi層85内に形成されたチャンネル部の歪が緩和する恐れがある。また、温度が高すぎるとSi/SiGe界面がGeの拡散により劣化することが懸念されるためである。
Next, as shown in FIG. 10 (b), impurities are ion-implanted to reduce the resistance of the polycrystalline Si gate and form source / drains 89 and 90 at both ends of the gate. In rapid thermal annealing after ion implantation, it is desirable to keep the temperature at about 850 ° C. If the temperature is too high, the distortion of the channel portion formed in the
最後に、ソース・ドレイン及びゲートにアルミニウムの電極を形成することにより、素子が完成することになる。 Finally, by forming aluminum electrodes on the source / drain and the gate, the device is completed.
このようにして形成されたMOSFETは、歪みSi層をチャネルとして用いているので、素子の高速化が図られる。さらに、pチャネルMOSFET及びnチャネルMOSFETの各々の電流方向を最適化することにより、各々のFETにおける移動度の差を小さくすることができ、より高速なCMOS構造を実現することができる。 Since the MOSFET formed in this way uses a strained Si layer as a channel, the speed of the element can be increased. Further, by optimizing the current direction of each of the p-channel MOSFET and the n-channel MOSFET, the difference in mobility in each FET can be reduced, and a higher-speed CMOS structure can be realized.
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、CMOS構造に適用した例について説明したが、本発明はpチャネルのMOSFET単独でも効果が得られる。また、必ずしもMOS構造に限るものではなく、ゲート酸化膜の代わりに窒化膜その他の絶縁膜を用いたMIS構造に適用することも可能である。また、素子構造は実施形態に述べたものに限定されるものではなく、仕様に応じて適宜変更可能であり、要はpチャネルのFETにおけるチャネルの電流方向が<011>軸に沿った方向となるように構成すればよい。
(Modification)
The present invention is not limited to the above-described embodiments. In the embodiment, an example in which the present invention is applied to a CMOS structure has been described. However, the present invention can provide an effect even when only a p-channel MOSFET is used. Further, the present invention is not necessarily limited to the MOS structure, and can be applied to a MIS structure using a nitride film or other insulating film instead of the gate oxide film. The element structure is not limited to that described in the embodiment, and can be appropriately changed according to the specification. In short, the channel current direction in the p-channel FET is the direction along the <011> axis. What is necessary is just to comprise.
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 In addition, various modifications can be made without departing from the scope of the present invention.
1,21,71,81…Si基板
2…SiGe層
3,23,64,72,83…埋め込み酸化膜
4,24,65,76,84…緩和SiGe層
5,25,66,78,85…歪みSi層
6,26,86…ゲート絶縁膜
7,27,87…ゲート電極
9,10,89,90…ソース・ドレイン領域
11…pチャネルMOSFET
12…nチャネルMOSFET
24a…壁状の突起
61…p型Si基板
62…歪みSiGe層
63…イオン注入領域
73…Si層(SOI層)
74…歪みSiGe層
75…Siキャップ層
77…熱酸化膜
88…ゲート側壁絶縁膜
1, 21, 71, 81 ...
12 ... n-channel MOSFET
24a ... wall-
74 ... Strained SiGe layer 75 ... Si cap layer 77 ...
Claims (2)
面方位が(100)の基板上に形成され、側面が(110)面を有する前記歪みSi層からなる壁状突起と、
前記壁状突起に該突起の延在方向に沿ってソース・ドレイン領域を配置し、該ソース・ドレイン間の前記壁状突起の両側面上にゲート絶縁膜を介してゲート電極を設けて構成されたpチャネルFETと、
を具備したことを特徴とする半導体装置。 A semiconductor device having a strained Si channel formed on a strained Si layer whose surface orientation of an element formation surface is defined as a (110) plane,
A wall-shaped protrusion formed of the strained Si layer formed on a substrate having a plane orientation of (100) and having a (110) plane on the side surface;
A source / drain region is disposed along the extending direction of the protrusion on the wall-shaped protrusion, and a gate electrode is provided on both side surfaces of the wall-shaped protrusion between the source / drain via a gate insulating film. A p-channel FET;
A semiconductor device comprising:
前記基板上に第1の壁状突起とは135度回転した方向に延在して形成され、側面が(011)面を有する第2の壁状突起と、
前記第1の壁状突起に該突起の延在方向に沿ってソース・ドレイン領域を配置し、該ソース・ドレイン領域間の壁状突起の両側面上にゲート絶縁膜を介してゲート電極を設けることにより構成されたnチャネルFETと、
前記第2の壁状突起に該突起の延在方向に沿ってソース・ドレイン領域を配置し、該ソース・ドレイン領域間の壁状突起の両側面上にゲート絶縁膜を介してゲート電極を設けることにより構成されたpチャネルFETと、
を具備したことを特徴とする半導体装置。 A first wall-like protrusion formed on a substrate having a plane orientation of (100) extending in the <010> axial direction and having a (001) plane on the side surface;
A first wall-shaped protrusion formed on the substrate extending in a direction rotated by 135 degrees, and a second wall-shaped protrusion having a (011) side surface ;
A source / drain region is disposed on the first wall-shaped protrusion along the extending direction of the protrusion, and a gate electrode is provided on both side surfaces of the wall-shaped protrusion between the source / drain regions via a gate insulating film. An n-channel FET configured by:
A source / drain region is disposed on the second wall-shaped protrusion along the extending direction of the protrusion, and a gate electrode is provided on both side surfaces of the wall-shaped protrusion between the source / drain regions via a gate insulating film. A p-channel FET configured by:
A semiconductor device comprising:
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