JP2005051241A - Multilayer gate semiconductor device and manufacturing method therefor - Google Patents

Multilayer gate semiconductor device and manufacturing method therefor

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JP2005051241A JP2004217412A JP2004217412A JP2005051241A JP 2005051241 A JP2005051241 A JP 2005051241A JP 2004217412 A JP2004217412 A JP 2004217412A JP 2004217412 A JP2004217412 A JP 2004217412A JP 2005051241 A JP2005051241 A JP 2005051241A
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Anil Kottantharayil
Roger Loo
アニール・コッタントアライル
ロジェ・ロ
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Interuniv Micro Electronica Centrum Vzw
アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェInteruniversitair Micro−Elektronica Centrum Vzw
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having improved carrier mobility of both electrons and holes.
SOLUTION: A semiconductor device is provided with a substrate (1); a first contact region (3) and a second contact region (4) that are formed on the substrate (1); and a semiconductor fin portion (5) that is formed between the first contact region (3) and the second contact region (4), to connect the first contact region (3) with the second contact region (4). The semiconductor fin portion (5) has an object (7) that is formed of a material with strain relieved, and the semiconductor device has the object (7) having a surface (12) which does not face the substrate (1).
COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、集積回路及びその集積回路を製造する方法に関する。 The present invention relates to a method of manufacturing an integrated circuit and an integrated circuit thereof. より詳細には、本発明は、歪チャンネル層を有する2層若しくは3層ゲートを備える半導体デバイスに関する。 More particularly, the present invention relates to a semiconductor device comprising a two-layer or three-layer gate having a strained channel layer. また、本発明は、シリコン−ゲルマニウムフィン部(fin)を有する半導体デバイスに関する。 Further, the present invention is a silicon - a semiconductor device having germanium fin portion (fin).

現在の最新の半導体チップは、180ナノメートルの回路加工寸法を有する技術により特徴づけられる。 Current state of the semiconductor chip is characterized by techniques including a circuit feature size of 180 nm. 一方、加工寸法が130ナノメートルの技術により製造された素子が、市場に行き渡り始めている。 On the other hand, processing size produced by 130 nm technology devices, we are beginning to spreads in the market. 工業プランでは、2004年には90ナノメートルの技術を、2007年には56ナノメートルの技術を、2010年には45ナノメートルの技術を、2013年には32ナノメートルの技術を、2016年には22ナノメートルの技術を提供することになっている。 In the industrial plan, the 90 nanometer technology in 2004, the 56 nanometer technology in 2007, the 45 nanometer technology in 2010, the 32-nanometer technology in 2013, 2016 It is supposed to provide a 22 nanometer technology to. このスケジュールは、2001年において半導体工業協会(SIA)により規定された、半導体のための国際技術ロードマップに示されている。 This schedule, in 2001, has been defined by the Semiconductor Industry Association (SIA), it has been shown to the International Technology Roadmap for the semiconductor. このスケジュールは、以前に予想されていたものより早く、より小さなチップへと移っている。 This schedule, earlier than what had been expected previously, has moved to a smaller chip. 主なトランジスタスケーリングの中で、解決すべき課題は、ゲート酸化膜をより薄くしなければならないことである。 Among the main transistor scaling, problems to be solved is that it must be thinner gate oxide film. ゲート酸化膜をより薄くすることにより、オン電流がより高くなり、そのため半導体デバイスにおけるスイッチング速度が上昇し、オフ電流がより小さくなり、そのような酸化物ゲートのスケーリングを可能にする閾値電圧が低下し、使用する供給電圧をより低くすることができ、チャンネル層の移動度が低下し、一連のソース/ドレイン領域の抵抗がより小さくなる。 By thinner gate oxide film, the on-current becomes higher, the switching speed is increased at that since the semiconductor device, the off current becomes smaller, reduced threshold voltage that allows scaling of such oxide gate and, the supply voltage used can be lower that a decreased mobility of the channel layer, the resistance becomes smaller set of source / drain regions. これらの予測されたスケーリング条件を満たすため、非古典的なCMOS(相補型金属酸化物半導体)デバイス及び金属ゲート材料及び高kゲート絶縁体などの新規な材料が、現在研究中である。 Since these predicted scaling conditions are satisfied, new materials, such as non-classical CMOS (complementary metal oxide semiconductor) devices and metal gate materials and high-k gate insulator, are currently under investigation.

そのような非古典的CMOSデバイスの一つは、多層ゲートデバイスである。 One such non-classical CMOS device is a multilayer gate device. この多層ゲートデバイスには、いわゆるFinFETデバイスを含む。 The multi-gate devices, including so-called FinFET device. 典型的なFinFETデバイスにおいて、ゲートは少なくとも部分的にチャンネル領域を囲んでおり、古典的な平面型デバイスとは対照的である。 In a typical FinFET device, the gate is at least partially surround the channel region, in contrast to the classical planar device. この平面型デバイスでは、ゲート電極は、チャンネル領域の上部の単一の面上に形成される。 This planar device, the gate electrode is formed on a single surface of the upper portion of the channel region. ここでは、チャンネル領域は基板の一部である。 Here, the channel region is a part of the substrate. FinFETトランジスタでは、半導体フィン部は、ソース領域とドレイン領域とを接続する。 The FinFET transistor, the semiconductor fins connects the source region and the drain region. ゲート材料を、フィン部をまたぐように形成し、フィン部の側面の少なくとも一部にゲート構造を形成する。 The gate material, is formed so as to straddle the fin portion, forming a gate structure on at least a portion of the side surface of the fin portion. このゲート構造により、水平なチャンネル層が、ソースとドレイン間の、フィン部の表面近くに形成される。 This gate structure, a horizontal channel layer, between the source and the drain, is formed near the surface of the fin portion. それゆえ、FinFETの電気的幅長は、第一にフィン部の高さにより決定され、第2にフィン部の外形幅長により決定される。 Therefore, the electrical width dimension of the FinFET is determined by the height of the fin portion to the first is determined by the outer width dimension of the fin portion to the second. しかし、そのようなFinFETデバイスの性能を改善するため(例えば、チャンネル内のキャリアの移動度を増加させるなど)、付加的な測定が必要とされる。 However, such in order to improve the performance of the FinFET device (e.g., such as increasing the mobility of carriers in the channel), it is required additional measurement.

平面型デバイスにおけるホールキャリアに対するキャリア移動度を改善するため実施されているある方法は、シリコン上にシリコン−ゲルマニウムを成長させることにより形成されるチャンネル層を使用することである。 One method that has been implemented to improve the carrier mobility for holes carrier in planar devices, silicon on silicon - is to use a channel layer formed by growing the germanium. そのような方法の具体例が、米国特許出願第6,475,869号('869特許)に記載されている。 Examples of such methods are described in U.S. Patent Application No. 6,475,869 ( '869 patent). '869特許では、エピタキシャルシリコン/ゲルマニウムチャンネル領域を有する2層ゲートトランジスタを製造する方法が開示されている。 The '869 patent, a method of manufacturing a two-layer gate transistor with an epitaxial silicon / germanium channel region is disclosed. 所望の幅長を有するシリコンフィン部を形成した後、シリコン−ゲルマニウム層をフィン部の側面上に設け、そして、フィン部の上面をキャップ層で被覆する。 After forming the silicon fin portion having a desired width dimension, a silicon - germanium layer provided on the side surface of the fin portion, and to cover the upper surface of the fin portion in the cap layer. このシリコンゲルマニウム層を形成した後、FinFETの通常の製造方法を続ける。 After formation of the silicon germanium layer, it continues normal method for manufacturing FinFET.
米国特許出願第6,475,869号明細書 U.S. Patent Application No. 6,475,869

そのようなデバイス配置が、ホールのキャリア移動度を改善し、電子とホールの両方のキャリア移動度を改善するための技術が望まれている。 Such a device arranged to improve the carrier mobility of the hole, a technique for improving the carrier mobility of both electrons and holes has been desired.

第1発明では、基板、この基板上に形成された第一コンタクト領域及び第2コンタクト領域、上記第1コンタクト領域と第2コンタクト領域との間に形成され、上記第1コンタクト領域と第2コンタクト領域とを接続する半導体フィン部を備え、 In the first invention, the substrate, the first contact region and the second contact region formed on the substrate, is formed between the first contact region and the second contact region, the first contact region and the second contact comprising a semiconductor fin portion connecting the region,
上記半導体フィン部が、歪みを緩和したシリコン−ゲルマニウムコアを有することを特徴とする半導体デバイスを開示している。 The semiconductor fin portion, the silicon was relax the strain - discloses a semiconductor device characterized by having a germanium core.

本発明の具体的な実施形態では、半導体デバイスは、基板、上記基板に上に形成されたソース領域及びドレイン領域、及び上記ソース領域とドレイン領域との間に形成され上記ソース領域とドレイン領域とを接続する半導体フィン部、上記半導体フィン部上をまたぐように形成されたゲートを備え、 In a specific embodiment of the present invention, a semiconductor device includes a substrate, and the source region and the drain region is formed between the source region is formed on the above substrate and the drain region, and said source and drain regions semiconductor fin portion connecting the comprises a formed gate so as to straddle the upper the semiconductor fin portion,
半導体フィン部は、少なくともその側面に沿って、ゲートに接触する層、及びこの層に接触する歪緩和シリコン−ゲルマニウムコアとを備えることを特徴とする。 Semiconductor fin portion, at least along its sides, the layer in contact with the gate, and the strain-relaxed silicon in contact with this layer - characterized in that it comprises a germanium core.

ゲートと歪緩和シリコン−ゲルマニウムコア間の層は、III族元素若しくはV族元素から選ばれる元素を含んでいても良い。 Gate and the strain-relaxed silicon - layer between germanium core may include an element selected from Group III elements or Group V elements. 別の実施の形態では、この層はシリコン若しくはゲルマニウムを含有していても良い。 In another embodiment, this layer may contain silicon or germanium. また、この層は、半導体フィン部の側面及び上面に沿って延在してもよいし、又はこの側面のみに沿って延在しても良い。 Further, this layer may be extended along the side and top surfaces of the semiconductor fin portion, or may extend along only the side surface.

別の実施の形態では、この発明に係る半導体デバイスは、基板、この基板上に形成された第1コンタクト領域と第2コンタクト領域、上記第1コンタクト領域と第2コンタクト領域との間に形成され、上記第1コンタクト領域と第2コンタクト領域とを接続する半導体フィン部を備え、 In another embodiment, a semiconductor device according to the present invention, the substrate, the first contact region and the second contact region formed on the substrate, is formed between the first contact region and the second contact region comprises a semiconductor fin portion for connecting the first contact region and the second contact region,
上記半導体フィン部が、少なくともその側面に沿って、歪緩和シリコン−ゲルマニウムコア層上に形成された層を有することを特徴とする。 The semiconductor fin portion, at least along its sides, the strain-relaxed silicon - characterized by having a layer formed on the germanium core layer. この層は、III族元素若しくはV族元素から選ばれる少なくとも一つを含有していてもよく、別の実施の形態では、シリコン若しくはゲルマニウムを含有していても良い。 This layer may contain at least one selected from the group III element or group V element, in another embodiment, may contain silicon or germanium.

第2発明では、第1発明に係る半導体デバイスを製造する方法を開示している。 In the second invention, discloses a method of manufacturing a semiconductor device according to the first invention. この方法は、ソース、ドレイン及び上記ソースとドレインとの間に形成され、上記ソースとドレインとを接続するフィン部を備える基板を準備する工程を含む。 The method includes the source, is formed between the drain and the source and drain, a step of preparing a substrate provided with a fin portion for connecting the source and drain. このフィン部を、第1半導体材料により形成する。 The fin portion is formed by the first semiconductor material. この方法は、さらに、第2および第3半導体材料の合金層を上記フィン部の少なくとも側面上に蒸着させる工程と、この合金層を少なくとも部分的に酸化させ、第2半導体材料の酸化物層を形成し、そして、第1および第3半導体材料の合金を形成する工程とを含んでいてもよい。 The method further includes the step of depositing an alloy layer of the second and third semiconductor material on at least side surfaces of the fin portion, the alloy layer is at least partially oxidized, the oxide layer of the second semiconductor material formed, and may include a step of forming an alloy of the first and third semiconductor materials. さらに、この方法は、上記酸化物層を除去する工程を含んでいても良い。 Furthermore, the method may include the step of removing the oxide layer. ある実施形態では、この方法は、上記フィン部の少なくとも側面上に第4の半導体材料の層を積層させる工程を含んでいても良い。 In some embodiments, the method may include the step of laminating a layer of a fourth semiconductor material on at least side surfaces of the fin portion. ここでは、この第1および第2半導体材料はシリコンを含んでいる。 Here, the first and second semiconductor material comprises silicon. 第3の半導体材料はゲルマニウムを含んでいてもよい。 The third semiconductor material may include germanium. 一方、第4の半導体材料はシリコンを含んでいても良い。 On the other hand, the fourth semiconductor material may comprise silicon. 第2および第3半導体材料の合金層は、フィン部のみの露出表面上に選択的に蒸着させる。 Alloy layer of the second and third semiconductor material is selectively deposited on the exposed surface of only the fin portion. これら露出表面は、フィン部の側面および上面であってもよく、別の実施形態では、フィン部の側面のみであっても良い。 These exposed surface may be a side surface and the top surface of the fin portion, in another embodiment, may be only the side surface of the fin portion. 第1および第3半導体材料を含む合金は、歪みを緩和された物体を形成する。 An alloy containing first and third semiconductor materials form relaxed object distortion.

添付の図面は、本発明及び実施形態を示している。 The accompanying drawings illustrate the present invention and embodiments. 分かりやすくするため、デバイスは簡潔に描いている。 For the sake of clarity, the device is drawn briefly. 実施形態及びオプションを全て示しているというわけではなく、そのため、本発明を図面の内容に限定すべきではない。 Embodiments and does not mean that shows all options, therefore, not the present invention to be limited to the content of the drawings. 様々な図面において、同一の部品を参照する場合、同一の数字を付している。 In the various figures, to refer to the same parts are denoted by the same numerals.

図面に関して説明する。 It is described with reference to the accompanying drawings. 本発明に係る具体的な実施形態を以下の詳細な説明の中に記載している。 Specific embodiments of the present invention are described in the following detailed description. しかし、本発明を実施する他の同様な実施形態若しくは方法が多数存在することは、当業者であれば自明であろう。 However, that other similar embodiments or methods to implement the present invention there are a large number, it will be apparent to those skilled in the art.

本発明の具体的な実施形態では、歪チャンネルFinFETデバイスは、少なくとも2つのゲートを備える。 In a specific embodiment of the present invention, the distortion channel FinFET device comprises at least two gates. このFinFETのフィン部は、シリコン−ゲルマニウムおよびその上に形成された歪シリコン層からなるコアを備える。 Fin of the FinFET is silicon - comprising a core made of germanium and strained silicon layers formed thereon. さらに、このFinFETは、歪シリコン層を被覆するゲート誘電体層およびゲート電極層を備える。 Furthermore, the FinFET comprises a gate dielectric layer and gate electrode layer covering the strained silicon layer.

これから、図2Aに関して説明する。 It will now be described with respect to FIG. 2A. 本発明の実施形態に係るFinFETデバイスを示している。 It shows a FinFET device in accordance with an embodiment of the present invention. 基板(1)上に存在する半導体層(2)に、FinFETデバイスを形成する。 A semiconductor layer present on the substrate (1) (2) to form a FinFET device. この基板(1)は、例えばシリコン、ゲルマニウムなどの半導体基板を含んでいてもよい。 The substrate (1) is, for example, silicon, may include a semiconductor substrate such as germanium. 別の実施形態では、この基板は、基板(1)の上面に絶縁層を備え、半導体層(2)とともに、2つの具体例として、シリコンオンインシュレータ(SOI)基板若しくはゲルマニウムオンインシュレータ(GeOI)基板を形成してもよい。 In another embodiment, the substrate includes an insulating layer on the upper surface of the substrate (1), together with the semiconductor layer (2), as two examples, silicon-on-insulator (SOI) substrate or a germanium-on-insulator (GeOI) substrate it may be formed. ある実施形態では、この半導体層(2)に他の半導体デバイスを形成している。 In some embodiments, to form other semiconductor devices on the semiconductor layer (2). これは、トレンチ分離法、電界酸化法、メサ絶縁法等の既知の分離技術を使用して、分離することができる。 This trench isolation method, the electric field oxidation method, using known separation techniques mesa isolation method, can be separated.

FinFETデバイスは、フィン部(5)により接続されているソース(3)およびドレイン(4)を備える。 FinFET device comprises a source (3) and drain (4) which are connected by fins (5). 使用される特定のプロセスフローに従って、ソース(3)、ドレイン(4)およびフィン部(5)を、半導体材料からなる単一の層(2)に形成しても良いし、また、別の実施形態では、異なる半導体材料層に形成しても良い。 In accordance with the particular process flow used, the source (3), a drain (4) and the fin part (5), may be formed into a single layer of semiconductor material (2), also carried out another the form may be formed on different semiconductor material layer. ゲート絶縁体層およびゲート電極層(両方とも不図示)を有するゲート(6)を形成し、少なくとも3つの側面上でフィン部(5)を被覆する。 Gate dielectric layer and gate electrode layer (both not shown) to form a gate (6) having, coated fin portion (5) on at least three sides. この実施形態では、FinFETのチャンネル層は、フィン部(5)の一部である。 In this embodiment, the channel layer of the FinFET is part of the fin portion (5). このフィン部(5)は、ゲート(6)と接触し、さらにゲート(6)により電気的な作用を受ける。 The fin portion (5) is in contact with the gate (6), further receiving electrical effects due to the gate (6).

FinFETのゲート(6)に沿った断面を図2Bに示している。 It shows a section along the gate (6) of a FinFET in Figure 2B. 図2Bは、ゲート(6)が、フィン部(5)の、基板(1)に面しない表面(12)、例えば上面(12b)及び両側面(12a)を囲んでいる。 Figure 2B, a gate (6), fins (5), the surface (12) not facing the substrate (1), it surrounds the example top (12b) and side surfaces (12a). フィン部の上面に厚いゲート誘電体層を備える実施形態において、フィン部の垂直な側面(12a)、即ち、フィン部表面の、基板(1)に対して斜めに形成された面に沿って、反転が起こるダブルゲートデバイスが得られる。 In embodiments having a thick gate dielectric layer on the upper surface of the fin portion, vertical sides of the fin portions (12a), i.e., the fin portion surface, along the surface formed obliquely relative to the substrate (1), double-gate devices inversion occurs is obtained. 薄いゲート絶縁層を備える実施形態では、フィン部の上面(12b)において反転を起こしても良い。 In an embodiment comprising a thin gate insulating layer, it may cause reversal in an upper surface of the fin portion (12b).

この具体例のような、シリコン−ゲルマニウム物体若しくはコア(7)、およびこの上に形成された歪シリコン層(8)とを備えるフィン部(5)を断面図に示す。 Like this embodiment, a silicon - germanium object or core (7), and shows a fin portion and a the strained silicon layer formed on the (8) to (5) in the cross sectional view. 所望の特性を有する歪シリコン層を得るため、下地のシリコン−ゲルマニウム物体(7)は、歪シリコン層(8)が形成されるこれらの表面に沿って均一な格子特性を有する。 To obtain a strained silicon layer having the desired properties, the underlying silicon - germanium object (7) has a uniform lattice properties along these surfaces strained silicon layer (8) is formed. これらの表面に沿ったほぼ全てのポイントにおいて、この表面に対して垂直の方向の格子の組成は、略同じである。 In almost all points along these surfaces, the composition of the direction of the grating perpendicular to the surface is substantially the same. ある実施形態では、物体(7)の格子定数がバルク状の歪緩和シリコン−ゲルマニウム層の格子定数と略同一であることが好ましい。 In some embodiments, the lattice constant of the object (7) is a bulk strain relaxed silicon - is preferably substantially the same lattice constant of germanium layer. このバルク状の歪緩和シリコン−ゲルマニウム層は、所定の同様のゲルマニウム含有量を有する。 The bulk of strain relaxed silicon - germanium layer has a predetermined similar germanium content. 半導体物体(7)は、歪みを緩和した、好ましくは結晶性の層である。 The semiconductor body (7) was relax the strain, preferably crystalline layer.

半導体物体(7)は、100nm(ナノメートル)以下、50nm以下、若しくは25nm以下の外形幅長Wfおよびチャンネル長(即ちフィン部(5)とゲート(6)とが重複している部分)Lfを有する。 The semiconductor body (7), 100 nm (nanometers) or less, 50 nm or less, or 25nm or less in outer width dimension Wf and channel length (i.e. partial fin part (5) and the gate (6) are overlapping) the Lf a. 歪緩和コア層(7)が、半導体材料の合金、例えばゲルマニウムで合金化されたシリコンにより形成されている実施形態では、合金を形成している元素の含有量は、個々の実施形態によって決まる。 Strain relaxation core layer (7), an alloy of a semiconductor material, in the embodiment is formed by alloying silicon, for example germanium content of the elements forming the alloy is determined by the individual embodiments. この歪緩和コア層(7)の露出面の少なくとも一部の上に、歪みを有する、好ましくは結晶性の層(8)を形成する。 On at least a portion of the exposed surface of the strain relaxation core layer (7), having a distortion, preferably to form a crystalline layer (8). この歪シリコン層(8)を、歪緩和シリコン−ゲルマニウムコア層(7)上に形成する場合、このコア層の中に50%、35%若しくは15%以下のゲルマニウムを含有すべきである。 The strained silicon layer (8), the strain-relaxed silicon - in the case of forming on the germanium core layer (7), 50% in the core layer should contain 35% or 15% or less of germanium. ゲルマニウム層(8)を、歪緩和シリコン−ゲルマニウムコア層(7)上に形成する場合、このコア層は、60%以上のゲルマニウムを含有することが好ましい。 Germanium layer (8), the strain-relaxed silicon - in the case of forming on the germanium core layer (7), the core layer preferably contains 60% or more of germanium.

第2の具体的な実施形態では、図2Cに示すように、半導体デバイスは、第1半導体コンタクト領域(3)、第2半導体コンタクト領域(4)およびこれら第1の半導体領域および第2の半導体領域の間に存在し、第1半導体領域と第2半導体領域とを接続する半導体フィン部(5)を備える。 In a second specific embodiment, as shown in Figure 2C, the semiconductor device includes a first semiconductor contact region (3), the second semiconductor contact region (4) and these first semiconductor region and the second semiconductor present between the region comprises a semiconductor fin portion connecting the first semiconductor region and the second semiconductor region (5). このデバイスを基板(1)上に形成する。 The device is formed on a substrate (1). 一般的に、第1および第2コンタクト領域を、同じ半導体材料、例えばシリコンにより形成する。 Generally, the first and second contact region, forming the same semiconductor material, for example, a silicon. 半導体フィン部(5)の物体若しくはコア層(7)を、シリコン−ゲルマニウムSi 1−y Ge (ここで、0<y<100%)により形成する。 Object or core layer of the semiconductor fin portion (5) to (7), a silicon - (where, 0 <y <100%) germanium Si 1-y Ge y is formed by. このようなシリコン−ゲルマニウムは結晶性を有し、さらに歪みが緩和されていることが好ましい。 Such silicon - germanium has a crystallinity, it is preferable that the further strain relief. 半導体層(8)を、この物体(7)の露出面上に成長させても良い。 Semiconductor layer (8), may be grown on the exposed surface of the object (7). この層(8)と圧縮性の物体(7)間の格子不整合に依存して、この層(8)に、伸張性を与えても良いし、若しくは歪みを緩和しても良い。 The layer (8) and depending on the lattice mismatch between the compressibility of the object (7), this layer (8), may be given a stretch, or strain may be relaxed. ゲルマニウム層(8)を、シリコン−ゲルマニウム物体(7)上に成長させる場合、このゲルマニウム層(8)は、ゲルマニウムの含有量に依存して歪みを有する。 Germanium layer (8), a silicon - when grown on germanium object (7), the germanium layer (8) has a distortion in dependence on the content of germanium. 例えば、物体(7)内のゲルマニウムが増加すれば、歪みは減少する。 For example, if the increase in the germanium in the object (7), the distortion is reduced. そのようなシリコン−ゲルマニウム物体(7)上に、他の半導体材料を形成しても良い。 Such silicon - on germanium object (7), may be formed of other semiconductor materials. この層(8)の半導体材料を、周期表のIII−V族元素、例えばAlAs、GaAs、およびAlGaAsから選択しても良い。 The semiconductor material of the layer (8), III-V group elements of the periodic table, for example AlAs, may be selected GaAs, and the AlGaAs. その後、このような材料は、下地の歪緩和シリコン−ゲルマニウム物体(7)と小さな格子不整合を引き起こすであろう。 Thereafter, such materials, the strain-relaxed silicon base - will cause a small lattice mismatch with germanium object (7). FinFETデバイスを光学装置と結びつけると、この層(8)および歪緩和物体(7)の後者のコンビネーションは、とりわけ、CMOS技術における光電子工学素子の形成および集積を可能とするだろう。 When linking FinFET devices and optical devices, the latter combination of this layer (8) and strain relaxation object (7), among other things, will enable the formation and accumulation of optoelectronic devices in CMOS technology.

少なくとも2つのゲートを有する歪チャンネルFinFETデバイスを作製する方法の具体的な実施形態は、FinFETのフィン部を形成する工程を有する。 Specific embodiments of the method of making a distortion channel FinFET device having at least two gates includes forming a fin portion of the FinFET. ここで、このフィン部はシリコン−ゲルマニウムの物体と、この物体の少なくとも側面を被覆している歪シリコン層とを備える。 Here, the fin portion is silicon - comprises a body of germanium, and a strained silicon layer covering at least a side surface of the object. この方法は、さらに、歪シリコン層を被覆するゲート誘電体層及びゲート電極層を形成する工程を含んでいても良い。 The method may further comprise the step of forming a gate dielectric layer and gate electrode layer covers the strained silicon layer. この方法は、図4A−Eに示された概略図により例示されている。 This method is illustrated by the schematic diagram shown in Figure 4A-E.

公開された米国特許出願第2003/006461号では、歪緩和シリコン−ゲルマニウム(Si Ge )領域内に平面型のCMOSデバイスを形成する方法が開示されている。 In U.S. Patent Application No. 2003/006461, published, strain-relaxed silicon - germanium (Si x Ge y) a method of forming a CMOS device of a flat in the region is disclosed. 全体として米国特許出願第2003/006461号の内容を本出願に引用して援用している。 Are incorporated by reference into the present application the contents of the whole U.S. Patent Application No. 2003/006461. 歪緩和シリコン−ゲルマニウム領域の上部において、歪シリコン層を形成しても良い。 Strain relaxed silicon - in the upper part of the germanium region, may be formed strained silicon layer. 図3A−Eに、歪緩和領域の製造方法を開示している。 Figure 3A-E, discloses a method for producing a strain relief region. この図面は、米国特許出願第2003/006461号明細書の図8a−eに対応する。 This drawing corresponds to FIG. 8a-e of U.S. Patent Application No. 2003/006461. このようなデバイスを作製するプロセスは、酸化物層(5)上にSi層(10)およびSiGe層(11)のスタックを形成する工程を含む。 Such a process of making a device, comprising the step of forming a stack of oxide layer (5) Si layer on (10) and the SiGe layer (11). 層(10及び11)のスタックをパターン形成し、限界直径、例えば5マイクロメータのアイランド(9)のアレイを形成する。 A stack of layers (10 and 11) and patterned, a limit diameter to form an array of, for example, of 5 micrometers island (9). その後、ドライ酸化プロセスを実行し、パターン形成されたSiGe層の露出部分を酸化する。 Then, run the dry oxidation process to oxidize the exposed portion of the SiGe layer patterned. この酸化プロセスの間、Ge元素を、形成された酸化ケイ素表面層(12)から、例えば酸化されずに残ったSiGe層(11)へと追い出す。 During the oxidation process, the Ge elements, expels the formed silicon oxide surface layer (12), for example, the remaining SiGe layer without being oxidized to (11). 積層されたGe元素と、パターン形成された下地のSi層(10)に由来するSi元素との相互拡散により、結果として得られる半導体層(4)におけるGe分布はフラットであり、SiとSiGeとのスタックが形成された基板(6)に対して垂直の方向に一定である。 A laminated Ge elements, the mutual diffusion of the Si elements derived from the Si layer underlying the patterned (10), Ge distribution in the resulting semiconductor layer (4) is flat, Si and the SiGe is constant in the direction perpendicular to the substrate stack is formed (6). 形成された酸化ケイ素層(12)を取り除き、上面に歪シリコン層(3)が形成されている格子緩和バッファ層(4)だけを残す。 The formed silicon oxide layer (12) removed, the strained silicon layer on the upper surface (3) lattice relaxation buffer layer is formed (4) leaving only. 「ゲルマニウム濃縮技術」として知られている、この提案された方法の手順は、平面構造にのみ適用されている。 Known as "germanium concentration technology", the procedure of the proposed method is applied only to the planar structure. 最後に、図3Eに示すように、平面型デバイスのゲート(1及び2)を、歪シリコン層(3)の上面に形成する。 Finally, as shown in FIG. 3E, a planar device gates (1 and 2), is formed on the upper surface of the strained silicon layer (3). 一方、ソース/ドレイン領域(7)を、例えばイオン注入法により、各アイランド(9)の、ゲートスタックの対向する側面(1及び2)に形成する。 On the other hand, the source / drain regions (7), for example by ion implantation, each island (9) is formed on the side surfaces (1 and 2) that faces the gate stack. 米国特許出願第2003/006461号は、平面型デバイスの全活性領域を形成し、歪緩和バッファ層を得る工程に関連する。 U.S. Patent Application No. 2003/006461, to form the entire active area of ​​the planar type device, associated with the process of obtaining a strain relaxed buffer layer.

概して、この濃縮技術を、第1半導体層又は構造体上に第2及び第3半導体材料の合金層を形成することと表現することができる。 Generally, the concentration technique, can be expressed as to form an alloy layer of the second and third semiconductor material on the first semiconductor layer or structure. 酸化工程の間に、第3半導体層の元素をこの合金から追い出し、下地の第1半導体層と別の合金を形成する。 During the oxidation step, the elements of the third semiconductor layer flush from the alloy, thereby forming a first semiconductor layer and another alloy base. 第1及び第3の両半導体は、混和性を有しなければならない。 Both semiconductor of a first and third must have miscibility. 一方、第1半導体層の酸化物と、第3半導体層との溶解性は低いか若しくは無視しうる程低い。 On the other hand, an oxide of the first semiconductor layer, the solubility of the third semiconductor layer is lower as can low or negligible. 第1及び第3半導体材料の、新規に形成された合金を、アニール工程を実行することにより完全なものとし、歪緩和層を形成しなければならない。 The first and third semiconductor material, the newly formed alloy, and perfect by executing the annealing process, must form a strained relaxed layer. 第1及び第3半導体材料の、新規に形成された合金の格子定数と異なる格子定数を有する第4の半導体材料層をその後この合金の上に形成し、歪緩和層上に歪み層を形成する。 The first and third semiconductor material, then a fourth semiconductor material layer having a different lattice constant lattice constant of newly formed alloy is formed on the alloy to form the strained layer to strain relaxation layer . 第1、第2、第3及び第4半導体層を、III族、IV族若しくはV族元素から選んでも良い。 First, second, third and fourth semiconductor layers, III-group, may be selected from Group IV or V element. 第1、第2、第3及び第4半導体層を、Si、Ge及びC元素からなる群から選んでも良い。 First, second, third and fourth semiconductor layers, Si, may be selected from the group consisting of Ge and C elements. この第4半導体層は、GaAs、AlGa、AlGaAsを含んでいても良い。 The fourth semiconductor layer, GaAs, AlGa, may contain AlGaAs.

第4半導体材料若しくはその合金の層(8)を、新規に形成された合金上に、歪みを有するように若しくは歪みが緩和されるように成長させてもよい。 The layers (8) of the fourth semiconductor material or an alloy thereof, on alloys newly formed, may be grown as or distortion having distortion is alleviated. この層(8)の格子定数と、新しく形成された圧縮された合金(7)の格子定数との不整合に依存して、この層(8)に伸張性を与えるか、若しくは歪みを緩和しても良い。 And the lattice constant of the layer (8), depending on the mismatch between the lattice constant of the compressed newly formed alloy (7), or impart extensibility to the layer (8), or to relax the strain and it may be. シリコンを用いてこの層(8)を形成し、シリコンをシリコン−ゲルマニウム物体(7)上に成長させる場合、シリコン層(8)は歪みを有するだろう。 Using silicon to form the layer (8), a silicon silicon - when grown on germanium object (7), a silicon layer (8) will have a distortion. ゲルマニウムを用いてこの層(8)を形成し、ゲルマニウムをシリコン−ゲルマニウム物体(7)上に成長させる場合、このゲルマニウム層(8)は、ゲルマニウムの含有量に依存して歪みを有するだろう(例えば、物体(7)内のゲルマニウムがより多ければ、歪みはより少なくなる。)。 With germanium to form the layer (8), the germanium silicon - when grown on germanium object (7), the germanium layer (8) will have a distorted depending on the germanium content ( for example, if more larger the germanium in the object (7), the distortion is less.). そのようなシリコン−ゲルマニウム物体(7)上に、他のタイプの半導体層を形成しても良い。 Such silicon - on germanium object (7), the semiconductor layer may be formed of other types. 第4半導体材料を、周期表のIII族〜V族元素(AlAs、GaAs、及びAlGaAs等)から選んでも良い。 A fourth semiconductor material, III Group ~V group elements of the periodic table may be selected from (AlAs, GaAs, and AlGaAs, etc.). そのような材料は、歪緩和シリコン−ゲルマニウム物体(7)下地層に対して小さな格子不整合を有するであろう。 Such materials, the strain-relaxed silicon - would have a smaller lattice mismatch with germanium object (7) underlying layer. FinFETデバイスを光学デバイスと結びつけるように、被覆層(8)と歪緩和物体(7)の後者のコンビネーションは、とりわけCMOS技術における光電子素子の作製及び集積を可能とするだろう。 The FinFET device to connect the optical device, the latter combination of the coating layer (8) and the strain relaxation object (7) will especially allow the fabrication and integration of optoelectronic devices in CMOS technology.

他の具体的な方法において、「ゲルマニウム濃縮技術」を用いて、歪緩和半導体(例えばSiGe)の格子を形成するように、FinFETデバイスを形成する。 In another specific method, using a "germanium concentration technology", so as to form a grid of strain relaxed semiconductor (e.g. SiGe), to form a FinFET device. SiGe格子は、その露出側面に略均一の特性を有する。 SiGe grating has a characteristic of substantially uniform on the exposed side. 図4A-Eは、概略的にそのような方法を例示している。 Figure 4A-E illustrate a schematically such methods. 最初に、半導体層(2)を含む出発材料を準備する。 First, prepare a starting material comprising a semiconductor layer (2). この半導体層(2)に、ソース(3)、ドレイン(4)及びフィン部(5)を含む活性領域を形成する。 This semiconductor layer (2), the source (3), a drain (4) and forming an active region including a fin portion (5). 図4Bの断面AAは、フィン部(5)の、基板(1)に接しない表面(13)を示している。 Section AA of Figure 4B, the fin portions (5) shows a surface (13) not in contact with the substrate (1). この具体例において、フィン部(5)は、基板(1)に対して斜めに形成された側面(13a)及び基板(1)に対して平行に形成された上面(13b)を有する矩形の断面を持つ。 In this embodiment, the fin portions (5) are rectangular cross-section with a substrate (1) side which is formed obliquely to (13a) and the upper surface of the substrate (13b) which are formed parallel to (1) have. 互いに隣接するようにパターン形成されたソース、ドレイン及びフィン部を、異なる半導体材料層に形成しても良い。 Mutually source that is patterned such that adjacent, drain and fin portion may be formed on different semiconductor material layer. 当業者であれば、そのような領域を形成するための別の方法を知っている。 Those skilled in the art knows different methods for forming such regions. 半導体層(2)は、基板(1)上に存在する。 The semiconductor layer (2) is present on the substrate (1). 出発材料は、シリコンオンインシュレータ層(SOI)であっても良い。 The starting material may be a silicon on insulator layer (SOI). このSOI層は、基板上に形成された酸化物層により支持されたシリコン層(2)を含む。 The SOI layer includes silicon layer supported by an oxide layer formed on a substrate (2). 別の実施の形態では、この基板(1)の一方のサイドが活性層(2)として使用される半導体基板(1)であっても良い。 In another embodiment, it may be a substrate one side of the active layer of (1) a semiconductor substrate to be used as (2) (1). 図4A-Eにおいて、SOI基板の酸化物層の上面だけが示されている。 In Figure 4A-E, only the upper surface of the oxide layer of the SOI substrate is shown. ソース、ドレイン及びフィン部を、同一の半導体層(2)内に形成している。 Source, drain and fin portion, are formed on the same semiconductor layer (2). パターン形成する工程を実行し、この半導体層(2)内にソース(3)、ドレイン(4)及びフィン部(5)を形成する。 Run the step of patterning, the source (3) to the semiconductor layer (2) in the form drain (4) and the fin part (5). このフィン部(5)は、ソース領域及びドレイン領域間に位置し、これらの領域を接続する。 The fin portion (5) is located between the source region and the drain region, connecting these areas. これらのパターン形成の工程は、リソグラフィープロセス及びエッチング工程を含む。 These patterns forming step comprises lithographic process and etching process. FinFETデバイスの特性は、フィン部の幅長Wgが、ソース/ドレイン領域の幅長と異なるということである。 Characteristics of a FinFET device, the width length Wg of the fin portion is that different from the width length of the source / drain regions. 比較として、平面型デバイスでは、トランジスタの幅長は、活性領域の幅長により規定される。 As a comparison, in the planar device, the width length of the transistor is defined by the width dimension of the active region. このような装置において、さらに、チャンネル領域の幅長は、近接するソース領域とドレイン領域の幅長と等しい。 In such a device, furthermore, the width length of the channel region is equal to the width dimension of the source and drain regions adjacent. しかし、FinFETの場合、フィン部は、ソース(3)及びドレイン(4)より小さく、一般的に多層フィン部は、両端子(3及び4)間に位置する。 However, when the FinFET, the fin unit, the source (3) and drain (4) than smaller, generally multilayer fin section is located between the terminals (3 and 4). 後者の2つの領域(3及び4)のエリアを、例えばその上面にコンタクトホールを形成することができるように十分に大きく形成してもよい。 The latter area of ​​the two areas (3 and 4), may be sufficiently larger such that it can form a contact hole, for example, in its upper surface. 一方、ソース/ドレイン領域を相互接続の高さで連結しつつ、フィン部の幅長を、チャンネル特性を改善するように選んでも良い。 On the other hand, while connecting the source / drain regions at the level of the interconnect, the width length of the fin portion, may be selected so as to improve the channel characteristics. フィン部(5)、ソース(3)及びドレイン(4)を例えば同じ半導体層(2)に形成する場合、例えば光学リソグラフィーを用いて、第1露光工程の間、より大きいソース領域(3)及びドレイン領域(4)をフォトレジスト層に形成し、一方、193nm若しくは157nmレーザ光の代わりに電子ビームを用いて、第2露光工程の間、より小さいフィン部(5)をフォトレジスト層に形成しても良い。 When forming the fin portion (5), the source (3) and drain (4), for example, the same semiconductor layer (2), for example using optical lithography, during the first exposure step is greater than the source region (3) and the drain region (4) formed in the photoresist layer, whereas, by using an electron beam instead of 193nm or 157nm laser beam during the second exposure step, a smaller fin portion (5) is formed in the photoresist layer and it may be. これは、電子ビームの波長がより小さくなれば、非常に小さなラインを形成することが可能となるからである。 This, if smaller is the wavelength of the electron beam, because it is possible to form a very small line. その後、両フォトレジストパターンを、同様のドライエッチング工程の間エッチングする。 Thereafter, both the photoresist pattern, is between etch similar dry etching process. これにより、下地半導体層(2)にパターンを移す。 Thus, transferring the pattern to the underlying semiconductor layer (2). すでに示したように、このような技術を使用して作製されたFinFETは、100nm以下のフィン部幅長Wfを有する。 As already indicated, FinFET made using such technique has the following fin width dimension Wf 100 nm.

各FinFETデバイスのソース、ドレイン及びフィン部をパターン形成した後、均一で共形のSiGe層(9)を蒸着する。 The source of each FinFET device, after a patterned drain and fin portion, depositing a conformal SiGe layer (9) in a uniform. 図4Cに示すように、層(9)を、パターン形成された半導体層(2)上に選択的に形成する。 As shown in FIG. 4C, a layer (9) is selectively formed on the semiconductor layer patterned (2). 一方、基板(1)の露出部上に、SiGeを蒸着させない。 On the other hand, on the exposed portion of the substrate (1), not deposited SiGe. 選択エピタキシャル成長法を用いることにより、そのような選択的な蒸着を行うことができる。 By using the selective epitaxial growth method, it is possible to perform such selective deposition. SiGe層をソース(3)、ドレイン(4)及びフィン部(5)上だけに形成する他の方法として、選択的原子層蒸着法(ALD)がある。 The SiGe layer source (3), as another method for only forming the drain (4) and the fin part (5) on, there is a selective atomic layer deposition (ALD). 断面A−Aに示しているように、フィン部(5)は、基板(1)に対して斜めに形成された側面(13a)、及び基板(1)に対して平行に形成された上面(13b)を有する矩形の断面を持つ。 As shown in cross-section A-A, fins (5) is a side formed obliquely to the substrate (1) (13a), and parallel to top surfaces relative to the substrate (1) ( with a rectangular cross-section with a 13b). フィン部(5)の、基板(1)に接しない表面(13)は、SiGe層(9)により被覆されている。 Fin portion (5), the surface (13) not in contact with the substrate (1), is covered by a SiGe layer (9). 選択的蒸着法を使用する代わりに、基板をSiGe層(9)により均一に被覆しても良い。 Instead of using a selective deposition process may be uniformly covered with a substrate SiGe layer (9). この場合、FinFET間の基板表面を被覆するSiGe層(9)を取り除き、このデバイスが短絡することを防止しなければならない。 In this case, SiGe layer covering the substrate surface between the FinFET removed (9), must be prevented that the device is short-circuited. 以下に説明するように、SiGe層(9)を完全に酸化させることにより取り除き、これによりFinFETデバイス間に絶縁層を形成してもよい。 As described below, removed by completely oxidized SiGe layer (9), thereby an insulating layer may be formed between the FinFET device.

この基板を、酸化雰囲気中に置いてもよい。 The substrate may be placed in an oxidizing atmosphere. このSiGe層(9)は、結果的に、少なくとも部分的に酸化されるだろう。 The SiGe layer (9), consequently, it would be at least partially oxidized. その後、酸化ケイ素層(10)がSiGe層(9)の上面に成長する。 Thereafter, a silicon oxide layer (10) is grown on top of the SiGe layer (9). この酸化ケイ素層(10)は、少なくとも部分的にSiGe層(9)の膜厚を減少させる。 The silicon oxide layer (10) reduces the thickness of the at least partially SiGe layer (9). 図4Dの下側に記載の断面図において、「Ge]のラベルを付した矢印により示しているように、均一なSiGe層(9)を形成し、この層を等方的な方法で酸化するにしたがって、Ge元素は、SiGe(9)の外部表面からフィン部(5)の中央部に向かって拡散する。これを、図4Dに、横断面のドーパント分布として概略的に示している。ここで、横断面のドーパント分布とは、基板(1)に対して平行であり、酸化物層(10)とSiGe(9)との界面におけるGe元素の最初の積層状態を示す基板(1)に対して垂直の方向である。各ポイントにおいて、フィン部の外部表面からフィン部の中央部に向かって略同じGe分布が得られるであろう。積層されたGe元素と、下地Si層(2)に由来するSi元素との相互拡散によ In the sectional view according to the lower side of FIG. 4D, as indicated by arrow designated label "Ge], to form a uniform SiGe layer (9), to oxidize the layer with isotropic methods according, Ge elements are fin portion from the exterior surface of the SiGe (9) diffuses toward the center. This (5), in FIG. 4D, schematically shows a dopant profile of the cross section. here in, the dopant profile of the cross section is parallel to the substrate (1), the substrate showing the initial stack state of Ge elements at the interface between the oxide layer (10) and SiGe (9) (1) is a direction perpendicular against. in each point, would substantially the same Ge distribution is obtained towards the external surface of the fin portion to the central portion of the fin portion. and stacked Ge elements, the underlying Si layer (2) the mutual diffusion of Si elements derived from the 、結果として得られる半導体層(6)内のGeの分布は、図4Eに示すように一定となる。図4Eは、断面図において示された垂直方向及び水平方向のドーパント分布を示している。酸化物層(10)を、エッチング工程、例えばHFベースの化学物質若しくは蒸着チャンバの中で実行されるin-situプラズマ洗浄を使用することにより取り除き、新規に形成されたSiGe層(7)を露出させる。蒸着されたシリコンフィン部(2)はSiGe層(7)に完全に変換される一方、ソース(3)及びドレイン(4)領域は、横方向の長さが大きいため、部分的に変換されるのみである。たとえば、ソース(2)及びドレイン(3)の露出面近くの領域を、SiGeに変換し、ソースとドレインの中央部の混合物を積層したままにする。具体的な , The distribution of Ge of the resulting semiconductor layer (6) in is constant as shown in FIG. 4E. FIG. 4E illustrates the dopant distribution in the vertical and horizontal directions shown in the sectional view. exposing the oxide layer (10), an etching process, for example, removed by using an in-situ plasma cleaning to be performed in the HF-based chemical or vapor deposition chamber, SiGe layer formed on the new (7) let. deposited silicon fin portion (2) is one which is completely converted to the SiGe layer (7), the source (3) and drain (4) regions, due to the large lateral length, partially converted are only. for example, the source (2) and the exposed surface region near the drain (3), into a SiGe, to leave a laminate of a mixture of the central portion of the source and the drain. concrete 法により、蒸着されたSiGe層を限られた数のプロセス工程に供することの有利な効果を得ることができる。これは、SiGeは、酸化及びウェットプロセスを行いやすいためである。共形のSiGe層(9)が部分的に酸化される場合、この層(9)のどこかの部分は、最終的な歪緩和SiGe層(7)に残っている。さらに、エピタキシャル層成長法を使用する場合の結晶性SiGe層(9)を形成する。しかし、共形のSiGe層(9)が完全に酸化される場合、蒸着されたSiGe層(9)の結晶構造はほとんど重要ではなく、例えば、非選択性エピタキシャル成長のような化学気相蒸着法(CVD)等の他の共形蒸着技術を使用してもよい。この非選択性エピタキシャル成長は、下地基板(1)の酸化物上にポリ結晶性のSi Law, it is possible to obtain the beneficial effects of subjecting the process steps of a limited number of SiGe layer deposited. It is SiGe is to easily perform oxidation and wet processes. Conformal SiGe when the layer (9) is partially oxidized, any part of this layer (9) is left in the final strain relaxed SiGe layer (7). Furthermore, when using an epitaxial layer deposition to the form the crystalline SiGe layer (9). However, if the SiGe layer of conformal (9) is fully oxidized, the crystal structure of the deposited SiGe layer (9) is not of little importance, for example, non other conformal deposition techniques such as chemical vapor deposition, such as selective epitaxial growth (CVD) may be used. the non-selective epitaxial growth, the poly crystalline on the oxide of the base substrate (1) Si e層(9)を形成する。 e layer to form a (9).

酸化物層(10)を取り除いた後、歪シリコン層(8)を、露出したSiGe層(7)上に形成する。 After removing the oxide layer (10), strained silicon layer (8) is formed on the exposed SiGe layer (7). この歪シリコン層は、SiGe下地層(7)を包囲する。 The strained silicon layer surrounds SiGe base layer (7). 断面A−Aに示したように、フィン部(5)は、基板(1)に対して斜めに形成された側面(12a)及び基板(1)に対して平行に形成された上面(12b)を有する矩形の断面を持つ。 As it is shown in cross-section A-A, fins (5), the substrate (1) side which is formed obliquely to (12a) and the substrate (1) formed parallel to the upper surface with respect to (12b) with a rectangular cross-section with a. フィン部(5)の、基板(1)に面しない表面(12)を、シリコン層(8)により被覆する。 Fin portion (5), the surface (12) not facing the substrate (1), is covered with a silicon layer (8).

その後、FinFETの製造を、従来技術において知られているような方法で続ける。 Thereafter, the manufacture of FinFET, continued in a manner known in the prior art. 歪シリコン層(7)の上面に、ゲート誘電体及びゲート電極を含むゲート(6)を、誘電体層及び伝導層の蒸着及びパターン形成により作製する。 The upper surface of the strained silicon layer (7), a gate (6) comprising a gate dielectric and a gate electrode, produced by deposition and patterning of dielectric layers and conductive layers. ソース領域(3)及びドレイン領域(4)を導入する。 Introducing a source region (3) and drain region (4). ポリシリコン等の半導体材料を使用してゲート電極層を形成する場合、この導入法を用いてゲートをドープする。 When forming a gate electrode layer using a semiconductor material such as polysilicon, doped gate with the introduction method. その後当業者によく知られた他の製造工程を実行して、デバイスのプロセスを完全なものとする。 Then running well known to those skilled in the other manufacturing process, it shall complete the processing of a device. それは、デバイスを被覆する絶縁層を形成する工程、デバイス等の端子(3、4及び6)に接続するための電気的コンタクト層を形成する工程などである。 It is like the step of forming the electrical contact layer for connecting to a step of forming an insulating layer covering the device, such as devices terminals (3, 4 and 6).

別の実施の形態では、キャップ層(11)により、フィン部の上面を保護する。 In another embodiment, the cap layer (11) protects the upper surface of the fin portion. このキャップ層を、活性層上に均一に蒸着させても良いし、フィン部のパターン形成の間、この活性層(2)と一緒にパターン形成しても良い。 The cap layer, may also be uniformly deposited on the active layer, during the patterning of the fin portions may be patterned together with the active layer (2). このキャップ層(11)が、フィン部の上面の誘電体層の膜厚を増大させると、ダブルゲートFinFETが形成される。 The cap layer (11) is, increasing the thickness of the dielectric layer of the upper surface of the fin portion, a double-gate FinFET is formed. 酸化工程の間、蒸着されたSiGe層(9)のGeは、蒸着された下地シリコン物体(2)の側面にのみ拡散する。 Ge between the oxidation step, the deposited SiGe layer (9) diffuses only on the side surfaces of the deposited underlying silicon body (2). これは、キャップ層(11)が、拡散障壁層として作用するからである。 This cap layer (11), since to act as a diffusion barrier layer. その後、SiGe表面上に、歪シリコン層を形成する。 Then, on the SiGe surface to form a strained silicon layer. SiGe(9)及び/又は歪シリコン層(8)を、上記のように均一に形成しても良い。 SiGe (9) and / or strained silicon layer (8) may be uniformly formed as described above. 図5は、歪シリコン層(8)を選択的にSiGeコア層(7)上に形成した後のデバイスを示した実施の形態の断面である。 Figure 5 is a cross section of the embodiment shown the device after forming a strained silicon layer (8) selectively on the SiGe core layer (7). 断面A−Aに示したように、フィン部(5)は、基板(1)に対して斜めに形成された側面(12a)と、基板(1)に対して平行に形成された上面(12b)を有する矩形の断面を持つ。 As shown in cross-section A-A, fins (5) includes a side surface (12a) which is formed obliquely to the substrate (1), the upper surface (12b, which is formed parallel to the substrate (1) ) with a rectangular cross-section with a. 基板(1)に面しない、フィン部(5)の表面(12)の傾斜部分(12a)を、シリコン層(8)で被覆する。 Not facing the substrate (1), the inclined portion of the surface (12) of the fin portion (5) (12a), coated with a silicon layer (8).

本出願は、2003年7月25日に出願した米国特許出願US60492442及び2003年9月25日に出願した欧州特許出願EP03447237に基づく優先権を主張する。 This application claims priority based on European patent application EP03447237 filed on September 25, was filed on July 25, 2003 US Patent Application US60492442 and 2003.

図1は、米国特許出願第6,475,869号(シリコン−ゲルマニウム層がシリコンフィン部上に形成されている。)に記載されたように、SOI層に形成された従来型のFinFETデバイスの断面図を示している。 1, U.S. Patent Application No. 6,475,869 (silicon -. Germanium layer is formed on the silicon fin portion) as described in, for conventional FinFET devices formed in the SOI layer It shows a cross-sectional view. 図2Aは、本発明に係るFinFETデバイスの斜視図を示している。 Figure 2A shows a perspective view of a FinFET device in accordance with the present invention. 図2Bは、シリコン−ゲルマニウム物体上に形成された歪シリコン層を示したゲートをA−A方向に切断した概略断面である。 Figure 2B, a silicon - is a schematic cross-section of the gate showing the strained silicon layer formed on the germanium object was cut into A-A direction. 図2Cは、本発明の他の実施形態に係る、Si 1−y Ge 物体を有するフィン部デバイスを示している。 Figure 2C according to another embodiment of the present invention, showing the fin device having Si 1-y Ge y object. 図3は、公開された米国特許出願第2003/0006461号(この明細書の図8)に開示された、「Ge濃縮」の従来のプロセス手順を示している。 Figure 3 is disclosed in published US Patent Application No. 2003/0006461 (Figure 8 of this specification) illustrates the conventional process steps of "Ge concentration". 図4は、本発明の実施形態に係るデバイスを製造するためのプロセス手順を示している。 Figure 4 shows a process procedure for manufacturing a device according to the embodiment of the present invention. 図4Aは、出発基板の概略断面図を示している。 Figure 4A shows a schematic cross-sectional view of a starting substrate. 図4Bは、フィン部を含め活性領域を形成しているところを示している。 Figure 4B shows the place which is to form an active region including the fin portion. 図4Cは、SiGeのエピタキシャル成長させているところを示している。 Figure 4C shows a place which is epitaxially grown a SiGe. 図4Dは、熱酸化を示している。 Figure 4D shows the thermal oxidation. 図4Eは、酸化物層を取り除き、Siを蒸着するところを示している。 Figure 4E is removed an oxide layer shows a place for depositing Si. 図5は、本発明の実施の形態にかかるFinFETデバイスの、A−Aラインに沿った概略断面図である。 Figure 5 is a FinFET device according to the embodiment of the present invention, is a schematic cross-sectional view along line A-A. この実施形態において、フィン部の側面のみが、歪シリコン層により被覆されている。 In this embodiment, only the side surface of the fin portion is covered by the strained silicon layer.

Claims (18)

  1. 基板(1)と、 And the substrate (1),
    該基板(1)上に形成された第1コンタクト領域(3)及び第2コンタクト領域(4)と、 The first contact region (3) and a second contact region formed on the substrate (1) and (4),
    前記第1コンタクト領域(3)と前記第2コンタクト領域(4)との間に形成され、前記第1コンタクト領域(3)と前記第2コンタクト領域(4)とを接続する半導体フィン部(5)とを備え、 Said first said and contact region (3) second formed between the contact region (4), the first contact region (3) and said second contact region (4) and the semiconductor fin portion connecting the (5 ) and equipped with a,
    前記半導体フィン部(5)が、歪みが緩和された材料により形成される物体(7)を有し、該物体(7)が、前記基板(1)に面しない表面(12)を有することを特徴とする半導体デバイス。 The semiconductor fin portion (5), having an object (7) which is formed of a material distortion is relaxed, said object (7), that has a surface (12) of the not facing the substrate (1) the semiconductor device according to claim.
  2. 前記歪みが緩和された材料が、Si 1−y Ge (0<y<1)合金である請求項1記載の半導体デバイス。 Material wherein the strain is relaxed, Si 1-y Ge y ( 0 <y <1) The semiconductor device of claim 1 wherein the alloy.
  3. さらに、層(8)を備え、 Further comprising a layer (8),
    該層(8)が、前記物体(7)の少なくとも一部を被覆し、 It said layer (8) covers at least a portion of the object (7),
    前記層(8)が、下地の歪緩和物体(7)と整合しない格子を有することを特徴とする請求項1又は2に記載の半導体デバイス。 It said layer (8) The semiconductor device according to claim 1 or 2, characterized in that it has a lattice which is not consistent with the strain relaxation underlying object (7).
  4. 前記半導体フィン部(5)がさらに層(8)を備え、 Wherein with the semiconductor fin portion (5) is further layer (8),
    該層(8)が、少なくとも、前記物体(7)の表面(12)の、前記基板(1)に対して斜めに形成された部分(12a)を被覆することを特徴とする請求項3記載の半導体デバイス。 Said layer (8) is, at least, the object of the surface (12) of (7), according to claim 3, wherein the covering the substrate (1) is formed obliquely to the portion (12a) semiconductor devices.
  5. 前記層(8)が、表面(12)の略全面を被覆する請求項3記載の半導体デバイス。 The semiconductor device of claim 3, wherein the covering substantially the whole surface of the layer (8) is a surface (12).
  6. さらに、ゲート(6)を備え、 Further comprising a gate (6),
    該ゲート(6)が、少なくとも一部において、前記半導体フィン部(5)をまたぐように形成されていることを特徴とする請求項1〜5のいずれかに記載の半導体デバイス。 The gate (6) is, at least in part, a semiconductor device according to claim 1, characterized in that it is formed so as to cross the semiconductor fin portion (5).
  7. 前記第1コンタクト領域(3)が電界効果トランジスタのソース領域であり、前記第2コンタクト領域がそのドレイン領域である請求項1〜6のいずれかに記載の半導体デバイス。 The first contact region (3) is the source region of a field effect transistor, the second contact region in the semiconductor device according to claim 1 which is a drain region.
  8. 前記層(8)が、III族、IV族若しくはV族元素から選ばれる一以上の元素を含有する請求項3〜5のいずれかに記載の半導体デバイス。 The semiconductor device according to any of claims 3-5 wherein the layer (8), which contains one or more elements selected from group III, IV or Group V element.
  9. 前記元素の一つが、ゲルマニウムである請求項8に記載の半導体デバイス。 One of semiconductor device of claim 8 germanium of said element.
  10. 前記元素の一つが、シリコンである請求項8に記載の半導体デバイス。 One of semiconductor device of claim 8 which is a silicon of the element.
  11. 前記層(8)が、AlAs、GaAs若しくはAlGaAsを含有する請求項8に記載の半導体デバイス。 The semiconductor device of claim 8 wherein the layer (8), containing AlAs, GaAs or AlGaAs.
  12. 歪緩和物体を含むフィン部を有する半導体デバイスを製造するための方法であって、 A method for manufacturing a semiconductor device having a fin portion comprising a strain relaxation object,
    ソース(3)、ドレイン(4)及び前記ソース(3)と前記ドレイン(4)との間に形成され、前記ソース(3)と前記ドレイン(4)とを接続するフィン部(5)であって、第1半導体材料(2)により形成される物体(7)を有し、前記基板(1)に面しない表面(13)を有するフィン部(5)を備える基板(1)を準備する工程と、 Source (3), is formed between the drain (4) and the source (3) and said drain (4), said source (3) and said drain (4) and the fin portion connecting the (5) met Te has an object (7) formed by the first semiconductor material (2), a step of preparing a substrate (1) having a fin portion (5) having a surface (13) of the not facing the substrate (1) When,
    少なくとも、前記表面(13)の、前記基板(1)に対して斜めに形成された部分(13a)に、第2及び第3半導体材料を含有する合金層(9)を蒸着させる工程と、 At least, of the surface (13), the portion which is formed obliquely (13a) to the substrate (1), a step of depositing an alloy layer (9) containing the second and third semiconductor material,
    前記合金層(9)を少なくとも部分的に酸化させ、そのことにより前記第2材料の酸化物層(10)を形成し、第1半導体材料からなる前記物体(7)を、前記第1半導体材料(2)及び前記第3半導体材料からなり、歪緩和材料である合金に変換する工程と、 The alloy layer (9) at least partially oxidized, and to form an oxide layer of said second material (10) by its, the object comprising a first semiconductor material (7), said first semiconductor material (2) and consists of the third semiconductor material, a step of converting the alloy is a strain relaxation material,
    前記第2半導体材料の酸化物層を取り除く工程とを含むことを特徴とする製造方法。 Manufacturing method characterized by comprising the step of removing the oxide layer of the second semiconductor material.
  13. 第4の半導体材料を含有する層(8)を作製する工程をさらに含み、 Further comprising the step of producing a layer (8) containing the fourth semiconductor material,
    該層(8)が、少なくとも部分的に前記物体(7)を被覆し、下地の歪緩和物体(7)と整合しない格子を有することを特徴とする請求項12記載の製造方法。 Said layer (8) covers at least partially the object (7) The method of claim 12 characterized in that it comprises a grid which is not consistent with the strain relaxation underlying object (7).
  14. 前記層(8)が、少なくとも、表面(12)の、前記基板(1)に対して斜めに形成されている部分(12a)を被覆することを特徴とする請求項13に記載の製造方法。 Said layer (8), at least the surface of (12) The method according to claim 13, wherein the covering portion (12a) which is formed obliquely above the substrate (1).
  15. 前記第1及び/又は第2半導体材料がシリコンを含有する請求項12〜14のいずれかに記載の製造方法。 The process according to any one of claims 12 to 14 wherein the first and / or second semiconductor material comprises silicon.
  16. 前記第3半導体材料がゲルマニウムを含有する請求項12〜14のいずれかに記載の製造方法。 The process according to any one of claims 12 to 14, wherein the third semiconductor material comprises germanium.
  17. 前記第4半導体材料が、III族、IV族若しくはV族元素から選ばれる請求項12〜14のいずれかに記載の製造方法。 It said fourth semiconductor material production method according to any one of claims 12 to 14 Group III, selected from Group IV or V element.
  18. 前記第4半導体材料が、シリコンを含有する請求項17に記載の製造方法。 Said fourth semiconductor material, manufacturing method of claim 17 containing silicon.
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