JP3920723B2

JP3920723B2 - Input control circuit

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Publication number: JP3920723B2
Application number: JP2002197344A
Authority: JP
Inventors: 大介山村; 敬司川島
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-07-05
Filing date: 2002-07-05
Publication date: 2007-05-30
Anticipated expiration: 2022-07-05
Also published as: JP2004040631A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の入力端子においてシュミット幅を制御することを可能とした、入力制御回路に関するものである。
【０００２】
【従来の技術】
通常、信号入力のための入力端子を有する半導体装置において、ひとつの入力端子を例にした場合、その入力端子にはシュミット回路により、固有のＰ型トランジスタおよびＮ型トランジスタがＯＮ、ＯＦＦする電圧特性があり、それはＰ型トランジスタおよびＮ型トランジスタの特性に依存する。
【０００３】
図５は半導体装置の入力端子における従来の入力制御回路の構成例である。図５において、５００は入力端子にワイヤボンディングするための入力パッド、５０１は入力パッド５００から信号を入力するための入力データ信号線、５１０はドレインが入力端子内部に信号を入力する入力変換データ信号線５０２に、ソースが電源線に接続されたＰ型トランジスタ、５２０はドレインが入力端子内部に信号を入力する入力変換データ信号線５０２に、ソースが接地線に接続されたＮ型トランジスタ、５０２はＰ型トランジスタ５１０およびＮ型トランジスタ５２０のドレインに接続された入力変換データ信号線、５５０はドレインが内部回路へ信号を入力する変換データ信号線５０３に、ソースが電源線に接続されたＰ型トランジスタ、５６０はドレインが内部回路へ信号を入力する変換データ信号線５０３に、ソースが接地線に接続されたＮ型トランジスタ、５０３はＰ型トランジスタ５５０およびＮ型トランジスタ５６０のドレインに接続された変換データ信号線、５３０はドレインが入力変換データ信号線５０２に、ソースが電源線に接続されたＰ型トランジスタ、５４０はドレインが入力変換データ信号線５０２に、ソースが接地線に接続されたＮ型トランジスタである。Ｐ型トランジスタ５１０およびＮ型トランジスタ５２０のゲートには入力データ信号線５０１が、Ｐ型トランジスタ５５０およびＮ型トランジスタ５６０のゲートには入力変換データ信号線５０２が、Ｐ型トランジスタ５３０およびＮ型トランジスタ５４０のゲートには変換データ信号線５０３が接続された構成となっている。
【０００４】
入力データ信号線５０１がＬ（ロー）レベルからＨ（ハイ）レベルへ変化する時はＰ型トランジスタ５１０がＯＮ（オン）からＯＦＦ（オフ）へ、Ｎ型トランジスタ５２０はＯＦＦからＯＮへ変化することにより入力変換データ信号線５０２はＨレベルからＬレベルに変化し、入力変換データ信号線５０２をゲート入力とするＰ型トランジスタ５５０がＯＦＦからＯＮへ、入力変換データ信号線５０２をゲート入力とするＮ型トランジスタ５６０がＯＮからＯＦＦへ変化することにより変換データ信号線５０３はＬレベルからＨレベルに変化する。変換データ信号線５０３をゲート入力とするＰ型トランジスタ５３０がＯＮからＯＦＦへ、Ｎ型トランジスタ５４０はＯＦＦからＯＮへ変化することにより入力変換データ信号線５０２がＬレベルに変化する。
【０００５】
ここで、変換データ信号線５０３がＬレベルからＨレベルへ変化する特性はＮ型トランジスタ５２０とＰ型トランジスタ５３０の電圧特性により決定される。なお、同様に変換データ信号線５０３がＨレベルからＬレベルに変化する時はＰ型トランジスタ５１０とＮ型トランジスタ５４０の電圧特性により決定される。
【０００６】
図６は従来の入力制御回路の入力電圧と出力電圧の概略特性図である。Ｖ５００は入力パッド５００に入力される電圧、Ｖ５０３は内部回路へ出力される変換データ信号線５０３の出力電圧である。入力電圧Ｖ５００がＬレベルからＨレベルに変化して出力電圧Ｖ５０３がＬレベルからＨレベルに変化するときの入力電圧Ｖ５００の電圧値Ｖｂと、入力電圧Ｖ５００がＨレベルからＬレベルに変化して出力電圧Ｖ５０３がＨレベルからＬレベルに変化するときの入力電圧Ｖ５００の電圧値Ｖａとは異なっており、ΔＶの電圧幅（シュミット幅）がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、変換データ信号線５０３に出力されるＬレベルからＨレベルへの信号変化およびＨレベルからＬレベルへの信号変化は、Ｐ型トランジスタおよびＮ型トランジスタの電圧特性により固有であるため、変換データ信号線５０３の電圧Ｖ５０３がＬレベルからＨレベルへ変化するときの入力電圧Ｖ５００（＝Ｖｂ）や、ＨレベルからＬレベルへ変化するときの入力電圧Ｖ５００（＝Ｖａ）を変化させ、シュミット幅ΔＶを異なる電圧幅にするためには、電圧特性の異なるＰ型トランジスタおよびＮ型トランジスタを用いた入力端子構造にて半導体装置を新しく作り直さなければならない。そのため開発コストと開発期間を要し、また半導体装置としても汎用性に欠けるという欠点があった。
【０００８】
本発明の目的は、入力端子のシュミット幅を可変にし、汎用性に優れた半導体装置を実現できる入力制御回路を提供することである。
【０００９】
【課題を解決するための手段】
本発明の請求項１記載の入力制御回路は、入力信号を入力する入力端子と、電源と第１の内部信号線との間にそれぞれ第１種類の第１のトランジスタが挿入された複数の第１の経路を並列に設け、入力信号が電源レベルのときに全ての第１の経路によって電源と第１の内部信号線との間を非導通状態にするとともに、入力信号がグランドレベルのときに複数の第１の経路のうちの少なくとも１つの第１の経路によって電源と第１の内部信号線との間を導通状態とし、かつ導通状態とする第１の経路を第１の制御信号に応じて選択する第１のスイッチ回路と、グランドと第１の内部信号線との間にそれぞれ第２種類の第２のトランジスタが挿入された複数の第２の経路を並列に設け、入力信号がグランドレベルのときに全ての第２の経路によってグランドと第１の内部信号線との間を非導通状態にするとともに、入力信号が電源レベルのときに複数の第２の経路のうちの少なくとも１つの第２の経路によってグランドと第１の内部信号線との間を導通状態とし、かつ導通状態とする第２の経路を第２の制御信号に応じて選択する第２のスイッチ回路と、第１の内部信号線に接続され、第１の内部信号線の信号を第２の内部信号線へ反転出力する反転回路と、電源と第１の内部信号線との間にそれぞれ第１種類の第３のトランジスタが挿入された複数の第３の経路を並列に設け、反転回路の出力信号が電源レベルのときに全ての第３の経路によって電源と第１の内部信号線との間を非導通状態にするとともに、反転回路の出力信号がグランドレベルのときに複数の第３の経路のうちの少なくとも１つの第３の経路によって電源と第１の内部信号線との間を導通状態とし、かつ導通状態とする第３の経路を第３の制御信号に応じて選択する第３のスイッチ回路と、グランドと第１の内部信号線との間にそれぞれ第２種類の第４のトランジスタが挿入された複数の第４の経路を並列に設け、反転回路の出力信号がグランドレベルのときに全ての第４の経路によってグランドと第１の内部信号線との間を非導通状態にするとともに、反転回路の出力信号が電源レベルのときに複数の第４の経路のうちの少なくとも１つの第４の経路によってグランドと第１の内部信号線との間を導通状態とし、かつ導通状態とする第４の経路を第４の制御信号に応じて選択する第４のスイッチ回路とを備えている。
そして、第１のスイッチ回路は、電源と第１の内部信号線との間に第１のトランジスタを接続することにより複数のそれぞれの第１の経路を構成するとともに、入力端子から入力信号を入力し第１の制御信号に応じて選択する第１の経路の第１のトランジスタの制御端子へ入力信号を出力する第１の選択手段を設けている。
第２のスイッチ回路は、グランドと第１の内部信号線との間に第２のトランジスタを接続することにより複数のそれぞれの第２の経路を構成するとともに、入力端子から入力信号を入力し第２の制御信号に応じて選択する第２の経路の第２のトランジスタの制御端子へ入力信号を出力する第２の選択手段を設けている。
第３のスイッチ回路は、電源と第１の内部信号線との間に第３のトランジスタを接続することにより複数のそれぞれの第３の経路を構成するとともに、反転回路の出力信号を入力し第３の制御信号に応じて選択する第３の経路の第３のトランジスタの制御端子へ反転回路の出力信号を出力する第３の選択手段を設けている。
第４のスイッチ回路は、グランドと第１の内部信号線との間に第４のトランジスタを接続することにより複数のそれぞれの第４の経路を構成するとともに、反転回路の出力信号を入力し第４の制御信号に応じて選択する第４の経路の第４のトランジスタの制御端子へ反転回路の出力信号を出力する第４の選択手段を設けている。
【００１０】
この請求項１の構成によれば、第１〜第４のスイッチ回路において、それぞれに入力する制御信号を変更し、導通させる経路（トランジスタが挿入された経路）の選択を変更することによって、反転回路から出力される第２の内部信号線の電圧がＨレベルからＬレベルへ変化するときの入力信号（入力端子）の電圧と、ＬレベルからＨレベルへの電圧に変化するときの入力信号の電圧とを制御することが可能であり、シュミット幅を可変でき、汎用性に優れた半導体装置を実現することができる。また、第１〜第４のスイッチ回路を具体的に実現することができる。
【００１１】
本発明の請求項２記載の入力制御回路は、請求項１記載の入力制御回路において、複数の第１のトランジスタはそれぞれの電流特性が全て異なり、複数の第２のトランジスタはそれぞれの電流特性が全て異なり、複数の第３のトランジスタはそれぞれの電流特性が全て異なり、複数の第４のトランジスタはそれぞれの電流特性が全て異なることを特徴とする。
【００１２】
この請求項２の構成により、請求項１の制御において、第２の内部信号線の電圧がＨレベルからＬレベルへ変化するときの入力信号（入力端子）の電圧、またＬレベルからＨレベルへの電圧に変化するときの入力信号の電圧を非線形に変化させて制御することが可能である。
【００１３】
本発明の請求項３記載の入力制御回路は、請求項１記載の入力制御回路において、複数の第１のトランジスタのうちの少なくとも２つの電流特性が同じであり、複数の第２のトランジスタのうちの少なくとも２つの電流特性が同じであり、複数の第３のトランジスタのうちの少なくとも２つの電流特性が同じであり、複数の第４のトランジスタのうちの少なくとも２つの電流特性が同じであることを特徴とする。
【００１４】
この請求項３の構成により、請求項１の制御において、第２の内部信号線の電圧がＨレベルからＬレベルへ変化するときの入力信号（入力端子）の電圧、またＬレベルからＨレベルへの電圧に変化するときの入力信号の電圧を線形に変化させて制御することが可能である。
【００１９】
本発明の請求項４記載の入力制御回路は、請求項１，２または３記載の入力制御回路において、第１，第２，第３および第４の制御信号を外部から入力するためのそれぞれの制御信号入力端子を設けたことを特徴とする。
【００２０】
この請求項４の構成により、外部から入力する制御信号を変更することで、シュミット幅を変更することができる。
【００２１】
本発明の請求項５記載の入力制御回路は、請求項１，２または３記載の入力制御回路において、第１，第２，第３および第４の制御信号を出力する制御レジスタを設けたことを特徴とする。
【００２２】
この請求項５の構成により、制御レジスタにプログラマブルに設定値を書き換えることで、それぞれの制御信号を変更でき、シュミット幅を変更することができる。
【００２３】
【発明の実施の形態】
本発明の実施の形態について以下図面を用いて説明する。
【００２４】
（第１の実施の形態）
図１は本発明の第１の実施の形態の入力制御回路の回路図である。図１において、１００は入力パッド、１０１は入力データ信号線、１１０、１１１、１１２、１３０、１５０、１５１、１５２はＰ型トランジスタ、１２０、１２１、１２２、１４０、１６０、１６１、１６２はＮ型トランジスタである。１８０はＰ型トランジスタ１１０のゲート入力、１８１はＰ型トランジスタ１１１のゲート入力、１８２はＰ型トランジスタ１１２のゲート入力、１８３はＮ型トランジスタ１２０のゲート入力、１８４はＮ型トランジスタ１２１のゲート入力、１８５はＮ型トランジスタ１２２のゲート入力、１９０はＰ型トランジスタ１５２のゲート入力、１９１はＰ型トランジスタ１５１のゲート入力、１９２はＰ型トランジスタ１５０のゲート入力、１９３はＮ型トランジスタ１６２のゲート入力、１９４はＮ型トランジスタ１６１のゲート入力、１９５はＮ型トランジスタ１６０のゲート入力である。
【００２５】
１７０は入力データ信号線１０１、セレクタ制御信号線１０６を入力とし、出力がＰ型トランジスタ１１０のゲート入力１８０とＰ型トランジスタ１１１のゲート入力１８１とＰ型トランジスタ１１２のゲート入力１８２に接続されたセレクタ、１７１は入力データ信号線１０１、セレクタ制御信号線１０４を入力とし、出力がＮ型トランジスタ１２０のゲート入力１８３とＮ型トランジスタ１２１のゲート入力１８４とＮ型トランジスタ１２２のゲート入力１８５に接続されたセレクタ、１７２は変換データ信号線１０３、セレクタ制御信号線１０７を入力とし、出力がＰ型トランジスタ１５２のゲート入力１９０とＰ型トランジスタ１５１のゲート入力１９１とＰ型トランジスタ１５０のゲート入力１９２に接続されたセレクタ、１７３は変換データ信号線１０３、セレクタ制御信号線１０５を入力とし、出力がＮ型トランジスタ１６２のゲート入力１９３とＮ型トランジスタ１６１のゲート入力１９４とＮ型トランジスタ１６０のゲート入力１９５に接続されたセレクタである。
【００２６】
１０２はＰ型トランジスタ１１０、１１１、１１２およびＮ型トランジスタ１２０、１２１、１２２のドレインに接続された入力変換データ信号線、１０３はＰ型トランジスタ１３０およびＮ型トランジスタ１４０のドレインおよびセレクタ１７２およびセレクタ１７３に接続された変換データ信号線である。
【００２７】
セレクタ１７０は、セレクタ制御信号線１０６の制御により、入力データ信号線１０１をゲート入力１８０およびゲート入力１８１およびゲート入力１８２のいずれかへ任意に接続を切り替えることが可能である。同様に、セレクタ１７１は、セレクタ制御信号線１０４の制御により、入力データ信号線１０１をゲート入力１８３およびゲート入力１８４およびゲート入力１８５のいずれかへ任意に接続を切り替えることが可能である。
【００２８】
また、セレクタ１７２は、セレクタ制御信号線１０７の制御により、変換データ信号線１０３をゲート入力１９０およびゲート入力１９１およびゲート入力１９２のいずれかへ任意に接続を切り替えることが可能である。同様に、セレクタ１７３は、セレクタ制御信号線１０５の制御により、変換データ信号線１０３をゲート入力１９３およびゲート入力１９４およびゲート入力１９５のいずれかへ任意に接続を切り替えることが可能である。
【００２９】
この図１の場合、請求項１に記載された第１のスイッチ回路は、Ｐ型トランジスタ１１０〜１１２およびセレクタ１７０からなり、第２のスイッチ回路は、Ｎ型トランジスタ１２０〜１２２およびセレクタ１７１からなり、第３のスイッチ回路は、Ｐ型トランジスタ１５０〜１５２およびセレクタ１７２からなり、第４のスイッチ回路は、Ｎ型トランジスタ１６０〜１６２およびセレクタ１７３からなり、反転回路は、Ｐ型トランジスタ１３０およびＮ型トランジスタ１４０からなる。
【００３０】
以上のように構成される本実施の形態の入力制御回路について、以下にその動作を説明する。
【００３１】
入力パッド１００から入力された入力信号がＨレベルからＬレベルに変化したとき、セレクタ１７０によってゲート入力が選択されたＰ型トランジスタ１１０またはＰ型トランジスタ１１１またはＰ型トランジスタ１１２がＯＦＦからＯＮに変化し、入力変換データ信号線１０２にＨレベルの信号が出力される。入力変換データ信号線１０２をゲート入力とするＮ型トランジスタ１４０がＯＮ動作を行ない変換データ信号線１０３にＬレベルの信号が出力されると、セレクタ１７２によってゲート入力が選択されたＰ型トランジスタ１５０またはＰ型トランジスタ１５１またはＰ型トランジスタ１５２がＯＦＦからＯＮに変化することで入力変換データ信号線１０２にＨレベルの信号が出力される。Ｐ型トランジスタ１５０または１５１または１５２がＯＮに変化するまでは入力変換データ信号線１０２にはＮ型トランジスタ１６０または１６１または１６２がＬレベルを出力しているため、変換データ信号線１０３の電圧Ｖ１０３がＨレベルからＬレベルへ変化するときの入力パッド１００の電圧Ｖ１００（図６でのＶａに相当）は、その入力電圧Ｖ１００のＨレベルとＬレベルの中間電圧よりもＬレベル側に近くなる。
【００３２】
また同様に、Ｌレベルの入力信号を入力している入力パッド１００をＨレベルの入力信号に切り換えると、セレクタ１７１によってゲート入力が選択されたＮ型トランジスタ１２０またはＮ型トランジスタ１２１またはＮ型トランジスタ１２２がＯＦＦからＯＮに変化し入力変換データ信号線１０２にＬレベルの信号が出力される。入力変換データ信号線１０２をゲート入力とするＰ型トランジスタ１３０がＯＮ動作を行ない変換データ信号線１０３にＨレベルの信号が出力されると、セレクタ１７３によってゲート入力が選択されたＮ型トランジスタ１６０またはＮ型トランジスタ１６１またはＮ型トランジスタ１６２がＯＦＦからＯＮに変化することで入力変換データ信号線１０２にＬレベルの信号が出力される。Ｎ型トランジスタ１６０または１６１または１６２がＯＮに変化するまでは入力変換データ信号線１０２にはＰ型トランジスタ１５０または１５１または１５２がＨレベルを出力しているため、変換データ信号線１０３の電圧Ｖ１０３がＬレベルからＨレベルへ変化するときの入力パッド１００の電圧Ｖ１００（図６でのＶｂに相当）は、その入力電圧Ｖ１００のＨレベルとＬレベルの中間電圧よりもＨレベル側に近くなる。
【００３３】
この第１の実施の形態では、半導体装置の外部からセレクタ１７０〜１７３のそれぞれに対し制御信号を入力できるように、それぞれのセレクタ制御信号入力用パッド（図示せず）が設けられ、それらの各パッドにセレクタ制御信号線１０４〜１０７がそれぞれ接続されている。したがって、半導体装置の外部から与えるセレクタ制御信号によってセレクタ１７０〜１７３を個別に制御することが可能である。
【００３４】
以下に、セレクタ１７０〜１７３の制御動作について詳しく説明する。なお、Ｐ型トランジスタ１１０〜１１２を第１のトランジスタ群、Ｎ型トランジスタ１２０〜１２２を第２のトランジスタ群、Ｐ型トランジスタ１５０〜１５２を第３のトランジスタ群、Ｎ型トランジスタ１６０〜１６２を第４のトランジスタ群とする。
【００３５】
まず、第１〜第４のトランジスタ群のそれぞれのトランジスタ群において、各トランジスタ群中の全てのトランジスタの電流特性が異なるように各トランジスタ群を構成した場合（例えば第１のトランジスタ群については、Ｐ型トランジスタ１１０，１１１，１１２のそれぞれの電流特性が異なり、第２〜第４のトランジスタ群についても同様）について説明する。この場合、各トランジスタ群において、例えばひとつのトランジスタは電流特性を大きく、その他のトランジスタは電流特性が小さくかつ、それぞれ異なる電流特性にした時、各トランジスタ群において１つ以上のトランジスタをセレクタで選択することで、変換データ信号線１０３の電圧Ｖ１０３がＨレベルからＬレベルへ変化するときの入力パッド１００の電圧Ｖ１００（図６でのＶａに相当）、また電圧Ｖ１０３がＬレベルからＨレベルへの電圧に変化するときの入力パッド１００の電圧Ｖ１００（図６でのＶｂに相当）を、非線形に変化させて制御することが可能である。
【００３６】
上記のように、各トランジスタ群において、各トランジスタ群を構成する全てのトランジスタの電流特性が異なる場合に、電圧Ｖ１０３がレベル変化するときの入力電圧Ｖ１００を非線形に変化させる制御について、具体的に説明する。例えば、セレクタ１７０がＰ型トランジスタ１１０を選択し、セレクタ１７１がＮ型トランジスタ１２０を選択し、セレクタ１７２がＰ型トランジスタ１５０を選択し、セレクタ１７３がＮ型トランジスタ１６０を選択する状態を第１の選択状態とし、セレクタ１７０がＰ型トランジスタ１１２を選択し、セレクタ１７１がＮ型トランジスタ１２２を選択し、セレクタ１７２がＰ型トランジスタ１５２を選択し、セレクタ１７３がＮ型トランジスタ１６２を選択する状態を第２の選択状態とすると、Ｌレベルの入力電圧Ｖ１００を入力パッド１００に入力し、第１の選択状態から第２の選択状態に変化させた時には、入力変換データ信号線１０２に流れるＨレベルの電圧が変化し、変換データ信号線１０３に流れるＬレベルの電圧が変化する。
【００３７】
上記の状態から、Ｈレベルの入力電圧Ｖ１００を入力パッド１００に入力すると、セレクト１７０で選択されたＰ型トランジスタ１１２がＯＮからＯＦＦに変化し、セレクタ１７１で選択されたＮ型トランジスタ１２２がＯＦＦからＯＮにされ、Ｎ型トランジスタ１２２固有のトランジスタ能力で入力変換データ信号線１０２にＬレベルの信号が出力され、上記と同様にそれを入力とするＰ型トランジスタ１３０がＯＦＦからＯＮにされ、変換データ信号線１０３がＨレベルに変化し、上記と同様にそれを入力とするＮ型トランジスタ１６２がＯＦＦからＯＮにされ、Ｎ型トランジスタ１６２固有のトランジスタ能力で入力変換データ信号線１０２にＬレベルの信号が出力されようとするが、Ｎ型トランジスタ１２２がＬレベルの信号を出力した瞬間は、Ｎ型トランジスタ１６２がＯＦＦ、Ｐ型トランジスタ１５２がＯＮになっており、Ｐ型トランジスタ１５２固有のトランジスタ能力でＨレベルを出力することで、入力変換データ信号線１０２は、Ｎ型トランジスタ１２２が出力するＬレベルの信号と、Ｐ型トランジスタ１５２が出力するＨレベルの信号とが混載しているため、２種類の電圧レベルの差分が入力変換データ信号線１０２に流れる電圧レベルとなる。そうなると、Ｐ型トランジスタ１３０に入力されるＬレベルの信号（電圧レベル）は、入力電圧Ｖ１００がＬレベル時よりも低くなり、Ｐ型トランジスタ１３０をＯＮさせようとすると、入力電圧Ｖ１００のＬレベルの信号（電圧レベル）を大きくする必要がある。
【００３８】
上記内容の逆の場合も同様であるため、図６のようにΔＶの幅が発生することになる。
【００３９】
次に、第１〜第４のトランジスタ群のそれぞれのトランジスタ群において、各トランジスタ群中の全てまたは２つ以上のトランジスタの電流特性が同じように各トランジスタ群を構成した場合（例えば第１のトランジスタ群については、Ｐ型トランジスタ１１０，１１１，１１２の３つ全てまたは２つの電流特性が同じであり、第２〜第４のトランジスタ群についても同様）について説明する。この場合、各トランジスタ群において１つ以上のトランジスタをセレクタで選択することで、変換データ信号線１０３の電圧Ｖ１０３がＨレベルからＬレベルへ変化するときの入力パッド１００の電圧Ｖ１００（図６でのＶａに相当）、また電圧Ｖ１０３がＬレベルからＨレベルへの電圧に変化するときの入力パッド１００の電圧Ｖ１００（図６でのＶｂに相当）を、線形に変化させて制御することが可能である。
【００４０】
例えばトランジスタ能力を表す係数をｋとし、第１のトランジスタ群のＰ型トランジスタ１１０，１１１，１１２の能力が全て同じｋであったとすると、セレクタ１７０で１つのＰ型トランジスタを選択したときはｋ、２つのＰ型トランジスタを選択したときは２ｋ（ｋ＋ｋ）である。よって、入力電圧Ｖ１００は、セレクタ１７０で選択する１つもしくは２つ以上かつ、各トランジスタ群を構成する２つ以上のトランジスタの電流特性（能力）が同じ場合には線形に変化することになる。
【００４１】
以上のように本発明の第１の実施の形態によれば、シュミット型入力において複数のＰ型トランジスタを並列に接続する構成にし、それらのゲートをセレクタ１７０およびセレクタ１７２によって任意に接続を切り替え、また同様に複数のＮ型トランジスタを並列に接続する構成にし、それらのゲートをセレクタ１７１およびセレクタ１７３によって任意に接続を切り替えることで、変換データ信号線１０３の電圧Ｖ１０３がＨレベルからＬレベルへ変化するときの入力パッド１００の電圧Ｖ１００（図６でのＶａに相当）と、電圧Ｖ１０３がＬレベルからＨレベルへの電圧に変化するときの入力パッド１００の電圧Ｖ１００（図６でのＶｂに相当）とを制御することが可能であり、シュミット幅を可変でき、汎用性に優れた入力端子を備えた半導体装置を実現することができる。
【００４２】
（第２の実施の形態）
図２は本発明の第２の実施の形態の入力制御回路の回路図である。図２において、２００は入力パッド、２０１は入力データ信号線、２０２は入力変換データ信号線、２０３は変換データ信号線、２１０、２１１、２１２、２３０、２５０、２５１、２５２はＰ型トランジスタ、２２０、２２１、２２２、２４０、２６０、２６１、２６２はＮ型トランジスタで、これらは本発明の第１の実施の形態の構成と同じである。
【００４３】
２７０、２７１、２７２はアナログスイッチで、それぞれＰ型トランジスタ２１０、２１１、２１２のドレインと入力変換データ信号線２０２との間に接続されていて制御信号２９０、２９１、２９２で制御される。同様に２７３、２７４、２７５はアナログスイッチで、それぞれＮ型トランジスタ２２０、２２１、２２２のドレインと入力変換データ信号線２０２との間に接続されていて制御信号２９３、２９４、２９５で制御される。２８０、２８１、２８２はアナログスイッチで、それぞれＰ型トランジスタ２５０、２５１、２５２のドレインと入力変換データ信号線２０２との間に接続されていて制御信号２９６、２９７、２９８で制御される。２８３、２８４、２８５はアナログスイッチで、それぞれＮ型トランジスタ２６０、２６１、２６２のドレインと入力変換データ信号線２０２との間に接続されていて制御信号２０５、２０６、２９９で制御される。
【００４４】
この図２の場合、請求項１に記載された第１のスイッチ回路は、Ｐ型トランジスタ２１０〜２１２およびアナログスイッチ２７０〜２７２からなり、第２のスイッチ回路は、Ｎ型トランジスタ２２０〜２２２およびアナログスイッチ２７３〜２７５からなり、第３のスイッチ回路は、Ｐ型トランジスタ２５０〜２５２およびアナログスイッチ２８０〜２８２からなり、第４のスイッチ回路は、Ｎ型トランジスタ２６０〜２６２およびアナログスイッチ２８３〜２８５からなり、反転回路は、Ｐ型トランジスタ２３０およびＮ型トランジスタ２４０からなる。
【００４５】
この第２の実施の形態では、第１の実施の形態におけるセレクタ１７０によるＰ型トランジスタ１１０、１１１、１１２の選択に代えて、Ｐ型トランジスタ２１０、２１１、２１２のゲートに全て入力データ信号線２０１を接続し、アナログスイッチ２７０、２７１、２７２にて各トランジスタ２１０、２１１、２１２のドレインと入力変換データ信号線２０２間を導通または非導通に制御する。例えば、第１の実施の形態においてセレクタ１７０によりＰ型トランジスタ１１０のゲート入力１８０が入力データ信号線１０１に接続される場合、第２の実施の形態ではＰ型トランジスタ２１０（Ｐ型トランジスタ１１０に相当）に接続されたアナログスイッチ２７０を導通させるように制御することで同様の作用がある。他のトランジスタ２１１（１１１）、２１２（１１２）についても同様である。
【００４６】
上記同様に、第１の実施の形態におけるセレクタ１７１によるＮ型トランジスタ１２０、１２１、１２２の選択に代えて、Ｎ型トランジスタ２２０、２２１、２２２のゲートに全て入力データ信号線２０１を接続し、アナログスイッチ２７３、２７４、２７５にて各トランジスタ２２０、２２１、２２２のドレインと入力変換データ信号線２０２間を導通または非導通に制御する。
【００４７】
また、第１の実施の形態におけるセレクタ１７２によるＰ型トランジスタ１５０、１５１、１５２の選択に代えて、Ｐ型トランジスタ２５０、２５１、２５２のゲートに全て変換データ信号線２０３を接続し、アナログスイッチ２８０、２８１、２８２にて各トランジスタ２５０、２５１、２５２のドレインと変換データ信号線２０３間を導通または非導通に制御する。例えば、第１の実施の形態においてセレクタ１７２によりＰ型トランジスタ１５０のゲート入力１９２が変換データ信号線１０３に接続される場合、第２の実施の形態ではＰ型トランジスタ２５０（Ｐ型トランジスタ１５０に相当）に接続されたアナログスイッチ２８２を導通させるように制御することで同様の作用がある。他のトランジスタ２５１（１５１）、２５２（１５２）についても同様である。
【００４８】
上記同様に、第１の実施の形態におけるセレクタ１７３によるＮ型トランジスタ１６０、１６１、１６２の選択に代えて、Ｎ型トランジスタ２６０、２６１、２６２のゲートに全て変換データ信号線２０３を接続し、アナログスイッチ２８３、２８４、２８５にて各トランジスタ２６０、２６１、２６２のドレインと変換データ信号線２０３間を導通または非導通に制御する。
【００４９】
すなわち、第２の実施の形態では、第１の実施の形態におけるセレクタによるトランジスタのゲート入力の接続の制御に代えて、アナログスイッチによるトランジスタのドレインの接続の制御を行うことで同様の作用が得られる。また、第１の実施の形態におけるセレクタが外部から制御可能に構成されているのと同様、第２の実施の形態では、アナログスイッチの制御信号２９０〜２９９，２０５，２０６の各信号線がそれぞれの制御信号入力用パッド（図示せず）に接続され、半導体装置の外部からアナログスイッチのそれぞれに対し制御信号を入力し、個別に制御できるように構成されている。
【００５０】
したがって第２の実施の形態では、第１のトランジスタ群（Ｐ型トランジスタ２１０〜２１２）、第２のトランジスタ群（Ｎ型トランジスタ２２０〜２２２）、第３のトランジスタ群（Ｐ型トランジスタ２５０〜２５２）、第４のトランジスタ群（Ｎ型トランジスタ２６０〜２６２）のそれぞれのトランジスタ群において、各トランジスタ群中の全てのトランジスタの電流特性が異なるように各トランジスタ群を構成した場合や、第１〜第４のトランジスタ群のそれぞれのトランジスタ群において、各トランジスタ群中の全てまたは２つ以上のトランジスタの電流特性が同じように各トランジスタ群を構成した場合も、第１の実施の形態と同様の制御が可能となり、第１の実施の形態と同じ効果を実現することが可能である。
【００５１】
（第３の実施の形態）
図３は本発明の第３の実施の形態の入力制御回路の回路図である。図３において、３００は入力パッド、３０１は入力データ信号線、３０２は入力変換データ信号線、３０３は変換データ信号線、３１０、３１１、３１２、３３０、３５０、３５１、３５２はＰ型トランジスタ、３２０、３２１、３２２、３４０、３６０、３６１、３６２はＮ型トランジスタ、３７０、３７１、３７２、３７３はセレクタで、これらは本発明の第１の実施の形態の構成と同じである。３０４、３０５はセレクタ制御信号線、３７４はセレクタ制御レジスタで、出力はセレクタ制御信号線３０４でＮ型トランジスタのセレクタ３７１およびセレクタ３７３へ出力され、セレクタ制御信号線３０５でＰ型トランジスタのセレクタ３７０およびセレクタ３７２へ出力される。
【００５２】
本実施の形態は、セレクタ３７０〜３７３を、セレクタ制御信号線３０４およびセレクタ制御信号線３０５を介してセレクタ制御レジスタ３７４にて制御するものである。
【００５３】
本実施の形態でも、第１の実施の形態同様、第１のトランジスタ群（Ｐ型トランジスタ３１０〜３１２）、第２のトランジスタ群（Ｎ型トランジスタ３２０〜３２２）、第３のトランジスタ群（Ｐ型トランジスタ３５０〜３５２）、第４のトランジスタ群（Ｎ型トランジスタ３６０〜３６２）のそれぞれのトランジスタ群において、各トランジスタ群中の全てのトランジスタの電流特性が異なるように各トランジスタ群を構成した場合や、また、第１〜第４のトランジスタ群のそれぞれのトランジスタ群において、各トランジスタ群中の全てまたは２つ以上のトランジスタの電流特性が同じように各トランジスタ群を構成した場合についての制御が可能である。例えば第１のトランジスタ群を例に説明する。Ｐ型トランジスタ３１０，３１１，３１２のそれぞれのゲート入力信号線３８０，３８１，３８２がＬレベルであればＰ型トランジスタ３１０，３１１，３１２がＯＮ、ＨレベルであればＰ型トランジスタ３１０，３１１，３１２がＯＦＦする。３本のゲート入力信号線３８０，３８１，３８２の信号状態を組み合わせることで、Ｐ型トランジスタ３１０，３１１，３１２の１つ、もしくは２つ以上の任意を選択することができる。すなわち、プログラム的にセレクタ３７０を切り換えて（動作させて）ゲート入力信号線３８０，３８１，３８２に出力させる信号状態を任意に設定することが可能である。
【００５４】
したがって、本実施の形態によれば、ＣＰＵ等によりセレクタ制御レジスタ３７４にプログラマブルに設定値を書き換えることで、第１の実施の形態と同じ効果を実現することが可能である。ただし、本実施の形態では、セレクタ３７１とセレクタ３７３に同じ制御がなされ、セレクタ３７０とセレクタ３７２に同じ制御がなされる。
【００５５】
（第４の実施の形態）
図４は本発明の第４の実施の形態の入力制御回路の回路図である。図４において、４００は入力パッド、４０１は入力データ信号線、４０２は入力変換データ信号線、４０３は変換データ信号線、４１０、４１１、４１２、４３０、４５０、４５１、４５２はＰ型トランジスタ、４２０、４２１、４２２、４４０、４６０、４６１、４６２はＮ型トランジスタ、４７０、４７１、４７２、４７３はセレクタで、これらは本発明の第１の実施の形態の構成と同じである。４０４および４０５、４０６、４０７はセレクタ制御信号線で、それぞれ互いに独立した論理値の信号線である。４７４はセレクタ制御レジスタで、その独立した各出力はセレクタ制御信号線４０４、４０５、４０６、４０７で各セレクタ４７１〜４７３へ出力される。
【００５６】
本実施の形態では、第３の実施の形態に対し、セレクタ４７０、４７１、４７２、４７３をそれぞれ個々に制御することを可能にしたものであり、ＣＰＵ等によりセレクタ制御レジスタ４７４にプログラマブルに設定値を書き換えることで、第１の実施の形態と同じ効果を実現することが可能である。
【００５７】
なお、第３および第４の実施の形態では、第１の実施の形態に対し、セレクタ制御レジスタを設けた構成としたが、第２の実施の形態に対しても同様に、アナログスイッチへ制御信号を出力する制御レジスタを設け、ＣＰＵ等により制御レジスタにプログラマブルに設定値を書き換えることで、第２の実施の形態と同様の効果を実現することが可能である。
【００５８】
【発明の効果】
以上説明したように、本発明は、入力端子においてＰ型トランジスタおよびＮ型トランジスタを複数並列に接続し、入力動作時に任意のトランジスタのみを動作させることによりシュミット幅の制御を行うことでシュミット幅制御加工の後から生産完了までの期間を短縮できるという優れた効果を有する入力制御回路を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である入力制御回路の回路図
【図２】本発明の第２の実施の形態である入力制御回路の回路図
【図３】本発明の第３の実施の形態である入力制御回路の回路図
【図４】本発明の第４の実施の形態である入力制御回路の回路図
【図５】従来の入力制御回路の例を示す回路図
【図６】従来の入力制御回路の入力電圧と出力電圧の概略特性図
【符号の説明】
１００，２００，３００，４００入力パッド
１０１，２０１，３０１，４０１入力データ信号線
１０２，２０２，３０２，４０２入力変換データ信号線
１０３，２０３，３０３，４０３変換データ信号線
１１０〜１１２，１３０，１５０〜１５２Ｐ型トランジスタ
１２０〜１２２，１４０，１６０〜１６２Ｎ型トランジスタ
２１０〜２１２，２３０，２５０〜２５２Ｐ型トランジスタ
２２０〜２２２，２４０，２６０〜２６２Ｎ型トランジスタ
３１０〜３１２，３３０，３５０〜３５２Ｐ型トランジスタ
３２０〜３２２，３４０，３６０〜３６２Ｎ型トランジスタ
４１０〜４１２，４３０，４５０〜４５２Ｐ型トランジスタ
４２０〜４２２，４４０，４６０〜４６２Ｎ型トランジスタ
１７０〜１７３，３７０〜３７３，４７０〜４７３セレクタ
２７０〜２７５，２８０〜２８５アナログスイッチ
３７４，４７４セレクタ制御レジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an input control circuit capable of controlling a Schmitt width at an input terminal of a semiconductor device.
[0002]
[Prior art]
Usually, in a semiconductor device having an input terminal for signal input, when one input terminal is taken as an example, the input terminal has a voltage characteristic in which a p-type transistor and an n-type transistor are turned on and off by a Schmitt circuit. Which depends on the characteristics of the P-type and N-type transistors.
[0003]
FIG. 5 is a configuration example of a conventional input control circuit at an input terminal of a semiconductor device. In FIG. 5, 500 is an input pad for wire bonding to an input terminal, 501 is an input data signal line for inputting a signal from the input pad 500, and 510 is an input conversion data signal whose drain inputs a signal into the input terminal. P-type transistor whose source is connected to the power supply line, 520 is an input conversion data signal line 502 whose drain inputs a signal into the input terminal, N-type transistor whose source is connected to the ground line, and 502 An input conversion data signal line 550 connected to the drains of the P-type transistor 510 and the N-type transistor 520 is a conversion data signal line 503 whose drain inputs a signal to the internal circuit, and a P-type transistor whose source is connected to the power supply line Reference numeral 560 denotes a conversion data signal line 503 whose drain inputs a signal to the internal circuit, N-type transistor connected to the ground line; 503, conversion data signal line connected to the drains of P-type transistor 550 and N-type transistor 560; 530, drain connected to input conversion data signal line 502; source connected to power supply line The P-type transistor 540 is an N-type transistor having a drain connected to the input conversion data signal line 502 and a source connected to the ground line. The input data signal line 501 is connected to the gates of the P-type transistor 510 and the N-type transistor 520, the input conversion data signal line 502 is connected to the gates of the P-type transistor 550 and the N-type transistor 560, and the P-type transistor 530 and the N-type transistor 540. The conversion data signal line 503 is connected to the gate of the first and second gates.
[0004]
When the input data signal line 501 changes from L (low) level to H (high) level, the P-type transistor 510 changes from ON (ON) to OFF (OFF), and the N-type transistor 520 changes from OFF to ON. As a result, the input conversion data signal line 502 changes from the H level to the L level, the P-type transistor 550 having the input conversion data signal line 502 as a gate input changes from OFF to ON, and the input conversion data signal line 502 has a gate input as N. As the type transistor 560 changes from ON to OFF, the conversion data signal line 503 changes from L level to H level. When the P-type transistor 530 having the conversion data signal line 503 as a gate input changes from ON to OFF, and the N-type transistor 540 changes from OFF to ON, the input conversion data signal line 502 changes to L level.
[0005]
Here, the characteristic that the conversion data signal line 503 changes from the L level to the H level is determined by the voltage characteristics of the N-type transistor 520 and the P-type transistor 530. Similarly, when the conversion data signal line 503 changes from the H level to the L level, it is determined by the voltage characteristics of the P-type transistor 510 and the N-type transistor 540.
[0006]
FIG. 6 is a schematic characteristic diagram of input voltage and output voltage of a conventional input control circuit. V500 is a voltage input to the input pad 500, and V503 is an output voltage of the conversion data signal line 503 output to the internal circuit. The voltage Vb of the input voltage V500 when the input voltage V500 changes from L level to H level and the output voltage V503 changes from L level to H level, and the input voltage V500 changes from H level to L level and output. This is different from the voltage value Va of the input voltage V500 when the voltage V503 changes from H level to L level, and has a voltage width (Schmitt width) of ΔV.
[0007]
[Problems to be solved by the invention]
However, in the above conventional configuration, the signal change from the L level to the H level and the signal change from the H level to the L level output to the conversion data signal line 503 are inherent due to the voltage characteristics of the P-type transistor and the N-type transistor. Therefore, the input voltage V500 (= Vb) when the voltage V503 of the conversion data signal line 503 changes from the L level to the H level and the input voltage V500 (= Va) when the voltage V503 changes from the H level to the L level. In order to change the Schmitt width ΔV to a different voltage width, it is necessary to remake a semiconductor device with an input terminal structure using P-type transistors and N-type transistors having different voltage characteristics. Therefore, development costs and development periods are required, and the semiconductor device lacks versatility.
[0008]
An object of the present invention is to provide an input control circuit capable of realizing a semiconductor device having a wide versatility by changing the Schmitt width of an input terminal.
[0009]
[Means for Solving the Problems]
  According to a first aspect of the present invention, there is provided an input control circuit comprising a plurality of first transistors each having a first type first transistor inserted between an input terminal for inputting an input signal, and a power source and a first internal signal line. One path is provided in parallel, and when the input signal is at the power supply level, all the first paths are in a non-conductive state between the power supply and the first internal signal line, and when the input signal is at the ground level. The power supply and the first internal signal line are made conductive by at least one first path among the plurality of first paths, and the first path that is made conductive is set in response to the first control signal. And a plurality of second paths each having a second type of second transistor inserted between the ground and the first internal signal line, and the input signal is connected to the ground. By level 2 through all secondary paths The ground and the first internal signal line are brought into a non-conductive state, and when the input signal is at a power supply level, the ground and the first internal signal line are at least one second path out of the plurality of second paths. A second switch circuit for making a conduction state between the signal lines and selecting a second path to be a conduction state according to a second control signal; and a first internal signal line; An inverting circuit for inverting and outputting the signal of the internal signal line to the second internal signal line, and a plurality of third transistors each having a first type of third transistor inserted between the power supply and the first internal signal line A path is provided in parallel, and when the output signal of the inverting circuit is at the power supply level, all the third paths are in a non-conductive state between the power supply and the first internal signal line, and the output signal of the inverting circuit is grounded. Less than one of the multiple third paths at level A third switch circuit that makes the power supply and the first internal signal line conductive by at least one third path and selects the third path to be conductive according to the third control signal And a plurality of fourth paths each having a second type of fourth transistor inserted between the ground and the first internal signal line in parallel, and the output signal of the inverting circuit is all at the ground level. The fourth path makes the ground and the first internal signal line non-conductive, and at least one fourth of the plurality of fourth paths when the output signal of the inverting circuit is at the power supply level. And a fourth switch circuit for making a conductive state between the ground and the first internal signal line and selecting a fourth path to be conductive according to the fourth control signal.
  The first switch circuit forms a plurality of first paths by connecting a first transistor between the power supply and the first internal signal line, and inputs an input signal from the input terminal. First selection means for outputting an input signal to the control terminal of the first transistor on the first path selected according to the first control signal is provided.
  The second switch circuit forms a plurality of second paths by connecting a second transistor between the ground and the first internal signal line, and inputs an input signal from the input terminal. There is provided second selection means for outputting an input signal to the control terminal of the second transistor of the second path selected in accordance with the second control signal.
  The third switch circuit forms a plurality of respective third paths by connecting a third transistor between the power supply and the first internal signal line, and inputs the output signal of the inverting circuit. There is provided third selection means for outputting the output signal of the inverting circuit to the control terminal of the third transistor of the third path selected according to the control signal of 3.
  The fourth switch circuit forms a plurality of respective fourth paths by connecting a fourth transistor between the ground and the first internal signal line, and inputs an output signal of the inverting circuit. 4th selection means which outputs the output signal of an inversion circuit to the control terminal of the 4th transistor of the 4th path selected according to 4 control signals is provided.
[0010]
  According to the configuration of the first aspect, in the first to fourth switch circuits, the control signal input to each of the first to fourth switch circuits is changed, and the inversion is performed by changing the selection of the path (path in which the transistor is inserted) to be conducted. The voltage of the input signal (input terminal) when the voltage of the second internal signal line output from the circuit changes from H level to L level, and the input signal when the voltage changes from L level to H level It is possible to control the voltage, the Schmitt width can be varied, and a semiconductor device with excellent versatility can be realized.In addition, the first to fourth switch circuits can be specifically realized.
[0011]
An input control circuit according to a second aspect of the present invention is the input control circuit according to the first aspect, wherein the plurality of first transistors have different current characteristics, and the plurality of second transistors have different current characteristics. The plurality of third transistors have different current characteristics, and the plurality of fourth transistors have different current characteristics.
[0012]
According to the configuration of claim 2, in the control of claim 1, the voltage of the input signal (input terminal) when the voltage of the second internal signal line changes from H level to L level, or from L level to H level. It is possible to control by changing the voltage of the input signal in a non-linear manner.
[0013]
The input control circuit according to claim 3 of the present invention is the input control circuit according to claim 1, wherein at least two of the plurality of first transistors have the same current characteristics, and the plurality of second transistors That at least two of the plurality of third transistors have the same current characteristics, and at least two of the plurality of fourth transistors have the same current characteristics. Features.
[0014]
According to the configuration of claim 3, in the control of claim 1, the voltage of the input signal (input terminal) when the voltage of the second internal signal line changes from H level to L level, or from L level to H level. It is possible to control by linearly changing the voltage of the input signal when the voltage changes to the above voltage.
[0019]
  Claims of the invention4The input control circuit according to claim 1,Or 3The input control circuit described above is characterized in that respective control signal input terminals for inputting the first, second, third and fourth control signals from the outside are provided.
[0020]
  This claim4With this configuration, the Schmitt width can be changed by changing the control signal input from the outside.
[0021]
  Claims of the invention5The input control circuit according to claim 1,Or 3The input control circuit described above is characterized in that a control register for outputting the first, second, third and fourth control signals is provided.
[0022]
  This claim5With this configuration, each control signal can be changed and the Schmitt width can be changed by rewriting the set value in the control register in a programmable manner.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0024]
(First embodiment)
FIG. 1 is a circuit diagram of an input control circuit according to the first embodiment of the present invention. In FIG. 1, 100 is an input pad, 101 is an input data signal line, 110, 111, 112, 130, 150, 151, 152 are P-type transistors, 120, 121, 122, 140, 160, 161, 162 are N-type transistors. It is a transistor. 180 is a gate input of the P-type transistor 110, 181 is a gate input of the P-type transistor 111, 182 is a gate input of the P-type transistor 112, 183 is a gate input of the N-type transistor 120, 184 is a gate input of the N-type transistor 121, 185 is the gate input of the N-type transistor 122, 190 is the gate input of the P-type transistor 152, 191 is the gate input of the P-type transistor 151, 192 is the gate input of the P-type transistor 150, 193 is the gate input of the N-type transistor 162, Reference numeral 194 denotes a gate input of the N-type transistor 161, and reference numeral 195 denotes a gate input of the N-type transistor 160.
[0025]
Reference numeral 170 denotes an input data signal line 101 and a selector control signal line 106 as inputs, and outputs are selectors connected to the gate input 180 of the P-type transistor 110, the gate input 181 of the P-type transistor 111, and the gate input 182 of the P-type transistor 112. , 171 have the input data signal line 101 and the selector control signal line 104 as inputs, and their outputs are connected to the gate input 183 of the N-type transistor 120, the gate input 184 of the N-type transistor 121, and the gate input 185 of the N-type transistor 122. The selector 172 has the conversion data signal line 103 and the selector control signal line 107 as inputs, and outputs are connected to the gate input 190 of the P-type transistor 152, the gate input 191 of the P-type transistor 151, and the gate input 192 of the P-type transistor 150. Selector, 173 The conversion data signal line 103 and the selector control signal line 105 are input, and the output is a selector connected to the gate input 193 of the N-type transistor 162, the gate input 194 of the N-type transistor 161, and the gate input 195 of the N-type transistor 160. .
[0026]
Reference numeral 102 denotes an input conversion data signal line connected to the drains of the P-type transistors 110, 111, 112 and N-type transistors 120, 121, 122. 103 denotes the drains of the P-type transistor 130 and the N-type transistor 140, and the selector 172 and the selector 173. Is a converted data signal line connected to.
[0027]
The selector 170 can arbitrarily switch the connection of the input data signal line 101 to any one of the gate input 180, the gate input 181, and the gate input 182 under the control of the selector control signal line 106. Similarly, the selector 171 can arbitrarily switch the connection of the input data signal line 101 to any one of the gate input 183, the gate input 184, and the gate input 185 under the control of the selector control signal line 104.
[0028]
The selector 172 can arbitrarily switch the connection of the converted data signal line 103 to any one of the gate input 190, the gate input 191, and the gate input 192 under the control of the selector control signal line 107. Similarly, the selector 173 can arbitrarily switch the connection of the converted data signal line 103 to any one of the gate input 193, the gate input 194, and the gate input 195 under the control of the selector control signal line 105.
[0029]
In the case of FIG. 1, the first switch circuit described in claim 1 includes P-type transistors 110 to 112 and a selector 170, and the second switch circuit includes N-type transistors 120 to 122 and a selector 171. The third switch circuit includes P-type transistors 150 to 152 and a selector 172. The fourth switch circuit includes N-type transistors 160 to 162 and a selector 173. The inverting circuit includes the P-type transistor 130 and the N-type transistor. A transistor 140 is provided.
[0030]
The operation of the input control circuit of the present embodiment configured as described above will be described below.
[0031]
When the input signal input from the input pad 100 changes from H level to L level, the P-type transistor 110 or P-type transistor 111 or P-type transistor 112 whose gate input is selected by the selector 170 changes from OFF to ON. Then, an H level signal is output to the input conversion data signal line 102. When the N-type transistor 140 having the input conversion data signal line 102 as a gate input is turned on and an L level signal is output to the conversion data signal line 103, the P-type transistor 150 whose gate input is selected by the selector 172 or When the P-type transistor 151 or the P-type transistor 152 changes from OFF to ON, an H level signal is output to the input conversion data signal line 102. Until the P-type transistor 150, 151, or 152 changes to ON, the N-type transistor 160, 161, or 162 outputs L level to the input conversion data signal line 102, so that the voltage V103 of the conversion data signal line 103 is The voltage V100 (corresponding to Va in FIG. 6) of the input pad 100 when changing from the H level to the L level is closer to the L level side than the intermediate voltage between the H level and the L level of the input voltage V100.
[0032]
Similarly, when the input pad 100 to which an L level input signal is input is switched to an H level input signal, the N-type transistor 120, the N-type transistor 121, or the N-type transistor 122 whose gate input is selected by the selector 171. Changes from OFF to ON, and an L level signal is output to the input conversion data signal line 102. When the P-type transistor 130 having the input conversion data signal line 102 as a gate input is turned on and an H level signal is output to the conversion data signal line 103, the N-type transistor 160 whose gate input is selected by the selector 173 or When the N-type transistor 161 or the N-type transistor 162 changes from OFF to ON, an L level signal is output to the input conversion data signal line 102. Until the N-type transistor 160, 161, or 162 changes to ON, the P-type transistor 150, 151, or 152 outputs an H level to the input conversion data signal line 102. Therefore, the voltage V103 of the conversion data signal line 103 is The voltage V100 of the input pad 100 when changing from the L level to the H level (corresponding to Vb in FIG. 6) is closer to the H level side than the intermediate voltage between the H level and the L level of the input voltage V100.
[0033]
In the first embodiment, each selector control signal input pad (not shown) is provided so that a control signal can be input to each of the selectors 170 to 173 from the outside of the semiconductor device. Selector control signal lines 104 to 107 are connected to the pads, respectively. Therefore, the selectors 170 to 173 can be individually controlled by a selector control signal given from the outside of the semiconductor device.
[0034]
Hereinafter, the control operation of the selectors 170 to 173 will be described in detail. The P-type transistors 110 to 112 are the first transistor group, the N-type transistors 120 to 122 are the second transistor group, the P-type transistors 150 to 152 are the third transistor group, and the N-type transistors 160 to 162 are the fourth transistor group. Transistor group.
[0035]
First, in each transistor group of the first to fourth transistor groups, when each transistor group is configured so that the current characteristics of all the transistors in each transistor group are different (for example, for the first transistor group, P The current characteristics of the type transistors 110, 111, and 112 are different, and the same applies to the second to fourth transistor groups). In this case, in each transistor group, for example, when one transistor has a large current characteristic and the other transistors have a small current characteristic and different current characteristics, one or more transistors in each transistor group are selected by a selector. Thus, the voltage V100 of the input pad 100 when the voltage V103 of the conversion data signal line 103 changes from the H level to the L level (corresponding to Va in FIG. 6), and the voltage V103 from the L level to the H level. It is possible to control the voltage V100 (corresponding to Vb in FIG. 6) of the input pad 100 when changing to non-linearly.
[0036]
As described above, the control for changing the input voltage V100 nonlinearly when the voltage V103 changes in level when the current characteristics of all the transistors constituting each transistor group are different in each transistor group will be specifically described. To do. For example, the state in which the selector 170 selects the P-type transistor 110, the selector 171 selects the N-type transistor 120, the selector 172 selects the P-type transistor 150, and the selector 173 selects the N-type transistor 160 is the first state. In a state where the selector 170 selects the P-type transistor 112, the selector 171 selects the N-type transistor 122, the selector 172 selects the P-type transistor 152, and the selector 173 selects the N-type transistor 162. 2, when the input voltage V100 of L level is input to the input pad 100 and changed from the first selected state to the second selected state, the H level voltage flowing in the input conversion data signal line 102 Changes, and the L level voltage flowing through the conversion data signal line 103 changes.
[0037]
When an H level input voltage V100 is input to the input pad 100 from the above state, the P-type transistor 112 selected by the select 170 changes from ON to OFF, and the N-type transistor 122 selected by the selector 171 changes from OFF. The signal is turned on, and an L level signal is output to the input conversion data signal line 102 with the transistor capability inherent to the N type transistor 122. Similarly to the above, the P type transistor 130 that receives the signal is turned from OFF to ON. The signal line 103 changes to H level, and the N-type transistor 162 that receives the signal line 103 is turned from ON to OFF in the same manner as described above, and the L-level signal is input to the input conversion data signal line 102 with the transistor capability inherent to the N-type transistor 162. N-type transistor 122 outputs an L level signal. At that moment, the N-type transistor 162 is OFF and the P-type transistor 152 is ON, and the H level is output with the transistor capability inherent to the P-type transistor 152, so that the input conversion data signal line 102 is Since the L level signal output from 122 and the H level signal output from the P-type transistor 152 are mixedly mounted, the difference between the two types of voltage levels becomes the voltage level flowing through the input conversion data signal line 102. Then, the L level signal (voltage level) input to the P-type transistor 130 becomes lower than when the input voltage V100 is L level. When the P-type transistor 130 is turned on, the L level signal of the input voltage V100 is low. It is necessary to increase the signal (voltage level).
[0038]
Since the same is true for the reverse case of the above contents, a width of ΔV is generated as shown in FIG.
[0039]
Next, in each transistor group of the first to fourth transistor groups, when each transistor group is configured so that current characteristics of all or two or more transistors in each transistor group are the same (for example, the first transistor Regarding the group, all three or two current characteristics of the P-type transistors 110, 111, and 112 are the same, and the same applies to the second to fourth transistor groups). In this case, by selecting one or more transistors in each transistor group with the selector, the voltage V100 of the input pad 100 when the voltage V103 of the conversion data signal line 103 changes from H level to L level (in FIG. 6). The voltage V100 of the input pad 100 (corresponding to Vb in FIG. 6) when the voltage V103 changes from the L level to the H level can be controlled by changing linearly. is there.
[0040]
For example, if the coefficient representing the transistor capability is k and the capabilities of the P-type transistors 110, 111, and 112 of the first transistor group are all the same k, when the selector 170 selects one P-type transistor, k, It is 2k (k + k) when two P-type transistors are selected. Therefore, the input voltage V100 changes linearly when the current characteristics (capacity) of one or more transistors selected by the selector 170 and two or more transistors constituting each transistor group are the same.
[0041]
As described above, according to the first embodiment of the present invention, a plurality of P-type transistors are connected in parallel in a Schmitt-type input, and their gates are arbitrarily switched by the selector 170 and the selector 172. Similarly, a plurality of N-type transistors are connected in parallel, and their gates are arbitrarily switched by the selector 171 and the selector 173, whereby the voltage V103 of the conversion data signal line 103 changes from H level to L level. The voltage V100 of the input pad 100 (corresponding to Va in FIG. 6) and the voltage V100 of the input pad 100 when the voltage V103 changes from the L level to the H level (corresponding to Vb in FIG. 6). ) Can be controlled, the Schmitt width can be varied, and the input terminal has excellent versatility. It is possible to realize a semiconductor device.
[0042]
(Second Embodiment)
FIG. 2 is a circuit diagram of an input control circuit according to the second embodiment of the present invention. In FIG. 2, 200 is an input pad, 201 is an input data signal line, 202 is an input conversion data signal line, 203 is a conversion data signal line, 210, 211, 212, 230, 250, 251, 252 are P-type transistors, 220 , 221, 222, 240, 260, 261, and 262 are N-type transistors having the same configuration as that of the first embodiment of the present invention.
[0043]
Reference numerals 270, 271, and 272 denote analog switches that are connected between the drains of the P-type transistors 210, 211, and 212 and the input conversion data signal line 202, respectively, and are controlled by control signals 290, 291, and 292. Similarly, reference numerals 273, 274, and 275 denote analog switches that are connected between the drains of the N-type transistors 220, 221, and 222 and the input conversion data signal line 202, respectively, and are controlled by control signals 293, 294, and 295, respectively. Reference numerals 280, 281, and 282 denote analog switches, which are connected between the drains of the P-type transistors 250, 251, and 252 and the input conversion data signal line 202, respectively, and are controlled by control signals 296, 297, and 298. Reference numerals 283, 284, and 285 denote analog switches that are connected between the drains of the N-type transistors 260, 261, and 262 and the input conversion data signal line 202, respectively, and are controlled by control signals 205, 206, and 299, respectively.
[0044]
In the case of FIG. 2, the first switch circuit described in claim 1 includes P-type transistors 210 to 212 and analog switches 270 to 272, and the second switch circuit includes N-type transistors 220 to 222 and analog switches. The third switch circuit is composed of P-type transistors 250 to 252 and analog switches 280 to 282, and the fourth switch circuit is composed of N-type transistors 260 to 262 and analog switches 283 to 285. The inversion circuit includes a P-type transistor 230 and an N-type transistor 240.
[0045]
In the second embodiment, instead of selecting the P-type transistors 110, 111, and 112 by the selector 170 in the first embodiment, all the input data signal lines 201 are connected to the gates of the P-type transistors 210, 211, and 212. And the analog switches 270, 271, 272 control the drains of the transistors 210, 211, 212 and the input conversion data signal line 202 to be conductive or nonconductive. For example, in the first embodiment, when the gate input 180 of the P-type transistor 110 is connected to the input data signal line 101 by the selector 170, the P-type transistor 210 (corresponding to the P-type transistor 110 in the second embodiment). The same effect can be obtained by controlling the analog switch 270 connected to () to be conductive. The same applies to the other transistors 211 (111) and 212 (112).
[0046]
Similarly to the above, instead of selecting the N-type transistors 120, 121, and 122 by the selector 171 in the first embodiment, all the input data signal lines 201 are connected to the gates of the N-type transistors 220, 221, and 222, and analog The switches 273, 274, and 275 control the conduction between the drains of the transistors 220, 221, and 222 and the input conversion data signal line 202 to be conductive or nonconductive.
[0047]
Further, instead of selecting the P-type transistors 150, 151, 152 by the selector 172 in the first embodiment, the conversion data signal line 203 is connected to the gates of the P-type transistors 250, 251, 252 and the analog switch 280 is connected. , 281, 282, the drains of the transistors 250, 251, 252 and the conversion data signal line 203 are controlled to be conductive or nonconductive. For example, when the gate input 192 of the P-type transistor 150 is connected to the conversion data signal line 103 by the selector 172 in the first embodiment, the P-type transistor 250 (corresponding to the P-type transistor 150 in the second embodiment). A similar effect can be obtained by controlling the analog switch 282 connected to () to be conductive. The same applies to the other transistors 251 (151) and 252 (152).
[0048]
Similarly to the above, instead of selecting the N-type transistors 160, 161, 162 by the selector 173 in the first embodiment, all the converted data signal lines 203 are connected to the gates of the N-type transistors 260, 261, 262, and analog Switches 283, 284, and 285 control conduction or non-conduction between the drains of the transistors 260, 261, and 262 and the converted data signal line 203.
[0049]
That is, in the second embodiment, instead of controlling the connection of the transistor gate input by the selector in the first embodiment, the same operation can be obtained by controlling the connection of the drain of the transistor by the analog switch. It is done. Similarly to the configuration in which the selector in the first embodiment can be controlled from the outside, in the second embodiment, the signal lines of the analog switch control signals 290 to 299, 205, and 206 are respectively set. Are connected to a control signal input pad (not shown), and a control signal is input to each of the analog switches from the outside of the semiconductor device, and can be individually controlled.
[0050]
Therefore, in the second embodiment, the first transistor group (P-type transistors 210 to 212), the second transistor group (N-type transistors 220 to 222), and the third transistor group (P-type transistors 250 to 252). In each transistor group of the fourth transistor group (N-type transistors 260 to 262), when each transistor group is configured such that the current characteristics of all the transistors in each transistor group are different, the first to fourth transistors In each transistor group, the same control as in the first embodiment is possible even when each transistor group is configured so that the current characteristics of all or two or more transistors in each transistor group are the same. Thus, the same effect as that of the first embodiment can be realized.
[0051]
(Third embodiment)
FIG. 3 is a circuit diagram of an input control circuit according to the third embodiment of the present invention. In FIG. 3, 300 is an input pad, 301 is an input data signal line, 302 is an input conversion data signal line, 303 is a conversion data signal line, 310, 311, 312, 330, 350, 351, 352 are P-type transistors, 320 , 321, 322, 340, 360, 361, and 362 are N-type transistors, and 370, 371, 372, and 373 are selectors, and these are the same as the configuration of the first embodiment of the present invention. Reference numerals 304 and 305 denote selector control signal lines, 374 denotes a selector control register, and outputs are output to the selectors 371 and 373 of the N-type transistors via the selector control signal line 304. It is output to the selector 372.
[0052]
In this embodiment, the selectors 370 to 373 are controlled by the selector control register 374 via the selector control signal line 304 and the selector control signal line 305.
[0053]
Also in this embodiment, as in the first embodiment, the first transistor group (P-type transistors 310 to 312), the second transistor group (N-type transistors 320 to 322), and the third transistor group (P-type transistor). In each transistor group of the transistors 350 to 352) and the fourth transistor group (N-type transistors 360 to 362), when each transistor group is configured such that the current characteristics of all the transistors in each transistor group are different, Further, in each transistor group of the first to fourth transistor groups, it is possible to control when each transistor group is configured so that the current characteristics of all or two or more transistors in each transistor group are the same. . For example, the first transistor group will be described as an example. If the gate input signal lines 380, 381, 382 of the P-type transistors 310, 311, 312 are at the L level, the P-type transistors 310, 311, 312 are ON, and if the gate input signal lines 380, 381, 382 are at the H level, the P-type transistors 310, 311, 312 Turns off. By combining the signal states of the three gate input signal lines 380, 381, and 382, one of the P-type transistors 310, 311, and 312 or any two or more can be selected. That is, it is possible to arbitrarily set a signal state to be output to the gate input signal lines 380, 381, and 382 by switching (operating) the selector 370 programmatically.
[0054]
Therefore, according to the present embodiment, it is possible to realize the same effect as in the first embodiment by rewriting the set value in the selector control register 374 in a programmable manner by the CPU or the like. However, in the present embodiment, the same control is performed on the selector 371 and the selector 373, and the same control is performed on the selector 370 and the selector 372.
[0055]
(Fourth embodiment)
FIG. 4 is a circuit diagram of an input control circuit according to the fourth embodiment of the present invention. In FIG. 4, 400 is an input pad, 401 is an input data signal line, 402 is an input conversion data signal line, 403 is a conversion data signal line, 410, 411, 412, 430, 450, 451 and 452 are P-type transistors, 420 , 421, 422, 440, 460, 461, 462 are N-type transistors, 470, 471, 472, 473 are selectors, and these are the same as the configuration of the first embodiment of the present invention. Reference numerals 404, 405, 406, and 407 denote selector control signal lines, which are logical value signal lines that are independent of each other. Reference numeral 474 denotes a selector control register, and independent outputs thereof are output to the selectors 471 to 473 through selector control signal lines 404, 405, 406, and 407, respectively.
[0056]
In the present embodiment, the selectors 470, 471, 472, and 473 can be individually controlled as compared to the third embodiment, and the selector control register 474 can be set in the selector control register 474 by a CPU or the like. By rewriting, it is possible to realize the same effect as in the first embodiment.
[0057]
In the third and fourth embodiments, the selector control register is provided in contrast to the first embodiment. However, similarly to the second embodiment, the analog switch is controlled. By providing a control register for outputting a signal and rewriting the set value in the control register in a programmable manner by a CPU or the like, the same effect as in the second embodiment can be realized.
[0058]
【The invention's effect】
As described above, according to the present invention, Schmitt width control is performed by controlling a Schmitt width by connecting a plurality of P-type transistors and N-type transistors in parallel at an input terminal and operating only an arbitrary transistor during an input operation. It is possible to provide an input control circuit having an excellent effect of shortening the period from processing to completion of production.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an input control circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of an input control circuit according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram of an input control circuit according to a third embodiment of the present invention.
FIG. 4 is a circuit diagram of an input control circuit according to a fourth embodiment of the present invention.
FIG. 5 is a circuit diagram showing an example of a conventional input control circuit;
FIG. 6 is a schematic characteristic diagram of input voltage and output voltage of a conventional input control circuit.
[Explanation of symbols]
100, 200, 300, 400 Input pad
101, 201, 301, 401 Input data signal line
102, 202, 302, 402 Input conversion data signal line
103, 203, 303, 403 Conversion data signal line
110-112, 130, 150-152 P-type transistor
120-122, 140, 160-162 N-type transistor
210-212, 230, 250-252 P-type transistor
220 to 222, 240, 260 to 262 N-type transistor
310-312, 330, 350-352 P-type transistor
320-322, 340, 360-362 N-type transistor
410-412,430,450-452 P-type transistor
420-422, 440, 460-462 N-type transistor
170-173, 370-373, 470-473 selector
270-275, 280-285 Analog switch
374, 474 Selector control register

Claims

An input terminal for inputting an input signal;
A plurality of first paths each having a first type of first transistor inserted between a power supply and a first internal signal line are provided in parallel, and all the first paths are provided when the input signal is at a power supply level. And the non-conducting state between the power source and the first internal signal line by the path, and at least one first path of the plurality of first paths when the input signal is at the ground level. A first switch circuit that establishes a conduction state between the power source and the first internal signal line and selects a first path to be the conduction state according to a first control signal;
A plurality of second paths each having a second type of second transistor inserted between the ground and the first internal signal line are provided in parallel. When the input signal is at the ground level, all the second paths are provided. And the path between the ground and the first internal signal line is made non-conductive by two paths, and at least one second of the plurality of second paths when the input signal is at a power supply level. A second switch circuit that establishes a conduction state between the ground and the first internal signal line by a path and selects a second path to be the conduction state according to a second control signal;
An inverting circuit connected to the first internal signal line and inverting and outputting a signal of the first internal signal line to a second internal signal line;
A plurality of third paths each having a first type third transistor inserted between the power source and the first internal signal line are provided in parallel, and the output signal of the inverting circuit is at a power level. The power supply and the first internal signal line are made non-conductive by all the third paths, and when the output signal of the inverting circuit is at the ground level, the plurality of third paths A third path that establishes a conduction state between the power source and the first internal signal line by at least one third path, and selects the third path to be the conduction state according to a third control signal. Switch circuit,
When a plurality of fourth paths each having a second type of fourth transistor inserted between the ground and the first internal signal line are provided in parallel, and the output signal of the inverting circuit is at the ground level All the fourth paths make the ground and the first internal signal line non-conductive, and when the output signal of the inverting circuit is at the power level, the plurality of fourth paths The fourth path is set in a conductive state between the ground and the first internal signal line by at least one fourth path, and the fourth path in the conductive state is selected in accordance with a fourth control signal. and a switch circuit,
The first switch circuit forms a plurality of first paths by connecting the first transistor between the power source and the first internal signal line, and from the input terminal. Providing a first selection means for inputting the input signal and outputting the input signal to a control terminal of the first transistor of the first path which is selected according to the control signal;
The second switch circuit constitutes a plurality of second paths by connecting the second transistor between the ground and the first internal signal line, and from the input terminal. Providing a second selection means for inputting the input signal and outputting the input signal to a control terminal of the second transistor of the second path which is selected according to the second control signal;
The third switch circuit configures a plurality of the third paths by connecting the third transistor between the power source and the first internal signal line, and includes Providing a third selection means for inputting an output signal and outputting an output signal of the inverting circuit to a control terminal of the third transistor of the third path which is selected according to the third control signal;
The fourth switch circuit forms a plurality of the fourth paths by connecting the fourth transistor between the ground and the first internal signal line, and includes providing the fourth selection means to output an output signal of said inverting circuit to the control terminal of said fourth transistor of said fourth path selected according to the type of output signal the fourth control signal An input control circuit.

The plurality of first transistors have different current characteristics, the plurality of second transistors have different current characteristics, the plurality of third transistors have different current characteristics, and the plurality of fourth transistors 2. The input control circuit according to claim 1, wherein the transistors have different current characteristics.

At least two of the plurality of first transistors have the same current characteristic, at least two of the plurality of second transistors have the same current characteristic, and at least two of the plurality of third transistors 2. The input control circuit according to claim 1, wherein current characteristics are the same, and current characteristics of at least two of the plurality of fourth transistors are the same.

4. An input control circuit according to claim 1, further comprising respective control signal input terminals for inputting the first, second, third and fourth control signals from the outside .

4. The input control circuit according to claim 1, further comprising a control register for outputting the first, second, third and fourth control signals .