JP3917902B2

JP3917902B2 - Oscillator circuit

Info

Publication number: JP3917902B2
Application number: JP2002166401A
Authority: JP
Inventors: 晴彦吉田; 哲也宮川
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2002-06-07
Filing date: 2002-06-07
Publication date: 2007-05-23
Anticipated expiration: 2022-06-07
Also published as: JP2004015447A

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆる電流制御型の発振回路に係り、特に、回路の簡素化等を図ったものに関する。
【０００２】
【従来の技術】
発振回路には種々の回路構成のものがあり、その内の一つとして、コンデンサへの電流の充放電を制御することによって発振周波数が定まるよう構成されたいわゆる電流制御型発振回路と称されるものがある。
かかる電流制御型発振回路においては、起動時などにおける不安定な発振信号の出力を回避するために、遅延回路を付加する構成とされる場合がある。
図５には、公知・周知の従来の電流制御型発振回路の一構成例が示されており、以下、同図を参照しつつ従来回路について概略的に説明する。
この従来回路は、発振回路２０１と遅延回路２０２とに大別されて構成されたものとなっており、まず、発振回路２０１は、スイッチＳ１が、Ｓ／ＲフリップフロップＦＦのＱ出力に応じて切り替えられるようになっており、Ｑ出力が論理値Ｈｉｇｈの場合には、電流源Ｉ１側に、Ｑ出力が論理値Ｌｏｗの場合には、電流源Ｉ２側に、それぞれ切り替わるようになっている。
【０００３】
Ｓ／ＲフリップフロップＦＦは、そのＳ入力にコンパレータＸ１の出力信号が、また、Ｒ入力にコンパレータＸ２の出力信号が、それぞれ入力されるようになっている。
そして、コンパレータＸ１は、その非反転入力端子に基準電圧ＶLが印加される一方、反転入力端子は、コンパレータＸ２の非反転入力端子と共にコンデンサＣ１に接続されたものとなっている。
また、コンパレータＸ２は、その反転入力端子に基準電圧ＶHが印加されたものとなっている。ここで、電源電圧Ｖ１と基準電圧ＶH，ＶLは、Ｖ１＞ＶH＞ＶLの関係となるよう設定されている。
【０００４】
一方、遅延回路２０２は、コンパレータＸ３を中心に構成されたものとなっており、その反転入力端子には、基準電圧Ｖthが印加される一方、非反転入力端子には、定電流源Ｉ３とコンデンサＣ３との接続点が接続されている。なお、定電流源Ｉ３は、電源電圧Ｖ１が印加されるものとなっている。ここで、Ｖ１＞Ｖthの関係となるよう設定されている。
【０００５】
かかる構成において、電源電圧Ｖ１の立ち上がり直後において、コンデンサＣ１の端子電位は、基準電圧ＶH，ＶLよりも低い電圧にあるため、コンパレータＸ１の出力は論理値Ｈｉｇｈと、コンパレータＸ２の出力は論理値Ｌｏｗとなる。
その結果、Ｓ／ＲフリップフロップＦＦのＱ出力は、論理値Ｈｉｇｈとなり、スイッチＳ１は、定電流源Ｉ１側に切り替えられて、スイッチＳ１を介して定電流源Ｉ１によるコンデンサＣ１の充電が開始されることとなる。
コンデンサＣ１の端子電圧ＶＣ１は、充電に伴い上昇してゆき、ＶＣ１＞ＶLとなったところで、コンパレータＸ１の出力は、論理値Ｌｏｗとなるが、Ｓ／ＲフリップフロップＦＦは、Ｓ及びＲの双方の入力が論理値Ｌｏｗとなるために、Ｑ出力は、依然として論理値Ｈｉｇｈに保持され、スイッチＳ１は切り替えられることなく、コンデンサＣ１への充電が継続されることとなる。
【０００６】
そして、コンデンサＣ１の端子電圧ＶＣ１は、さらに上昇し、ＶＣ１＞ＶHとなり、そのため、コンパレータＸ２の出力が論理値Ｌｏｗから論理値Ｈｉｇｈへと変化し、Ｓ／ＲフリップフロップＦＦのＱ出力は、論理値ＨｉｇｈからＬｏｗとなり、スイッチＳ１が定電流源Ｉ１側から定電流源Ｉ２側へ切り替えられる結果、コンデンサＣ１は放電状態とされることとなる。この放電により端子電圧ＶＣ１は低下してゆき、ＶＣ１＜ＶLとなると、Ｓ／ＲフリップフロップＦＦのＳ入力が論理値Ｈｉｇｈと、Ｒ入力が論理値Ｌｏｗとなり、電源電圧Ｖ１の立ち上がり直後以降の動作が繰り返されることとなる。
したがって、コンデンサＣ１の端子電圧ＶＣ１の波形は、ＶH、ＶLをピークとした三角波となり（図６（Ｂ）参照）、Ｓ／ＲフリップフロップＦＦのＱ出力は、コンデンサＣ１の充電期間を論理値Ｈｉｇｈ、コンデンサＣ１の放電期間を論理値Ｌｏｗとする矩形波となる（図６（Ｄ）参照）。
【０００７】
一方、遅延回路２０２は、電源電圧Ｖ１が立ち上がると、それに応じて定電流源Ｉ３によるコンデンサＣ２への充電が開始されることとなる。このコンデンサＣ２の端子電圧Ｖ２がＶthに達するまでは、コンパレータＸ３の出力は、論理値Ｌｏｗであり、ＶＣ２＞ＶthとなるとコンパレータＸ３の出力は、論理値Ｈｉｇｈとなる。
ところで、遅延回路２０２の出力であるコンパレータＸ３の出力は、Ｓ／ＲフリップフロップＦＦのＱ出力と共にＡＮＤ回路へ入力されて、その論理積が発振出力信号ＯＵＴＰＵＴとして出力されるようになっているため、結局、電源電圧Ｖ１の立ち上がりの時点から、遅延回路２０２によって論理値Ｈｉｇｈの信号が出力されるまでの間は、遅延時間となって、発振出力信号ＯＵＴＰＵＴが出力されないこととなる（図６（Ｃ）及び図６（Ｄ）参照）。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述の従来回路においては、発振回路２０１における発振動作のためのコンデンサＣ１に加えて、遅延時間設定のためのコンデンサＣ２が必要となる構成であるため、比較的部品コストの高いコンデンサを極力少なくしたいという要求に十分応えるものではなく、また、回路面積の増大を招くという問題がある。
さらに、コンデンサ以外の回路部分を半導体集積回路で構成する場合には、コンデンサは外付けとなるが、そのための端子を半導体集積回路に設けなければならず、そのため、パッケージ選択の自由度が低くなるという問題を招く。
【０００９】
本発明は、上記実状に鑑みてなされたもので、出力信号の遅延専用のコンデンサを必要することなく遅延機能を有する発振回路を提供するものである。
【００１０】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る発振回路は、
コンデンサの充放電が上限基準電圧と下限基準電圧との間で制御されて発振出力信号が得られるよう構成されてなる発振回路であって、
前記コンデンサの端子電圧と前記下限電圧より低い閾値電圧とを比較し、前記コンデンサの端子電圧が前記閾値電圧を超えるまでの間、前記発振出力信号の外部への出力を禁止する出力遅延手段が設けられてなるものである。
【００１１】
かかる構成においては、発振制御のためのコンデンサの端子電圧を、出力遅延手段によって監視して、所定の間、発振出力信号の出力を禁止するようにしているため、従来と異なり、発振出力信号の遅延専用にコンデンサを要することなく、コンデンサの共用が可能となり、回路構成を簡素にすることができるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における発振回路の第１の構成例について、図１及び図２を参照しつつ説明する。
まず、この第１の構成例における発振回路Ｓ１の構成について説明すれば、この発振回路Ｓ１は、発振部１０１と遅延部１０２とに大別されて構成されたものとなっている。
発振部１０１は、基本的には従来の電流制御型発振回路と同一の構成を有するもので、以下、その構成を具体的に説明すれば、まず、発振制御用のコンデンサ（図１においては「Ｃ１」と表記）１が第１のスイッチ（図１においては「Ｓ１」と表記）２によって充電と放電の切り替えが行われるよう設けられている。
すなわち、コンデンサ１は、その一端がグランドに接続される一方、他端は、第１のスイッチ２の切替端子２ａに接続されると共に、第１のコンパレータ（図１においては「Ｘ１」と表記）４の反転入力端子、第２のコンパレータ（図１においては「Ｘ２」と表記）５の非反転入力端子及び後述する遅延部１０２の第３のコンパレータ（図１においては「Ｘ３」と表記）６の非反転入力端子に接続されたものとなっている。
【００１３】
第１のスイッチ２は、外部からの制御信号によって、切替端子２ａが切り替えられて第１の接続端子２ｂ又は第２の接続端子２ｃのいずれかに接続されるよう構成されてなるもので、本発明の実施の形態においては、後述するＳ／Ｒフリップフロップ７のＱ出力信号によって、切替端子２ａが切り替えられるようになっている。そして、第１の接続端子２ｂには、第１の充電用定電流源としての第１の定電流源（図１においては「Ｉ１」と表記）１１の一方の端子が、第２の接続端子２ｃには、放電用の第２の定電流源（図１においては「Ｉ２」と表記）１２の一方の端子が、それぞれ接続されている。そして、第１の定電流源１１の他方の端子は、電源電圧Ｖ１を出力する回路電源１７の正極に接続される一方、第２の定電流源１２の他方の端子は、グランドに接続されたものとなっている。なお、回路電源１７の負極側は、グランドに接続されている。
【００１４】
第１及び第２のコンパレータ４，５は、公知・周知の構成を有してなるもので、入力信号の比較結果に応じて、論理値Ｈｉｇｈ又は論理値Ｌｏｗの信号を出力するようになっているものである。
第１のコンパレータ４の非反転入力端子には、下限基準電源１５が接続されて、下限基準電圧ＶLが印加される一方、第２のコンパレータ５の反転入力端子には、上限基準電源１４が接続されて、上限基準電圧ＶHが印加されたものとなっている。そして、第１のコンパレータ４の出力端子は、Ｓ／Ｒフリップフロップ７のＳ入力端子に、第２のコンパレータ５の出力端子は、Ｓ／Ｒフリップフロップ７のＲ入力端子に、それぞれ接続されたものとなっている。
ここで、先の電源電圧Ｖ１、上述の下限及び上限基準電圧ＶL，ＶHの相互の関係は、Ｖ１＞ＶH＞ＶLに設定されたものとなっている。
Ｓ／Ｒフリップフロップ７は、公知・周知の構成を有してなるもので、そのＱ出力端子は、既に述べたように第１のスイッチ２の所定の箇所に接続されており、Ｑ出力信号が、第１のスイッチ２の動作を制御するための信号として用いられるようになっている。本発明の実施の形態においては、Ｓ／Ｒフリップフロップ７のＱ出力端子から論理値Ｈｉｇｈの信号が出力された場合、第１のスイッチ２の切替端子２ａは、第１の接続端子２ｂへ、また、Ｓ／Ｒフリップフロップ７のＱ出力端子から論理値Ｌｏｗの信号が出力された場合、第１のスイッチ２の切替端子２ａは、第２の接続端子２ｃへ、それぞれ切り替えられるようになっている。
さらに、Ｓ／Ｒフリップフロップ７のＱ出力端子は、後述するＡＮＤ回路８の一方の入力端子に接続されたものとなっている。
【００１５】
一方、遅延部１０２は、第３のコンパレータ６が設けられ、その反転入力端子には、閾値電源１６が接続されて閾値電圧Ｖthが印加されるようになっている。なお、電源電圧Ｖ１と閾値電圧Ｖthとは、Ｖ１＞Ｖthの関係となるように設定されたものとなっている。
また、この第１の構成例における発振回路Ｓ１においては、出力段にＡＮＤ回路８が設けられており、その一方の入力端子には既に述べたようにＳ／Ｒフリップフロップ７のＱ出力端子が接続される一方、他方の入力端子には、第３のコンパレータ６の出力端子が接続されたものとなっている。そして、ＡＮＤ回路８の出力端子から発振出力信号（ＯＵＴＰＵＴ）が得られるようになっている。
【００１６】
次に、かかる構成における動作について、図２を参照しつつ説明する。
まず、回路電源１７が起動されて、電源電圧Ｖ１が立ち上がった直後において、コンデンサ１の端子電圧ＶＣ１は、上限基準電圧ＶH、下限基準電圧ＶL及び閾値基準電圧Ｖthよりも低い電圧となっている。そのため、第１のコンパレータ４からは論理値Ｈｉｇｈの信号が出力され、その出力信号は、Ｓ／Ｒフリップフロップ７のＳ入力端子に、また、第２のコンパレータ５からは論理値Ｌｏｗの信号が出力され、その出力信号は、Ｓ／Ｒフリップフロップ７のＲ入力端子に、それぞれ入力されることとなる。さらに、第３のコンパレータ６からは、論理値Ｌｏｗの信号が出力されることとなる。
そして、Ｓ／Ｒフリップフロップ７のＱ出力端子からは、論理値Ｈｉｇｈの信号が出力され、第１のスイッチ２の切替端子２ａは、第１の接続端子２ｂへ切り替えられ、それによって、コンデンサ１へ、第１の定電流源１１による充電が開始されることとなる。
【００１７】
コンデンサ１への充電の開始と共に、その端子電圧ＶＣ１は上昇し始めてゆく（図２（Ｂ）参照）。ここで、充電開始時からの経過時間ｔに対する端子電圧ＶＣ１の変化は、ＶＣ１＝（Ｉ１×ｔ）／Ｃ１と表されるものとなる。なお、この式中、「Ｉ１」は、便宜的に第１の定電流源１１の出力電流値であり、「Ｃ１」は、コンデンサ１の容量値であるとする。
【００１８】
端子電圧ＶＣ１が上昇し、ＶＣ１＞Ｖthとなると、第３のコンパレータ６の出力が論理値Ｌｏｗから論理値Ｈｉｇｈへと変化する。その結果、ＡＮＤ回路８の入力段においては、この第３のコンパレータ６の出力と、Ｓ／Ｒフリップフロップ７のＱ出力信号との双方が論理値Ｈｉｇｈの状態となるために、ＡＮＤ回路８から発振出力信号が出力されることとなる（図２（Ｂ）及び図２（Ｃ）参照）。
したがって、回路電源１７の立ち上がりから、発振出力信号が得られるまでの遅延時間ｔd（図２（Ｃ）参照）は、ｔd＝（Ｖth×Ｃ１）／Ｉ１と表されるものとなる。
【００１９】
この後、端子電圧ＶＣ１はさらに上昇を続け、ＶＣ１＞ＶHとなると、第２のコンパレータ５の出力が論理値Ｈｉｇｈとなるので、Ｓ／Ｒフリップフロップ７のＱ出力信号は、論理値Ｈｉｇｈから論理値Ｌｏｗとなり、それによって、第１のスイッチ２の切替端子２ａが第１の接続端子２ｂから第２の接続端子２ｃへ切り替えられることとなる。また、Ｑ出力信号が論理値Ｌｏｗとなることで、ＡＮＤ回路８の出力も同様に論理値Ｌｏｗとなる。
その結果、コンデンサ１の放電が開始され、端子電圧ＶＣ１が徐々に低下してゆくこととなる。このコンデンサ１の放電開始からの経過時間ｔに対する端子電圧ＶＣ１の変化は、ＶＣ１＝（Ｉ２×ｔ）／Ｃ１と表されるものとなる。なお、ここで、Ｉ２は、便宜的に第２の定電流源１２の出力電流値であるとする。
【００２０】
そして、端子電圧ＶＣ１の低下により、ＶＣ１＜ＶLとなると、第１のコンパレータ４の出力が論理値Ｈｉｇｈとなり、Ｓ／Ｒフリップフロップ７のＱ出力信号は、論理値Ｌｏｗから論理値Ｈｉｇｈとなる。そのため、第１のスイッチ２の切替端子２ａは、再び第１の接続端子２ｂへ切り替えられることとなる。このように、コンデンサ１の充放電が繰り返されることで、端子電圧ＶＣ１の電圧変化の波形は、ＶH、ＶLをピークとしたいわゆる三角波となり（図２（Ｂ）参照）、発振出力信号として、コンデンサ１の充電期間が論理値Ｈｉｇｈ、放電期間が論理値Ｌｏｗの矩形波が得られることとなる（図２（Ｃ）参照）。
したがって、発振出力信号の周期Ｔは、Ｔ＝（ＶH−ＶL）×Ｃ１×（１／Ｉ１＋１／Ｉ２）となり、周波数Ｆは、Ｆ＝１／Ｔとなる。
【００２１】
次に、第２の構成例について、図３及び図４を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素には、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
最初に、回路構成について説明すれば、この第２の構成例における発振回路Ｓ２は、先の第１の構成例を基本として、第２のスイッチ（図２においては「ＳＷ２」と表記）３と第２の充電用定電流源としての第３の定電流源（図２においては「Ｉ３」と表記）１３が付加された構成となっているものである。
以下、具体的に説明すれば、まず、基本的な構成が第１のスイッチ２と同一の第２のスイッチ３が設けられ、第３のコンパレータ６の出力信号が切替端子３ａの制御信号として入力されるようになっており、本発明の実施の形態においては、第３のコンパレータ６の出力が論理値Ｈｉｇｈの場合、切替端子３ａは、第１の接続端子３ｂへ、また、第３のコンパレータ６の出力が論理値Ｌｏｗの場合、切替端子３ａは第２の接続端子３ｃへ、それぞれ切り替えられるようになっている。
【００２２】
そして、第２のスイッチ３の切替端子３ａは、第１のスイッチ２の第１の接続端子２ｂへ接続されたものとなっており、先の第１の構成例では、第１のスイッチ２の第１の接続端子２ｂに接続されていた第１の定電流源１１は、第２のスイッチ３の第１の接続端子３ｂに接続されたものとなっている。また、第２のスイッチ３の第２の接続端子３ｃは、第３の定電流源１３の一端に接続され、この第３の定電流源１３の他端は、回路電源１７の正極に接続されたものとなっている。
なお、この第２の構成例における他の回路部分の接続は、先の第１の構成例と変わるところがないので、ここでの再度の詳細な説明は省略することとする。
【００２３】
次に、かかる構成における動作について、図４を参照しつつ説明する。
まず、回路電源１７が起動されて、電源電圧Ｖ１が立ち上がった直後において、コンデンサ１の端子電圧ＶＣ１は、上限基準電圧ＶH、下限基準電圧ＶL及び閾値基準電圧Ｖthよりも低い電圧となっているのは、第１の構成例の場合と同様である。したがって、Ｓ／Ｒフリップフロップ７のＱ出力端子からは、論理値Ｈｉｇｈの信号が出力され、第１のスイッチ２の切替端子２ａは、第１の接続端子２ｂへ切り替えられ、それによって、第１のスイッチ２の切替端子２ａは、第１の接続端子２ｂを介して、第２のスイッチ３の切替端子３ａと接続された状態となる。
また、このとき、ＶＣ１＜Ｖthにより、第３のコンパレータ６の出力は、論理値Ｌｏｗとなるため、第２のスイッチ３の切替端子３ａは、第２の接続端子３ｃへ切り替えられることとなると共に、ＡＮＤ回路８の出力も論理値Ｌｏｗとなる。
その結果、コンデンサ１は、第２のスイッチ３及び第１のスイッチ２を介して第３の定電流源１３による充電を受けることとなる（図４（Ｂ）参照）。
ここで、この第３の定電流源１３によるコンデンサ１への充電開始時からの経過時間ｔに対する端子電圧ＶＣ１の変化は、ＶＣ１＝（Ｉ３×ｔ）／Ｃ１と表されるものとなる。なお、この式中、「Ｉ３」は、便宜的に第３の定電流源１３の出力電流値であるとする。
【００２４】
端子電圧ＶＣ１が上昇し、ＶＣ１＞Ｖthとなると、第３のコンパレータ６の出力が論理値Ｌｏｗから論理値Ｈｉｇｈへと変化する。この時点でＳ／Ｒフリップフロップ７のＱ出力信号は、論理値Ｈｉｇｈであるため、ＡＮＤ回路８からの発振出力信号が論理値Ｈｉｇｈとなる（図４（Ｂ）及び図４（Ｃ）参照）。
したがって、回路電源１７の立ち上がりから、発振出力信号が得られるまでの遅延時間ｔd（図４（Ｃ）参照）は、ｔd＝（Ｖth×Ｃ１）／Ｉ３と表されるものとなる。
そして、第３のコンパレータ６の出力が、論理値Ｈｉｇｈとなることによって、第２のスイッチ３の切替端子３ａは、第１の接続端子３ｂへ切り替えられ、コンデンサ１への充電は、第３の定電流源１３に代わって第１の定電流源１１により行われることとなる。
【００２５】
この後の動作は、第１の構成例と同様で、端子電圧ＶＣ１は、上限基準電圧ＶHと下限基準電圧ＶLとの間で変化を繰り返すこととなる（図４（Ｂ）参照）。すなわち、この間、第１のスイッチ２の切替端子２ａは、第１及び第２の接続端子２ｂ，２ｃ間で切り替えられる一方、第２のスイッチ３の切替端子３ａは、第１の接続端子３ｂに切り替えられた状態に保持されたままとなる。
したがって、発振出力信号の周期Ｔは、第１の構成例と同様で、Ｔ＝（ＶH−ＶL）×Ｃ１×（１／Ｉ１＋１／Ｉ２）となり、周波数Ｆは、Ｆ＝１／Ｔとなる。
【００２６】
【発明の効果】
以上、述べたように、本発明によれば、発振制御のためのコンデンサの端子電圧を監視して、発振出力信号の遅延に供することができるような構成とすることにより、従来と異なり、出力遅延のためだけのコンデンサを別個に要することがないので、回路構成がより簡素な発振回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の発振回路の第１の回路構成例を示す回路図である。
【図２】図１に示された第１の回路構成例の主要部における信号の変化を示すタイミングチャートで、図２（Ａ）は電源電圧の変化を、図２（Ｂ）は端子電圧の変化を、図２（Ｃ）は発振出力信号の変化を、それぞれ示すタイミングチャートである。
【図３】本発明の発振回路の第２の回路構成例を示す回路図である。
【図４】図３に示された第２の回路構成例の主要部における信号の変化を示すタイミングチャートで、図４（Ａ）は電源電圧の変化を、図４（Ｂ）は端子電圧の変化を、図４（Ｃ）は発振出力信号の変化を、それぞれ示すタイミングチャートである。
【図５】従来回路の回路構成例を示す回路図である。
【図６】図５に示された従来回路の主要部における信号の変化を示すタイミングチャートで、図６（Ａ）は電源電圧の変化を、図６（Ｂ）は端子電圧の変化を、図６（Ｃ）は発振出力信号の変化を、それぞれ示すタイミングチャートである。
【符号の説明】
１…コンデンサ
２…第１のスイッチ
３…第２のスイッチ
７…Ｓ／Ｒフリップフロップ
８…ＡＮＤ回路
１１…第１の定電流源
１２…第２の定電流源
１３…第３の定電流源
１４…上限基準電源
１５…下限基準電源
１６…閾値電源[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a so-called current control type oscillation circuit, and more particularly to a circuit whose circuit is simplified.
[0002]
[Prior art]
There are various circuit configurations of oscillation circuits, and one of them is called a so-called current control type oscillation circuit configured to determine the oscillation frequency by controlling the charging / discharging of the current to and from the capacitor. There is something.
In such a current control type oscillation circuit, there is a case where a delay circuit is added in order to avoid output of an unstable oscillation signal at the time of startup or the like.
FIG. 5 shows a configuration example of a known and well-known conventional current-controlled oscillation circuit. The conventional circuit will be schematically described below with reference to FIG.
This conventional circuit is roughly divided into an oscillating circuit 201 and a delay circuit 202. First, the oscillating circuit 201 has a switch S1 according to the Q output of the S / R flip-flop FF. When the Q output is a logical value High, the current source is switched to the current source I1 side. When the Q output is a logical value Low, the current output is switched to the current source I2 side.
[0003]
The S / R flip-flop FF is configured such that the output signal of the comparator X1 is input to the S input and the output signal of the comparator X2 is input to the R input.
In the comparator X1, the reference voltage VL is applied to the non-inverting input terminal, while the inverting input terminal is connected to the capacitor C1 together with the non-inverting input terminal of the comparator X2.
Further, the comparator X2 has a reference voltage VH applied to its inverting input terminal. Here, the power supply voltage V1 and the reference voltages VH and VL are set to satisfy the relationship of V1>VH> VL.
[0004]
On the other hand, the delay circuit 202 is configured around the comparator X3. The reference voltage Vth is applied to the inverting input terminal, while the constant current source I3 and the capacitor are applied to the non-inverting input terminal. The connection point with C3 is connected. The constant current source I3 is applied with the power supply voltage V1. Here, the relation of V1> Vth is set.
[0005]
In such a configuration, immediately after the power supply voltage V1 rises, the terminal potential of the capacitor C1 is lower than the reference voltages VH and VL. Therefore, the output of the comparator X1 is the logical value High, and the output of the comparator X2 is the logical value Low. It becomes.
As a result, the Q output of the S / R flip-flop FF becomes a logical value High, the switch S1 is switched to the constant current source I1 side, and charging of the capacitor C1 by the constant current source I1 is started via the switch S1. The Rukoto.
The terminal voltage VC1 of the capacitor C1 rises with charging, and when VC1> VL, the output of the comparator X1 becomes the logic value Low, but the S / R flip-flop FF has both S and R. Therefore, the Q output is still held at the logic value High, and the switch S1 is not switched, and the capacitor C1 continues to be charged.
[0006]
The terminal voltage VC1 of the capacitor C1 further rises to VC1> VH, so that the output of the comparator X2 changes from the logic value Low to the logic value High, and the Q output of the S / R flip-flop FF The value High changes to Low, and the switch S1 is switched from the constant current source I1 side to the constant current source I2 side. As a result, the capacitor C1 is discharged. As a result of this discharge, the terminal voltage VC1 decreases. When VC1 <VL, the S input of the S / R flip-flop FF becomes the logical value High, the R input becomes the logical value Low, and the operation immediately after the power supply voltage V1 rises. Will be repeated.
Therefore, the waveform of the terminal voltage VC1 of the capacitor C1 is a triangular wave having peaks at VH and VL (see FIG. 6B), and the Q output of the S / R flip-flop FF indicates the charging period of the capacitor C1 as a logical value High. A rectangular wave having a logic value Low during the discharge period of the capacitor C1 is obtained (see FIG. 6D).
[0007]
On the other hand, when the power supply voltage V1 rises, the delay circuit 202 starts charging the capacitor C2 by the constant current source I3 accordingly. Until the terminal voltage V2 of the capacitor C2 reaches Vth, the output of the comparator X3 is the logic value Low, and when VC2> Vth, the output of the comparator X3 becomes the logic value High.
By the way, the output of the comparator X3, which is the output of the delay circuit 202, is input to the AND circuit together with the Q output of the S / R flip-flop FF, and the logical product is output as the oscillation output signal OUTPUT. Eventually, from the time when the power supply voltage V1 rises until the signal of the logical value High is output by the delay circuit 202, it becomes a delay time and the oscillation output signal OUTPUT is not output (FIG. 6 ( C) and FIG. 6D).
[0008]
[Problems to be solved by the invention]
However, in the above-described conventional circuit, since the capacitor C2 for setting the delay time is required in addition to the capacitor C1 for the oscillation operation in the oscillation circuit 201, a capacitor with relatively high component cost is used as much as possible. There is a problem in that it does not sufficiently meet the demand for reducing the circuit area and increases the circuit area.
Furthermore, when a circuit portion other than the capacitor is configured by a semiconductor integrated circuit, the capacitor is externally attached, but a terminal for that purpose must be provided in the semiconductor integrated circuit, and therefore the degree of freedom in package selection is reduced. Invite the problem.
[0009]
The present invention has been made in view of the above circumstances, and provides an oscillation circuit having a delay function without requiring a capacitor dedicated to delay of an output signal.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, an oscillation circuit according to the present invention includes:
An oscillation circuit configured to obtain an oscillation output signal by controlling charging / discharging of a capacitor between an upper limit reference voltage and a lower limit reference voltage,
Output delay means for comparing the terminal voltage of the capacitor and a threshold voltage lower than the lower limit voltage and prohibiting the output of the oscillation output signal to the outside until the terminal voltage of the capacitor exceeds the threshold voltage is provided. It is made.
[0011]
In such a configuration, since the terminal voltage of the capacitor for oscillation control is monitored by the output delay means and the output of the oscillation output signal is prohibited for a predetermined period, unlike the conventional case, the oscillation output signal Capacitors can be shared without requiring a capacitor only for delay, and the circuit configuration can be simplified.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first configuration example of the oscillation circuit according to the embodiment of the present invention will be described with reference to FIGS.
First, the configuration of the oscillation circuit S1 in the first configuration example will be described. The oscillation circuit S1 is roughly divided into an oscillation unit 101 and a delay unit 102.
The oscillating unit 101 basically has the same configuration as that of a conventional current-controlled oscillation circuit. The configuration will be specifically described below. First, a capacitor for oscillation control (in FIG. 1 is provided so that charging and discharging can be switched by a first switch (indicated as “S1” in FIG. 1) 2.
That is, one end of the capacitor 1 is connected to the ground, while the other end is connected to the switching terminal 2a of the first switch 2 and the first comparator (denoted as “X1” in FIG. 1). 4, an inverting input terminal, a second comparator (denoted as “X2” in FIG. 1), a non-inverting input terminal of the second comparator, and a third comparator of the delay unit 102 (described as “X3” in FIG. 1) 6 Connected to the non-inverting input terminal.
[0013]
The first switch 2 is configured such that the switching terminal 2a is switched by an external control signal and connected to either the first connection terminal 2b or the second connection terminal 2c. In the embodiment of the invention, the switching terminal 2a is switched by the Q output signal of the S / R flip-flop 7 described later. One terminal of a first constant current source (indicated as “I1” in FIG. 1) 11 as a first charging constant current source is connected to the first connection terminal 2b. One terminal of a second constant current source for discharge (denoted as “I2” in FIG. 1) 12 is connected to 2c. The other terminal of the first constant current source 11 is connected to the positive electrode of the circuit power supply 17 that outputs the power supply voltage V1, while the other terminal of the second constant current source 12 is connected to the ground. It has become a thing. The negative side of the circuit power supply 17 is connected to the ground.
[0014]
The first and second comparators 4 and 5 have known and well-known configurations, and output a signal having a logical value High or a logical value Low according to the comparison result of the input signals. It is what.
A lower limit reference power supply 15 is connected to the non-inverting input terminal of the first comparator 4 and a lower limit reference voltage VL is applied thereto, while an upper limit reference power supply 14 is connected to the inverting input terminal of the second comparator 5. Thus, the upper reference voltage VH is applied. The output terminal of the first comparator 4 is connected to the S input terminal of the S / R flip-flop 7, and the output terminal of the second comparator 5 is connected to the R input terminal of the S / R flip-flop 7. It has become a thing.
Here, the relationship between the power supply voltage V1 and the above-described lower and upper reference voltages VL and VH is set such that V1>VH> VL.
The S / R flip-flop 7 has a known and well-known configuration, and its Q output terminal is connected to a predetermined location of the first switch 2 as already described, and the Q output signal Is used as a signal for controlling the operation of the first switch 2. In the embodiment of the present invention, when a signal of logical value High is output from the Q output terminal of the S / R flip-flop 7, the switching terminal 2a of the first switch 2 is connected to the first connection terminal 2b. In addition, when a signal of logical value Low is output from the Q output terminal of the S / R flip-flop 7, the switching terminal 2a of the first switch 2 is switched to the second connection terminal 2c. Yes.
Furthermore, the Q output terminal of the S / R flip-flop 7 is connected to one input terminal of an AND circuit 8 described later.
[0015]
On the other hand, the delay unit 102 is provided with a third comparator 6, and the threshold voltage Vth is applied to the inverting input terminal of the delay unit 102 connected to the threshold power source 16. The power supply voltage V1 and the threshold voltage Vth are set so as to satisfy the relationship of V1> Vth.
Further, in the oscillation circuit S1 in the first configuration example, an AND circuit 8 is provided at the output stage, and as described above, the Q output terminal of the S / R flip-flop 7 is provided at one input terminal thereof. On the other hand, the output terminal of the third comparator 6 is connected to the other input terminal. An oscillation output signal (OUTPUT) is obtained from the output terminal of the AND circuit 8.
[0016]
Next, the operation in this configuration will be described with reference to FIG.
First, immediately after the circuit power supply 17 is activated and the power supply voltage V1 rises, the terminal voltage VC1 of the capacitor 1 is lower than the upper limit reference voltage VH, the lower limit reference voltage VL, and the threshold reference voltage Vth. Therefore, a signal having a logic value High is output from the first comparator 4, and the output signal is output to the S input terminal of the S / R flip-flop 7, and a signal having a logic value Low is output from the second comparator 5. The output signal is input to the R input terminal of the S / R flip-flop 7. Further, the third comparator 6 outputs a signal having a logic value Low.
Then, a signal of logical value High is output from the Q output terminal of the S / R flip-flop 7, and the switching terminal 2a of the first switch 2 is switched to the first connection terminal 2b, whereby the capacitor 1 Thus, charging by the first constant current source 11 is started.
[0017]
With the start of charging of the capacitor 1, the terminal voltage VC1 begins to rise (see FIG. 2B). Here, the change of the terminal voltage VC1 with respect to the elapsed time t from the start of charging is expressed as VC1 = (I1 × t) / C1. In this expression, “I1” is an output current value of the first constant current source 11 for convenience, and “C1” is a capacitance value of the capacitor 1.
[0018]
When the terminal voltage VC1 rises and VC1> Vth, the output of the third comparator 6 changes from the logic value Low to the logic value High. As a result, at the input stage of the AND circuit 8, both the output of the third comparator 6 and the Q output signal of the S / R flip-flop 7 are in the state of the logical value High. An oscillation output signal is output (see FIGS. 2B and 2C).
Therefore, the delay time td (see FIG. 2C) from when the circuit power supply 17 rises until the oscillation output signal is obtained is expressed as td = (Vth × C1) / I1.
[0019]
Thereafter, the terminal voltage VC1 continues to rise further. When VC1> VH, the output of the second comparator 5 becomes the logic value High, so that the Q output signal of the S / R flip-flop 7 is changed from the logic value High to the logic value. As a result, the switching terminal 2a of the first switch 2 is switched from the first connection terminal 2b to the second connection terminal 2c. Further, when the Q output signal becomes the logic value Low, the output of the AND circuit 8 similarly becomes the logic value Low.
As a result, discharging of the capacitor 1 is started, and the terminal voltage VC1 gradually decreases. The change of the terminal voltage VC1 with respect to the elapsed time t from the start of discharge of the capacitor 1 is expressed as VC1 = (I2 × t) / C1. Here, I2 is an output current value of the second constant current source 12 for convenience.
[0020]
When VC1 <VL due to a decrease in the terminal voltage VC1, the output of the first comparator 4 becomes a logic value High, and the Q output signal of the S / R flip-flop 7 changes from a logic value Low to a logic value High. Therefore, the switching terminal 2a of the first switch 2 is switched to the first connection terminal 2b again. In this way, by repeating charging and discharging of the capacitor 1, the waveform of the voltage change of the terminal voltage VC1 becomes a so-called triangular wave having peaks at VH and VL (see FIG. 2B). A rectangular wave having a logic value High during the charging period 1 and a logic value Low during the discharging period is obtained (see FIG. 2C).
Therefore, the period T of the oscillation output signal is T = (VH−VL) × C1 × (1 / I1 + 1 / I2), and the frequency F is F = 1 / T.
[0021]
Next, a second configuration example will be described with reference to FIGS. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
First, the circuit configuration will be described. The oscillation circuit S2 in the second configuration example is based on the second switch (indicated as “SW2” in FIG. 2) 3 based on the first configuration example. A third constant current source (denoted as “I3” in FIG. 2) 13 as a second constant current source for charging is added.
Specifically, first, a second switch 3 having the same basic configuration as the first switch 2 is provided, and an output signal of the third comparator 6 is input as a control signal for the switching terminal 3a. In the embodiment of the present invention, when the output of the third comparator 6 is the logical value High, the switching terminal 3a is connected to the first connection terminal 3b, and the third comparator When the output of No. 6 is the logical value Low, the switching terminal 3a is switched to the second connection terminal 3c.
[0022]
The switching terminal 3a of the second switch 3 is connected to the first connection terminal 2b of the first switch 2, and in the first configuration example, the first switch 2 The first constant current source 11 connected to the first connection terminal 2 b is connected to the first connection terminal 3 b of the second switch 3. The second connection terminal 3 c of the second switch 3 is connected to one end of the third constant current source 13, and the other end of the third constant current source 13 is connected to the positive electrode of the circuit power supply 17. It has become.
The connection of the other circuit portions in the second configuration example is not different from that in the first configuration example, and detailed description thereof will not be repeated here.
[0023]
Next, the operation in this configuration will be described with reference to FIG.
First, immediately after the circuit power supply 17 is activated and the power supply voltage V1 rises, the terminal voltage VC1 of the capacitor 1 is lower than the upper limit reference voltage VH, the lower limit reference voltage VL, and the threshold reference voltage Vth. Is the same as in the case of the first configuration example. Therefore, a signal of logical value High is output from the Q output terminal of the S / R flip-flop 7, and the switching terminal 2 a of the first switch 2 is switched to the first connection terminal 2 b, whereby the first The switching terminal 2a of the switch 2 is connected to the switching terminal 3a of the second switch 3 via the first connection terminal 2b.
At this time, since VC1 <Vth, the output of the third comparator 6 becomes the logic value Low, so that the switching terminal 3a of the second switch 3 is switched to the second connection terminal 3c. The output of the AND circuit 8 is also a logical value Low.
As a result, the capacitor 1 is charged by the third constant current source 13 through the second switch 3 and the first switch 2 (see FIG. 4B).
Here, the change of the terminal voltage VC1 with respect to the elapsed time t from the start of charging the capacitor 1 by the third constant current source 13 is expressed as VC1 = (I3 × t) / C1. In this equation, “I3” is an output current value of the third constant current source 13 for convenience.
[0024]
When the terminal voltage VC1 rises and VC1> Vth, the output of the third comparator 6 changes from the logic value Low to the logic value High. At this time, since the Q output signal of the S / R flip-flop 7 is the logical value High, the oscillation output signal from the AND circuit 8 becomes the logical value High (see FIGS. 4B and 4C). .
Therefore, the delay time td (see FIG. 4C) from when the circuit power supply 17 rises until the oscillation output signal is obtained is expressed as td = (Vth × C1) / I3.
Then, when the output of the third comparator 6 becomes the logical value High, the switching terminal 3a of the second switch 3 is switched to the first connection terminal 3b, and the capacitor 1 is charged by the third This is performed by the first constant current source 11 instead of the constant current source 13.
[0025]
The subsequent operation is the same as in the first configuration example, and the terminal voltage VC1 repeatedly changes between the upper limit reference voltage VH and the lower limit reference voltage VL (see FIG. 4B). That is, during this period, the switching terminal 2a of the first switch 2 is switched between the first and second connection terminals 2b and 2c, while the switching terminal 3a of the second switch 3 is switched to the first connection terminal 3b. It remains held in the switched state.
Therefore, the period T of the oscillation output signal is the same as that in the first configuration example, and T = (VH−VL) × C1 × (1 / I1 + 1 / I2), and the frequency F is F = 1 / T.
[0026]
【The invention's effect】
As described above, according to the present invention, it is possible to monitor the terminal voltage of the capacitor for oscillation control and to provide a delay of the oscillation output signal. Since there is no need for a separate capacitor only for the delay, there is an effect that an oscillation circuit with a simpler circuit configuration can be provided.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first circuit configuration example of an oscillation circuit of the present invention.
2 is a timing chart showing changes in signals in the main part of the first circuit configuration example shown in FIG. 1. FIG. 2 (A) shows a change in power supply voltage, and FIG. 2 (B) shows a change in terminal voltage. FIG. 2C is a timing chart showing changes in the oscillation output signal.
FIG. 3 is a circuit diagram showing a second circuit configuration example of the oscillation circuit of the present invention.
4 is a timing chart showing changes in signals in the main part of the second circuit configuration example shown in FIG. 3. FIG. 4 (A) shows a change in power supply voltage, and FIG. 4 (B) shows a terminal voltage. FIG. 4C is a timing chart showing changes in the oscillation output signal.
FIG. 5 is a circuit diagram showing a circuit configuration example of a conventional circuit.
6 is a timing chart showing changes in signals in the main part of the conventional circuit shown in FIG. 5. FIG. 6 (A) shows a change in power supply voltage, FIG. 6 (B) shows a change in terminal voltage, and FIG. 6C is a timing chart showing changes in the oscillation output signal.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Capacitor 2 ... 1st switch 3 ... 2nd switch 7 ... S / R flip-flop 8 ... AND circuit 11 ... 1st constant current source 12 ... 2nd constant current source 13 ... 3rd constant current source 14 ... Upper reference power supply 15 ... Lower reference power supply 16 ... Threshold power supply

Claims

An oscillation circuit configured to obtain an oscillation output signal by controlling charging / discharging of a capacitor between an upper limit reference voltage and a lower limit reference voltage,
Output delay means for comparing the terminal voltage of the capacitor and a threshold voltage lower than the lower limit voltage and prohibiting the output of the oscillation output signal to the outside until the terminal voltage of the capacitor exceeds the threshold voltage is provided. An oscillation circuit characterized by being made.

An oscillation circuit configured to obtain an oscillation output signal by controlling charging / discharging of a capacitor between an upper limit reference voltage and a lower limit reference voltage,
A comparator in which a terminal voltage of the capacitor is applied to a non-inverting input terminal, and a threshold voltage lower than the lower limit reference voltage is applied to an inverting input terminal;
An oscillation circuit comprising an AND circuit that outputs a logical product of the output signal of the comparator and the oscillation output signal.

A first switch and a second switch each having a first and a second connection terminal and a switching terminal which is switched to a connection state with either the first or the second connection terminal by an external signal. And
The switching terminal of the first switch is the capacitor, the first connection terminal of the first switch is the switching terminal of the second switch, and the second connection terminal of the first switch is Connected to a constant current source for discharge,
The first connection terminal of the second switch is connected to a first constant current source for charging, and the second connection terminal of the second switch is connected to a second constant current source for charging, respectively. The second switch is switched so that the switching terminal is connected to the second connection terminal while the comparator outputs a signal corresponding to the logic value Low, while the comparator outputs a signal corresponding to the logic value High. During output, the switching terminal is switched to be connected to the first connection terminal,
The first switch is switched so that the switching terminal is connected to the first connection terminal while the terminal voltage of the capacitor is rising from the lower limit reference voltage to the upper limit reference voltage, while the terminal voltage of the capacitor is changed to the upper limit reference voltage. 3. The oscillation circuit according to claim 2, wherein the switching terminal is switched so as to be connected to the second connection terminal while the voltage falls to the lower limit reference voltage.