JP3917484B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for efficiently manufacturing a semiconductor device having a high density three dimensional package structure and a semiconductor device, obtained by using the method. <P>SOLUTION: The manufacturing method comprises the steps of laminating adhesive films 41, 42, and 43 with second interconnection patterns 22, 24, and 26 formed on their one side on a first surface with first interconnection patters 21, 23, and 25 formed and on a second surface of a first semiconductor elements 11, 12, and 13 formed on the other side of the first surface via the second interconnection patterns 22, 24, and 26; and laminating third interconnection patterns 23, 25, and 27, and second semiconductor elements 12, 13, and 14 with bump parts 32, 33, and 34 connected to the third interconnection patterns and formed on one side on the adhesive films 41, 42, and 43 via the third interconnection patterns 23, 25, and 27 so that the bump parts 32, 33, and 34 press into the adhesive film to be electrically connected to the second interconnection patterns 22, 24, and 26. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、３次元パッケージ構造を有する半導体装置の製造方法、および、これにより製造される半導体装置に関する。
【０００２】
【従来の技術】
近年のコンピュータシステムに組み込まれる電子回路に対しては、高速化および大集積化に対応できることが要求される。そのため、複数の半導体素子から構成されて回路基板に搭載される半導体装置については、その高速化および高密度化を達成すべく、複数の半導体素子が電気的に接続しつつ積層された構造すなわち３次元パッケージの状態で、回路基板に実装する手法が主流になりつつある。
【０００３】
３次元パッケージの形態としては、積層した半導体素子間をワイヤボンディングにより接続したものが知られている。しかしながら、この場合、ワイヤボンディングを行うために、階層が高くなるにつれて半導体素子のサイズを小さくしなければならない。その結果、半導体装置の充分な高密度化を達成できない場合が多い。
【０００４】
３次元パッケージの別の形態としては、両面に配線パターンが形成されるとともに当該配線パターン間を連絡するビアが素子内部に形成されている複数の半導体素子を、隣接する素子の配線パターン間をハンダバンプなどで電気的に接続しつつ積層してなる構造が知られている。このような構造を形成する場合、従来の技術においては、単一の素子の両面、または、複数の素子が造り込まれたウエハの両面に対して、配線パターンが形成される。具体的には、一方の面（表面）のみに配線パターンを有する通常の半導体素子を作製した後、他方の面（裏面）に対しても、フォトリソグラフィやエッチングを施すことにより配線パターンが形成される。すなわち、裏面には再配線が施される。
【０００５】
【発明が解決しようとする課題】
しかしながら、そのような従来技術によると、単一の半導体素子を製造するための一連の過程において、表面の配線パターンを形成した後に素子ないしウエハを反転しなければならない。そのため、表面の配線パターンを形成した後には、当該配線パターンに損傷を与えないように取り扱う必要がある。例えば表面の全体に対して保護膜を形成しなければならない。加えて、当該従来技術によると、例えば裏面における配線パターンの構成材料について、既に形成された表面の配線パターンの構成材料と同一のものを使用すると、裏面の配線パターン形成におけるエッチング処理の際に、エッチング液により、表面の配線パターンが損傷を受ける場合がある。そのため、表面と裏面とで同一の配線材料を採用できない場合がある。このように、両面に配線パターンが配設されて当該配線パターン間を連絡するビアが素子内部に形成されている複数の半導体素子を、隣接する素子の配線パターン間をバンプなどで電気的に接続しつつ積層してなる３次元パッケージ構造は、従来の技術においては効率よく形成するのは困難であった。
【０００６】
３次元パッケージの更に別の形態は、例えば特開平５−７５０１４号公報や特開平１０−２９４４２３号公報に開示されている。しかしながら、特開平５−７５０１４号公報によると、半導体素子間に、半導体素子よりも広面積の基板を介在させなければならず、従って、半導体装置の高密度化を充分に達成するのは困難である。一方、特開平１０−２９４４２３号公報によると、積層されることとなる各半導体素子をウエハから個片に分割した後に、チップ側面を通る導体パターンを形成しなければならず、半導体装置を歩留りよく製造することに困難性を有する。また、半導体装置ないし半導体素子の高速化および高密度化を達成するためには、特開平７−１１５２８０号公報に開示されているように、素子内部で多層配線化を図る技術が採用される場合もある。
【０００７】
本発明は、このような事情のもとで考え出されたものであって、高密度の３次元パッケージ構造を有する半導体装置を効率よく製造するための方法、および、これにより得られる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の側面によると、複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の製造方法が提供される。この方法は、第１配線パターンが形成されている第１面およびこれと反対の第２面を有する第１半導体素子における第２面の上に、第２配線パターンが片面に形成されている接着膜を、第２配線パターンを介して積層する工程と、接着膜の上に、第３配線パターンおよびこれに接続するバンプ部が片面に形成されている第２半導体素子を、バンプ部が接着膜に押入して第２配線パターンと電気的に接続するように第３配線パターンを介して積層する工程と、を含むことを特徴とする。
【０００９】
このような方法によると、高密度の３次元パッケージ構造を有する半導体装置を製造することができる。第１の側面に係る方法により製造される半導体装置では、第１配線パターンと第２配線パターンは、例えば第１半導体素子を貫通するスルーホールに形成されるビアを介して、電気的に接続される。或は、第１配線パターンと第２配線パターンは、第１半導体素子の内部に形成される所定の内層パターンおよびこれらを連絡するビアを介して、電気的に接続される。また、第２配線パターンと第３配線パターンは、第３配線パターン上に予め形成されているバンプ部を介して電気的に接続される。このようにして、第１半導体素子および第２半導体素子は、その平面サイズの内において、配線基板を別途介在させることなく直接的に電気的に接続される。このようにして形成される積層構造における第２半導体素子を第１半導体素子とするとともに当該素子に予め形成されている配線パターンを第１配線パターンとし、且つ、第３配線パターンおよびこれに接続するバンプ部を有する新たな第２半導体素子を本発明の構成で更に積層することにより、所定の積層数の３次元パッケージ構造を形成することができる。したがって、本発明の第１の側面によると、高密度の３次元パッケージ構造を有する半導体装置が得られるのである。
【００１０】
本発明の第１の側面によると、上述のような高密度の３次元パッケージ構造を有する半導体装置を効率よく製造することができる。第１の側面に係る方法では、最終的に得られる半導体装置において第１半導体素子の片面に配設されることとなる第２配線パターンは、第１半導体素子上ではパターン形成されない。第２配線パターンは、パターン形成された後に接着膜に転写され、当該接着膜とともに第１半導体素子の片面に供給される。そのため、単一の半導体素子を製造するための一連の過程において、第１半導体素子に第１配線パターンを形成した後に、素子ないしウエハを反転する必要はなく、当該素子ないしウエハに第２配線パターンを形成する必要もない。したがって、本発明の第１の側面に係る製造方法によると、半導体装置を製造するための一連の過程において、第１半導体素子の第１配線パターンに損傷を与えてしまうことを抑制することができるとともに、半導体装置製造の効率化が図られる。加えて、第１半導体素子上には、第２配線パターンとともに接着膜ないし接着樹脂組成物が供給されるので、半導体素子間に樹脂封止材のみを供給する工程を別途行う必要がない。これによっても、半導体装置製造の効率化が図られている。第２配線パターン付き接着膜の作製においては、例えば、まず、所定の基材の上に配線材料を成膜した後、これにフォトリソグラフィおよびその後のエッチングを施すことにより、第２配線パターンを形成する。次に、当該第２配線パターンを覆うように基材に対して接着樹脂組成物を積層する。次に、第２配線パターンを接着樹脂組成物に転写しつつ当該接着樹脂組成物と基材を分離する。このような工程を経て、第１の側面で使用される第２配線パターン付き接着膜を作製することができる。本発明に係る半導体装置の工業的大量生産の過程においては、第２配線パターン付き接着膜の作製と、当該接着膜の半導体素子上への積層とを並行して行うことによって、当該半導体装置を効率よく製造することが可能となる。
【００１１】
本発明の第１の側面に係る方法では、最終的に得られる半導体装置において第１半導体素子の片面に配設されることとなる第２配線パターンは、第１半導体素子上ではパターン形成されず、パターン形成された後に接着膜とともに第１半導体素子の表面に供給されるため、第１半導体素子の第１配線パターンの構成材料の種類にかかわらず、第２配線パターンの構成材料を選択することができる。例えば、両配線パターンにおいて同一の配線材料を使用することも可能である。すなわち、配線材料についての自由度が高く、半導体装置の用途や機能、および、半導体装置の製造工程における諸条件に応じて適切な配線材料を選択することができる。
【００１２】
このように、本発明の第１の側面によると、高密度の３次元パッケージ構造を有する半導体装置を効率よく製造することができるのである。
【００１３】
第１の側面に係る製造方法は、好ましくは、基材の上に第２配線パターンの群を形成する工程と、第２配線パターンの群を覆うように基材に対して接着樹脂組成物を積層する工程と、第２配線パターンの群を接着樹脂組成物に転写しつつ当該接着樹脂組成物と基材を分離する工程と、第２配線パターンごとに接着樹脂組成物をカッティングすることによって接着膜を作製する工程とを更に含んでいる。このような工程を経ることによって、第２配線パターン付き接着膜を効率よく作製することができ、従って、半導体装置を効率よく製造することが可能となる。
【００１４】
本発明の第２の側面によると、複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の別の製造方法が提供される。この方法は、第１配線パターンが各素子ごとに形成されている第１面およびこれと反対の第２面を有し、複数の第１半導体素子が造り込まれているウエハにおける第２面の上に、第２配線パターンの群が片面に形成されている接着膜を、第２配線パターンの群を介して積層する工程と、第１半導体素子ごとにウエハを接着膜とともにカッティングすることによって、中間積層体を作製する工程と、中間積層体の接着膜の上に、第３配線パターンおよびこれに接続するバンプ部が片面に形成されている第２半導体素子を、バンプ部が接着膜に押入して第２配線パターンと電気的に接続するように第３配線パターンを介して積層する工程と、を含むことを特徴とする。
【００１５】
本発明の第３の側面によると、複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の別の製造方法が提供される。この方法は、第１配線パターンが各素子ごとに形成されている第１面およびこれと反対の第２面を有し、複数の第１半導体素子が造り込まれている第１ウエハにおける第２面の上に、第２配線パターンの群が片面に形成されている接着膜を、第２配線パターンの群を介して積層する工程と、接着膜の上に、第３配線パターンおよびこれに接続するバンプ部が各素子ごとに片面に形成されて複数の第２半導体素子が造り込まれている第２ウエハを、バンプ部が接着膜に押入して対応する第２配線パターンと電気的に接続するように、第３配線パターンを介して積層する工程と、第１ウエハ、接着膜、および第２ウエハを含んでなる積層体をカッティングする工程とを含むことを特徴とする。
【００１６】
本発明の第２および第３の側面によると、第１の側面に関して上述したのと同様な高密度の半導体装置が製造され、且つ、半導体素子の一方の面に配設されることとなる配線パターンは当該半導体素子上ではパターン形成されない。したがって、第２および第３の側面に係る方法によっても、第１の側面に関して上述したのと同様の効果が奏される。
【００１７】
本発明の第２および第３の側面に係る方法は、基材の上に第２配線パターンの群を形成する工程と、第２配線パターンの群を覆うように基材に対して接着樹脂組成物を積層する工程と、第２配線パターンの群を接着樹脂組成物に転写しつつ当該接着樹脂組成物と基材を分離することによって、接着膜を作製する工程とを更に含んでいる。このような工程を経ることによって、第２配線パターン群付き接着膜を効率よく得ることができ、従って、半導体装置を効率よく製造することが可能となる。
【００１８】
本発明の第１から第３の側面において、好ましくは、基材は、シリコン、テフロン、またはポリメチルペンテンよりなる。このような基材上には、好ましくは、第２配線パターンまたはその群を形成する工程の前に剥離層を形成する。剥離層は、銅またはポリオレフィンよりなるのが好ましい。これらの構成は、第２配線パターンまたはその群を接着樹脂組成物に転写しつつ当該接着樹脂組成物と基材を分離するうえで好適である。
【００１９】
好ましくは、第１半導体素子は、第１配線パターンに接続しつつ第１面から第２面に至るビアを有し、接着膜の第２配線パターンは、当該ビアを介して第１配線パターンに電気的に接続している。
【００２０】
本発明の第４の側面によると、複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の別の製造方法が提供される。この方法は、第１配線パターンおよびこれに接続するバンプ部が形成されている第１面、並びに、これと反対の第２面を有するｎ個の半導体素子と、第２配線パターンが形成されている第３面およびこれと反対の第４面を有するｎ−１個の接着膜とを、接着膜の第３面が一の半導体素子の第２面に接し、且つ、当該接着膜の第４面が他の半導体素子の第１面に接しつつ当該半導体素子のバンプ部が当該接着膜に押入して第２配線パターンに電気的に接続するように、積層することを特徴とする。
【００２１】
本発明の第４の側面によると、第１の側面に関して上述したのと同様な高密度の半導体装置が製造され、且つ、半導体素子の一方の面に配設されることとなる配線パターンは当該半導体素子上ではパターン形成されない。したがって、第４の側面に係る方法によっても、第１の側面に関して上述したのと同様の効果が奏される。
【００２２】
本発明の第１から第４の側面において、第２配線パターンは、Ｎｉ層およびこれを挟むＡｕ層からなるのが好ましい。また、好ましくは、接着膜はエポキシ樹脂よりなる。或は、接着膜は熱可塑性樹脂よりなるのが好ましい。
【００２３】
本発明の第５の側面によると半導体装置が提供される。この半導体装置は、第１配線パターンが形成されている第１面およびこれと反対の第２面を有する第１半導体素子と、第２配線パターンが形成されて第１面に接合されている第３面、およびこれと反対の第４面を有する接着膜と、第３配線パターンおよびこれに接続するバンプ部が形成されて第４面に接合されている第５面を有し、バンプ部が接着膜に押入して第２配線パターンと電気的に接続している、第２半導体素子と、を備えることを特徴とする。
【００２４】
このような構成の半導体装置は、本発明の第１から第４の側面に係る方法により製造されるものである。したがって、本発明の第５の側面に係る半導体装置によると、高密度の３次元パッケージ構造を達成できるとともに、その製造過程において第１の側面に関して上述したのと同様の効果が奏される。
【００２５】
【発明の実施の形態】
図１は、本発明に係る半導体装置Ｘを表す。半導体装置Ｘは、半導体チップ１１〜１４と、半導体チップ表面に配設されている配線パターン２１〜２７と、配線パターンに接続するバンプ３１〜３４と、半導体チップ間を封止する接着膜４１〜４３とを備えて３次元パッケージとして構成されたものであり、基板６０に対して搭載されている。基板６０上には配線パターン６１が形成されており、半導体装置Ｘは、バンプ３１を介して基板６０に搭載されている。半導体装置Ｘと基板６０の間は、接着膜６２により封止されている。
【００２６】
半導体チップ１１〜１４の内部には、各々に所定の回路が形成されており、半導体チップ１１〜１３には、チップを貫通するスルーホールビア１１ａ〜１３ａが形成されている。配線パターン２１，２３，２５，２７は、半導体チップ１１〜１４の表面にてパターン形成されたものであり、配線パターン２２，２４，２６は、後述するように、パターン形成された後に接着膜４１〜４３に転写され、接着膜４１〜４３とともに供給されたものである。配線パターン２１〜２７は、半導体チップ上または接着膜上において例えば図２に示すようなパターン形状を有し、パッド部２０ａにて、バンプ３１〜３４やスルーホールビア１１ａ〜１３ａと接続している。例えば、配線パターン２２は、半導体チップ１１のスルーホールビア１１ａと接続しており、且つ、バンプ３２と接続している。また、配線パターン２７は、バンプ３４と接続している。本発明においては、配線パターン２１〜２７について、半導体チップ１１〜１４の内部回路構造またはスルーホールビア１１ａ〜１３ａの形成位置などに応じて、図２に示すパターン形状に代えて様々なパターン形状を採用することができる。
【００２７】
半導体装置Ｘを構成する全ての半導体チップ１１〜１４は、基板６０上の配線パターン６１に対して電気的に接続している。例えば半導体チップ１２は、配線パターン２３、バンプ３２、配線パターン２２、スルーホールビア１１ａ、配線パターン２１、およびバンプ３１を介して配線パターン６１に電気的に接続している。また、半導体チップ１４は、配線パターン２１〜２７、バンプ３１〜３４、およびスルーホールビア１１ａ〜１３ａを介して配線パターン６１に電気的に接続している。このように、半導体装置Ｘにおいては、同一のサイズの半導体チップ１１〜１４が、その平面サイズの内において電気的に接続しつつ積層されており、高密度化が達成されている。
【００２８】
図３〜図６は、半導体装置Ｘの製造方法を表す。半導体装置Ｘの製造においては、まず、図３（ａ）に示すように、基材１の上に配線パターン２０を形成する。図４は、複数セットの配線パターン２０が形成された基材１の部分平面図である。図４においては、各破線区画内に１セットの配線パターン２０が形成されている。
【００２９】
基材１としては、その表面にパターン形成される配線材料の剥離性に優れているシリコン製のウエハや、テフロン製またはポリメチルペンテン製のテープ材ないしフィルム材を使用することができる。基材１としてシリコンウエハを使用する場合、ウエハ表面に対して銅箔またはポリオレフィン膜などの剥離層を形成したうえで、その上に配線パターン２０を形成してもよい。この場合、銅箔に対しては塩化第二銅などのエッチング液を、ポリオレフィン膜に対してはアセトンや２−ブタノンなどの有機溶剤を作用させることによって、後述する剥離工程において、簡易かつ適切に基材１を剥離することが可能となる。
【００３０】
配線パターン２０は、配線パターン２２，２４，２６のいずれかに相当するものであり、全て同一のパターン形状であってもよいし、相互に異なるパターン形状であってもよい。図４には、配線パターン２０が全て同一のパターン形状を有する場合を表した。例えば、単一の基材１の全区画に同一パターン形状の配線パターン２０を形成するとともに、異なる配線パターン２０については異なる基材１において形成することによって、配線パターン２２，２４，２６の全てを用意することができる。或は、単一の基材１において、配線パターン２２，２４，２６の各々に相当する配線パターン２０を所定数ずつ形成することによって、配線パターン２２，２４，２６の全てを用意してもよい。
【００３１】
配線パターン２０は、例えば、サブトラクティブ法、アディティブ法、セミアディティブ法、またはリフトオフ法により形成される。配線パターン２０を構成するための配線材料としては、ＡｕやＡｌ、或は、導電性粒子を含む導電ペーストを使用することができる。導電ペーストに含まれる導電性粒子としては、Ａｇ，Ａｕ，Ｎｉなどの粒子の表面に樹脂コーティングを施したものや、樹脂粒子の表面をＡｇ，Ａｕ，Ｎｉなどによりコーティングしたものなどが挙げられる。配線材料としてＡｕを採用する場合、配線について所定の厚さを確保するためのＮｉ層と、Ａｕ層とを含む多層構造を有する配線として、配線パターン２０を構成してもよい。例えば、Ｎｉ層をＡｕ層で挟んだ３層構造を有する配線パターン２０は、Ｎｉ層により所定の厚さを確保しつつ、酸化されにくいＡｕ層により良好な電気的接続を達成することが可能である。
【００３２】
次に、図３（ｂ）に示すように、ロールマウンタを使用して、配線パターン２０を覆うように基材１に対して接着フィルム２を貼り付ける。接着フィルム２の片面にはセパレータ３が貼り合わされており、接着フィルム２のセパレータ３の側をロール４で押圧する。このときの加熱温度は例えば４０〜１００℃とし、押圧力は例えば１〜１０ｋｇｆ／ロールとする。接着フィルム２としては、異方性導電膜（ＡＣＦ）や非導電膜（ＮＣＦ）などとして使用されるエポキシ樹脂系のフィルム状の接着剤、ポリエステルやアクリル等の熱可塑性樹脂フィルム、もしくは、テフロン製またはポリメチルペンテン製のテープ材を使用することができる。接着フィルム２は、硬化時における熱膨張を低減するために無機フィラーを含んでいてもよい。接着フィルム２の厚さは例えば５〜７０μｍである。セパレータ３は、例えばポリエチレン製であり、接着フィルム２との接合面に離型剤としてシリコーンコートが施されている。接着フィルム２の非貼合せ面にセパレータ３を設けておくことにより、接着フィルム２をゴミや水から保護することができ、また、後述の実装工程において、接着フィルム２に由来する接着剤がフリップチップボンダの加熱ヘッドなどに付着してしまうのを回避することができる。
【００３３】
次に、図３（ｃ）に示すように、配線パターン２０を接着フィルム２に転写しつつ、基材１と接着フィルム２を分離する。このとき、基材１を所定の温度で加熱して、基材１に反りを生じさせることによって基材１を接着フィルム２から剥離してもよい。基材１の表面に上述の剥離層が形成されている場合には、簡易かつ適切に接着フィルム２から基材１を剥離することが可能である。
【００３４】
次に、図５（ａ）に示すように、１セットの配線パターン２０ごとに、接着フィルム２をセパレータ３とともにカッティングする。このようにして、配線パターン付き接着膜４０が得られる。配線パターン付き接着膜４０は、半導体チップサイズに対応している。
【００３５】
図３（ａ）を参照して上述した工程において、単一の基材１の全区画に同一パターン形状の配線パターン２０を形成する場合、図３および図５（ａ）を参照して上述した一連の工程は、半導体装置Ｘを製造するために用意すべき配線パターン付き接着膜４０における配線パターン２０のパターン形状ごとに行う。これに対し、単一の基材１において、配線パターン２２，２４，２６の各々に相当する配線パターン２０を所定数ずつ形成する場合には、図３および図５（ａ）を参照して上述した一連の工程により、半導体装置Ｘを製造するために用意すべき配線パターン付き接着膜４０の全てが得られる。
【００３６】
このようにして、片面に配線パターン２２を有する接着膜４１、片面に配線パターン２４を有する接着膜４２、および、片面に配線パターン２６を有する接着膜４３が作製される。
【００３７】
半導体装置Ｘの製造においては、一方、図５（ｂ）に示すように、基板６０の上に半導体チップ１１を実装する。半導体チップ１１は、既に、その一方の面に配線パターン２１およびバンプ３１が形成されており、その内部にスルーホールビア１１ａが形成されている。スルーホールビア１１ａの形成においては、まず、レーザ照射またはエッチングにより、チップ基板の所定箇所に対してビアホールを形成し、当該ビアホールに対し、無電解めっき法や電気めっき法によって導体材料を堆積させる。このようなビア形成手法は、後出のスルーホールビアについても同様である。また、本実装工程においては、基板６０の上にパターン形成された配線パターン６１に対して半導体チップ１１を位置合わせした後、加熱および加圧しつつ、バンプ３１を介して半導体チップ１１を基板６０に搭載する。これにより、配線パターン６１に対してバンプ３１が接続される。半導体チップ１１と基板６０との間を封止する接着膜６２は、半導体チップ１１の搭載時に半導体チップ１１と基板６０の間にフィルム状接着剤を介在させておくことによって形成してもよいし、或は、半導体チップ１１の搭載後に半導体チップ１１と基板６０の間に液状接着剤を充填することによって形成してもよい。
【００３８】
次に、フリップチップボンダを使用して、図５（ｃ）に示すように、配線パターン２２を伴う接着膜４１を、配線パターン２２を介して半導体チップ１１の上に貼り付ける。接着膜４１が熱硬化性である場合には、熱硬化しないように貼り付ける。これにより、配線パターン２２は、半導体チップ１１の上表面に配設されて、スルーホールビア１１ａに対して電気的に接続される。
【００３９】
次に、接着膜４０からセパレータ３を剥がした後、図６（ａ）に示すように、更に半導体チップ１２を実装する。半導体チップ１２は、既に、その一方の面に配線パターン２３およびバンプ３２が形成されており、その内部にスルーホールビア１２ａが形成されている。本実装工程においては、配線パターン２２に対して半導体チップ１２を位置合わせした後、加熱および加圧しつつ、バンプ３２を介して半導体チップ１２を接着膜４１の上に搭載する。これにより、半導体チップ１２のバンプ３２は、接着膜４１に押入して配線パターン２２と電気的に接続される。また、半導体チップ１２は、接着膜４１により半導体チップ１１に接合される。接着膜４１が硬化するタイミングは、接着膜４１の種類によって異なる。例えば、接着膜４１が例えばエポキシ樹脂系の熱硬化性フィルム状接着剤である場合、当該接着膜４１は、実装工程における加熱によって熱硬化する。
【００４０】
次に、図５（ｃ）を参照して上述したのと同様にして、配線パターン２４を伴う接着膜４２を、配線パターン２４がスルーホールビア１２ａに接続するように半導体チップ１２の上に貼り付けた後、図６（ｂ）に示すように、更に半導体チップ１３を実装する。半導体チップ１３は、既に、その一方の面に配線パターン２５およびバンプ３３が形成されており、その内部にスルーホールビア１３ａが形成されている。本実装工程においては、配線パターン２４に対して半導体チップ１３を位置合わせした後、加熱および加圧しつつ、バンプ３３を介して半導体チップ１３を接着膜４２の上に搭載する。これにより、半導体チップ１３のバンプ３３は、接着膜４２に押入して配線パターン２４と電気的に接続される。また、半導体チップ１３は、接着膜４２により半導体チップ１２に接合される。
【００４１】
次に、図５（ｃ）を参照して上述したのと同様にして、配線パターン２６を伴う接着膜４３を、配線パターン２６がスルーホールビア１３ａに接続するように半導体チップ１３の上に貼り付けた後、図６（ｃ）に示すように、更に半導体チップ１４を実装する。半導体チップ１４は、既に、その一方の面に配線パターン２７およびバンプ３４が形成されている。本実装工程においては、配線パターン２６に対して半導体チップ１４を位置合わせした後、加熱および加圧しつつ、バンプ３４を介して半導体チップ１４を接着膜４３の上に搭載する。これにより、半導体チップ１４のバンプ３４は、接着膜４３に押入して配線パターン２６と電気的に接続される。また、半導体チップ１４は、接着膜４３により半導体チップ１３に接合される。このようにして、図１に示す半導体装置Ｘが製造される。
【００４２】
図７および図８は、図３に続く別の工程を表す。まず、図７（ａ）に示すように、ロールマウンタを使用して、図３（ｃ）に示す工程で得られた配線パターン付き接着フィルム２を、ウエハ５の片面に貼り合わせる。このときの加熱温度は例えば４０〜１００℃とし、ロール４による押圧力は例えば１〜１０ｋｇｆ／ロールとする。ウエハ５には複数の半導体素子１０’が造り込まれており、既に、その一方の面には、各素子に対応して所定の配線パターン２０およびバンプ３０が形成されており、その内部には、スルーホールビア１０ａが形成されている。半導体素子１０’は、半導体装置Ｘにおける半導体チップ１１〜１３のいずれかに相当する素子である。これに応じて、素子に形成される配線パターン２０、接着フィルム２により供給される配線パターン２０、バンプ３０、および、スルーホールビア１０ａは、各々、配線パターン２１，２３，２５のいずれか、配線パターン２２，２４，２６のいずれか、バンプ３１〜３３のいずれか、および、スルーホールビア１１ａ〜１３ａのいずれかである。
【００４３】
次に、図７（ｂ）に示すように、接着フィルム２が貼り合わされたウエハ５を個片にダイシングする。これにより、一方の面に配線パターン２０およびバンプ３０が設けられて他方の面に他の配線パターン２０および接着膜４０が設けられた半導体チップ１０が得られる。
【００４４】
単一のウエハ５において、半導体チップ１１〜１３のいずれかに相当する同一の半導体素子１０’を複数形成しておく場合、図３および図７（ａ）〜（ｂ）を参照して上述した一連の工程は、半導体装置Ｘを製造するために用意すべき半導体チップ１１〜１３の種類ごとに行う。これに対し、単一のウエハ５において、半導体チップ１１〜１３の各々に相当する半導体素子１０’を所定数ずつ形成しておく場合には、図３および７（ａ）〜（ｂ）を参照して上述した一連の工程により、半導体装置Ｘを製造するために用意すべき半導体チップ１１〜１３の全てが得られる。
【００４５】
このようにして、一方の面に配線パターン２１およびバンプ３１が設けられて他方の面に配線パターン２２および接着膜４１が設けられた半導体チップ１１と、一方の面に配線パターン２３およびバンプ３２が設けられて他方の面に配線パターン２４および接着膜４２が設けられた半導体チップ１２と、一方の面に配線パターン２５およびバンプ３３が設けられて他方の面に配線パターン２６および接着膜４３が設けられた半導体チップ１３とが作製される。
【００４６】
半導体装置Ｘの製造においては、次に、図７（ｃ）に示すように、図７（ａ）〜（ｂ）に示す工程を経て用意された半導体チップ１１を、図５（ｂ）を参照して上述したのと同様にして基板６０に搭載する。接着膜４１が熱硬化性である場合には、当該接着膜４１が熱硬化しない条件で搭載する。これにより、配線パターン６１に対してバンプ３１が接続される。
【００４７】
次に、接着膜４１からセパレータ３を剥がした後、図８（ａ）に示すように、図７（ａ）〜（ｂ）の工程を経て用意された半導体チップ１２を接着膜４１の上に搭載する。具体的には、配線パターン２２に対して半導体チップ１２を位置合わせした後、加熱および加圧しつつ、バンプ３２を介して半導体チップ１２を接着膜４１の上に搭載する。これにより、半導体チップ１２のバンプ３２は、接着膜４１に押入して配線パターン２２に至る。接着膜４２が熱硬化性である場合には、本搭載工程は、当該接着膜４２が熱硬化しない条件で行う。
【００４８】
次に、接着膜４２からセパレータ３を剥がした後、図８（ｂ）に示すように、図７（ａ）〜（ｂ）の工程を経て用意された半導体チップ１３を接着膜４２の上に搭載する。具体的には、配線パターン２４に対して半導体チップ１３を位置合わせした後、加熱および加圧しつつ、バンプ３３を介して半導体チップ１３を接着膜４２の上に搭載する。これにより、半導体チップ１３のバンプ３３は、接着膜４２に押入して配線パターン２４に至る。接着膜４３が熱硬化性である場合には、本搭載工程は、当該接着膜４３が熱硬化しない条件で行う。
【００４９】
次に、接着膜４３からセパレータ３を剥がした後、図８（ｃ）に示すように、半導体チップ１４を接着膜４３の上に搭載する。半導体チップ１４は、図７（ａ）〜（ｂ）に示す工程とは別の工程で別途作製されたものであり、既に、その一方の面に配線パターン２７およびバンプ３４が形成されている。本工程では、配線パターン２６に対して半導体チップ１４を位置合わせした後、加熱および加圧しつつ、バンプ３４を介して半導体チップ１４を接着膜４３の上に搭載する。これにより、半導体チップ１３のバンプ３３は、接着膜４３に押入して配線パターン２６に至る。接着膜４１〜４３が熱硬化性である場合には、本工程によって、チップ間の接着膜を熱硬化させる。各バンプ−配線パターン間の電気的接続については、電気的接続態様および接着膜の種類に応じて、各半導体チップを搭載するごとに、或は、図８（ｃ）に示す状態で一括して、適当な加熱条件および加圧条件で行われる。このようにして、図１に示す半導体装置Ｘが製造される。
【００５０】
図９および図１０は、図３に続く別の工程を表す。まず、図９（ａ）に示すように、図７（ａ）を参照して上述したのと同様に、配線パターン付き接着フィルム２を、ウエハ５の所定面に貼り合わせる。ウエハ５には、半導体チップ１１〜１３のいずれかに相当する同一の半導体素子１０’が複数造り込まれており、半導体素子１０’ごとに、所定の配線パターン２０、バンプ３０、および、スルーホールビア１０ａが形成されている。接着フィルム２は、その貼合せ面に、ウエハ５ないし半導体装置１０’に応じた所定の配線パターン２０を有する。したがって、本工程により、接着フィルム２の配線パターン２０は、ウエハ５ないし半導体素子１０’の上表面に配設される。本工程の後、図９（ｂ）に示すように、接着フィルム２からセパレータ３を剥がす。
【００５１】
このようにして、半導体チップ１１に相当する半導体素子１０’が複数造り込まれて接着フィルム２を伴うウエハ５ａと、半導体チップ１２に相当する半導体素子１０’が複数造り込まれて接着フィルム２を伴うウエハ５ｂと、半導体チップ１３に相当する半導体素子１０’が複数造り込まれて接着フィルム２を伴うウエハ５ｃとが作製される。
【００５２】
次に、図９（ｃ）に示すように、ウエハ５ａ,５ｂ,５ｃとウエハ５ｄとを、位置合せしつつ接着フィルム２を介して積層する。ウエハ５ｄは、図９（ａ）〜（ｂ）に示す工程とは別の工程で別途作製されたものであって、半導体チップ１４に相当する複数の半導体素子１０’が造り込まれており、既に、その一方の面には、各素子に対応して所定の配線パターン２０およびバンプ３０が形成されている。
【００５３】
次に、図１０（ａ）に示すように、加熱条件下において図９（ｃ）で得られた積層体を積層方向に加圧することによって、各バンプ−配線パターン間の電気的接続を図る。接着フィルム２が熱硬化性である場合には、このとき、当該接着フィルムを熱硬化させる。
【００５４】
ウエハ間の接着フィルム２を硬化させた後、図１０（ｂ）に示すように、図１０（ａ）の積層体を個片にダイシングする。このようにして、半導体装置Ｘが製造される。次に、図１０（ｃ）に示すように、半導体装置Ｘを、基板６０の配線パターン６１に位置合せしつつ、接着剤６１を介して基板６０に接合する。このようにして、図１に示すように基板６０に搭載された半導体装置Ｘが得られる。
【００５５】
【実施例】
以下、本発明の実施例について記載する。
【００５６】
【実施例１】
＜半導体チップの作製＞
所定の箇所に１３０個のスルーホールビアが予め形成されている第１半導体チップ（８．５ｍｍ角）の一方の面において、配線材料としてＡｌを用いたサブトラクティブ法により、スルーホールビアと電気的に接続する第１配線パターンを形成した。次に、第１配線パターン上の所定箇所に１３０個のバンプを形成した。具体的には、ワイヤボンダを使用して、金ワイヤに対する加熱および超音波照射により金バンプを形成した。また、スルーホールビアが形成されていない以外は上述と同様にして、一方の面に第１配線パターンと１３０個の金バンプとを有する第２半導体チップも作製した。
【００５７】
＜接着フィルムの作製＞
表１に示す組成を有する接着フィルムを作製した。具体的には、まず、主剤としてのビスフェノールＦ型エポキシ（商品名：ＥＰＩＣＬＯＮ ８３０、大日本インキ化学工業製）と、カップリング剤であるγ−グリシドキシプロピルトリメトキシシラン（商品名：ＫＢＭ４０３、信越化学工業製）と、フィラーとしてのシリカ粉末（商品名：ＳＯ−Ｅ５、アドマテックス製）とを、各々秤量し、これらをロールミルにより混連することによって第１液を調製した。一方、硬化促進剤である2,4‐ジシアノ−6−[２'−メチルイミダゾリル−(１')]−エチル−ｓ−トリアジン（商品名：２ＭＺ−Ａ、四国化成製）と、フェノール系硬化剤（商品名：ミレックスＬＬ、三井化学製）とを、各々秤量し、これらをエタノールに溶解させることにより、第２液を調製した。次に、第１液と第２液を秤量し、これらを混合した。次に、このようにして得られた混合液を、ロールコータを使用して、ＰＥＴフィルム上に厚さ６０μｍに塗工した。次に、５０℃で３時間乾燥した。このようにして、ＰＥＴフィルムを伴う厚さ４０μｍの接着フィルムを作製した。
【００５８】
【表１】

Figure 0003917484
【００５９】
＜配線パターン付き接着膜の作製＞
シリコンウエハ（口径８インチ）の上に、複数セットの第２配線パターンを形成した。具体的には、シリコンウエハ上に所定のレジストパターンを形成した後、当該レジストパターンをマスクとして、無電解めっきにより、Ｎｉ層（５μｍ）と、その上にＡｕ層（０．１μｍ）とを堆積形成することによって、第２配線パターンを形成した。次に、このシリコンウエハに対して、ロールマウンタ（商品名：ＭＳＡ８４０、日東電工製）を使用して、上述のようにして作製した接着フィルム（厚さ４０μｍ）を第２配線パターンを覆うように貼り合わせた。当該接着フィルムの非貼合せ面には、セパレータ（ＰＥＴフィルム）が設けられている。このセパレータは、後述の実装工程や仮接合工程において適宜剥がされる。この貼り合わせ工程では、接着フィルムに加える荷重を４ｋｇｆ／ロールとし、加熱温度を７５℃とした。次に、第２配線パターンを接着フィルムに転写しつつ、シリコン基板を接着フィルムから剥離した。次に、このようにして第２配線パターンが転写された接着フィルムを、上述の半導体チップに対応するサイズにおいて第２配線パターンごとにカッティングすることによって、第２配線パターン付き接着膜を作製した。
【００６０】
＜半導体装置の製造＞
上述の第１半導体チップを、フリップチップボンダを使用して、一般的な非導電性膜接合方式と同様に、上述のようにして作製した接着フィルムから得られる接着膜を挟みつつ、チップ表面に形成されているバンプを介して基板に実装した。当該接着膜は配線パターンを伴わないものである。この実装工程においては、半導体チップに荷重７０ｇｆ／bumpを加えた状態にて２００℃で１０秒間加熱した。次に、フリップチップボンダを使用して、第２配線パターン付き接着膜を、基板に実装された第１半導体チップの上面に、位置合わせしつつ第２配線パターンを介して貼り合わせた。次に、積層された接着膜の上において、このような第１半導体チップの実装および第２配線パターン付き接着膜の貼り合わせを更に２回繰り返した。次に、最上位の接着膜の上に、第２半導体チップをその第１配線パターンを介して実装した。このようにして、４つの半導体チップが電気的に接続しつつ積層された半導体装置を作製することができた。この半導体装置においては、半導体チップ間は接着膜により封止されている。
【００６１】
【実施例２】
所定の箇所に１３０個のスルーホールビアが予め形成されている第１半導体素子（８．５ｍｍ角）が複数造り込まれている第１ウエハ（口径６インチ）の一方の面において、配線材料としてＡｌを用いたサブトラクティブ法により、各素子ごとに、スルーホールビアと電気的に接続する第１配線パターンを形成した。次に、実施例１と同様にして、各素子ごとに、第１配線パターン上の所定箇所に１３０個のバンプを形成した。また、スルーホールビアが形成されていない以外は上述と同様にして、一方の面において第１配線パターンと１３０個の金バンプとを各第２半導体素子ごとに有する第２ウエハを作製し、当該第２ウエハをダイシングして複数の第２半導体チップを得た。
【００６２】
次に、第１ウエハの配線パターンが形成されていない面に対して、実施例１と同様にして作製された第２配線パターン付き接着フィルムを、位置合せしつつ、ロールマウンタ（商品名：ＭＳＡ８４０、日東電工製）を使用して当該第２配線パターンを介して貼り合わせた。この貼り合わせ工程では、接着フィルムに加える荷重を４ｋｇｆ／ロールとし、加熱温度を７５℃とした。次に、このようにして接着フィルムが貼り合された第１ウエハを、ダイシングして個片化することによって接着膜付き第１半導体チップを得た。
【００６３】
上述の接着膜付き第１半導体チップを、フリップチップボンダを使用して、一般的な非導電性膜接合方式と同様に、上述のようにして作製した接着フィルムから得られる接着膜を挟みつつ、チップ表面に形成されているバンプを介して基板に仮接合した。この仮接合工程においては、半導体チップに荷重５０ｇｆ／bumpを加えた状態にて８０℃で３秒間加熱した。次に、別の接着膜付き第１半導体チップを、基板に仮接合された接着膜付き第１半導体チップの当該接着膜の上に、位置合わせしつつ、チップ表面に形成されているバンプを介して仮接合した。仮接合条件は上述のと同様である。更に、別の接着膜付き第１半導体チップを、最上位の接着膜付き第１半導体チップにおける当該接着膜の上に、位置合わせしつつ、チップ表面に形成されているバンプを介して仮接合した。仮接合条件は上述のと同様である。次に、本実施例の上述の第２半導体チップを、最上位の接着膜付き第１半導体チップにおける当該接着膜の上に、位置合わせしつつ、チップ表面に形成されているバンプを介して仮接合した。仮接合条件は上述のと同様である。このようにして、基板上に、接着膜を介して４つの半導体チップを積層した後、加熱条件下においてチップの積層方向に加圧することによって、チップ間の接着膜を硬化させた。具体的には、半導体チップに荷重７０ｇｆ／bumpを加えた状態にて２００℃で１０秒間加熱した。このようにして、４つの半導体チップが電気的に接続しつつ積層された半導体装置を作製することができた。この半導体装置においては、半導体チップ間は接着膜により封止されている。
【００６４】
【実施例３】
所定の箇所に１３０個のスルーホールビアが予め形成されている第１半導体素子（８．５ｍｍ角）が複数造り込まれている第１ウエハ（口径６インチ）の一方の面において、配線材料としてＡｌを用いたサブトラクティブ法により、各素子ごとに、スルーホールビアと電気的に接続する第１配線パターンを形成した。次に、実施例１と同様にして、各素子ごとに、第１配線パターン上の所定箇所に１３０個のバンプを形成した。また、スルーホールビアが形成されていない以外は上述と同様にして、一方の面において第１配線パターンと１３０個の金バンプとを各第１半導体素子ごとに有する第２ウエハを作製した。
【００６５】
次に、第１ウエハの配線パターンが形成されていない面に対して、実施例１と同様にして作製された第２配線パターン付き接着フィルムを、位置合せしつつ、ロールマウンタ（商品名：ＭＳＡ８４０、日東電工製）を使用して当該第２配線パターンを介して貼り合わせた。この貼り合わせ工程では、接着フィルムに加える荷重を４ｋｇｆ／ロールとし、加熱温度を７５℃とした。
【００６６】
次に、このようにして接着フィルムが貼り合された３枚の第１ウエハと、本実施例の上述の第２ウエハとを、第２ウエハを最上位に配置して図９（ｃ）に示すように積層し、加熱条件下においてウエハの積層方向に加圧することによって、ウエハ間の接着フィルムを硬化させた。具体的には、ウエハに対して荷重１００ｇｆ／bumpを加えた状態にて２００℃で１０秒間加熱した。次に、この積層体をダイシングして個片化することによって、４つの半導体チップが電気的に接続しつつ積層された半導体装置を作製することができた。この半導体装置においては、半導体チップ間は接着膜により封止されている。次に、この半導体装置を、上述のようにして作製される接着フィルムから得られる接着膜を介して、基板に実装した。
【００６７】
以上のまとめとして、本発明の構成およびそのバリエーションを以下に付記として列挙する。
【００６８】
（付記１）複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の製造方法であって、
第１配線パターンが形成されている第１面およびこれと反対の第２面を有する第１半導体素子における前記第２面の上に、第２配線パターンが片面に形成されている接着膜を、前記第２配線パターンを介して積層する工程と、
前記接着膜の上に、第３配線パターンおよびこれに接続するバンプ部が片面に形成されている第２半導体素子を、前記バンプ部が前記接着膜に押入して前記第２配線パターンと電気的に接続するように前記第３配線パターンを介して積層する工程と、を含むことを特徴とする、半導体装置の製造方法。
（付記２）基材の上に第２配線パターンの群を形成する工程と、
前記第２配線パターンの群を覆うように前記基材に対して接着樹脂組成物を積層する工程と、
前記第２配線パターンの群を前記接着樹脂組成物に転写しつつ当該接着樹脂組成物と前記基材を分離する工程と、
前記第２配線パターンごとに前記接着樹脂組成物をカッティングすることによって前記接着膜を作製する工程と、を更に含む、付記１に記載の半導体装置の製造方法。
（付記３）複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の製造方法であって、
第１配線パターンが各素子ごとに形成されている第１面およびこれと反対の第２面を有し、複数の第１半導体素子が造り込まれているウエハにおける前記第２面の上に、第２配線パターンの群が片面に形成されている接着膜を、前記第２配線パターンの群を介して積層する工程と、
前記第１半導体素子ごとに前記ウエハを前記接着膜とともにカッティングすることによって、中間積層体を作製する工程と、
前記中間積層体の前記接着膜の上に、第３配線パターンおよびこれに接続するバンプ部が片面に形成されている第２半導体素子を、前記バンプ部が前記接着膜に押入して前記第２配線パターンと電気的に接続するように前記第３配線パターンを介して積層する工程と、を含むことを特徴とする、半導体装置の製造方法。
（付記４）複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の製造方法であって、
第１配線パターンが各素子ごとに形成されている第１面およびこれと反対の第２面を有し、複数の第１半導体素子が造り込まれている第１ウエハにおける前記第２面の上に、第２配線パターンの群が片面に形成されている接着膜を、第２配線パターンの群を介して積層する工程と、
前記接着膜の上に、第３配線パターンおよびこれに接続するバンプ部が各素子ごとに片面に形成されて複数の第２半導体素子が造り込まれている第２ウエハを、前記バンプ部が前記接着膜に押入して対応する第２配線パターンと電気的に接続するように、前記第３配線パターンを介して積層する工程と、
前記第１ウエハ、前記接着膜、および前記第２ウエハを含んでなる積層体をカッティングする工程と、を含むことを特徴とする、半導体装置の製造方法。
（付記５）基材の上に第２配線パターンの群を形成する工程と、
前記第２配線パターンの群を覆うように前記基材に対して接着樹脂組成物を積層する工程と、
前記第２配線パターンの群を前記接着樹脂組成物に転写しつつ当該接着樹脂組成物と前記基材を分離することによって、前記接着膜を作製する工程と、を更に含む、付記３または４に記載の半導体装置の製造方法。
（付記６）前記基材は、シリコン、テフロン、またはポリメチルペンテンよりなる、付記２または５に記載の半導体装置の製造方法。
（付記７）前記第２配線パターンの群を形成する工程の前に、前記基材上に剥離層を形成する、付記２、５および６のいずれか１つに記載の半導体装置の製造方法。
（付記８）前記剥離層は、銅またはポリオレフィンよりなる、付記７に記載の半導体装置の製造方法。
（付記９）前記第１半導体素子は、前記第１配線パターンに接続しつつ前記第１面から前記第２面に至るビアを有し、前記接着膜の前記第２配線パターンは、当該ビアを介して前記第１配線パターンに電気的に接続される、付記１から８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の製造方法であって、
第１配線パターンおよびこれに接続するバンプ部が形成されている第１面、並びに、これと反対の第２面を有するｎ個の半導体素子と、第２配線パターンが形成されている第３面およびこれと反対の第４面を有するｎ−１個の接着膜とを、接着膜の第３面が一の半導体素子の第２面に接し、且つ、当該接着膜の第４面が他の半導体素子の第１面に接しつつ当該半導体素子のバンプ部が当該接着膜に押入して第２配線パターンに電気的に接続するように、積層することを特徴とする、半導体装置の製造方法。
（付記１１）前記第２配線パターンは、Ｎｉ層およびこれを挟むＡｕ層からなる、付記１から１０のいずれか１つに記載の半導体装置の製造方法。
（付記１２）前記接着膜はエポキシ樹脂よりなる、付記１から１１のいずれか１つに記載の半導体装置の製造方法。
（付記１３）前記接着膜は熱可塑性樹脂よりなる、付記１から１１のいずれか１つに記載の半導体装置の製造方法。
（付記１４）第１配線パターンが形成されている第１面およびこれと反対の第２面を有する第１半導体素子と、
第２配線パターンが形成されて前記第１面に接合されている第３面およびこれと反対の第４面を有する接着膜と、
第３配線パターンおよびこれに接続するバンプ部が形成されて前記第４面に接合されている第５面を有し、前記バンプ部が前記接着膜に押入して前記第２配線パターンと電気的に接続している、第２半導体素子と、を備えることを特徴とする、半導体装置。
【００６９】
【発明の効果】
本発明によると、高密度の３次元パッケージ構造を有する半導体装置、ひいては当該半導体装置を搭載する電子回路の製造において、高い製造効率を達成することができる。本発明による半導体装置は、高速化および大集積化に対応するのに適している。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の断面図である。
【図２】配線パターンの平面図である。
【図３】図１の半導体装置を製造するための工程の一部を表す。
【図４】複数セットの配線パターンが形成された基材を表す。
【図５】図３に続く工程を表す。
【図６】図５に続く工程を表す。
【図７】図３に続く別の工程を表す。
【図８】図７に続く工程を表す。
【図９】図３に続く別の工程を表す。
【図１０】図９に続く工程を表す。
【符号の説明】
Ｘ 半導体装置
１ 基材
２ 接着フィルム
３ セパレータ
５,５ａ,５ｂ,５ｃ,５ｄ ウエハ
１１,１２,１３,１４ 半導体チップ
１０,２０,２１,２２,２３,２４,２５,２６,２７,６１ 配線パターン
３０,３１,３２,３３,３４ バンプ
４０,４１,４２,４３,６２ 接着膜
６０ 基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a three-dimensional package structure, and a semiconductor device manufactured thereby.
[0002]
[Prior art]
Electronic circuits incorporated in recent computer systems are required to be capable of handling high speed and large integration. Therefore, for a semiconductor device composed of a plurality of semiconductor elements and mounted on a circuit board, a structure in which a plurality of semiconductor elements are stacked while being electrically connected to achieve high speed and high density, that is, 3 The technique of mounting on a circuit board in the state of a three-dimensional package is becoming mainstream.
[0003]
As a form of the three-dimensional package, a structure in which stacked semiconductor elements are connected by wire bonding is known. However, in this case, in order to perform wire bonding, it is necessary to reduce the size of the semiconductor element as the level increases. As a result, there are many cases where sufficient density of the semiconductor device cannot be achieved.
[0004]
As another form of the three-dimensional package, a plurality of semiconductor elements in which wiring patterns are formed on both surfaces and vias connecting between the wiring patterns are formed inside the element, and solder bumps between the wiring patterns of adjacent elements are used. A structure formed by stacking while being electrically connected is known. In the case of forming such a structure, in the conventional technique, a wiring pattern is formed on both surfaces of a single element or on both surfaces of a wafer in which a plurality of elements are built. Specifically, after producing a normal semiconductor element having a wiring pattern only on one surface (front surface), the wiring pattern is formed on the other surface (back surface) by photolithography or etching. The That is, rewiring is performed on the back surface.
[0005]
[Problems to be solved by the invention]
However, according to such a prior art, in a series of processes for manufacturing a single semiconductor device, the device or wafer must be inverted after the surface wiring pattern is formed. Therefore, after forming the wiring pattern on the surface, it is necessary to handle the wiring pattern so as not to be damaged. For example, a protective film must be formed on the entire surface. In addition, according to the related art, for example, for the constituent material of the wiring pattern on the back surface, when the same material as the constituent material of the wiring pattern on the front surface is used, during the etching process in forming the wiring pattern on the back surface, The wiring pattern on the surface may be damaged by the etching solution. Therefore, the same wiring material may not be employable for the front surface and the back surface. In this way, a plurality of semiconductor elements in which wiring patterns are arranged on both sides and vias connecting between the wiring patterns are formed inside the element, and the wiring patterns of adjacent elements are electrically connected by bumps or the like However, the three-dimensional package structure formed by stacking has been difficult to form efficiently in the prior art.
[0006]
Still another form of the three-dimensional package is disclosed in, for example, Japanese Patent Laid-Open Nos. 5-75014 and 10-294423. However, according to Japanese Patent Laid-Open No. 5-75014, a substrate having a larger area than the semiconductor elements must be interposed between the semiconductor elements. Therefore, it is difficult to sufficiently achieve a high density of the semiconductor device. is there. On the other hand, according to Japanese Patent Laid-Open No. 10-294423, after dividing each semiconductor element to be stacked from a wafer into individual pieces, a conductor pattern passing through the chip side face must be formed, and the semiconductor device can be manufactured with high yield. Has difficulty in manufacturing. Further, in order to achieve high speed and high density of a semiconductor device or a semiconductor element, as disclosed in Japanese Patent Application Laid-Open No. 7-115280, a technique for forming a multilayer wiring inside the element is employed. There is also.
[0007]
The present invention has been conceived under such circumstances, and a method for efficiently manufacturing a semiconductor device having a high-density three-dimensional package structure and a semiconductor device obtained thereby are disclosed. The purpose is to provide.
[0008]
[Means for Solving the Problems]
According to the first aspect of the present invention, there is provided a method for manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected. In this method, the second wiring pattern is formed on one surface on the second surface of the first semiconductor element having the first surface on which the first wiring pattern is formed and the second surface opposite to the first surface. A step of laminating a film via a second wiring pattern; a second semiconductor element in which a third wiring pattern and a bump portion connected to the third wiring pattern are formed on one side on the adhesive film; And laminating via a third wiring pattern so as to be electrically connected to the second wiring pattern.
[0009]
According to such a method, a semiconductor device having a high-density three-dimensional package structure can be manufactured. In the semiconductor device manufactured by the method according to the first aspect, the first wiring pattern and the second wiring pattern are electrically connected, for example, via vias formed in through holes penetrating the first semiconductor element. The Alternatively, the first wiring pattern and the second wiring pattern are electrically connected via a predetermined inner layer pattern formed inside the first semiconductor element and vias connecting these. In addition, the second wiring pattern and the third wiring pattern are electrically connected via a bump portion formed in advance on the third wiring pattern. Thus, the first semiconductor element and the second semiconductor element are directly electrically connected within the plane size without separately interposing a wiring board. The second semiconductor element in the stacked structure formed in this way is the first semiconductor element, the wiring pattern previously formed on the element is the first wiring pattern, and the third wiring pattern and the third wiring pattern are connected thereto. By further laminating a new second semiconductor element having a bump portion with the configuration of the present invention, a three-dimensional package structure having a predetermined number of laminations can be formed. Therefore, according to the first aspect of the present invention, a semiconductor device having a high-density three-dimensional package structure can be obtained.
[0010]
According to the first aspect of the present invention, a semiconductor device having the above-described high-density three-dimensional package structure can be efficiently manufactured. In the method according to the first aspect, the second wiring pattern to be disposed on one side of the first semiconductor element in the finally obtained semiconductor device is not patterned on the first semiconductor element. The second wiring pattern is transferred to the adhesive film after the pattern is formed, and is supplied to one surface of the first semiconductor element together with the adhesive film. Therefore, in a series of processes for manufacturing a single semiconductor element, it is not necessary to invert the element or wafer after forming the first wiring pattern on the first semiconductor element, and the second wiring pattern is not formed on the element or wafer. There is no need to form. Therefore, according to the manufacturing method according to the first aspect of the present invention, it is possible to prevent the first wiring pattern of the first semiconductor element from being damaged in a series of processes for manufacturing the semiconductor device. At the same time, the efficiency of semiconductor device manufacturing is improved. In addition, since the adhesive film or the adhesive resin composition is supplied onto the first semiconductor element together with the second wiring pattern, it is not necessary to separately perform a process of supplying only the resin sealing material between the semiconductor elements. This also increases the efficiency of semiconductor device manufacturing. In the production of the adhesive film with the second wiring pattern, for example, first, after forming a wiring material on a predetermined substrate, the second wiring pattern is formed by performing photolithography and subsequent etching on the wiring material. To do. Next, an adhesive resin composition is laminated on the substrate so as to cover the second wiring pattern. Next, the adhesive resin composition and the substrate are separated while transferring the second wiring pattern to the adhesive resin composition. Through such a process, an adhesive film with a second wiring pattern used on the first side surface can be produced. In the process of industrial mass production of the semiconductor device according to the present invention, the production of the adhesive film with the second wiring pattern and the lamination of the adhesive film on the semiconductor element are performed in parallel. It becomes possible to manufacture efficiently.
[0011]
In the method according to the first aspect of the present invention, the second wiring pattern to be disposed on one surface of the first semiconductor element in the finally obtained semiconductor device is not patterned on the first semiconductor element. Since the pattern is formed and supplied to the surface of the first semiconductor element together with the adhesive film, the constituent material of the second wiring pattern is selected regardless of the type of constituent material of the first wiring pattern of the first semiconductor element. Can do. For example, the same wiring material can be used in both wiring patterns. In other words, the wiring material has a high degree of freedom, and an appropriate wiring material can be selected according to the application and function of the semiconductor device and various conditions in the manufacturing process of the semiconductor device.
[0012]
Thus, according to the first aspect of the present invention, a semiconductor device having a high-density three-dimensional package structure can be efficiently manufactured.
[0013]
The manufacturing method according to the first aspect preferably includes a step of forming a group of second wiring patterns on the substrate, and an adhesive resin composition for the substrate so as to cover the group of second wiring patterns. Adhering by cutting the adhesive resin composition for each second wiring pattern, the step of laminating, the step of separating the adhesive resin composition and the substrate while transferring the group of second wiring patterns to the adhesive resin composition And a step of producing a film. By passing through such a process, the adhesive film with the second wiring pattern can be efficiently manufactured, and thus the semiconductor device can be efficiently manufactured.
[0014]
According to the second aspect of the present invention, there is provided another method for manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected. This method has a first surface on which a first wiring pattern is formed for each element and a second surface opposite to the first surface, and a second surface of a wafer in which a plurality of first semiconductor elements are built. On top, by laminating an adhesive film in which a group of second wiring patterns are formed on one side through the group of second wiring patterns, and cutting the wafer together with the adhesive film for each first semiconductor element, The step of producing the intermediate laminate, and the second semiconductor element in which the third wiring pattern and the bump portion connected to the third wiring pattern are formed on one side on the adhesive film of the intermediate laminate, the bump portion is pushed into the adhesive film. And laminating through the third wiring pattern so as to be electrically connected to the second wiring pattern.
[0015]
According to the third aspect of the present invention, another method for manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected is provided. This method has a first surface on which a first wiring pattern is formed for each element and a second surface opposite to the first surface, and a second surface in a first wafer in which a plurality of first semiconductor elements are built. A step of laminating an adhesive film in which a group of second wiring patterns are formed on one side on the surface through the group of second wiring patterns, and a third wiring pattern and a connection to the third wiring pattern on the adhesive film A bump part is formed on one side of each element and a second wafer in which a plurality of second semiconductor elements are formed is electrically connected to a corresponding second wiring pattern by pressing the bump part into the adhesive film. As described above, the method includes a step of stacking via a third wiring pattern, and a step of cutting a stacked body including the first wafer, the adhesive film, and the second wafer.
[0016]
According to the second and third aspects of the present invention, a high-density semiconductor device similar to that described above with respect to the first aspect is manufactured, and the wiring to be disposed on one surface of the semiconductor element The pattern is not formed on the semiconductor element. Therefore, the method according to the second and third aspects also has the same effect as described above with respect to the first aspect.
[0017]
The method according to the second and third aspects of the present invention includes a step of forming a group of second wiring patterns on a substrate, and an adhesive resin composition for the substrate so as to cover the group of second wiring patterns. A step of laminating an object, and a step of producing an adhesive film by separating the adhesive resin composition and the substrate while transferring the group of second wiring patterns to the adhesive resin composition. By passing through such a process, the adhesive film with the second wiring pattern group can be obtained efficiently, and therefore the semiconductor device can be manufactured efficiently.
[0018]
In the first to third aspects of the present invention, preferably, the substrate is made of silicon, Teflon, or polymethylpentene. A release layer is preferably formed on such a substrate before the step of forming the second wiring pattern or the group thereof. The release layer is preferably made of copper or polyolefin. These configurations are suitable for separating the adhesive resin composition and the substrate while transferring the second wiring pattern or the group thereof to the adhesive resin composition.
[0019]
Preferably, the first semiconductor element has a via extending from the first surface to the second surface while being connected to the first wiring pattern, and the second wiring pattern of the adhesive film is connected to the first wiring pattern via the via. Electrically connected.
[0020]
According to a fourth aspect of the present invention, there is provided another method for manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected. In this method, a first surface on which a first wiring pattern and a bump portion connected thereto are formed, and n semiconductor elements having a second surface opposite to the first surface, and a second wiring pattern are formed. The n-1 adhesive films having the third surface and the fourth surface opposite to the third surface, the third surface of the adhesive film being in contact with the second surface of one semiconductor element, and the fourth surface of the adhesive film The bumps of the semiconductor element are stacked so that the surface is in contact with the first surface of another semiconductor element and is pressed into the adhesive film to be electrically connected to the second wiring pattern.
[0021]
According to the fourth aspect of the present invention, a high-density semiconductor device similar to that described above with respect to the first aspect is manufactured, and the wiring pattern to be disposed on one surface of the semiconductor element is No pattern is formed on the semiconductor element. Therefore, the method according to the fourth aspect also has the same effect as described above with respect to the first aspect.
[0022]
In the first to fourth aspects of the present invention, the second wiring pattern preferably comprises a Ni layer and an Au layer sandwiching the Ni layer. Preferably, the adhesive film is made of an epoxy resin. Alternatively, the adhesive film is preferably made of a thermoplastic resin.
[0023]
According to a fifth aspect of the present invention, a semiconductor device is provided. The semiconductor device includes a first semiconductor element having a first surface on which a first wiring pattern is formed and a second surface opposite to the first surface, and a first semiconductor element on which a second wiring pattern is formed and bonded to the first surface. An adhesive film having three surfaces and a fourth surface opposite to the third surface, a third wiring pattern and a fifth surface formed with a bump portion connected to the third wiring pattern and bonded to the fourth surface. And a second semiconductor element that is pushed into the adhesive film and electrically connected to the second wiring pattern.
[0024]
The semiconductor device having such a configuration is manufactured by the method according to the first to fourth aspects of the present invention. Therefore, according to the semiconductor device of the fifth aspect of the present invention, a high-density three-dimensional package structure can be achieved, and the same effects as described above with respect to the first aspect can be achieved in the manufacturing process.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a semiconductor device X according to the present invention. The semiconductor device X includes semiconductor chips 11 to 14, wiring patterns 21 to 27 disposed on the surface of the semiconductor chip, bumps 31 to 34 connected to the wiring pattern, and adhesive films 41 to 41 that seal between the semiconductor chips. 43 is configured as a three-dimensional package and is mounted on the substrate 60. A wiring pattern 61 is formed on the substrate 60, and the semiconductor device X is mounted on the substrate 60 via the bumps 31. A space between the semiconductor device X and the substrate 60 is sealed with an adhesive film 62.
[0026]
A predetermined circuit is formed in each of the semiconductor chips 11 to 14, and through-hole vias 11 a to 13 a penetrating the chips are formed in the semiconductor chips 11 to 13. The wiring patterns 21, 23, 25, 27 are formed on the surface of the semiconductor chips 11-14, and the wiring patterns 22, 24, 26 are formed on the adhesive film 41 after pattern formation, as will be described later. To 43 and supplied together with the adhesive films 41 to 43. The wiring patterns 21 to 27 have, for example, a pattern shape as shown in FIG. 2 on the semiconductor chip or the adhesive film, and are connected to the bumps 31 to 34 and the through-hole vias 11a to 13a at the pad portion 20a. . For example, the wiring pattern 22 is connected to the through-hole via 11 a of the semiconductor chip 11 and is connected to the bump 32. The wiring pattern 27 is connected to the bumps 34. In the present invention, the wiring patterns 21 to 27 have various pattern shapes instead of the pattern shape shown in FIG. 2 depending on the internal circuit structure of the semiconductor chips 11 to 14 or the formation positions of the through-hole vias 11a to 13a. Can be adopted.
[0027]
All the semiconductor chips 11 to 14 constituting the semiconductor device X are electrically connected to the wiring pattern 61 on the substrate 60. For example, the semiconductor chip 12 is electrically connected to the wiring pattern 61 via the wiring pattern 23, the bump 32, the wiring pattern 22, the through-hole via 11 a, the wiring pattern 21, and the bump 31. The semiconductor chip 14 is electrically connected to the wiring pattern 61 via the wiring patterns 21 to 27, the bumps 31 to 34, and the through-hole vias 11a to 13a. As described above, in the semiconductor device X, the semiconductor chips 11 to 14 having the same size are stacked while being electrically connected within the plane size, thereby achieving high density.
[0028]
3 to 6 show a method of manufacturing the semiconductor device X. In manufacturing the semiconductor device X, first, as shown in FIG. 3A, a wiring pattern 20 is formed on the substrate 1. FIG. 4 is a partial plan view of the substrate 1 on which a plurality of sets of wiring patterns 20 are formed. In FIG. 4, one set of wiring patterns 20 is formed in each broken line section.
[0029]
As the substrate 1, a silicon wafer excellent in releasability of the wiring material patterned on the surface thereof, a tape material or a film material made of Teflon or polymethylpentene can be used. When a silicon wafer is used as the substrate 1, a wiring layer 20 may be formed thereon after a release layer such as a copper foil or a polyolefin film is formed on the wafer surface. In this case, an etching solution such as cupric chloride is applied to the copper foil, and an organic solvent such as acetone or 2-butanone is applied to the polyolefin film. The substrate 1 can be peeled off.
[0030]
The wiring pattern 20 corresponds to any one of the wiring patterns 22, 24, and 26, and may all have the same pattern shape or may have different pattern shapes. FIG. 4 shows a case where all the wiring patterns 20 have the same pattern shape. For example, all the wiring patterns 22, 24, and 26 are formed by forming the wiring pattern 20 having the same pattern shape on all the sections of the single base material 1 and forming different wiring patterns 20 on different base materials 1. Can be prepared. Alternatively, all of the wiring patterns 22, 24, 26 may be prepared by forming a predetermined number of wiring patterns 20 corresponding to each of the wiring patterns 22, 24, 26 on the single substrate 1. .
[0031]
The wiring pattern 20 is formed by, for example, a subtractive method, an additive method, a semi-additive method, or a lift-off method. As a wiring material for constituting the wiring pattern 20, Au, Al, or a conductive paste containing conductive particles can be used. Examples of the conductive particles contained in the conductive paste include those in which the surface of particles such as Ag, Au, and Ni is coated with resin, and those in which the surface of the resin particles is coated with Ag, Au, Ni, and the like. When Au is employed as the wiring material, the wiring pattern 20 may be configured as a wiring having a multilayer structure including a Ni layer for securing a predetermined thickness for the wiring and an Au layer. For example, the wiring pattern 20 having a three-layer structure in which a Ni layer is sandwiched between Au layers can achieve a good electrical connection with an Au layer that is not easily oxidized while ensuring a predetermined thickness with the Ni layer. is there.
[0032]
Next, as shown in FIG. 3B, the adhesive film 2 is attached to the base material 1 so as to cover the wiring pattern 20 using a roll mounter. A separator 3 is bonded to one side of the adhesive film 2, and the separator 3 side of the adhesive film 2 is pressed with a roll 4. The heating temperature at this time is, for example, 40 to 100 ° C., and the pressing force is, for example, 1 to 10 kgf / roll. As the adhesive film 2, an epoxy resin film adhesive used as an anisotropic conductive film (ACF) or a non-conductive film (NCF), a thermoplastic resin film such as polyester or acrylic, or made of Teflon Alternatively, a tape material made of polymethylpentene can be used. The adhesive film 2 may contain an inorganic filler in order to reduce thermal expansion during curing. The thickness of the adhesive film 2 is, for example, 5 to 70 μm. The separator 3 is made of, for example, polyethylene, and a silicone coat is applied to the joint surface with the adhesive film 2 as a release agent. By providing the separator 3 on the non-bonding surface of the adhesive film 2, the adhesive film 2 can be protected from dust and water, and the adhesive derived from the adhesive film 2 is flipped in the mounting process described later. It is possible to avoid adhesion to the heating head of the chip bonder.
[0033]
Next, as shown in FIG. 3C, the substrate 1 and the adhesive film 2 are separated while transferring the wiring pattern 20 to the adhesive film 2. At this time, the base material 1 may be peeled from the adhesive film 2 by heating the base material 1 at a predetermined temperature to cause the base material 1 to warp. When the above-described release layer is formed on the surface of the substrate 1, the substrate 1 can be easily and appropriately peeled from the adhesive film 2.
[0034]
Next, as shown in FIG. 5A, the adhesive film 2 is cut together with the separator 3 for each set of wiring patterns 20. In this way, an adhesive film 40 with a wiring pattern is obtained. The wiring pattern-attached adhesive film 40 corresponds to the semiconductor chip size.
[0035]
In the step described above with reference to FIG. 3A, when the wiring pattern 20 having the same pattern shape is formed in all the sections of the single base material 1, it has been described above with reference to FIG. 3 and FIG. A series of processes is performed for each pattern shape of the wiring pattern 20 in the adhesive film 40 with a wiring pattern to be prepared for manufacturing the semiconductor device X. On the other hand, when a predetermined number of wiring patterns 20 corresponding to each of the wiring patterns 22, 24, 26 are formed on a single base material 1, the above description is given with reference to FIG. 3 and FIG. Through the series of steps, all of the adhesive film 40 with a wiring pattern to be prepared for manufacturing the semiconductor device X is obtained.
[0036]
Thus, an adhesive film 41 having the wiring pattern 22 on one side, an adhesive film 42 having the wiring pattern 24 on one side, and an adhesive film 43 having the wiring pattern 26 on one side are produced.
[0037]
In manufacturing the semiconductor device X, on the other hand, the semiconductor chip 11 is mounted on the substrate 60 as shown in FIG. The semiconductor chip 11 already has a wiring pattern 21 and a bump 31 formed on one surface thereof, and a through-hole via 11a formed therein. In forming the through-hole via 11a, first, a via hole is formed in a predetermined portion of the chip substrate by laser irradiation or etching, and a conductor material is deposited on the via hole by an electroless plating method or an electroplating method. Such a via formation method is the same for the later through-hole vias. In this mounting process, the semiconductor chip 11 is aligned with the wiring pattern 61 formed on the substrate 60, and then the semiconductor chip 11 is attached to the substrate 60 via the bumps 31 while being heated and pressurized. Mount. Thereby, the bump 31 is connected to the wiring pattern 61. The adhesive film 62 that seals between the semiconductor chip 11 and the substrate 60 may be formed by interposing a film adhesive between the semiconductor chip 11 and the substrate 60 when the semiconductor chip 11 is mounted. Alternatively, it may be formed by filling a liquid adhesive between the semiconductor chip 11 and the substrate 60 after the semiconductor chip 11 is mounted.
[0038]
Next, using a flip chip bonder, as shown in FIG. 5C, an adhesive film 41 with the wiring pattern 22 is attached on the semiconductor chip 11 via the wiring pattern 22. When the adhesive film 41 is thermosetting, it is pasted so as not to be thermoset. As a result, the wiring pattern 22 is disposed on the upper surface of the semiconductor chip 11 and is electrically connected to the through-hole via 11a.
[0039]
Next, after separating the separator 3 from the adhesive film 40, the semiconductor chip 12 is further mounted as shown in FIG. The semiconductor chip 12 already has a wiring pattern 23 and a bump 32 formed on one surface thereof, and a through-hole via 12a formed therein. In this mounting process, after the semiconductor chip 12 is aligned with the wiring pattern 22, the semiconductor chip 12 is mounted on the adhesive film 41 via the bumps 32 while being heated and pressurized. Thereby, the bumps 32 of the semiconductor chip 12 are pushed into the adhesive film 41 and are electrically connected to the wiring pattern 22. Further, the semiconductor chip 12 is bonded to the semiconductor chip 11 by the adhesive film 41. The timing at which the adhesive film 41 is cured varies depending on the type of the adhesive film 41. For example, when the adhesive film 41 is, for example, an epoxy resin thermosetting film adhesive, the adhesive film 41 is thermally cured by heating in the mounting process.
[0040]
Next, in the same manner as described above with reference to FIG. 5C, an adhesive film 42 accompanied with the wiring pattern 24 is pasted on the semiconductor chip 12 so that the wiring pattern 24 is connected to the through-hole via 12a. After the attachment, as shown in FIG. 6B, the semiconductor chip 13 is further mounted. The semiconductor chip 13 already has a wiring pattern 25 and bumps 33 formed on one surface thereof, and a through-hole via 13a formed therein. In this mounting process, after the semiconductor chip 13 is aligned with the wiring pattern 24, the semiconductor chip 13 is mounted on the adhesive film 42 via the bumps 33 while being heated and pressed. Thereby, the bumps 33 of the semiconductor chip 13 are pushed into the adhesive film 42 and electrically connected to the wiring pattern 24. The semiconductor chip 13 is bonded to the semiconductor chip 12 by an adhesive film 42.
[0041]
Next, in the same manner as described above with reference to FIG. 5C, the adhesive film 43 with the wiring pattern 26 is pasted on the semiconductor chip 13 so that the wiring pattern 26 is connected to the through-hole via 13a. After the attachment, as shown in FIG. 6C, the semiconductor chip 14 is further mounted. The semiconductor chip 14 already has a wiring pattern 27 and a bump 34 formed on one surface thereof. In this mounting process, after the semiconductor chip 14 is aligned with the wiring pattern 26, the semiconductor chip 14 is mounted on the adhesive film 43 via the bumps 34 while being heated and pressurized. Thereby, the bumps 34 of the semiconductor chip 14 are pushed into the adhesive film 43 and electrically connected to the wiring pattern 26. Further, the semiconductor chip 14 is bonded to the semiconductor chip 13 by the adhesive film 43. In this way, the semiconductor device X shown in FIG. 1 is manufactured.
[0042]
7 and 8 show another process following FIG. First, as shown in FIG. 7A, the adhesive film 2 with a wiring pattern obtained in the step shown in FIG. 3C is bonded to one side of the wafer 5 using a roll mounter. The heating temperature at this time is, for example, 40 to 100 ° C., and the pressing force by the roll 4 is, for example, 1 to 10 kgf / roll. A plurality of semiconductor elements 10 ′ are built in the wafer 5, and predetermined wiring patterns 20 and bumps 30 corresponding to the respective elements are already formed on one surface of the semiconductor element 10 ′. A through-hole via 10a is formed. The semiconductor element 10 ′ is an element corresponding to any one of the semiconductor chips 11 to 13 in the semiconductor device X. Accordingly, the wiring pattern 20 formed on the element, the wiring pattern 20 supplied by the adhesive film 2, the bump 30, and the through-hole via 10a are each one of the wiring patterns 21, 23, 25, One of the patterns 22, 24, 26, one of the bumps 31 to 33, and one of the through-hole vias 11a to 13a.
[0043]
Next, as shown in FIG. 7B, the wafer 5 to which the adhesive film 2 is bonded is diced into individual pieces. Thereby, the semiconductor chip 10 in which the wiring pattern 20 and the bump 30 are provided on one surface and the other wiring pattern 20 and the adhesive film 40 are provided on the other surface is obtained.
[0044]
In the case where a plurality of identical semiconductor elements 10 ′ corresponding to any of the semiconductor chips 11 to 13 are formed on a single wafer 5, as described above with reference to FIG. 3 and FIGS. A series of steps is performed for each type of semiconductor chips 11 to 13 to be prepared for manufacturing the semiconductor device X. On the other hand, when a predetermined number of semiconductor elements 10 ′ corresponding to the semiconductor chips 11 to 13 are formed on a single wafer 5, see FIGS. 3 and 7 (a) to (b). Thus, all of the semiconductor chips 11 to 13 to be prepared for manufacturing the semiconductor device X are obtained by the series of steps described above.
[0045]
In this way, the semiconductor chip 11 in which the wiring pattern 21 and the bump 31 are provided on one surface and the wiring pattern 22 and the adhesive film 41 are provided on the other surface, and the wiring pattern 23 and the bump 32 are provided on one surface. The semiconductor chip 12 is provided with the wiring pattern 24 and the adhesive film 42 provided on the other surface, the wiring pattern 25 and the bump 33 are provided on one surface, and the wiring pattern 26 and the adhesive film 43 are provided on the other surface. The produced semiconductor chip 13 is manufactured.
[0046]
In the manufacture of the semiconductor device X, next, as shown in FIG. 7C, the semiconductor chip 11 prepared through the steps shown in FIGS. 7A to 7B is referred to FIG. Then, it is mounted on the substrate 60 in the same manner as described above. When the adhesive film 41 is thermosetting, the adhesive film 41 is mounted on the condition that the adhesive film 41 is not thermoset. Thereby, the bump 31 is connected to the wiring pattern 61.
[0047]
Next, after the separator 3 is peeled off from the adhesive film 41, the semiconductor chip 12 prepared through the steps of FIGS. 7A to 7B is placed on the adhesive film 41 as shown in FIG. Mount. Specifically, after positioning the semiconductor chip 12 with respect to the wiring pattern 22, the semiconductor chip 12 is mounted on the adhesive film 41 via the bumps 32 while being heated and pressurized. Thereby, the bumps 32 of the semiconductor chip 12 are pushed into the adhesive film 41 and reach the wiring pattern 22. When the adhesive film 42 is thermosetting, this mounting process is performed under the condition that the adhesive film 42 is not thermoset.
[0048]
Next, after the separator 3 is peeled off from the adhesive film 42, the semiconductor chip 13 prepared through the steps of FIGS. 7A to 7B is placed on the adhesive film 42 as shown in FIG. 8B. Mount. Specifically, after the semiconductor chip 13 is aligned with the wiring pattern 24, the semiconductor chip 13 is mounted on the adhesive film 42 via the bumps 33 while being heated and pressurized. Thereby, the bumps 33 of the semiconductor chip 13 are pushed into the adhesive film 42 and reach the wiring pattern 24. When the adhesive film 43 is thermosetting, the mounting process is performed under the condition that the adhesive film 43 is not thermoset.
[0049]
Next, after separating the separator 3 from the adhesive film 43, the semiconductor chip 14 is mounted on the adhesive film 43 as shown in FIG. The semiconductor chip 14 is manufactured separately in a process different from the process shown in FIGS. 7A to 7B, and the wiring pattern 27 and the bumps 34 are already formed on one surface thereof. In this step, after the semiconductor chip 14 is aligned with the wiring pattern 26, the semiconductor chip 14 is mounted on the adhesive film 43 through the bumps 34 while being heated and pressurized. Thereby, the bumps 33 of the semiconductor chip 13 are pushed into the adhesive film 43 and reach the wiring pattern 26. When the adhesive films 41 to 43 are thermosetting, the adhesive film between the chips is thermoset by this step. As for the electrical connection between each bump and the wiring pattern, depending on the electrical connection mode and the type of adhesive film, each semiconductor chip is mounted, or collectively in the state shown in FIG. , Under appropriate heating conditions and pressure conditions. In this way, the semiconductor device X shown in FIG. 1 is manufactured.
[0050]
9 and 10 show another process following FIG. First, as shown in FIG. 9A, the adhesive film 2 with a wiring pattern is bonded to a predetermined surface of the wafer 5 in the same manner as described above with reference to FIG. A plurality of identical semiconductor elements 10 ′ corresponding to any one of the semiconductor chips 11 to 13 are built in the wafer 5, and predetermined wiring patterns 20, bumps 30, and through holes are provided for each semiconductor element 10 ′. A via 10a is formed. The adhesive film 2 has a predetermined wiring pattern 20 corresponding to the wafer 5 or the semiconductor device 10 ′ on the bonding surface. Therefore, the wiring pattern 20 of the adhesive film 2 is disposed on the upper surface of the wafer 5 or the semiconductor element 10 ′ by this process. After this step, the separator 3 is peeled from the adhesive film 2 as shown in FIG.
[0051]
In this way, a plurality of semiconductor elements 10 ′ corresponding to the semiconductor chip 11 are built and the wafer 5 a accompanied with the adhesive film 2, and a plurality of semiconductor elements 10 ′ corresponding to the semiconductor chip 12 are built and the adhesive film 2 is formed. The accompanying wafer 5 b and a plurality of semiconductor elements 10 ′ corresponding to the semiconductor chips 13 are fabricated to produce the wafer 5 c with the adhesive film 2.
[0052]
Next, as shown in FIG. 9C, the wafers 5a, 5b, 5c and the wafer 5d are stacked via the adhesive film 2 while being aligned. The wafer 5d is separately manufactured in a process different from the process shown in FIGS. 9A to 9B, and a plurality of semiconductor elements 10 ′ corresponding to the semiconductor chip 14 are built therein. A predetermined wiring pattern 20 and bump 30 are already formed on one surface corresponding to each element.
[0053]
Next, as shown in FIG. 10 (a), the laminated body obtained in FIG. 9 (c) is pressed in the laminating direction under heating conditions, thereby achieving electrical connection between each bump-wiring pattern. When the adhesive film 2 is thermosetting, the adhesive film is thermoset at this time.
[0054]
After the adhesive film 2 between the wafers is cured, the laminate shown in FIG. 10A is diced into individual pieces as shown in FIG. In this way, the semiconductor device X is manufactured. Next, as shown in FIG. 10C, the semiconductor device X is bonded to the substrate 60 through the adhesive 61 while being aligned with the wiring pattern 61 of the substrate 60. In this way, the semiconductor device X mounted on the substrate 60 as shown in FIG. 1 is obtained.
[0055]
【Example】
Examples of the present invention will be described below.
[0056]
[Example 1]
<Fabrication of semiconductor chip>
On one surface of the first semiconductor chip (8.5 mm square) in which 130 through-hole vias are formed in advance at predetermined locations, the through-hole vias are electrically connected to each other by a subtractive method using Al as a wiring material. A first wiring pattern connected to is formed. Next, 130 bumps were formed at predetermined locations on the first wiring pattern. Specifically, using a wire bonder, gold bumps were formed by heating the gold wire and irradiating with ultrasonic waves. In addition, a second semiconductor chip having a first wiring pattern and 130 gold bumps on one surface was produced in the same manner as described above except that the through-hole via was not formed.
[0057]
<Preparation of adhesive film>
An adhesive film having the composition shown in Table 1 was produced. Specifically, first, bisphenol F type epoxy (trade name: EPICLON 830, manufactured by Dainippon Ink and Chemicals) as a main agent and γ-glycidoxypropyltrimethoxysilane (trade name: KBM403, Shin-Etsu Chemical Co., Ltd.) and silica powder (trade name: SO-E5, manufactured by Admatex) as a filler were weighed and mixed with a roll mill to prepare a first liquid. On the other hand, 2,4-dicyano-6- [2′-methylimidazolyl- (1 ′)]-ethyl-s-triazine (trade name: 2MZ-A, manufactured by Shikoku Chemicals), which is a curing accelerator, and phenolic curing The second liquid was prepared by weighing each of the agents (trade name: Millex LL, manufactured by Mitsui Chemicals) and dissolving them in ethanol. Next, the first liquid and the second liquid were weighed and mixed. Next, the liquid mixture thus obtained was applied to a thickness of 60 μm on a PET film using a roll coater. Next, it was dried at 50 ° C. for 3 hours. In this way, an adhesive film having a thickness of 40 μm accompanied with a PET film was produced.
[0058]
[Table 1]
Figure 0003917484
[0059]
<Preparation of adhesive film with wiring pattern>
A plurality of sets of second wiring patterns were formed on a silicon wafer (diameter 8 inches). Specifically, after a predetermined resist pattern is formed on a silicon wafer, an Ni layer (5 μm) and an Au layer (0.1 μm) are deposited thereon by electroless plating using the resist pattern as a mask. By forming, a second wiring pattern was formed. Next, on the silicon wafer, a roll mounter (trade name: MSA840, manufactured by Nitto Denko) is used to cover the second wiring pattern with the adhesive film (thickness 40 μm) produced as described above. Pasted together. A separator (PET film) is provided on the non-bonding surface of the adhesive film. This separator is peeled off as appropriate in the mounting process and the temporary bonding process described later. In this bonding step, the load applied to the adhesive film was 4 kgf / roll, and the heating temperature was 75 ° C. Next, the silicon substrate was peeled from the adhesive film while transferring the second wiring pattern to the adhesive film. Next, the adhesive film on which the second wiring pattern was transferred in this manner was cut for each second wiring pattern in a size corresponding to the above-described semiconductor chip, thereby producing an adhesive film with a second wiring pattern.
[0060]
<Manufacture of semiconductor devices>
Using the flip chip bonder, the above-described first semiconductor chip is sandwiched between the adhesive films obtained from the adhesive films produced as described above, in the same manner as in the general non-conductive film bonding method. It mounted on the board | substrate through the formed bump. The adhesive film has no wiring pattern. In this mounting process, the semiconductor chip was heated at 200 ° C. for 10 seconds with a load of 70 gf / bump applied. Next, using a flip chip bonder, the adhesive film with the second wiring pattern was bonded to the upper surface of the first semiconductor chip mounted on the substrate through the second wiring pattern while being aligned. Next, on the laminated adhesive film, the mounting of the first semiconductor chip and the bonding of the adhesive film with the second wiring pattern were further repeated twice. Next, the second semiconductor chip was mounted on the uppermost adhesive film via the first wiring pattern. In this way, a semiconductor device in which four semiconductor chips were stacked while being electrically connected could be manufactured. In this semiconductor device, the semiconductor chips are sealed with an adhesive film.
[0061]
[Example 2]
As a wiring material on one surface of a first wafer (6 inch diameter) in which a plurality of first semiconductor elements (8.5 mm square) in which 130 through-hole vias are formed in advance at predetermined locations are formed A first wiring pattern electrically connected to the through-hole via was formed for each element by a subtractive method using Al. Next, in the same manner as in Example 1, 130 bumps were formed at predetermined positions on the first wiring pattern for each element. Further, a second wafer having a first wiring pattern and 130 gold bumps for each second semiconductor element on one surface is prepared in the same manner as described above except that the through-hole via is not formed. The second wafer was diced to obtain a plurality of second semiconductor chips.
[0062]
Next, a roll mounter (trade name: MSA840) was prepared while aligning the adhesive film with the second wiring pattern produced in the same manner as in Example 1 with respect to the surface of the first wafer on which the wiring pattern was not formed. And manufactured by Nitto Denko Co., Ltd.) through the second wiring pattern. In this bonding step, the load applied to the adhesive film was 4 kgf / roll, and the heating temperature was 75 ° C. Next, a first semiconductor chip with an adhesive film was obtained by dicing the first wafer to which the adhesive film was bonded in this way into pieces.
[0063]
While sandwiching the adhesive film obtained from the adhesive film produced as described above, using the flip chip bonder, the first semiconductor chip with the adhesive film as described above, in the same manner as a general non-conductive film bonding method, Temporary bonding was performed to the substrate via bumps formed on the chip surface. In this temporary bonding step, the semiconductor chip was heated at 80 ° C. for 3 seconds with a load of 50 gf / bump applied. Next, another first semiconductor chip with an adhesive film is aligned on the adhesive film of the first semiconductor chip with an adhesive film temporarily bonded to the substrate, via bumps formed on the chip surface. And temporarily joined. The temporary bonding conditions are the same as described above. Further, another first semiconductor chip with an adhesive film was temporarily bonded onto the adhesive film of the first semiconductor chip with the uppermost adhesive film via a bump formed on the chip surface while being aligned. . The temporary bonding conditions are the same as described above. Next, the above-described second semiconductor chip of this embodiment is temporarily aligned via bumps formed on the chip surface while aligning the upper semiconductor film with the adhesive film on the uppermost first semiconductor chip. Joined. The temporary bonding conditions are the same as described above. Thus, after laminating four semiconductor chips on the substrate via the adhesive film, the adhesive film between the chips was cured by applying pressure in the chip stacking direction under heating conditions. Specifically, the semiconductor chip was heated at 200 ° C. for 10 seconds with a load of 70 gf / bump applied. In this way, a semiconductor device in which four semiconductor chips were stacked while being electrically connected could be manufactured. In this semiconductor device, the semiconductor chips are sealed with an adhesive film.
[0064]
[Example 3]
As a wiring material on one surface of a first wafer (6 inch diameter) in which a plurality of first semiconductor elements (8.5 mm square) in which 130 through-hole vias are formed in advance at predetermined locations are formed A first wiring pattern electrically connected to the through-hole via was formed for each element by a subtractive method using Al. Next, in the same manner as in Example 1, 130 bumps were formed at predetermined positions on the first wiring pattern for each element. Further, a second wafer having a first wiring pattern and 130 gold bumps on each side of each first semiconductor element was produced in the same manner as described above except that the through-hole via was not formed.
[0065]
Next, a roll mounter (trade name: MSA840) was prepared while aligning the adhesive film with the second wiring pattern produced in the same manner as in Example 1 with respect to the surface of the first wafer on which the wiring pattern was not formed. And manufactured by Nitto Denko Co., Ltd.) through the second wiring pattern. In this bonding step, the load applied to the adhesive film was 4 kgf / roll, and the heating temperature was 75 ° C.
[0066]
Next, the three first wafers bonded with the adhesive film in this way and the above-described second wafer of this embodiment are arranged with the second wafer at the uppermost position as shown in FIG. The adhesive film between the wafers was cured by laminating as shown and pressing in the laminating direction of the wafers under heating conditions. Specifically, the wafer was heated at 200 ° C. for 10 seconds with a load of 100 gf / bump applied. Next, by dicing the laminated body into individual pieces, a semiconductor device in which four semiconductor chips were laminated while being electrically connected could be manufactured. In this semiconductor device, the semiconductor chips are sealed with an adhesive film. Next, this semiconductor device was mounted on a substrate through an adhesive film obtained from the adhesive film produced as described above.
[0067]
As a summary of the above, the configurations of the present invention and variations thereof are listed below as supplementary notes.
[0068]
(Appendix 1) A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected,
On the second surface of the first semiconductor element having the first surface on which the first wiring pattern is formed and the second surface opposite to the first surface, an adhesive film in which the second wiring pattern is formed on one side, Laminating via the second wiring pattern;
A second semiconductor element having a third wiring pattern and a bump portion connected to the third wiring pattern formed on one side is formed on the adhesive film, and the bump portion is pushed into the adhesive film to electrically connect with the second wiring pattern. And laminating via the third wiring pattern so as to be connected to the semiconductor device.
(Appendix 2) A step of forming a group of second wiring patterns on the substrate;
Laminating an adhesive resin composition on the substrate so as to cover the group of the second wiring patterns;
Separating the adhesive resin composition and the substrate while transferring the group of the second wiring patterns to the adhesive resin composition;
The method for manufacturing a semiconductor device according to appendix 1, further comprising: manufacturing the adhesive film by cutting the adhesive resin composition for each of the second wiring patterns.
(Appendix 3) A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected,
The first wiring pattern has a first surface formed for each element and a second surface opposite to the first surface, on the second surface of the wafer in which a plurality of first semiconductor elements are built, Laminating an adhesive film in which a group of second wiring patterns are formed on one side through the group of second wiring patterns;
Cutting the wafer together with the adhesive film for each of the first semiconductor elements to produce an intermediate laminate;
A second semiconductor element in which a third wiring pattern and a bump portion connected to the third wiring pattern and a bump portion connected to the third wiring pattern are formed on the adhesive film of the intermediate laminate is pushed into the adhesive film, and the second semiconductor element is Laminating via the third wiring pattern so as to be electrically connected to the wiring pattern, and a method for manufacturing a semiconductor device.
(Appendix 4) A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected,
The first wiring pattern has a first surface formed for each element and a second surface opposite to the first surface, and the second surface of the first wafer in which a plurality of first semiconductor elements are built is formed. And a step of laminating an adhesive film in which the second wiring pattern group is formed on one side through the second wiring pattern group;
On the adhesive film, a third wiring pattern and a bump part connected thereto are formed on one side for each element, and a second wafer in which a plurality of second semiconductor elements are built, the bump part is the Laminating through the third wiring pattern so as to be pressed into the adhesive film and electrically connected to the corresponding second wiring pattern;
Cutting a stacked body including the first wafer, the adhesive film, and the second wafer, and a method for manufacturing a semiconductor device.
(Additional remark 5) The process of forming the group of the 2nd wiring pattern on a substrate,
Laminating an adhesive resin composition on the substrate so as to cover the group of the second wiring patterns;
The method of appendix 3 or 4, further comprising: producing the adhesive film by separating the adhesive resin composition and the substrate while transferring the group of the second wiring patterns to the adhesive resin composition The manufacturing method of the semiconductor device of description.
(Additional remark 6) The said base material is a manufacturing method of the semiconductor device of Additional remark 2 or 5 which consists of a silicon | silicone, Teflon, or polymethylpentene.
(Additional remark 7) The manufacturing method of the semiconductor device as described in any one of additional remark 2, 5 and 6 which forms a peeling layer on the said base material before the process of forming the group of said 2nd wiring pattern.
(Additional remark 8) The said peeling layer is a manufacturing method of the semiconductor device of Additional remark 7 which consists of copper or polyolefin.
(Supplementary Note 9) The first semiconductor element has a via from the first surface to the second surface while being connected to the first wiring pattern, and the second wiring pattern of the adhesive film includes the via. The method for manufacturing a semiconductor device according to any one of appendices 1 to 8, wherein the semiconductor device is electrically connected to the first wiring pattern via a first wiring pattern.
(Appendix 10) A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected,
A first surface on which a first wiring pattern and a bump portion connected thereto are formed, and n semiconductor elements having a second surface opposite to the first surface, and a third surface on which a second wiring pattern is formed And n-1 adhesive films having a fourth surface opposite thereto, the third surface of the adhesive film being in contact with the second surface of one semiconductor element, and the fourth surface of the adhesive film being the other A method for manufacturing a semiconductor device, comprising: stacking so that bump portions of the semiconductor element are pressed into the adhesive film and electrically connected to the second wiring pattern while being in contact with the first surface of the semiconductor element.
(Additional remark 11) The said 2nd wiring pattern is a manufacturing method of the semiconductor device as described in any one of Additional remark 1 to 10 which consists of Ni layer and Au layer which pinches | interposes this.
(Additional remark 12) The said adhesive film is a manufacturing method of the semiconductor device as described in any one of additional remark 1 to 11 which consists of an epoxy resin.
(Supplementary note 13) The method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 11, wherein the adhesive film is made of a thermoplastic resin.
(Additional remark 14) The 1st semiconductor element which has the 1st surface in which the 1st wiring pattern is formed, and the 2nd surface opposite to this,
An adhesive film having a third surface formed with a second wiring pattern and bonded to the first surface, and a fourth surface opposite to the third surface;
A third wiring pattern and a bump portion connected thereto are formed and have a fifth surface joined to the fourth surface. The bump portion is pushed into the adhesive film and electrically connected to the second wiring pattern. And a second semiconductor element connected to the semiconductor device.
[0069]
【The invention's effect】
According to the present invention, high manufacturing efficiency can be achieved in the manufacture of a semiconductor device having a high-density three-dimensional package structure, and thus an electronic circuit on which the semiconductor device is mounted. The semiconductor device according to the present invention is suitable for high speed and large integration.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to the present invention.
FIG. 2 is a plan view of a wiring pattern.
3 represents a part of a process for manufacturing the semiconductor device of FIG. 1;
FIG. 4 shows a substrate on which a plurality of sets of wiring patterns are formed.
FIG. 5 shows a step that follows FIG.
FIG. 6 shows a step following FIG.
FIG. 7 shows another process following FIG.
FIG. 8 shows a step following FIG.
FIG. 9 shows another process following FIG.
FIG. 10 shows a step following FIG.
[Explanation of symbols]
X Semiconductor device
1 Base material
2 Adhesive film
3 Separator
5,5a, 5b, 5c, 5d wafer
11, 12, 13, 14 Semiconductor chip
10, 20, 21, 22, 23, 24, 25, 26, 27, 61 Wiring pattern
30, 31, 32, 33, 34 Bump
40, 41, 42, 43, 62 Adhesive film
60 substrates

Claims (7)

複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の製造方法であって、
第１配線パターンが形成されている第１面およびこれと反対の第２面を有する第１半導体素子における前記第２面の上に、第２配線パターンが片面に形成されている接着膜を、前記第２配線パターンを介して積層する工程と、
前記接着膜の上に、第３配線パターンおよびこれに接続するバンプ部が片面に形成されている第２半導体素子を、前記バンプ部が前記接着膜に押入して前記第２配線パターンと電気的に接続するように前記第３配線パターンを介して積層する工程と、を含み、
前記第１配線パターンおよび前記第２配線パターンは、前記第１半導体素子の内部配線を介して電気的に接続される、半導体装置の製造方法。A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected,
On the second surface of the first semiconductor element having the first surface on which the first wiring pattern is formed and the second surface opposite to the first surface, an adhesive film in which the second wiring pattern is formed on one side, Laminating via the second wiring pattern;
A second semiconductor element having a third wiring pattern and a bump portion connected to the third wiring pattern formed on one side is formed on the adhesive film, and the bump portion is pushed into the adhesive film to electrically connect with the second wiring pattern. look including a laminating via the third wiring patterns to be connected to,
The method of manufacturing a semiconductor device, wherein the first wiring pattern and the second wiring pattern are electrically connected via an internal wiring of the first semiconductor element . 基材の上に第２配線パターンの群を形成する工程と、
前記第２配線パターンの群を覆うように前記基材に対して接着樹脂組成物を積層する工程と、
前記第２配線パターンの群を前記接着樹脂組成物に転写しつつ当該接着樹脂組成物と前記基材を分離する工程と、
前記第２配線パターンごとに前記接着樹脂組成物をカッティングすることによって前記接着膜を作製する工程と、を更に含む、請求項１に記載の半導体装置の製造方法。Forming a group of second wiring patterns on the substrate;
Laminating an adhesive resin composition on the substrate so as to cover the group of the second wiring patterns;
Separating the adhesive resin composition and the substrate while transferring the group of the second wiring patterns to the adhesive resin composition;
The method of manufacturing a semiconductor device according to claim 1, further comprising: manufacturing the adhesive film by cutting the adhesive resin composition for each of the second wiring patterns. 複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の製造方法であって、
第１配線パターンが第１半導体素子ごとに形成されている第１面およびこれと反対の第２面を有し、複数の第１半導体素子が造り込まれているウエハにおける前記第２面の上に、第２配線パターンの群が片面に形成されている接着膜を、前記第２配線パターンの群を介して積層する工程と、
前記第１半導体素子ごとに前記ウエハを前記接着膜とともにカッティングすることによって、中間積層体を作製する工程と、
前記中間積層体の前記接着膜の上に、第３配線パターンおよびこれに接続するバンプ部が片面に形成されている第２半導体素子を、前記バンプ部が前記接着膜に押入して前記第２配線パターンと電気的に接続するように前記第３配線パターンを介して積層する工程と、を含み、
前記中間積層体の各々において、前記第１配線パターンおよび前記第２配線パターンは、前記第１半導体素子の内部配線を介して電気的に接続される、半導体装置の製造方法。A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected,
A first wiring pattern has a first surface formed for each first semiconductor element and a second surface opposite to the first surface. The wafer has a plurality of first semiconductor elements formed on the second surface. And a step of laminating an adhesive film in which a group of second wiring patterns are formed on one side through the group of second wiring patterns,
Cutting the wafer together with the adhesive film for each of the first semiconductor elements to produce an intermediate laminate;
A second semiconductor element in which a third wiring pattern and a bump portion connected to the third wiring pattern and a bump portion connected to the third wiring pattern are formed on the adhesive film of the intermediate laminate is pushed into the adhesive film, and the second semiconductor element is laminating through the third wiring pattern so as to connect the wiring pattern electrically, only including,
In each of the intermediate stacked bodies, the first wiring pattern and the second wiring pattern are electrically connected through an internal wiring of the first semiconductor element . 複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の製造方法であって、
第１配線パターンが第１半導体素子ごとに形成されている第１面およびこれと反対の第２面を有し、複数の第１半導体素子が造り込まれている第１ウエハにおける前記第２面の上に、第２配線パターンの群が片面に形成されている接着膜を、第２配線パターンの群を介して積層する第１積層工程と、
前記接着膜の上に、第３配線パターンおよびこれに接続するバンプ部が第２半導体素子ごとに片面に形成されて複数の第２半導体素子が造り込まれている第２ウエハを、前記バンプ部が前記接着膜に押入して対応する第２配線パターンと電気的に接続するように、前記第３配線パターンを介して積層する第２積層工程と、
前記第１ウエハ、前記接着膜、および前記第２ウエハを含んでなる積層体をカッティングする工程と、を含み、
一の第１半導体素子について形成されている前記第１配線パターンと、前記第１積層工程において当該第１半導体素子に対して張り合わされた前記第２配線パターンとは、当該第１半導体素子の内部配線を介して電気的に接続される、半導体装置の製造方法。A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected,
The second surface of the first wafer in which a first wiring pattern has a first surface formed for each first semiconductor element and a second surface opposite to the first surface, and a plurality of first semiconductor elements are built therein. A first laminating step of laminating an adhesive film in which a group of second wiring patterns are formed on one side via the group of second wiring patterns;
On the adhesive film, a second wiring pattern and a bump portion connected to the third wiring pattern are formed on one side for each second semiconductor element, and a second wafer in which a plurality of second semiconductor elements are built is formed on the bump portion. A second laminating step of laminating through the third wiring pattern so as to be pressed into the adhesive film and electrically connected to the corresponding second wiring pattern;
The first wafer, the adhesive film, and viewed including the steps, a to cutting the laminate comprising the second wafer,
The first wiring pattern formed for one first semiconductor element and the second wiring pattern bonded to the first semiconductor element in the first stacking step are inside the first semiconductor element. A method for manufacturing a semiconductor device , wherein the semiconductor device is electrically connected via wiring . 基材の上に第２配線パターンの群を形成する工程と、
前記第２配線パターンの群を覆うように前記基材に対して接着樹脂組成物を積層する工程と、
前記第２配線パターンの群を前記接着樹脂組成物に転写しつつ当該接着樹脂組成物と前記基材を分離することによって、前記接着膜を作製する工程と、を更に含む、請求項３または４に記載の半導体装置の製造方法。Forming a group of second wiring patterns on the substrate;
Laminating an adhesive resin composition on the substrate so as to cover the group of the second wiring patterns;
The method further comprises the step of producing the adhesive film by separating the adhesive resin composition and the base material while transferring the group of the second wiring patterns to the adhesive resin composition. The manufacturing method of the semiconductor device as described in any one of Claims 1-3. 複数の半導体素子が電気的に接続しつつ積層された構造を有する半導体装置の製造方法であって、
第１配線パターンおよびこれに接続するバンプ部が形成されている第１面、並びに、これと反対の第２面を有するｎ個の半導体素子と、第２配線パターンが形成されている第３面およびこれと反対の第４面を有するｎ−１個の接着膜とを、接着膜の第３面が一の半導体素子の第２面に接し、且つ、当該接着膜の第４面が他の半導体素子の第１面に接しつつ当該半導体素子のバンプ部が当該接着膜に押入して第２配線パターンに電気的に接続するように、積層し、
一の半導体素子の前記第１面に形成されている第１配線パターンと、当該半導体素子の前記第２面に張り合わされた前記第２配線パターンとは、当該半導体素子の内部配線を介して電気的に接続される、半導体装置の製造方法。A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor elements are stacked while being electrically connected,
A first surface on which a first wiring pattern and a bump portion connected thereto are formed, and n semiconductor elements having a second surface opposite to the first surface, and a third surface on which a second wiring pattern is formed And n-1 adhesive films having a fourth surface opposite thereto, the third surface of the adhesive film being in contact with the second surface of one semiconductor element, and the fourth surface of the adhesive film being the other Laminating so that the bump portion of the semiconductor element is pressed into the adhesive film and is electrically connected to the second wiring pattern while being in contact with the first surface of the semiconductor element ,
The first wiring pattern formed on the first surface of one semiconductor element and the second wiring pattern bonded to the second surface of the semiconductor element are electrically connected via the internal wiring of the semiconductor element. Manufacturing method of a semiconductor device to be connected to each other . 第１配線パターンが形成されている第１面およびこれと反対の第２面を有する第１半導体素子と、
第２配線パターンが形成されて前記第２面に接合されている第３面およびこれと反対の第４面を有する接着膜と、
第３配線パターンおよびこれに接続するバンプ部が形成されて前記第４面に接合されている第５面を有し、前記バンプ部が前記接着膜に押入して前記第２配線パターンと電気的に接続している、第２半導体素子と、を備え、
前記第１配線パターンおよび前記第２配線パターンは、前記第１半導体素子の内部配線を介して電気的に接続されている、半導体装置。A first semiconductor element having a first surface on which a first wiring pattern is formed and a second surface opposite to the first surface;
An adhesive film having a third surface formed with a second wiring pattern and bonded to the second surface, and a fourth surface opposite to the third surface;
A third wiring pattern and a bump portion connected thereto are formed and have a fifth surface joined to the fourth surface. The bump portion is pushed into the adhesive film and electrically connected to the second wiring pattern. connect and comprises a second semiconductor element, to,
The semiconductor device, wherein the first wiring pattern and the second wiring pattern are electrically connected via an internal wiring of the first semiconductor element .
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