JP2010118589A - Method of manufacturing wiring board with electronic component incorporated therein - Google Patents
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Abstract
Description
本発明は、半導体素子等の電子部品を搭載するのに供される配線基板を製造する技術に係り、より詳細には、高密度化及び高機能化に対応すべく半導体素子等の電子部品を内蔵した多層構造を有する配線基板(電子部品内蔵配線基板)の製造方法に関する。 The present invention relates to a technique for manufacturing a wiring board to be used for mounting electronic components such as semiconductor elements, and more particularly to electronic components such as semiconductor elements in order to cope with higher density and higher functionality. The present invention relates to a method of manufacturing a wiring board (wiring board with built-in electronic components) having a built-in multilayer structure.
かかる配線基板は、半導体素子等の電子部品を表面実装する役割も果たすことから、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。 Since such a wiring board also plays a role of surface mounting electronic components such as semiconductor elements, it is also referred to as “semiconductor package” or simply “package” in the following description for convenience.
多層構造の配線基板を製造する技術として、従来よりビルドアップ工法が広く用いられている。このビルドアップ工法を用いた配線基板は、層間絶縁層の材料(代表的には、樹脂)とビアホール形成プロセスの組合せにより多種類のものが作製可能であり、その典型的な製造プロセスは、支持基材(コア基板)を中心としてその両面又は一方の面に、樹脂層(絶縁層)の形成、樹脂層におけるビアホールの形成、ビアホールの内部の充填(ビアの形成)を含めた配線層(配線パターン)の形成を順次繰り返して積み上げていくものである。 Conventionally, a build-up method has been widely used as a technique for manufacturing a wiring board having a multilayer structure. A wide variety of wiring boards using this build-up method can be produced by combining the material of the interlayer insulating layer (typically resin) and the via hole formation process. A wiring layer (wiring) including the formation of a resin layer (insulating layer), formation of a via hole in the resin layer, filling of the via hole (formation of a via) on one or both sides of the base material (core substrate) Pattern) is sequentially repeated and stacked.
また、このような多層構造の配線基板に、高密度化及び高機能化に対応すべく半導体素子等の電子部品を内蔵させたものがある。その一例は、下記の特許文献1に記載されている。この特許文献1には、半導体素子を内蔵する多層プリント配線板の製造方法が開示されており、そのプロセスは、コア部にデバイス(ICチップ)を配置→樹脂で封止→平坦化のための研磨(チップの電極面を露出)→その上に絶縁層を形成→この絶縁層にビアホールを形成→セミアディティブ法による配線層の形成→以降所要の層数となるまで絶縁層と配線層を交互に形成、といった一連の処理を含んでいる。
上述したように電子部品を内蔵したパッケージ(配線基板)の製造技術では、上記の特許文献1にも例示したように、デバイスを搭載(コア部に配置)してから所要数の配線層を形成するまで一連の処理を時系列的に行っている。つまり、これら一連の処理を通して1つの製品を製造しているので、その歩留りは、全工程を通しての歩留りによって決まることになる。 As described above, in the manufacturing technology of a package (wiring board) incorporating an electronic component, as illustrated in Patent Document 1 above, a required number of wiring layers are formed after a device is mounted (arranged in the core portion). Until then, a series of processing is performed in time series. That is, since one product is manufactured through these series of processes, the yield is determined by the yield through all the processes.
このため、その全工程中の1つの工程で不具合が生じた場合、あるいは2つ以上の工程で不具合が生じた場合のいずれの場合でも、最終的に得られる製品は出荷できない「不良品」となる。例えば、良品のデバイスを埋め込んだ後に各層を形成していく過程で配線等が不良となった場合、その製品は不良品となるため、内蔵されているデバイス(良品)が無駄になってしまう。つまり、その不具合が生じた製品が得られるまでに使用された材料や費やされた工数(製造期間)が全て無駄なものとなり、歩留りの低下をきたすといった課題があった。特に、全工程中の最終段階に近い工程で不具合が発生した場合にはコスト面で更に不利であった。 For this reason, if a defect occurs in one of all the processes, or if a defect occurs in two or more processes, the final product cannot be shipped as a “defective product”. Become. For example, if a wiring or the like becomes defective in the process of forming each layer after embedding a non-defective device, the product becomes a defective product, so that a built-in device (non-defective product) is wasted. That is, there is a problem in that all the materials used and the man-hours (manufacturing period) used until the product in which the defect occurs are wasted, resulting in a decrease in yield. In particular, when a problem occurs in a process close to the final stage in all processes, the cost is further disadvantageous.
本発明は、かかる従来技術における課題に鑑み創作されたもので、半導体素子等の電子部品を内蔵した配線基板を製造する過程で不具合が生じた場合でも、その不具合により発生する材料等の無駄を大いに減らし、歩留りの向上に寄与することができる電子部品内蔵配線基板の製造方法を提供することを目的とする。 The present invention has been created in view of the problems in the prior art, and even when a failure occurs in the process of manufacturing a wiring board incorporating an electronic component such as a semiconductor element, the waste of materials generated by the failure is wasted. An object of the present invention is to provide a method of manufacturing a wiring board with a built-in electronic component that can greatly reduce and contribute to the improvement of yield.
上述した従来技術の課題を解決するため、本発明によれば、一方の面に突起状端子が形成された電子部品を用意し、該電子部品をフェイスアップの態様で基材上に搭載してなる第1の構造体を作製する工程と、所要の層数で配線層を積層し、前記電子部品の突起状端子を挿通させるためのスルーホールを形成してなる第2の構造体を作製する工程と、前記第1の構造体の突起状端子と前記第2の構造体のスルーホールとを位置合わせし、各構造体間に接着部材を介在させ、前記突起状端子の端面が前記接着部材を貫通して前記第2の構造体の表面に露出するように各構造体を積層して一体化する工程とを含むことを特徴とする電子部品内蔵配線基板の製造方法が提供される。 In order to solve the above-described problems of the prior art, according to the present invention, an electronic component having a protruding terminal formed on one surface is prepared, and the electronic component is mounted on a substrate in a face-up manner. A first structure body is manufactured, and a second structure body is formed by laminating wiring layers in a required number of layers and forming through holes for inserting the protruding terminals of the electronic component. Aligning the projecting terminal of the first structure and the through hole of the second structure, interposing an adhesive member between the structures, and the end surface of the projecting terminal being the adhesive member And a step of stacking and integrating the structures so as to be exposed on the surface of the second structure.
本発明に係る電子部品内蔵配線基板の製造方法によれば、予め一方の面に突起状端子が形成された電子部品(例えば、回路形成面側の電極パッド上に導電性ポストが設けられた半導体素子)をフェイスアップの態様で基材上に搭載したもの(第1の構造体)と、所要の層数で配線層が積層され、その所要の箇所に上記突起状端子を挿通させるためのスルーホールが形成されたもの(第2の構造体)とを別々に作製しておき、これら各構造体のそれぞれ突起状端子とスルーホールとを位置合わせし、その間に接着部材を介在させ、突起状端子の端面が接着部材を貫通して第2の構造体の表面に露出するように各構造体を積層し、一体構造としている。 According to the method for manufacturing a wiring board with a built-in electronic component according to the present invention, an electronic component in which a protruding terminal is previously formed on one surface (for example, a semiconductor in which a conductive post is provided on an electrode pad on the circuit forming surface side) (Element) mounted on a base material in a face-up manner (first structure) and a wiring layer are stacked in a required number of layers, and a through-hole for inserting the protruding terminal into the required location A structure in which holes are formed (second structure) is prepared separately, and the protruding terminals and through-holes of each structure are aligned, and an adhesive member is interposed therebetween to form protrusions. Each structure is laminated so that the end face of the terminal penetrates the adhesive member and is exposed on the surface of the second structure, thereby forming an integrated structure.
前述したように従来の技術(デバイスを基板内に組み込んだ後にこのデバイスに接続される配線層を順次積層していく一連の工程が時系列的につながっている方法)では、全工程中の1つの工程で不具合が生じた場合でも最終的に得られる製品は出荷できない「不良品」となるため、製品としての歩留りの低下をきたすといった問題があった。また、不具合が生じた製品が得られるまでに使用された材料等が全て無駄なものとなり、特に、全工程中の最終段階に近い工程で不具合が発生した場合、コストの点で更に不利であった。 As described above, in the conventional technique (a method in which a series of steps of sequentially stacking wiring layers connected to a device after the device is incorporated in a substrate is connected in time series) Even if a defect occurs in one process, the finally obtained product becomes a “defective product” that cannot be shipped, resulting in a decrease in yield as a product. In addition, all the materials used before the product with the defect is wasted, especially when a defect occurs near the final stage of the entire process, which is further disadvantageous in terms of cost. It was.
これに対し本発明の方法では、第1の構造体を作製する工程及び第2の構造体を作製する工程のいずれかの工程で不具合が生じた場合でも、その不具合が生じている部材(この場合、第1の構造体もしくは第2の構造体)のみを廃棄して、それと同じ機能を有する良品を代用すればよい。つまり、一方の部材が不良品となった場合でも、他方の部材が良品であれば、この良品を利用することで、その分の無駄(材料や工数)を無くすことができる。これにより、従来技術と比べて、歩留りの大幅な向上を図ることが可能となる。 On the other hand, in the method of the present invention, even if a failure occurs in any of the steps of manufacturing the first structure and the second structure, the member in which the failure occurs (this In this case, it is only necessary to discard only the first structure or the second structure and substitute a non-defective product having the same function. That is, even when one member is defective, if the other member is a non-defective product, the use of the non-defective product can eliminate the waste (material and man-hour). As a result, the yield can be significantly improved as compared with the prior art.
本発明に係る電子部品内蔵配線基板の製造方法の他の構成上の特徴及びそれに基づく有利な利点等については、後述する発明の実施の形態を参照しながら詳細に説明する。 Other structural features of the manufacturing method of the electronic component built-in wiring board according to the present invention and advantageous advantages based thereon will be described in detail with reference to embodiments of the invention described later.
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the accompanying drawings.
図1は本発明の一実施形態に係る電子部品内蔵配線基板(半導体パッケージ)の構成を断面図の形態で示したものである。 FIG. 1 is a cross-sectional view showing a configuration of an electronic component built-in wiring board (semiconductor package) according to an embodiment of the present invention.
本実施形態に係る半導体パッケージ(電子部品内蔵配線基板10)は、基本的には、それぞれ単一部材として構成されたポスト付チップ搭載基板28と積層配線シート30とを備えて構成されており、これら各単一部材28,30は、後述するように接着部材(熱硬化性の樹脂シート40)を介して一体化された構造を有している。
The semiconductor package (electronic component built-in wiring substrate 10) according to the present embodiment is basically configured to include a post-mounted
ポスト付チップ搭載基板28は、電子部品としてのシリコン(Si)チップ20の回路形成面側(図示の例では上側)に突起状端子(図示の例では、3本のポスト24)が設けられたポスト付チップ25と、このポスト付チップ25が搭載された絶縁性の基材27とを備えている。ポスト付チップ25は、その回路形成面側と反対側の面に接着されたダイ・アタッチ・フィルム26を介在させて基材27上に搭載されている。つまり、ポスト付チップ25は、フェイスアップの態様で実装されている。また、チップ20上に設けられたポスト24は、外付けの半導体素子等の電子部品(外部チップ)が実装される側(図示の例では上側)の最外層の配線層41のパッド部41P(外部接続パッド)に導通する接続端子として機能する。
The post-mounted
積層配線シート30は、支持基材(コア材)を含まない配線基板(いわゆるコアレス基板)であり、所要数の配線層(図示の例では、配線層31,34)が絶縁層32,35を介在させて積層され、各絶縁層32,35に形成されたビアホールに充填された導体(ビア33,36)を介して層間接続された構造を有している。ただし、最外層の絶縁層35については、その所要の箇所に埋め込み形成されたビア36が露出されている。また、この積層配線シート30の所要の箇所(図示の例では3箇所)には、チップ20上のポスト24を挿通させるためのスルーホールTHが形成されている。
The laminated
後述するように、このスルーホールTHにチップ20のポスト24を挿通してその隙間を接着部材(溶融した樹脂シート40の一部)で充填し硬化させることで、ポスト付チップ搭載基板28と積層配線シート30とを一体化させることができる。この一体化された構造体において、ポスト24の端面及びビア36の端面は、積層配線シート30の上面と同一面(同じ高さ)で露出している。
As will be described later, the
また、この一体化された構造体の一方の面(外部チップ実装面側)には、最外層の配線層41が所要の形状にパターニング形成されており、その所要の箇所にパッド部41Pが画定されている。各パッド部41Pは、図示のようにポスト24の端面及びビア36の端面に接続されるよう形成されている。さらに、積層配線シート30上(パッド部41Pの領域を除く)には、保護膜としての絶縁層(ソルダレジスト層)42が形成されている。なお、図示の例では説明の簡単化のため、「最外層の」配線層41としているが、本パッケージ10に要求される機能等に応じて外部チップ実装面側に適宜形成され得るビルドアップ層のうちの1つの配線層であってもよい。つまり、必要に応じて所要数のビルドアップ層を形成した後、最外層の配線層41を形成してもよい。
Further, an
同様に、外部チップ実装面側と反対側の面にも、最外層の配線層44が所要の形状にパターニング形成されており、その所要の箇所にパッド部44Pが画定されている。各パッド部44Pは、図示のようにポスト付チップ搭載基板28の基材27及び樹脂シート40を貫通して形成されたビアホールVHに充填された導体(ビア43)の端面に接続されるよう形成されている。さらに、基材27上(パッド部44Pの領域を除く)には、保護膜としての絶縁層(ソルダレジスト層)45が形成されている。同様に、この場合も説明の簡単化のため、「最外層の」配線層44としているが、必要に応じて所要数のビルドアップ層を形成した後、最外層の配線層44を形成してもよい。
Similarly, the
また、各ソルダレジスト層42,45から露出するパッド部41P,44Pには、それぞれ外部チップの電極端子や、本パッケージ10をマザーボード等の実装用基板に実装する際に使用される外部接続端子が接合されるので、当該パッド部にニッケル(Ni)めっき及び金(Au)めっきをこの順に施しておくのが望ましい。これは、端子を接合したときのコンタクト性を良くするためと、パッド部を構成する金属(代表的には銅(Cu))との密着性を高め、CuがAu層中へ拡散するのを防止するためである。
The
さらに、本実施形態では、外部チップ実装面側のパッド部41Pにプリソルダを施している(はんだ46の被着)。これは、出荷先の便宜を考慮して、外部チップを実装する際にその電極端子と接続し易いようにするためである。また、外部接続端子接合面側のパッド部44Pについては、出荷先で必要に応じて外部接続端子を接合できるように露出させた状態のままにしている(LGA(ランド・グリッド・アレイ))。もちろん、出荷先の要望に応じて前もって当該パッド部にはんだボール(図6、図7参照)やピン等を接合しておいてもよい(BGA(ボール・グリッド・アレイ)、PGA(ピン・グリッド・アレイ))。
Furthermore, in this embodiment, pre-solder is applied to the
本実施形態に係る電子部品内蔵配線基板10(図1)を構成する各部材の具体的な材料や大きさ等については、以下に記述するプロセスに関連させて説明する。 Specific materials, sizes, and the like of the members constituting the electronic component built-in wiring board 10 (FIG. 1) according to the present embodiment will be described in relation to the processes described below.
以下、本実施形態に係る電子部品内蔵配線基板10を製造する方法について、その製造工程の一例を示す図2〜図4を参照しながら説明する。
Hereinafter, a method of manufacturing the electronic component built-in
先ず最初の工程では(図2(a)参照)、本実施形態の電子部品内蔵配線基板10を構成する基本となる単一部材(ポスト付チップ搭載基板28、積層配線シート30)を用意する。
First, in the first step (see FIG. 2A), a basic single member (a post-mounted
(1)ポスト付チップ搭載基板の作製
先ず、ポスト24の付いたチップ20を作製し、このポスト付チップ25を基材27上に搭載する。
(1) Production of Post-Mounted Chip Mounting Substrate First, the
ポスト付チップ25は、例えば、以下のようにして作製することができる。先ず、所要の大きさ(直径が8インチもしくは12インチ)のシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン(SiN)やリンガラス(PSG)等からなるパッシベーション膜22(図2(a)において破線表示で囲んだ部分の拡大図参照)を形成し、各デバイス上に所要のパターンで形成されたアルミニウム(Al)の配線層の一部分に画定される電極パッド21に対応する部分のパッシベーション膜22をレーザ等により除去する(つまり、当該部分を開口して電極パッド21を露出させる)。
The
さらにパッシベーション膜22上に、フォトリソグラフィによりポリイミド樹脂等の絶縁膜(図示せず)を形成した後、この絶縁膜が形成されている側の全面に、スパッタリングにより金属薄膜23を形成する。この金属薄膜23は、電極パッド(Al)21との密着性を高めるためのチタン(Ti)層もしくはクロム(Cr)層と、この上に積層される銅(Cu)層との2層構造を有している。
Further, after an insulating film (not shown) such as a polyimide resin is formed on the
さらに金属薄膜23上に、形成すべきポスト24の高さと同じ厚さを有し、かつ、その形状に応じた開口部を有するようにパターニングされためっきレジスト(図示せず)を形成する。レジスト材としては、液状のフォトレジストもしくは感光性のドライフィルムが用いられる。次に、このめっきレジスト層の開口部から露出している電極パッド21(金属薄膜23)上に、金属薄膜23をシード層として利用した電解Cuめっきにより、Cuポスト24を形成する。本実施形態では、このCuポスト24の高さは、60μm程度に選定している。
Further, a plating resist (not shown) patterned to have the same thickness as the
次いで、適当な研削装置を用いてウエハ裏面(デバイスが形成されている側と反対側の面)を研削し、所定の厚さ(最終的に得られるチップ20の厚さと同じ50μm程度)に薄くした後、めっきレジスト層を除去する。液状のフォトレジストを使用した場合には、有機溶剤を含む剥離液を用いて除去し、感光性のドライフィルムを使用した場合には、水酸化ナトリウム(NaOH)やモノエタノールアミン系等のアルカリ性の薬液を用いて剥離除去する。
Next, the back surface of the wafer (the surface opposite to the side on which the device is formed) is ground using a suitable grinding apparatus, and thinned to a predetermined thickness (about 50 μm, which is the same as the thickness of the
さらに、露出している金属薄膜23をウェットエッチングにより除去する。この場合、先ずCuを溶かすエッチング液で上層部分のCu層を除去し、次にTiもしくはCrを溶かすエッチング液で下層部分のTi層もしくはCr層を除去する。これによって、図示のようにパッシベーション膜22が露出する。この後、所定の表面洗浄等を行う。
Further, the exposed metal
そして、ダイサー等により各デバイス(チップ)単位に切断分割することで、一方の面にCuポスト24が形成された個々のチップ20(ポスト付チップ25)を得ることができる。各デバイス単位に個片化する際には、そのウエハを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルム(厚さ15μm程度)を介在させて、ウエハ裏面を接着させて搭載し、ダイサーのブレードにより、各デバイスの領域を画定する線に沿ってウエハを切断分割した後、その分割された各ポスト付チップ25をピックアップする。その際、個々のチップ25には、図2(a)に示すようにダイ・アタッチ・フィルム26が付いている。
And each chip | tip 20 (
次に、このようにして作製されたポスト付チップ25を、その電極パッド21(Cuポスト24)が形成されている側の面を上にしたフェイスアップの態様で、エポキシ系樹脂やポリイミド系樹脂等からなるシート状の基材27上に搭載する(ダイ・アタッチ)。その際、チップ25の裏面にはダイ・アタッチ・フィルム26が付いているので、その粘着性を利用してチップ25を基材27上の規定の位置に固定することができる。
Next, an epoxy resin or a polyimide resin is used in the face-up mode in which the chip-with-
以上の工程により、一方の単一部材(ポスト付チップ搭載基板28)が作製されたことになる。 One single member (the post-mounted chip mounting substrate 28) is manufactured through the above steps.
なお、図2(a)の例では、図示の簡単化のために1個のポスト付チップ25のみが基材27上に配置された状態を示しているが、実際には、最終的に個々の製品(電子部品内蔵配線基板)単位に分割されるべき数に応じて複数個のポスト付チップ25が基材27上にアレイ状に配列されている。
In the example shown in FIG. 2A, only one
(2)積層配線シートの作製
積層配線シート30は、例えば、本願の出願人が以前に提案したコアレス基板の製造技術(特開2007−158174号公報)を利用して作製することができる。その方法の一例は以下の通りである。
(2) Production of Laminated Wiring Sheet The
先ず、銅(Cu)からなる仮基板を用意し、この仮基板上に、形成すべき所要の配線パターンの形状に応じた開口部を備えためっきレジストを形成し、次に、このめっきレジスト層の開口部から露出している仮基板(Cu)上に、例えば、Auめっき層とNiめっき層の2層構造からなる配線層31(パッド部31P)を形成する。次いで、めっきレジスト層を除去した後、仮基板及び配線層31(パッド部31P)上にエポキシ系樹脂等の絶縁層32を形成し、この絶縁層32の所要の箇所(パッド部31Pに対応する部分)にビアホールを形成する。
First, a temporary substrate made of copper (Cu) is prepared, and a plating resist having an opening corresponding to the shape of a required wiring pattern to be formed is formed on the temporary substrate, and then this plating resist layer For example, a wiring layer 31 (
次いで、このビアホールを、スクリーン印刷法により銅(Cu)や銀(Ag)等の導電性ペーストで充填し、又はCuめっきにより充填した後(ビア33の形成)、セミアディティブ法等により、このビア33に接続させて絶縁層32上に所要の形状に配線層34を形成する。以降、所要の層数となるまで絶縁層と配線層を交互に積み重ねて積層し、最外層の絶縁層35については、その所要の箇所に埋め込んだビア36を露出させておく。
Next, the via hole is filled with a conductive paste such as copper (Cu) or silver (Ag) by screen printing or filled with Cu plating (formation of the via 33), and then this via hole is formed by a semi-additive method or the like. The
次に、このようにして積層された構造体の所要の箇所(図示の例では3箇所)に、チップ20上のポスト24を挿通させるためのスルーホールTHを形成する。このスルーホールTHは、例えば、CO2 ガスレーザ、エキシマレーザ、YAGレーザ等による穴明け加工、機械ドリルによる穴明け加工等により形成することができる。
Next, through holes TH through which the
そして、仮基板(Cu)を、配線層31及び絶縁層32に対して選択的にエッチングすることで、もう一方の単一部材である積層配線シート30を得ることができる。本実施形態では、この積層配線シート30の厚さは、50μm程度に選定している。
And the
次の工程では(図2(b)参照)、前の工程で作製された積層配線シート30とポスト付チップ搭載基板28とを、ポスト付チップ搭載基板28のポスト24の上方に積層配線シート30のスルーホールTHが位置するように両者を位置合わせし、両者間に熱硬化性の樹脂シート40を介在させて重ね合わせる。この樹脂シート40の材料としては、好適には、ビルドアップ樹脂として広く用いられているエポキシ系樹脂が使用される。
In the next step (see FIG. 2B), the
次の工程では(図3(a)参照)、前の工程で位置合わせされ重ね合わされたポスト付チップ搭載基板28、熱硬化性の樹脂シート40及び積層配線シート30を、下側のプレス熱盤51と上側のプレス熱盤52(その内表面にポリエステル樹脂等からなる保護フィルム53が貼り付けられている)との間に配置し、真空プレス等により上下両面から加熱・加圧(ホットプレス)して積層し、一体構造とする。そのホットプレス処理の過程で、チップ20上のポスト24は樹脂材(樹脂シート40)を貫通して積層配線シート30のスルーホールTHに挿通され、溶融した樹脂の一部はポスト24とスルーホールTHの隙間に充填される。
In the next step (see FIG. 3A), the post-mounted
上側のプレス熱盤52上に貼り付けられた保護フィルム53は、溶融した樹脂の一部がプレス熱盤52上に密着するのを防止するとともに、積層配線シート30の外部チップ実装面側に漏れ出すのを防止するためのものである。樹脂が積層配線シート30上に漏れ出すと、場合によってはポスト24上、ビア36上にも樹脂が付着し、その上に形成される配線層41(図3(b)参照)との導通が損なわれるからである。この保護フィルム53は、必ずしもプレス熱盤52上に貼り付けておく必要はなく、プレス熱盤52と積層配線シート30との間に配置するだけでもよい。つまり、前の工程でポスト付チップ搭載基板28、熱硬化性の樹脂シート40及び積層配線シート30を位置合わせして重ね合わせた際に、さらに積層配線シート30上に保護フィルム53も重ね合わせ、この重ね合わされた構造体(28,40,30,53)をプレス熱盤51,52間に配置してもよい。
The
このようにして所要のホットプレス処理が終わると、その一体化された構造体をプレス熱盤51,52間から取り出す。これによって、ポスト24の端面及びビア36の端面が積層配線シート30の上面と同一面で(つまり、同じ高さで)露出した構造体が作製されたことになる。
When the required hot pressing process is completed in this manner, the integrated structure is taken out from between the press
このとき、熱硬化された樹脂層(樹脂シート40)の厚さは、75μm(=チップ20の厚さ(50μm)+ダイ・アタッチ・フィルム26の厚さ(15μm)+ポスト24の高さ(60μm)−積層配線シート30の厚さ(50μm)程度となっている。熱硬化の際に溶融した樹脂の一部は、チップ20上のポスト24と積層配線シート30のスルーホールTHとの隙間にも充填されるため、この充填量を考慮して、図2(b)の工程で用意すべき樹脂シート40は75μm以上の適当な厚さに選定する必要がある。
At this time, the thickness of the thermally cured resin layer (resin sheet 40) is 75 μm (= the thickness of the chip 20 (50 μm) + the thickness of the die attach film 26 (15 μm) + the height of the post 24 ( 60 μm) —approximately the thickness (50 μm) of the
なお、本工程においてホットプレスの際の保護フィルム53の状態等によっては、ポスト24及びビア36の各端面が確実に露出しない場合も想定される。その場合には、各端面上に薄い樹脂皮が被着しているので、ホットプレス後に、積層配線シート30の上面を適宜研削してポスト24及びビア36の各端面を露出させるようにする。
In addition, depending on the state of the
次の工程では(図3(b)参照)、積層配線シート30の最外層の絶縁層35上に、セミアディティブ法等により、ポスト24及びビア36にそれぞれ接続されるように所要の形状に最外層の配線層41(パッド部41P)を形成する。この配線層41は、説明の簡単化のために「最外層」のものとしているが、上述したように外部チップ実装面側に必要に応じて適宜形成され得るビルドアップ層のうちの1つの配線層であってもよい。
In the next step (see FIG. 3B), the outermost insulating
次の工程では(図3(c)参照)、積層配線シート30上に形成された配線層41のパッド部41Pが露出するようにその表面を覆うソルダレジスト層42(最外層の絶縁層)を形成する。このソルダレジスト層42は、例えば、感光性のソルダレジストフィルムをラミネートし、もしくは液状のフォトレジストを塗布し、当該レジストを所要の形状にパターニングすることで、形成することができる。さらに、このソルダレジスト層42から露出しているパッド部41PにNi/Auめっきを施す。
In the next step (see FIG. 3C), a solder resist layer 42 (outermost insulating layer) covering the surface so that the
本工程で形成する絶縁層42についても、説明の簡単化のために「最外層」のものとしているが、上述したように外部チップ実装面側に必要に応じて適宜形成され得るビルドアップ層のうちの1つの絶縁層であってもよい。この場合、所要数のビルドアップ層を形成した後、ソルダレジスト層42が形成されることになる。
The insulating
次の工程では(図4(a)参照)、外部チップ実装面側と反対側の面(図示の例では下側)において基材27の所要の箇所(図示の例では4箇所)に、この基材27及び樹脂シート40を順に貫通して積層配線シート30の最下層の配線層31(パッド部31P)に達するビアホールVHを形成する。このビアホールVHは、CO2 ガスレーザ、エキシマレーザ等により形成することができる。
In the next step (see FIG. 4 (a)), on the surface opposite to the external chip mounting surface side (the lower side in the illustrated example), the required positions (four locations in the illustrated example) of the base material 27 A via hole VH that passes through the
あるいは、他の方法を用いてビアホールVHを形成することも可能である。例えば、基材27及び樹脂シート40がともに感光性の材料から構成されている場合には、フォトリソグラフィにより当該ビアホールVHを形成することができる。さらに他の方法として、サンドブラストを用いることも可能である。この方法では、サンドの噴射によって対象面を削りとっていくため、そのサンドが吹き付けられる面(この場合、基材27)を保護するため、基材27上のビアホール形成箇所に対応する部分を除いてマスキング処理(保護テープの貼り付け等)を施す必要がある。
Alternatively, the via hole VH can be formed using other methods. For example, when both the
次の工程では(図4(b)参照)、そのビアホールVHを、銅(Cu)や銀(Ag)等の導電性ペーストを用いたスクリーン印刷法により充填し、又はCuめっきにより充填する(ビア43の形成)。さらに、図3(b)の工程で行った処理と同様にしてセミアディティブ法等により、このビア43に接続させて基材27上に所要の形状に最外層の配線層44(パッド部44P)を形成する。
In the next step (see FIG. 4B), the via hole VH is filled by screen printing using a conductive paste such as copper (Cu) or silver (Ag), or filled by Cu plating (via). 43 formation). Further, in the same manner as the process performed in the step of FIG. 3B, the outermost wiring layer 44 (
同様に、この配線層44についても説明の簡単化のために「最外層」のものとしているが、上述したように外部接続端子接合面側に必要に応じて適宜形成され得るビルドアップ層のうちの1つの配線層であってもよい。
Similarly, the
次の工程では(図4(c)参照)、図3(c)の工程で行った処理と同様にして、基材27上に形成された配線層44のパッド部44Pが露出するようにその表面を覆うソルダレジスト層45(最外層の絶縁層)を形成する。さらに、このソルダレジスト層45から露出しているパッド部44PにNi/Auめっきを施す。
In the next step (see FIG. 4C), the
同様に、この絶縁層45についても説明の簡単化のために「最外層」のものとしているが、上述したように外部接続端子接合面側に必要に応じて適宜形成され得るビルドアップ層のうちの1つの絶縁層であってもよい。この場合、所要数のビルドアップ層を形成した後、ソルダレジスト層45が形成されることになる。
Similarly, the insulating
最後の工程では(図4(d)参照)、外部チップ実装面側のパッド部41Pにプリソルダ(はんだ46の被着)を施した後、ダイサー等により、所要とする個々のパッケージ単位(1個のポスト付チップ25とその周囲の必要とされる積層配線領域(ビア、外部接続パッド等)を含む部分)に切断分割する。
In the last step (see FIG. 4 (d)), after pre-soldering (depositing the solder 46) on the
図示の例では、外部接続端子接合面側のパッド部44Pは露出させた状態のままにしているが、必要に応じて当該パッド部44Pに外部接続端子(はんだボールやピン等)を接合させておいてもよい。この場合、ダイシングを行う前に、当該パッド部44Pに、表面処理剤としてのフラックスを塗布した後、外部接続端子としてのはんだボールを搭載し、240〜260℃程度の温度でリフローしてバンプ化する。その後、表面を洗浄してフラックスを除去する。
In the illustrated example, the
以上の工程により、本実施形態の電子部品内蔵配線基板10(図1)が製造されたことになる。 Through the above steps, the electronic component built-in wiring board 10 (FIG. 1) of this embodiment is manufactured.
以上説明したように、本実施形態に係る電子部品内蔵配線基板10の製造方法(図2〜図4)によれば、あらかじめ所要の層数で配線層が積層された積層配線シート30と、この積層配線シート30に設けたスルーホールTHに挿通されるポスト24を備えたチップ20(ポスト付チップ25)を所定の基材27上に搭載したもの(ポスト付チップ搭載基板28)とを別々に作製しておき、これら各単一部材28,30を熱硬化性の樹脂シート40を介在させて重ね合わせ、真空プレス等により一体構造としている。さらに、その積層された構造体の一方の面(外部チップ実装面側)に、必要に応じて所要数のビルドアップ層を形成した後、最外層の配線層41及びソルダレジスト層42を形成し、さらに他方の面(外部接続端子接合面側)に、積層配線シート30の最下層の配線層31に達するビアホールVHを形成し、必要に応じて所要数のビルドアップ層を形成した後、最外層の配線層44及びソルダレジスト層45を形成して、半導体パッケージ(電子部品内蔵配線基板10)を得ている。
As described above, according to the manufacturing method (FIGS. 2 to 4) of the electronic component built-in
前述した特許文献1に例示したような従来のプロセス(デバイスを基板内に組み込んだ後にこのデバイスに接続される配線層を順次積層していく一連の工程が時系列的につながっている方法)では、全工程中の1つの工程で不具合が生じた場合でも最終的に得られる製品(半導体パッケージ)は出荷できない「不良品」となるため、製品としての歩留りの低下をきたすといった問題があった。また、不具合が生じた製品が得られるまでに使用された材料や費やされた工数(製造期間)が全て無駄なものとなり、特に、全工程中の最終段階に近い工程で不具合が発生した場合にはコストの点で更に不利であった。 In the conventional process as exemplified in Patent Document 1 described above (a method in which a series of steps of sequentially stacking wiring layers connected to a device after the device is incorporated in a substrate is connected in time series) Even if a defect occurs in one of all the processes, the finally obtained product (semiconductor package) becomes a “defective product” that cannot be shipped, resulting in a problem that the yield of the product is lowered. In addition, all the materials used and the man-hours (manufacturing period) used until a defective product is obtained are wasted, especially when a failure occurs in a process close to the final stage in all processes. Was further disadvantageous in terms of cost.
これに対し本実施形態に係る製造方法では、いずれかの工程(特に、基本となる単一部材であるポスト付チップ搭載基板28及び積層配線シート30の作製工程のいずれかの工程)で不具合が生じた場合でも、その不具合が生じている部材(この場合、ポスト付チップ搭載基板28又は積層配線シート30)のみを廃棄して、それと同じ機能を有する良品を代用すればよい。つまり、一方の部材(例えば、積層配線シート30)が不良品となった場合でも、他方の部材(ポスト付チップ搭載基板28)が良品であれば、この良品を利用することで、その分の無駄を無くすことができる。これにより、従来技術と比べて、歩留りの大幅な向上を図ることができ、製造期間の短縮化にも寄与することができる。
On the other hand, in the manufacturing method according to the present embodiment, there is a problem in any process (especially, any process of manufacturing the post-mounted
上述した実施形態では、ポスト付チップ25を搭載する基材27がエポキシ系樹脂等の絶縁性材料から構成されている場合を例にとって説明したが、当該基材を構成する材料が絶縁性のものに限定されないことはもちろんである。図2(a)に示したようにポスト付チップ25と基材27との間にはダイ・アタッチ・フィルム26(絶縁性部材)が介在しているので、当該基材を構成する材料としては、チップ25との関係では導電性のものを使用することも可能である。
In the embodiment described above, the case where the
図5はその一例を示しており、本発明の他の実施形態に係る半導体パッケージの製造方法の工程(一部)を断面図の形態で示したものである。図中、(a)、(b)、(c)の各工程で行う処理は、それぞれ図2(b)、図3(a)、図4(a)の各工程で行った処理に対応している。また、図5(b)の工程から図5(c)の工程に至るまでに行うべき処理、及び図5(c)の工程後に行う処理については、それぞれ図3(b)、(c)、及び図4(b)〜(d)の各工程で行った処理と同じであるので、その説明は省略する。 FIG. 5 shows an example of this, and shows a step (part) of a method of manufacturing a semiconductor package according to another embodiment of the present invention in the form of a sectional view. In the figure, the processes performed in the steps (a), (b), and (c) correspond to the processes performed in the steps of FIGS. 2 (b), 3 (a), and 4 (a), respectively. ing. Moreover, about the process which should be performed from the process of FIG.5 (b) to the process of FIG.5 (c), and the process performed after the process of FIG.5 (c), respectively, FIG.3 (b), (c), And since it is the same as the process performed by each process of FIG.4 (b)-(d), the description is abbreviate | omitted.
本実施形態では、図5(a)に示すように、ポスト付チップ搭載基板28aを構成するポスト付チップ25を搭載する基材として、導電性材料からなるシート部材27a(例えば、銅(Cu)板)の一方の面(ダイ・アタッチ・フィルム26が接着される側と反対側の面)に、エポキシ系樹脂等からなる絶縁層27bが形成された2層構造のものを使用している。さらに、この2層構造の基材27a,27bには、その所要の箇所(図示の例では4箇所)に所定の大きさを有した開口部OPが形成されている。開口部OPは、後の工程(図5(c)参照)で形成されるビアホールVH1の位置に対応する箇所に形成されており、その大きさは、当該ビアホールVH1の径よりも大きく選定されている。
In the present embodiment, as shown in FIG. 5A, a
このように2層構造の基材27a,27bを使用し、この基材に所定の大きさで開口部OPを形成しているのは、以下の理由による。すなわち、もし導電性材料のみからなる基材を使用した場合には、後の工程でビアホールを形成し、このビアホールを導体で充填してビア43(図4(b)参照)を形成し、このビア43に接続させてパッド部44Pを形成したときに、隣り合うパッド部44Pがその導電性の基材を介して電気的にショートしてしまうからである。また、所定の大きさで開口部OPが形成されていなければ、ビアホールを形成したときに、その内壁に導電性部材27aが露出してしまい、この導電性部材27aがビア43を介して隣り合うパッド部44Pに接続されてしまうからである。
The reason why the two-
また、本実施形態では、ポスト付チップ搭載基板28aと樹脂シート40と積層配線シート30とを重ね合わせ、プレス熱盤51,52間に配置してホットプレス処理を行う際に(図5(b)参照)、下側のプレス熱盤51の内表面にも同様の保護フィルム54を貼り付けている。この保護フィルム54は、ホットプレスの際に溶融した樹脂(樹脂シート40の一部)が、基材27a,27bに設けた開口部OPを通して下側のプレス熱盤51上に漏れ出すのを防止するためのものである。
In the present embodiment, the post-mounted
さらに、図3(b)、(c)の工程で行った処理と同様の処理を経た後、外部チップ実装面側と反対側の面(図5(c)の例では下側)の所定の箇所(樹脂シート40の、基材27a,27bに設けた開口部OPの内側に対応する部分)に、樹脂シート40を貫通して積層配線シート30の最下層の配線層31(パッド部31P)に達するビアホールVH1を形成する。形成方法については、図4(a)の工程で行った処理と同様である。
Further, after performing the same processing as the processing performed in the steps of FIGS. 3B and 3C, a predetermined surface on the surface opposite to the external chip mounting surface side (the lower side in the example of FIG. 5C) is provided. The lowermost wiring layer 31 (
このようにビアホールVH1を所定の箇所に形成しているので、この後の工程でビアホールVH1を導体で充填してビア43(図4(b)参照)を形成し、さらにパッド部44Pを形成したときに、ビア43及びパッド部44Pは、樹脂シート40及び絶縁層27bを介して導電性部材27aから絶縁される。つまり、隣り合うパッド部44Pが電気的にショートするといった不都合を回避することができる。
Since the via hole VH1 is thus formed at a predetermined location, the via hole VH1 is filled with a conductor in the subsequent process to form the via 43 (see FIG. 4B), and the
この後、図4(c)、(d)の工程で行った処理と同様の処理を経て、本実施形態の半導体パッケージ(図示せず)が得られる。本実施形態の半導体パッケージは、基本的には図1に示した半導体パッケージ(電子部品内蔵配線基板10)の構成と同じであり、ポスト付チップ25を搭載する基材(27a,27b)の部分が相違するのみである。
Thereafter, the semiconductor package (not shown) of the present embodiment is obtained through the same processing as that performed in the steps of FIGS. 4C and 4D. The semiconductor package of this embodiment is basically the same as the configuration of the semiconductor package (electronic component built-in wiring board 10) shown in FIG. 1, and is a portion of the base material (27a, 27b) on which the
本実施形態によれば、上述した実施形態に係る製造方法(図2〜図4)で得られた効果に加え、さらに、ポスト付チップ25を搭載する基材の一部に比較的剛性の高いCu板等の導電性部材27aを含んでいるので、本パッケージの補強材として機能させることができる。
According to the present embodiment, in addition to the effects obtained by the manufacturing method according to the above-described embodiment (FIGS. 2 to 4), a part of the base material on which the
図6は、図1に示した半導体パッケージ(電子部品内蔵配線基板10)に電子部品(外部チップ)としての半導体素子を表面実装した場合の構成例(半導体装置60)を断面図の形態で示したものである。 FIG. 6 is a cross-sectional view showing a configuration example (semiconductor device 60) in the case where a semiconductor element as an electronic component (external chip) is surface-mounted on the semiconductor package (wiring substrate with built-in electronic component 10) shown in FIG. It is a thing.
図示の半導体装置60において、外部チップ(半導体素子61)は、半導体パッケージ10の上側の保護膜(ソルダレジスト層42)から露出しているパッド部41Pに、半導体素子61の電極パッド上に接合された金バンプ等の電極端子62がはんだ46を介して接続されるようにフリップチップ実装されている。また、その実装された半導体素子61と保護膜42との間にアンダーフィル樹脂(例えば、エポキシ樹脂)63が充填され、その熱硬化により半導体素子61がパッケージ10に固定化されている。
In the illustrated
一方、外部チップ実装面側と反対側の面には、パッケージ10の下側の保護膜(ソルダレジスト層45)から露出しているパッド部44Pに、外部接続端子としてのはんだボール65がリフローにより接合されている。そして、このはんだボール65を介して本装置60がマザーボード等の実装用基板に実装されるようになっている。
On the other hand, on the surface opposite to the external chip mounting surface side,
なお、図示の例ではBGAの形態としているが、はんだボールの代わりにピンを接合することでPGAの形態としてもよいし、当該パッド部44Pに外部接続端子を接続しない状態のLGAの形態としてもよい。
In the illustrated example, the BGA form is used. However, a PGA form may be used by joining pins instead of the solder balls, or an LGA form in which no external connection terminal is connected to the
上述した各実施形態では、半導体パッケージ(電子部品内蔵配線基板10)に1個のポスト付チップ25を内蔵させた場合を例にとって説明したが、本発明の要旨からも明らかなように、内蔵させるポスト付チップの数が1個に限定されないことはもちろんである。当該パッケージを利用して得られる半導体装置に要求される機能に応じて、2個以上のポスト付チップを適宜内蔵させることも可能である。
In each of the above-described embodiments, the case where one
また、図6に示した半導体装置60の構成例では、半導体パッケージ10に1個の外部チップ(半導体素子61)のみを表面実装しているが、半導体装置に要求される機能に応じて、チップキャパシタ等の受動素子も併せて表面実装するようにしてもよい。図7はその一構成例を示したものである。
In the configuration example of the
図7に示す半導体装置60aの構成では、図6に示した半導体装置60と比べて、配線基板としての半導体パッケージ10aに元のポスト付チップ25と共に別のポスト付チップ25a(チップ20a、ポスト24a)を内蔵させた点、半導体パッケージ10aに外部チップ(半導体素子61)と共に所要の個数(図示の例では、2個)のチップキャパシタ66を表面実装した点で相違している。各チップキャパシタ66は、それぞれ1対の電極端子67を介して、上側の保護膜42から露出するパッド部41Pに接続されている。他の構成については、図6に示した半導体装置60の構成と基本的に同じであるので、その説明は省略する。
In the configuration of the
図示の半導体装置60aにおいて、チップキャパシタ66は、パッケージ10a内の配線のインダクタンスを下げて所要の「デカップリング」を奏するために設けられている。例えば、本パッケージ10aに搭載するチップ61がマイクロプロセッサ(CPU)である場合、かかるCPUにおいては高速動作が要求されるため、信号線の配線長によるインダクタンスの増大を低減させる必要がある。この場合、図示のようにそれを実現する一手段として所要の個数のチップキャパシタ66を設けることで、「デカップリング」を有効に奏することができる。
In the
上述した各実施形態では、パッケージ10,10aに内蔵されるチップ20,20a上にCuポスト24,24a(突起状端子)を設けた場合を例にとって説明したが、当該チップ上に設ける突起状端子の形態としては、その機能(積層配線シート30のスルーホールTHを通して外部接続パッド41Pに接続し得ること)からもわかるように、必ずしも「ポスト」に限定されないことはもちろんである。他の形態としては、金(Au)バンプやはんだバンプ等の導電性バンプ、はんだボールや銅コアボール(銅をコアとし、その周囲を異種の金属(例えば、はんだ又はニッケル/金)で覆った複合構造のボール)、樹脂コアボール(樹脂をコアとし、その周囲を金属(主として、はんだ又はニッケル/金)で覆った複合構造のボール)等の導電性ボールなどを使用することも可能である。
In each of the above-described embodiments, the case where the Cu posts 24 and 24a (protruding terminals) are provided on the
例えば、突起状のAuバンプを設ける場合、フォトプロセスを用いた電解めっき法や、バンプ形成用の仮基板にいったんAuバンプを形成し、それを各チップ20の電極パッド上に熱圧着接合する転写バンプ方式、あるいは、エポキシ系、ポリエステル系、ポリイミド系等の樹脂中にAu、Ag、はんだ等の導電性粒子を適量含有させた導電性ペーストをスクリーン印刷によって各チップ20の電極パッド上に供給し、加熱により硬化させてバンプ化する方法などを用いることができる。
For example, in the case where a protruding Au bump is provided, an electroplating method using a photo process or a transfer in which an Au bump is once formed on a temporary substrate for bump formation and is thermocompression bonded onto the electrode pad of each
また、上述した各実施形態では、パッケージ10,10aにおいてチップ20,20aのポスト24,24aが形成されている側の面を「外部チップ実装面」とし、これと反対側の面を「外部接続端子接合面」とした場合について説明したが、かかる使用形態に限定されないことはもちろんである。当該パッケージが使用される環境や、当該パッケージを利用して得られる半導体装置に要求される機能等に応じて、外部チップ実装面と外部接続端子接合面を、適宜、上下反対側にして利用することも可能である。
In each of the above-described embodiments, the surface on which the
10,10a…電子部品内蔵配線基板(半導体パッケージ)、
20,20a…チップ(内蔵される電子部品)、
21…電極パッド、
24,24a…ポスト(突起状端子)、
25,25a…ポスト付チップ、
27,27a,27b…(ポスト付チップを搭載する)基材、
28,28a…ポスト付チップ搭載基板(第1の構造体)、
30…積層配線シート(第2の構造体)、
31,34,41,44…配線層、
32,35…樹脂層(絶縁層)、
33,36,43…ビア、
40…樹脂シート(接着部材)、
42,45…ソルダレジスト層(保護膜/絶縁層)、
41P,44P…外部接続パッド、
60,60a…半導体装置、
61,66…外部チップ(表面実装される電子部品)、
TH…スルーホール、
VH,VH1…ビアホール。
10, 10a ... Electronic component built-in wiring board (semiconductor package),
20, 20a ... chip (internal electronic component),
21 ... Electrode pad,
24, 24a ... posts (protruding terminals),
25, 25a ... chip with post,
27, 27a, 27b ... (substrate with post-mounted chip),
28, 28a ... post-mounted chip mounting substrate (first structure),
30 ... laminated wiring sheet (second structure),
31, 34, 41, 44 ... wiring layers,
32, 35 ... Resin layer (insulating layer),
33, 36, 43 ... vias,
40: Resin sheet (adhesive member),
42, 45 ... Solder resist layer (protective film / insulating layer),
41P, 44P ... external connection pads,
60, 60a ... semiconductor device,
61, 66 ... external chips (surface-mounted electronic components),
TH ... Through hole,
VH, VH1 ... via hole.
Claims (5)
所要の層数で配線層を積層し、前記電子部品の突起状端子を挿通させるためのスルーホールを形成してなる第2の構造体を作製する工程と、
前記第1の構造体の突起状端子と前記第2の構造体のスルーホールとを位置合わせし、各構造体間に接着部材を介在させ、前記突起状端子の端面が前記接着部材を貫通して前記第2の構造体の表面に露出するように各構造体を積層して一体化する工程とを含むことを特徴とする電子部品内蔵配線基板の製造方法。 Preparing an electronic component having a protruding terminal formed on one surface, and producing a first structure formed by mounting the electronic component on a substrate in a face-up manner;
A step of producing a second structure formed by laminating a wiring layer with a required number of layers and forming a through hole for inserting the protruding terminal of the electronic component;
The protruding terminals of the first structure and the through holes of the second structure are aligned, an adhesive member is interposed between the structures, and the end surface of the protruding terminal penetrates the adhesive member. And a step of stacking and integrating the structures so as to be exposed on the surface of the second structure.
該配線層及び前記第2の構造体上に、当該配線層のパッド部が露出するように絶縁層を形成する工程と、
前記基材上に、該基材及び前記接着部材を順に貫通して前記第2の構造体の配線層に達するビアホールを形成する工程と、
前記ビアホールを導体で充填し、該導体に接続される配線層を形成する工程と、
該配線層及び前記基材上に、当該配線層のパッド部が露出するように絶縁層を形成する工程とを含むことを特徴とする請求項1に記載の電子部品内蔵配線基板の製造方法。 A step of forming a wiring layer connected to the end face of the protruding terminal on the second structure;
Forming an insulating layer on the wiring layer and the second structure so that a pad portion of the wiring layer is exposed;
On the base material, a step of forming a via hole that penetrates the base material and the adhesive member in order and reaches the wiring layer of the second structure,
Filling the via hole with a conductor and forming a wiring layer connected to the conductor;
The method of manufacturing a wiring board with built-in electronic components according to claim 1, further comprising: forming an insulating layer on the wiring layer and the base material so that a pad portion of the wiring layer is exposed.
前記第1、第2の各構造体を積層して一体化する工程において、前記2層構造の基材と他方のプレス熱盤との間にも保護フィルムを介在させて加熱・加圧処理を行うことを特徴とする請求項4に記載の電子部品内蔵配線基板の製造方法。 In the step of manufacturing the first structure, an insulating layer is formed on one surface of a sheet member made of a conductive material as a base material on which the electronic component is mounted, and a predetermined size is provided at a required location. Using a base material having a two-layer structure in which openings are formed,
In the step of laminating and integrating the first and second structures, a heating / pressurizing process is performed with a protective film interposed between the base material having the two-layer structure and the other press hot platen. 5. The method of manufacturing an electronic component built-in wiring board according to claim 4, wherein the method is performed.
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