JP3914786B2 - 画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置、画像形成装置が有するＣＲＴ（Cathode Ray Tube）やＬＣＤなどを使用した表示画面に表示する画像データの符号化／復号化を行う画像表示装置に関し、特に画像データを実使用状態でも変更可能にする画像表示装置に関する。
【０００２】
【従来の技術】
一般的に、画像表示装置には、表示用の画像データを蓄積するビデオメモリが備えられている。このビデオメモリは、表示データをビットマップデータとして格納するので、エントロピー的冗長度の影響でメモリを消費することになる。例えば、６４０×４８０ｄｏｔのＶＧＡ（Video Graphics Array）画面のモノクロ表示であれば、背景色となる白データまたは黒データが何ラインも続く場合、そのままビットマップデータとして格納すると６４０×（ライン数）のメモリを占有することになる。このような表示用に限らず、一般に画像データの情報量は膨大であり、そのままの状態で取り扱って画像データを格納しようとすると、ビデオメモリに格納するデータ量が膨大となり、多くのメモリを必要とするのでコスト的に負担がかかってしまうことになる。
【０００３】
そこで、画像データを格納する場合、符号化圧縮してデータ量を削減し、その符号化した状態で画像データを取り扱う符号化方式が提案されている。例えば、ＭＨ符号化方式またはＭＭＲ符号化方式、自然画像用としてＪＰＥＧ、ＪＢＩＧなどの変換符号化方式、算術符号化方式を含んだ圧縮方式などがある。
また、２値化された画像データを対象とする画像表示装置の符号化復号化装置において、画像データを固定長データごとに分割して、パターン一致比較処理を並列処理し、さらに一致比較結果からランレングスを判定してエントロピー符号化する即時符号化方式で、ビデオメモリに表示画像を格納して、復号化時には画像情報をランレングスより上記処理の逆変換によって元のビットマップデータに復号化し、表示データを形成する画像表示装置も提案されている。
【０００４】
しかしながら、従来の符号化圧縮方式は符号化の処理が複雑であり、判断処理や演算処理を行うので、例えば、算術符号化方式であるＱＭ−Ｃｏｄｅｒはプロセスが複雑で処理速度が遅いというように、符号化あるいは復号化の際に多くの処理時間を必要としていた。
また、従来の符号化圧縮方式は、ファクシミリ装置などで画像を伝送する分野で発達して来た技術であるので、圧縮率を改善するためにページ単位の処理を前提としている傾向がある。これにより、格納した画像データを部分的に取り出して復号化したり、さらに編集して格納する場合などに目的のデータ以外に多くの画像データを復号化する必要が生じ、無駄な時間を費やすことになってしまい、任意の部分を復号化したり編集するのには適していなかった。
【０００５】
さらに、従来の冗長度を改善する符号化方式では、同じパターンの連なり（ラン）の長さであるランレングスを逐次計数して符号化を行うため、ハードウェア化した符号化装置であっても、１つのランレングスを決定するのに数クロックあるいは数十クロックもの時間を必要とする。このような従来の符号化復号化方式をビデオメモリへの表示データ（画像データ）の格納に適用すると、ビットマップデータとして格納し、編集する方式に比べると何十倍あるいは何千倍もの処理時間が必要となり、描画速度を遅らせることとなる。
そこで、２値化された画像データを対象とする画像表示装置の符号化復号化装置において、画像データを固定長データごとに分割して、パターン一致比較処理を並列処理し、さらに一致比較結果からランレングスを判定してエントロピー符号化を即時実行する画像表示装置において、データパターン比較手段に比較パターンを設定するレジスタを設けて、比較参照する所定のパターンの内容を外部からソフトウェアの処理によって、変更可能な構造を備える方法が提案されていたが、設定された比較参照パターンによってどの程度の圧縮効果があるかは、外部制御装置からは逐一監視することはできなかった。つまり、比較パターンの最適化は、装置の開発段階で開発支援装置等を用いて評価しながら行われるものであり、稼動中の実機の制御ソフトでさらに最適化することはできなかった。
【０００６】
【発明が解決しようとする課題】
そこで、本発明は、表示画面に表示する表示データを格納手段（ビデオメモリ）に格納し、適宜表示内容を変更して使用する目的で、画像データの即時符号化を行う画像表示装置において、ビデオメモリに格納する圧縮後のデータ数を外部の制御装置からソフトウェアの処理によって読み出す方式を提供することにより、稼働中の実機において、比較参照する所定のパターンを最適化し、ビデオメモリに格納する画像データの圧縮率を改善することであることを第一の目的とする。
【０００７】
また、本発明は、請求項１記載の画像表示装置において、複数ライン分の圧縮された格納データを積算したデータ数を外部からソフトウェアの処理によって読み出す方式として、ある程度の表示面積を対象として平均化した圧縮結果を提供することにより、ソフトウェアの負担を軽減することであることを第二の目的とする。
【０００８】
【課題を解決するための手段】
かかる目的を達成するために、請求項１記載の発明では、受領した画像データを複数の所定の固定長データに分割し、所定のデータパターンと比較した結果をランレングスの符号化データに符号化してデータ格納手段に格納し、該格納手段に格納された符号化データを復号化して表示をする画像表示装置において、前記符号化に用いる所定のデータパターンを参照パターンとして設定する参照パターンレジスタと、前記データ格納手段に格納された符号化データ数を演算する格納データ数演算手段と、該格納データ数演算手段が演算した符号化データ格納数を設定する格納データ数レジスタと、前記格納データ数レジスタを読み取って得られた符号化データの格納数に基づき前記参照パターンにおける符号化の圧縮率を評価し、さらに圧縮率を最適化するための参照パターンを前記参照パターンレジスタに設定する制御手段と、を備えることを特徴とすることにより、第１の目的を達成する。
【０００９】
請求項２記載の発明では、請求項１記載の発明において、前記制御手段によって前記格納データ数レジスタから得られる数値が、複数ライン分の格納データを積算した値であることを特徴とすることにより、第２の目的を達成する。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図１ないし図３１を参照して詳細に説明する。ＶＧＡ表示画面の画面サイズは水平６４０ｄｏｔ、垂直４８０ｄｏｔであるが、本実施の形態では説明を簡略化するために一度に扱うデータ幅（１水平ラインのデータ）を６４ｂｉｔとし、符号化の最小単位を８ｂｉｔとする。
図２０は、本実施の形態にかかる画像表示装置の全体の構成を示すブロック図である。また図１は、ラインバッファ２２０９を示した図である。また、図２は本実施の形態にかかるデータパターン比較手段（パターンコンパレータ２２１１）を示した図である。なお、本実施の形態の画像表示装置の画像データの符号化方式は、１水平ライン分のデータを一括して符号化するものとする。
画像表示装置のソフトウェア処理によって外部のホストＣＰＵ（中央処理装置）によって描画された画像データは一旦、図１に示す６４ｂｉｔのラインバッファ２２０９（図２０参照）に格納される。１水平ラインの画像データは、符号化の最小単位である８ｂｉｔに区切られてＬＤ１、ＬＤ２、・・・ＬＤ８として図２に示すパターンコンパレータ２２１１に並列接続される。
【００１１】
本実施の形態では４種類のパターンコンパレータ２０１〜２０４を使用している。動作説明の一例として、パターンコンパレータ２０１は８ｂｉｔが全て０のパターンとの比較、パターンコンパレータ２０２は全て１のパターンとの比較、パターンコンパレータ２０３は１０の繰り返しのパターンとの比較、パターンコンパレータ２０４は０１の繰り返しのパターンとの比較を行っているものとする。
各パターンコンパレータ２０１〜２０４の出力ＰＣ０１〜ＰＣ０８、ＰＣ１１〜ＰＣ１８、ＰＣ２１〜ＰＣ２８、ＰＣ３１〜ＰＣ３８は、入力パターンが全て一致した場合に真（１）となり、それ以外は偽（０）となる。
【００１２】
このパターンコンパレータの出力は、図２０のランレングス判定前処理部２２０１に接続される。図３〜６に本実施の形態にかかるランレングス判定前処理部の回路を示す。図３のランレングス判定前処理部の回路では、全て０のパターンとの比較結果ＰＣ０１〜ＰＣ０８を入力する。図４のランレングス判定前処理部の回路では、全て１のパターンとの比較結果ＰＣ１１〜ＰＣ１８を入力する。図５のランレングス判定前処理部の回路では、１０の繰り返しのパターンとの比較結果ＰＣ２１〜ＰＣ２８を入力する。図６のランレングス判定前処理部の回路では、０１の繰り返しのパターンとの比較結果ＰＣ３１〜ＰＣ３８を入力する。
【００１３】
図３〜６に示すようにランレングス判定前処理部２２０１は、隣接する行のコンパレータ出力のＡＮＤ（論理積）をとり、そのＡＮＤ出力の隣接する出力とＡＮＤをとる。このＡＮＤ回路は１段階進む毎に１つ減少し、最後に１つのＡＮＤ出力であるＲＬ８０１〜ＲＬ８３１を得るようになっている。なお、本実施の形態では図３〜６に示すような回路を収束連鎖型論理積回路と言うことにする。
パターンコンパレータの出力および各段のＡＮＤ出力は、同じパターンの連なり（ラン）が存在することを意味しているが、図３〜６の段階ではそのパターンの連なりであるランの長さ（ランレングス）を判別することはできない。
【００１４】
以上のようにして得られた、ランの存在を意味するパターンコンパレータの出力と図３〜６の各段のＡＮＤ出力は、図２０のランレングス判定回路２２０２に入力される。図７〜１０は、本実施の形態にかかるランレングス判定回路２２０２の内部回路構成をに示した図である。図７のランレングス判定回路は、全て０のパターンとの比較出力ＰＣ０１〜ＰＣ０８を入力して図３の前処理部から出力される信号２Ｌ０１〜２Ｌ０７、３Ｌ０１〜３Ｌ０６、４Ｌ０１〜４Ｌ０５、５Ｌ０１〜５Ｌ０４、６Ｌ０１〜６Ｌ０３、７Ｌ０１〜７Ｌ０２を入力する回路である。他の３種類の前処理部出力も同様に図８〜１０に示すようなランレングス判定回路を設ける。
【００１５】
ランレングス判定回路２２０２は、入力されたランの存在を意味する信号の中から同一パターンの一致出力が何回連続するかを判定する。この判定は、単独で真である部分を判別することにより行われ、基本的に３入力のＡＮＤ回路で注目する同じパターンの連なり（ラン）が真であり、隣接するランが偽であるとき同じパターンの連なりであるランの長さ（ランレングス）が確定するようになっている。
【００１６】
図７〜１０のランレングス判定出力ＲＬ１０１〜ＲＬ１３１、ＲＬ２０１〜ＲＬ２３１、ＲＬ３０１〜ＲＬ３３１、ＲＬ４０１〜ＲＬ４３１、ＲＬ５０１〜ＲＬ５３１、ＲＬ６０１〜ＲＬ６３１、ＲＬ７０１〜ＲＬ７３１および図３〜６の出力ＲＬ８０１〜ＲＬ８３１を「１行目のランレングス判定結果」とする。同様にＲＬ１０２〜ＲＬ１３２、ＲＬ２０２〜ＲＬ２３２、ＲＬ３０２〜ＲＬ３３２、ＲＬ４０２〜ＲＬ４３２、ＲＬ５０２〜ＲＬ５３２、ＲＬ６０２〜ＲＬ６３２、ＲＬ７０２〜ＲＬ７３２を「２行目のランレングス判定結果」、以下同様にして、ＲＬ１０８〜ＲＬ１３８を「８行目のランレングス判定結果」とする。
【００１７】
この「任意の行のランレングス判定結果」の中で同時に真となるランレングス判定出力は存在せず、また、他の３種類のパターンコンパレータ出力に対する「同一行のランレングス判定結果」も同時に真となることはない。すなわち、任意の行の唯一の種類の中の唯一のランレングス判定出力が真になるか、またはその行がどの種類のランレングスにも含まれない場合、その判定結果は全て偽になる。このようにしてランレングスが確定する。
【００１８】
「その行がランレングスに含まれない場合」とは、その行に関する全ての種類のパターンコンパレータ出力が偽であるような場合である。ランレングスで表わす符号に属さないデータとは例えば、ＬＤ１のパターンコンパレータ出力ＰＣ０１、ＰＣ１１、ＰＣ２１、ＰＣ３１が全て偽の場合、すなわちＬＤ１の画像データがどのパターンとも一致しなかった場合が該当し、本実施の形態ではこのような画像データはビットマップデータとしてそのままビデオメモリ２２１４に格納することになる。
【００１９】
このようにして得られたランレングス判定出力は図２０のコード決定回路２２０４およびブランク行決定回路２２０５に接続される。
【００２０】
ビットマップデータを検出する目的で図２０に示すＢＭ判定回路２２０３を設けている。図１５に本実施の形態にかかるその内部回路を示す。例えば１行目がビットマップデータであるとき、その出力ＢＭ１は真になる。
ＢＭ１〜ＢＭ８はランレングス判定結果の各行に対応しており、例えばＢＭ１が真のときは１行目のランレングス判定結果は全て偽であるし、１行目のランレングス判定結果のどれかが真のときはＢＭ１は偽である。従って、ＢＭ１が真のときはＬＤ１のデータはそのままビットマップデータとしてビデオメモリ２２１４に格納される。
本実施の形態では、ランレングスを表す符号（ランレングスコード）とビットマップデータを識別するためのデータをＭＳＢに１ｂｉｔ付加している。よって、格納するデータは各行９ｂｉｔになる。この識別データは、コード決定回路２２０４の出力に対して識別データ付加回路２２１３で付加される。識別データ付加回路２２１３にはＢＭ判定回路２２０３の出力ＢＭ１〜ＢＭ８が接続されている。例えばＢＭ１が真のとき、ＬＤ１のデータのＭＳＢ側に“１”が付加される。ＢＭ１が偽の時は、ランレングスコードのＭＳＢ側に“０”が付加される。
【００２１】
任意のｊ行目のラインに対応するデータＬＤｊがそれより上位の行のランレングス判定結果に含まれる場合、ｊ行のランレングス判定結果およびＢＭｊは全て偽となり、ｊ行に対応する符号は無いことになる。
このようにして、ランレングスの存在する行とビットマップデータの存在する行の符号のみが識別データを付加されてビデオメモリ２２１４に格納される。
【００２２】
このようにして符号化した結果、格納するデータが何ｂｙｔｅになるかは決まっていないので、符号化する段階で毎回ブランク行を除外してビットマップデータとランレングスコードを抽出しなければならない。そのためにブランク行の分布を示す信号を図２０のコード決定回路２２０４に接続する。
【００２３】
まず図２０のランレングス判定回路２２０２の出力をブランク行決定回路２２０５に接続する。本実施の形態にかかるブランク行決定回路２２０５は図１１〜１４および図１６で構成されており、ランレングス判定回路２２０２の出力を図１１〜１４の各回路に接続する。図１１〜１４の各回路の出力は、各行にランレングスコードが存在する場合に真となる。図１１〜１４の出力は図１６の各回路に接続される。更にＢＭ判定回路２２０３の出力ＢＭ１〜ＢＭ８も図１６の各回路に接続する。
【００２４】
図１６の出力ｎＢＭＲＬ２〜ｎＢＭＲＬ８は各行にランレングスコードが存在しなくて且つその行のデータがビットマップデータでも無い場合に真となる。つまりその行が上位のランレングスコードに含まれていてブランクであることを示している。ｎＢＭＲＬ２〜ｎＢＭＲＬ８が偽の場合はその行にランレングスコードかビットマップデータが存在することを意味する。
【００２５】
次に図１６の出力ｎＢＭＲＬ２〜ｎＢＭＲＬ８を図２０のブランクランレングス判定前処理部２２０６に接続する。本実施の形態にかかるブランクランレングス判定前処理部２２０６の回路構成を図１７の収束連鎖型論理積回路および図１９の収束連鎖型論理和回路に示す。
図１７の出力はランレングス判定前処理部２２０１と同様、ブランクの連なり（ラン）が存在することを意味している。この出力を図２０のブランクランレングス判定回路２２０７とブランク数決定回路２２０８に接続する。
図１９の出力でＮＣＯＲ２２は、２〜３行目にブランクが存在することを示している。同様にＮＣＯＲ３２は２〜４行目、ＮＣＯＲ４２は２〜５行目、ＮＣＯＲ５２は２〜６行目、ＮＣＯＲ６２は２〜７行目、ＮＣＯＲ７２は２〜８行目にブランクが存在することを示している。これらの出力は図２０のコード決定回路２２０４に接続する。
【００２６】
本実施の形態にかかるブランクランレングス判定回路２２０７は図１８に示すような回路で、ランレングス判定回路２２０２と同様、入力されたブランクランの存在を意味する信号の中から、ブランクが何回連続するかを判定するものである。
【００２７】
次に図２０のブランク数決定回路２２０８にブランク行決定回路２２０５の出力とブランクランレングス判定前処理部２２０６の出力とブランクランレングス判定回路２２０７の出力を接続し、最終的な符号の並びを確定する為に必要な処理を行う。本実施の形態にかかるブランク数決定回路２２０８は図２１〜２５で構成されている。
【００２８】
ブランク数決定回路２２０８は２行目から該当行までに何行のブランクが存在するかを表わす信号ＮＣＯＤＥ３−１〜ＮＣＯＤＥ７−６を出力する。例えばＮＣＯＤＥ３−１は３行目までに１行だけブランクが存在することを意味しており、ＮＣＯＤＥ７−６では７行目までに６行のブランクが存在することを表わしている。図２１は、３行目までのブランクを表す信号ＮＣＯＤＥ３−１およびＮＣＯＤＥ３−２を決定する論理回路ＮＣＯＤＥ３ＳＥＬ（２３０１）とその真理値表である。ここで、ＮＣＯＤＥ３ＳＥＬ（２３０１）に入力される信号のなかで、ＮＣＯＤＥ２−１はｎＢＭＲＬ２と同じ意味である。つまり、２行目までに１行だけブランクが存在していることを示す信号である。図２２は、４行目までのブランクを表す信号ＮＣＯＤＥ４−１、ＮＣＯＤＥ４−２およびＮＣＯＤＥ４−３を決定する論理回路ＮＣＯＤＥ４ＳＥＬ（２４０１）とその真理値表である。図２３は、５行目までのブランクを表す信号ＮＣＯＤＥ５−１、ＮＣＯＤＥ５−２、ＮＣＯＤＥ５−３およびＮＣＯＤＥ５−４とその真理値表を決定する論理回路ＮＣＯＤＥ５ＳＥＬ（２５０１）を表す。図２４は、６行目までのブランクを表す信号ＮＣＯＤＥ６−１〜ＮＣＯＤＥ６−５とその真理値表を決定する論理回路ＮＣＯＤＥ６ＳＥＬ（２６０１）を表す。図２５は、７行目までのブランクを表す信号ＮＣＯＤＥ７−１〜ＮＣＯＤＥ７−６とその真理値表を決定する論理回路ＮＣＯＤＥ７ＳＥＬ（２７０１）を表す。
【００２９】
図２０のコード決定回路２２０４に以上説明したラインバッファ２２０９、ＢＭ判定回路２２０３、ランレングス判定回路２２０２、ブランク行決定回路２２０５、ブランクランレングス判定前処理部２２０６、ブランク数決定回路２２０８の各出力を入力する。加えてコードレジスタ２２１０において、外部から入力して制御するコード変換用の設定データ（ａｌｌ０ｒｌ１〜ａｌｌ０ｒｌ８、ａｌｌ１ｒｌ１〜ａｌｌ１ｒｌ８、ａｌｌ２ｒｌ１〜ａｌｌ２ｒｌ８、ａｌｌ３ｒｌ１〜ａｌｌ３ｒｌ８）を入力し、符号化データＣＯＤＥ１〜ＣＯＤＥ８を得る。本実施の形態にかかるコード決定回路２２０４は図２６〜３１で構成されている。
【００３０】
図２６は、ＣＯＤＥ１を決定する論理回路（ＥＮＣＯＤＥ１ＳＥＬ２８０１およびＥＮＣＯＤＥ１ＬＡＴＣＨ２８０２）であり、図２７はその真理値表である。図２８は、ＣＯＤＥ５を決定する論理回路（ＥＮＣＯＤＥ５ＳＥＬ３００１およびＥＮＣＯＤＥ１ＬＡＴＣＨ３００２）であり、図２９はその真理値表である。図３０は、ＣＯＤＥ８を決定する論理回路（ＥＮＣＯＤＥ８ＳＥＬ２９０１およびＥＮＣＯＤＥ１ＬＡＴＣＨ２９０２）、図３１はその真理値表である。
また、ＣＯＤＥ２〜ＣＯＤＥ４、ＣＯＤＥ６およびＣＯＤＥ７を決定する回路は、入力される信号が異なるだけで構成としては図３０、図３１と同等のものであるので省略する。
【００３１】
これまでの説明でパターンコンパレータ２２１１では、４種類のパターンコンパレータが参照するパターンを８ｂｉｔが全て０のパターン、８ｂｉｔが全て１のパターン、１０の繰り返しのパターン、０１の繰り返しのパターンとしていたが、パターンコンパレータ２２１１で参照する４種類のパターンは参照パターンレジスタ２２１２に設定され保持されている。参照パターンレジスタ２２１２の内容は、参照パターンの最適化のためにソフトウェアの処理によって外部のホストＣＰＵ（中央処理装置）が設定を変更できる構造になっている。
【００３２】
請求項１記載の発明の効果を実現するため、格納データ数演算回路２２１５と格納データ数レジスタ２２１６を設けている。コード決定回路２２０４の出力である符号化データＣＯＤＥ１〜ＣＯＤＥ８に対して識別データ付加回路２２１３で識別データを付加し、ビデオメモリ２２１４に格納されるデータを入力してデータ数を格納データ数演算回路２２１５に入力する。格納データ数演算回路２２１５では圧縮されたコードから格納データ数を演算し、格納データ数レジスタ２２１６に格納する。外部のホストＣＰＵ（中央処理装置）が、格納データ数レジスタ２２１６からデータを読み出せる構造になっている。
【００３３】
ホストＣＰＵは、格納データ数レジスタ２２１６から得られたデータからソフトウェアの処理により圧縮率を評価し、さらに最適化するために参照パターンレジスタ２２１２のデータを更新することができる。
【００３４】
次に、請求項２記載の発明の効果を実現するための構成は、格納データ数演算回路２２１５で複数ライン分の格納データ数を演算する回路を備えている。請求項１記載の発明では１ライン毎の圧縮結果が得られるが、請求項２記載の発明では例えば、６４ラインの格納データ数を積算すれば、水平６４画素・垂直６４画素の矩形領域の圧縮結果が得られる。
【００３５】
本実施の形態では、８ｂｙｔｅの表示データを８ｂｉｔ単位でパターン比較し符号化しているが、１ライン分のデータを１２８ｂｉｔ、２５６ｂｉｔまたはそれ以外のｂｉｔ数にしたり、符号化の最小単位を１６ｂｉｔ、３２ｂｉｔまたはそれ以外のｂｉｔ数にしても全く同じ方法で符号化することができる。１ライン分のｂｉｔ数と符号化の最小単位のｂｉｔ数は、ビデオメモリの構成や編集方法（ホストＣＰＵからのアクセス方法）あるいは扱う表示データの特性に合わせて最適化する必要がある。
【００３６】
なお、本実施の形態では表示画像データの符号化復号化方式を画像表示装置に適用する場合について説明してきたが、これに限られるものではなく、他の画像処理装置、画像形成装置の画像処理や画像形成の際の画像データの符号化復号化にも適用してもよい。
【００３７】
【発明の効果】
請求項１記載の発明によれば、表示画面に表示する表示データをビデオメモリに格納し、適宜表示内容を変更して使用する目的で、画像データの即時符号化が可能なランレングス判定回路を備え、表示画面に表示するデータを即時符号化してビデオメモリに格納し、表示内容を変更する際は適宜ビデオメモリのデータを編集して使用する画像表示装置において、パターン一致比較処理に用いる複数種類の参照パターンを、あらゆるアプリケーションでその表示内容に適したパターンとするように、外部からソフトウェアの処理によって最適化する場合に、圧縮結果を外部からソフトウェアの処理によって確認し評価できる。したがって、実使用状態で参照パターンを改善して最適化を行い、ビデオメモリ容量を削減することができる。
【００３８】
請求項２記載の発明によれば、請求項１記載の画像表示装置において、矩形表示領域の圧縮結果を外部からソフトウェアの処理によって確認し評価できるので、ソフトウェアの処理によって平均化する必要がなく、ソフトウェアの負担を軽減することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかるラインバッファ２２０９の構成を示す図である。
【図２】本実施の形態にかかるパターンコンパレータ２２１１の構成を示す図である。
【図３】本実施の形態にかかるランレングス判定前処理部２２０１の収束連鎖型論理積回路において、全て０のパターンとの比較結果ＰＣ０１〜ＰＣ０８を入力し、出力ＲＬ８０１を得ることを示す図である。
【図４】本実施の形態にかかるランレングス判定前処理部２２０１の収束連鎖型論理積回路において、全て１のパターンとの比較結果ＰＣ１１〜ＰＣ１８を入力し、出力ＲＬ８１１を得ることを示す図である。
【図５】本実施の形態にかかるランレングス判定前処理部２２０１の収束連鎖型論理積回路において、１０の繰り返しのパターンとの比較結果ＰＣ２１〜ＰＣ２８を入力し、出力ＲＬ８２１を得ることを示す図である。
【図６】本実施の形態にかかるランレングス判定前処理部２２０１の収束連鎖型論理積回路において、０１の繰り返しのパターンとの比較結果ＰＣ３１〜ＰＣ３８を入力し、出力ＲＬ８３１を得ることを示す図である。
【図７】本実施の形態にかかるランレングス判定回路２２０２において、全て０のパターンとの比較結果ＰＣ０１〜ＰＣ０８と、図３の前処理部から出力される信号２Ｌ０１〜２Ｌ０７、３Ｌ０１〜３Ｌ０６、４Ｌ０１〜４Ｌ０５、５Ｌ０１〜５Ｌ０４、６Ｌ０１〜６Ｌ０３、７Ｌ０１〜７Ｌ０２を入力する回路を示す図である。
【図８】本実施の形態にかかるランレングス判定回路２２０２において、全て１のパターンとの比較結果ＰＣ１１〜ＰＣ１８と、図４の前処理部から出力される信号２Ｌ１１〜２Ｌ１７、３Ｌ１１〜３Ｌ１６、４Ｌ１１〜４Ｌ１５、５Ｌ１１〜５Ｌ１４、６Ｌ１１〜６Ｌ１３、７Ｌ１１〜７Ｌ１２を入力する回路を示す図である。
【図９】本実施の形態にかかるランレングス判定回路２２０２において、１０の繰り返しのパターンとの比較結果ＰＣ２１〜ＰＣ２８と、図５の前処理部から出力される信号２Ｌ２１〜２Ｌ２７、３Ｌ２１〜３Ｌ２６、４Ｌ２１〜４Ｌ２５、５Ｌ２１〜５Ｌ２４、６Ｌ２１〜６Ｌ２３、７Ｌ２１〜７Ｌ２２を入力する回路を示す図である。
【図１０】本実施の形態にかかるランレングス判定回路２２０２において、０１の繰り返しのパターンとの比較結果ＰＣ３１〜ＰＣ３８と、図６の前処理部から出力される信号２Ｌ３１〜２Ｌ３７、３Ｌ３１〜３Ｌ３６、４Ｌ３１〜４Ｌ３５、５Ｌ３１〜５Ｌ３４、６Ｌ３１〜６Ｌ３３、７Ｌ３１〜７Ｌ３２を入力する回路を示す図である。
【図１１】本実施の形態にかかるブランク行決定回路２２０５において、図７のランレングス判定回路２２０２の出力を入力する回路を示す図である。
【図１２】本実施の形態にかかるブランク行決定回路２２０５において、図８のランレングス判定回路２２０２の出力を入力する回路を示す図である。
【図１３】本実施の形態にかかるブランク行決定回路２２０５において、図９のランレングス判定回路２２０２の出力を入力する回路を示す図である。
【図１４】本実施の形態にかかるブランク行決定回路２２０５において、図１０のランレングス判定回路２２０２の出力を入力する回路を示す図である。
【図１５】本実施の形態にかかるビットマップ（ＢＭ）判定回路２２０３において、図２のパターンコンパレータ２２１１の回路からの出力を入力する回路を示す図である。
【図１６】本実施の形態にかかるブランク行決定回路２２０５において、図１１〜１４のブランク行決定回路２２０５からの出力と図１５のＢＭ判定回路２２０３からの出力を入力する図である。
【図１７】本実施の形態にかかるブランクランレングス判定前処理部２２０６の収束連鎖型論理積回路を示す図である。
【図１８】本実施の形態にかかるブランクランレングス判定回路２２０７を示す図である。
【図１９】本実施の形態にかかるブランクランレングス判定前処理部２２０６の収束連鎖型論理和回路を示す図である。
【図２０】本実施の形態にかかる画像表示装置全体の構成を示すブロック図である。
【図２１】本実施の形態にかかる３行目までのブランクを調べる内部回路ＮＣＯＤＥ３ＳＥＬ２３０１の構成およびその真理値表を示す図である。
【図２２】本実施の形態にかかる４行目までのブランクを調べる内部回路ＮＣＯＤＥ４ＳＥＬ２４０１の構成およびその真理値表を示す図である。
【図２３】本実施の形態にかかる５行目までのブランクを調べる内部回路ＮＣＯＤＥ５ＳＥＬ２５０１の構成およびその真理値表を示す図である。
【図２４】本実施の形態にかかる６行目までのブランクを調べる内部回路ＮＣＯＤＥ６ＳＥＬ２６０１の構成およびその真理値表を示す図である。
【図２５】本実施の形態にかかる７行目までのブランクを調べる内部回路ＮＣＯＤＥ７ＳＥＬ２７０１の構成およびその真理値表を示す図である。
【図２６】本実施の形態にかかるＣＯＤＥ１を決定する内部回路ＥＮＣＯＤＥ１ＳＥＬ２８０１およびＥＮＣＯＤＥ１ＬＡＴＣＨ２８０２を示す図である。
【図２７】本実施の形態にかかる図２６のＣＯＤＥ１を決定する内部回路ＥＮＣＯＤＥ１ＳＥＬ２８０１の真理値表を示す図である。
【図２８】本実施の形態にかかるＣＯＤＥ５を決定する内部回路ＥＮＣＯＤＥ５ＳＥＬ３００１およびＥＮＣＯＤＥ５ＬＡＴＣＨ３００２を示す図である。
【図２９】本実施の形態にかかる図２８のＣＯＤＥ５を決定する内部回路ＥＮＣＯＤＥ５ＳＥＬ３００１の真理値表を示す図である。
【図３０】本実施の形態にかかるＣＯＤＥ８を決定する内部回路ＥＮＣＯＤＥ８ＳＥＬ２９０１およびＥＮＣＯＤＥ８ＬＡＴＣＨ２９０２を示す図である。
【図３１】本実施の形態にかかる図３０のＣＯＤＥ８を決定する内部回路ＥＮＣＯＤＥ８ＳＥＬ２９０１の真理値表を示す図である。
【符号の説明】
２２０１ ランレングス判定前処理部
２２０２ ランレングス判定回路
２２０３ ＢＭ判定回路
２２０４ コード決定回路
２２０５ ブランク行決定回路
２２０６ ブランクランレングス判定前処理部
２２０７ ブランクランレングス判定回路
２２０８ ブランク数決定回路
２２０９ ラインバッファ
２２１０ コードレジスタ
２２１１ パターンコンパレータ
２２１２ 参照パターンレジスタ
２２１３ 識別データ付加回路
２２１４ ビデオメモリ
２２１５ 格納データ数演算回路
２２１６ 格納データ数レジスタ
【発明の属する技術分野】
本発明は、画像処理装置、画像形成装置が有するＣＲＴ（Cathode Ray Tube）やＬＣＤなどを使用した表示画面に表示する画像データの符号化／復号化を行う画像表示装置に関し、特に画像データを実使用状態でも変更可能にする画像表示装置に関する。
【０００２】
【従来の技術】
一般的に、画像表示装置には、表示用の画像データを蓄積するビデオメモリが備えられている。このビデオメモリは、表示データをビットマップデータとして格納するので、エントロピー的冗長度の影響でメモリを消費することになる。例えば、６４０×４８０ｄｏｔのＶＧＡ（Video Graphics Array）画面のモノクロ表示であれば、背景色となる白データまたは黒データが何ラインも続く場合、そのままビットマップデータとして格納すると６４０×（ライン数）のメモリを占有することになる。このような表示用に限らず、一般に画像データの情報量は膨大であり、そのままの状態で取り扱って画像データを格納しようとすると、ビデオメモリに格納するデータ量が膨大となり、多くのメモリを必要とするのでコスト的に負担がかかってしまうことになる。
【０００３】
そこで、画像データを格納する場合、符号化圧縮してデータ量を削減し、その符号化した状態で画像データを取り扱う符号化方式が提案されている。例えば、ＭＨ符号化方式またはＭＭＲ符号化方式、自然画像用としてＪＰＥＧ、ＪＢＩＧなどの変換符号化方式、算術符号化方式を含んだ圧縮方式などがある。
また、２値化された画像データを対象とする画像表示装置の符号化復号化装置において、画像データを固定長データごとに分割して、パターン一致比較処理を並列処理し、さらに一致比較結果からランレングスを判定してエントロピー符号化する即時符号化方式で、ビデオメモリに表示画像を格納して、復号化時には画像情報をランレングスより上記処理の逆変換によって元のビットマップデータに復号化し、表示データを形成する画像表示装置も提案されている。
【０００４】
しかしながら、従来の符号化圧縮方式は符号化の処理が複雑であり、判断処理や演算処理を行うので、例えば、算術符号化方式であるＱＭ−Ｃｏｄｅｒはプロセスが複雑で処理速度が遅いというように、符号化あるいは復号化の際に多くの処理時間を必要としていた。
また、従来の符号化圧縮方式は、ファクシミリ装置などで画像を伝送する分野で発達して来た技術であるので、圧縮率を改善するためにページ単位の処理を前提としている傾向がある。これにより、格納した画像データを部分的に取り出して復号化したり、さらに編集して格納する場合などに目的のデータ以外に多くの画像データを復号化する必要が生じ、無駄な時間を費やすことになってしまい、任意の部分を復号化したり編集するのには適していなかった。
【０００５】
さらに、従来の冗長度を改善する符号化方式では、同じパターンの連なり（ラン）の長さであるランレングスを逐次計数して符号化を行うため、ハードウェア化した符号化装置であっても、１つのランレングスを決定するのに数クロックあるいは数十クロックもの時間を必要とする。このような従来の符号化復号化方式をビデオメモリへの表示データ（画像データ）の格納に適用すると、ビットマップデータとして格納し、編集する方式に比べると何十倍あるいは何千倍もの処理時間が必要となり、描画速度を遅らせることとなる。
そこで、２値化された画像データを対象とする画像表示装置の符号化復号化装置において、画像データを固定長データごとに分割して、パターン一致比較処理を並列処理し、さらに一致比較結果からランレングスを判定してエントロピー符号化を即時実行する画像表示装置において、データパターン比較手段に比較パターンを設定するレジスタを設けて、比較参照する所定のパターンの内容を外部からソフトウェアの処理によって、変更可能な構造を備える方法が提案されていたが、設定された比較参照パターンによってどの程度の圧縮効果があるかは、外部制御装置からは逐一監視することはできなかった。つまり、比較パターンの最適化は、装置の開発段階で開発支援装置等を用いて評価しながら行われるものであり、稼動中の実機の制御ソフトでさらに最適化することはできなかった。
【０００６】
【発明が解決しようとする課題】
そこで、本発明は、表示画面に表示する表示データを格納手段（ビデオメモリ）に格納し、適宜表示内容を変更して使用する目的で、画像データの即時符号化を行う画像表示装置において、ビデオメモリに格納する圧縮後のデータ数を外部の制御装置からソフトウェアの処理によって読み出す方式を提供することにより、稼働中の実機において、比較参照する所定のパターンを最適化し、ビデオメモリに格納する画像データの圧縮率を改善することであることを第一の目的とする。
【０００７】
また、本発明は、請求項１記載の画像表示装置において、複数ライン分の圧縮された格納データを積算したデータ数を外部からソフトウェアの処理によって読み出す方式として、ある程度の表示面積を対象として平均化した圧縮結果を提供することにより、ソフトウェアの負担を軽減することであることを第二の目的とする。
【０００８】
【課題を解決するための手段】
かかる目的を達成するために、請求項１記載の発明では、受領した画像データを複数の所定の固定長データに分割し、所定のデータパターンと比較した結果をランレングスの符号化データに符号化してデータ格納手段に格納し、該格納手段に格納された符号化データを復号化して表示をする画像表示装置において、前記符号化に用いる所定のデータパターンを参照パターンとして設定する参照パターンレジスタと、前記データ格納手段に格納された符号化データ数を演算する格納データ数演算手段と、該格納データ数演算手段が演算した符号化データ格納数を設定する格納データ数レジスタと、前記格納データ数レジスタを読み取って得られた符号化データの格納数に基づき前記参照パターンにおける符号化の圧縮率を評価し、さらに圧縮率を最適化するための参照パターンを前記参照パターンレジスタに設定する制御手段と、を備えることを特徴とすることにより、第１の目的を達成する。
【０００９】
請求項２記載の発明では、請求項１記載の発明において、前記制御手段によって前記格納データ数レジスタから得られる数値が、複数ライン分の格納データを積算した値であることを特徴とすることにより、第２の目的を達成する。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図１ないし図３１を参照して詳細に説明する。ＶＧＡ表示画面の画面サイズは水平６４０ｄｏｔ、垂直４８０ｄｏｔであるが、本実施の形態では説明を簡略化するために一度に扱うデータ幅（１水平ラインのデータ）を６４ｂｉｔとし、符号化の最小単位を８ｂｉｔとする。
図２０は、本実施の形態にかかる画像表示装置の全体の構成を示すブロック図である。また図１は、ラインバッファ２２０９を示した図である。また、図２は本実施の形態にかかるデータパターン比較手段（パターンコンパレータ２２１１）を示した図である。なお、本実施の形態の画像表示装置の画像データの符号化方式は、１水平ライン分のデータを一括して符号化するものとする。
画像表示装置のソフトウェア処理によって外部のホストＣＰＵ（中央処理装置）によって描画された画像データは一旦、図１に示す６４ｂｉｔのラインバッファ２２０９（図２０参照）に格納される。１水平ラインの画像データは、符号化の最小単位である８ｂｉｔに区切られてＬＤ１、ＬＤ２、・・・ＬＤ８として図２に示すパターンコンパレータ２２１１に並列接続される。
【００１１】
本実施の形態では４種類のパターンコンパレータ２０１〜２０４を使用している。動作説明の一例として、パターンコンパレータ２０１は８ｂｉｔが全て０のパターンとの比較、パターンコンパレータ２０２は全て１のパターンとの比較、パターンコンパレータ２０３は１０の繰り返しのパターンとの比較、パターンコンパレータ２０４は０１の繰り返しのパターンとの比較を行っているものとする。
各パターンコンパレータ２０１〜２０４の出力ＰＣ０１〜ＰＣ０８、ＰＣ１１〜ＰＣ１８、ＰＣ２１〜ＰＣ２８、ＰＣ３１〜ＰＣ３８は、入力パターンが全て一致した場合に真（１）となり、それ以外は偽（０）となる。
【００１２】
このパターンコンパレータの出力は、図２０のランレングス判定前処理部２２０１に接続される。図３〜６に本実施の形態にかかるランレングス判定前処理部の回路を示す。図３のランレングス判定前処理部の回路では、全て０のパターンとの比較結果ＰＣ０１〜ＰＣ０８を入力する。図４のランレングス判定前処理部の回路では、全て１のパターンとの比較結果ＰＣ１１〜ＰＣ１８を入力する。図５のランレングス判定前処理部の回路では、１０の繰り返しのパターンとの比較結果ＰＣ２１〜ＰＣ２８を入力する。図６のランレングス判定前処理部の回路では、０１の繰り返しのパターンとの比較結果ＰＣ３１〜ＰＣ３８を入力する。
【００１３】
図３〜６に示すようにランレングス判定前処理部２２０１は、隣接する行のコンパレータ出力のＡＮＤ（論理積）をとり、そのＡＮＤ出力の隣接する出力とＡＮＤをとる。このＡＮＤ回路は１段階進む毎に１つ減少し、最後に１つのＡＮＤ出力であるＲＬ８０１〜ＲＬ８３１を得るようになっている。なお、本実施の形態では図３〜６に示すような回路を収束連鎖型論理積回路と言うことにする。
パターンコンパレータの出力および各段のＡＮＤ出力は、同じパターンの連なり（ラン）が存在することを意味しているが、図３〜６の段階ではそのパターンの連なりであるランの長さ（ランレングス）を判別することはできない。
【００１４】
以上のようにして得られた、ランの存在を意味するパターンコンパレータの出力と図３〜６の各段のＡＮＤ出力は、図２０のランレングス判定回路２２０２に入力される。図７〜１０は、本実施の形態にかかるランレングス判定回路２２０２の内部回路構成をに示した図である。図７のランレングス判定回路は、全て０のパターンとの比較出力ＰＣ０１〜ＰＣ０８を入力して図３の前処理部から出力される信号２Ｌ０１〜２Ｌ０７、３Ｌ０１〜３Ｌ０６、４Ｌ０１〜４Ｌ０５、５Ｌ０１〜５Ｌ０４、６Ｌ０１〜６Ｌ０３、７Ｌ０１〜７Ｌ０２を入力する回路である。他の３種類の前処理部出力も同様に図８〜１０に示すようなランレングス判定回路を設ける。
【００１５】
ランレングス判定回路２２０２は、入力されたランの存在を意味する信号の中から同一パターンの一致出力が何回連続するかを判定する。この判定は、単独で真である部分を判別することにより行われ、基本的に３入力のＡＮＤ回路で注目する同じパターンの連なり（ラン）が真であり、隣接するランが偽であるとき同じパターンの連なりであるランの長さ（ランレングス）が確定するようになっている。
【００１６】
図７〜１０のランレングス判定出力ＲＬ１０１〜ＲＬ１３１、ＲＬ２０１〜ＲＬ２３１、ＲＬ３０１〜ＲＬ３３１、ＲＬ４０１〜ＲＬ４３１、ＲＬ５０１〜ＲＬ５３１、ＲＬ６０１〜ＲＬ６３１、ＲＬ７０１〜ＲＬ７３１および図３〜６の出力ＲＬ８０１〜ＲＬ８３１を「１行目のランレングス判定結果」とする。同様にＲＬ１０２〜ＲＬ１３２、ＲＬ２０２〜ＲＬ２３２、ＲＬ３０２〜ＲＬ３３２、ＲＬ４０２〜ＲＬ４３２、ＲＬ５０２〜ＲＬ５３２、ＲＬ６０２〜ＲＬ６３２、ＲＬ７０２〜ＲＬ７３２を「２行目のランレングス判定結果」、以下同様にして、ＲＬ１０８〜ＲＬ１３８を「８行目のランレングス判定結果」とする。
【００１７】
この「任意の行のランレングス判定結果」の中で同時に真となるランレングス判定出力は存在せず、また、他の３種類のパターンコンパレータ出力に対する「同一行のランレングス判定結果」も同時に真となることはない。すなわち、任意の行の唯一の種類の中の唯一のランレングス判定出力が真になるか、またはその行がどの種類のランレングスにも含まれない場合、その判定結果は全て偽になる。このようにしてランレングスが確定する。
【００１８】
「その行がランレングスに含まれない場合」とは、その行に関する全ての種類のパターンコンパレータ出力が偽であるような場合である。ランレングスで表わす符号に属さないデータとは例えば、ＬＤ１のパターンコンパレータ出力ＰＣ０１、ＰＣ１１、ＰＣ２１、ＰＣ３１が全て偽の場合、すなわちＬＤ１の画像データがどのパターンとも一致しなかった場合が該当し、本実施の形態ではこのような画像データはビットマップデータとしてそのままビデオメモリ２２１４に格納することになる。
【００１９】
このようにして得られたランレングス判定出力は図２０のコード決定回路２２０４およびブランク行決定回路２２０５に接続される。
【００２０】
ビットマップデータを検出する目的で図２０に示すＢＭ判定回路２２０３を設けている。図１５に本実施の形態にかかるその内部回路を示す。例えば１行目がビットマップデータであるとき、その出力ＢＭ１は真になる。
ＢＭ１〜ＢＭ８はランレングス判定結果の各行に対応しており、例えばＢＭ１が真のときは１行目のランレングス判定結果は全て偽であるし、１行目のランレングス判定結果のどれかが真のときはＢＭ１は偽である。従って、ＢＭ１が真のときはＬＤ１のデータはそのままビットマップデータとしてビデオメモリ２２１４に格納される。
本実施の形態では、ランレングスを表す符号（ランレングスコード）とビットマップデータを識別するためのデータをＭＳＢに１ｂｉｔ付加している。よって、格納するデータは各行９ｂｉｔになる。この識別データは、コード決定回路２２０４の出力に対して識別データ付加回路２２１３で付加される。識別データ付加回路２２１３にはＢＭ判定回路２２０３の出力ＢＭ１〜ＢＭ８が接続されている。例えばＢＭ１が真のとき、ＬＤ１のデータのＭＳＢ側に“１”が付加される。ＢＭ１が偽の時は、ランレングスコードのＭＳＢ側に“０”が付加される。
【００２１】
任意のｊ行目のラインに対応するデータＬＤｊがそれより上位の行のランレングス判定結果に含まれる場合、ｊ行のランレングス判定結果およびＢＭｊは全て偽となり、ｊ行に対応する符号は無いことになる。
このようにして、ランレングスの存在する行とビットマップデータの存在する行の符号のみが識別データを付加されてビデオメモリ２２１４に格納される。
【００２２】
このようにして符号化した結果、格納するデータが何ｂｙｔｅになるかは決まっていないので、符号化する段階で毎回ブランク行を除外してビットマップデータとランレングスコードを抽出しなければならない。そのためにブランク行の分布を示す信号を図２０のコード決定回路２２０４に接続する。
【００２３】
まず図２０のランレングス判定回路２２０２の出力をブランク行決定回路２２０５に接続する。本実施の形態にかかるブランク行決定回路２２０５は図１１〜１４および図１６で構成されており、ランレングス判定回路２２０２の出力を図１１〜１４の各回路に接続する。図１１〜１４の各回路の出力は、各行にランレングスコードが存在する場合に真となる。図１１〜１４の出力は図１６の各回路に接続される。更にＢＭ判定回路２２０３の出力ＢＭ１〜ＢＭ８も図１６の各回路に接続する。
【００２４】
図１６の出力ｎＢＭＲＬ２〜ｎＢＭＲＬ８は各行にランレングスコードが存在しなくて且つその行のデータがビットマップデータでも無い場合に真となる。つまりその行が上位のランレングスコードに含まれていてブランクであることを示している。ｎＢＭＲＬ２〜ｎＢＭＲＬ８が偽の場合はその行にランレングスコードかビットマップデータが存在することを意味する。
【００２５】
次に図１６の出力ｎＢＭＲＬ２〜ｎＢＭＲＬ８を図２０のブランクランレングス判定前処理部２２０６に接続する。本実施の形態にかかるブランクランレングス判定前処理部２２０６の回路構成を図１７の収束連鎖型論理積回路および図１９の収束連鎖型論理和回路に示す。
図１７の出力はランレングス判定前処理部２２０１と同様、ブランクの連なり（ラン）が存在することを意味している。この出力を図２０のブランクランレングス判定回路２２０７とブランク数決定回路２２０８に接続する。
図１９の出力でＮＣＯＲ２２は、２〜３行目にブランクが存在することを示している。同様にＮＣＯＲ３２は２〜４行目、ＮＣＯＲ４２は２〜５行目、ＮＣＯＲ５２は２〜６行目、ＮＣＯＲ６２は２〜７行目、ＮＣＯＲ７２は２〜８行目にブランクが存在することを示している。これらの出力は図２０のコード決定回路２２０４に接続する。
【００２６】
本実施の形態にかかるブランクランレングス判定回路２２０７は図１８に示すような回路で、ランレングス判定回路２２０２と同様、入力されたブランクランの存在を意味する信号の中から、ブランクが何回連続するかを判定するものである。
【００２７】
次に図２０のブランク数決定回路２２０８にブランク行決定回路２２０５の出力とブランクランレングス判定前処理部２２０６の出力とブランクランレングス判定回路２２０７の出力を接続し、最終的な符号の並びを確定する為に必要な処理を行う。本実施の形態にかかるブランク数決定回路２２０８は図２１〜２５で構成されている。
【００２８】
ブランク数決定回路２２０８は２行目から該当行までに何行のブランクが存在するかを表わす信号ＮＣＯＤＥ３−１〜ＮＣＯＤＥ７−６を出力する。例えばＮＣＯＤＥ３−１は３行目までに１行だけブランクが存在することを意味しており、ＮＣＯＤＥ７−６では７行目までに６行のブランクが存在することを表わしている。図２１は、３行目までのブランクを表す信号ＮＣＯＤＥ３−１およびＮＣＯＤＥ３−２を決定する論理回路ＮＣＯＤＥ３ＳＥＬ（２３０１）とその真理値表である。ここで、ＮＣＯＤＥ３ＳＥＬ（２３０１）に入力される信号のなかで、ＮＣＯＤＥ２−１はｎＢＭＲＬ２と同じ意味である。つまり、２行目までに１行だけブランクが存在していることを示す信号である。図２２は、４行目までのブランクを表す信号ＮＣＯＤＥ４−１、ＮＣＯＤＥ４−２およびＮＣＯＤＥ４−３を決定する論理回路ＮＣＯＤＥ４ＳＥＬ（２４０１）とその真理値表である。図２３は、５行目までのブランクを表す信号ＮＣＯＤＥ５−１、ＮＣＯＤＥ５−２、ＮＣＯＤＥ５−３およびＮＣＯＤＥ５−４とその真理値表を決定する論理回路ＮＣＯＤＥ５ＳＥＬ（２５０１）を表す。図２４は、６行目までのブランクを表す信号ＮＣＯＤＥ６−１〜ＮＣＯＤＥ６−５とその真理値表を決定する論理回路ＮＣＯＤＥ６ＳＥＬ（２６０１）を表す。図２５は、７行目までのブランクを表す信号ＮＣＯＤＥ７−１〜ＮＣＯＤＥ７−６とその真理値表を決定する論理回路ＮＣＯＤＥ７ＳＥＬ（２７０１）を表す。
【００２９】
図２０のコード決定回路２２０４に以上説明したラインバッファ２２０９、ＢＭ判定回路２２０３、ランレングス判定回路２２０２、ブランク行決定回路２２０５、ブランクランレングス判定前処理部２２０６、ブランク数決定回路２２０８の各出力を入力する。加えてコードレジスタ２２１０において、外部から入力して制御するコード変換用の設定データ（ａｌｌ０ｒｌ１〜ａｌｌ０ｒｌ８、ａｌｌ１ｒｌ１〜ａｌｌ１ｒｌ８、ａｌｌ２ｒｌ１〜ａｌｌ２ｒｌ８、ａｌｌ３ｒｌ１〜ａｌｌ３ｒｌ８）を入力し、符号化データＣＯＤＥ１〜ＣＯＤＥ８を得る。本実施の形態にかかるコード決定回路２２０４は図２６〜３１で構成されている。
【００３０】
図２６は、ＣＯＤＥ１を決定する論理回路（ＥＮＣＯＤＥ１ＳＥＬ２８０１およびＥＮＣＯＤＥ１ＬＡＴＣＨ２８０２）であり、図２７はその真理値表である。図２８は、ＣＯＤＥ５を決定する論理回路（ＥＮＣＯＤＥ５ＳＥＬ３００１およびＥＮＣＯＤＥ１ＬＡＴＣＨ３００２）であり、図２９はその真理値表である。図３０は、ＣＯＤＥ８を決定する論理回路（ＥＮＣＯＤＥ８ＳＥＬ２９０１およびＥＮＣＯＤＥ１ＬＡＴＣＨ２９０２）、図３１はその真理値表である。
また、ＣＯＤＥ２〜ＣＯＤＥ４、ＣＯＤＥ６およびＣＯＤＥ７を決定する回路は、入力される信号が異なるだけで構成としては図３０、図３１と同等のものであるので省略する。
【００３１】
これまでの説明でパターンコンパレータ２２１１では、４種類のパターンコンパレータが参照するパターンを８ｂｉｔが全て０のパターン、８ｂｉｔが全て１のパターン、１０の繰り返しのパターン、０１の繰り返しのパターンとしていたが、パターンコンパレータ２２１１で参照する４種類のパターンは参照パターンレジスタ２２１２に設定され保持されている。参照パターンレジスタ２２１２の内容は、参照パターンの最適化のためにソフトウェアの処理によって外部のホストＣＰＵ（中央処理装置）が設定を変更できる構造になっている。
【００３２】
請求項１記載の発明の効果を実現するため、格納データ数演算回路２２１５と格納データ数レジスタ２２１６を設けている。コード決定回路２２０４の出力である符号化データＣＯＤＥ１〜ＣＯＤＥ８に対して識別データ付加回路２２１３で識別データを付加し、ビデオメモリ２２１４に格納されるデータを入力してデータ数を格納データ数演算回路２２１５に入力する。格納データ数演算回路２２１５では圧縮されたコードから格納データ数を演算し、格納データ数レジスタ２２１６に格納する。外部のホストＣＰＵ（中央処理装置）が、格納データ数レジスタ２２１６からデータを読み出せる構造になっている。
【００３３】
ホストＣＰＵは、格納データ数レジスタ２２１６から得られたデータからソフトウェアの処理により圧縮率を評価し、さらに最適化するために参照パターンレジスタ２２１２のデータを更新することができる。
【００３４】
次に、請求項２記載の発明の効果を実現するための構成は、格納データ数演算回路２２１５で複数ライン分の格納データ数を演算する回路を備えている。請求項１記載の発明では１ライン毎の圧縮結果が得られるが、請求項２記載の発明では例えば、６４ラインの格納データ数を積算すれば、水平６４画素・垂直６４画素の矩形領域の圧縮結果が得られる。
【００３５】
本実施の形態では、８ｂｙｔｅの表示データを８ｂｉｔ単位でパターン比較し符号化しているが、１ライン分のデータを１２８ｂｉｔ、２５６ｂｉｔまたはそれ以外のｂｉｔ数にしたり、符号化の最小単位を１６ｂｉｔ、３２ｂｉｔまたはそれ以外のｂｉｔ数にしても全く同じ方法で符号化することができる。１ライン分のｂｉｔ数と符号化の最小単位のｂｉｔ数は、ビデオメモリの構成や編集方法（ホストＣＰＵからのアクセス方法）あるいは扱う表示データの特性に合わせて最適化する必要がある。
【００３６】
なお、本実施の形態では表示画像データの符号化復号化方式を画像表示装置に適用する場合について説明してきたが、これに限られるものではなく、他の画像処理装置、画像形成装置の画像処理や画像形成の際の画像データの符号化復号化にも適用してもよい。
【００３７】
【発明の効果】
請求項１記載の発明によれば、表示画面に表示する表示データをビデオメモリに格納し、適宜表示内容を変更して使用する目的で、画像データの即時符号化が可能なランレングス判定回路を備え、表示画面に表示するデータを即時符号化してビデオメモリに格納し、表示内容を変更する際は適宜ビデオメモリのデータを編集して使用する画像表示装置において、パターン一致比較処理に用いる複数種類の参照パターンを、あらゆるアプリケーションでその表示内容に適したパターンとするように、外部からソフトウェアの処理によって最適化する場合に、圧縮結果を外部からソフトウェアの処理によって確認し評価できる。したがって、実使用状態で参照パターンを改善して最適化を行い、ビデオメモリ容量を削減することができる。
【００３８】
請求項２記載の発明によれば、請求項１記載の画像表示装置において、矩形表示領域の圧縮結果を外部からソフトウェアの処理によって確認し評価できるので、ソフトウェアの処理によって平均化する必要がなく、ソフトウェアの負担を軽減することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかるラインバッファ２２０９の構成を示す図である。
【図２】本実施の形態にかかるパターンコンパレータ２２１１の構成を示す図である。
【図３】本実施の形態にかかるランレングス判定前処理部２２０１の収束連鎖型論理積回路において、全て０のパターンとの比較結果ＰＣ０１〜ＰＣ０８を入力し、出力ＲＬ８０１を得ることを示す図である。
【図４】本実施の形態にかかるランレングス判定前処理部２２０１の収束連鎖型論理積回路において、全て１のパターンとの比較結果ＰＣ１１〜ＰＣ１８を入力し、出力ＲＬ８１１を得ることを示す図である。
【図５】本実施の形態にかかるランレングス判定前処理部２２０１の収束連鎖型論理積回路において、１０の繰り返しのパターンとの比較結果ＰＣ２１〜ＰＣ２８を入力し、出力ＲＬ８２１を得ることを示す図である。
【図６】本実施の形態にかかるランレングス判定前処理部２２０１の収束連鎖型論理積回路において、０１の繰り返しのパターンとの比較結果ＰＣ３１〜ＰＣ３８を入力し、出力ＲＬ８３１を得ることを示す図である。
【図７】本実施の形態にかかるランレングス判定回路２２０２において、全て０のパターンとの比較結果ＰＣ０１〜ＰＣ０８と、図３の前処理部から出力される信号２Ｌ０１〜２Ｌ０７、３Ｌ０１〜３Ｌ０６、４Ｌ０１〜４Ｌ０５、５Ｌ０１〜５Ｌ０４、６Ｌ０１〜６Ｌ０３、７Ｌ０１〜７Ｌ０２を入力する回路を示す図である。
【図８】本実施の形態にかかるランレングス判定回路２２０２において、全て１のパターンとの比較結果ＰＣ１１〜ＰＣ１８と、図４の前処理部から出力される信号２Ｌ１１〜２Ｌ１７、３Ｌ１１〜３Ｌ１６、４Ｌ１１〜４Ｌ１５、５Ｌ１１〜５Ｌ１４、６Ｌ１１〜６Ｌ１３、７Ｌ１１〜７Ｌ１２を入力する回路を示す図である。
【図９】本実施の形態にかかるランレングス判定回路２２０２において、１０の繰り返しのパターンとの比較結果ＰＣ２１〜ＰＣ２８と、図５の前処理部から出力される信号２Ｌ２１〜２Ｌ２７、３Ｌ２１〜３Ｌ２６、４Ｌ２１〜４Ｌ２５、５Ｌ２１〜５Ｌ２４、６Ｌ２１〜６Ｌ２３、７Ｌ２１〜７Ｌ２２を入力する回路を示す図である。
【図１０】本実施の形態にかかるランレングス判定回路２２０２において、０１の繰り返しのパターンとの比較結果ＰＣ３１〜ＰＣ３８と、図６の前処理部から出力される信号２Ｌ３１〜２Ｌ３７、３Ｌ３１〜３Ｌ３６、４Ｌ３１〜４Ｌ３５、５Ｌ３１〜５Ｌ３４、６Ｌ３１〜６Ｌ３３、７Ｌ３１〜７Ｌ３２を入力する回路を示す図である。
【図１１】本実施の形態にかかるブランク行決定回路２２０５において、図７のランレングス判定回路２２０２の出力を入力する回路を示す図である。
【図１２】本実施の形態にかかるブランク行決定回路２２０５において、図８のランレングス判定回路２２０２の出力を入力する回路を示す図である。
【図１３】本実施の形態にかかるブランク行決定回路２２０５において、図９のランレングス判定回路２２０２の出力を入力する回路を示す図である。
【図１４】本実施の形態にかかるブランク行決定回路２２０５において、図１０のランレングス判定回路２２０２の出力を入力する回路を示す図である。
【図１５】本実施の形態にかかるビットマップ（ＢＭ）判定回路２２０３において、図２のパターンコンパレータ２２１１の回路からの出力を入力する回路を示す図である。
【図１６】本実施の形態にかかるブランク行決定回路２２０５において、図１１〜１４のブランク行決定回路２２０５からの出力と図１５のＢＭ判定回路２２０３からの出力を入力する図である。
【図１７】本実施の形態にかかるブランクランレングス判定前処理部２２０６の収束連鎖型論理積回路を示す図である。
【図１８】本実施の形態にかかるブランクランレングス判定回路２２０７を示す図である。
【図１９】本実施の形態にかかるブランクランレングス判定前処理部２２０６の収束連鎖型論理和回路を示す図である。
【図２０】本実施の形態にかかる画像表示装置全体の構成を示すブロック図である。
【図２１】本実施の形態にかかる３行目までのブランクを調べる内部回路ＮＣＯＤＥ３ＳＥＬ２３０１の構成およびその真理値表を示す図である。
【図２２】本実施の形態にかかる４行目までのブランクを調べる内部回路ＮＣＯＤＥ４ＳＥＬ２４０１の構成およびその真理値表を示す図である。
【図２３】本実施の形態にかかる５行目までのブランクを調べる内部回路ＮＣＯＤＥ５ＳＥＬ２５０１の構成およびその真理値表を示す図である。
【図２４】本実施の形態にかかる６行目までのブランクを調べる内部回路ＮＣＯＤＥ６ＳＥＬ２６０１の構成およびその真理値表を示す図である。
【図２５】本実施の形態にかかる７行目までのブランクを調べる内部回路ＮＣＯＤＥ７ＳＥＬ２７０１の構成およびその真理値表を示す図である。
【図２６】本実施の形態にかかるＣＯＤＥ１を決定する内部回路ＥＮＣＯＤＥ１ＳＥＬ２８０１およびＥＮＣＯＤＥ１ＬＡＴＣＨ２８０２を示す図である。
【図２７】本実施の形態にかかる図２６のＣＯＤＥ１を決定する内部回路ＥＮＣＯＤＥ１ＳＥＬ２８０１の真理値表を示す図である。
【図２８】本実施の形態にかかるＣＯＤＥ５を決定する内部回路ＥＮＣＯＤＥ５ＳＥＬ３００１およびＥＮＣＯＤＥ５ＬＡＴＣＨ３００２を示す図である。
【図２９】本実施の形態にかかる図２８のＣＯＤＥ５を決定する内部回路ＥＮＣＯＤＥ５ＳＥＬ３００１の真理値表を示す図である。
【図３０】本実施の形態にかかるＣＯＤＥ８を決定する内部回路ＥＮＣＯＤＥ８ＳＥＬ２９０１およびＥＮＣＯＤＥ８ＬＡＴＣＨ２９０２を示す図である。
【図３１】本実施の形態にかかる図３０のＣＯＤＥ８を決定する内部回路ＥＮＣＯＤＥ８ＳＥＬ２９０１の真理値表を示す図である。
【符号の説明】
２２０１ ランレングス判定前処理部
２２０２ ランレングス判定回路
２２０３ ＢＭ判定回路
２２０４ コード決定回路
２２０５ ブランク行決定回路
２２０６ ブランクランレングス判定前処理部
２２０７ ブランクランレングス判定回路
２２０８ ブランク数決定回路
２２０９ ラインバッファ
２２１０ コードレジスタ
２２１１ パターンコンパレータ
２２１２ 参照パターンレジスタ
２２１３ 識別データ付加回路
２２１４ ビデオメモリ
２２１５ 格納データ数演算回路
２２１６ 格納データ数レジスタ
Claims (2)
- 受領した画像データを複数の所定の固定長データに分割し、所定のデータパターンと比較した結果をランレングスの符号化データに符号化してデータ格納手段に格納し、該格納手段に格納された符号化データを復号化して表示をする画像表示装置において、
前記符号化に用いる所定のデータパターンを参照パターンとして設定する参照パターンレジスタと、
前記データ格納手段に格納された符号化データ数を演算する格納データ数演算手段と、
該格納データ数演算手段が演算した符号化データ格納数を設定する格納データ数レジスタと、
前記格納データ数レジスタを読み取って得られた符号化データの格納数に基づき前記参照パターンにおける符号化の圧縮率を評価し、さらに圧縮率を最適化するための参照パターンを前記参照パターンレジスタに設定する制御手段と、
を備えることを特徴とする画像表示装置。 - 前記制御手段によって前記格納データ数レジスタから得られる数値が、複数ライン分の格納データを積算した値であることを特徴とする請求項１記載の画像表示装置。
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