JP3914170B2

JP3914170B2 - Semiconductor memory device

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Publication number: JP3914170B2
Application number: JP2003128039A
Authority: JP
Inventors: 誠一有留
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-31
Filing date: 2003-05-06
Publication date: 2007-05-16
Anticipated expiration: 2015-07-05
Also published as: JP2003347439A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ構造の半導体記憶装置に係わり、特に浮遊ゲート（電荷蓄積層）と制御ゲートを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性メモリの分野で、浮遊ゲートを有するＭＯＳＦＥＴ構造のメモリセルを用いた電気的書替え可能な不揮発性メモリ装置は、ＥＥＰＲＯＭとして知られている。この種のＥＥＰＲＯＭのメモリアレイは、互いに交差する行線と列線の各交点にメモリセルを配置して構成される。実際のパターン上では、二つのメモリセルのドレインを共通にし、ここに列線がコンタクトするようにしてコンタクト部のセル占有面積をできるだけ小さくしている。しかし、このようにしても、二つのメモリセルの共通ドレイン毎に列線とのコンタクト部を必要とし、このコンタクト部がセル占有面積の大きい部分を占めている。
【０００３】
これに対して最近、メモリセルを直列接続してＮＡＮＤセルを構成し、コンタクト部を大幅に減らすことを可能としたＥＥＰＲＯＭが提案されている。このＮＡＮＤセルでは、一括して浮遊ゲートから電子を放出する全面消去（一括消去）を行った後、選択されたメモリセルだけについて、浮遊ゲートに電子を注入させる書込みを行う。全面消去時には、制御ゲートを“Ｌ”レベルにして、ウエルは“Ｈ”レベルにする。選択書込みでは、ソース側のセルからドレイン側のセルへと順番に書込んで行く。その場合、選択されたセルの電位は、ドレインが“Ｌ”レベルから中間レベル、制御ゲートは“Ｈ”レベルとなり、これにより浮遊ゲートに基板から電子が注入される。
【０００４】
選択されたセルよりもドレイン側にある非選択セルでは、ドレインに印加された電位を選択されたセルまで伝達するために、制御ゲートの電位をドレインに印加する電位と同程度にする必要がある。何故なら、ドレインに印加された電圧は、制御ゲートに印加された電圧からセルのしきい値電圧を差引いた電圧までしかソース側に伝達されないからである。
【０００５】
ところが、従来提案されているＮＡＮＤセルでは、浮遊ゲートがチャネル領域を横切って配設されているため、セルのしきい値電圧は浮遊ゲートの電位によって一義的に決定される。従って、読出し時に、非選択セルの制御ゲートに印加する電圧（通常Ｖcc）よりもセルのしきい値電圧が高くなった場合は、非選択セルはＯＮせず、選択セルのデータは読出せない。
【０００６】
図１４に、この場合のメモリセルのしきい値分布を示す。読出し時、非選択セルの制御ゲ−ト（ＣＧ）にＶcc＝４．５〜５．５Ｖを印加し、書込み側，消去側両方のメモリセルをＯＮさせる。もし、書込み側のメモリセルしきい値がＶccより高くなる（例えば６Ｖ）と、選択セルはＯＮせずに読出せない。
【０００７】
このようにメモリセルのしきい値電圧が浮遊ゲート電位で決定されると、書込みを行った時のしきい値電圧のバラツキの結果、あるメモリセルのしきい値電圧が高くなり、読出しを行う時の非選択セルの制御ゲート電圧ではメモリセルがＯＮできなくなる可能性が生じる。
【０００８】
そこで従来、図１１〜１３に平面図，等価回路図及び断面図を示すようなＮＡＮＤセルが提案されている。即ち、素子分離領域２により分離された基板１の領域には、ソ−ス・ドレインを構成する拡散層７が形成されていると共に、第１のゲ−ト絶縁膜３₂を介して浮遊ゲート４（４₁〜４₄）、第２のゲ−ト絶縁膜３₁及び第３のゲ−ト絶縁膜３₃を介して制御ゲ−ト６（６₁〜６₄）が設けられ、層間絶縁膜８を介してビット線９が配置されている。このＮＡＮＤセルは、浮遊ゲート４がチャネル部の一部にかかった構造を有しており、浮遊ゲート４がチャネル領域を完全に横切っていない状態、即ちチャネル領域をそのチャネル幅方向に関して部分的に覆う状態とし、覆っていない部分に図１１，１２に示すトランジスタ（Ｔ₁〜Ｔ₄）を形成し、メモリセルの正方向のしきい値電圧がこの浮遊ゲート４が覆っていないチャネル領域部分で決定されるようにしたことを特徴としている。
【０００９】
しかしながら、このセルでは次のような問題がある。即ち、素子領域と浮遊ゲートの合わせずれが生じると素子特性が大きく変化するという問題がある。図１１及び図１３（ａ）に示すように、素子領域と浮遊ゲートの合わせずれにより浮遊ゲート４とゲート絶縁膜３₂とのオーバーラップｘが変化してしまい、このｘの変化により、浮遊ゲート部分のメモリセルの特性、特にカップリング比が変化し、それによって書込み電圧，読出し電流が大きく変化する。また、浮遊ゲートで覆っていない部分のＴｒ（図１１，１２でＴ₁〜Ｔ₄）の特性もバラつき、この合わせずれのため、全体としてメモリセルの特性が大きく変化してしまう。
【００１０】
また、高集積化に伴ってチャネル幅を小さくすると、この合わせずれはさらに大きくなり、メモリセルの特性に影響を与える。このため、高集積化，微細化すると、この合わせずれの問題はさらに顕在化し、高集積化，微細化の妨げになっていた。さらに、この合わせずれの問題は、ＮＡＮＤセルに限らずＮＯＲセルに関しても同様に言えることである。
【００１１】
【発明が解決しようとする課題】
このように、従来の浮遊ゲートがチャネル部の一部にかかるメモリセルでは、浮遊ゲートと素子領域の合わせずれにより、メモリセルの特性が大きく変化するという問題があった。さらに、微細化に伴いこの問題は大きくなり、微細化を妨げる大きな要因になっている。
【００１２】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、合わせずれによるメモリセル特性のバラツキをなくし、高集積化，高信頼化をはかり得る半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１４】
即ち本発明は、半導体基板上に複数のメモリセルが配列形成され、各メモリセル間の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が導電性膜で埋め込まれた半導体記憶装置であって、前記導電性膜で埋め込まれた前記素子分離用溝の側面の少なくとも一部をトランジスタのチャネル部の一部とし、そのしきい値を選択された前記セルトランジスタのゲート電極に印加する読出し電圧よりも高く設定したことを特徴とする。
【００１５】
また本発明は、半導体基板上に第１の絶縁膜を介して第１の導電層が、この第１の導電層上に第２の絶縁膜を介して第２の導電層がそれぞれ形成されてなるメモリセルを複数個接続しマトリックス状に配設してメモリアレイを構成してなり、前記メモリセルの分離領域の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が前記第２の導電層で埋め込まれた不揮発性半導体記憶装置であって、前記第１の導電層は、基板表面の第１のチャネル領域をチャネル幅方向に少なくとも部分的に覆い、前記第１の導電層を電荷蓄積層、第２の導電層を制御ゲ−トとする２準位のメモリセルを構成し、前記第２の導電層で埋め込まれた前記素子分離用溝の側面の少なくとも一部を第２のチャネル領域の一部とし、前記第２の導電層をゲ−トとするトランジスタを構成し、前記第２の導電層をゲートとするトランジスタのしきい値電圧を、読出し時に選択された前記制御ゲートに印加する電圧よりも高くしたことを特徴とする。
【００１６】
また本発明は、半導体基板上に第１の絶縁膜を介して第１の導電層が、この第１の導電層上に第２の絶縁膜を介して第２の導電層がそれぞれ形成されてなるメモリセルを複数個接続しマトリックス状に配設してメモリアレイを構成してなり、前記メモリセルの分離領域の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が前記第２の導電層で埋め込まれた不揮発性半導体記憶装置であって、前記第１の導電層は、基板表面の第１のチャネル領域をチャネル幅方向に少なくとも部分的に覆い、前記第１の導電層を電荷蓄積層、第２の導電層を制御ゲ−トとし、２準位以上のｎ個の準位を記憶するメモリセルを構成し、前記第２の導電層で埋め込まれた前記素子分離用溝の側面の少なくとも一部を第２のチャネル領域の一部とし、前記第２の導電層をゲ−トとするトランジスタを構成し、前記第２の導電層をゲートとするトランジスタのしきい値電圧を、しきい値の低い方からｎ−１番目とｎ番目の準位を判定する読出し時に選択された前記制御ゲートに印加する電圧よりも高くしたことを特徴とする。
【００１７】
（作用）
本発明の半導体記憶装置によれば、半導体基板に形成された素子分離溝の側面をトランジスタのチャネルとして用い、基板表面を浮遊ゲートを介してメモリセルとして構成しているために、基板表面の浮遊ゲートで覆われない部分をチャネルとする従来のメモリセルのように、合わせずれによる特性のバラツキを生じることがなく、均一な特性を有するメモリセルを得ることができる。
【００１８】
また、溝の側面をチャネルとして用いているため、メモリセルの面積を増加させることなく、微細なメモリを形成することができ、低コスト化を図ることが可能である。
【００１９】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２０】
図１〜図３は、本発明の実施形態に係わる不揮発性半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭ）を説明するためのもので、図１は２つのＮＡＮＤセル部分を示す平面図、図２は図１の矢視Ａ−Ａ′断面図（メモリセル部分）、図３は図１の矢視Ｂ−Ｂ′断面図である。なお、図１において、Ｍ（Ｍ₁〜Ｍ₈）はメモリセル、Ｓ（Ｓ₁，Ｓ₂）は選択トランジスタをそれぞれ示している。
【００２１】
図１〜３において、ｎ型シリコン基板１０には素子分離用溝（トレンチ）１１が設けられ、この素子分離用溝（トレンチ）１１には、絶縁膜１２が埋め込まれている。ｎ型シリコン基板１０の表面には第１のゲート絶縁膜（トンネル酸化膜）１３が形成され、このゲート絶縁膜１３上には、第１層導電膜からなる第１のゲート電極（浮遊ゲ−ト）３０（３０₁〜３０₈）が形成されている。また、更に、第２のゲート絶縁膜を介して、トレンチ内を埋め込むように第２層導電膜からなる第２のゲート電極（制御ゲ−ト）２９が設けられ、その上には層間絶縁膜２４が形成されている。なお、参照数字１７は素子分離領域、１８は素子領域、２３はソース・ドレイン拡散層をそれぞれ示している。
【００２２】
以上のように、本実施形態では、基板表面にトンネル酸化膜１３を介して浮遊ゲート３０、及び制御ゲート２９が形成され、素子分離に用いている溝の側面を覆う制御ゲート２９をゲート電極として含むトランスファートランジスタとしている。このような構造により、合わせずれによるメモリセルの特性変化は抑制されるようになっている。また、本実施形態に係わるメモリセルにおいては、浮遊ゲートの側壁部も浮遊ゲートと制御ゲート間の容量として利用するために、カップリング比を大きくでき、かつゲート幅との兼ね合いによりカップリング比を制御することが出来るという特徴を有する。
【００２３】
図４に、図１〜３に示すＮＡＮＤセルの等価回路の一例を示す。図４は、４つのセルを直列につないだものである。Ｔ₁〜Ｔ₄はトレンチ分離の側面をチャネルとするトランスファートランジスタ、Ｍ₁〜Ｍ₄は基板上に形成したフローティングゲートを有するメモリセル部である。
【００２４】
図１〜３に示すＮＡＮＤセルの各部の動作電圧は、下記の（表１）の通りである。
【００２５】
【表１】

本実施形態のメモリセルのしきい値分布について、図１５に示す。メモリセルのしきい値（浮遊ゲ−ト部のしきい値）は、非選択ゲ−トに印加するＶcc以上になってもメモリセルのＴｒ（Ｔ₁〜Ｔ₄）部がＯＮ状態になるため（Ｔ₁〜Ｔ₄のしきい値は０〜４Ｖ程度）、しきい値を０．５〜３．５Ｖの範囲に入れる必要はない。図１５では、書込み後は約１〜７Ｖの範囲に入っている。
【００２６】
Ｔ₁〜Ｔ₄部のしきい値は、以下のような範囲に設定される。しきい値の下限は、読出す時の選択された制御ゲートに印加される電圧で決まる。この場合は０Ｖである。しきい値の上限は、読出す時の非選択の制御ゲートに印加される電圧で決まる。この場合は４．５〜５．５Ｖである。即ち、しきい値を０〜４．５Ｖの範囲に設定しなければならない。
【００２７】
次に、本実施形態のメモリセルの製造工程について、図５を参照して説明する。なお、これらの図は、図１の矢視Ａ−Ａ′断面に相当している。
【００２８】
まず、図５（ａ）に示すように、例えばｎ型シリコン基板（図示せず）に、例えば表面硼素濃度１×１０¹⁶ｃｍ^-3のｐウエル４０を形成し、ゲートが形成される領域にしきい値を調節するために適当なチャネルインプラを行う。続いて、ｐウエル４０の表面に、例えば１０ｎｍの厚さの熱酸化膜（ゲート絶縁膜）１３を形成し、ゲート電極として第１層多結晶シリコン膜３０を例えば４００ｎｍの厚さに堆積する。次いで、多結晶シリコン膜３０上に酸化膜（図示せず）を例えば１８ｎｍの厚さに形成した後、その上にトレンチＲＩＥ時のマスクとなる酸化膜１９をＣＶＤ法により例えば３５０ｎｍの厚さに堆積する。
【００２９】
次いで、図５（ｂ）に示すように、フォトリソグラフィ工程により素子分離領域形成のためのレジストのパターニングを行った後、このレジストパタ−ン（図示せず）をマスクとして用いてＣＶＤ酸化膜１９、多結晶シリコン膜３０、ゲート酸化膜１３を異方性エッチングにより選択エッチングし、更にｐウエル４０表面を異方性エッチングにより選択エッチングして、素子分離用溝（トレンチ）１１を形成する。このときのエッチングは、レジストパタ−ンをマスクとして用いてＣＶＤ酸化膜１９からシリコン基板１０までをエッチングし、最後にレジストパタ−ンを剥離してもよいし、レジストパタ−ンをマスクとして用いてＣＶＤ酸化膜１９をエッチングした後にレジストパタ−ンを剥離し、ＣＶＤ酸化膜１９をマスクとして用いて多結晶シリコン膜３０、ゲート酸化膜１３、シリコン基板１０をエッチングしてもよい。
【００３０】
次いで、トレンチ形成時に発生したダメージを除去するために、例えば窒素雰囲気或いは不活性ガス雰囲気中で熱処理を行い、またゲート酸化膜１３のエッジを保護する意味も含めて、例えば塩化水素或いは水蒸気を含む酸化雰囲気中でトレンチ側壁部を熱酸化する。ここで、フィールド反転を防止するためにトレンチの側壁或いはトレンチの底に不純物を注入してもよい。
【００３１】
その後、図５（ｃ）に示すように、トレンチを埋め込むように、例えばＴＥＯＳガスを用いたＣＶＤ法により、ＳｉＯ₂膜１２を例えば１０００ｎｍの厚さに堆積する。次いで、多結晶シリコン膜３０が露出し、トレンチの側壁のＳｉ基板の一部が露出するまで、酸化膜１２をＲＩＥによりエッチバックする。このとき、多結晶シリコン膜３０がエッチバックのストッパとして働く。このエッチバックには、レジストを用いたエッチバックの技術を用いてもよいし、またポリッシングを用いてもよい。
【００３２】
次に、多結晶シリコン膜３０に例えば燐のドーピングを行い、多結晶シリコン膜３０の燐濃度を１×１０²⁰ｃｍ^-3とする。この多結晶シリコンのドーピングは多結晶シリコン膜３０を堆積した直後に行ってもよい。次いで、例えばＢ（ボロン）を３０ｋｅＶ，１×１０¹³ｃｍ^-2斜め６０度からイオン注入し、トレンチ側壁部のしきい値を例えば２Ｖになるようにする。さらに、多結晶シリコン膜３０上及びトレンチ側壁部にシリコン酸化膜或いはＯＮＯ等の酸化膜３１を、例えば２０ｎｍの厚さに形成する。このとき、例えば８５０〜９００℃のドライＯ₂中で熱酸化すると、多結晶シリコン上には約１０〜２０ｎｍ厚形成されるが、トレンチ側壁部では約４０ｎｍ厚の酸化膜が成長する。この膜は、浮遊ゲート上では制御ゲートとの間の容量膜として働き、トレンチ側壁部では、トランスファートランジスタのゲート絶縁膜になる。
【００３３】
次いで、図６（ａ）に示すように、セル部には制御ゲートとなる第２層多結晶シリコン膜２９を、周辺部にはゲート電極となる第２層多結晶シリコン膜を、例えば２００ｎｍの厚さに堆積する。
【００３４】
次いで、図６（ｂ）に示すように、ワード線方向のライン状レジストパターンをマスクとして用いて、第２層多結晶シリコン膜２９（２０）、酸化膜３１、第１層多結晶シリコン膜３０（１５）をＲＩＥにより選択エッチングし、ワード線方向にメモリセル及び選択トランジスタを分離する。そして、ソース・ドレイン拡散層を形成し、全面をＣＶＤ酸化膜で覆い、コンタクト孔を開けてＡｌ膜によりビット線２８を配設することによりメモリセルが完成する。
【００３５】
次に、他の実施形態に係わるメモリセルについて、図７を説明する。
【００３６】
図７（ａ）に示す例では、トレンチ素子分離（溝）に埋め込まれたＳｉＯ₂膜を、トレンチ１つおきに深くエッチングし、溝の側壁Ｔｒ（トランスファートランジスタ）のチャネル部を形成する。このように制御ゲ−ト３０の片側のみＳｉＯ₂膜を深くエッチングすることで、両側を深くエッチングする場合に比べ、トランスファートランジスタのチャネル幅は制御性がさらに向上する。
【００３７】
図７（ｂ）に示す例では、トレンチ素子分離（溝）に埋め込まれたＳｉＯ₂膜の幅方向の約半分を深くエッチングしている。図のように、ＳｉＯ₂膜の幅方向の約半分をトレンチの底までエッチングすることで、チャネル幅はさらに制御性が向上する。
【００３８】
次に、本発明の更に他の実施形態について説明する。
【００３９】
以上の実施形態に係わるメモリセルでは、浮遊ゲートと制御ゲートとの間の絶縁膜と、トランスファートランジスタのゲート絶縁膜とを同時に形成していたが、この実施形態では、それらを別々に形成している。
【００４０】
図８（ａ）（ｂ）までの工程は、図５（ａ）（ｂ）と同じ工程であるので、説明を省略する。本実施形態では、トレンチを埋めこんだＣＶＤＳｉＯ₂膜の１２のエッチバック工程が異なる。即ち、図８（ｃ）に示すように、エッチバックＲＩＥを多結晶シリコン膜３０の側壁で止めるようにＲＩＥを調節する。
【００４１】
次いで、図９（ａ）に示すように、浮遊ゲートと制御ゲートとの間の絶縁膜となる膜、例えば２０ｎｍの厚さのＯＮＯ膜７１を形成し、例えば多結晶シリコン膜７２を５０ｎｍの厚さに堆積し、次いで耐酸化性膜である、例えばＳｉＮ膜７３を３０ｎｍの厚さに堆積形成する。このときＳｉＮ膜７３は、浮遊ゲート３０上は厚く、トレンチ上は薄く堆積する。
【００４２】
次いで、図９（ｂ）に示すように、ＲＩＥによりトレンチ素子分離上のＳｉＮ膜７３を除去する。このとき、浮遊ゲート上は厚く堆積されているため、ＳｉＮ膜７３は全部除去されずに残すことができる。次に、トレンチ素子分離上の多結晶シリコン膜７２、ＯＮＯ膜７１、及びトレンチ上部埋め込みＳｉＯ₂膜をエッチング除去する。
【００４３】
その後、図１０（ａ）に示すように、例えば熱酸化により、トランスファートランジスタのゲート酸化膜７４を例えば５０ｎｍの厚さに形成する。さらに、浮遊ゲート３０の側壁部のＳｉＮ膜７３を、例えばホットリン酸で選択的に除去する。
【００４４】
次いで、図１０（ｂ）に示すように、例えば多結晶シリコン膜７５を３００ｎｍの厚さに堆積し、ドーピングを行う。このとき、先に形成した多結晶シリコン膜７２と多結晶シリコン膜７５とは電気的に接触し、制御ゲートとなる。以下は、前の実施形態と同様の工程により、メモリセル構造が得られる。
【００４５】
この実施形態では、浮遊ゲートと制御ゲートとの間の絶縁膜とトランスファーゲート絶縁膜とが別々に形成できるため、それぞれのトランジスタの設計が容易になるという利点がある。
【００４６】
次に、図１６及び図１７を参照して本発明の他の実施形態を示す。この実施形態では、１セルに４つのメモリ−レベルを作る、いわゆる多値論理セルを示している。図１６に従来の４値のメモリセルのしきい値を示す。従来のメモリセルのＶthは、例えば“０”レベルはＶth＜−１Ｖ、“１”レベルは０．５Ｖ＜Ｖth＜１．５Ｖ、“２”レベルは２．５Ｖ＜Ｖth＜３．５Ｖ、“３”レベルは４．５Ｖ＜Ｖth＜５．５Ｖである。これは、図１４で示したのと同様に、非選択セル（ＣＧ）に印加する電圧（この場合は６．５〜７．５Ｖ）でメモリセルがＯＮしなければならないためである。読出し時の電圧関係を下記の（表２）に示す。
【００４７】
【表２】

図１７に、本実施形態のセルを多値論理に適用した場合のメモリセルのしきい値を示している。メモリセルのしきい値が非選択ワ−ドライン電圧６．５〜７．５Ｖより高くなっても、トランスファーＴｒ（Ｔ1 〜Ｔ4 ）がＯＮとなるため、レベル“３”のしきい値幅を狭く制御する必要はなく、この例では５．５〜９Ｖ程度にとれる。このため、レベル“１”、“２”のしきい値幅を広くとることが可能となる。この例では、レベル“１”が０．５Ｖ〜１．５Ｖ、“２”レベルは３．０Ｖ〜４．５Ｖと従来例に比べ０．５Ｖ広くとることが可能となる。
【００４８】
また、トランスファーＴｒのしきい値は、この実施形態では５Ｖ以上、６．５Ｖ以下である。なぜなら、もし５Ｖ以下であれば、浮遊ゲ−トのしきい値が“３”にあってもトランスファーゲ−トがＯＮしてしまい、“２”以下のレベルとされる。また、もし６．５Ｖ以上であれば、非選択時にＯＮせず、選択セルが読出せない。即ち、トランスファーＴｒのしきい値は“２”と“３”を判定する読出し時選択されたＮＡＮＤセルの選択された制御ゲートに印加する電圧よりも高く、選択されたＮＡＮＤセルの選択されていない制御ゲートに印加する電圧よりも低くする必要がある。
【００４９】
本実施形態では、４値の多値論理セルを示したが、３値、８値、１６値の多値論理セルに対しても、本発明を適用することが可能である。例えば、ｎ値の多値論理セルを考える。この場合のトランスファーＴｒのしきい値はしきい値の低い側からｎ−１番目とｎ番目を判定する読出し時、選択されたＮＡＮＤセルの選択された制御ゲートに印加する電圧より高く、選択されたＮＡＮＤセルの非選択の制御ゲートに印加する電圧より低い値に設定しなければならない。
【００５０】
次に、ＮＯＲ型のセルの場合について示す。
【００５１】
図１８（ａ）は上記セルを示す平面図、図１８（ｂ）はその等価回路図、図１９（ａ）は図１８（ａ）のＸ−Ｘ′方向断面図、図１９（ｂ）は図１８（ａ）のＺ−Ｚ′方向の断面図である。図２０に４値の場合のしきい値分布を示す。
【００５２】
この場合、トランスファーＴｒのしきい値は、“２”と“３”の準位を判定する制御ゲート電圧以上、即ち６Ｖ以上でなければならない。６Ｖ以上であるとトランスファーＴｒがＯＮしてしまい正常な読出しができない。ｎ値の場合についていえば、しきい値の低い方からｎ−１番目とｎ番目を判定する読出し動作のとき選択された制御ゲートに印加する電圧より高いしきい値のトランスファーＴｒにしなければならない。
【００５３】
また、図２１（ａ）に素子構造断面図を、（ｂ）に等価回路図を示すように、フローティングゲート部のトランジスタに直列なトランジスタを、基板に形成した溝内にゲート電極（制御ゲート）を埋め込んで形成することも可能である。溝部に形成されたトランジスタはメモリセル（フローティングゲートを有する）トランジスタと直列接続している。このセルは前記図１８に示したＮＯＲ型セルに適用可能である。この場合には、微細化の妨げになっていたソース・ドレイン間のパンチスルー耐性が向上し、より一層の微細化が可能になる。
【００５４】
なお、図２１には溝部全体に制御ゲートのポリＳｉが埋められた構造を示したが、溝内の一部でも構わない。また、フローティングゲートのポリＳｉが一部溝内に形成されていても構わない。また、図２２にこのセルをＮＡＮＤ型に適用した場合の等価回路図を示す。
【００５５】
図２３〜２５には、フローティングゲートトランジスタと、トランスファートランジスタが直列に接続されたセルをソース・ドレインを共通化した、いわゆるグランドアレイセルに適用した場合の実施形態を示す。図２３に平面図、図２４に等価回路図、図２５に図２３のＡ−Ａ′断面図を示す。図２３中斜線部はフローティングゲートである。図２５中８０は溝部に埋め込まれた制御ゲートをゲート電極とするＴｒのゲート酸化膜である。
【００５６】
本実施形態の動作を説明する。動作電圧は下記の（表３）に示す通りである。
【表３】

図２４中の○印のセルを選択した場合である。
【００５７】
読出しはＢＬ１からセルを介してソースに電流を流し検知する。消去はフローティングゲートに電子を注入して行われる。書込みはＢＬ及びＷＬ２に電圧を印加し、フローティングゲートからドレイン（図２５中のｎ⁺）に電子を抜く。書込み時ＢＬに５Ｖ或いは０Ｖを印加し、電子を抜きさるところ、電子を抜かずに消去状態のままを保つ。
【００５８】
図２６〜２９に更に他の実施形態を示す。これらのセルは図２３〜２６で示した実施形態のセル部を置き換えることで実施できる。
【００５９】
図２６は溝底部のみにフローティングゲートを形成し、側壁部をトランジスタとしたもの、図２７は片側のｎ⁺層をフローティングゲート部まで延ばしたもの、図２８はフローティングゲートを基板表面に形成したもの、図２９（ａ）（ｂ）はフローティングゲートを基板表面に形成し、溝の底部にｎ+ 層を形成したものである。
【００６０】
また、図３０（ａ）（ｂ）はグランドアレイのｎ⁺部分を隣のセルと分離した場合の等価回路図である。これらは図３１（ａ）（ｂ）及び図３２（ａ）（ｂ）に示した断面構造で実施できる。即ち、溝の側面部にｎ⁺部を形成し、ソース或いはドレインとし、溝分離により隣りのｎ⁺層と分離する。これらの動作は前記（表３）に示したものと同様である。
【００６１】
図３３には更に他の実施形態を示す。図３４には図３３に示したセルをアレイ状に配置した図を示す。消去ゲート（ＥＧ）はＣＧと平行に配設している。下記の（表４）に動作電圧を示す。
【００６２】
【表４】

program はホットエレクトロン注入でフローティングゲートに電荷を注入し、Erase はフローティングゲートからＥＧにエレクトロンを抜く。このセルの場合にも、前記図２３〜２９に示したよう溝の側面ゲート電極を配設することが可能である。そうすることで、フローティングゲート部もコントロールゲート部も実効的なゲート長を長くとることができ、微細化したときにもソース・ドレイン間パンチスルー等の問題が回避できる。
【００６３】
なお、本発明は上述した各実施形態に限定されるものではない。以上の実施形態では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとり説明したが、本発明はこれに限らず、各種のＥＥＰＯＲＯＭ及びＥＰＲＯＭに適用することができる。具体的には、制御ゲート型ＥＥＰＲＯＭに限らず、ＭＮＯＳ型のメモリセルを用いたＥＥＰＲＯＭに適用することもできる。また、ＥＥＰＲＯＭではなく、チャネルイオン注入等により情報を固定的に書き込んだＭＯＳトランジスタをメモリセルとする所謂マスクＲＯＭに適用することも可能である。
【００６４】
更に、拡散層ビット線を有するグランドアレイ型、ＦＡＣＥ型、ＡＮＤ型セルに適用することが可能である。更にまた、サブビット線を有するＤＩＮＯＲ型にも適用可能である。その他、本発明は、以上挙げた以外の種々のメモリに広範に適用することができ、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６５】
【発明の効果】
以上詳述したように本発明によれば、トレンチ素子分離側面をトランスファートランジスタとして用いているため、合わせずれによる素子特性のバラツキ、不均一性を生じることなく、安定した特性のメモリセルを形成することができる。また、そのその結果、占有面積の増加も起こらず、高密度で低コストのメモリの実現が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わるメモリセルを示す平面図。
【図２】図１の矢視Ａ−Ａ′断面図。
【図３】図１の矢視Ｂ−Ｂ´断面図。
【図４】本発明の一実施形態に係わるメモリセルの等価回路図。
【図５】本発明の一実施形態に係わるメモリセルの製造工程を示す断面図。
【図６】本発明の一実施形態に係わるメモリセルの製造工程を示す断面図。
【図７】本発明の他の実施形態に係わるメモリセルを示す断面図。
【図８】本発明の更に他の実施形態に係わるメモリセルの製造工程を示す断面図。
【図９】本発明の更に他の実施形態に係わるメモリセルの製造工程を示す断面図。
【図１０】本発明の更に他の実施形態に係わるメモリセルの製造工程を示す断面図。
【図１１】従来のメモリセルの平面図。
【図１２】従来のメモリセルの等価回路図。
【図１３】図１０の矢視Ａ−Ａ′、Ｂ−Ｂ′断面図。
【図１４】従来のメモリセルのしきい値分布を示す図。
【図１５】本発明の一実施形態に係わるメモリセルのしきい値分布を示す図。
【図１６】従来のメモリセルを多値論理に適用した場合のしきい値分布を示す図。
【図１７】本発明の一実施形態に係わるメモリセルを多値論理に適用した場合のしきい値分布を示す図。
【図１８】本発明をＮＯＲ型セルに適用した場合の平面図と等価回路図。
【図１９】図１８（ａ）のＸ−Ｘ′方向及びＺ−Ｚ′方向の断面図。
【図２０】ＮＯＲ型セルにおける４値の場合のしきい値分布を示す図。
【図２１】フローティングゲート部のトランジスタに直列なトランジスタを、溝内に制御ゲートを埋め込んで形成した例を示す素子構造断面図と等価回路図。
【図２２】図２１の構成をＮＡＮＤ型に適用した場合の等価回路図。
【図２３】本発明をグランドアレイセルに適用した場合の実施形態を示す平面図。
【図２４】本発明をグランドアレイセルに適用した場合の実施形態を示す等価回路図。
【図２５】図２３のＡ−Ａ′断面図。
【図２６】本発明の更に別の実施形態を示す素子構造断面図と等価回路図。
【図２７】本発明の更に別の実施形態を示す素子構造断面図。
【図２８】本発明の更に別の実施形態を示す素子構造断面図。
【図２９】本発明の更に別の実施形態を示す素子構造断面図。
【図３０】グランドアレイのｎ+ 部分を隣りのセルと分離した場合の等価回路図。
【図３１】図３０の回路を実現するための素子構造断面図。
【図３２】図３０の回路を実現するための素子構造断面図。
【図３３】本発明の更に他の実施形態を示す等価回路図。
【図３４】図３３に示したセルをアレイ状に配置した図。
【符号の説明】
１，４０…ｐ型ウエル、
２，１７…素子分離領域
３…ゲート絶縁膜
３₁…ゲート絶縁膜
３₂…トンネル絶縁膜
３₃…側壁絶縁膜
４，３０…第１層導電膜からなる浮遊ゲート
６，２９…第２導電膜からなる制御ゲート
７，２３…ソース・ドレイン拡散層
８，２４…層間絶縁膜
９…ビット線
１１…素子分離用溝（トレンチ）
１２…埋め込み絶縁膜
１３…ゲート絶縁膜
２０…第２層導電膜からなるゲート電極
７２…ポリシリコン膜
７３…ＳｉＮ膜
７４…トランスファーゲート絶縁膜
７５…多結晶膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a MOS structure semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device having a floating gate (charge storage layer) and a control gate.
[0002]
[Prior art]
In the field of nonvolatile memory, an electrically rewritable nonvolatile memory device using a memory cell having a MOSFET structure having a floating gate is known as an EEPROM. This type of EEPROM memory array is configured by arranging memory cells at intersections of row lines and column lines that intersect each other. On the actual pattern, the drains of the two memory cells are made common, and the column line is in contact therewith so that the cell occupation area of the contact portion is made as small as possible. However, even in this case, a contact portion with the column line is required for each common drain of the two memory cells, and this contact portion occupies a portion having a large cell occupation area.
[0003]
On the other hand, recently, an EEPROM has been proposed in which memory cells are connected in series to form a NAND cell and the contact portion can be greatly reduced. In this NAND cell, after performing the entire surface erasing (collective erasing) for emitting electrons from the floating gate in a lump, writing for injecting electrons into the floating gate is performed only for the selected memory cell. When erasing the entire surface, the control gate is set to “L” level and the well is set to “H” level. In selective writing, data is written in order from the source side cell to the drain side cell. In this case, the potential of the selected cell is changed from the “L” level to the intermediate level and the control gate from the “H” level, so that electrons are injected from the substrate into the floating gate.
[0004]
In a non-selected cell on the drain side of the selected cell, the potential of the control gate needs to be the same as the potential applied to the drain in order to transmit the potential applied to the drain to the selected cell. . This is because the voltage applied to the drain is transmitted only to the source side up to the voltage applied to the control gate minus the threshold voltage of the cell.
[0005]
However, in the conventionally proposed NAND cell, since the floating gate is disposed across the channel region, the threshold voltage of the cell is uniquely determined by the potential of the floating gate. Therefore, when the threshold voltage of the cell becomes higher than the voltage (usually Vcc) applied to the control gate of the non-selected cell at the time of reading, the non-selected cell is not turned on and the data of the selected cell cannot be read. .
[0006]
FIG. 14 shows the threshold distribution of the memory cell in this case. At the time of reading, Vcc = 4.5 to 5.5 V is applied to the control gate (CG) of the non-selected cell, and both the memory cell on the write side and the erase side are turned on. If the memory cell threshold on the writing side becomes higher than Vcc (for example, 6V), the selected cell is not turned on and cannot be read.
[0007]
As described above, when the threshold voltage of the memory cell is determined by the floating gate potential, the threshold voltage of a certain memory cell becomes high as a result of the variation of the threshold voltage when writing is performed. There is a possibility that the memory cell cannot be turned on by the control gate voltage of the non-selected cell at that time.
[0008]
Therefore, conventionally, NAND cells having a plan view, an equivalent circuit diagram, and a sectional view have been proposed in FIGS. That is, in the region of the substrate 1 separated by the element isolation region 2, the diffusion layer 7 constituting the source / drain is formed and the first gate insulating film 3 is formed. ₂ Through the floating gate 4 (4 ₁ ~ 4 _Four ), Second gate insulating film 3 ₁ And the third gate insulating film 3 _Three Through the control gate 6 (6 ₁ ~ 6 _Four ) And a bit line 9 is arranged with an interlayer insulating film 8 interposed therebetween. This NAND cell has a structure in which the floating gate 4 covers a part of the channel portion, and the floating gate 4 does not completely cross the channel region, that is, the channel region is partially in the channel width direction. The transistor shown in FIGS. 11 and 12 (T ₁ ~ T _Four ), And the threshold voltage in the positive direction of the memory cell is determined in the channel region portion that is not covered by the floating gate 4.
[0009]
However, this cell has the following problems. That is, there is a problem that the device characteristics change greatly when the misalignment between the device region and the floating gate occurs. As shown in FIGS. 11 and 13A, the floating gate 4 and the gate insulating film 3 are caused by misalignment between the element region and the floating gate. ₂ , And the characteristics of the memory cell in the floating gate portion, in particular, the coupling ratio change, and the write voltage and read current change greatly. Further, a portion of Tr that is not covered by the floating gate (T in FIGS. ₁ ~ T _Four ) Also vary, and this misalignment causes the characteristics of the memory cell to change greatly as a whole.
[0010]
Further, when the channel width is reduced as the degree of integration increases, this misalignment is further increased, which affects the memory cell characteristics. For this reason, when the integration and miniaturization are increased, the problem of misalignment has become more apparent, which has hindered the high integration and miniaturization. Further, this misalignment problem is not limited to NAND cells but can be similarly applied to NOR cells.
[0011]
[Problems to be solved by the invention]
As described above, the conventional memory cell in which the floating gate covers a part of the channel portion has a problem that the characteristics of the memory cell greatly change due to misalignment between the floating gate and the element region. In addition, this problem becomes larger with miniaturization, which is a major factor that hinders miniaturization.
[0012]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor memory device that can eliminate variations in memory cell characteristics due to misalignment and achieve high integration and high reliability. There is.
[0013]
[Means for Solving the Problems]
(Constitution)
In order to solve the above problems, the present invention adopts the following configuration.
[0014]
That is, according to the present invention, a plurality of memory cells are arrayed on a semiconductor substrate, and at least a part of the semiconductor substrate between the memory cells is provided with an element isolation groove along the channel length direction of the cell transistor constituting the memory cell. A semiconductor memory device in which a part of the element isolation trench is embedded with an element isolation insulating film and the remainder of the element isolation trench is embedded with a conductive film, the semiconductor isolation device being embedded with the conductive film. And at least a part of a side surface of the element isolation groove is a part of a channel portion of a transistor, and a threshold value thereof is set higher than a read voltage applied to a gate electrode of the selected cell transistor. And
[0015]
According to the present invention, a first conductive layer is formed on a semiconductor substrate via a first insulating film, and a second conductive layer is formed on the first conductive layer via a second insulating film. A plurality of memory cells connected to each other are arranged in a matrix to form a memory array, and the channel length direction of the cell transistors constituting the memory cells is formed on at least a part of the semiconductor substrate of the isolation region of the memory cells. A non-volatile semiconductor in which an element isolation groove is formed along the element, a part of the element isolation groove is embedded with an element isolation insulating film, and the remaining part of the element isolation groove is embedded with the second conductive layer In the memory device, the first conductive layer at least partially covers the first channel region of the substrate surface in the channel width direction, the first conductive layer is a charge storage layer, and the second conductive layer is 2-level memory cell used as control gate And a transistor having at least a part of a side surface of the element isolation trench embedded with the second conductive layer as a part of a second channel region and a gate of the second conductive layer. The threshold voltage of the transistor having the second conductive layer as a gate is higher than the voltage applied to the control gate selected at the time of reading.
[0016]
According to the present invention, a first conductive layer is formed on a semiconductor substrate via a first insulating film, and a second conductive layer is formed on the first conductive layer via a second insulating film. A plurality of memory cells connected to each other are arranged in a matrix to form a memory array, and the channel length direction of the cell transistors constituting the memory cells is formed on at least a part of the semiconductor substrate of the isolation region of the memory cells. A non-volatile semiconductor in which an element isolation groove is formed along the element, a part of the element isolation groove is embedded with an element isolation insulating film, and the remaining part of the element isolation groove is embedded with the second conductive layer In the memory device, the first conductive layer at least partially covers the first channel region of the substrate surface in the channel width direction, the first conductive layer is a charge storage layer, and the second conductive layer is As a control gate, n pieces of two or more levels At least part of the side surface of the element isolation trench embedded with the second conductive layer is used as a part of the second channel region, and the second conductive layer is used as a memory cell. The threshold voltage of the transistor having the second conductive layer as the gate is selected at the time of reading for determining the n−1 and nth levels from the lowest threshold The voltage applied to the control gate is higher than that applied to the control gate.
[0017]
(Function)
According to the semiconductor memory device of the present invention, the side surface of the element isolation groove formed in the semiconductor substrate is used as a transistor channel, and the substrate surface is configured as a memory cell via the floating gate. Unlike conventional memory cells in which a portion not covered with a gate is used as a channel, there is no variation in characteristics due to misalignment, and a memory cell having uniform characteristics can be obtained.
[0018]
In addition, since the side surface of the groove is used as a channel, a fine memory can be formed without increasing the area of the memory cell, and the cost can be reduced.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
The details of the present invention will be described below with reference to the illustrated embodiments.
[0020]
1 to 3 are diagrams for explaining a nonvolatile semiconductor memory device (NAND type EEPROM) according to an embodiment of the present invention. FIG. 1 is a plan view showing two NAND cell portions, and FIG. FIG. 3 is a cross-sectional view taken along the line AA ′ (memory cell portion), and FIG. 3 is a cross-sectional view taken along the line BB ′ in FIG. In FIG. 1, M (M ₁ ~ M ₈ ) Is a memory cell, S (S ₁ , S ₂ ) Shows the selection transistors, respectively.
[0021]
1 to 3, an n-type silicon substrate 10 is provided with an element isolation groove (trench) 11, and an insulating film 12 is embedded in the element isolation groove (trench) 11. A first gate insulating film (tunnel oxide film) 13 is formed on the surface of the n-type silicon substrate 10, and a first gate electrode (floating gate) made of a first layer conductive film is formed on the gate insulating film 13. G) 30 (30 ₁ ~ 30 ₈ ) Is formed. Further, a second gate electrode (control gate) 29 made of a second layer conductive film is provided so as to fill the trench through the second gate insulating film, and an interlayer insulating film is formed thereon. 24 is formed. Reference numeral 17 denotes an element isolation region, 18 denotes an element region, and 23 denotes a source / drain diffusion layer.
[0022]
As described above, in this embodiment, the floating gate 30 and the control gate 29 are formed on the substrate surface via the tunnel oxide film 13, and the control gate 29 that covers the side surface of the trench used for element isolation is used as the gate electrode. Including transfer transistors. With such a structure, changes in the characteristics of the memory cell due to misalignment are suppressed. In the memory cell according to the present embodiment, the side wall of the floating gate is also used as a capacitance between the floating gate and the control gate, so that the coupling ratio can be increased and the coupling ratio can be increased depending on the gate width. It has the feature that it can be controlled.
[0023]
FIG. 4 shows an example of an equivalent circuit of the NAND cell shown in FIGS. FIG. 4 shows four cells connected in series. T ₁ ~ T _Four Is a transfer transistor whose channel is the side of trench isolation, M ₁ ~ M _Four Is a memory cell portion having a floating gate formed on the substrate.
[0024]
The operating voltage of each part of the NAND cell shown in FIGS. 1 to 3 is as shown in Table 1 below.
[0025]
[Table 1]

FIG. 15 shows the threshold distribution of the memory cell of this embodiment. Even if the threshold value of the memory cell (threshold value of the floating gate portion) becomes equal to or higher than Vcc applied to the non-selected gate, Tr (T ₁ ~ T _Four ) Is turned on (T ₁ ~ T _Four Is not necessary to be in the range of 0.5 to 3.5V. In FIG. 15, it is in the range of about 1-7V after writing.
[0026]
T ₁ ~ T _Four The threshold value of the part is set in the following range. The lower limit of the threshold is determined by the voltage applied to the selected control gate when reading. In this case, it is 0V. The upper limit of the threshold is determined by the voltage applied to the non-selected control gate when reading. In this case, it is 4.5 to 5.5V. That is, the threshold value must be set in the range of 0 to 4.5V.
[0027]
Next, the manufacturing process of the memory cell of this embodiment will be described with reference to FIG. These figures correspond to the cross section taken along the line AA 'in FIG.
[0028]
First, as shown in FIG. 5A, for example, an n-type silicon substrate (not shown) is provided with, for example, a surface boron concentration of 1 × 10. ¹⁶ cm ^-3 The p-type well 40 is formed, and appropriate channel implantation is performed to adjust the threshold value in the region where the gate is formed. Subsequently, a thermal oxide film (gate insulating film) 13 having a thickness of, for example, 10 nm is formed on the surface of the p-well 40, and a first-layer polycrystalline silicon film 30 is deposited as a gate electrode to a thickness of, for example, 400 nm. Next, after forming an oxide film (not shown) with a thickness of, for example, 18 nm on the polycrystalline silicon film 30, an oxide film 19 serving as a mask at the time of trench RIE is formed thereon with a thickness of, for example, 350 nm by CVD. accumulate.
[0029]
Next, as shown in FIG. 5B, after patterning a resist for forming an element isolation region by a photolithography process, a CVD oxide film 19 is formed using this resist pattern (not shown) as a mask. The polycrystalline silicon film 30 and the gate oxide film 13 are selectively etched by anisotropic etching, and the surface of the p-well 40 is selectively etched by anisotropic etching to form an element isolation trench (trench) 11. In this etching, the resist pattern may be used as a mask to etch from the CVD oxide film 19 to the silicon substrate 10, and the resist pattern may be finally removed, or the resist pattern may be used as a mask for CVD oxidation. After etching the film 19, the resist pattern may be peeled off, and the polycrystalline silicon film 30, the gate oxide film 13, and the silicon substrate 10 may be etched using the CVD oxide film 19 as a mask.
[0030]
Next, in order to remove the damage generated at the time of trench formation, heat treatment is performed in, for example, a nitrogen atmosphere or an inert gas atmosphere, and also includes, for example, hydrogen chloride or water vapor, including the meaning of protecting the edge of the gate oxide film 13. The trench sidewall is thermally oxidized in an oxidizing atmosphere. Here, an impurity may be implanted into the sidewall of the trench or the bottom of the trench in order to prevent field inversion.
[0031]
After that, as shown in FIG. 5C, the SiO 2 is buried by CVD, for example, using TEOS gas so as to fill the trench. ₂ The film 12 is deposited to a thickness of 1000 nm, for example. Next, the oxide film 12 is etched back by RIE until the polycrystalline silicon film 30 is exposed and a part of the Si substrate on the sidewall of the trench is exposed. At this time, the polycrystalline silicon film 30 functions as an etch-back stopper. For this etch-back, an etch-back technique using a resist may be used, or polishing may be used.
[0032]
Next, the polycrystalline silicon film 30 is doped with, for example, phosphorus, and the polycrystalline silicon film 30 has a phosphorus concentration of 1 × 10 5. ²⁰ cm ^-3 And The doping of the polycrystalline silicon may be performed immediately after the polycrystalline silicon film 30 is deposited. Next, for example, B (boron) is changed to 30 keV, 1 × 10 ¹³ cm ^-2 Ions are implanted at an angle of 60 degrees so that the threshold value of the trench side wall becomes 2 V, for example. Further, an oxide film 31 such as a silicon oxide film or ONO is formed on the polycrystalline silicon film 30 and on the trench sidewalls to a thickness of 20 nm, for example. At this time, for example, dry O at 850 to 900 ° C. ₂ When thermal oxidation is performed therein, a thickness of about 10 to 20 nm is formed on the polycrystalline silicon, but an oxide film with a thickness of about 40 nm grows on the trench side wall. This film acts as a capacitance film between the control gate on the floating gate and becomes a gate insulating film of the transfer transistor on the trench side wall.
[0033]
Next, as shown in FIG. 6A, a second-layer polycrystalline silicon film 29 serving as a control gate is formed in the cell portion, and a second-layer polycrystalline silicon film serving as a gate electrode is formed in the peripheral portion with a thickness of, for example, 200 nm. Deposit to thickness.
[0034]
Next, as shown in FIG. 6B, the second-layer polycrystalline silicon film 29 (20), the oxide film 31, and the first-layer polycrystalline silicon film 30 are used using the line-shaped resist pattern in the word line direction as a mask. (15) is selectively etched by RIE to separate memory cells and select transistors in the word line direction. Then, a source / drain diffusion layer is formed, the entire surface is covered with a CVD oxide film, a contact hole is opened, and a bit line 28 is provided by an Al film, thereby completing a memory cell.
[0035]
Next, FIG. 7 will be described for a memory cell according to another embodiment.
[0036]
In the example shown in FIG. 7A, SiO embedded in the trench element isolation (groove). ₂ The film is etched deeply every other trench to form the channel portion of the trench sidewall Tr (transfer transistor). Thus, only one side of the control gate 30 is SiO. ₂ By deeply etching the film, the controllability of the channel width of the transfer transistor is further improved as compared with the case where both sides are etched deeply.
[0037]
In the example shown in FIG. 7B, SiO embedded in the trench element isolation (groove). ₂ About half of the width direction of the film is deeply etched. As shown, SiO ₂ Etching about half of the width direction of the film to the bottom of the trench further improves the controllability of the channel width.
[0038]
Next, still another embodiment of the present invention will be described.
[0039]
In the memory cell according to the above embodiment, the insulating film between the floating gate and the control gate and the gate insulating film of the transfer transistor are formed at the same time. However, in this embodiment, they are formed separately. Yes.
[0040]
The steps up to FIGS. 8A and 8B are the same as those in FIGS. In this embodiment, CVDSiO with a trench buried ₂ The 12 etchback steps of the film are different. That is, as shown in FIG. 8C, the RIE is adjusted so that the etch back RIE is stopped at the side wall of the polycrystalline silicon film 30.
[0041]
Next, as shown in FIG. 9A, a film to be an insulating film between the floating gate and the control gate, for example, an ONO film 71 having a thickness of 20 nm is formed, and for example, the polycrystalline silicon film 72 is formed to a thickness of 50 nm. Next, for example, an SiN film 73 which is an oxidation resistant film is deposited to a thickness of 30 nm. At this time, the SiN film 73 is deposited thick on the floating gate 30 and thinly on the trench.
[0042]
Next, as shown in FIG. 9B, the SiN film 73 on the trench element isolation is removed by RIE. At this time, since the floating gate is thickly deposited, the SiN film 73 can be left without being removed. Next, the polysilicon film 72, the ONO film 71, and the trench upper embedded SiO on the trench element isolation ₂ The film is etched away.
[0043]
Thereafter, as shown in FIG. 10A, a gate oxide film 74 of the transfer transistor is formed to a thickness of, for example, 50 nm by, for example, thermal oxidation. Further, the SiN film 73 on the side wall portion of the floating gate 30 is selectively removed with hot phosphoric acid, for example.
[0044]
Next, as shown in FIG. 10B, for example, a polycrystalline silicon film 75 is deposited to a thickness of 300 nm, and doping is performed. At this time, the previously formed polycrystalline silicon film 72 and the polycrystalline silicon film 75 are in electrical contact to form a control gate. In the following, the memory cell structure is obtained by the same process as in the previous embodiment.
[0045]
In this embodiment, since the insulating film and the transfer gate insulating film between the floating gate and the control gate can be formed separately, there is an advantage that the design of each transistor becomes easy.
[0046]
Next, another embodiment of the present invention will be described with reference to FIGS. In this embodiment, a so-called multi-value logic cell in which four memory levels are formed in one cell is shown. FIG. 16 shows a threshold value of a conventional quaternary memory cell. The Vth of the conventional memory cell is, for example, “0” level is Vth <−1V, “1” level is 0.5 V <Vth <1.5 V, “2” level is 2.5 V <Vth <3.5 V, “ The 3 ″ level is 4.5V <Vth <5.5V. This is because the memory cell must be turned on with a voltage (in this case, 6.5 to 7.5 V) applied to the non-selected cell (CG), as shown in FIG. The voltage relationship during reading is shown in (Table 2) below.
[0047]
[Table 2]

FIG. 17 shows the threshold value of the memory cell when the cell of this embodiment is applied to multi-value logic. Even if the threshold voltage of the memory cell becomes higher than the unselected word line voltage 6.5 to 7.5 V, the transfer Tr (T1 to T4) is turned on, so that the threshold width of the level “3” is controlled to be narrow. There is no need to do this, and in this example, it is about 5.5-9V. Therefore, it is possible to widen the threshold widths of the levels “1” and “2”. In this example, the level “1” is 0.5 V to 1.5 V, and the “2” level is 3.0 V to 4.5 V, which is 0.5 V wider than the conventional example.
[0048]
Further, the threshold value of the transfer Tr is 5 V or more and 6.5 V or less in this embodiment. This is because if it is 5 V or less, the transfer gate is turned on even if the threshold value of the floating gate is "3", and the level is set to "2" or less. If the voltage is 6.5 V or more, it is not turned ON when not selected, and the selected cell cannot be read. That is, the threshold value of the transfer Tr is higher than the voltage applied to the selected control gate of the NAND cell selected at the time of reading for determining “2” and “3”, and the selected NAND cell is not selected. It is necessary to make it lower than the voltage applied to the control gate.
[0049]
In the present embodiment, a quaternary multi-value logic cell is shown, but the present invention can also be applied to ternary, 8-value, and 16-value multi-value logic cells. For example, consider an n-valued multi-value logic cell. In this case, the threshold value of the transfer Tr is higher than the voltage applied to the selected control gate of the selected NAND cell at the time of reading to determine the (n−1) th and nth from the lower threshold value side. The voltage applied to the non-selected control gate of the NAND cell must be set to a value lower than that of the NAND cell.
[0050]
Next, a case of a NOR type cell will be described.
[0051]
18A is a plan view showing the cell, FIG. 18B is an equivalent circuit diagram thereof, FIG. 19A is a cross-sectional view taken along the line XX ′ of FIG. 18A, and FIG. It is sectional drawing of the ZZ 'direction of Fig.18 (a). FIG. 20 shows a threshold distribution in the case of four values.
[0052]
In this case, the threshold value of the transfer Tr must be equal to or higher than the control gate voltage for determining the levels of “2” and “3”, that is, 6 V or higher. If it is 6V or more, the transfer Tr is turned on and normal reading cannot be performed. In the case of the n value, the transfer Tr must have a threshold value higher than the voltage applied to the selected control gate in the read operation for determining the (n−1) th and nth values from the lowest threshold value. .
[0053]
Further, as shown in FIG. 21A, a cross-sectional view of the device structure, and in FIG. 21B, an equivalent circuit diagram, a transistor in series with the transistor in the floating gate portion, and a gate electrode (control gate) in the groove formed in the substrate It is also possible to form by embedding. The transistor formed in the trench is connected in series with a memory cell (having a floating gate) transistor. This cell is applicable to the NOR type cell shown in FIG. In this case, punch-through resistance between the source and the drain, which has been an obstacle to miniaturization, is improved, and further miniaturization becomes possible.
[0054]
Although FIG. 21 shows a structure in which the entire trench is filled with the control gate poly-Si, a part of the trench may be used. Further, a part of the floating gate poly-Si may be formed in the trench. FIG. 22 shows an equivalent circuit diagram when this cell is applied to a NAND type.
[0055]
23 to 25 show an embodiment in which a cell in which a floating gate transistor and a transfer transistor are connected in series is applied to a so-called ground array cell having a common source and drain. 23 is a plan view, FIG. 24 is an equivalent circuit diagram, and FIG. 25 is a cross-sectional view taken along line AA ′ of FIG. A hatched portion in FIG. 23 is a floating gate. In FIG. 25, reference numeral 80 denotes a Tr gate oxide film having a control gate buried in the trench as a gate electrode.
[0056]
The operation of this embodiment will be described. The operating voltage is as shown in (Table 3) below.
[Table 3]

This is a case where a cell marked with a circle in FIG. 24 is selected.
[0057]
Reading is performed by passing a current from BL1 through the cell to the source. Erasing is performed by injecting electrons into the floating gate. In writing, voltage is applied to BL and WL2, and the drain from the floating gate (n in FIG. 25). ⁺ ) Unplug the electron. When 5V or 0V is applied to BL at the time of writing and electrons are extracted, the erased state is maintained without extracting electrons.
[0058]
Still another embodiment is shown in FIGS. These cells can be implemented by replacing the cell portion of the embodiment shown in FIGS.
[0059]
In FIG. 26, a floating gate is formed only at the bottom of the groove and the side wall is a transistor. FIG. ⁺ FIG. 28 shows a floating gate formed on the substrate surface, and FIGS. 29A and 29B show a floating gate formed on the substrate surface and an n + layer formed at the bottom of the trench. It is a thing.
[0060]
30 (a) and 30 (b) show the n of the ground array. ⁺ It is an equivalent circuit diagram at the time of isolate | separating a part from the adjacent cell. These can be implemented with the cross-sectional structures shown in FIGS. 31 (a) and 31 (b) and FIGS. 32 (a) and 32 (b). That is, n on the side surface of the groove ⁺ Part is formed as a source or drain, and the adjacent n is separated by groove separation. ⁺ Separate from layers. These operations are the same as those shown in Table 3 above.
[0061]
FIG. 33 shows still another embodiment. FIG. 34 shows a diagram in which the cells shown in FIG. 33 are arranged in an array. The erase gate (EG) is arranged in parallel with CG. The operating voltage is shown in the following (Table 4).
[0062]
[Table 4]

Program injects charges into the floating gate by hot electron injection, and Erase extracts electrons from the floating gate to EG. Also in the case of this cell, it is possible to dispose the side gate electrode of the groove as shown in FIGS. By doing so, the effective gate length can be increased for both the floating gate portion and the control gate portion, and problems such as punch-through between the source and drain can be avoided even when miniaturized.
[0063]
In addition, this invention is not limited to each embodiment mentioned above. In the above embodiment, the NAND cell type EEPROM has been described as an example. However, the present invention is not limited to this and can be applied to various types of EEPROM and EPROM. Specifically, the present invention can be applied not only to the control gate type EEPROM but also to an EEPROM using MNOS type memory cells. Further, instead of the EEPROM, the present invention can be applied to a so-called mask ROM in which a MOS transistor in which information is fixedly written by channel ion implantation or the like is used as a memory cell.
[0064]
Further, it can be applied to a ground array type, FACE type, and AND type cell having a diffusion layer bit line. Furthermore, the present invention can also be applied to a DINOR type having a sub bit line. In addition, the present invention can be widely applied to various memories other than those described above, and various modifications can be made without departing from the spirit of the present invention.
[0065]
【The invention's effect】
As described above in detail, according to the present invention, since the trench element isolation side surface is used as a transfer transistor, a memory cell having stable characteristics can be formed without causing variations in element characteristics due to misalignment and non-uniformity. be able to. As a result, the occupied area does not increase, and a high-density and low-cost memory can be realized.
[Brief description of the drawings]
FIG. 1 is a plan view showing a memory cell according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line AA ′ in FIG.
3 is a cross-sectional view taken along the line BB ′ in FIG.
FIG. 4 is an equivalent circuit diagram of a memory cell according to an embodiment of the present invention.
FIG. 5 is a cross-sectional view showing a manufacturing process of a memory cell according to an embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a manufacturing process of a memory cell according to an embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a memory cell according to another embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a manufacturing process of a memory cell according to still another embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a manufacturing process of a memory cell according to still another embodiment of the present invention.
FIG. 10 is a cross-sectional view showing a manufacturing process of a memory cell according to still another embodiment of the present invention.
FIG. 11 is a plan view of a conventional memory cell.
FIG. 12 is an equivalent circuit diagram of a conventional memory cell.
13 is a cross-sectional view taken along arrows AA ′ and BB ′ in FIG. 10;
FIG. 14 is a diagram showing a threshold distribution of a conventional memory cell.
FIG. 15 is a view showing a threshold distribution of memory cells according to one embodiment of the present invention.
FIG. 16 is a diagram showing a threshold distribution when a conventional memory cell is applied to multilevel logic.
FIG. 17 is a diagram showing a threshold distribution when a memory cell according to an embodiment of the present invention is applied to multi-value logic.
18A and 18B are a plan view and an equivalent circuit diagram when the present invention is applied to a NOR type cell.
FIG. 19 is a cross-sectional view in the XX ′ direction and ZZ ′ direction in FIG.
FIG. 20 is a diagram showing a threshold distribution in the case of four values in a NOR type cell.
21A and 21B are an element structure cross-sectional view and an equivalent circuit diagram showing an example in which a transistor in series with a transistor in a floating gate portion is formed by embedding a control gate in a groove.
22 is an equivalent circuit diagram when the configuration of FIG. 21 is applied to a NAND type;
FIG. 23 is a plan view showing an embodiment when the present invention is applied to a ground array cell.
FIG. 24 is an equivalent circuit diagram showing an embodiment when the present invention is applied to a ground array cell.
25 is a cross-sectional view taken along the line AA ′ of FIG.
FIG. 26 is a cross-sectional view of an element structure and an equivalent circuit diagram showing still another embodiment of the present invention.
FIG. 27 is a cross-sectional view of an element structure showing still another embodiment of the present invention.
FIG. 28 is a cross-sectional view of an element structure showing still another embodiment of the present invention.
FIG. 29 is a cross-sectional view of an element structure showing still another embodiment of the present invention.
FIG. 30 is an equivalent circuit diagram in the case where the n + portion of the ground array is separated from adjacent cells.
31 is a cross-sectional view of an element structure for realizing the circuit of FIG. 30. FIG.
32 is a cross-sectional view of an element structure for realizing the circuit of FIG. 30;
FIG. 33 is an equivalent circuit diagram showing still another embodiment of the present invention.
34 is a diagram in which the cells shown in FIG. 33 are arranged in an array.
[Explanation of symbols]
1,40 ... p-type well,
2, 17 ... element isolation region
3 ... Gate insulation film
3 ₁ ... Gate insulation film
3 ₂ ... Tunnel insulation film
3 _Three ... Sidewall insulation film
4, 30... Floating gate made of first layer conductive film
6, 29... Control gate made of second conductive film
7, 23 ... Source / drain diffusion layer
8, 24 ... Interlayer insulating film
9 ... Bit line
11: Element isolation trench
12 ... Embedded insulating film
13 ... Gate insulating film
20 ... Gate electrode made of second-layer conductive film
72. Polysilicon film
73 ... SiN film
74 ... Transfer gate insulating film
75. Polycrystalline film

Claims

A plurality of memory cells are arranged and formed on a semiconductor substrate, and at least a part of the semiconductor substrate between the memory cells is formed with an element isolation groove along the channel length direction of the cell transistor constituting the memory cell. A semiconductor memory device in which a part of the element isolation groove is embedded with an element isolation insulating film and the remaining part of the element isolation groove is embedded with a conductive film,
At least a part of the side surface of the element isolation trench embedded with the conductive film is a part of the channel portion of the transistor, and the threshold value is higher than the read voltage applied to the gate electrode of the selected cell transistor. A semiconductor memory device characterized by being set high.

A plurality of memory cells each having a first conductive layer formed on a semiconductor substrate via a first insulating film and a second conductive layer formed on the first conductive layer via a second insulating film. The memory cells are arranged in a matrix and connected to form a memory array. At least a part of the semiconductor substrate in the isolation region of the memory cell is separated along the channel length direction of the cell transistor constituting the memory cell. A non-volatile semiconductor memory device in which a groove for forming is formed, a part of the element isolating groove is embedded with an element isolating insulating film, and a remaining part of the element isolating groove is embedded with the second conductive layer. ,
The first conductive layer at least partially covers the first channel region on the substrate surface in the channel width direction, the first conductive layer serving as a charge storage layer, and the second conductive layer serving as a control gate. A two-level memory cell is formed, and at least a part of the side surface of the element isolation trench embedded with the second conductive layer is used as a part of the second channel region, and the second conductive layer is used as a gate. And a threshold voltage of the transistor having the second conductive layer as a gate is higher than a voltage applied to the control gate selected at the time of reading. Semiconductor memory device.

A plurality of memory cells each having a first conductive layer formed on a semiconductor substrate via a first insulating film and a second conductive layer formed on the first conductive layer via a second insulating film. The memory cells are arranged in a matrix and connected to form a memory array. At least a part of the semiconductor substrate in the isolation region of the memory cell is separated along the channel length direction of the cell transistor constituting the memory cell. A non-volatile semiconductor memory device in which a groove for forming is formed, a part of the element isolating groove is embedded with an element isolating insulating film, and a remaining part of the element isolating groove is embedded with the second conductive layer. ,
The first conductive layer at least partially covers the first channel region on the substrate surface in the channel width direction, the first conductive layer is a charge storage layer, and the second conductive layer is a control gate, A memory cell that stores n levels of two or more levels is configured, and at least a part of a side surface of the element isolation trench buried with the second conductive layer is a part of the second channel region. A transistor having the second conductive layer as a gate is configured, and the threshold voltage of the transistor having the second conductive layer as a gate is set to the (n−1) th and nth from the lowest threshold value. A nonvolatile semiconductor memory device, characterized in that it is higher than a voltage applied to the control gate selected at the time of reading for determining the level of the non-volatile semiconductor memory device.

4. The semiconductor according to claim 1, wherein a transistor having at least a part of a side surface of the element isolation trench as a channel portion shares the source and drain diffusion layers with the cell transistor. Storage device.

The semiconductor memory device according to claim 1, wherein a plurality of the memory cells are connected in parallel to form a NOR type cell.