JP3913862B2

JP3913862B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3913862B2
Application number: JP27577197A
Authority: JP
Inventors: 豊青木; 浩一星野
Original assignee: Japan Science and Technology Agency; Denso Corp; National Institute of Japan Science and Technology Agency
Current assignee: Japan Science and Technology Agency; Denso Corp; National Institute of Japan Science and Technology Agency
Priority date: 1997-10-08
Filing date: 1997-10-08
Publication date: 2007-05-09
Anticipated expiration: 2017-10-08
Also published as: JPH11121326A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置として例えばＴ型ゲート電極を有する電界効果トランジスタを製造する場合に好適する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ミリ波等の周波数帯域で動作させる電界効果トランジスタ（以下、ＦＥＴと称す）である例えばＨＥＭＴやＭＥＳＦＥＴ等には、ゲートとしていわゆるＴ型ゲート電極が用いられている。このＴ型ゲート電極を用いると、ゲート抵抗、ソース抵抗を低減できると共に、ゲート−ソース間容量を低減できるため、ＦＥＴの利得を向上させると共に、雑音を低減させることができる。このようなＴ型ゲート電極を形成する方法は、従来より多数発明されているが、その一例として、感度の異なるレジストを複数層形成し、これら複数のレジスト層を用いてＴ型ゲート電極を形成する方法がある。
【０００３】
例えば、３層のレジスト層を用いてＴ型ゲート電極を形成する場合の一例を図１３及び図１４に示す。この図１３及び図１４において、半導体基板１上に、まず感度が低いレジストにより第１レジスト層２を形成する。そして、この第１レジスト層２上に、第１レジスト層２よりも感度の高いレジストで第２レジスト層３を形成する。更に、この第２レジスト層３上に、第２レジスト層３よりも感度の低いレジストで第３レジスト層４を形成して図１３（ａ）の構造を形成する。
【０００４】
この後、第３レジスト層４及び第２レジスト層３の広い範囲を電子線で一括描画（図１３（ｂ）にて矢印で示す）してから一括現像することにより、Ｔ型ゲート電極の頭部を形成するための開口部５を第２レジスト層３及び第３レジスト層４に形成する（図１３（ｃ）参照）。
【０００５】
次に、第１レジスト層２のうちの上記開口部５によって露出した部分の中央部を電子線で描画（図１３（ｃ）にて矢印で示す）してから現像することにより、Ｔ型ゲート電極の脚部を形成するための開口部６を形成する（図１４（ａ）参照）。続いて、ゲート用の金属７を蒸着した後（図１４（ｂ）参照）、レジスト層２、３、４及びレジスト層４上に蒸着された不要な金属７の層をリフトオフすることにより、Ｔ型ゲート電極８を形成するように構成されている（図１４（ｃ）参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような方法では、図１５に示すように、第２レジスト層３の現像時、または、その後の工程時に、開口部５の底部において第２レジスト層３の下端部から第１レジスト層２を貫くようなクラック９が発生するという問題点が生じた。このクラック９が発生する原因として、以下のことが考えられる。
【０００７】
即ち、半導体基板１とレジスト層２、３、４との熱膨張係数に差が存在するため、レジスト層２、３、４を形成する際のベーキング工程の冷却時に、レジスト層の内部に応力が発生する。その内部応力が、第２レジスト層３及び第３レジスト層４の現像時に、開口部５の形状、即ち、Ｔ型ゲート電極８頭部を形成するための溝形状の端部が急峻であるために、当該端部付近に上記応力が集中することが原因と考えられる。
【０００８】
ここで、図１６及び図１７は、何れも本発明の発明者らが行った解析結果を示すものであり、図１６は、レジスト層の総膜厚が１μｍのときに、前記３層レジスト形成時に１００℃のベークを加えた後に、Ｔ型ゲート電極の頭部を形成するための開口部５を形成する場合に発生する応力分布を、Ｒａｓｎａ社製のストレスシミュレータ「Ｍｅｃｈａｎｉｃａ」を用いて計算し、ＦＥＭ（有限要素法）解析した結果を図示したものである。また、開口部５の深さは０．７μｍであり、Ｔ型ゲート電極頭部の下部両端の立上がり角度は９０度である。
【０００９】
この図１６に示す解析結果によれば、開口部５の底部における端部、即ち、第２レジスト層３の下端部に近い部分に、最大応力点（この点の応力の強さは５．４×１０^８ｄｙｎ／ｃｍ^２）が存在していることがわかり、この点からクラック９が発生すると推定することができる。
【００１０】
また、図１７は、立上がり角度を９０度から２０度程度まで変化させた場合の最大応力点における応力の変化を計算したものであり、Ｔ型ゲート電極８頭部の端部形状が急峻になる程、集中応力が大きくなることが示されている。
【００１１】
本発明は上記事情を鑑みてなされたものであり、その目的は、レジスト層に形成される電極形成用開口部の端部における応力の集中を緩和して、レジスト層を貫くクラックの発生を極力防止することができる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体装置の製造方法によれば、Ｔ型ゲート電極をリフトオフ法で形成する場合、半導体上に接して形成される第１レジスト層上に、その第１レジスト層よりも高感度である第２レジスト層を形成する過程において、第１及び第２レジスト層の界面部分に第１及び第２レジスト層の成分が混合されてなる混合層を形成するので、前記界面部分における感度変化が滑らかとなって、当該部分における現像速度の変化も滑らかとなる。従って、前記界面部分におけるＴ型ゲート電極頭部を形成するための電極形成用開口部の端部形状が滑らかに形成されて応力の集中を緩和することができ、レジストクラックの発生を防止することができる。
【００１３】
請求項２記載の半導体装置の製造方法によれば、第１レジスト層に電極形成用開口部を形成するための露光及び現像を行う前に、電極形成用開口部を形成する部位における混合層を除去するので、第１レジスト層を露光する場合に、その第１レジスト層よりも高感度の混合層が過剰露光となって反転現象が生じることを防止することができ、第１レジスト層における電極形成用開口部の加工精度を向上させることができる。
【００１４】
請求項３記載の半導体装置の製造方法によれば、半導体上に接して第１レジスト層を形成し、その第１レジスト層上に第１レジスト層よりも高感度である第２レジスト層を形成し、その第２レジスト層上に第２レジスト層よりも高感度である第３レジスト層を形成し、前記第３レジスト層上に当該第１レジスト層と同じ感度である第４レジスト層を形成した後、これら第１乃至第４レジスト層を露光及び現像することによりＴ型ゲート電極をリフトオフ法で形成するための電極形成用開口部を第１乃至第４レジスト層に形成するので、第１及び第３レジスト層間における感度変化が滑らかとなって、当該レジスト層間における現像速度の変化も滑らかとなる。そして、感度レベルが第１レジスト層と第３レジスト層の間にある第２レジスト層の厚さの制御が容易となるので、Ｔ型ゲート電極頭部を形成するための電極形成用開口部の加工精度をより高めることができる。
【００１５】
請求項４記載の半導体装置の製造方法によれば、第２レジスト層を、第１及び第３レジスト層の成分を混合したレジスト材料により形成するので、新規なレジスト材料を別途に用いることなく、第２レジスト層の感度を、第１及び第３レジスト層の中間に容易に設定することができる。
【００１６】
請求項５記載の半導体装置の製造方法によれば、第２レジスト層を、第１レジスト層に接する側から第３レジスト層に接する側にかけて、感度が段階的に第３レジスト層の感度に近付くように変化する複数層で形成するので、第２レジスト層の感度変化を第１レジスト層側から第３レジスト層側にかけてより滑らかに設定することができ、電極形成用開口部の加工精度を一層高めることができる。
【００１７】
請求項６記載の半導体装置の製造方法によれば、半導体上に接して第１レジスト層を形成し、その第１レジスト層上に第１レジスト層よりも高感度である第２レジスト層を形成し、その第２レジスト層上に第１レジスト層と同じ感度である第３レジスト層を形成して、第２レジスト層を露光した後の現像には、より低感度である第１レジスト層を優先的に現像する現像液を使用するので、第２−第１レジスト層間の現像速度の変化が滑らかとなる。従って、前記レジスト層間における電極形成用開口部の端部形状が滑らかに形成されて応力の集中を緩和することができ、レジストクラックの発生を防止することができる。
【００１８】
請求項７または８記載の半導体装置の製造方法によれば、リフトオフ法で形成されるＴ型ゲート電極頭部の下部両端に対応する電極用レジスト開口部の部分に傾斜面を形成し（請求項７）、具体的には、その傾斜面の立上がり角度を６０度以下に形成する（請求項８）ので、電極形成用開口部の端部におけるレジスト層の応力の集中が緩和されて、レジストクラックの発生を防止することができる。
【００１９】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照しながら説明する。この第１の実施例は、半導体装置として例えば高電子移動度トランジスタ（High Electron Mobility Transistor;以下、ＨＥＭＴと称す）を製造する製造方法である。まず、ＨＥＭＴの下地構造（即ち、ゲートを形成する前までの構造）を製造する方法を図４に従って説明する。
【００２０】
この場合、図４（ａ）に示すように、最初に半導体基板として例えば板厚が４５０μｍの半絶縁性ＩｎＰ基板１１の上に、分子線エピタキシー法（以下、ＭＢＥ法と称す）を用いて次の７層を順次形成する。具体的には、半絶縁性ＩｎＰ基板１１の上には、第１層としてノンドープのＩｎ_０．５２Ａｌ_０．４８Ａｓからなるバッファー層１２が、膜厚１００ｎｍとなるように成長形成されている。
【００２１】
上記バッファー層１２の上には、第２層としてノンドープのＩｎ_０．８Ｇａ_０．２Ａｓからなる第１チャネル層１３が、膜厚１６ｎｍとなるように成長形成されている。その第１チャネル層１３の上には、第３層としてノンドープのＩｎ_０．５３Ｇａ_０．４７Ａｓからなる第２チャネル層１４が、膜厚が４ｎｍとなるように成長形成されている。第２チャネル層１４の上には、第４層としてノンドープのＩｎ_０．５２Ａｌ_０．４８Ａｓからなるスペーサ層１５が、膜厚５ｎｍとなるように成長形成されている。
【００２２】
そして、上記スペーサ層１５の上には、第５層としてＳｉをδドープしたキャリア供給層たるδドープ層１６が成長形成され、そのドープ層１６の上には、第６層としてノンドープのＩｎ_０．５２Ａｌ_０．４８Ａｓからなるゲートコンタクト層１７が、膜厚２０ｎｍとなるように成長形成されている。上記ゲートコンタクト層１７の上には、第７層としてｎ型のＩｎ_０．５３Ｇａ_０．４７Ａｓからなるキャップ層１８が、膜厚２０ｎｍとなるように成長形成されている。
【００２３】
次に、上述したように各層１２〜１８をエピタキシャル成長させたエピタキシャル成長基板１９に、フォトリソグラフィック工程を用いてＴｉ層（膜厚６０ｎｍ），Ｐｔ層（膜厚２０ｎｍ），Ａｕ層（膜厚１５０ｎｍ）よりなる３層の膜を下から順に積層したオーミック電極２０をリフトオフ法により形成し、図４（ｂ）に示す構造を得る。
【００２４】
そして、この構造の上にフォトリソグラフィック工程を用いてＡｕ層（膜厚４００ｎｍ）よりなる中間配線２１を形成することにより、図４（ｃ）に示す構造を形成する。更に、この構造の上に電子線描画工程を用いてリセス構造２２を形成することにより、図４（ｄ）に示す構造を形成する。ここまで形成した図４（ｄ）の構造が、ＨＥＭＴの下地構造（半導体）２３である。
【００２５】
そして、この下地構造２３（のリセス構造２２）の上にＴ型ゲート電極を形成する。このＴ型ゲート電極を形成する工程について、以下、図１乃至図３を参照して説明する。尚、以下の各実施例における図面においては、上記図４（ｄ）の下地構造をそのまま図示することを止めて、簡略に表現した基板状の下地構造２３と図示するようにしている。
【００２６】
次に、図１を参照する。まず、下地構造２３の上にクリーンオーブンを用いて２００℃（Ｎ_２雰囲気中）で２０分間の脱水ベークを施した後、室温まで冷却する。そして、この脱水ベークを行った後、低感度のレジストとして例えば東京応化製ＯＥＢＲ１０００を５２００ｒｐｍで（即ち、多数の素子分の下地構造２３が設けられたウエハをスピンナにより５２００ｒｐｍで回転させながら）塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が３００ｎｍの第１レジスト層２４を形成する。
【００２７】
続いて、上記第１レジスト層２４を形成した構造を室温まで冷却した後、第１レジスト層２４の上に第２レジスト層２５を形成する。具体的には、まず、第１レジスト層２４よりも高感度のレジストとして例えば東レ製ＥＢＲ−９を３５００ｒｐｍで塗布した後、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が３３０ｎｍの第２レジスト層２５を形成する。
【００２８】
この後、室温まで冷却した後、第２レジスト層２５の上に第３レジスト層２６を形成する。具体的には、第２レジスト層２５よりも低感度のレジストとして例えば東京応化製ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が２７０ｎｍの第３レジスト層２６を形成する。これにより、図１（ａ）に示す構造が得られる。
【００２９】
この時、第１レジスト層２４と第２レジスト層２５との界面部分には、両者の混合層２７（図１においてクロスハッチングで示す部分）が形成されている。これは、第１レジスト層２４のプリベーク温度が１７０℃と比較的低温であることに加えて、第２レジスト層２５の溶媒を第１レジスト層２４をも溶解可能なものに選択することによって、第１レジスト層２４と第２レジスト層２５との各レジスト成分を混合させることにより形成するものである。
【００３０】
次に、上述したように形成されたレジスト構造に、図１（ｃ）に示すような電極形成用開口部２８を形成する。この電極形成用開口部２８は、Ｔ型ゲート電極の頭部を形成するための開口部である。具体的には、まず図１（ｂ）に示すように、日本電子製の電子線露光装置ＪＢＸ５ＤIIを用いて、中心（ここでいう中心とは本工程で形成するＴ型ゲート電極の中心を指す）から１００ｎｍ，３００ｎｍの位置に左右対称に０．３ｎＣ／ｃｍのドーズ量で１００ｐＡにて線パタン露光（夫々左右１本ずつの電子線描画）を行う（１回目）。
【００３１】
続いて、同様に電子線露光装置ＪＢＸ５ＤIIを用いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ^２のドーズ量で１０ｎＡにて面パタン露光を行う（２回目）。この後、例えばＭＩＢＫ（メチルイソブチルケトン）とＩＰＡ（イソプロパノール）を４対１の割合（ＭＩＢＫ：ＩＰＡ＝４：１）で混合した現像液にて現像することにより、第２レジスト層２５及び第３レジスト層２６に電極形成用開口部２８を形成する。これにより、図１（ｃ）に示す構造が得られる。
【００３２】
ここで、図３を参照する。図３（ａ）は、従来技術として示した図１３（ｃ）のレジスト層構造と同様のものであり、図３（ｂ）は、図１（ｃ）に示すレジスト層構造である。従来の構造では、各レジスト層の電子線に対する感度が、開口部５の深さ方向に対してステップ的に変化するため、各レジスト層の現像液による溶解速度も、同様にステップ的に変化するようになる。従って、Ｔ型ゲート電極の頭部を形成するための開口部５の形状も、端部が急峻な形状となってしまう。
【００３３】
これに対して、第１実施例の構造では、第１レジスト層２４と第２レジスト層２５との界面部分に両者の混合層２７が形成されていることによって、当該界面部分における電子線に対する感度が滑らかに変化するようになる。それに伴って、各レジスト層２４〜２７の現像液による溶解速度も、電極形成用開口部２８の深さ方向に対して滑らかに変化するようになる。従って、Ｔ型ゲート電極の頭部を形成するための電極形成用開口部２８の形状も、端部が滑らかな傾斜面を有する形状となるのである。
【００３４】
尚、図１（ｃ）においては、第２レジスト層２５と第３レジスト層２６との界面部分においても、電極形成用開口部２８の深さ方向に対する電子線感度及び現像液による溶解速度が滑らかに変化するようになっており、当該部分に対応する電極形成用開口部２８の形状も、端部が滑らかな形状となっている。これは、具体的には図示していないが、実際には、第２レジスト層２５と第３レジスト層２６との界面部分にも両者のレジスト成分が混合された混合層が形成されており、その混合層の作用等によるものである。
【００３５】
次に、混合層２７における上記電極形成用開口部２８の内底面として露出している部分の中心部分に、図２（ａ）に示すような電極形成用開口部２９を形成する。この電極形成用開口部２９は、Ｔ型ゲート電極の脚部を形成するための開口部である。
【００３６】
具体的には、電子線露光装置ＪＢＸ５ＤIIを用いて、混合層２７における上記電極形成用開口部２８の内底面として露出している部分の中心を２．５ｎＣ／ｃｍのドーズ量で２０ｐＡにて線パタン露光を行う（３回目）。この後、例えばＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像する。これにより、図２（ａ）に示す構造が得られる。尚、上記電極形成用開口部２９の図２（ａ）中左右方向の長さ寸法がＴ型ゲート電極のゲート長となる。
【００３７】
そして、図２（ａ）の構造にデスカム処理を施してレジストの残渣（スカム）を除去した後、ライトエッチングを行って表面の自然酸化膜を除去し、Ｔ型ゲート電極となる金属として例えば３種類の金属Ｔｉ（膜厚１００ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚４００ｎｍ）を下から順に真空蒸着して積層し、３層の金属膜からなる金属層３０を形成する。これにより、図２（ｂ）に示す構造が得られる。この後、上記構造を例えばＩＰＡに浸漬してリフトオフを行い、レジスト層２４、２５、２６及びレジスト層２６上に蒸着されている金属層３０を除去する。これによって、図２（ｃ）に示すように、下地構造２３上にＴ型ゲート電極３１が形成される。
【００３８】
以上のように本実施例によれば、図１（ａ）に示す下地構造２３（半導体）上に第１レジスト層２４、第２レジスト層２５、第３レジスト層２６を形成すると共に、第１レジスト層２４及び第２レジスト層２５の界面部分に両者の混合層２７を形成して、Ｔ型ゲート電極３１を形成するための電極形成用開口部２８及び２９を形成するようにした。
【００３９】
これによって、前記界面部分における電子線に対する感度が滑らかに変化するようになり、それに伴って、各レジスト層２４〜２７の現像液による溶解速度も、電極形成用開口部２８の深さ方向に対して滑らかに変化するようになるので、電極形成用開口部２８の形状も端部が滑らかな傾斜面を有する形状となる。従って、従来のレジスト構造よりも前記端部付近に集中する応力を緩和できるので、レジストクラックの発生を防止することができる。
【００４０】
（第２実施例）
図５及び図６は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。先ず、図５（ａ）に示すように、下地構造２３上に第１実施例と同様な工程で脱水ベークを行った後、低感度のレジストであるＯＥＢＲ１０００を３０００ｒｐｍで塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が４００ｎｍの第１レジスト層３２を形成する。
【００４１】
続いて、上記第１レジスト層３２を形成した構造を室温まで冷却した後、第１レジスト層３２の上に、第１レジスト層３２よりも高感度のレジストであるＥＢＲ−９を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより膜厚が２３０ｎｍの第２レジスト層３３を形成する。
【００４２】
この後、室温まで冷却した後、第２レジスト層３３の上に、第２レジスト層３２よりも低感度のレジストであるＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、１７０℃で３分間のプリベークを施すことにより膜厚が２７０ｎｍの第３レジスト層３４を形成する。これにより、図５（ａ）に示す構造が得られる。この時、第１レジスト層３２と第２レジスト層３３との界面部分には、第１実施例と同様に、両者の混合層３５が形成されている。
【００４３】
次に、上述したように形成されたレジスト構造に対し、電子線露光装置ＪＢＸ５ＤIIを用いて、中心から１００ｎｍ，３００ｎｍの位置に左右対称に０．３４ｎＣ／ｃｍのドーズ量で１００ｐＡにて線パタン露光を行う（図５（ｂ）参照）。続いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ^２のドーズ量で１０ｎＡにて面パタン露光を行う。
【００４４】
この後、例えば“ＭＩＢＫ：ＩＰＡ＝４：１”で混合した現像液にて現像することにより、第２レジスト層３３及び第３レジスト層３４に電極形成用開口部３６を形成する。これにより、図５（ｃ）に示す構造が得られる。この時、混合層３５もエッチングにより略完全に除去されており、下層の第１レジスト層３２が表面に露出している。
【００４５】
この後の工程は第１実施例と同様であり、第１レジスト層３２における電極形成用開口部３６の内底面として露出している部分の中心を２．５ｎＣ／ｃｍのドーズ量で２０ｐＡにて線パタン露光を行う。そして、ＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像することにより電極形成用開口部３７を形成し、図６（ａ）に示す構造が得られる。
【００４６】
そして、図６（ａ）の構造にデスカム処理を施した後ライトエッチングを行って、Ｔ型ゲート電極となる３種類の金属Ｔｉ（膜厚１００ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚４００ｎｍ）を下から順に真空蒸着して積層して３層の金属膜からなる金属層３８を形成し、図６（ｂ）に示す構造が得られる。この後、上記構造についてリフトオフを行い、レジスト層３２，３５，３３及び３４上に蒸着されている金属層３８を除去し、図６（ｃ）に示すように、下地構造２３上にＴ型ゲート電極３９が形成される。また、この場合、Ｔ型ゲート電極３９の頭部３９ａの下部両端に形成された傾斜面と、頭部３９ａの端面とが交差する点における水平面からの立上がり角度は略６０度であった。
【００４７】
以上のように第２実施例によれば、２回目の露光を行って電極形成用開口部３７を形成する際には混合層３５が除去されているので、低感度である第１レジスト層３２を、第２レジスト層３３の臨界強度をこえる強いドーズ量で照射しても、混合層３５に含まれている第２レジスト層３３のレジスト成分が過剰露光となって不溶となる反転等の現象を生じることがない。従って、Ｔ型ゲート電極３９の脚部３９ｂの微細加工精度をより高めることができる。
【００４８】
また、第２実施例によれば、Ｔ型ゲート電極３９の頭部３９ａの下部両端に形成された傾斜面の立上がり角度が略６０度となるように形成した。本発明者らが行った実験結果によれば、レジストクラックが発生する前記角度のしきい値は９０度から６０度の間にあり、レジストクラックの発生を確実に防止するには、前記立上がり角度を６０度程度に設定すれば十分であることが確認されている。従って、Ｔ型ゲート電極頭部の下部両端の傾斜面の立上がり角度を６０度以下に設定することによって、レジストクラックの発生を確実に防止することができる。
【００４９】
（第３実施例）
図７及び図８は本発明の第３実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。先ず、図７（ａ）に示すように、下地構造２３上に第１実施例と同様に工程で脱水ベークを行った後、低感度のレジストであるＯＥＢＲ１０００を５２００ｒｐｍで塗布してから、プレートヒータを用いて２１３℃で１０分間のプリベークを施すことにより、膜厚が３００ｎｍの第１レジスト層４０を形成する。
【００５０】
続いて、上記第１レジスト層４０を形成した構造を室温まで冷却した後、第１レジスト層４０の上に、ＯＥＢＲ１０００とＥＢＲ−９とを体積比１：１で混合し、エチルセロソルブアセテートにより希釈した混合レジスト液を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより、膜厚が１００ｎｍの第２レジスト層４１を形成する。
【００５１】
この後、室温まで冷却した後、第２レジスト層４１の上に、ＥＢＲ−９を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより、膜厚が２３０ｎｍの第３レジスト層４２を形成する。この後、室温まで冷却した後、ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、１７０℃で３分間のプリベークを施すことにより、膜厚が２７０ｎｍの第４レジスト層４３を形成する。これにより、図７（ａ）に示す構造が得られる。
【００５２】
以下は、第１実施例と同様の手順によって、１回目の（線パタン）露光を行い（図７（ｂ）参照）、続いて、２回目の（面パタン）露光を行う。そして、現像液にて現像することにより、第２，第３及び第４レジスト層４１，４２及び４３に電極形成用開口部４４を形成する。これにより、図７（ｃ）に示す構造が得られる。続いて、３回目の（線パタン）露光を行う。そして、現像液にて現像することにより、第１レジスト層４０に電極形成用開口部４５を形成し、図８（ａ）に示す構造が得られる。
【００５３】
更に、図８（ａ）の構造に３種類の金属Ｔｉ（膜厚１００ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚４００ｎｍ）を下から順に積層して金属層４６を形成し、図８（ｂ）に示す構造を得ると、リフトオフを行って、レジスト層４１，４２及び４３上に蒸着されている金属層４６を除去し、図８（ｃ）に示すように、下地構造２３上にＴ型ゲート電極４７が形成される。
【００５４】
以上のように第３実施例によれば、第２レジスト層４１を、第１レジスト層４０の成分であるＯＥＢＲ１０００と、第３レジスト層４２の成分であるＥＢＲ−９とを体積比１：１で混合したもので形成したので、第１レジスト層４０と第３レジスト層４２との間における電子線に対する感度が滑らかに変化するようになり、それに伴って、各レジスト層４１〜４３の現像液による溶解速度も、電極形成用開口部４４の深さ方向に対して滑らかに変化するようになる。従って。電極形成用開口部４４の形状も端部が滑らかな傾斜面を有する形状となって、前記端部付近に集中する応力を緩和でき、レジストクラックの発生を防止することができる。
【００５５】
また、第３実施例によれば、第１実施例のように、第１レジスト層２４及び第２レジスト層２５の界面部分に両者の混合層２７を形成する方法とは異なり、予め両者のレジスト成分を混合して生成した第２レジスト層４１を用いているので、第２レジスト層４１の厚さの制御が容易であり、Ｔ型ゲート電極４７の脚部４７ｂの加工精度を向上させることができる。
【００５６】
（第４実施例）
図９及び図１０は本発明の第４実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。先ず、図９（ａ）に示すように、下地構造２３上に第１実施例と同様に工程で脱水ベークを行った後、低感度のレジストであるＯＥＢＲ１０００を５２００ｒｐｍで塗布してから、２１３℃で１０分間のプリベークを施すことにより、膜厚が３００ｎｍの第１レジスト層４８を形成する。
【００５７】
続いて、上記第１レジスト層４８を形成した構造を室温まで冷却した後、第１レジスト層４８の上に、ＯＥＢＲ１０００とＥＢＲ−９とを体積比２：１で混合し、エチルセロソルブアセテートにより希釈した混合レジスト液を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより膜厚が３０ｎｍの第２レジスト層４９ａを形成する。
【００５８】
以下、同様の手順によって、第２レジスト層４９ａの上に、ＯＥＢＲ１０００とＥＢＲ−９とを体積比１：１で混合し、エチルセロソルブアセテートにより希釈した混合・希釈したレジスト液からなる膜厚が４０ｎｍの第２レジスト層４９ｂ，ＯＥＢＲ１０００とＥＢＲ−９とを体積比１：２で混合・希釈したしたレジスト液からなる膜厚が３０ｎｍの第２レジスト層４９ｃを、順次形成する。
【００５９】
そして、第２レジスト層４９ｃを形成した構造を室温まで冷却した後、ＥＢＲ−９を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより膜厚が２３０ｎｍの第３レジスト層５０を形成する。この後、室温まで冷却した後、ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、１７０℃で３分間のプリベークを施すことにより膜厚が２７０ｎｍの第４レジスト層５１を形成する。これにより、図９（ａ）に示す構造が得られる。
【００６０】
以下は、第１実施例と同様の手順によって、１回目の（線パタン）露光を行い（図９（ｂ）参照）、続いて、２回目の（面パタン）露光を行う。そして、現像液にて現像することにより、第２，第３及び第４レジスト層４９，５０及び５１に電極形成用開口部５２を形成する。これにより、図９（ｃ）に示す構造が得られる。続いて、３回目の（線パタン）露光を行う。そして、現像液にて現像することにより、第１レジスト層４８に電極形成用開口部５３を形成し、図１０（ａ）に示す構造が得られる。
【００６１】
更に、図１０（ａ）の構造に３種類の金属Ｔｉ（膜厚１００ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚４００ｎｍ）を下から順に積層して金属層５４を形成し、図１０（ｂ）に示す構造を得ると、リフトオフを行ってレジスト層４９，５０及び５１上に蒸着されている金属層５４を除去し、図１０（ｃ）に示すように、下地構造２３上にＴ型ゲート電極５５が形成される。
【００６２】
以上のように第４実施例によれば、第２レジスト層４９を４９ａ，４９ｂ及び４９ｃからなる３層構造にして、各第２レジスト層４９ａ，４９ｂ及び４９ｃを、第１レジスト層４８の成分であるＯＥＢＲ１０００と、第３レジスト層５０の成分であるＥＢＲ−９とを夫々体積比２：１，１：１，１：２で混合したもので形成したので、第１レジスト層４８と第３レジスト層５０との間における電子線に対する感度がより滑らかに変化するようになり、それに伴って、各レジスト層４８〜５０の現像液による溶解速度も、電極形成用開口部５３の深さ方向に対してより滑らかに変化するようになる。従って、電極形成用開口部５２の形状も端部がより滑らかな傾斜面を有する形状となって、前記端部付近に集中する応力を一層緩和でき、レジストクラックの発生を防止することができる。
【００６３】
（第５実施例）
図１１及び図１２は本発明の第５実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。先ず、図１１（ａ）に示すように、下地構造２３上に第１実施例と同様に工程で脱水ベークを行った後、低感度のレジストであるＯＥＢＲ１０００を５２００ｒｐｍで塗布してから、２１３℃で１０分間のプリベークを施すことにより膜厚が３００ｎｍの第１レジスト層５６を形成する。
【００６４】
続いて、上記第１レジスト層５６を形成した構造を室温まで冷却した後、第１レジスト層５６の上に、ＥＢＲ−９を３５００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより膜厚が３３０ｎｍの第２レジスト層５７を形成する。この後、室温まで冷却した後、ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、１７０℃で３分間のプリベークを施すことにより膜厚が２７０ｎｍの第３レジスト層５８を形成する。これにより、図１１（ａ）に示す構造が得られる。
【００６５】
以下は、２回目の露光までは、第１実施例と同様の手順によって行われるが、２回目の露光後に使用する現像液の混合比を、“ＭＩＢＫ：ＩＰＡ＝１：３”としたものを用いて現像することにより、第１，第２及び第３レジスト層５６，５７及び５８に電極形成用開口部５９を形成する。これにより、図１１（ｃ）に示す構造が得られる。
【００６６】
ここで、現像液の混合比を“ＭＩＢＫ：ＩＰＡ＝１：３”とすることによって、当該現像液は、第２レジスト層５７よりも第１レジスト層５６を優先的に溶解する組成となる。そして、第２レジスト層５７を優先的に溶解する現像液を用いた場合に比して、第１レジスト層５６及び第２レジスト層５７の界面付近における現像速度の急激な変化が緩和されて、現像液による溶解速度も、電極形成用開口部５９の深さ方向に対して滑らかに変化するようになる。
【００６７】
引き続いて、３回目の（線パタン）露光を行う。そして、現像液にて現像することにより、第１レジスト層５６に電極形成用開口部６０を形成し、図１２（ａ）に示す構造が得られる。更に、図１２（ａ）の構造に３種類の金属Ｔｉ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（４００ｎｍ）を下から順に積層して金属層６１を形成し、図１２（ｂ）に示す構造を得ると、リフトオフを行って、レジスト層５６，５７及び５８上に蒸着されている金属層６１を除去し、図１２（ｃ）に示すように、下地構造２３上にＴ型ゲート電極６２が形成される。
【００６８】
以上のように第５実施例によれば、２回目の露光の終了後に使用する現像液の混合比を、“ＭＩＢＫ：ＩＰＡ＝１：３”とすることによって、第２レジスト層５７よりも第１レジスト層５６を優先的に溶解する組成としたので、第１レジスト層５６及び第２レジスト層５７の界面付近における現像速度の急激な変化が緩和されて、現像液による溶解速度も、電極形成用開口部５９の深さ方向に対して滑らかに変化するようになる。従って、電極形成用開口部５９の形状も端部が滑らかな傾斜面を有する形状となって、前記端部付近に集中する応力を緩和でき、レジストクラックの発生を防止することができる。
【００６９】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
各レジスト層を構成する成分は、各層間に対する感度の大小関係が同一であれば、例示したものに限らず適宜変更して良い。
第３実施例における第２レジスト層４１は、第１レジスト４０と第３レジスト層４２とを構成する成分を混合して形成するものに限らず、両者の中間の感度を有するレジスト成分で構成すれば良い。また、第４実施例における第２レジスト層４９ａ，４９ｂ，４９ｃについても同様である。
【００７０】
１回目の線パタン露光において、Ｔ形ゲート電極を形成する中心から３００ｎｍ位置に左右対称に行う線パタン露光のドーズ量を、前記中心から１００ｎｍ位置に行う線パタン露光のドーズ量よりも若干低下させる（例えば、０．３ｎＣ／ｃｍに対して、０．２５ｎＣ／ｃｍ程度に設定する）ことにより、電極形成用開口部の端部の露光量を若干低下させて、前記端部の形状をより滑らかにすることもできる。
電子線（ＥＢ）レジストに限らず、フォトレジストを用いるものについても同様に適用が可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例における、Ｔ型ゲート電極の形成工程を示す模式的な断面図（その１）
【図２】Ｔ型ゲート電極の形成工程を示す模式的な断面図（その２）
【図３】各レジスト層の電子線に対する感度変化を示す図であり、（ａ）は従来のレジスト層構造、（ｂ）は第１実施例のレジスト層構造の場合を示す
【図４】半導体装置の下地構造の製造工程を示す模式的な断面図
【図５】本発明の第２実施例を示す図１相当図
【図６】図２相当図
【図７】本発明の第３実施例を示す図１相当図
【図８】図２相当図
【図９】本発明の第４実施例を示す図１相当図
【図１０】図２相当図
【図１１】本発明の第５実施例を示す図１相当図
【図１２】図２相当図
【図１３】従来技術を示す図１相当図
【図１４】図２相当図
【図１５】レジストクラックが発生した状態を示すレジスト構造の模式的な断面図
【図１６】３層レジスト形成時に、Ｔ型ゲート電極の頭部を形成するための開口部を形成する場合に発生する応力分布を計算した結果を示す図
【図１７】Ｔ型ゲート電極当部の下部両端の立上がり角度を変化させた場合の最大応力点における応力の変化を計算した結果を示す図
【符号の説明】
２３は下地構造（半導体）、２４は第１レジスト層、２５は第２レジスト層、２７は混合層、２８及び２９は電極形成用開口部、３１はＴ型ゲート電極、３２は第１レジスト層、３３は第２レジスト層、３５は混合層、３６及び３７は電極形成用開口部、３９はＴ型ゲート電極、３９ａは頭部、４０は第１レジスト層、４１は第２レジスト層、４３は第３レジスト層、４４及び４５は電極形成用開口部、４７はＴ型ゲート電極、４８は第１レジスト層、４９，４９ａ，４９ｂ及び４９ｃは第２レジスト層、５０は第３レジスト層、５２及び５３は電極形成用開口部、５５はＴ型ゲート電極、５６は第１レジスト層、５７は第２レジスト層、５９及び６０は電極形成用開口部、６２はＴ型ゲート電極を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device suitable for manufacturing, for example, a field effect transistor having a T-type gate electrode as a semiconductor device To the law Related.
[0002]
[Prior art]
A so-called T-type gate electrode is used as a gate in, for example, a HEMT, MESFET, or the like, which is a field effect transistor (hereinafter referred to as an FET) that operates in a frequency band such as a millimeter wave. When this T-type gate electrode is used, the gate resistance and source resistance can be reduced, and the gate-source capacitance can be reduced, so that the gain of the FET can be improved and noise can be reduced. A number of methods for forming such a T-type gate electrode have been invented in the past. For example, a plurality of resists having different sensitivities are formed, and a T-type gate electrode is formed using the plurality of resist layers. There is a way to do it.
[0003]
For example, FIGS. 13 and 14 show an example in which a T-type gate electrode is formed using three resist layers. 13 and 14, first, a first resist layer 2 is formed on a semiconductor substrate 1 with a resist having low sensitivity. Then, the second resist layer 3 is formed on the first resist layer 2 with a resist having higher sensitivity than the first resist layer 2. Further, a third resist layer 4 is formed on the second resist layer 3 with a resist having a lower sensitivity than the second resist layer 3 to form the structure of FIG.
[0004]
Thereafter, a wide range of the third resist layer 4 and the second resist layer 3 is collectively drawn with an electron beam (indicated by an arrow in FIG. 13 (b)) and then developed at once, thereby the head of the T-type gate electrode. An opening 5 for forming a portion is formed in the second resist layer 3 and the third resist layer 4 (see FIG. 13C).
[0005]
Next, the central portion of the portion of the first resist layer 2 exposed by the opening 5 is drawn with an electron beam (indicated by an arrow in FIG. 13C) and then developed, thereby developing a T-type gate. An opening 6 for forming the leg portion of the electrode is formed (see FIG. 14A). Subsequently, after depositing the metal 7 for the gate (see FIG. 14 (b)), the layer of unnecessary metal 7 deposited on the resist layers 2, 3, 4 and the resist layer 4 is lifted off, so that T A mold gate electrode 8 is formed (see FIG. 14C).
[0006]
[Problems to be solved by the invention]
However, in such a method, as shown in FIG. 15, the first resist layer 3 is developed from the lower end portion of the second resist layer 3 at the bottom of the opening 5 at the time of development of the second resist layer 3 or the subsequent process. The problem that the crack 9 which penetrated 2 generate | occur | produced arose. The following can be considered as the cause of the occurrence of the crack 9.
[0007]
That is, since there is a difference in the thermal expansion coefficient between the semiconductor substrate 1 and the resist layers 2, 3, 4, stress is applied to the inside of the resist layer during cooling of the baking process when forming the resist layers 2, 3, 4. appear. The internal stress is steep in the shape of the opening 5, that is, the end of the groove shape for forming the head of the T-type gate electrode 8 when the second resist layer 3 and the third resist layer 4 are developed. Moreover, it is considered that the stress is concentrated in the vicinity of the end.
[0008]
Here, FIG. 16 and FIG. 17 show the analysis results performed by the inventors of the present invention. FIG. 16 shows the formation of the three-layer resist when the total thickness of the resist layer is 1 μm. The stress distribution generated when forming the opening 5 for forming the head portion of the T-type gate electrode after sometimes baking at 100 ° C. is calculated using a stress simulator “Mechanica” manufactured by Rasna. , FEM (finite element method) analysis results are illustrated. The depth of the opening 5 is 0.7 μm, and the rising angle at the lower ends of the T-type gate electrode head is 90 degrees.
[0009]
According to the analysis result shown in FIG. 16, the maximum stress point (the strength of stress at this point is 5.4) at the end portion of the bottom of the opening 5, that is, the portion near the lower end portion of the second resist layer 3. × 10 ⁸ dyn / cm ² ) Exist, and from this point, it can be estimated that the crack 9 occurs.
[0010]
FIG. 17 shows the change in stress at the maximum stress point when the rising angle is changed from 90 degrees to about 20 degrees, and the end shape of the head of the T-type gate electrode 8 becomes steep. It has been shown that the concentrated stress increases as the time increases.
[0011]
The present invention has been made in view of the above circumstances, and its purpose is to alleviate the stress concentration at the end of the electrode forming opening formed in the resist layer, and to minimize the generation of cracks through the resist layer. Semiconductor device manufacturing method that can prevent The law It is to provide.
[0012]
[Means for Solving the Problems]
According to the method for manufacturing a semiconductor device according to claim 1, When forming the T-type gate electrode by the lift-off method, In the process of forming a second resist layer having a higher sensitivity than the first resist layer on the first resist layer formed in contact with the semiconductor, the first and second resist layers have first and second interfaces. Since the mixed layer is formed by mixing the components of the second resist layer, the sensitivity change at the interface portion becomes smooth, and the change in the developing speed at the portion becomes smooth. Therefore, in the interface part For forming the T-type gate electrode head The end shape of the electrode forming opening can be smoothly formed, the stress concentration can be relaxed, and the occurrence of resist cracks can be prevented.
[0013]
According to the method for manufacturing a semiconductor device according to claim 2, before performing exposure and development for forming the electrode forming opening in the first resist layer, the mixed layer in the portion where the electrode forming opening is formed is formed. Therefore, when the first resist layer is exposed, the mixed layer having higher sensitivity than that of the first resist layer can be prevented from being overexposed to cause a reversal phenomenon, and the electrode in the first resist layer can be prevented. The processing accuracy of the forming opening can be improved.
[0014]
According to the method for manufacturing a semiconductor device according to claim 3, the first resist layer is formed in contact with the semiconductor, and the second resist layer having higher sensitivity than the first resist layer is formed on the first resist layer. And forming a third resist layer having higher sensitivity than the second resist layer on the second resist layer. Forming a fourth resist layer having the same sensitivity as the first resist layer on the third resist layer; After these first to first 4 By exposing and developing the resist layer T-shaped gate Electrode By lift-off method 1st thru | or 1st to the electrode formation opening part for forming 4 Since it is formed on the resist layer, the sensitivity change between the first and third resist layers becomes smooth, and the change in the developing speed between the resist layers also becomes smooth. And since it becomes easy to control the thickness of the second resist layer whose sensitivity level is between the first resist layer and the third resist layer, For forming the T-type gate electrode head The processing accuracy of the electrode forming opening can be further increased.
[0015]
According to the method for manufacturing a semiconductor device according to claim 4, since the second resist layer is formed of a resist material obtained by mixing the components of the first and third resist layers, a new resist material is not used separately. The sensitivity of the second resist layer can be easily set between the first and third resist layers.
[0016]
According to the method for manufacturing a semiconductor device according to claim 5, the sensitivity of the second resist layer gradually approaches the sensitivity of the third resist layer from the side in contact with the first resist layer to the side in contact with the third resist layer. Thus, the sensitivity change of the second resist layer can be set more smoothly from the first resist layer side to the third resist layer side, and the processing accuracy of the electrode forming opening can be further increased. Can be increased.
[0017]
According to the method for manufacturing a semiconductor device of claim 6, the first resist layer is formed in contact with the semiconductor, and the second resist layer having higher sensitivity than the first resist layer is formed on the first resist layer. Then, a third resist layer having the same sensitivity as the first resist layer is formed on the second resist layer, and the first resist layer having a lower sensitivity is used for development after exposing the second resist layer. Since the developing solution preferentially developed is used, the change in the developing speed between the second and first resist layers becomes smooth. Accordingly, the end shape of the electrode forming opening between the resist layers is smoothly formed, the stress concentration can be relaxed, and the occurrence of resist cracks can be prevented.
[0018]
A method of manufacturing a semiconductor device according to claim 7 or 8. To the law According to the present invention, an inclined surface is formed in the electrode resist opening corresponding to the lower ends of the T-type gate electrode head formed by the lift-off method (claim 7), specifically, the rising of the inclined surface. Form the angle below 60 degrees Do (Claim 8 )of Thus, the stress concentration of the resist layer at the end of the electrode forming opening is relaxed, and the occurrence of resist cracks can be prevented.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of the present invention will be described below with reference to FIGS. The first embodiment is a manufacturing method for manufacturing, for example, a high electron mobility transistor (hereinafter referred to as HEMT) as a semiconductor device. First, a method of manufacturing a HEMT base structure (that is, a structure before forming a gate) will be described with reference to FIG.
[0020]
In this case, as shown in FIG. 4A, a semiconductor substrate is first formed on a semi-insulating InP substrate 11 having a thickness of, for example, 450 μm by using a molecular beam epitaxy method (hereinafter referred to as MBE method). 7 layers are sequentially formed. Specifically, on the semi-insulating InP substrate 11, non-doped In as the first layer. _0.52 Al _0.48 A buffer layer 12 made of As is grown and formed to a thickness of 100 nm.
[0021]
On the buffer layer 12, as the second layer, non-doped In _0.8 Ga _0.2 A first channel layer 13 made of As is grown to a thickness of 16 nm. On the first channel layer 13, as a third layer, non-doped In _0.53 Ga _0.47 The second channel layer 14 made of As is grown so as to have a film thickness of 4 nm. On the second channel layer 14, as a fourth layer, non-doped In _0.52 Al _0.48 A spacer layer 15 made of As is grown so as to have a film thickness of 5 nm.
[0022]
On the spacer layer 15, a δ-doped layer 16 as a carrier supply layer doped with Si as a fifth layer is grown and formed on the spacer layer 15. On the doped layer 16, a non-doped In as a sixth layer is formed. _0.52 Al _0.48 A gate contact layer 17 made of As is grown to a thickness of 20 nm. On the gate contact layer 17, an n-type In is used as a seventh layer. _0.53 Ga _0.47 A cap layer 18 made of As is grown and formed so as to have a film thickness of 20 nm.
[0023]
Next, on the epitaxial growth substrate 19 on which the layers 12 to 18 are epitaxially grown as described above, a Ti layer (film thickness 60 nm), a Pt layer (film thickness 20 nm), and an Au layer (film thickness 150 nm) are formed using a photolithographic process. The ohmic electrode 20 in which the three layers are sequentially laminated from the bottom is formed by the lift-off method, and the structure shown in FIG. 4B is obtained.
[0024]
Then, an intermediate wiring 21 made of an Au layer (film thickness 400 nm) is formed on this structure using a photolithographic process, thereby forming the structure shown in FIG. Further, a recess structure 22 is formed on this structure using an electron beam drawing process, thereby forming the structure shown in FIG. The structure of FIG. 4D formed so far is the HEMT base structure (semiconductor) 23.
[0025]
Then, a T-type gate electrode is formed on the base structure 23 (the recess structure 22). The process of forming the T-type gate electrode will be described below with reference to FIGS. In the drawings in the following embodiments, the substrate structure of FIG. 4D is not illustrated as it is, and is simply illustrated as a substrate-like substrate structure 23.
[0026]
Reference is now made to FIG. First, a 200 ° C. (N ₂ In the atmosphere), after 20 minutes of dehydration baking, cool to room temperature. After this dehydration baking, as a low-sensitivity resist, for example, OEBR1000 manufactured by Tokyo Ohka Co., Ltd. is applied at 5200 rpm (that is, a wafer provided with a base structure 23 for many elements is rotated at 5200 rpm by a spinner). Then, a first resist layer 24 having a thickness of 300 nm is formed by performing pre-baking at 170 ° C. for 3 minutes using a plate heater.
[0027]
Subsequently, after the structure in which the first resist layer 24 is formed is cooled to room temperature, a second resist layer 25 is formed on the first resist layer 24. Specifically, first, for example, EBR-9 manufactured by Toray as a resist having a higher sensitivity than the first resist layer 24 is applied at 3500 rpm, and then prebaked at 170 ° C. for 3 minutes using a plate heater, thereby forming a film. A second resist layer 25 having a thickness of 330 nm is formed.
[0028]
Thereafter, after cooling to room temperature, a third resist layer 26 is formed on the second resist layer 25. Specifically, for example, OEBR1000 manufactured by Tokyo Ohka Kogyo Co., Ltd. is applied as a resist having a lower sensitivity than that of the second resist layer 25 at 6000 rpm, and then prebaked at 170 ° C. for 3 minutes using a plate heater. A third resist layer 26 of 270 nm is formed. Thereby, the structure shown in FIG. 1A is obtained.
[0029]
At this time, a mixed layer 27 (a portion indicated by cross-hatching in FIG. 1) is formed at the interface portion between the first resist layer 24 and the second resist layer 25. This is because the pre-bake temperature of the first resist layer 24 is relatively low at 170 ° C., and the solvent of the second resist layer 25 is selected so that the first resist layer 24 can also be dissolved. The first resist layer 24 and the second resist layer 25 are formed by mixing the resist components.
[0030]
Next, an electrode forming opening 28 as shown in FIG. 1C is formed in the resist structure formed as described above. The electrode forming opening 28 is an opening for forming the head of the T-type gate electrode. Specifically, first, as shown in FIG. 1B, using an electron beam exposure apparatus JBX5DII manufactured by JEOL, the center (here, the center refers to the center of the T-type gate electrode formed in this step). ) To 100 nm and 300 nm positions at 100 pA with a dose of 0.3 nC / cm symmetrically (line drawing of each one on the left and right), respectively (first time).
[0031]
Subsequently, using the electron beam exposure apparatus JBX5DII in the same manner, a portion to be a pad for feeding power is set to 40 μC / cm. ² Is subjected to surface pattern exposure at 10 nA (second time). Thereafter, for example, development is performed with a developer in which MIBK (methyl isobutyl ketone) and IPA (isopropanol) are mixed at a ratio of 4 to 1 (MIBK: IPA = 4: 1), whereby the second resist layer 25 and the third resist layer 25 An electrode forming opening 28 is formed in the resist layer 26. Thereby, the structure shown in FIG. 1C is obtained.
[0032]
Reference is now made to FIG. FIG. 3A is the same as the resist layer structure of FIG. 13C shown as the prior art, and FIG. 3B is the resist layer structure shown in FIG. 1C. In the conventional structure, the sensitivity of each resist layer to the electron beam changes stepwise in the depth direction of the opening 5, so that the dissolution rate of each resist layer by the developer also changes stepwise. It becomes like this. Therefore, the shape of the opening 5 for forming the head of the T-type gate electrode also has a sharp end.
[0033]
In contrast, in the structure of the first embodiment, the mixed layer 27 is formed at the interface portion between the first resist layer 24 and the second resist layer 25, so that the sensitivity to the electron beam at the interface portion is increased. Changes smoothly. Accordingly, the dissolution rate of the resist layers 24 to 27 by the developer also changes smoothly with respect to the depth direction of the electrode forming opening 28. Therefore, the shape of the electrode forming opening 28 for forming the head portion of the T-type gate electrode is also a shape having a smooth inclined surface at the end.
[0034]
In FIG. 1C, the electron beam sensitivity in the depth direction of the electrode forming opening 28 and the dissolution rate by the developer are also smooth at the interface portion between the second resist layer 25 and the third resist layer 26. The shape of the electrode forming opening 28 corresponding to the portion also has a smooth end. This is not specifically shown, but in reality, a mixed layer in which both resist components are mixed is also formed at the interface portion between the second resist layer 25 and the third resist layer 26. This is due to the action of the mixed layer.
[0035]
Next, an electrode forming opening 29 as shown in FIG. 2A is formed in the central portion of the mixed layer 27 exposed as the inner bottom surface of the electrode forming opening 28. The electrode forming opening 29 is an opening for forming a leg portion of the T-type gate electrode.
[0036]
Specifically, using the electron beam exposure apparatus JBX5DII, the center of the portion exposed as the inner bottom surface of the electrode forming opening 28 in the mixed layer 27 is lined at 20 pA at a dose of 2.5 nC / cm. Pattern exposure is performed (third time). Thereafter, development is performed with, for example, a developer in which MIBK and IPA are mixed at a ratio of 1: 3 (MIBK: IPA = 1: 3). As a result, the structure shown in FIG. Note that the length of the electrode forming opening 29 in the left-right direction in FIG. 2A is the gate length of the T-type gate electrode.
[0037]
2A is subjected to descum treatment to remove the resist residue (scum), and then light etching is performed to remove the natural oxide film on the surface. As a metal to be a T-type gate electrode, for example, 3 Various types of metal Ti (film thickness: 100 nm) / Pt (film thickness: 30 nm) / Au (film thickness: 400 nm) are sequentially vacuum-deposited from below to form a metal layer 30 composed of three metal films. Thereby, the structure shown in FIG. 2B is obtained. Thereafter, the structure is immersed in, for example, IPA and lift-off is performed, and the resist layers 24, 25, and 26 and the metal layer 30 deposited on the resist layer 26 are removed. As a result, a T-type gate electrode 31 is formed on the underlying structure 23 as shown in FIG.
[0038]
As described above, according to this embodiment, the first resist layer 24, the second resist layer 25, and the third resist layer 26 are formed on the base structure 23 (semiconductor) shown in FIG. The mixed layer 27 of both was formed in the interface part of the resist layer 24 and the 2nd resist layer 25, and the electrode formation openings 28 and 29 for forming the T-type gate electrode 31 were formed.
[0039]
As a result, the sensitivity to the electron beam at the interface portion changes smoothly. Along with this, the dissolution rate of the resist layers 24 to 27 by the developing solution also varies with the depth direction of the electrode forming opening 28. Therefore, the shape of the electrode forming opening 28 also has a shape having a smooth inclined surface at the end. Therefore, the stress concentrated near the end portion can be relaxed as compared with the conventional resist structure, so that the occurrence of resist cracks can be prevented.
[0040]
(Second embodiment)
5 and 6 show a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. First, as shown in FIG. 5A, after dehydration baking is performed on the base structure 23 in the same process as in the first embodiment, OEBR1000 which is a low-sensitivity resist is applied at 3000 rpm, and then the plate heater The first resist layer 32 having a film thickness of 400 nm is formed by performing pre-baking at 170 ° C. for 3 minutes using
[0041]
Subsequently, after cooling the structure in which the first resist layer 32 was formed to room temperature, EBR-9, which is a resist having higher sensitivity than the first resist layer 32, was applied on the first resist layer 32 at 7000 rpm. Thereafter, pre-baking is performed at 170 ° C. for 3 minutes to form a second resist layer 33 having a thickness of 230 nm.
[0042]
Then, after cooling to room temperature, OEBR1000, which is a resist having a lower sensitivity than the second resist layer 32, is applied on the second resist layer 33 at 6000 rpm, and then prebaked at 170 ° C. for 3 minutes. Thus, the third resist layer 34 having a thickness of 270 nm is formed. Thereby, the structure shown in FIG. 5A is obtained. At this time, the mixed layer 35 of both is formed in the interface part of the 1st resist layer 32 and the 2nd resist layer 33 similarly to 1st Example.
[0043]
Next, with the electron beam exposure apparatus JBX5DII, the resist structure formed as described above is subjected to line pattern exposure at 100 pA with a dose of 0.34 nC / cm symmetrically at positions of 100 nm and 300 nm from the center. Is performed (see FIG. 5B). Subsequently, a portion to be a pad for feeding power is 40 μC / cm. ² Surface pattern exposure is performed at a dose of 10 nA.
[0044]
After that, for example, by developing with a developer mixed with “MIBK: IPA = 4: 1”, an electrode forming opening 36 is formed in the second resist layer 33 and the third resist layer 34. Thereby, the structure shown in FIG. 5C is obtained. At this time, the mixed layer 35 is also almost completely removed by etching, and the lower first resist layer 32 is exposed on the surface.
[0045]
The subsequent steps are the same as in the first embodiment, and the center of the exposed portion of the first resist layer 32 as the inner bottom surface of the electrode formation opening 36 is 20 pA at a dose of 2.5 nC / cm. Line pattern exposure is performed. Then, an opening 37 for electrode formation is formed by developing with a developer in which MIBK and IPA are mixed at a ratio of 1: 3 (MIBK: IPA = 1: 3), and the structure shown in FIG. can get.
[0046]
6A is subjected to descum treatment and then light etching is performed, so that three types of metal Ti (film thickness 100 nm) / Pt (film thickness 30 nm) / Au (film thickness) to be a T-type gate electrode are formed. 400 nm) are sequentially vacuum deposited from below to form a metal layer 38 composed of three metal films, and the structure shown in FIG. 6B is obtained. Thereafter, the structure is lifted off to remove the metal layer 38 deposited on the resist layers 32, 35, 33 and 34, and as shown in FIG. An electrode 39 is formed. Further, in this case, the rising angle from the horizontal plane at the point where the inclined surfaces formed at the lower ends of the head portion 39a of the T-type gate electrode 39 intersect with the end surface of the head portion 39a was about 60 degrees.
[0047]
As described above, according to the second embodiment, since the mixed layer 35 is removed when the electrode forming opening 37 is formed by performing the second exposure, the first resist layer 32 having low sensitivity is removed. , Such as inversion, in which the resist component of the second resist layer 33 contained in the mixed layer 35 becomes overexposed and becomes insoluble even when irradiated with a strong dose exceeding the critical strength of the second resist layer 33. Will not occur. Therefore, the fine processing accuracy of the leg portion 39b of the T-type gate electrode 39 can be further increased.
[0048]
In addition, according to the second embodiment, the inclined surfaces formed at the lower ends of the head portion 39a of the T-type gate electrode 39 are formed so that the rising angle is about 60 degrees. According to the results of experiments conducted by the present inventors, the threshold value of the angle at which resist cracks occur is between 90 degrees and 60 degrees, and in order to reliably prevent the occurrence of resist cracks, the rising angle It has been confirmed that it is sufficient to set the angle around 60 degrees. Therefore, the occurrence of resist cracks can be reliably prevented by setting the rising angles of the inclined surfaces at the lower ends of the T-type gate electrode head to 60 degrees or less.
[0049]
(Third embodiment)
7 and 8 show a third embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted, and only different parts will be described below. First, as shown in FIG. 7A, after dehydration baking is performed on the base structure 23 in the same manner as in the first embodiment, OEBR1000, which is a low-sensitivity resist, is applied at 5200 rpm, and then the plate heater The first resist layer 40 having a thickness of 300 nm is formed by performing pre-baking at 213 ° C. for 10 minutes using
[0050]
Subsequently, after the structure in which the first resist layer 40 is formed is cooled to room temperature, OEBR1000 and EBR-9 are mixed at a volume ratio of 1: 1 on the first resist layer 40 and diluted with ethyl cellosolve acetate. After applying the mixed resist solution at 7000 rpm, pre-baking is performed at 170 ° C. for 3 minutes to form a second resist layer 41 having a thickness of 100 nm.
[0051]
Thereafter, after cooling to room temperature, EBR-9 was applied on the second resist layer 41 at 7000 rpm, and then pre-baked at 170 ° C. for 3 minutes, whereby the third resist layer 42 having a thickness of 230 nm was formed. Form. Then, after cooling to room temperature, OEBR1000 is applied at 6000 rpm, and then prebaked at 170 ° C. for 3 minutes, thereby forming a fourth resist layer 43 having a thickness of 270 nm. Thereby, the structure shown in FIG. 7A is obtained.
[0052]
In the following, the first (line pattern) exposure is performed (see FIG. 7B) by the same procedure as in the first embodiment, and then the second (surface pattern) exposure is performed. Then, an electrode forming opening 44 is formed in the second, third, and fourth resist layers 41, 42, and 43 by developing with a developing solution. Thereby, the structure shown in FIG. 7C is obtained. Subsequently, a third (line pattern) exposure is performed. And by developing with a developing solution, the opening part 45 for electrode formation is formed in the 1st resist layer 40, and the structure shown to Fig.8 (a) is obtained.
[0053]
Further, the metal layer 46 is formed by sequentially laminating three kinds of metal Ti (film thickness 100 nm) / Pt (film thickness 30 nm) / Au (film thickness 400 nm) in the structure of FIG. When the structure shown in FIG. 8B is obtained, lift-off is performed to remove the metal layer 46 deposited on the resist layers 41, 42, and 43, and as shown in FIG. A T-type gate electrode 47 is formed.
[0054]
As described above, according to the third embodiment, the second resist layer 41 is composed of OEBR1000, which is a component of the first resist layer 40, and EBR-9, which is a component of the third resist layer 42, in a volume ratio of 1: 1. Therefore, the sensitivity to the electron beam between the first resist layer 40 and the third resist layer 42 changes smoothly, and accordingly, the developer for each resist layer 41 to 43 is developed. The dissolution rate due to the above also changes smoothly with respect to the depth direction of the electrode forming opening 44. Therefore. The shape of the electrode forming opening 44 also has a shape having a smooth inclined surface at the end, so that stress concentrated in the vicinity of the end can be relieved and occurrence of resist cracks can be prevented.
[0055]
Also, according to the third embodiment, unlike the method of forming the mixed layer 27 of both at the interface portion of the first resist layer 24 and the second resist layer 25 as in the first embodiment, both resists are previously formed. Since the second resist layer 41 formed by mixing the components is used, the thickness of the second resist layer 41 can be easily controlled, and the processing accuracy of the legs 47b of the T-type gate electrode 47 can be improved. it can.
[0056]
(Fourth embodiment)
9 and 10 show a fourth embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted, and only different parts will be described below. First, as shown in FIG. 9A, after dehydration baking is performed on the underlying structure 23 in the same manner as in the first embodiment, OEBR1000, which is a low-sensitivity resist, is applied at 5200 rpm and then 213 ° C. The first resist layer 48 having a thickness of 300 nm is formed by performing pre-baking for 10 minutes.
[0057]
Subsequently, after the structure in which the first resist layer 48 is formed is cooled to room temperature, OEBR1000 and EBR-9 are mixed on the first resist layer 48 at a volume ratio of 2: 1 and diluted with ethyl cellosolve acetate. After applying the mixed resist solution at 7000 rpm, pre-baking is performed at 170 ° C. for 3 minutes to form a second resist layer 49a having a thickness of 30 nm.
[0058]
Thereafter, by the same procedure, OEBR1000 and EBR-9 are mixed at a volume ratio of 1: 1 on the second resist layer 49a, and the film thickness of the mixed and diluted resist solution diluted with ethyl cellosolve acetate is 40 nm. A second resist layer 49c having a thickness of 30 nm is sequentially formed of a resist solution obtained by mixing and diluting the second resist layer 49b, OEBR1000, and EBR-9 at a volume ratio of 1: 2.
[0059]
And after cooling the structure which formed the 2nd resist layer 49c to room temperature, after apply | coating EBR-9 at 7000 rpm, the 3rd resist layer 50 with a film thickness of 230 nm is given by performing a prebaking for 3 minutes at 170 degreeC. Form. Thereafter, after cooling to room temperature, OEBR 1000 is applied at 6000 rpm, and then prebaked at 170 ° C. for 3 minutes, thereby forming a fourth resist layer 51 having a thickness of 270 nm. Thereby, the structure shown in FIG. 9A is obtained.
[0060]
In the following, the first (line pattern) exposure is performed (see FIG. 9B) by the same procedure as in the first embodiment, and then the second (surface pattern) exposure is performed. Then, an electrode forming opening 52 is formed in the second, third and fourth resist layers 49, 50 and 51 by developing with a developer. Thereby, the structure shown in FIG. 9C is obtained. Subsequently, a third (line pattern) exposure is performed. Then, by developing with a developer, an electrode forming opening 53 is formed in the first resist layer 48, and the structure shown in FIG. 10A is obtained.
[0061]
Further, the metal layer 54 is formed by laminating three kinds of metal Ti (film thickness 100 nm) / Pt (film thickness 30 nm) / Au (film thickness 400 nm) in this order from the bottom in the structure of FIG. When the structure shown in (b) is obtained, lift-off is performed to remove the metal layer 54 deposited on the resist layers 49, 50 and 51, and as shown in FIG. A mold gate electrode 55 is formed.
[0062]
As described above, according to the fourth embodiment, the second resist layer 49 has a three-layer structure composed of 49a, 49b and 49c, and each of the second resist layers 49a, 49b and 49c is a component of the first resist layer 48. OEBR1000 and EBR-9, which is a component of the third resist layer 50, are mixed at a volume ratio of 2: 1, 1: 1, 1: 2, respectively. The sensitivity to the electron beam between the resist layer 50 changes more smoothly, and accordingly, the dissolution rate of the resist layers 48 to 50 by the developer also increases in the depth direction of the electrode forming opening 53. On the other hand, it changes more smoothly. Accordingly, the shape of the electrode forming opening 52 also has a shape having a smoother inclined surface at the end, so that stress concentrated near the end can be further relaxed and the occurrence of resist cracks can be prevented.
[0063]
(5th Example)
11 and 12 show a fifth embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof will be omitted. Only different parts will be described below. First, as shown in FIG. 11A, after dehydration baking is performed on the underlying structure 23 in the same manner as in the first embodiment, OEBR1000, which is a low-sensitivity resist, is applied at 5200 rpm, and then 213 ° C. The first resist layer 56 having a film thickness of 300 nm is formed by performing pre-baking for 10 minutes.
[0064]
Subsequently, after cooling the structure in which the first resist layer 56 is formed to room temperature, EBR-9 is applied on the first resist layer 56 at 3500 rpm, and then prebaked at 170 ° C. for 3 minutes. A second resist layer 57 having a thickness of 330 nm is formed. Thereafter, after cooling to room temperature, OEBR 1000 is applied at 6000 rpm and then pre-baked at 170 ° C. for 3 minutes to form a third resist layer 58 having a thickness of 270 nm. As a result, the structure shown in FIG.
[0065]
In the following, the same procedure as in the first embodiment is performed until the second exposure, but the mixing ratio of the developer used after the second exposure is set to “MIBK: IPA = 1: 3”. By using and developing, an electrode forming opening 59 is formed in the first, second and third resist layers 56, 57 and 58. Thereby, the structure shown in FIG. 11C is obtained.
[0066]
Here, by setting the mixing ratio of the developer to “MIBK: IPA = 1: 3”, the developer has a composition that preferentially dissolves the first resist layer 56 over the second resist layer 57. Then, compared with the case where a developer that preferentially dissolves the second resist layer 57 is used, the rapid change in the developing speed near the interface between the first resist layer 56 and the second resist layer 57 is alleviated, The dissolution rate by the developer also changes smoothly with respect to the depth direction of the electrode forming opening 59.
[0067]
Subsequently, a third (line pattern) exposure is performed. Then, by developing with a developer, an electrode forming opening 60 is formed in the first resist layer 56, and the structure shown in FIG. 12A is obtained. Further, the metal layer 61 is formed by laminating three types of metal Ti (100 nm) / Pt (30 nm) / Au (400 nm) in order from the bottom in the structure of FIG. 12A, and the structure shown in FIG. Then, lift-off is performed to remove the metal layer 61 deposited on the resist layers 56, 57 and 58, and the T-type gate electrode 62 is formed on the underlying structure 23 as shown in FIG. It is formed.
[0068]
As described above, according to the fifth embodiment, the mixing ratio of the developer used after the end of the second exposure is set to “MIBK: IPA = 1: 3”, so that the second resist layer 57 is used. Since the composition in which the first resist layer 56 is preferentially dissolved is used, the rapid change in the developing speed near the interface between the first resist layer 56 and the second resist layer 57 is alleviated, and the dissolving speed by the developer is also reduced by the electrode formation. The opening 59 smoothly changes in the depth direction. Accordingly, the shape of the electrode forming opening 59 also has a shape having a smooth inclined surface at the end, so that stress concentrated in the vicinity of the end can be relieved and the occurrence of resist cracks can be prevented.
[0069]
The present invention is not limited to the embodiments described above and illustrated in the drawings, and the following modifications or expansions are possible.
The components constituting each resist layer are not limited to those illustrated as long as the magnitude relationship of sensitivity with respect to each layer is the same, and may be appropriately changed.
The second resist layer 41 in the third embodiment is not limited to the one formed by mixing the components constituting the first resist 40 and the third resist layer 42, but may be composed of a resist component having an intermediate sensitivity between the two. It ’s fine. The same applies to the second resist layers 49a, 49b, and 49c in the fourth embodiment.
[0070]
In the first line pattern exposure, the dose amount of line pattern exposure performed symmetrically from the center where the T-shaped gate electrode is formed to a position of 300 nm is slightly lower than the dose amount of line pattern exposure performed at a position of 100 nm from the center. (For example, by setting to about 0.25 nC / cm with respect to 0.3 nC / cm), the amount of exposure at the end of the electrode forming opening is slightly reduced, and the shape of the end is smoother. It can also be.
Not only the electron beam (EB) resist but also those using a photoresist can be similarly applied.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing a step of forming a T-type gate electrode in a first embodiment of the present invention (part 1).
FIG. 2 is a schematic cross-sectional view showing a step of forming a T-type gate electrode (Part 2).
FIGS. 3A and 3B are diagrams showing changes in sensitivity of each resist layer to an electron beam, where FIG. 3A shows a conventional resist layer structure, and FIG. 3B shows a case of the resist layer structure of the first embodiment.
FIG. 4 is a schematic cross-sectional view showing a manufacturing process of a base structure of a semiconductor device.
FIG. 5 is a view corresponding to FIG. 1 showing a second embodiment of the present invention.
6 is a view corresponding to FIG.
FIG. 7 is a view corresponding to FIG. 1 showing a third embodiment of the present invention.
FIG. 8 is a view corresponding to FIG.
FIG. 9 is a view corresponding to FIG. 1 showing a fourth embodiment of the present invention.
10 is equivalent to FIG.
FIG. 11 is a view corresponding to FIG. 1 showing a fifth embodiment of the present invention.
FIG. 12 is a view corresponding to FIG.
FIG. 13 is a view corresponding to FIG.
14 is equivalent to FIG.
FIG. 15 is a schematic cross-sectional view of a resist structure showing a state where a resist crack has occurred.
FIG. 16 is a diagram showing a result of calculating a stress distribution generated when forming an opening for forming the head portion of the T-type gate electrode when forming a three-layer resist.
FIG. 17 is a diagram showing a result of calculating a change in stress at the maximum stress point when the rising angle at both lower ends of the T-type gate electrode portion is changed;
[Explanation of symbols]
23 is a base structure (semiconductor), 24 is a first resist layer, 25 is a second resist layer, 27 is a mixed layer, 28 and 29 are electrode formation openings, 31 is a T-type gate electrode, and 32 is a first resist layer , 33 is a second resist layer, 35 is a mixed layer, 36 and 37 are electrode forming openings, 39 is a T-type gate electrode, 39a is a head, 40 is a first resist layer, 41 is a second resist layer, 43 Is a third resist layer, 44 and 45 are electrode formation openings, 47 is a T-type gate electrode, 48 is a first resist layer, 49, 49a, 49b and 49c are second resist layers, 50 is a third resist layer, 52 and 53 are electrode formation openings, 55 is a T-type gate electrode, 56 is a first resist layer, 57 is a second resist layer, 59 and 60 are electrode formation openings, and 62 is a T-type gate electrode.

Claims

A first resist layer formed on and in contact with the semiconductor; and a second resist layer having higher sensitivity than the first resist layer is formed on the first resist layer, and the first resist layer is formed on the second resist layer. After forming the third resist layer having the same sensitivity as the layer, the first to third resist layers are exposed and developed to form an electrode forming opening for forming the T-type gate electrode by the lift-off method In a method for manufacturing a semiconductor device comprising a resist pattern forming step for forming a resist pattern on the first to third resist layers,
In the process of forming the second resist layer on the first resist layer, a mixed layer formed by mixing the components of the first and second resist layers is formed at an interface portion between the first and second resist layers. And
By performing development after surface pattern exposure, an electrode forming opening for forming the head of the T-type gate electrode is formed in the second and third resist layers,
A method of manufacturing a semiconductor device, wherein an opening for forming an electrode for forming a leg portion of the T-type gate electrode is formed in the first resist layer by developing after exposing a line pattern.

Performing the exposure and development multiple times,
2. The mixed layer in a portion where the electrode forming opening is formed is removed before performing exposure and development for forming the electrode forming opening in the first resist layer. Semiconductor device manufacturing method.

A first resist layer is formed in contact with the semiconductor, a second resist layer having higher sensitivity than the first resist layer is formed on the first resist layer, and the second resist layer is formed on the second resist layer. A third resist layer having higher sensitivity than the first resist layer, and a fourth resist layer having the same sensitivity as the first resist layer is formed on the third resist layer, and then the first to fourth resist layers are formed. A semiconductor device comprising: a resist pattern forming step for forming, in the first to fourth resist layers, an electrode forming opening for forming a T-type gate electrode by a lift-off method by exposure and development. In the manufacturing method of
By performing development after surface pattern exposure, an electrode forming opening for forming the head of the T-type gate electrode is formed in the second to fourth resist layers,
A method of manufacturing a semiconductor device, wherein an opening for forming an electrode for forming a leg portion of the T-type gate electrode is formed in the first resist layer by developing after exposing a line pattern.

4. The method of manufacturing a semiconductor device according to claim 3, wherein the second resist layer is formed using a resist material obtained by mixing the components of the first and third resist layers.

The second resist layer is formed of a plurality of layers whose sensitivity gradually changes from the side in contact with the first resist layer to the side in contact with the third resist layer so as to gradually approach the sensitivity of the third resist layer. 5. The method of manufacturing a semiconductor device according to claim 3, wherein the method is a semiconductor device.

Forming a first resist layer in contact with the semiconductor;
Forming a second resist layer having higher sensitivity than the first resist layer on the first resist layer;
For forming an electrode for forming an electrode by forming a third resist layer having the same sensitivity as the first resist layer on the second resist layer, and then exposing and developing the first to third resist layers. In a method for manufacturing a semiconductor device comprising a resist pattern forming step of forming openings in the first to third resist layers,
The development after exposing the second resist layer uses a developer that preferentially develops the first resist layer.

7. When the T-type gate electrode is formed by a lift-off method, an inclined surface is formed in the electrode opening corresponding to the lower ends of the T-type gate electrode head. A method for manufacturing a semiconductor device according to any one of the above.

8. The method of manufacturing a semiconductor device according to claim 7, wherein a rising angle of the inclined surface is formed to be 60 degrees or less.