JP3912852B2 - ニューロ素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、人間の脳の神経系を模倣したニューラルネットワークを構成するためのニューロ素子に関し、特に、半導体集積回路で容易に実現できるニューロ素子に関するものである。
【0002】
【従来の技術】
人間の脳の神経系を模倣したニューラルネットワークを有する情報処理装置(ニューロコンピュータ)が注目されている。このようなニューロコンピュータは、所定の学習アルゴリズムに従って多数のニューロン間の結合強度を変更することにより、ノイマン型コンピュータが不得意であるあいまいな情報処理における解を得ることができる。
【0003】
ニューラルネットワークをプログラムではなく装置として実現するために必要であるニューロ素子として、EEPROMを用いたものが提案されている(特開平3−144785号公報)。このニューロ素子では、各入力信号にそれぞれの係数を乗算し、それらの合計を例えばシグモイド関数のようなしきい値関数に入力し、その関数の計算値をニューロ素子の出力としている。
【0004】
一方、しきい値関数とは異なり、動径基底関数を用いたニューラルネットワークも考案されているが、この種のニューラルネットワークをハードウェアにて実現する構成としては、ガウス関数を動径基底関数としたニューラルネットワークが知られている(“A Gaussian Synapse Circuit For Analog VLSI Neural Networks" )。
図4(a)は、このガウス関数を動径基底関数としたニューラルネットワークを構成するニューロ素子の構成例を示す回路図である。このニューロ素子は、MOSトランジスタを用いた1対の差動増幅器とカレントミラー回路とを組み合わせたものとなっており、高圧側電源電圧VDDがソースに印加されたMOSトランジスタM3 のドレインに2つのMOSトランジスタM1 ,M2 のソースが接続され、MOSトランジスタM2 のゲートはコンデンサC1 を介して接地されている。
【0005】
MOSトランジスタM1 のドレインは、低圧側電源電圧VSSがソースに印加された2つのMOSトランジスタM4 ,M5 のドレインに接続され、MOSトランジスタM5 はドレインとゲートとが接続されている。
高圧側電源電圧VDDがソースに印加されたMOSトランジスタM9 のドレインに2つのMOSトランジスタM7 ,M8 のソースが接続され、MOSトランジスタM8 のドレインはコンデンサC2 を介して接地されている。
【0006】
MOSトランジスタM7 のドレインは、低圧側電源電圧VSSがソースに印加された2つのMOSトランジスタM10,M11のドレインに接続され、MOSトランジスタM11はドレインとゲートとが接続されている。
MOSトランジスタM8 のドレインはMOSトランジスタM1 のドレインに接続され、MOSトランジスタM2 のドレインはMOSトランジスタM7 のドレインに接続されている。
【0007】
高圧側電源電圧VDDがソースに印加されたMOSトランジスタM15のドレインは、低圧側電源電圧VSSがソースに印加された2つのMOSトランジスタM6 ,M12のドレインに接続され、MOSトランジスタM6 のドレインはMOSトランジスタM5 のドレインに、MOSトランジスタM12のゲートはMOSトランジスタM11のゲートにそれぞれ接続されている。
【0008】
高圧側電源電圧VDDがソースに印加されたMOSトランジスタM13のドレインは、定電流源IX1の一方に接続され、定電流源IX1の他方は低圧側電源電圧VSSが印加されている。MOSトランジスタM13のドレインは、MOSトランジスタM13,M3 ,M9 ,M15のそれぞれのゲートに接続されている。
低圧側電源電圧VSSがソースに印加されたMOSトランジスタM14のドレインは、定電流源IX2の一方に接続され、定電流源IX2の他方は高圧側電源電圧VDDが印加されている。MOSトランジスタM14のドレインは、MOSトランジスタM14,M4 ,M10のそれぞれのゲートに接続されている。
【0009】
1対の差動増幅器としての入力電圧VINの正側はMOSトランジスタM1 のゲートに、負側はMOSトランジスタM7 のゲートに与えられる。入力電圧VINのリファレンス電圧VW の正側はMOSトランジスタM2 のゲートに、負側はMOSトランジスタM8 のゲートに与えられる。ニューロ素子としての出力電流IOUT は、MOSトランジスタM15のドレインから得られる。
【0010】
このような構成のニューロ素子では、1対の差動増幅器における入力電圧VINとリファレンス電圧VW とに応じた、MOSトランジスタM1 ,M8 のドレイン電流の合計電流I1 及びMOSトランジスタM2 ,M7 のドレイン電流の合計電流I2 が、定電流源であるMOSトランジスタM4 ,M5 及びMOSトランジスタM11,M10を通じて流れる。そのとき、上段カレントミラー回路のMOSトランジスタM15を通じて流れる電流の内、電流I1 ,I2 と同じ量の電流が定電流源であるMOSトランジスタM6 ,M12を通じて接地側に流れ、残りの電流が出力電流IOUT として出力されるようになっている。
【0011】
ここで、この回路は(1)式に示すような、出力であるガウス関数特性の入力電圧に対するシフトに相当するsynapse weightWjiと、標準偏差を決定するσjiとを、それぞれ差動増幅器リファレンス電圧VW と、図4(b)に示すようなトランジスタサイズ(ゲート幅/ゲート長)の変化により表現している。(1)式において、Yj は出力ニューロンを、Xj は入力ニューロンを表す。
【0012】
【数1】
【0013】
図5(a)は、図4(a)に示したニューロ素子の、差動増幅器におけるリファレンス電圧VW を変化させたときの入出力特性を示したグラフであり、リファレンス電圧VW の高低変化に応じて、特性曲線が差動増幅器における入力電圧VINの高低方向へシフトする。
図5(b)は、図4(a)に示したニューロ素子の、カレントミラー回路の定電流源IX1,IX2の電流値IX を変化させたときの入出力特性を示したグラフであり、定電流源IX1,IX2の電流値IX が増加するに従って出力電流IOUT も増加する。
これらの基底関数特性曲線の変化により、ニューラルネットワークにおけるシナプスの重み付けが可能となる。
【0014】
【発明が解決しようとする課題】
従来は、図5(b)に示すように、入出力特性全体において、定電流源IX1,IX2の電流値IX の変化に対し、同じ比率で出力電流IOUT は変化していない。つまり、パラメータ変更に際して出力が線形に変化しない。これは、出力電流IOUT が上段カレントミラーの電流と差動増幅器の電流との差し引きにより決定されている為と考えられるが、このような特性のずれは、ニューラルネットワークにおいて基底関数の積和演算を行う際、その出力結果の信頼性を大幅に低下させる。
【0015】
また、動径基底関数特性における、入力に対するシフト量及び振幅を、それぞれ差動増幅器リファレンス電圧VW 及び定電流源IX1,IX2の電流値IX の変化により行っており、この場合、回路外部からリファレンス電圧VW 及び定電流源IX1,IX2の電流値IX を制御し、その状態を記憶する必要があり、ネットワーク全体の信号処理時間が長くなる問題がある。
本発明は、このような事情に鑑みてなされたものであり、信頼性が高く、高速動作が可能なニューロ素子を提供することを目的とする。
【0016】
【課題を解決するための手段】
第1発明に係るニューロ素子は、入力に応じて動径基底関数に基づく信号を出力し、ニューラルネットワークを構成すべくなしてあるニューロ素子において、
2出力の差動増幅器と、該2出力を乗算して前記信号として出力する乗算器と、前記動径基底関数における入力に対する出力シフト量を変化させるための電圧を出力する可変電圧回路とを備え、前記ニューラルネットワークの仮想するノードへの前記入力を前記差動増幅器の少なくとも一方の入力となし、該入力に前記電圧を加算すべくなしてあることを特徴とする。
【0017】
第2発明に係るニューロ素子は、前記可変電圧回路は、ベース電圧が可変抵抗と定電流回路とにより制御されるエミッタホロワ可変電圧回路であることを特徴とする。
【0018】
第3発明に係るニューロ素子は、前記差動増幅器の負荷抵抗は可変抵抗器であることを特徴とする。
【0019】
本発明に係るニューロ素子では、差動増幅器とその差動増幅器の2出力を乗算する乗算器とから構成されたニューロ素子において、動径基底関数特性における入力に対する出力シフト量の変化を、差動増幅器の入力側外部入力電圧に直列に、可変抵抗器と定電流回路とによりベース電圧が制御されるエミッタホロワ可変電圧回路を付加することにより実現している。また、差動増幅器の負荷抵抗に可変抵抗器を使用することにより、出力ノードの電圧降下量を変化させ、出力特性の振幅を抵抗値に対し線形に変化させる。
【0020】
これにより、動径基底関数特性における振幅、及び入力に対するシフト量を変化させるのに、回路外部で各電流源及び各電圧源を制御しその状態を記憶する必要がなくなり、ネットワーク全体の信号処理時間が短縮される。つまり、学習過程におけるニューラルネットワーク内の動径基底関数の各パラメータを各可変抵抗器により保持することができ、回路外部からの制御が不要となり、ネットワークの信号処理速度も格段に向上する。
【0021】
【発明の実施の形態】
以下に、本発明をその実施の形態を示す図面に基づいて説明する。
図1は、本発明に係るニューロ素子の実施の形態の構成を示す回路図である。このニューロ素子は、差動増幅回路部3(差動増幅器)と入力電圧回路部2と基準電圧回路部4と乗算器5とエミッタホロワ可変電圧回路部1(可変電圧回路)とから構成されている。
【0022】
差動増幅回路部3は、トランジスタTR1 のコレクタが、一方の可変抵抗器VRC (負荷抵抗)を介して定電圧源VDDに接続され、エミッタが、一端が接地された定電流源IEEに接続されている。また、トランジスタTR2 のコレクタが、他方の可変抵抗器VRC (負荷抵抗)を介して定電圧源VDDに接続され、エミッタが定電流源IEEに接続されている。これらの両トランジスタTR1 ,TR2 の特性は同一である。また、両可変抵抗器VRC は、図示しない外部からの制御電圧に応じてその抵抗値を調整できる可変抵抗器である。
【0023】
入力電圧回路部2は、時間的に変化する入力信号源としての入力電圧源VIN及び抵抗RB1,RB2からなる閉回路であり、可変入力電圧源VINの正側端子に抵抗RB1が、負側端子に抵抗RB2が接続され、両抵抗RB1,RB2の共通接続点がトランジスタTR1 のベースに接続されている。
エミッタホロワ可変電圧回路部1は、トランジスタTR3 のコレクタが定電圧源VDDに接続され、エミッタが、他端が接地された抵抗RB3の一端と、可変入力電圧源VINの負側端子とに接続されている。また、一端が定電圧源VDDに接続された可変抵抗器VRB (可変抵抗)の他端に、定電流源IBB(定電流回路)の一端が接続され、定電流源IBBの他端は接地されている。可変抵抗器VRB の他端はトランジスタTR3 のベースにも接続されている。可変抵抗器VRB は、図示しない外部からの制御電圧に応じてその抵抗値を調整できる可変抵抗器である。
【0024】
基準電圧回路部4は、基準電圧源VREF 及び抵抗RB1,RB2からなる閉回路であり、基準電圧源VREF の正側端子に抵抗RB1が、負側端子に抵抗RB2が接続され、両抵抗RB1,RB2の共通接続点がトランジスタTR2 のベースに接続されている。また、基準電圧源VREF の負側端子はバイアス電圧源VBSの正側端子にも接続され、バイアス電圧源VBSの負側端子は接地されている。
乗算器5は、トランジスタTR1 ,TR2 のコレクタ電圧V1 ,V2 が個別に入力される。
【0025】
このような構成のニューロ素子では、両トランジスタTR1 ,TR2 の特性を表す式(2)(3)と、差動増幅回路部3における条件式(4)とから計算により求めた式(5)(6)で表される入力電圧VINに応じたシグモイド特性を有する差動出力電流IC1,IC2が流れる。
【0026】
【数2】
【0027】
【数3】
【0028】
そして、差動出力電流IC1,IC2と可変抵抗器VRCの抵抗値とで決まる差動出力電圧V1 ,V2 を乗算器5において掛け算し、最終的な回路出力として、式(7)で表される動径基底関数特性を有するIC1・IC2に比例した電圧V1 ・V2 が、乗算器5から出力される。
【0029】
【数4】
【0030】
ここで、IE1,IE2はトランジスタTR1 ,TR2 のエミッタ電流を、VE1,VE2はトランジスタTR1 ,TR2 のベース・エミッタ間電圧を表す。また、αはトランジスタTR1 ,TR2 のベース接地短絡電流増幅率を、qは電子の電荷量を、kはボルツマン定数を、Tは温度を、IS はトランジスタTR1 ,TR2 の逆方向飽和電流を表す。
【0031】
ここで、ニューラルネットワークの学習過程において、ネットワーク内の各ニューロン間の結合強度を変更する必要が有るが、これをハードウェアにより実現する為には、各ニューロンの出力である動径基底関数特性を式(8)及び図2で表されるようにする。
【0032】
【数5】
【0033】
ここに、VOUT =V1 ・V2 である。このとき、変数Ck により出力振幅を、変数βk により半値幅を、変数θk により入力に対するシフト量をそれぞれ変化させる必要がある。f[x(t)]はネットワークにおける各ニューロン出力の積和を、x(t)はネットワークの入力データを表す。
【0034】
以下に、このニューロ素子において、入力に対する出力シフト量、及び出力振幅の変化を実現する方法を説明する。
図1に示したように、差動増幅回路部3の入力電圧回路部2に直列に付加したエミッタホロワ可変電圧回路部1内の定電圧源VDD側抵抗VRB 、及び差動増幅回路部3の両コレクタ負荷抵抗VRC は可変抵抗器となっており、各抵抗値の変化により、図2に示すように動径基底関数特性の入力に対するシフト量及び振幅を変化させる。
詳細には、可変抵抗器VRB の抵抗値を変化させることにより、入力側のトランジスタTR1 のベースバイアス電圧が、基準側のトランジスタTR2 のベースバイアス電圧に対しオフセットされるようになり、そのオフセット分だけ差動増幅回路部3の平衡点は移動し、動径基底関数出力特性も入力電圧VINに対しシフトする。
【0035】
このときの可変抵抗器VRB の抵抗値の変化は、実用的な回路電源電圧を考慮すると、1kΩ〜100kΩ程度が適当である。また、コレクタ負荷抵抗である可変抵抗器VRC の抵抗値を変化させることにより、差動出力電圧V1 ,V2 の電圧降下が変化し、差動増幅回路部3の出力のシグモイド特性及び乗算器5の出力の動径基底関数特性の振幅が変化する。
このときのコレクタ負荷抵抗である可変抵抗器VRC の抵抗値としては、素子の増幅特性及びフルスイングを考慮すると、100Ω〜10kΩが適当である。
【0036】
図3(a)は、可変抵抗器VRB の抵抗値を30kΩ〜38kΩに変化させたときのニューロ素子の入出力特性を示したグラフである。ここに、VOUT =V1 ・V2 である。抵抗値を30kΩ,34kΩ,38kΩと増加させるに従い、出力特性は、同一の関数特性を保った状態で、入力電圧VINに対しシフトしており、そのシフト量は抵抗値の変化に対して線形に変化している。
図3(b)は、可変抵抗器VRC の抵抗値を1kΩ〜3kΩに変化させたときのニューロ素子の入出力特性を示したグラフである。抵抗値を1kΩ,2kΩ,3kΩと増加させるに従い、特性曲線も、式(7)で表される動径基底関数特性を保った状態で、その振幅が2倍、3倍となっており、可変抵抗器VRC の抵抗値の変化に対して線形に変化している。
【0037】
【発明の効果】
第1,2発明に係るニューロ素子によれば、その入力電圧に可変電圧回路からの可変電圧を加算するので、ニューロ素子の出力である動径基底関数特性の、入力電圧に対するシフト量を線形に変化させることができる。
【0038】
第3発明に係るニューロ素子によれば、さらに、差動増幅器の可変負荷抵抗器により、ニューロ素子の出力である動径基底関数特性の、入力電圧に対する振幅を線形に変化させることができるので、ニューラルネットワークの学習過程において必要であるネットワーク内の各ニューロン間の結合強度を正確に変更でき、ネットワーク出力の信頼性を大幅に向上させることができる。従って、内蔵の各可変抵抗器により、基底関数の各パラメータを変化させることができるので、ニューラルネットワークの完全なハードウェア化が実現可能となり、信号処理速度も格段に速くなる。
【図面の簡単な説明】
【図1】本発明に係るニューロ素子の実施の形態の構成を示す回路図である。
【図2】変数Ck ,θk の、ニューロ素子の入出力特性に対する影響を説明する為の説明図である。
【図3】可変抵抗器の抵抗値を変化させたときのニューロ素子の入出力特性を示したグラフである。
【図4】ガウス関数を動径基底関数としたニューラルネットワークを構成する従来のニューロ素子の構成例を示す回路図である。
【図5】図4に示したニューロ素子の入出力特性を示したグラフである。
【符号の説明】
1 エミッタホロワ可変電圧回路部(可変電圧回路)
2 入力電圧回路部
3 差動増幅回路部(差動増幅器)
4 基準電圧回路部
5 乗算器
IBB 定電流源(定電流回路)
TR1 〜TR3 トランジスタ
VRB 可変抵抗器(可変抵抗)
VRC 可変抵抗器(負荷抵抗、コレクタ負荷抵抗)
VIN 入力電圧源
Claims (3)
- 入力に応じて動径基底関数に基づく信号を出力し、ニューラルネットワークを構成すべくなしてあるニューロ素子において、
2出力の差動増幅器と、該2出力を乗算して前記信号として出力する乗算器と、前記動径基底関数における入力に対する出力シフト量を変化させるための電圧を出力する可変電圧回路とを備え、前記ニューラルネットワークの仮想するノードへの前記入力を前記差動増幅器の少なくとも一方の入力となし、該入力に前記電圧を加算すべくなしてあることを特徴とするニューロ素子。 - 前記可変電圧回路は、ベース電圧が可変抵抗と定電流回路とにより制御されるエミッタホロワ可変電圧回路である請求項1記載のニューロ素子。
- 前記差動増幅器の負荷抵抗は可変抵抗器である請求項1又は2記載のニューロ素子。
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JPH10340308A JPH10340308A (ja) | 1998-12-22 |
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