JP3175567B2 - ニューロ素子 - Google Patents
ニューロ素子Info
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Description
【0001】
【発明の属する技術分野】本発明は、人間の脳の神経系
を模倣したニューラルネットワークを構成するためのニ
ューロ素子に関し、特に、半導体集積回路で容易に実現
できるニューロ素子に関するものである。
を模倣したニューラルネットワークを構成するためのニ
ューロ素子に関し、特に、半導体集積回路で容易に実現
できるニューロ素子に関するものである。
【0002】
【従来の技術】人間の脳の神経系を模倣したニューラル
ネットワークを有する情報処理装置(ニューロコンピュ
ータ)が注目されている。このようなニューロコンピュ
ータは、所定の学習アルゴリズムに従って多数のニュー
ロン間の結合強度を変更することにより、ノイマン型コ
ンピュータが不得意であるあいまいな情報処理における
解を得ることができる。
ネットワークを有する情報処理装置(ニューロコンピュ
ータ)が注目されている。このようなニューロコンピュ
ータは、所定の学習アルゴリズムに従って多数のニュー
ロン間の結合強度を変更することにより、ノイマン型コ
ンピュータが不得意であるあいまいな情報処理における
解を得ることができる。
【0003】ニューラルネットワークをプログラムでは
なく装置として実現するために必要であるニューロ素子
の従来例として、EEPROMを用いたものが提案されている
(特開平3−144785号公報)。このニューロ素子では、
各入力信号にそれぞれの係数を乗算し、それらの合計を
例えばシグモイド関数のようなしきい値関数に入力し、
その関数の計算値をニューロ素子の出力としている。
なく装置として実現するために必要であるニューロ素子
の従来例として、EEPROMを用いたものが提案されている
(特開平3−144785号公報)。このニューロ素子では、
各入力信号にそれぞれの係数を乗算し、それらの合計を
例えばシグモイド関数のようなしきい値関数に入力し、
その関数の計算値をニューロ素子の出力としている。
【0004】一方、しきい値関数とは異なり、動径基底
関数を用いたニューラルネットワークも考案されている
が、この種のニューラルネットワークをハードウェアに
て実現する構成としては、ガウス関数を動径基底関数と
したニューラルネットワークについてのみが知られてい
る(“A Gaussian Synapse Circuit For Analog VLSINe
ural Networks")
関数を用いたニューラルネットワークも考案されている
が、この種のニューラルネットワークをハードウェアに
て実現する構成としては、ガウス関数を動径基底関数と
したニューラルネットワークについてのみが知られてい
る(“A Gaussian Synapse Circuit For Analog VLSINe
ural Networks")
【0005】
【発明が解決しようとする課題】ガウス関数を動径基底
関数とするニューラルネットワークを構成するためのニ
ューロ素子の回路は複雑であり、その製造も容易ではな
いという課題がある。
関数とするニューラルネットワークを構成するためのニ
ューロ素子の回路は複雑であり、その製造も容易ではな
いという課題がある。
【0006】本発明は斯かる事情に鑑みてなされたもの
であり、動径基底関数を用いたニューラルネットワーク
を簡単な構成のハードウェアにて実現できて誤動作を防
止できると共に、容易な工程にて製造可能であって歩留
りが高いニューロ素子を提供することを目的とする。
であり、動径基底関数を用いたニューラルネットワーク
を簡単な構成のハードウェアにて実現できて誤動作を防
止できると共に、容易な工程にて製造可能であって歩留
りが高いニューロ素子を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明の請求項1に係る
ニューロ素子は、動径基底関数を用いたニューラルネッ
トワークとして動作するニューロ素子において、動径基
底関数の学習則によって決定されるパラメータを用いて
複数の入力値を1つの入力電圧に変換する第1の回路部
と、前記1つの入力電圧を変換して1つの値を出力する
第2の回路部とを備えており、前記第2の回路部は、前
記1つの入力電圧が入力される差動増幅器と、該差動増
幅器の2つの差動出力を乗算する乗算器とを有すること
を特徴とする。
ニューロ素子は、動径基底関数を用いたニューラルネッ
トワークとして動作するニューロ素子において、動径基
底関数の学習則によって決定されるパラメータを用いて
複数の入力値を1つの入力電圧に変換する第1の回路部
と、前記1つの入力電圧を変換して1つの値を出力する
第2の回路部とを備えており、前記第2の回路部は、前
記1つの入力電圧が入力される差動増幅器と、該差動増
幅器の2つの差動出力を乗算する乗算器とを有すること
を特徴とする。
【0008】本発明の請求項2に係るニューロ素子は、
請求項1において、前記第1の回路部は、前記複数の入
力値と前記パラメータとの差の2乗和の平方根を前記1
つの入力電圧として出力するようにしたことを特徴とす
る。本発明の請求項3に係るニューロ素子は、請求項1
または2において、前記第1の回路部は、前記複数の入
力値と前記パラメータとの差を出力する複数の減算器
と、該複数の減算器の出力の2乗値を出力する複数の2
乗器と、該複数の2乗器の出力の総和を出力する総和器
と、該総和器の出力の平方根値を出力する平方根演算器
とを有することを特徴とする。
請求項1において、前記第1の回路部は、前記複数の入
力値と前記パラメータとの差の2乗和の平方根を前記1
つの入力電圧として出力するようにしたことを特徴とす
る。本発明の請求項3に係るニューロ素子は、請求項1
または2において、前記第1の回路部は、前記複数の入
力値と前記パラメータとの差を出力する複数の減算器
と、該複数の減算器の出力の2乗値を出力する複数の2
乗器と、該複数の2乗器の出力の総和を出力する総和器
と、該総和器の出力の平方根値を出力する平方根演算器
とを有することを特徴とする。
【0009】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて具体的に説明する。
示す図面に基づいて具体的に説明する。
【0010】図1は、動径基底関数を用いた一般的なニ
ューラルネットワークの構成の一例を示す模式図であ
り、この例では、2次元の入力ベクトルから1次元の出
力ベクトルを得るようになっている。ニューラルネット
ワークは、第1入力ノード1a及び第2入力ノード1bを有
する入力層と、第1中間ノード2a及び第2中間ノード2b
を有する中間層と、出力ノード3を有する出力層とから
構成されている。
ューラルネットワークの構成の一例を示す模式図であ
り、この例では、2次元の入力ベクトルから1次元の出
力ベクトルを得るようになっている。ニューラルネット
ワークは、第1入力ノード1a及び第2入力ノード1bを有
する入力層と、第1中間ノード2a及び第2中間ノード2b
を有する中間層と、出力ノード3を有する出力層とから
構成されている。
【0011】第1入力ノード1aには入力値in[1]が
入力され、パラメータt[1][1]を用いて変換され
た値が第1中間ノード2aに、パラメータt[2][1]
を用いて変換された値が第2中間ノード2bにそれぞれ出
力される。一方、第2入力ノード1bには入力値in
[2]が入力され、パラメータt[1][2]を用いて
変換された値が第1中間ノード2aに、パラメータt
[2][2]を用いて変換された値が第2中間ノード2b
にそれぞれ出力される。なお、t[1][1],t
[2][1],t[1][2],t[2][2]は動径
基底関数の学習則(例えば確率的勾配降下法,参考文献
“Characterization of complexities in Czochralski
crystal growth by nonlinear forecasting",T.Miyano
et al., J.Appl.Phys. 76(5), 1 September 1994)によ
って決定されるパラメータである。
入力され、パラメータt[1][1]を用いて変換され
た値が第1中間ノード2aに、パラメータt[2][1]
を用いて変換された値が第2中間ノード2bにそれぞれ出
力される。一方、第2入力ノード1bには入力値in
[2]が入力され、パラメータt[1][2]を用いて
変換された値が第1中間ノード2aに、パラメータt
[2][2]を用いて変換された値が第2中間ノード2b
にそれぞれ出力される。なお、t[1][1],t
[2][1],t[1][2],t[2][2]は動径
基底関数の学習則(例えば確率的勾配降下法,参考文献
“Characterization of complexities in Czochralski
crystal growth by nonlinear forecasting",T.Miyano
et al., J.Appl.Phys. 76(5), 1 September 1994)によ
って決定されるパラメータである。
【0012】第1中間ノード2aは、動径基底関数f
(b,x)を用いてh[1]を下記(式1)のように算
出して出力ノード3へ出力する。また、第2中間ノード
2bは、同様に、動径基底関数f(b,x)を用いてh
[2]を下記(式2)のように算出して出力ノード3へ
出力する。なお、b[1],b[2]は動径基底関数の
学習則によって決定されるパラメータである。
(b,x)を用いてh[1]を下記(式1)のように算
出して出力ノード3へ出力する。また、第2中間ノード
2bは、同様に、動径基底関数f(b,x)を用いてh
[2]を下記(式2)のように算出して出力ノード3へ
出力する。なお、b[1],b[2]は動径基底関数の
学習則によって決定されるパラメータである。
【0013】
【数1】
【0014】出力ノード3は、下記(式3)のように出
力値out[1]を算出して出力する。なお、c
[1],c[2]は動径基底関数の学習則によって決定
されるパラメータである。 out[1]=c[1]・h[1]+c[2]・h[2] …(式3)
力値out[1]を算出して出力する。なお、c
[1],c[2]は動径基底関数の学習則によって決定
されるパラメータである。 out[1]=c[1]・h[1]+c[2]・h[2] …(式3)
【0015】このようなニューラルネットワーク構成に
あって、従来例では動径基底関数としてガウス関数を用
いていたが、本発明では下記(式4)に示すような動径
基底関数f(b,x)を使用している。 f(b,x)=A/{1+cosh(bx)} …(式4) 但し、A:定数, b:学習則によって決定されるパラ
メータ cosh(bx)={exp(bx)+exp(−b
x)}/2
あって、従来例では動径基底関数としてガウス関数を用
いていたが、本発明では下記(式4)に示すような動径
基底関数f(b,x)を使用している。 f(b,x)=A/{1+cosh(bx)} …(式4) 但し、A:定数, b:学習則によって決定されるパラ
メータ cosh(bx)={exp(bx)+exp(−b
x)}/2
【0016】なお、上述の例では、入力ベクトルが2次
元、出力ベクトルが1次元であるとしたが、入力,出力
の次元はこれらの値に限定されることはなく、任意であ
って良い。
元、出力ベクトルが1次元であるとしたが、入力,出力
の次元はこれらの値に限定されることはなく、任意であ
って良い。
【0017】図2は、本発明のニューロ素子の第2の回
路部を示す回路図である。この回路は、差動増幅回路部
11とバイアス部12と乗算回路部13とから構成されてい
る。差動増幅回路部11は、定電圧源21と、2個の抵抗R
c と、2個のバイポーラトランジスタQ1 ,Q2 と、2
個の可変抵抗RE と、定電流源22とを有する。また、バ
イアス部12は、バイアス電圧を印加するための2個の電
源23と、入力信号源24とを有する。このような回路構成
例は公知である。なお、トランジスタQ1 ,Q2は、M
OSトランジスタであっても良い。
路部を示す回路図である。この回路は、差動増幅回路部
11とバイアス部12と乗算回路部13とから構成されてい
る。差動増幅回路部11は、定電圧源21と、2個の抵抗R
c と、2個のバイポーラトランジスタQ1 ,Q2 と、2
個の可変抵抗RE と、定電流源22とを有する。また、バ
イアス部12は、バイアス電圧を印加するための2個の電
源23と、入力信号源24とを有する。このような回路構成
例は公知である。なお、トランジスタQ1 ,Q2は、M
OSトランジスタであっても良い。
【0018】トランジスタQ1 のコレクタは、一方の抵
抗Rc を介して定電圧源21に接続している。トランジス
タQ1 のベースは、入力信号源24及び一端が接地された
一方の電源23の直列回路に接続されている。トランジス
タQ1 のエミッタは、一方の可変抵抗RE を介して一端
が接地された定電流源22に接続している。トランジスタ
Q2 のコレクタは、他方の抵抗Rc を介して定電圧源21
に接続している。トランジスタQ2 のベースは、一端が
接地された他方の電源23に接続されている。トランジス
タQ2 のエミッタは、他方の可変抵抗RE を介して定電
流源22に接続している。これらの両トランジスタQ1 ,
Q2 の特性は同一である。また、両可変抵抗RE は、図
示しない外部からの制御電圧に応じてその抵抗値を調整
できる可変抵抗である。
抗Rc を介して定電圧源21に接続している。トランジス
タQ1 のベースは、入力信号源24及び一端が接地された
一方の電源23の直列回路に接続されている。トランジス
タQ1 のエミッタは、一方の可変抵抗RE を介して一端
が接地された定電流源22に接続している。トランジスタ
Q2 のコレクタは、他方の抵抗Rc を介して定電圧源21
に接続している。トランジスタQ2 のベースは、一端が
接地された他方の電源23に接続されている。トランジス
タQ2 のエミッタは、他方の可変抵抗RE を介して定電
流源22に接続している。これらの両トランジスタQ1 ,
Q2 の特性は同一である。また、両可変抵抗RE は、図
示しない外部からの制御電圧に応じてその抵抗値を調整
できる可変抵抗である。
【0019】各電源23は、回路の動作電圧を設定するた
めに一定のバイアス電圧VBIASを印加する。また、入力
信号源24は、時間的に変化する入力信号としての入力電
圧v inを印加する。乗算回路部13の2つの入力端子は、
両トランジスタQ1 ,Q2 の各コレクタにそれぞれ接続
されている。つまり両トランジスタQ1 ,Q2 のコレク
タ電流I1 ,I2 によって生ずるコレクタ電圧が乗算回
路部13の入力となっており、乗算回路部13はその2つの
電圧の積を求め、その積を出力する。ここで、両トラン
ジスタQ1 ,Q2 のオン抵抗が同じで、両可変抵抗RE
の抵抗値が同じである場合には、乗算回路部13からの出
力は、コレクタ電流I1 ,I2 の積に比例する。
めに一定のバイアス電圧VBIASを印加する。また、入力
信号源24は、時間的に変化する入力信号としての入力電
圧v inを印加する。乗算回路部13の2つの入力端子は、
両トランジスタQ1 ,Q2 の各コレクタにそれぞれ接続
されている。つまり両トランジスタQ1 ,Q2 のコレク
タ電流I1 ,I2 によって生ずるコレクタ電圧が乗算回
路部13の入力となっており、乗算回路部13はその2つの
電圧の積を求め、その積を出力する。ここで、両トラン
ジスタQ1 ,Q2 のオン抵抗が同じで、両可変抵抗RE
の抵抗値が同じである場合には、乗算回路部13からの出
力は、コレクタ電流I1 ,I2 の積に比例する。
【0020】ところで、図2に示す回路において両可変
抵抗RE の値を0とした場合、トランジスタQ1 ,Q2
に流れるコレクタ電流I1 ,I2 はそれぞれ、「改訂
集積回路工学(2)」(コロナ社 柳井,永田著)の47
ページに示されているように、下記(式5),(式6)
となる。但し、(式5),(式6)において、αは電流
増幅率、IEEは定電流源22の電流値、qは電子の電荷
量、kはボルツマン定数、Tは温度である。
抵抗RE の値を0とした場合、トランジスタQ1 ,Q2
に流れるコレクタ電流I1 ,I2 はそれぞれ、「改訂
集積回路工学(2)」(コロナ社 柳井,永田著)の47
ページに示されているように、下記(式5),(式6)
となる。但し、(式5),(式6)において、αは電流
増幅率、IEEは定電流源22の電流値、qは電子の電荷
量、kはボルツマン定数、Tは温度である。
【0021】
【数2】
【0022】なお、入力電圧vinは、図1に示すニュー
ラルネットワークにおける第1中間ノード2aを例にする
と、下記(式7)に示す値に比例した電圧である。
ラルネットワークにおける第1中間ノード2aを例にする
と、下記(式7)に示す値に比例した電圧である。
【0023】
【数3】
【0024】図3は、本発明のニューロ素子の第2の回
路部の入力信号となるvinを生成する第1の回路部を示
す回路の構成を示すブロック図である。図3に示す構成
例は、n個のパラメータt[1][1],…,t[1]
[n]からvinを生成する一般的な生成回路を表してい
る。例えば図1に示すニューラルネットワークにおける
第1中間ノード2aのvinを生成する場合には、n=2で
ある。
路部の入力信号となるvinを生成する第1の回路部を示
す回路の構成を示すブロック図である。図3に示す構成
例は、n個のパラメータt[1][1],…,t[1]
[n]からvinを生成する一般的な生成回路を表してい
る。例えば図1に示すニューラルネットワークにおける
第1中間ノード2aのvinを生成する場合には、n=2で
ある。
【0025】図3に示すvin生成回路は、n個の減算器
31とn個の2乗器32と総和器33と平方根演算器34とを有
する。i(1≦i≦n)番目の減算器31は、入力値in
[i]とパラメータt[1][i]との差を求め、その
差を対応するi番目の2乗器32に出力する。i番目の2
乗器32は、入力された差の2乗値を求め、その2乗値を
総和器33に出力する。総和器33は、すべての2乗器32か
らの2乗値を加算し、その加算値を平方根演算器34に出
力する。平方根演算器34は、総和器33からの総和値の平
方根の値を求め、その平方根値に比例した入力電圧vin
を出力する。
31とn個の2乗器32と総和器33と平方根演算器34とを有
する。i(1≦i≦n)番目の減算器31は、入力値in
[i]とパラメータt[1][i]との差を求め、その
差を対応するi番目の2乗器32に出力する。i番目の2
乗器32は、入力された差の2乗値を求め、その2乗値を
総和器33に出力する。総和器33は、すべての2乗器32か
らの2乗値を加算し、その加算値を平方根演算器34に出
力する。平方根演算器34は、総和器33からの総和値の平
方根の値を求め、その平方根値に比例した入力電圧vin
を出力する。
【0026】上記(式5),(式6)に基づいてI1 ,
I2 の積を計算すると、その乗算値I1 ×I2 は下記
(式8)のようになる。
I2 の積を計算すると、その乗算値I1 ×I2 は下記
(式8)のようになる。
【0027】
【数4】
【0028】図4は、上記(式8)の関係を、横軸にv
in、縦軸にI1 ・I2 をとって示したグラフである。グ
ラフは、縦軸つまりvin=0に関して対称であり、vin
=0のときに最大値(αIEE)2 /4を取る。
in、縦軸にI1 ・I2 をとって示したグラフである。グ
ラフは、縦軸つまりvin=0に関して対称であり、vin
=0のときに最大値(αIEE)2 /4を取る。
【0029】ここで、可変抵抗RE の抵抗値を0から大
きくしていくと、グラフの形状が、図4に破線で示すよ
うに、除々に膨らんでくる。このことは、上記(式8)
にパラメータbを導入して下記(式9)のようにした場
合と同じ効果を奏する。
きくしていくと、グラフの形状が、図4に破線で示すよ
うに、除々に膨らんでくる。このことは、上記(式8)
にパラメータbを導入して下記(式9)のようにした場
合と同じ効果を奏する。
【0030】
【数5】
【0031】この(式9)において、α,IEEの何れも
が一定値となるので、(式9)の分子の値が定数とな
り、I1 ・I2 の値が前述の(式4)に相当する。ま
た、両トランジスタQ1 ,Q2 のコレクタ電流I1 ,I
2 の積に比例した出力が乗算回路部13にて求められる。
よって、図2に示すような回路構成とすることにより、
(式4)に示す動径基底関数f(b,x)を用いたニュ
ーロ素子を実現できることになる。この場合、図2に示
す回路において可変抵抗RE の抵抗値を変化させること
により、(式4)に示す動径基底関数のパラメータbを
変化させることができる。
が一定値となるので、(式9)の分子の値が定数とな
り、I1 ・I2 の値が前述の(式4)に相当する。ま
た、両トランジスタQ1 ,Q2 のコレクタ電流I1 ,I
2 の積に比例した出力が乗算回路部13にて求められる。
よって、図2に示すような回路構成とすることにより、
(式4)に示す動径基底関数f(b,x)を用いたニュ
ーロ素子を実現できることになる。この場合、図2に示
す回路において可変抵抗RE の抵抗値を変化させること
により、(式4)に示す動径基底関数のパラメータbを
変化させることができる。
【0032】図5は、本発明のニューロ素子の別の第2
の回路部を示す回路図である。図2の両可変抵抗RE を
取り除き、両トランジスタQ1 ,Q2 のベースに可変抵
抗RB を付けた回路である。両可変抵抗RB を変化させ
ることにより、図2の回路と同様な効果を得ることがで
きる。
の回路部を示す回路図である。図2の両可変抵抗RE を
取り除き、両トランジスタQ1 ,Q2 のベースに可変抵
抗RB を付けた回路である。両可変抵抗RB を変化させ
ることにより、図2の回路と同様な効果を得ることがで
きる。
【0033】以上のように本発明では、(式4)に示す
動径基底関数を、集積回路で容易に製造可能な差動増幅
器,乗算器等を有する図2の回路のみで実現することが
できる。
動径基底関数を、集積回路で容易に製造可能な差動増幅
器,乗算器等を有する図2の回路のみで実現することが
できる。
【0034】動径基底関数としてガウス関数を用いたニ
ューロ素子では、前述の文献“A Gaussian Synapse Cir
cuit For Analog VLSI Neural Networks”に示されてい
るように、そのガウス関数の半値幅を変化させるために
は、トランジスタのゲート幅とゲート長とを変化させな
ければならないので、ニューロ素子の作製時にその半値
幅は固定されてしまって、後で変更することができな
い。これに対して、本発明のニューロ素子では、可変抵
抗RE (トランジスタのエミッタ抵抗)に外部から印加
する制御電圧を変化させてその抵抗値の大きさを調整す
ることにより、(式4)に示す動径基底関数について任
意の半値幅を得ることができる。
ューロ素子では、前述の文献“A Gaussian Synapse Cir
cuit For Analog VLSI Neural Networks”に示されてい
るように、そのガウス関数の半値幅を変化させるために
は、トランジスタのゲート幅とゲート長とを変化させな
ければならないので、ニューロ素子の作製時にその半値
幅は固定されてしまって、後で変更することができな
い。これに対して、本発明のニューロ素子では、可変抵
抗RE (トランジスタのエミッタ抵抗)に外部から印加
する制御電圧を変化させてその抵抗値の大きさを調整す
ることにより、(式4)に示す動径基底関数について任
意の半値幅を得ることができる。
【0035】
【発明の効果】以上詳述したように、本発明のニューロ
素子は、差動増幅器と、差動増幅器から得られる2つの
出力を乗算する乗算器とを備えた構成としたので、動径
基底関数を用いたニューラルネットワークを簡易な構成
のハードウェアにて実現できると共に、動径基底関数の
ニューロ素子を、例えば半導体集積回路にて容易に製造
することが可能となる。
素子は、差動増幅器と、差動増幅器から得られる2つの
出力を乗算する乗算器とを備えた構成としたので、動径
基底関数を用いたニューラルネットワークを簡易な構成
のハードウェアにて実現できると共に、動径基底関数の
ニューロ素子を、例えば半導体集積回路にて容易に製造
することが可能となる。
【図1】動径基底関数を用いたニューラルネットワーク
の構成を示す模式図である。
の構成を示す模式図である。
【図2】本発明のニューロ素子の第2の回路部を示す回
路図である。
路図である。
【図3】本発明のニューロ素子の第2の回路部の入力電
圧vinを生成する第1の回路部を示す回路の構成を示す
ブロック図である。
圧vinを生成する第1の回路部を示す回路の構成を示す
ブロック図である。
【図4】入力電圧vinとコレクタ電流I1 ,I2 の乗算
値I1 ・I2 との関係を示すグラフである。
値I1 ・I2 との関係を示すグラフである。
【図5】本発明のニューロ素子の別の第2の回路部を示
す回路図である。
す回路図である。
1a 第1入力ノード 1b 第2入力ノード 2a 第1中間ノード 2b 第2中間ノード 3 出力ノード 11 差動増幅回路部 12 バイアス部 13 乗算回路部 Q1 ,Q2 バイポーラトランジスタ RE ,RB 可変抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−265925(JP,A) 「動径基底関数ネットによる連続カオ スの近似と予測」柴山 裕征、斉藤 利 通 著、電子情報通信学会技術報告 N C94−155、1995年3月、315〜322頁 (58)調査した分野(Int.Cl.7,DB名) G06G 7/60 G06F 15/18
Claims (3)
- 【請求項1】 動径基底関数を用いたニューラルネット
ワークとして動作するニューロ素子において、動径基底
関数の学習則によって決定されるパラメータを用いて複
数の入力値を1つの入力電圧に変換する第1の回路部
と、前記1つの入力電圧を変換して1つの値を出力する
第2の回路部とを備えており、前記第2の回路部は、前
記1つの入力電圧が入力される差動増幅器と、該差動増
幅器の2つの差動出力を乗算する乗算器とを有すること
を特徴とするニューロ素子。 - 【請求項2】 前記第1の回路部は、前記複数の入力値
と前記パラメータとの差の2乗和の平方根を前記1つの
入力電圧として出力するようにした請求項1記載のニュ
ーロ素子。 - 【請求項3】 前記第1の回路部は、前記複数の入力値
と前記パラメータとの差を出力する複数の減算器と、該
複数の減算器の出力の2乗値を出力する複数の2乗器
と、該複数の2乗器の出力の総和を出力する総和器と、
該総和器の出力の平方根値を出力する平方根演算器とを
有する請求項1または2記載のニューロ素子。
Priority Applications (1)
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---|---|---|---|
JP32909895A JP3175567B2 (ja) | 1995-12-18 | 1995-12-18 | ニューロ素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP32909895A JP3175567B2 (ja) | 1995-12-18 | 1995-12-18 | ニューロ素子 |
Publications (2)
Publication Number | Publication Date |
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JPH09167195A JPH09167195A (ja) | 1997-06-24 |
JP3175567B2 true JP3175567B2 (ja) | 2001-06-11 |
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ID=18217597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP32909895A Expired - Fee Related JP3175567B2 (ja) | 1995-12-18 | 1995-12-18 | ニューロ素子 |
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Country | Link |
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JP (1) | JP3175567B2 (ja) |
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EP2811453B1 (en) * | 2012-01-27 | 2019-05-01 | Korea Advanced Institute Of Science And Technology | Visual cortical circuit apparatus |
CN102983819B (zh) * | 2012-11-08 | 2015-02-04 | 南京航空航天大学 | 一种功率放大器的模拟方法及功率放大器模拟装置 |
TW202248883A (zh) * | 2021-05-31 | 2022-12-16 | 汎思數據股份有限公司 | 深度學習神經網路儲存與推論方法 |
-
1995
- 1995-12-18 JP JP32909895A patent/JP3175567B2/ja not_active Expired - Fee Related
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Title |
---|
「動径基底関数ネットによる連続カオスの近似と予測」柴山 裕征、斉藤 利通 著、電子情報通信学会技術報告 NC94−155、1995年3月、315〜322頁 |
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