JP3175567B2 - ニューロ素子 - Google Patents
ニューロ素子Info
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Description
【０００１】
【発明の属する技術分野】本発明は、人間の脳の神経系
を模倣したニューラルネットワークを構成するためのニ
ューロ素子に関し、特に、半導体集積回路で容易に実現
できるニューロ素子に関するものである。
を模倣したニューラルネットワークを構成するためのニ
ューロ素子に関し、特に、半導体集積回路で容易に実現
できるニューロ素子に関するものである。
【０００２】
【従来の技術】人間の脳の神経系を模倣したニューラル
ネットワークを有する情報処理装置（ニューロコンピュ
ータ）が注目されている。このようなニューロコンピュ
ータは、所定の学習アルゴリズムに従って多数のニュー
ロン間の結合強度を変更することにより、ノイマン型コ
ンピュータが不得意であるあいまいな情報処理における
解を得ることができる。
ネットワークを有する情報処理装置（ニューロコンピュ
ータ）が注目されている。このようなニューロコンピュ
ータは、所定の学習アルゴリズムに従って多数のニュー
ロン間の結合強度を変更することにより、ノイマン型コ
ンピュータが不得意であるあいまいな情報処理における
解を得ることができる。
【０００３】ニューラルネットワークをプログラムでは
なく装置として実現するために必要であるニューロ素子
の従来例として、EEPROMを用いたものが提案されている
（特開平３−144785号公報）。このニューロ素子では、
各入力信号にそれぞれの係数を乗算し、それらの合計を
例えばシグモイド関数のようなしきい値関数に入力し、
その関数の計算値をニューロ素子の出力としている。
なく装置として実現するために必要であるニューロ素子
の従来例として、EEPROMを用いたものが提案されている
（特開平３−144785号公報）。このニューロ素子では、
各入力信号にそれぞれの係数を乗算し、それらの合計を
例えばシグモイド関数のようなしきい値関数に入力し、
その関数の計算値をニューロ素子の出力としている。
【０００４】一方、しきい値関数とは異なり、動径基底
関数を用いたニューラルネットワークも考案されている
が、この種のニューラルネットワークをハードウェアに
て実現する構成としては、ガウス関数を動径基底関数と
したニューラルネットワークについてのみが知られてい
る（“A Gaussian Synapse Circuit For Analog VLSINe
ural Networks"）
関数を用いたニューラルネットワークも考案されている
が、この種のニューラルネットワークをハードウェアに
て実現する構成としては、ガウス関数を動径基底関数と
したニューラルネットワークについてのみが知られてい
る（“A Gaussian Synapse Circuit For Analog VLSINe
ural Networks"）
【０００５】
【発明が解決しようとする課題】ガウス関数を動径基底
関数とするニューラルネットワークを構成するためのニ
ューロ素子の回路は複雑であり、その製造も容易ではな
いという課題がある。
関数とするニューラルネットワークを構成するためのニ
ューロ素子の回路は複雑であり、その製造も容易ではな
いという課題がある。
【０００６】本発明は斯かる事情に鑑みてなされたもの
であり、動径基底関数を用いたニューラルネットワーク
を簡単な構成のハードウェアにて実現できて誤動作を防
止できると共に、容易な工程にて製造可能であって歩留
りが高いニューロ素子を提供することを目的とする。
であり、動径基底関数を用いたニューラルネットワーク
を簡単な構成のハードウェアにて実現できて誤動作を防
止できると共に、容易な工程にて製造可能であって歩留
りが高いニューロ素子を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の請求項１に係る
ニューロ素子は、動径基底関数を用いたニューラルネッ
トワークとして動作するニューロ素子において、動径基
底関数の学習則によって決定されるパラメータを用いて
複数の入力値を１つの入力電圧に変換する第１の回路部
と、前記１つの入力電圧を変換して１つの値を出力する
第２の回路部とを備えており、前記第２の回路部は、前
記１つの入力電圧が入力される差動増幅器と、該差動増
幅器の２つの差動出力を乗算する乗算器とを有すること
を特徴とする。
ニューロ素子は、動径基底関数を用いたニューラルネッ
トワークとして動作するニューロ素子において、動径基
底関数の学習則によって決定されるパラメータを用いて
複数の入力値を１つの入力電圧に変換する第１の回路部
と、前記１つの入力電圧を変換して１つの値を出力する
第２の回路部とを備えており、前記第２の回路部は、前
記１つの入力電圧が入力される差動増幅器と、該差動増
幅器の２つの差動出力を乗算する乗算器とを有すること
を特徴とする。
【０００８】本発明の請求項２に係るニューロ素子は、
請求項１において、前記第１の回路部は、前記複数の入
力値と前記パラメータとの差の２乗和の平方根を前記１
つの入力電圧として出力するようにしたことを特徴とす
る。本発明の請求項３に係るニューロ素子は、請求項１
または２において、前記第１の回路部は、前記複数の入
力値と前記パラメータとの差を出力する複数の減算器
と、該複数の減算器の出力の２乗値を出力する複数の２
乗器と、該複数の２乗器の出力の総和を出力する総和器
と、該総和器の出力の平方根値を出力する平方根演算器
とを有することを特徴とする。
請求項１において、前記第１の回路部は、前記複数の入
力値と前記パラメータとの差の２乗和の平方根を前記１
つの入力電圧として出力するようにしたことを特徴とす
る。本発明の請求項３に係るニューロ素子は、請求項１
または２において、前記第１の回路部は、前記複数の入
力値と前記パラメータとの差を出力する複数の減算器
と、該複数の減算器の出力の２乗値を出力する複数の２
乗器と、該複数の２乗器の出力の総和を出力する総和器
と、該総和器の出力の平方根値を出力する平方根演算器
とを有することを特徴とする。
【０００９】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて具体的に説明する。
示す図面に基づいて具体的に説明する。
【００１０】図１は、動径基底関数を用いた一般的なニ
ューラルネットワークの構成の一例を示す模式図であ
り、この例では、２次元の入力ベクトルから１次元の出
力ベクトルを得るようになっている。ニューラルネット
ワークは、第１入力ノード1a及び第２入力ノード1bを有
する入力層と、第１中間ノード2a及び第２中間ノード2b
を有する中間層と、出力ノード３を有する出力層とから
構成されている。
ューラルネットワークの構成の一例を示す模式図であ
り、この例では、２次元の入力ベクトルから１次元の出
力ベクトルを得るようになっている。ニューラルネット
ワークは、第１入力ノード1a及び第２入力ノード1bを有
する入力層と、第１中間ノード2a及び第２中間ノード2b
を有する中間層と、出力ノード３を有する出力層とから
構成されている。
【００１１】第１入力ノード1aには入力値ｉｎ［１］が
入力され、パラメータｔ［１］［１］を用いて変換され
た値が第１中間ノード2aに、パラメータｔ［２］［１］
を用いて変換された値が第２中間ノード2bにそれぞれ出
力される。一方、第２入力ノード1bには入力値ｉｎ
［２］が入力され、パラメータｔ［１］［２］を用いて
変換された値が第１中間ノード2aに、パラメータｔ
［２］［２］を用いて変換された値が第２中間ノード2b
にそれぞれ出力される。なお、ｔ［１］［１］，ｔ
［２］［１］，ｔ［１］［２］，ｔ［２］［２］は動径
基底関数の学習則（例えば確率的勾配降下法，参考文献
“Characterization of complexities in Czochralski
crystal growth by nonlinear forecasting"，T.Miyano
et al., J.Appl.Phys. 76(5), 1 September 1994)によ
って決定されるパラメータである。
入力され、パラメータｔ［１］［１］を用いて変換され
た値が第１中間ノード2aに、パラメータｔ［２］［１］
を用いて変換された値が第２中間ノード2bにそれぞれ出
力される。一方、第２入力ノード1bには入力値ｉｎ
［２］が入力され、パラメータｔ［１］［２］を用いて
変換された値が第１中間ノード2aに、パラメータｔ
［２］［２］を用いて変換された値が第２中間ノード2b
にそれぞれ出力される。なお、ｔ［１］［１］，ｔ
［２］［１］，ｔ［１］［２］，ｔ［２］［２］は動径
基底関数の学習則（例えば確率的勾配降下法，参考文献
“Characterization of complexities in Czochralski
crystal growth by nonlinear forecasting"，T.Miyano
et al., J.Appl.Phys. 76(5), 1 September 1994)によ
って決定されるパラメータである。
【００１２】第１中間ノード2aは、動径基底関数ｆ
（ｂ，ｘ）を用いてｈ［１］を下記（式１）のように算
出して出力ノード３へ出力する。また、第２中間ノード
2bは、同様に、動径基底関数ｆ（ｂ，ｘ）を用いてｈ
［２］を下記（式２）のように算出して出力ノード３へ
出力する。なお、ｂ［１］，ｂ［２］は動径基底関数の
学習則によって決定されるパラメータである。
（ｂ，ｘ）を用いてｈ［１］を下記（式１）のように算
出して出力ノード３へ出力する。また、第２中間ノード
2bは、同様に、動径基底関数ｆ（ｂ，ｘ）を用いてｈ
［２］を下記（式２）のように算出して出力ノード３へ
出力する。なお、ｂ［１］，ｂ［２］は動径基底関数の
学習則によって決定されるパラメータである。
【００１３】
【数１】
【００１４】出力ノード３は、下記（式３）のように出
力値ｏｕｔ［１］を算出して出力する。なお、ｃ
［１］，ｃ［２］は動径基底関数の学習則によって決定
されるパラメータである。 ｏｕｔ［１］＝ｃ［１］・ｈ［１］＋ｃ［２］・ｈ［２］ …（式３）
力値ｏｕｔ［１］を算出して出力する。なお、ｃ
［１］，ｃ［２］は動径基底関数の学習則によって決定
されるパラメータである。 ｏｕｔ［１］＝ｃ［１］・ｈ［１］＋ｃ［２］・ｈ［２］ …（式３）
【００１５】このようなニューラルネットワーク構成に
あって、従来例では動径基底関数としてガウス関数を用
いていたが、本発明では下記（式４）に示すような動径
基底関数ｆ（ｂ，ｘ）を使用している。 ｆ（ｂ，ｘ）＝Ａ／｛１＋ｃｏｓｈ（ｂｘ）｝ …（式４） 但し、Ａ：定数， ｂ：学習則によって決定されるパラ
メータ ｃｏｓｈ（ｂｘ）＝｛ｅｘｐ（ｂｘ）＋ｅｘｐ（−ｂ
ｘ）｝／２
あって、従来例では動径基底関数としてガウス関数を用
いていたが、本発明では下記（式４）に示すような動径
基底関数ｆ（ｂ，ｘ）を使用している。 ｆ（ｂ，ｘ）＝Ａ／｛１＋ｃｏｓｈ（ｂｘ）｝ …（式４） 但し、Ａ：定数， ｂ：学習則によって決定されるパラ
メータ ｃｏｓｈ（ｂｘ）＝｛ｅｘｐ（ｂｘ）＋ｅｘｐ（−ｂ
ｘ）｝／２
【００１６】なお、上述の例では、入力ベクトルが２次
元、出力ベクトルが１次元であるとしたが、入力，出力
の次元はこれらの値に限定されることはなく、任意であ
って良い。
元、出力ベクトルが１次元であるとしたが、入力，出力
の次元はこれらの値に限定されることはなく、任意であ
って良い。
【００１７】図２は、本発明のニューロ素子の第２の回
路部を示す回路図である。この回路は、差動増幅回路部
11とバイアス部12と乗算回路部13とから構成されてい
る。差動増幅回路部11は、定電圧源21と、２個の抵抗Ｒ
c と、２個のバイポーラトランジスタＱ1 ，Ｑ2 と、２
個の可変抵抗ＲE と、定電流源22とを有する。また、バ
イアス部12は、バイアス電圧を印加するための２個の電
源23と、入力信号源24とを有する。このような回路構成
例は公知である。なお、トランジスタＱ1 ，Ｑ2は、Ｍ
ＯＳトランジスタであっても良い。
路部を示す回路図である。この回路は、差動増幅回路部
11とバイアス部12と乗算回路部13とから構成されてい
る。差動増幅回路部11は、定電圧源21と、２個の抵抗Ｒ
c と、２個のバイポーラトランジスタＱ1 ，Ｑ2 と、２
個の可変抵抗ＲE と、定電流源22とを有する。また、バ
イアス部12は、バイアス電圧を印加するための２個の電
源23と、入力信号源24とを有する。このような回路構成
例は公知である。なお、トランジスタＱ1 ，Ｑ2は、Ｍ
ＯＳトランジスタであっても良い。
【００１８】トランジスタＱ1 のコレクタは、一方の抵
抗Ｒc を介して定電圧源21に接続している。トランジス
タＱ1 のベースは、入力信号源24及び一端が接地された
一方の電源23の直列回路に接続されている。トランジス
タＱ1 のエミッタは、一方の可変抵抗ＲE を介して一端
が接地された定電流源22に接続している。トランジスタ
Ｑ2 のコレクタは、他方の抵抗Ｒc を介して定電圧源21
に接続している。トランジスタＱ2 のベースは、一端が
接地された他方の電源23に接続されている。トランジス
タＱ2 のエミッタは、他方の可変抵抗ＲE を介して定電
流源22に接続している。これらの両トランジスタＱ1 ，
Ｑ2 の特性は同一である。また、両可変抵抗ＲE は、図
示しない外部からの制御電圧に応じてその抵抗値を調整
できる可変抵抗である。
抗Ｒc を介して定電圧源21に接続している。トランジス
タＱ1 のベースは、入力信号源24及び一端が接地された
一方の電源23の直列回路に接続されている。トランジス
タＱ1 のエミッタは、一方の可変抵抗ＲE を介して一端
が接地された定電流源22に接続している。トランジスタ
Ｑ2 のコレクタは、他方の抵抗Ｒc を介して定電圧源21
に接続している。トランジスタＱ2 のベースは、一端が
接地された他方の電源23に接続されている。トランジス
タＱ2 のエミッタは、他方の可変抵抗ＲE を介して定電
流源22に接続している。これらの両トランジスタＱ1 ，
Ｑ2 の特性は同一である。また、両可変抵抗ＲE は、図
示しない外部からの制御電圧に応じてその抵抗値を調整
できる可変抵抗である。
【００１９】各電源23は、回路の動作電圧を設定するた
めに一定のバイアス電圧ＶBIASを印加する。また、入力
信号源24は、時間的に変化する入力信号としての入力電
圧ｖ inを印加する。乗算回路部13の２つの入力端子は、
両トランジスタＱ1 ，Ｑ2 の各コレクタにそれぞれ接続
されている。つまり両トランジスタＱ1 ，Ｑ2 のコレク
タ電流Ｉ1 ，Ｉ2 によって生ずるコレクタ電圧が乗算回
路部13の入力となっており、乗算回路部13はその２つの
電圧の積を求め、その積を出力する。ここで、両トラン
ジスタＱ1 ，Ｑ2 のオン抵抗が同じで、両可変抵抗ＲE
の抵抗値が同じである場合には、乗算回路部13からの出
力は、コレクタ電流Ｉ1 ，Ｉ2 の積に比例する。
めに一定のバイアス電圧ＶBIASを印加する。また、入力
信号源24は、時間的に変化する入力信号としての入力電
圧ｖ inを印加する。乗算回路部13の２つの入力端子は、
両トランジスタＱ1 ，Ｑ2 の各コレクタにそれぞれ接続
されている。つまり両トランジスタＱ1 ，Ｑ2 のコレク
タ電流Ｉ1 ，Ｉ2 によって生ずるコレクタ電圧が乗算回
路部13の入力となっており、乗算回路部13はその２つの
電圧の積を求め、その積を出力する。ここで、両トラン
ジスタＱ1 ，Ｑ2 のオン抵抗が同じで、両可変抵抗ＲE
の抵抗値が同じである場合には、乗算回路部13からの出
力は、コレクタ電流Ｉ1 ，Ｉ2 の積に比例する。
【００２０】ところで、図２に示す回路において両可変
抵抗ＲE の値を０とした場合、トランジスタＱ1 ，Ｑ2
に流れるコレクタ電流Ｉ1 ，Ｉ2 はそれぞれ、「改訂
集積回路工学（２）」（コロナ社 柳井，永田著）の47
ページに示されているように、下記（式５），（式６）
となる。但し、（式５），（式６）において、αは電流
増幅率、ＩEEは定電流源22の電流値、ｑは電子の電荷
量、ｋはボルツマン定数、Ｔは温度である。
抵抗ＲE の値を０とした場合、トランジスタＱ1 ，Ｑ2
に流れるコレクタ電流Ｉ1 ，Ｉ2 はそれぞれ、「改訂
集積回路工学（２）」（コロナ社 柳井，永田著）の47
ページに示されているように、下記（式５），（式６）
となる。但し、（式５），（式６）において、αは電流
増幅率、ＩEEは定電流源22の電流値、ｑは電子の電荷
量、ｋはボルツマン定数、Ｔは温度である。
【００２１】
【数２】
【００２２】なお、入力電圧ｖinは、図１に示すニュー
ラルネットワークにおける第１中間ノード2aを例にする
と、下記（式７）に示す値に比例した電圧である。
ラルネットワークにおける第１中間ノード2aを例にする
と、下記（式７）に示す値に比例した電圧である。
【００２３】
【数３】
【００２４】図３は、本発明のニューロ素子の第２の回
路部の入力信号となるｖinを生成する第１の回路部を示
す回路の構成を示すブロック図である。図３に示す構成
例は、ｎ個のパラメータｔ［１］［１］，…，ｔ［１］
［ｎ］からｖinを生成する一般的な生成回路を表してい
る。例えば図１に示すニューラルネットワークにおける
第１中間ノード2aのｖinを生成する場合には、ｎ＝２で
ある。
路部の入力信号となるｖinを生成する第１の回路部を示
す回路の構成を示すブロック図である。図３に示す構成
例は、ｎ個のパラメータｔ［１］［１］，…，ｔ［１］
［ｎ］からｖinを生成する一般的な生成回路を表してい
る。例えば図１に示すニューラルネットワークにおける
第１中間ノード2aのｖinを生成する場合には、ｎ＝２で
ある。
【００２５】図３に示すｖin生成回路は、ｎ個の減算器
31とｎ個の２乗器32と総和器33と平方根演算器34とを有
する。ｉ（１≦ｉ≦ｎ）番目の減算器31は、入力値ｉｎ
［ｉ］とパラメータｔ［１］［ｉ］との差を求め、その
差を対応するｉ番目の２乗器32に出力する。ｉ番目の２
乗器32は、入力された差の２乗値を求め、その２乗値を
総和器33に出力する。総和器33は、すべての２乗器32か
らの２乗値を加算し、その加算値を平方根演算器34に出
力する。平方根演算器34は、総和器33からの総和値の平
方根の値を求め、その平方根値に比例した入力電圧ｖin
を出力する。
31とｎ個の２乗器32と総和器33と平方根演算器34とを有
する。ｉ（１≦ｉ≦ｎ）番目の減算器31は、入力値ｉｎ
［ｉ］とパラメータｔ［１］［ｉ］との差を求め、その
差を対応するｉ番目の２乗器32に出力する。ｉ番目の２
乗器32は、入力された差の２乗値を求め、その２乗値を
総和器33に出力する。総和器33は、すべての２乗器32か
らの２乗値を加算し、その加算値を平方根演算器34に出
力する。平方根演算器34は、総和器33からの総和値の平
方根の値を求め、その平方根値に比例した入力電圧ｖin
を出力する。
【００２６】上記（式５），（式６）に基づいてＩ1 ，
Ｉ2 の積を計算すると、その乗算値Ｉ1 ×Ｉ2 は下記
（式８）のようになる。
Ｉ2 の積を計算すると、その乗算値Ｉ1 ×Ｉ2 は下記
（式８）のようになる。
【００２７】
【数４】
【００２８】図４は、上記（式８）の関係を、横軸にｖ
in、縦軸にＩ1 ・Ｉ2 をとって示したグラフである。グ
ラフは、縦軸つまりｖin＝０に関して対称であり、ｖin
＝０のときに最大値（αＩEE）2 ／４を取る。
in、縦軸にＩ1 ・Ｉ2 をとって示したグラフである。グ
ラフは、縦軸つまりｖin＝０に関して対称であり、ｖin
＝０のときに最大値（αＩEE）2 ／４を取る。
【００２９】ここで、可変抵抗ＲE の抵抗値を０から大
きくしていくと、グラフの形状が、図４に破線で示すよ
うに、除々に膨らんでくる。このことは、上記（式８）
にパラメータｂを導入して下記（式９）のようにした場
合と同じ効果を奏する。
きくしていくと、グラフの形状が、図４に破線で示すよ
うに、除々に膨らんでくる。このことは、上記（式８）
にパラメータｂを導入して下記（式９）のようにした場
合と同じ効果を奏する。
【００３０】
【数５】
【００３１】この（式９）において、α，ＩEEの何れも
が一定値となるので、（式９）の分子の値が定数とな
り、Ｉ1 ・Ｉ2 の値が前述の（式４）に相当する。ま
た、両トランジスタＱ1 ，Ｑ2 のコレクタ電流Ｉ1 ，Ｉ
2 の積に比例した出力が乗算回路部13にて求められる。
よって、図２に示すような回路構成とすることにより、
（式４）に示す動径基底関数ｆ（ｂ，ｘ）を用いたニュ
ーロ素子を実現できることになる。この場合、図２に示
す回路において可変抵抗ＲE の抵抗値を変化させること
により、（式４）に示す動径基底関数のパラメータｂを
変化させることができる。
が一定値となるので、（式９）の分子の値が定数とな
り、Ｉ1 ・Ｉ2 の値が前述の（式４）に相当する。ま
た、両トランジスタＱ1 ，Ｑ2 のコレクタ電流Ｉ1 ，Ｉ
2 の積に比例した出力が乗算回路部13にて求められる。
よって、図２に示すような回路構成とすることにより、
（式４）に示す動径基底関数ｆ（ｂ，ｘ）を用いたニュ
ーロ素子を実現できることになる。この場合、図２に示
す回路において可変抵抗ＲE の抵抗値を変化させること
により、（式４）に示す動径基底関数のパラメータｂを
変化させることができる。
【００３２】図５は、本発明のニューロ素子の別の第２
の回路部を示す回路図である。図２の両可変抵抗ＲE を
取り除き、両トランジスタＱ1 ，Ｑ2 のベースに可変抵
抗ＲB を付けた回路である。両可変抵抗ＲB を変化させ
ることにより、図２の回路と同様な効果を得ることがで
きる。
の回路部を示す回路図である。図２の両可変抵抗ＲE を
取り除き、両トランジスタＱ1 ，Ｑ2 のベースに可変抵
抗ＲB を付けた回路である。両可変抵抗ＲB を変化させ
ることにより、図２の回路と同様な効果を得ることがで
きる。
【００３３】以上のように本発明では、（式４）に示す
動径基底関数を、集積回路で容易に製造可能な差動増幅
器，乗算器等を有する図２の回路のみで実現することが
できる。
動径基底関数を、集積回路で容易に製造可能な差動増幅
器，乗算器等を有する図２の回路のみで実現することが
できる。
【００３４】動径基底関数としてガウス関数を用いたニ
ューロ素子では、前述の文献“A Gaussian Synapse Cir
cuit For Analog VLSI Neural Networks”に示されてい
るように、そのガウス関数の半値幅を変化させるために
は、トランジスタのゲート幅とゲート長とを変化させな
ければならないので、ニューロ素子の作製時にその半値
幅は固定されてしまって、後で変更することができな
い。これに対して、本発明のニューロ素子では、可変抵
抗ＲE （トランジスタのエミッタ抵抗）に外部から印加
する制御電圧を変化させてその抵抗値の大きさを調整す
ることにより、（式４）に示す動径基底関数について任
意の半値幅を得ることができる。
ューロ素子では、前述の文献“A Gaussian Synapse Cir
cuit For Analog VLSI Neural Networks”に示されてい
るように、そのガウス関数の半値幅を変化させるために
は、トランジスタのゲート幅とゲート長とを変化させな
ければならないので、ニューロ素子の作製時にその半値
幅は固定されてしまって、後で変更することができな
い。これに対して、本発明のニューロ素子では、可変抵
抗ＲE （トランジスタのエミッタ抵抗）に外部から印加
する制御電圧を変化させてその抵抗値の大きさを調整す
ることにより、（式４）に示す動径基底関数について任
意の半値幅を得ることができる。
【００３５】
【発明の効果】以上詳述したように、本発明のニューロ
素子は、差動増幅器と、差動増幅器から得られる２つの
出力を乗算する乗算器とを備えた構成としたので、動径
基底関数を用いたニューラルネットワークを簡易な構成
のハードウェアにて実現できると共に、動径基底関数の
ニューロ素子を、例えば半導体集積回路にて容易に製造
することが可能となる。
素子は、差動増幅器と、差動増幅器から得られる２つの
出力を乗算する乗算器とを備えた構成としたので、動径
基底関数を用いたニューラルネットワークを簡易な構成
のハードウェアにて実現できると共に、動径基底関数の
ニューロ素子を、例えば半導体集積回路にて容易に製造
することが可能となる。
【図１】動径基底関数を用いたニューラルネットワーク
の構成を示す模式図である。
の構成を示す模式図である。
【図２】本発明のニューロ素子の第２の回路部を示す回
路図である。
路図である。
【図３】本発明のニューロ素子の第２の回路部の入力電
圧ｖinを生成する第１の回路部を示す回路の構成を示す
ブロック図である。
圧ｖinを生成する第１の回路部を示す回路の構成を示す
ブロック図である。
【図４】入力電圧ｖinとコレクタ電流Ｉ1 ，Ｉ2 の乗算
値Ｉ1 ・Ｉ2 との関係を示すグラフである。
値Ｉ1 ・Ｉ2 との関係を示すグラフである。
【図５】本発明のニューロ素子の別の第２の回路部を示
す回路図である。
す回路図である。
1a 第１入力ノード 1b 第２入力ノード 2a 第１中間ノード 2b 第２中間ノード ３ 出力ノード 11 差動増幅回路部 12 バイアス部 13 乗算回路部 Ｑ1 ，Ｑ2 バイポーラトランジスタ ＲE ，ＲB 可変抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−265925（ＪＰ，Ａ) 「動径基底関数ネットによる連続カオ スの近似と予測」柴山 裕征、斉藤 利 通 著、電子情報通信学会技術報告 Ｎ Ｃ94−155、1995年３月、315〜322頁 (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/60 G06F 15/18
Claims (3)
- 【請求項１】 動径基底関数を用いたニューラルネット
ワークとして動作するニューロ素子において、動径基底
関数の学習則によって決定されるパラメータを用いて複
数の入力値を１つの入力電圧に変換する第１の回路部
と、前記１つの入力電圧を変換して１つの値を出力する
第２の回路部とを備えており、前記第２の回路部は、前
記１つの入力電圧が入力される差動増幅器と、該差動増
幅器の２つの差動出力を乗算する乗算器とを有すること
を特徴とするニューロ素子。 - 【請求項２】 前記第１の回路部は、前記複数の入力値
と前記パラメータとの差の２乗和の平方根を前記１つの
入力電圧として出力するようにした請求項１記載のニュ
ーロ素子。 - 【請求項３】 前記第１の回路部は、前記複数の入力値
と前記パラメータとの差を出力する複数の減算器と、該
複数の減算器の出力の２乗値を出力する複数の２乗器
と、該複数の２乗器の出力の総和を出力する総和器と、
該総和器の出力の平方根値を出力する平方根演算器とを
有する請求項１または２記載のニューロ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32909895A JP3175567B2 (ja) | 1995-12-18 | 1995-12-18 | ニューロ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32909895A JP3175567B2 (ja) | 1995-12-18 | 1995-12-18 | ニューロ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167195A JPH09167195A (ja) | 1997-06-24 |
| JP3175567B2 true JP3175567B2 (ja) | 2001-06-11 |
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ID=18217597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32909895A Expired - Fee Related JP3175567B2 (ja) | 1995-12-18 | 1995-12-18 | ニューロ素子 |
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| Country | Link |
|---|---|
| JP (1) | JP3175567B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2811453B1 (en) * | 2012-01-27 | 2019-05-01 | Korea Advanced Institute Of Science And Technology | Visual cortical circuit apparatus |
| CN102983819B (zh) * | 2012-11-08 | 2015-02-04 | 南京航空航天大学 | 一种功率放大器的模拟方法及功率放大器模拟装置 |
| TW202248883A (zh) * | 2021-05-31 | 2022-12-16 | 汎思數據股份有限公司 | 深度學習神經網路儲存與推論方法 |
-
1995
- 1995-12-18 JP JP32909895A patent/JP3175567B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 「動径基底関数ネットによる連続カオスの近似と予測」柴山 裕征、斉藤 利通 著、電子情報通信学会技術報告 ＮＣ９４−１５５、１９９５年３月、３１５〜３２２頁 |
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| Publication number | Publication date |
|---|---|
| JPH09167195A (ja) | 1997-06-24 |
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