JP3910391B2

JP3910391B2 - Multilayer semiconductor device

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Publication number: JP3910391B2
Application number: JP2001267824A
Authority: JP
Inventors: 奈柄久野; 英生三浦; 朝雄西村
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2001-09-04
Filing date: 2001-09-04
Publication date: 2007-04-25
Anticipated expiration: 2021-09-04
Also published as: JP2003078104A

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which is composed of semiconductor devices laminated in a two-stage manner at a low cost, kept high in strength reliability, and capable of dissipating heat efficiently through the upper semiconductor device. SOLUTION: Semiconductor devices 101 and 102 are mounted on a multilayer circuit board 200, bringing their surfaces on which circuits are formed into contact with the circuit board 200, and a semiconductor device 103 is mounted on the semiconductor devices 101 and 102 bestriding them. The semiconductor device 103 is mounted on the semiconductor devices 101 and 102, making its circuit face toward them. Pads 113 formed on the circuit face of the semiconductor device 103 are connected to the primary pad 213 of the multilayer of the multilayer circuit 200 through the intermediary the wiring 51 of a TAB tape and a bonding wire 7. A metal heat dissipating plate 10 is formed on the surface of the semiconductor device 103 where no circuit is formed through the intermediary of a thermally conductive adhesive material 90. Therefore, all the rear of the semiconductor device 103 can be brought into contact with the heat sink 10, and a laminated semiconductor device of this design can be improved in heat dissipating properties.

Description

【０００１】
【発明の属する技術分野】
本発明は、携帯機器等で用いられる小型軽量かつ高機能な積層型半導体パッケージにおいて、露出型の放熱板を用いる高放熱構造に関する。
【０００２】
【従来の技術】
デジタルビデオやデジタルカメラなどの携帯機器では、高機能化と小型軽量化が進んでいる。このため、携帯機器に搭載する半導体パッケージでは、メモリやマイコンなどをワンパッケージ化し、付加価値を高めて実装面積を縮小するシステム・イン・パッケージの開発が盛んである。多層回路基板に機能の異なる複数のチップを二次元配置するだけでなく、三次元に積層する構造も多数考案されている。
【０００３】
例えば、特開２０００−３４９２２８号公報の記載のように、第１の基板上に第１の半導体チップの回路面に形成した突起状金属を介して第１の半導体チップが搭載され、第１の半導体チップの回路面の裏面に形成された第二の基板上に、第２の半導体チップの回路面に形成した突起状金属を介して第２の半導体チップが搭載される方法がある。
【０００４】
また、特開平９−１８６２８９号公報の記載のように、チップと接合層を交互に配置して多層の積層構造のチップを組立て、最下層に基板が配置される方法がある。
【０００５】
しかしながら、このようにチップを三次元実装することで発熱密度が高まると、チップ温度が許容値以上に上昇し、動作性能が低下する懸念がある。このため、上記パッケージを効率良く、高放熱化する必要が出てきた。
【０００６】
特に、SDRAMとFlashメモリの上にマイコンを搭載するパッケージでは、９割以上の熱がマイコンから発生し、メモリの耐熱温度がマイコンに比べて低いという特徴があり、マイコンによるメモリの昇温を低くしたい。このため、マイコンの熱を高効率に外部へ（例えば、筐体とマイコンを低熱抵抗に接続して)逃したいという要望がある。
【０００７】
従来の三次元積層パッケージでは、次のような高放熱対応の構造がある。例えば、特開平５―２７５６１１号公報に記載されているように、回路基板に段差を設け、全段の半導体素子の回路が形成された面が回路基板にバンプを介して実装されるが、このとき、発熱性の高い半導体素子が回路基板の最上部に接続され、素子裏面にヒートシンクが高熱伝導性接着材で接着される構造がある。
【０００８】
あるいは、特開２０００―２９４７２３号公報に記載されているように、回路基板の片面にフリップチップ実装した２つの半導体装置をそのチップ裏面どうしを合わせて積層化し、上側の半導体装置の主面側に接続された回路基板の裏面に放熱用の金属プレートを設け、この金属プレートを封止樹脂から露出させる構造がある。
【０００９】
また、特開平５―１３６３３０号公報に記載されているように、セラミックの多層配線基板の片面にコンデンサ（一段目の半導体素子）を取り付け、その上に緩衝材を介して二段目の半導体素子をフェイスダウンに取り付け、二段目の半導体素子の裏面には、接着材を介して良熱伝導性板を取り付ける構造がある。
【００１０】
また。特開平１１−２１４４４８号公報に記載されているように、半導体基板の上下両面に集積回路を持った半導体チップを回路基板にバンプ実装し、下段の半導体基板上面に形成された集積回路に次の半導体基板の下面集積回路をバンプ実装し、上段の半導体基板にヒートスプレッダを設置する構造がある。
【００１１】
【発明が解決しようとする課題】
ところが、上記特開２０００−３４９２２８号公報及び特開平９−１８６２８９号公報に記載された積層型半導体パッケージでは、チップの放熱に関しては、考慮されてはいない。
【００１２】
したがって、チップの放熱経路は、基板側のみとなることから、最上段のチップの発熱量が大きい場合、特開２０００−３４９２２８号公報記載の技術にあっては、第１基板と第２基板との間に挟まれた第１の半導体チップの温度上昇は避けられない。また、特開平９−１８６２８９号公報に記載された技術にあっては、最下層に位置する半導体チップの温度上昇は避けられない。
【００１３】
また、特開平５−２７５６１１号公報に記載された技術では、積層する素子サイズに合わせて回路基板に段を加工する必要があり、平板の回路基板に比べ、コストが大きくなり、低価格なモバイル用途の半導体素子を実装する方法としては適さない。
【００１４】
また、特開２０００−２９４７２３号公報に記載の技術では、放熱用の金属製プレートと半導体素子の間に回路基板が介在している。このため、金属プレートを筐体に接触して放熱させる場合は、金属プレートがチップに直付けされている場合に比べ、放熱効果が低くなる。また、上側基板回路の周辺部には、下側回路基板との接続に用いるボンディング領域が存在するため、上側回路基板全域、あるいは半導体装置上面全域に金属プレートを設けることができず熱拡散効果も制限される。
【００１５】
また、特開平５−１３６３３０号公報に記載された技術では、モバイル用途の樹脂封止型半導体装置とは根本的に部材構成・組立工程が異なるため適用が困難である。
【００１６】
また、特開平１１−２１４４４８号公報に記載された技術では、半導体基板の両面に集積回路を形成することが前提となっており、半導体基板の片面に集積回路が形成された一般的なチップを用いることはできない。
【００１７】
本発明の目的は、低価格なモバイル用途の一般的な半導体素子を低コストに二段に積層実装し、半導体素子に機械的圧力が負荷されないように放熱板を接合することで、強度信頼性を確保しつつ、上段の半導体素子から効率よく放熱する半導体装置を実現することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、本発明は次のように構成される。
（１）積層型半導体装置において、外部端子を有する多層回路基板と、その回路面を前記多層回路基板側に向け、前記多層回路基板上に配置される、メモリである第１の半導体素子及び第２の半導体素子と、前記第１の半導体素子及び第２の半導体素子上に、その回路面を前記第１の半導体素子及び第２の半導体素子側に向けて配置される、マイコンである第３の半導体素子と、前記第３の半導体素子の回路面とは反対側の面に接触して配置された放熱板と、前記第１、第２、及び第３半導体素子を封止する封止樹脂と、前記第１及び第２の半導体素子の前記回路面とは反対面に配置され、前記第３の半導体素子と前記多層回路基板とを電気的に接続するテープ・オートメイティッド・ボンディングテープとを備えている。
【００１９】
（２）積層型半導体装置において、外部端子を有する多層回路基板と、その回路面を前記多層回路基板側に向け、前記多層回路基板上に配置される、メモリである第１の半導体素子及び第２の半導体素子と、前記第１の半導体素子及び第２の半導体素子上に、その回路面を前記第１の半導体素子及び第２の半導体素子側に向けて配置される、マイコンである第３の半導体素子と、前記第３の半導体素子の回路面とは反対側の面に接触して配置された放熱板と、前記第１、第２、及び第３の半導体素子を封止する封止樹脂と、前記第１及び第２の半導体素子の前記回路面とは反対面に配置され、前記第３の半導体素子と前記多層回路基板とを電気的に接続するリードフレームとを備えている。
【００２０】
（３）積層型半導体装置において、外部端子を有する多層回路基板と、その回路面を前記多層回路基板側に向け、前記多層回路基板上に配置される、メモリである第１の半導体素子及び第２の半導体素子と、前記第１の半導体素子及び第２の半導体素子上に、その回路面を前記第１の半導体素子及び第２の半導体素子側に向けて配置される、マイコンである第３の半導体素子と、前記第３の半導体素子の回路面とは反対側の面に接触して配置された放熱板と、前記第１、第２、及び第３半導体素子を封止する封止樹脂と、前記第１及び第２の半導体素子の前記回路面とは反対面に配置され、前記第３の半導体素子と前記多層回路基板とを電気的に接続するウェハー・プロセスによるシリコン基板とを備えている。
【００２２】
第３の半導体素子は、回路面が第１及び第２の半導体素子側となるように配置され、配線等により多層回路基板に電気的に接続される。このため、第３の半導体素子の裏面の全面を放熱板に接触させることができ、放熱効率を向上することがきる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
図１は、本発明の第１の実施形態である積層半導体装置の概略断面図である。
図１において、半導体素子１０１、１０２（第１の半導体素子、第２の半導体素子）が、多層回路基板２００にフェイスダウンに実装され、つまり、半導体素子の回路が形成された面が多層回路基板２００に実装され、半導体素子１０３（第３の半導体素子）が二枚の半導体素子１０１、１０２にまたがって搭載されている。この半導体素子１０３は、回路面が半導体素子１０１、１０２側となるように、つまり、フェイスダウンとなるように半導体素子１０１、１０２に搭載されている。
【００２４】
半導体素子１０１は、そのパッド１１１に形成された金バンプ１２１で、母材２５０を有する多層回路基板２００の一次側パッド２１１に電気的に接続されている。半導体素子１０１と多層回路基板２００間には接着樹脂４０１が介在している。
【００２５】
半導体素子１０２も、半導体素子１０１と同様にして多層回路基板２００と電気的に接続されている。
【００２６】
また、半導体素子１０３の回路面に形成されたパッド１１３は、テープ・オートメイティッド・ボンディング(TAB)テープの配線５１、ボンディングワイヤ７を介して、多層回路基板２００の表面に形成された一次側パッド２１３に電気的に接続されている。
【００２７】
TABテープの配線５１と下段の半導体素子１０１、１０２とは絶縁層５２により電気的に絶縁されている。多層回路基板２００の各一次側パッド２１１、２１３は、それぞれスルーホール２２１、２２３、回路基板２００の裏面に設けられた二次側パッド２４１、２４３を介して外部端子２６１、２６３に電気的に接続されている。
【００２８】
多層回路基板２００の半導体素子搭載面側は樹脂８で封止されている。また、上段の半導体素子１０３の裏面（回路が形成されていない面）に熱伝導性接着材９０を介して半導体装置投影面積が大の金属製の放熱板１０が搭載されている。
【００２９】
以上のように構成された、本発明の第１の実施形態である積層型半導体装置を用いれば、次のような効果がある。
(１)上段に配置された発熱量の多い半導体素子１０３の熱を放熱板１０で効率よく拡散でき、筐体などへの放熱にも適している。つまり、半導体素子１０３は、回路面（表面）が半導体素子１０１、１０２側となるように搭載され、配線５１及びボンディングワイヤ７を介して多層回路基板２００に電気的に接続される。このため、半導体素子１０３の裏面の全面を放熱板１０に接触させることができ、放熱効率を向上することがきる。
【００３０】
(２)放熱板１０の接合が、半導体素子１０１、１０２、１０３の樹脂封止後であるため、接合時の機械的圧力によって、素子が破壊することはない。
【００３１】
(３)TABテープは配線の微細加工が可能なため、半導体素子のパッドピッチが数十μmと狭くても対応できる。
【００３２】
すなわち、低価格なモバイル用途の一般的な半導体素子を低コストに二段に積層実装し、半導体素子に機械的圧力が負荷されないように放熱板を接合することで、強度信頼性を確保しつつ、上段の半導体素子から効率よく放熱する半導体装置を実現することができる。
【００３３】
図２は、本発明における第２の実施形態である積層半導体装置の断面図である。
図２において、半導体素子１０１、１０２が多層回路基板２００にフェイスダウンに実装され、半導体素子１０３が、フェイスダウンとなるように、二枚の半導体素子１０１、１０２にまたがって搭載されている。
【００３４】
半導体素子１０１は、そのパッド１１１に形成された金バンプ１２１で、多層回路基板２００の一次側パッド２１１に異方性導電性樹脂４０１を介して、電気的に接続されている。
【００３５】
半導体素子１０２も、半導体素子１０１と同様にして多層回路基板２００と電気的に接続されている。
【００３６】
また、半導体素子１０３のパッド１１３は、テープ・オートメイティッド・ボンディング(TAB)テープの配線５１、異方性導電性樹脂４０４を介して、多層回路基板２００の一次側パッド２１３に電気的に接続されている。
【００３７】
TABテープの配線５１と下段の半導体素子１０１、１０２とは絶縁層５２により電気的に絶縁されている。多層回路基板２００の各一次側パッド２１１、２１３は、それぞれスルーホール２２１、２２３、回路基板２００の裏面に設けられた二次側パッド２４１、２４３を介して外部端子２６１、２６３に電気的に接続ている。
【００３８】
多層回路基板２００の半導体素子搭載面側（表面側）は樹脂８で封止され、上段の半導体素子１０３の裏面（回路が形成されていない面）に熱伝導性接着材９０を介して半導体装置投影面積が大の金属製の放熱板１０が搭載されている。
【００３９】
以上のように構成された、本発明の第２の実施形態である積層型半導体装置を用いれば、上記第１の実施形態の効果である(１)〜(３)に加え、 (４)異方性導電性樹脂４０４を用いてTABテープを圧着すると、一括して接続できるため、ワイヤボンディングを用いる場合より、組み立てが容易になるという効果がある。
【００４０】
図３は、本発明の第３の実施形態である積層型半導体装置の断面図である。
図３において、半導体素子１０１、１０２が多層回路基板２００にフェイスダウンに実装され、半導体素子１０３が、フェイスダウンとなるように、二枚の半導体素子１０１、１０２にまたがって搭載されている。
【００４１】
半導体素子１０１は、そのパッド１１１に形成された金バンプ１２１で、多層回路基板２００の一次側パッド２１１に電気的に接続されている。半導体素子１０１と多層回路基板２００間には接着樹脂４０１が介在している。
【００４２】
半導体素子１０２も、半導体素子１０１と同様にして多層回路基板２００と電気的に接続されている。
【００４３】
半導体素子１０３のパッド１１３は、ボンディングワイヤ１１、リードフレーム６、ボンディングワイヤ７を介して、多層回路基板２００の一次側パッド２１３に電気的に接続されている。
【００４４】
リードフレーム６と半導体素子１０１の裏面、及び半導体素子１０３の回路面とは絶縁フィルム１２により電気的に絶縁されている。回路基板２００の各一次側パッド２１１、２１３は、それぞれスルーホール２２１、２２３、回路基板２００の裏面に設けられた二次側パッド２４１、２４３を介して外部端子２６１、２６３に電気的に接続されている。
【００４５】
多層回路基板２００の半導体素子搭載面側（表面側）は樹脂８で封止されている。また、上段の半導体素子１０３の裏面に熱伝導性接着材９０を介して半導体装置投影面積大の金属製の放熱板１０が搭載されている。
【００４６】
以上のように構成された、本発明の第３の実施形態である積層型半導体装置を用いれば、上記第１の実施形態の効果(１)及び（２）を得ることができる他、次の効果を得ることができる。
【００４７】
すなわち、本発明の第３の実施形態によれば、(５)リードフレーム６を用いているため、TABテープを用いる場合よりも低コスト化できる。ただし、素子のパッドピッチは、リードフレーム６のピッチ限界である１２０μｍ以上に限定される。
【００４８】
図４は、本発明の第４の実施形態である積層型半導体装置の断面図である。
図４において、半導体素子１０１、１０２が多層回路基板２００にフェイスダウンに実装され、半導体素子１０３が、フェイスダウンとなるように、二枚の半導体素子１０１、１０２にまたがって搭載されている。
【００４９】
半導体素子１０１は、そのパッド１１１に形成された金バンプ１２１で、多層回路基板２００の一次側パッド２１１に電気的に接続されている。半導体素子１０１と多層回路基板２００間には接着樹脂４０１が介在している。
【００５０】
半導体素子１０２も、半導体素子１０１と同様にして多層回路基板２００と電気的に接続されている。
【００５１】
半導体素子１０３のパッド１１３は、ボンディングワイヤ１１、リードフレーム６、異方性導電性樹脂４０４を介して、多層回路基板２００の一次側パッド２１３に電気的に接続されている。
【００５２】
リードフレーム６と半導体素子１０１の裏面、及び半導体素子１０３の回路面とは絶縁フィルム１２により電気的に絶縁されている。回路基板２００の各一次側パッド２１１、２１３は、それぞれスルーホール２２１、２２３、回路基板２００の裏面に設けられた二次側パッド２４１、２４３を介して外部端子２６１、２６３に電気的に接続されている。
【００５３】
多層回路基板２００の半導体素子搭載面側（表面側）は樹脂８で封止されている。また、上段の半導体素子１０３の裏面に熱伝導性接着材９０を介して半導体装置投影面積大の金属製の放熱板１０が搭載されている。
【００５４】
以上のように構成された、本発明の第４の実施形態である積層型半導体装置を用いれば、上記第１の実施形態の効果(１)及び(２)、第３の実施形態の効果(５)に加え、第２の実施形態と同様に、(４)異方性導電性樹脂を用いてリードを圧着すると、一括して接続できるため、ワイヤボンディングを用いる場合より、組み立てが容易になるという効果を有する。
【００５５】
図５は、本発明の第５の実施形態である積層半導体装置の断面図である。
図５において、半導体素子１０１、１０２が多層回路基板２００にフェイスダウンに実装されている。半導体素子１０１は、そのパッド１１１に形成された金バンプ１２１で、多層回路基板２００の一次側パッド２１１に電気的に接続されている。半導体素子１０１と多層回路基板２００間には接着樹脂４０１が介在している。
【００５６】
ウェハープロセスによってポリイミド絶縁層３３や銅配線３２が形成されたシリコン基板３０が、二枚の半導体素子１０１、１０２にまたがって搭載されている。
【００５７】
また、半導体素子１０３は、そのパッド１１３に形成された金バンプ１２３でシリコン基板３０のパッド３１に電気的に接続され、さらにボンディングワイヤ７を介して、多層回路基板２００の一次側パッド２１３に電気的に接続されている。半導体素子１０３と多層回路基板３０間には接着樹脂４０３が介在している。
【００５８】
また、半導体素子１０１は、そのパッド１１１に形成された金バンプ１２１で、多層回路基板２００の一次側パッド２１１に異方性導電性樹脂４０１を介して、電気的に接続されている。また、シリコン基板３０の裏面と半導体素子１０１の裏面とは絶縁性の接着材９１により電気的に絶縁されている。
【００５９】
半導体素子１０２も、半導体素子１０１と同様にして多層回路基板２００と電気的に接続され、シリコン基板３０と絶縁されている。
【００６０】
回路基板２００の各一次側パッド２１１、２１３は、それぞれスルーホール２２１、２２３、回路基板２００の裏面に設けられた二次側パッド２４１、２４３を介して外部端子２６１、２６３に電気的に接続されている。
【００６１】
また、多層回路基板２００の半導体素子搭載面側（表面側）は樹脂８で封止されている。また、上段の半導体素子１０３の裏面に熱伝導性接着材９０を介して半導体装置投影面積大の金属製の放熱板１０が搭載されている。
【００６２】
以上のように構成された、本発明の第５の実施形態である積層型半導体装置を用いれば、第１の実施形態の効果(１)及び(２)、またTABテープ同様、効果(３) シリコン基板も微細配線が加工できるため、上段半導体素子のパッドが数十μm以下の狭ピッチでも対応可能である他、さらに次の効果がある。
【００６３】
すなわち、 (６) 上段素子１０１とシリコン基板３０とは、シリコン同士の接合であるため、熱ひずみが生じにくく電気接合部の信頼性が向上する。(７)シリコン基板３０を用いる場合は、配線レイアウトの自由度が高いため、大きさの異なる複数の半導体素子を上段に搭載することができる。
【００６４】
本発明の第１の実施形態である積層型半導体装置の製造方法について、図６及び図７を参照して説明する。
なお、図６及び図７においては、TABテープは連続しているが、積層型半導体装置一個分のTABテープの領域を表している。
【００６５】
図６の（ａ）に示すように、TABテープ５０の中央部には、開口部５３及び銅配線５１が形成されている。また、TABテープ５０の両縁には、多数の位置決め穴５４が形成されている。
【００６６】
また、TABテープ５０の中央部以外は大きく開口し、吊り部５５によって中央部が支持されている。
【００６７】
図６の（ａ）に示したTABテープ５０に半導体素子１０３を位置合わせし、素子パッドとTABテープ５０の中央の配線先端とを接続する。図６の (ｂ)は半導体素子１０３の裏面から見た平面図である。
【００６８】
次に、図７の（ａ）に示すように、二枚の半導体素子１０１、１０２が多層回路基板２００にあらかじめ接着樹脂(図示せず)で実装され、多層回路基板２００の位置決め穴２７０に位置決め用の突起１３が貫通され支持されている。この状態で、二枚の半導体素子１０１、１０２の上面（回路面とは反対の面）にTABテープ５０に搭載された半導体素子１０３を積層する。
【００６９】
このとき、図７の (ｂ)に示すように、多層回路基板２００の位置決め穴２７０にTABテープ５０の位置決め穴５４を合わせ、挿入する。
【００７０】
次に、図７の (ｃ) に示すように、TABテープ５０の配線端(図示せず)と多層回路基板２００のパッド(図示せず)とをボンディングワイヤ７で互いに接続し、図７の (ｄ)に示すように、多層回路基板２００の片面、つまり、半導体素子１０１、１０２、１０３が配置される面側を樹脂８で封止する。
【００７１】
このとき、素子裏面にテープを貼る、離型剤を塗布するなどして半導体素子１０３の裏面（回路が形成されていない面）への樹脂８の浸入を防ぐ。あるいは、樹脂８の封止後、研磨して、半導体素子１０３の裏面を露出させる。
【００７２】
次に、図７の（ｅ）に示すように、上部半導体素子１０３の裏面に放熱板10を高熱伝導性の接着材９０で接合する。
【００７３】
続いて、図７の (ｆ) に示すように、積層半導体装置を個片化する。
【００７４】
ここまで、つまり、図７の（ａ）〜（ｆ）までは、TABテープ５０の吊部５５に沿った断面（図６のＡ−Ａ’線に沿った断面）を示してきたが、吊部５５のない断面（図６のＢ−Ｂ’線に沿った断面）から見ると、図７の (ｇ)に示す断面となる。
【００７５】
そして、図７の (ｈ)に示すように、多層回路基板２００に、はんだバンプ２６０を搭載して３枚の半導体素子１０１、１０２、１０３が内蔵された積層型半導体装置を完成させる。
【００７６】
以上のようにして、本発明の第１の実施形態である積層型半導体装置を製造することができる。
【００７７】
本発明の第２の実施形態による積層型半導体装置の製造方法を図８及び図９を参照して説明する。
【００７８】
なお、図８及び図９において、TABテープ５０は連続しているが、ここでは積層半導体装置一個分のTABテープ５０の領域を表している。
【００７９】
図８の(ａ)に示すように、TABテープ５０の中央部には、開口部５３及び銅配線５１が形成されている。銅配線５１は、テープ５０の中央部より外側に延長されている。そして、TABテープ５０の両縁には、多数の位置決め穴５４が形成されている。
【００８０】
また、TABテープ５０の中央部以外は大きく開口し、吊り部５５によって中央部が支持されている。
【００８１】
図８の（ａ）に示したTABテープ５０に半導体素子１０３を位置合わせし、素子パッドとTABテープ５０の中央の配線先端とを接続する。図８の(ｂ)は半導体素子１０３の裏面から見た平面図である。
【００８２】
図９は、吊り部５５のない部分の断面（図８のＢ−Ｂ’線に沿った断面）を示す。
【００８３】
図９の（ａ）に示すように、二枚の半導体素子１０１、１０２が多層回路基板２００にあらかじめ接着樹脂(図示せず)で実装され、多層回路基板２００の位置決め穴２７０には、位置決め用の突起１３が貫通され、これにより多層回路基板２００が支持されている。
【００８４】
多層回路基板２００には異方性導電性樹脂４０４が設置されている。この状態で、二枚の半導体素子１０１、１０２の上面にTABテープ５０に搭載された半導体素子１０３を積層する。
【００８５】
このとき、図９の (ｂ)に示すように、多層回路基板２００の位置決め穴２７０にTABテープ５０の位置決め穴５４を合わせ、挿入する。
【００８６】
次に、図９の (ｃ) に示すように、TABテープ５０の銅配線５１の端部に圧着治具１４を押し当て、異方性導電性樹脂４０４を介して、多層回路基板２００のパッド(図示せず)に接続する。
【００８７】
続いて、図９の (ｄ)に示すように、多層回路基板２００の片面、つまり、半導体素子１０１、１０２、１０３が配置される面側を樹脂８で封止する。
【００８８】
このとき、素子裏面にテープを貼る、離型剤を塗布するなどして半導体素子１０３の裏面への樹脂８の浸入を防ぐ。あるいは、樹脂８の封止後、研磨して半導体素子１０３の裏面を露出させる。
【００８９】
次に、図９の (ｅ)に示すように、上部半導体素子１０３の裏面に放熱板１０を高熱伝導性の接着材９０で接合する。
【００９０】
続いて、図９の(ｆ) に示すように、積層半導体装置を個片化し、多層回路基板２００に、はんだバンプ２６０を搭載して３枚の半導体素子１０１、１０２、１０３が内蔵された積層型半導体装置を完成させる。
【００９１】
以上のようにして、本発明の第２の実施形態である積層型半導体装置を製造することができる。
【００９２】
なお、本発明の第３、４、５の実施形態である積層型半導体装置も、図６〜図９に示したと同様な方法により製造することが可能である。
【００９３】
また、上述した例は、半導体素子が、下段に２つ、上段に１つの例であるが、下段に３つ、上段に一つの例等にも、本発明は適用することが可能である。
【００９４】
【発明の効果】
本発明は、以上に説明したように構成されているので、低価格なモバイル用途の一般的な半導体素子を低コストに二段に積層実装し、半導体素子に機械的圧力が負荷されないように放熱板を接合することで、強度信頼性を確保しつつ、上段の半導体素子から効率よく放熱する半導体装置を実現することができる。
【００９５】
つまり、以下に記載されるような効果を奏する。
(１)上段に配置された発熱量の多い半導体素子の熱を放熱板で効率よく拡散でき、筐体などへの放熱にも適している。
【００９６】
(２)放熱板の接合が樹脂封止後であるため、接合時の機械的圧力によって、素子が破壊することはない。
【００９７】
(３)TABテープやシリコン基板を配線に用いる場合は、半導体素子のパッドピッチが数十μｍと狭くても対応できる。
【００９８】
(４)異方性導電性樹脂を用いてリードやTABテープの配線部を圧着すると、一括して接続できるため、ワイヤボンディングを用いる場合より、組み立てが容易になる。
【００９９】
(５)リードフレームを用いる場合は、パッドピッチは120μm以上の半導体素子に限定されるが、低コスト化が可能である。
【０１００】
(６) シリコン基板を用いる場合、上段素子との、熱ひずみが生じにくく電気接合部の信頼性が向上する。
【０１０１】
(７) シリコン基板を用いる場合、配線レイアウトの自由度が高いため、大きさの異なる複数の半導体素子を上段に搭載することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である積層型半導体装置の概略断面図である。
【図２】本発明の第２の実施形態である積層型半導体装置の概略断面図である。
【図３】本発明の第３の実施形態である積層型半導体装置の概略断面図である。
【図４】本発明の第４の実施形態である積層型半導体装置の概略断面図である。
【図５】本発明の第５の実施形態である積層型半導体装置の概略断面図である。
【図６】本発明の第１の実施形態である積層型半導体装置の製造方法の説明図である。
【図７】本発明の第１の実施形態である積層型半導体装置の製造方法の説明図である。
【図８】本発明の第２の実施形態である積層型半導体装置の製造方法の説明図である。
【図９】本発明の第２の実施形態である積層型半導体装置の製造方法の説明図である。
【符号の説明】
６リードフレーム
７ボンディングワイヤ
８封止樹脂
１０放熱板
１１リードフレームと半導体素子間のボンディングワイヤ
１２リードフレームと半導体素子間の絶縁フィルム
１３位置決め用の突起
１４圧着治具
３０シリコン基板
３１シリコン基板のパッド
３２シリコン基板の配線
３３シリコン基板の絶縁層
５０ＴＡＢテープ
５１ＴＡＢテープの配線
５２ＴＡＢテープの絶縁材
５３ＴＡＢテープの中央開口部
５４ＴＡＢテープの位置決め穴
５５ＴＡＢテープの吊部
９０放熱板の接着材
９１シリコン基板の接着材
１０１、１０２下段の半導体素子
１０３上段の半導体素子
１１１下段の半導体素子のパッド
１１３上段の半導体素子のパッド
１２１、１２３下段の半導体素子の金バンプ
２００多層回路基板
２１１、２１３多層回路基板の一次パッド
２２１、２２３多層回路基板のスルーホール
２４１、２４３多層回路基板の二次パッド
２５０多層回路基板の母材
２６１、２６３多層回路基板の二次バンプ
２７０多層回路基板の位置決め穴
４０１、４０３接着樹脂
４０４異方性導電性樹脂[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high heat dissipation structure using an exposed heat dissipation plate in a small, light and highly functional stacked semiconductor package used in portable devices and the like.
[0002]
[Prior art]
In portable devices such as digital video and digital cameras, higher functionality, smaller size, and lighter weight are progressing. For this reason, in the semiconductor package to be mounted on the portable device, development of a system-in-package for increasing the added value and reducing the mounting area by making a single package of a memory, a microcomputer, and the like is popular. In addition to two-dimensionally arranging a plurality of chips having different functions on a multilayer circuit board, many structures have been devised for three-dimensional stacking.
[0003]
For example, as described in Japanese Patent Application Laid-Open No. 2000-349228, the first semiconductor chip is mounted on the first substrate via the protruding metal formed on the circuit surface of the first semiconductor chip. There is a method in which a second semiconductor chip is mounted on a second substrate formed on the back surface of the circuit surface of the semiconductor chip via a protruding metal formed on the circuit surface of the second semiconductor chip.
[0004]
Further, as described in JP-A-9-186289, there is a method in which chips and bonding layers are alternately arranged to assemble a chip having a multilayer structure, and a substrate is arranged in the lowermost layer.
[0005]
However, when the heat generation density is increased by three-dimensionally mounting the chip in this way, there is a concern that the chip temperature rises to an allowable value or more and the operation performance is lowered. For this reason, it has become necessary to efficiently increase the heat dissipation of the package.
[0006]
In particular, a package that mounts a microcomputer on SDRAM and Flash memory has the feature that 90% or more of the heat is generated from the microcomputer and the heat-resistant temperature of the memory is lower than that of the microcomputer. Want to. For this reason, there is a desire to release the heat of the microcomputer to the outside with high efficiency (for example, by connecting the casing and the microcomputer to a low thermal resistance).
[0007]
Conventional three-dimensional stacked packages have the following structure for high heat dissipation. For example, as described in JP-A-5-275611, a step is provided on a circuit board, and the surface on which the circuits of the semiconductor elements of all stages are formed is mounted on the circuit board via bumps. In some cases, a semiconductor element having high heat generation is connected to the uppermost portion of the circuit board, and a heat sink is bonded to the back surface of the element with a high thermal conductive adhesive.
[0008]
Alternatively, as described in Japanese Patent Application Laid-Open No. 2000-294723, two semiconductor devices flip-chip mounted on one side of a circuit board are stacked with the back surfaces of the chips aligned, and the main surface side of the upper semiconductor device is stacked. There is a structure in which a metal plate for heat dissipation is provided on the back surface of the connected circuit board and the metal plate is exposed from the sealing resin.
[0009]
Further, as described in Japanese Patent Laid-Open No. 5-136330, a capacitor (first-stage semiconductor element) is attached to one side of a ceramic multilayer wiring board, and a second-stage semiconductor element is interposed on the capacitor via a buffer material. Has a structure in which a heat conductive plate is attached to the back surface of the second-stage semiconductor element via an adhesive.
[0010]
Also. As described in Japanese Patent Application Laid-Open No. 11-214448, a semiconductor chip having integrated circuits on both upper and lower surfaces of a semiconductor substrate is bump-mounted on the circuit substrate, and the following is applied to the integrated circuit formed on the upper surface of the lower semiconductor substrate. There is a structure in which a lower surface integrated circuit of a semiconductor substrate is bump-mounted and a heat spreader is installed on an upper semiconductor substrate.
[0011]
[Problems to be solved by the invention]
However, in the stacked semiconductor package described in the above Japanese Patent Laid-Open No. 2000-349228 and Japanese Patent Laid-Open No. 9-186289, the heat dissipation of the chip is not taken into consideration.
[0012]
Therefore, since the heat dissipation path of the chip is only on the substrate side, when the heat generation amount of the uppermost chip is large, in the technique described in Japanese Patent Laid-Open No. 2000-349228, the first substrate and the second substrate The temperature rise of the first semiconductor chip sandwiched between the two is inevitable. In the technique described in Japanese Patent Laid-Open No. 9-186289, the temperature rise of the semiconductor chip located in the lowermost layer is inevitable.
[0013]
Further, in the technique described in Japanese Patent Laid-Open No. 5-275611, it is necessary to process a step on a circuit board in accordance with the size of elements to be stacked, and the cost is higher than that of a flat circuit board. It is not suitable as a method for mounting a semiconductor element for use.
[0014]
In the technique described in Japanese Patent Laid-Open No. 2000-294723, a circuit board is interposed between a metal plate for heat dissipation and a semiconductor element. For this reason, when the metal plate is brought into contact with the housing to dissipate heat, the heat dissipating effect is lower than when the metal plate is directly attached to the chip. In addition, since there is a bonding region used for connection to the lower circuit board in the periphery of the upper substrate circuit, it is not possible to provide a metal plate over the entire upper circuit board or the entire upper surface of the semiconductor device. Limited.
[0015]
Also, the technique described in Japanese Patent Laid-Open No. 5-136330 is difficult to apply because the member configuration and assembly process are fundamentally different from those of resin-encapsulated semiconductor devices for mobile use.
[0016]
In the technique described in Japanese Patent Application Laid-Open No. 11-214448, it is assumed that an integrated circuit is formed on both sides of a semiconductor substrate, and a general chip in which an integrated circuit is formed on one side of a semiconductor substrate is used. Cannot be used.
[0017]
The object of the present invention is to provide strength reliability by attaching low-cost general semiconductor elements for mobile use in two layers at low cost and joining a heat sink so that mechanical pressure is not applied to the semiconductor elements. It is to realize a semiconductor device that efficiently dissipates heat from the upper semiconductor element while ensuring the above.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, the present invention is configured as follows.
(1) In stacked semiconductor devices, Multilayer circuit board having external terminals And a first semiconductor element and a second semiconductor element, which are memories, disposed on the multilayer circuit board with the circuit surface facing the multilayer circuit board side, and the first semiconductor element and the second semiconductor element A third semiconductor element, which is a microcomputer, is disposed on a semiconductor element with its circuit surface facing the first and second semiconductor elements, and the circuit surface of the third semiconductor element. A heat sink disposed in contact with the opposite surface, a sealing resin for sealing the first, second, and third semiconductor elements, and the circuit surfaces of the first and second semiconductor elements; Is disposed on the opposite surface and includes a tape, an automated bonding tape that electrically connects the third semiconductor element and the multilayer circuit board. .
[0019]
(2) In a multilayer semiconductor device, a first circuit element and a second semiconductor, which are memories, are arranged on the multilayer circuit board, with the circuit surface facing the multilayer circuit board side, with a multilayer circuit board having external terminals. And a third semiconductor element, which is a microcomputer, disposed on the first semiconductor element and the second semiconductor element with a circuit surface thereof facing the first semiconductor element and the second semiconductor element A heat sink disposed in contact with a surface opposite to the circuit surface of the third semiconductor element, a sealing resin for sealing the first, second, and third semiconductor elements, A lead frame disposed on a surface opposite to the circuit surface of the first and second semiconductor elements, and electrically connecting the third semiconductor element and the multilayer circuit board; .
[0020]
(3) In a multilayer semiconductor device, a first circuit element and a second semiconductor, which are memories, are arranged on the multilayer circuit board, with the circuit surface facing the multilayer circuit board side, with a multilayer circuit board having external terminals. And a third semiconductor element, which is a microcomputer, disposed on the first semiconductor element and the second semiconductor element with a circuit surface thereof facing the first semiconductor element and the second semiconductor element A heat radiating plate disposed in contact with a surface opposite to the circuit surface of the third semiconductor element, a sealing resin for sealing the first, second, and third semiconductor elements, A silicon substrate formed by a wafer process is provided on a surface opposite to the circuit surface of the first and second semiconductor elements, and electrically connects the third semiconductor element and the multilayer circuit substrate. .
[0022]
The third semiconductor element is disposed so that the circuit surface is on the first and second semiconductor element sides, and is electrically connected to the multilayer circuit board by wiring or the like. For this reason, the entire back surface of the third semiconductor element can be brought into contact with the heat dissipation plate, and the heat dissipation efficiency can be improved.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the accompanying drawings.
FIG. 1 is a schematic sectional view of a laminated semiconductor device according to the first embodiment of the present invention.
In FIG. 1, semiconductor elements 101 and 102 (first semiconductor element and second semiconductor element) are mounted face-down on a multilayer circuit board 200, that is, the surface on which the circuit of the semiconductor element is formed is the multilayer circuit board. The semiconductor element 103 (third semiconductor element) is mounted across the two semiconductor elements 101 and 102. The semiconductor element 103 is mounted on the semiconductor elements 101 and 102 so that the circuit surface faces the semiconductor elements 101 and 102, that is, face-down.
[0024]
The semiconductor element 101 is electrically connected to the primary side pads 211 of the multilayer circuit board 200 having the base material 250 by gold bumps 121 formed on the pads 111. An adhesive resin 401 is interposed between the semiconductor element 101 and the multilayer circuit board 200.
[0025]
The semiconductor element 102 is also electrically connected to the multilayer circuit board 200 in the same manner as the semiconductor element 101.
[0026]
Further, the pad 113 formed on the circuit surface of the semiconductor element 103 is connected to the primary side formed on the surface of the multilayer circuit board 200 via the wiring 51 of the tape automated bonding (TAB) tape and the bonding wire 7. The pad 213 is electrically connected.
[0027]
The TAB tape wiring 51 and the lower semiconductor elements 101 and 102 are electrically insulated by an insulating layer 52. The primary side pads 211 and 213 of the multilayer circuit board 200 are electrically connected to the external terminals 261 and 263 through the through holes 221 and 223 and the secondary side pads 241 and 243 provided on the back surface of the circuit board 200, respectively. Has been.
[0028]
The semiconductor element mounting surface side of the multilayer circuit board 200 is sealed with a resin 8. Further, a metal heat sink 10 having a large projected area of the semiconductor device is mounted on the back surface (surface on which no circuit is formed) of the upper semiconductor element 103 via a heat conductive adhesive 90.
[0029]
The use of the stacked semiconductor device according to the first embodiment of the present invention configured as described above has the following effects.
(1) The heat of the semiconductor element 103 having a large calorific value disposed in the upper stage can be efficiently diffused by the heat radiating plate 10 and is suitable for heat radiation to the housing or the like. That is, the semiconductor element 103 is mounted such that the circuit surface (front surface) is on the semiconductor element 101, 102 side, and is electrically connected to the multilayer circuit board 200 via the wiring 51 and the bonding wire 7. For this reason, the entire back surface of the semiconductor element 103 can be brought into contact with the heat radiating plate 10, and the heat radiation efficiency can be improved.
[0030]
(2) Since the joining of the heat sink 10 is after the resin sealing of the semiconductor elements 101, 102, 103, the element is not destroyed by the mechanical pressure at the time of joining.
[0031]
(3) Since the TAB tape can be finely processed, it can be used even if the pad pitch of the semiconductor element is as narrow as several tens of μm.
[0032]
In other words, general semiconductor elements for low-priced mobile use are stacked and mounted in two stages at low cost, and heat radiation plates are joined so that mechanical pressure is not applied to the semiconductor elements, while ensuring strength reliability A semiconductor device that efficiently dissipates heat from the upper semiconductor element can be realized.
[0033]
FIG. 2 is a cross-sectional view of the laminated semiconductor device according to the second embodiment of the present invention.
In FIG. 2, semiconductor elements 101 and 102 are mounted face down on the multilayer circuit board 200, and a semiconductor element 103 is mounted across the two semiconductor elements 101 and 102 so as to face down.
[0034]
The semiconductor element 101 is electrically connected to the primary side pads 211 of the multilayer circuit board 200 via the anisotropic conductive resin 401 with gold bumps 121 formed on the pads 111.
[0035]
The semiconductor element 102 is also electrically connected to the multilayer circuit board 200 in the same manner as the semiconductor element 101.
[0036]
In addition, the pad 113 of the semiconductor element 103 is electrically connected to the primary side pad 213 of the multilayer circuit board 200 through the tape automated wiring (TAB) tape wiring 51 and the anisotropic conductive resin 404. Has been.
[0037]
The TAB tape wiring 51 and the lower semiconductor elements 101 and 102 are electrically insulated by an insulating layer 52. The primary side pads 211 and 213 of the multilayer circuit board 200 are electrically connected to the external terminals 261 and 263 through the through holes 221 and 223 and the secondary side pads 241 and 243 provided on the back surface of the circuit board 200, respectively. ing.
[0038]
The semiconductor element mounting surface side (front surface side) of the multilayer circuit board 200 is sealed with the resin 8, and the semiconductor device is interposed on the back surface (surface on which no circuit is formed) of the upper semiconductor element 103 via the heat conductive adhesive 90. A metal heat sink 10 having a large projected area is mounted.
[0039]
By using the stacked semiconductor device according to the second embodiment of the present invention configured as described above, in addition to (1) to (3) which are the effects of the first embodiment, (4) When the TAB tape is pressure-bonded using the isotropic conductive resin 404, it can be connected in a lump, so that there is an effect that the assembly becomes easier than the case of using wire bonding.
[0040]
FIG. 3 is a sectional view of a stacked semiconductor device according to the third embodiment of the present invention.
In FIG. 3, the semiconductor elements 101 and 102 are mounted face down on the multilayer circuit board 200, and the semiconductor element 103 is mounted across the two semiconductor elements 101 and 102 so as to face down.
[0041]
The semiconductor element 101 is electrically connected to the primary side pads 211 of the multilayer circuit board 200 with gold bumps 121 formed on the pads 111. An adhesive resin 401 is interposed between the semiconductor element 101 and the multilayer circuit board 200.
[0042]
The semiconductor element 102 is also electrically connected to the multilayer circuit board 200 in the same manner as the semiconductor element 101.
[0043]
The pad 113 of the semiconductor element 103 is electrically connected to the primary side pad 213 of the multilayer circuit board 200 via the bonding wire 11, the lead frame 6, and the bonding wire 7.
[0044]
The lead frame 6, the back surface of the semiconductor element 101, and the circuit surface of the semiconductor element 103 are electrically insulated by an insulating film 12. The primary pads 211 and 213 of the circuit board 200 are electrically connected to the external terminals 261 and 263 via the through holes 221 and 223 and the secondary pads 241 and 243 provided on the back surface of the circuit board 200, respectively. ing.
[0045]
The semiconductor element mounting surface side (front surface side) of the multilayer circuit board 200 is sealed with a resin 8. Further, a metal heat sink 10 having a large projected area of the semiconductor device is mounted on the back surface of the upper semiconductor element 103 via a heat conductive adhesive 90.
[0046]
By using the stacked semiconductor device according to the third embodiment of the present invention configured as described above, the effects (1) and (2) of the first embodiment can be obtained. An effect can be obtained.
[0047]
That is, according to the third embodiment of the present invention, (5) since the lead frame 6 is used, the cost can be reduced as compared with the case where a TAB tape is used. However, the pad pitch of the element is limited to 120 μm or more which is the pitch limit of the lead frame 6.
[0048]
FIG. 4 is a sectional view of a stacked semiconductor device according to the fourth embodiment of the present invention.
In FIG. 4, the semiconductor elements 101 and 102 are mounted face down on the multilayer circuit board 200, and the semiconductor element 103 is mounted across the two semiconductor elements 101 and 102 so as to face down.
[0049]
The semiconductor element 101 is electrically connected to the primary side pads 211 of the multilayer circuit board 200 with gold bumps 121 formed on the pads 111. An adhesive resin 401 is interposed between the semiconductor element 101 and the multilayer circuit board 200.
[0050]
The semiconductor element 102 is also electrically connected to the multilayer circuit board 200 in the same manner as the semiconductor element 101.
[0051]
The pad 113 of the semiconductor element 103 is electrically connected to the primary side pad 213 of the multilayer circuit board 200 via the bonding wire 11, the lead frame 6, and the anisotropic conductive resin 404.
[0052]
The lead frame 6, the back surface of the semiconductor element 101, and the circuit surface of the semiconductor element 103 are electrically insulated by an insulating film 12. The primary pads 211 and 213 of the circuit board 200 are electrically connected to the external terminals 261 and 263 via the through holes 221 and 223 and the secondary pads 241 and 243 provided on the back surface of the circuit board 200, respectively. ing.
[0053]
The semiconductor element mounting surface side (front surface side) of the multilayer circuit board 200 is sealed with a resin 8. Further, a metal heat sink 10 having a large projected area of the semiconductor device is mounted on the back surface of the upper semiconductor element 103 via a heat conductive adhesive 90.
[0054]
By using the stacked semiconductor device according to the fourth embodiment of the present invention configured as described above, the effects (1) and (2) of the first embodiment and the effects of the third embodiment ( In addition to 5), as in the second embodiment, (4) When leads are crimped using anisotropic conductive resin, they can be connected together, making assembly easier than using wire bonding. It has the effect.
[0055]
FIG. 5 is a sectional view of a laminated semiconductor device according to the fifth embodiment of the present invention.
In FIG. 5, semiconductor elements 101 and 102 are mounted face-down on a multilayer circuit board 200. The semiconductor element 101 is electrically connected to the primary side pads 211 of the multilayer circuit board 200 with gold bumps 121 formed on the pads 111. An adhesive resin 401 is interposed between the semiconductor element 101 and the multilayer circuit board 200.
[0056]
A silicon substrate 30 on which a polyimide insulating layer 33 and a copper wiring 32 are formed by a wafer process is mounted across the two semiconductor elements 101 and 102.
[0057]
Further, the semiconductor element 103 is electrically connected to the pad 31 of the silicon substrate 30 by the gold bump 123 formed on the pad 113, and further electrically connected to the primary side pad 213 of the multilayer circuit board 200 through the bonding wire 7. Connected. An adhesive resin 403 is interposed between the semiconductor element 103 and the multilayer circuit board 30.
[0058]
In addition, the semiconductor element 101 is electrically connected to the primary side pads 211 of the multilayer circuit board 200 via the anisotropic conductive resin 401 with gold bumps 121 formed on the pads 111. Further, the back surface of the silicon substrate 30 and the back surface of the semiconductor element 101 are electrically insulated by an insulating adhesive 91.
[0059]
The semiconductor element 102 is also electrically connected to the multilayer circuit board 200 and insulated from the silicon substrate 30 in the same manner as the semiconductor element 101.
[0060]
The primary pads 211 and 213 of the circuit board 200 are electrically connected to the external terminals 261 and 263 via the through holes 221 and 223 and the secondary pads 241 and 243 provided on the back surface of the circuit board 200, respectively. ing.
[0061]
Further, the semiconductor element mounting surface side (front surface side) of the multilayer circuit board 200 is sealed with a resin 8. Further, a metal heat sink 10 having a large projected area of the semiconductor device is mounted on the back surface of the upper semiconductor element 103 via a heat conductive adhesive 90.
[0062]
When the stacked semiconductor device according to the fifth embodiment of the present invention configured as described above is used, the effects (1) and (2) of the first embodiment and the effect (3) as in the TAB tape are used. Since the silicon substrate can also process fine wiring, the pads of the upper semiconductor element can cope with a narrow pitch of several tens of μm or less, and further, there are the following effects.
[0063]
That is, (6) Since the upper element 101 and the silicon substrate 30 are silicon-to-silicon bonds, thermal distortion is unlikely to occur, and the reliability of the electrical junction is improved. (7) When the silicon substrate 30 is used, since the degree of freedom in wiring layout is high, a plurality of semiconductor elements having different sizes can be mounted on the upper stage.
[0064]
A manufacturing method of the stacked semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
6 and 7, the TAB tape is continuous, but represents the area of the TAB tape for one stacked semiconductor device.
[0065]
As shown in FIG. 6A, an opening 53 and a copper wiring 51 are formed at the center of the TAB tape 50. A large number of positioning holes 54 are formed on both edges of the TAB tape 50.
[0066]
In addition, the TAB tape 50 is greatly opened except for the central portion, and the central portion is supported by the hanging portion 55.
[0067]
The semiconductor element 103 is aligned with the TAB tape 50 shown in FIG. 6A, and the element pad and the wiring tip at the center of the TAB tape 50 are connected. FIG. 6B is a plan view seen from the back surface of the semiconductor element 103.
[0068]
Next, as shown in FIG. 7A, the two semiconductor elements 101 and 102 are mounted in advance on the multilayer circuit board 200 with an adhesive resin (not shown) and positioned in the positioning holes 270 of the multilayer circuit board 200. The projection 13 is penetrated and supported. In this state, the semiconductor element 103 mounted on the TAB tape 50 is stacked on the upper surface (the surface opposite to the circuit surface) of the two semiconductor elements 101 and 102.
[0069]
At this time, as shown in FIG. 7B, the positioning hole 54 of the TAB tape 50 is aligned with the positioning hole 270 of the multilayer circuit board 200 and inserted.
[0070]
Next, as shown in FIG. 7 (c), the wiring end (not shown) of the TAB tape 50 and the pad (not shown) of the multilayer circuit board 200 are connected to each other by the bonding wire 7, and FIG. As shown in (d), one side of the multilayer circuit board 200, that is, the side on which the semiconductor elements 101, 102, 103 are arranged is sealed with resin 8.
[0071]
At this time, the resin 8 is prevented from entering the back surface (surface on which no circuit is formed) of the semiconductor element 103 by sticking a tape on the back surface of the device or applying a release agent. Alternatively, after the resin 8 is sealed, the back surface of the semiconductor element 103 is exposed by polishing.
[0072]
Next, as shown in FIG. 7E, the heat radiating plate 10 is bonded to the back surface of the upper semiconductor element 103 with an adhesive 90 having high thermal conductivity.
[0073]
Subsequently, as shown in FIG. 7F, the laminated semiconductor device is separated into pieces.
[0074]
Up to this point, that is, (a) to (f) in FIG. 7, the cross section along the hanging portion 55 of the TAB tape 50 (cross section along the line AA ′ in FIG. 6) has been shown. When viewed from the cross section without the portion 55 (the cross section along the line BB ′ in FIG. 6), the cross section shown in FIG.
[0075]
Then, as shown in (h) of FIG. 7, a laminated semiconductor device in which three semiconductor elements 101, 102, and 103 are built by mounting solder bumps 260 on the multilayer circuit board 200 is completed.
[0076]
As described above, the stacked semiconductor device according to the first embodiment of the present invention can be manufactured.
[0077]
A method for manufacturing a stacked semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS.
[0078]
8 and 9, the TAB tape 50 is continuous, but here, the area of the TAB tape 50 for one stacked semiconductor device is shown.
[0079]
As shown in FIG. 8A, an opening 53 and a copper wiring 51 are formed at the center of the TAB tape 50. The copper wiring 51 extends outward from the central portion of the tape 50. A large number of positioning holes 54 are formed on both edges of the TAB tape 50.
[0080]
In addition, the TAB tape 50 is greatly opened except for the central portion, and the central portion is supported by the hanging portion 55.
[0081]
The semiconductor element 103 is aligned with the TAB tape 50 shown in FIG. 8A, and the element pad and the wiring tip at the center of the TAB tape 50 are connected. FIG. 8B is a plan view seen from the back surface of the semiconductor element 103.
[0082]
FIG. 9 shows a cross section (a cross section taken along the line BB ′ in FIG. 8) of the portion without the hanging portion 55.
[0083]
As shown in FIG. 9A, two semiconductor elements 101 and 102 are mounted in advance on the multilayer circuit board 200 with an adhesive resin (not shown), and the positioning holes 270 of the multilayer circuit board 200 are positioned in the positioning holes 270. The protrusion 13 is penetrated, and thereby the multilayer circuit board 200 is supported.
[0084]
The multilayer circuit board 200 is provided with an anisotropic conductive resin 404. In this state, the semiconductor element 103 mounted on the TAB tape 50 is laminated on the upper surfaces of the two semiconductor elements 101 and 102.
[0085]
At this time, as shown in FIG. 9B, the positioning hole 54 of the TAB tape 50 is aligned with the positioning hole 270 of the multilayer circuit board 200 and inserted.
[0086]
Next, as shown in FIG. 9C, the crimping jig 14 is pressed against the end of the copper wiring 51 of the TAB tape 50, and the pads of the multilayer circuit board 200 are interposed via the anisotropic conductive resin 404. Connect to (not shown).
[0087]
Subsequently, as shown in FIG. 9D, one side of the multilayer circuit board 200, that is, the side on which the semiconductor elements 101, 102, and 103 are arranged is sealed with a resin 8.
[0088]
At this time, the penetration of the resin 8 into the back surface of the semiconductor element 103 is prevented by sticking a tape on the back surface of the element or applying a release agent. Alternatively, after the resin 8 is sealed, the back surface of the semiconductor element 103 is exposed by polishing.
[0089]
Next, as shown in FIG. 9E, the heat radiating plate 10 is bonded to the back surface of the upper semiconductor element 103 with an adhesive 90 having high thermal conductivity.
[0090]
Subsequently, as shown in FIG. 9F, the laminated semiconductor device is divided into pieces, and the multilayer circuit board 200 is mounted with the solder bumps 260 and the laminated semiconductor elements 101, 102, and 103 are built therein. Type semiconductor device is completed.
[0091]
As described above, the stacked semiconductor device according to the second embodiment of the present invention can be manufactured.
[0092]
Note that the stacked semiconductor devices according to the third, fourth, and fifth embodiments of the present invention can also be manufactured by the same method as shown in FIGS.
[0093]
Moreover, although the example mentioned above is an example with two semiconductor elements in the lower stage and one in the upper stage, the present invention can be applied to an example in which there are three in the lower stage and one in the upper stage.
[0094]
【The invention's effect】
Since the present invention is configured as described above, general semiconductor elements for low-priced mobile use are stacked in two stages at low cost, and heat radiation is performed so that mechanical pressure is not applied to the semiconductor elements. By joining the plates, it is possible to realize a semiconductor device that efficiently dissipates heat from the upper semiconductor element while ensuring strength reliability.
[0095]
That is, the following effects can be obtained.
(1) The heat of the semiconductor element with a large calorific value disposed in the upper stage can be efficiently diffused by the heat radiating plate, and is suitable for heat radiation to the housing.
[0096]
(2) Since the joining of the heat sink is after resin sealing, the element is not destroyed by the mechanical pressure at the time of joining.
[0097]
(3) When a TAB tape or a silicon substrate is used for the wiring, it can be handled even if the pad pitch of the semiconductor element is as narrow as several tens of μm.
[0098]
(4) When leads and TAB tape wiring parts are crimped using anisotropic conductive resin, they can be connected together, making assembly easier than using wire bonding.
[0099]
(5) When a lead frame is used, the pad pitch is limited to a semiconductor element of 120 μm or more, but the cost can be reduced.
[0100]
(6) When a silicon substrate is used, thermal distortion with the upper element is less likely to occur, and the reliability of the electrical junction is improved.
[0101]
(7) When a silicon substrate is used, since the degree of freedom in wiring layout is high, a plurality of semiconductor elements having different sizes can be mounted on the upper stage.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a stacked semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view of a stacked semiconductor device according to a second embodiment of the present invention.
FIG. 3 is a schematic cross-sectional view of a stacked semiconductor device according to a third embodiment of the present invention.
FIG. 4 is a schematic cross-sectional view of a stacked semiconductor device according to a fourth embodiment of the present invention.
FIG. 5 is a schematic sectional view of a stacked semiconductor device according to a fifth embodiment of the present invention.
FIG. 6 is an explanatory diagram of the manufacturing method of the stacked semiconductor device according to the first embodiment of the invention.
7 is an explanatory diagram of the manufacturing method of the stacked semiconductor device according to the first embodiment of the invention. FIG.
FIG. 8 is an explanatory diagram of a manufacturing method of a stacked semiconductor device that is a second embodiment of the present invention;
FIG. 9 is an explanatory diagram of the manufacturing method of the stacked semiconductor device that is the second embodiment of the present invention;
[Explanation of symbols]
6 Lead frame
7 Bonding wire
8 Sealing resin
10 Heat sink
11 Bonding wire between lead frame and semiconductor element
12 Insulation film between lead frame and semiconductor element
13 Protrusion for positioning
14 Crimping jig
30 Silicon substrate
31 Pad on silicon substrate
32 Wiring of silicon substrate
33 Insulating layer of silicon substrate
50 TAB tape
51 TAB tape wiring
52 TAB tape insulation
53 Central opening of TAB tape
54 TAB tape positioning holes
55 TAB tape suspension
90 Heat sink adhesive
91 Adhesive for silicon substrate
101, 102 Lower semiconductor element
103 Upper semiconductor element
111 Pad of lower semiconductor element
113 Pad of upper semiconductor element
121, 123 Gold bump of the lower semiconductor element
200 Multilayer circuit board
211,213 Primary pads of multilayer circuit board
221 and 223 Through-hole of multilayer circuit board
241,243 Secondary pads of multilayer circuit boards
250 Base material for multilayer circuit boards
261,263 Secondary bump of multilayer circuit board
270 Multilayer circuit board positioning holes
401, 403 Adhesive resin
404 Anisotropic conductive resin

Claims

A multilayer circuit board having an external terminal,
A first semiconductor element and a second semiconductor element, which are memories, disposed on the multilayer circuit board with the circuit surface facing the multilayer circuit board side;
A third semiconductor element, which is a microcomputer, is disposed on the first semiconductor element and the second semiconductor element with the circuit surface facing the first semiconductor element and the second semiconductor element;
A heat sink arranged in contact with a surface opposite to the circuit surface of the third semiconductor element;
A sealing resin for sealing the first, second, and third semiconductor elements;
A tape / automated bonding tape disposed on a surface opposite to the circuit surface of the first and second semiconductor elements and electrically connecting the third semiconductor element and the multilayer circuit board; A stacked semiconductor device characterized by the above.

A multilayer circuit board having external terminals;
A first semiconductor element and a second semiconductor element, which are memories, disposed on the multilayer circuit board with the circuit surface facing the multilayer circuit board side;
A third semiconductor element, which is a microcomputer, is disposed on the first semiconductor element and the second semiconductor element with the circuit surface facing the first semiconductor element and the second semiconductor element;
A heat sink arranged in contact with a surface opposite to the circuit surface of the third semiconductor element;
A sealing resin for sealing the first, second, and third semiconductor elements;
A lead frame is provided on a surface opposite to the circuit surface of the first and second semiconductor elements, and electrically connects the third semiconductor element and the multilayer circuit board. Stacked semiconductor device.

A multilayer circuit board having external terminals;
A first semiconductor element and a second semiconductor element, which are memories, disposed on the multilayer circuit board with the circuit surface facing the multilayer circuit board side;
A third semiconductor element, which is a microcomputer, is disposed on the first semiconductor element and the second semiconductor element with the circuit surface facing the first semiconductor element and the second semiconductor element;
A heat sink arranged in contact with a surface opposite to the circuit surface of the third semiconductor element;
A sealing resin for sealing the first, second, and third semiconductor elements;
A silicon substrate formed by a wafer process that is disposed on a surface opposite to the circuit surface of the first and second semiconductor elements and electrically connects the third semiconductor element and the multilayer circuit substrate; A stacked semiconductor device.