JP3902159B2

JP3902159B2 - Nonvolatile memory device

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Publication number: JP3902159B2
Application number: JP2003168931A
Authority: JP
Inventors: 敏夫佐々木; 利広田中; 正高加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-06-13
Filing date: 2003-06-13
Publication date: 2007-04-04
Anticipated expiration: 2022-04-04
Also published as: JP2003331589A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリにおける電気的に消去可能なプログラムリードオンリメモリに係り、特に高速の消去、書込みに好適な不揮発性メモリ装置に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平２-９９１１４号公報。
【０００３】
先ず、本発明の基本機能のために従来構成の不揮発性メモリ装置について説明する。従来の不揮発性メモリ装置においては、図２のような消去、書込みによるデータ書換え方法が用いられている。
この図は、上記特許文献に記載されているものであり、チップ上のＥＥＰＲＯＭセルすなわち不揮発性メモリセルのアレイがセクタとして構成され、そしてその各々のセクタに含まれる全てのセルが同時に消去されることを示している。すなわち装置は消去のためにチップ間の組み合わせを選択し、それらを同時に消去する。これにより従来の装置は、全てのセルが毎回消されるか、または一つのセクタが一時に消された過去の装置構成に比べて、より早くかつ効果的になっている。
【０００４】
【発明が解決しようとする課題】
上記従来技術の問題は、チップ間にわたる複数のセクタを同時に消去することである。消去もしくは書込みに要する電流は不揮発性メモリのセルのフローティングゲートへの注入、放出現象により異なるが、例えばトンネル現象による電流ではセル当たり１０ｎＡ程度であり、同時選択されるセル数が１Ｋビットでは１０μＡとなる。しかし、消去もしくは書込み時の高電圧系電源、ＣＭＯＳ論理回路等の駆動回路を考慮すると数１０ｍＡと大きく、装置全体で複数のチップが同時消去もしくは書込みを活性化する場合、相当量の電流になる。このため装置は消費電流増によるノイズ増加、発熱要因による信頼性上の問題が生じる。なお、１チップ内の複数セクタの同時駆動は基本的に消去するセル数が増加することであって１セクタ駆動と大きな差は無く、複数チップにわたるセクタ駆動に比べて小電流増加となる程度である。
従って、本発明の目的は、装置全体の消去もしくは書込みにおいて流れる消費電流を時間的に分散して、不揮発性メモリ装置の消去、書込み動作、すなわち書換え処理を効率よく低消費電力で高速化することにある。
【０００５】
【課題を解決するための手段】
本発明の一実施形態に従えば、上記目的は次のようにして解決される。すなわち、例えば図１に示すように、第１のバッファメモリ（２４-１〜２４-８）は不揮発性メモリの書換え単位であるセクタのメモリ容量を有し、メモリブロック（２２-１〜２２-８）と外部Ｉ／Ｏ信号（３８）間に配置する。すなわち第１のバッファメモリのメモリセルとメモリブロックの１つのセクタのメモリセルは１対１に対応し、データは第１のバッファメモリを介して読出しまたは書込みされる構成とする。加えて不揮発性メモリの消去、書込みすなわち書換えでは、メモリブロック間での個々のセクタの活性をセクタ毎に時間的にシフト選択させ、制御できる構成とする。
さらに本発明の他の実施形態によれば、例えば図７に示すように、第１のバッファメモリ（２４-１〜２４-８）と外部Ｉ／Ｏ信号（３８）間に第２のバッファメモリ（３０-１〜３０-８）を配置する。これにより、例えば一度に２セクタ分のデータが転送可能になるなど、書込み読み出しの実効的な効率向上に有効である。
なお、上記時間シフト選択の制御は消去、書込みに要する時間がメモリブロックの個々のセクタにより異なるため、最小シフト時間は並列に同時選択され活性化できるメモリブロックの数で求められ、メモリ装置（２）の最大許容電流を考慮した値となる。
以上から本発明の不揮発性メモリ装置は消去、書込み、すなわち書換えの速度が最適制御され高速化できる。
本発明の他の特徴については後述の実施例の説明の中で詳述する。
【０００６】
本発明の代表的な実施形態（図１）では、データの書換え、すなわち消去、書込みは第１のバッファメモリ（２４-１〜２４-８）と対応する個々のメモリブロック（２２-１〜２２-８）の各セクタ間で、該当する各セクタを時間シフトしつつ選択し処理される。その際、メモリ装置（２）は外部アドレスが入力されると現在の動作モードで外部アドレスに対応するセクタが消去可能か否かを判断し、可能であれば該当セクタの消去に入る。もし書換え中のセクタ数が多く、同時並列書換えが設定したメモリ装置の最大許容電流を超え、書換え不可能である場合は一時ウェイトして先に処理中のセクタ完了を待つ。その完了後に該当セクタの書換え動作に移る。また書込みは該当するセクタの消去に引き続き実施され、同様に同時並列書換えが可能なメモリブロック数の範囲で処理されるので、ブロック数の範囲が超過する場合は、入力されたアドレスの順序に従い、書込みもウェイトする。このように、本発明の不揮発性メモリ装置ではメモリブロックの各セクタを個々に時間シフト選択し、消去、書込み制御することにより、消費電流の増加を抑え、かつトータルの書換え時間を短縮することが可能になる。
一方、本発明の好適な実施形態（図７）では、第１のバッファメモリ（２４-１〜２４-８）と第２のバッファメモリ（３０-１〜３０-８）を設けているので、一度に、２セクタ分のデータが転送可能であり、それは所定のセクタに書込みデータを転送しつつできる。また一方のバッファメモリでは書込みデータを所定セクタに転送しつつ、書込みの間に他方のバッファメモリでは読出しデータを読出すこともできる。従って、書換え時間はメモリブロック（２２-１〜２２-８）間の各セクタで時間シフト制御しつつ、かつ２つのバッファメモリを効率よく制御することで空き時間の有効活用ができ、さらに高速化することも可能になる。
【０００７】
【発明の実施の形態】
以下、図面を参照にして本発明の実施例を詳細に説明する。
図１は本発明の不揮発性メモリ装置の消去、書込みの概念を示すためのブロック図である。図において、２２-１〜２２-８の各々は電気的に書込み可能な不揮発性メモリで構成されるメモリブロック、２は同不揮発性メモリのメモリブロック２２-１〜２２-８を主体に構成され、メモリボード、メモリカード、メモリモジュール等の形態で情報を蓄積する不揮発性のメモリ装置、４はメモリ装置２の各メモリブロック２２-１〜２２-８に対して、読出し動作もしくは消去、書込み等の書換え動作を制御する装置制御回路、６はメモリ装置２の外部メモリ制御信号であり、例えばマイクロコンピュータ等から指示される読出し、書込み制御信号である。８は同様にメモリ装置２に印加する外部のアドレス信号を示す。また、１０は外部アドレス信号８及び外部メモリ制御信号６を基にメモリブロック２２-１〜２２-８の内部アドレスを発生させ、かつ読出し、書換えの制御を行なうリードライト回路、４０は主にメモリブロックとそのセクタを選択する内部アドレス記憶用のアドレスレジスタ、１２はメモリブロック２２-１〜２２-８の各ブロックを個々に制御するメモリブロック制御回路、１４は同回路１２の出力であるメモリブロック制御信号を示す。一方、２４-１〜２４-８の各々は第１のバッファメモリであり、５１は第１のバッファメモリ２４−１〜２４−８からなる第１のメモリバッファ群であり、データをメモリブロック２２-１〜２２-８に書込む場合、例えば５１の各第１のバッファメモリ２４-１〜２４-８は１セクタを５１２バイトとすると４Ｋビットの書込みデータが揃うまで一時保持する。また同バッファメモリはメモリブロックの各セクタへの書換えを時間的にシフトする際は書込みデータの格納場所となる。なお同図の第１のバッファメモリの総容量は３２Ｋビット（８ｘ４Ｋビット）になる。さらに１６は上記第１のバッファメモリの制御回路、１８は上記第１のバッファメモリの制御信号、５０はメモリブロック２２-１〜２２-８の集合であるメモリブロック群である。２０はメモリブロック２２-１〜２２-８に実際に供給する内部アドレス信号を示す。２６-１〜２６-８は内部Ｉ／Ｏバス、２８-１〜２８-８はメモリブロックと第１のバッファメモリ間のデータバス、３８は外部Ｉ／Ｏ信号、さらに３６は外部Ｉ／Ｏ信号３８と内部Ｉ／Ｏバス２６-１〜２６-８を接続するコモンバス制御部である。一方、４２はメモリ装置を制御するその他の制御回路、また１０２、１０４、１０６、１０８、１１０は本実施例を説明するために配した消去、書込みを実施するセクタの位置を示し、ｔ１〜ｔ３、ｔ９は同セクタが活性する時間をそれぞれ示すもので、所定の時間もしくはランダムな時間に該当するセクタが活性化することを示している。φ１は第１のバッファメモリ２４-１〜２４-８の制御信号１８を活性させ、その動作タイミングを決める制御回路１６の活性化信号である。なお、コモンバス制御部３６は、第１のバッファメモリ２４-１〜２４-８の出力を第１のバッファメモリの制御信号１８でトライステート化する場合、内部Ｉ／Ｏバス２６-１〜２６-８を外部Ｉ／Ｏ信号３８と直接接続して、コモンバス制御部３６を省略しても良い。
【０００８】
次に本実施例の消去、書込みすなわちメモリ装置２のデータ書換え動作を説明する。不揮発性メモリの書換え動作は指示された該当するセクタのメモリセル内容をまず消去し、その後第１のバッファメモリ２４-１〜２４-８のデータをメモリセルに書込む順に実施する。この書込みはメモリセルのフローティングゲートへエレクトロンもしくはホールを注入する現象であるため高電圧を必要とし、その印加時間は読出し時間に比べて長時間となる。このため読出し時間と書込み時間は約２〜３桁の大きな時間的差が生じる。この書換え時間の長いことがメモリ装置に不揮発性メモリを使う上の一つの欠点となる。そこで本実施例では、消去完了、書込み完了の一連の書換え動作をセクタ毎、順次行なう方法もしくは複数チップの複数セクタをまとめて消去し、次ぎに書込みを実施する従来方法ではなく、該当するセクタの消去中にも他のセクタを次々に活性化させる時間シフト書換え動作を可能とする。
【０００９】
図１は消去／書込み動作を該当するメモリブロックの１セクタもしくは数セクタまとめて実施する様子を示している。またｔ１〜ｔ３、ｔ９は該当するセクタの書換え完了後、次のセクタの書換えを実施する時間経過に即した順序を示している。この書換えを従来方法で行なうと書換え時間はセクタの書換えアクセス回数だけ要する。しかし本実施例では、複数個のセクタを所定時間でシフト選択し、書換えするように機能する。その方法は書換えする複数セクタを予め外部アドレスで転送すると、リードライト回路はこれらのアドレスに関するセクタアドレスをアドレスレジスタ４０に記憶し、各セクタに対する消去を所定の時間だけシフトしながら実施する。次いで各セクタを順次書込む。この際、アドレス情報と共に入力されたデータは第１のバッファメモリ２４-１〜２４-８が一時保持して、メモリブロック２２-１〜２２-８の消去と書込みのタイミングに合わせて展開できるようにタイミング調整が図られる。また上記アドレスレジスタ４０では所定のセクタ以外のセクタ選択を禁止するため、実行中の内部アドレスとこれから実行するアドレスを記憶するアドレスレジスタを持つ。これにより、次に実行すべきアドレスを記憶できるので消去、書込み処理時間が短縮できる。またそのアドレスレジスタに加えて、実行中の内部アドレスとこれから実行する内部アドレスを区別するフラッグビットを少なくとも１ビット有する。またそのフラグビットではアドレスレジスタ４０に内蔵する各セクタのアドレスが書込み中もしくは消去中であることを知ることもでき、それらによってセクタが書換え完了であるか否かを判定できる。また該当セクタ以外の消去もしくは書込みアクセスを禁止する信号として使用しても良い。なお、この消去もしくは書込み状態を知るフラグビットは任意または電源立ち上げ等により最初はクリアされ、その書込みは、メモリブロック２２-１〜２２-８からの消去、書込み終了信号、またはリードライト回路１０自体が時間管理して、フラグビットの情報を書き込み制御するように構成しても良い。
【００１０】
具体的な動作は、外部アドレスが入力されると現在の動作モードで外部アドレスに対応するセクタが消去可能か否かを判断し、可能であれば即該当セクタの消去に入る。もし消去中のセクタ数が多く同時並列書換え（消去、書込み）が設定した装置２の許容消費電流を超え、不可能である場合は一時ウェイトして先に処理中のセクタ完了を待つ。その完了後に該当セクタの書換え動作に入る。また書込みは該当するセクタの消去に引き続き実施され、同様に同時並列書換えが可能なセクタ数の範囲で処理されるので、セクタ数の範囲が超過する場合は、入力されたアドレスの順序に従い、書込みもウェイトする。このように、不揮発性メモリ装置２ではメモリブロックの各セクタを個々に時間シフト選択し、消去、書込み制御されるので、消費電流の増加が抑えられ書換え時間が短縮される。このようにフラグビットは書換え動作の管理ビットとして参照、更新される。
【００１１】
このような時間シフト選択によるセクタ制御は、書換えに要する消去もしくは書込み時の電流が、複数の不揮発性メモリブロックの並列動作時に許容できる電流範囲で実施される。すなわち、装置の高速化は並列書換え動作による速度向上と同時に生じる複数の不揮発性メモリブロックの最大活性電流を許容できる最適な並列書換え数で達成される。例えば装置は各メモリブロックの消去、書込みに必要な高電圧系の回路起動、消去もしくは書込み回路系の充放電、ＣＭＯＳ論理回路の起動時に流れる電流が大部分を占めるため、そのピーク電流を避けるようにシフト選択動作を行なうと良い。なお、消去動作の一部分で大きな電流が流れ、その他では低レベルの電流となるメモリブロックは、上記書換え方法によりその大きな電流が流れる期間を回避することで、さらに同時に活性できるメモリブロック数を多くできる。例えば、メモリブロックのセクタ選択時のピーク電流１００ｍＡ、定常電流２０ｍＡで装置の許容電流を２００ｍＡとする。その場合、装置の電流はシフト選択動作でピーク電流１００ｍＡ、定常電流１００ｍＡとなるので５個のメモリブロックの消去が上記動作でできる。また消去と書込みが同程度の消費電流でない場合、例えば書込みに大電流が流れる場合は書込みのメモリブロック活性数を抑制防止する制御を行なえばよい。さらに消去、書込みに要する時間が個々のセクタによりばらつく場合は、消去、書込みすなわち書換えの時間シフト処理は複数の不揮発性メモリブロックの活性電流を許容できる範囲で最適な並列書換え数とその数以下の範囲で実施される。また最小シフト時間は並列に同時選択され活性化されるメモリブロックの数で計算され、その値は装置の最大許容電流を考慮した数値となる。
【００１２】
次に上記装置において１メモリブロック毎の書換速度をもとめる。その条件は消去、書込み動作で、セクタ単位５１２バイト、１セクタの消去時間１０ｍｓ、書込み時間５μｓ／バイトとし、第１のバッファメモリを８個配置、同バッファメモリの８個全てに対して必ず毎回アクセスされたと仮定する。その場合、従来方法では上記不揮発性メモリの書換えの速度が約１２．５ｍｓ／５１２バイト（＝１０ｍｓ＋５μｓＸ５１２）になる。一方、本実施例の時間シフト書換え動作では、上記ピーク電流を避ける程度に時間シフトした定常電流状態で消去の並列数を４個許容すると、書換えの速度は約５ｍｓ／５１２バイト｛＝（１０ｍｓＸ８／４＋５μｓＸ５１２Ｘ８）／８｝となり、従来の約２倍高速化できる。さらにバッファメモリが多く配置される装置ではより高速になる。なお、同一のセクタに書込む場合は対応する第１のバッファメモリにデータが存在する場合があるので、消去、書込みの書換え頻度を低減できる効果もある。一方、消去、書込みを実行するセクタのアドレスはアドレスレジスタ４０によって一時保持され、外部アドレスと非同期で実施できる構成としても良く、また外部アドレス８の印加タイミングで、外部アドレス８そのものを内部アドレス２０として各メモリブロックに印加しても良い。
【００１３】
一方、バッファメモリの他の役割は、外部アドレスが次々に入力され、同様にデータが入力された場合でも、アドレスレジスタ４０でのアドレス記憶とバッファメモリ２４-１〜２４-８のデータバッファリングによって整然と処理でき、書換えは一定速度で実施できるよう制御される。なお、上記のようにバッファメモリの容量は少なくとも各メモリブロックのセクタに対して同一容量があれば良いが、書換えのための多くの外部アドレス及びデータを先行的に入力する場合は、アドレスレジスタとバッファメモリの容量増加とこれらの制御を考慮すれば良い。なお、不揮発性メモリのメモリセルの書換えではセクタ毎のメモリセルの書込みと書込み完了を確認すなわち書込みベリファイするため、セクタと同一容量のデータラッチ回路が必要であることも考えられる。その場合は、データラッチ回路と第１のバッファメモリの組合せもしくはデータラッチ回路自体を第１のバッファメモリとしてシフト選択書換えを行っても良い。
【００１４】
本実施例による構成では、書換えてないメモリブロックのセクタ全てに対して読出しを実施でき、通常のアドレスアクセスであるバイト毎の読出しに加えて、バッファメモリに１セクタ分の内容を同時保管して逐次出力するページアクセスができる。また書換え動作中は該当する第１のバッファメモリの書込みデータを基にメモリブロックのセクタを書換えながら、他のメモリブロックのセクタでは読出しするように制御して、書込み兼読出しをしても良い。この書込み兼読出しの制御では、第１のバッファメモリへ書込むセルの読出しデータ転送が通常のメモリと同様に高速で実施できるので、読出し時間は従来のように不揮発性メモリの書換え完了の長い時間を待つことは無い。書換えと読出しが同時並列実施される場合の電流増加も書換え動作時と同様に、活性するメモリブロックの数は制御される。なお、第１のバッファメモリはメモリセルにデータを書込む前もしくは更新後のデータであればメモリブロックへの書込みもしくは読出しのキャッシュメモリとして機能することは言うまでもない。
【００１５】
図３に第２の実施例を示す。
同図において、図１と同一部分には同一番号を付すことにより説明を省略する他、記号のＡＤはアドレスおよび書込みデータの転送動作期間、Ｅは該当するメモリブロックのセクタの消去動作期間、Ｗは書込み動作期間をそれぞれ示す。同図は不揮発性メモリ装置２が書換え時の時間ｔの経過に対して、メモリブロック２２-１〜２２-８の各メモリブロック内の各セクタが消去Ｅ、書込みＷの上記動作状態に推移するタイムシーケンスを示している。以下、図１と図３を用いて本発明におけるデータの書換えタイミングを摸式的に説明する。
本実施例では時間ｔ１においてバッファメモリ２４-１の内容が、該当するメモリブロック２２-１のセクタ１０２に対して、まず消去Ｅ、次いで書込みＷと順に制御される。さらにバッファメモリ２４-２と対応するメモリブロック２２-２のセクタ１０４に対しては時間ｔ２とｔ１の差の期間シフトし消去Ｅ、書込みＷが開始される。以下、他のメモリブロック２２-３〜２２-８に対しても同様に行われ、書込みＷは次ぎのセクタと重なること無く実施される。なお、消去Ｅもしくは書込みＷの時間は各セクタで異なる。このため、本実施例の具体的な構成では図１で述べたアドレスレジスタ４０に付加したフラグビットが各セクタ毎の書込み動作の完了で書換えられ、始めて次のセクタの書込みＷを開始許可するよう機能する。上記書換えの処理方法により、書込み時の複数セクタ同時活性による電流集中を分散低減でき、書換え時間が高速化できる。
【００１６】
図４に第３の実施例を示す。
同図において、図１及び図３と同一部分には同一番号を付すことにより説明を省略する。以下、図４を用いて本発明におけるデータの書換えタイミングを説明する。
同図ではメモリブロック２２-１の所定の時間ｔ１でセクタ消去Ｅを行い、その消去動作に要する時間だけ遅延して次のメモリブロック２２-２のセクタの消去Ｅが開始される。従って、先に活性したセクタの書込みＷと次のセクタの消去Ｅが重なる動作となる。また書換えアドレスとデータはアドレスレジスタ４０と第１のアドレスバッファに記憶され、書込みＷの時間が長くなった場合は、図３の実施例と同様に次ぎのセクタの書込みＷに重ならないよう制御される。一方、消去Ｅは常に１メモリブロック内の１セクタもしくは複数セクタが対象であり、本実施例はメモリブロックの消去Ｅ時の電流が大きく、少なくとも消去Ｅと書込みＷの並列処理ができ、消去の並列化が困難な場合に効果がある。上記書換えの方法によって、従来の書換え方法より高速化できる。
【００１７】
図５に第４の実施例を示す。
同図において、図１及び図４と同一部分には同一番号を付すことにより説明を省略する。以下、図５を用いて本発明におけるデータの書換えタイミングを説明する。
同図はメモリ装置２において書換え動作が指示されるとメモリブロックの所定のセクタを先ず消去する。この動作は書換えアドレスを記憶するアドレスレジスタ４０と第１のバッファメモリ２４-１〜２４-８に記憶されたデータをアドレスレジスタ４０に付加したフラグビットを基に開始し、アドレスレジスタ４０と第１のバッファメモリのセット数以内で連続消去可能となる。次いで装置は書込み動作を実施する。これにより装置内では、消去もしくは書込み動作が交互に発生する回数を低減し、消去及び書込みの各動作に必要な各種電源の切替え、すなわち立ち上げ、立ち下げが消去、書込み毎に一回となる。例えば同図においては、メモリブロック２２-１を時間ｔ１から消去し、消去完了後は２２-２、２２-４、２２-８の順で消去し、そして再度メモリブロック２２-２を選択する５つのセクタを対象とする書換えの例である。ここで、ｔ５の時間で再選択されたメモリブロック２２-２を消去するような命令がきたときは、先に時間ｔ２のタイミングで消去されている。すなわち消去に関するフラグビットをみると消去が完了し、かつ書込みに関するフラグビットをみると書込みがこれからであるのでｔ５のタイミングではここの消去を飛ばして２２-１に書き込む。消去命令を受けるセクタはｔ１、ｔ２、ｔ３、ｔ４、ｔ５の５つになるが、実効的にｔ５は飛ばし、書込みは４ヵ所に書込めばよい。なお、ｔ５のタイミングで入力されたデータはメモリブロック２２-２に対応する第１のバッファメモリ２４-２の内容のみを修正することになる。次いで、４つのセクタの書込みに移る。この際はメモリブロック２２-２を図５のように２番目に書込みしても良いし、メモリブロック２２-２を４番目すなわち時間的に図５の最後に書込むよう構成しても良い。以上のタイムシーケンスによって、消去動作では電源の立ち上げ、立ち下げが１回となり、また書込みも１回となるので、図３もしくは図４で示したような消去、書換えの対での動作が繰返し実施される場合に比べて、書換え時間を短縮できる。また、同一セクタに対するデータ修正は、書込み動作に入る以前であればバッファメモリの内容を修正するので容易である。なお、本方法では消去時のセクタが重ならない例で示しているが、上記図３の実施例で示したように消去が複数の不揮発性メモリブロックの活性電流を許容できる範囲であれば、それらのメモリブロックの活性数以下で実施できることは言うまでもない。書込みも同様である。なお同一メモリブロックの異なるセクタの連続消去、書込みでは該当メモリブロックに対して複数のバッファメモリを要するので、メモリブロックと対となる第１のバッファメモリに加えてアドレスレジスタを複数セット準備すれば良い。
【００１８】
図６に第５の実施例を示す。
同図において、図１及び図３と同一部分には同一番号を付すことにより説明を省略する。以下、図１と図６を用いて本発明におけるデータの書換えタイミングを説明する。
同図は消去Ｅの動作活性時間を分割した場合を示している。同図は、装置の電流が書込みＷに大となる例であり、従って、その動作は該当セクタが書込み中は、その他のセクタは消去Ｅもしくは書込みＷを禁止するように機能する。すなわち消去動作は、該当するセクタの書込み中、他のセクタの消去もしくは書込み動作を禁止し、細かく分割されながらセクタ消去に必要な時間が加算され実施される。例えばメモリブロック２２-５のセクタに対しては消去Ｅ、非活性状態の空き時間、消去Ｅ、空き時間、消去Ｅと繰返し消去動作が入る。なお、反対に消去Ｅ時に装置の電流が大となる場合は他のセクタの消去動作を禁止し、書込みが実施される。本実施例によって、メモリ装置２の電流が抑制され、かつ装置全体での書換え時間は高速化できる。
【００１９】
図７に第６の実施例を示す。
同図において、図１と同一部分には同一番号を付すことにより説明を省略する他、３０-１〜３０-８は第２のバッファメモリ、５３は第２のバッファメモリ３０-１〜３０-８の集合である第２のバッファメモリ群、３４は第２のバッファメモリの制御信号、４４は第２のバッファメモリの制御回路、φ２は第２のバッファメモリ制御回路４４の活性信号をそれぞれ示す。以下、図７を用いて実施例における書換え動作を説明する。本実施例の基本的な動作は図１と同様であり、加えて第２のバッファメモリ３０-１〜３０-８を付加することで、次の動作が可能になる。第１のバッファメモリ２４-１〜２４-８とＩ／Ｏ信号３８との間の書込みデータ転送では一般に書換え時間の長さに比べて非常に短く、相当の非活性期間すなわち未使用の空き時間がある。この空き時間を活用することで実効的な書込み、読出しの効率向上が図れる。例えば、バッファメモリが２つあるので一度に２セクタ分のデータが転送可能であり、それは所定のセクタに書込みデータを転送しつつできる。また一方のバッファメモリでは書込みデータを所定セクタに転送しつつ、書込みの間に他方のバッファメモリでは読出しデータを読出すこともできる。従って、書換え時間はメモリブロック（２２-１〜２２-８）間の各セクタで時間シフト制御しつつ、かつ２つのバッファメモリを効率よく制御することで空き時間の有効活用ができ、さらに高速化できる。一方、書換え時のバッファは主に第１のバッファメモリ２４-１〜２４-８に対応させ、第２のバッファメモリ３０-１〜３０-８は読出し専用に利用し、該当セクタの書込み兼他のメモリブロックのセクタ読出しに活用できる。読出しのみの動作では２つのバッファメモリに交互にデータを取り込み、交互に読出しすることによって実効的な読出し時間の短縮を図ることもできる。さらに図４に示したような続けて同一セクタがアクセスされた場合の読出し、書換え動作では、バッファメモリを交互に活性させ読出しデータを第１のバッファメモリに格納し、書込みデータを第２のバッファメモリに一時的に格納する。第１のバッファメモリのデータ読出し後は、第２のバッファメモリから第１のバッファメモリに書込みデータを転送する等でその目的が達成される。
なお、内部アドレスを記憶するアドレスレジスタ４０は必要に応じて増加し、２系統のバッファメモリに対応し制御すれば良い。また第１と第２のバッファメモリはメモリブロックに対して並列構成としても良い。この場合は、第１と第２のバッファメモリの活用方法が対等になるので、メモリブロックのセクタに対するバッファメモリの容量が２倍と考えても良く、また一方を書込みデータ専用に、他方を読出しデータ専用にと区分したデータ処理にすることができる。
以上のように本実施例の構成は書換え動作に対して第１のバッファメモリと第２のバッファメモリを時間的に効率良く制御して、並行動作もしくは一方の空き時間を活用できるので装置の高速化に寄与する。また読出しと書換えの並行処理では２つのバッファメモリを交互に活用して同一セクタに対するデータの衝突を避ける、またはバッファメモリのデータを更新する等々が容易になる。なお、第１のバッファメモリはメモリブロックのセクタ書換え時に複数のメモリセルに一度にデータを印加することから設けたメモリブロック内のデータラッチ回路を利用しても良い。その場合の出力データは、メモリブロック内でデータラッチ回路の書込みデータが書換え完了時に保持される場合と、変化する場合があるため、変化する書換え方式では、書換え完了後に再度メモリセルから読出すことになる。一方、第１と第２のバッファメモリの両者に書込みデータを入れ、第２のバッファメモリの内容をデータ読出しに使うように制御しても良い。
【００２０】
図８に第７の実施例を示す。
同図において、図１と同一部分には同一番号を付すことにより説明を省略する他、５２は第３のバッファメモリ、５６は第３のバッファメモリの制御信号、５４は第３のバッファメモリの制御回路、φ３は第３のバッファメモリ制御回路５４の活性信号をそれぞれ示す。
本実施例では第１のバッファメモリ２４-１〜２４-８はそれぞれ対応するメモリブロック２２-１〜２２-８に取り込まれたデータラッチ回路として不揮発性のメモリセルの書換え完了までのデータを保持する。したがって図８に示すように、第１のバッファメモリ２４-１〜２４-８はメモリブロック２２−１〜２２−８とともに同一メモリブロック群５０に収容される。
また本実施例では第３のバッファメモリ５２が、外部Ｉ／Ｏ信号３８とＩ／Ｏコモンバス２６-１〜２６-８とのバッファであるとともに、読出し書込みデータを一時的にストックする。さらにメモリブロックを任意に選択して上記のストックした書込みデータにより所定のセクタに書換えを行う。
本実施例では第１と第３のバッファメモリは以上のような構成と作用を有するのでデータ転送の速度を上げることができる。
以下、図８を用いて本実施例における書換え動作を説明する。本実施例の基本的な動作は図１と同様であり、上記実施例で述べた時間シフト選択書換えは個々のメモリブロックの開始アドレスを一時保持するアドレスレジスタ４０を複数配置し、バッファしたデータを各メモリブロックのセクタへ次々に切替え転送するよう構成することで達成される。これは、バッファメモリ５２から各セクタに対応する第１のバッファメモリ２４-１〜２４-８すなわちデータラッチ回路へのデータ転送がセクタのメモリセル書込み時間より十分速いことによる。すなわち書込みデータの各セクタへのセット時間はセクタで書込み動作が重ならない場合、データ転送時間は例えば１０μｓ／セクタ（＝上記Ｉ／Ｏ信号３８からバッファメモリまでのデータ転送速度２０ｎｓＸ５１２バイト）程度であり、書込み時間１０ｍｓ／セクタに比べ十分速い。なお、この場合は不揮発性メモリに設けられたデータラッチ回路が上記したように第１のバッファメモリであり、メモリセルの書換え完了前までのデータを保持することになる。このように本実施例によっても、上記データラッチ回路を第１のバッファメモリとして、また少なくとも１セクタ分の小容量を第３のバッファメモリ５２とする構成によってシフト選択書換え動作が可能になる。
【００２１】
以上説明したように本発明によれば、不揮発性メモリ装置はＩ／Ｏ端子すなわち外部Ｉ／Ｏ信号３８とメモリブロックのセクタ間にバッファメモリを挿入し、各セクタの書換えは時間シフト選択で効率良く実施できるので、高速に情報を記憶することができる。またバッファメモリはそのデータの読出しもしくは書込み動作時にキャシュメモリ機能としても働くため、そのバッファメモリにより不揮発性メモリの書換回数を抑制し低減する効果がある。さらにセクタの書換えを開始するアドレスは、制御部のアドレスレジスタに少なくともセクタのアドレスで記憶し、かつレジスタに付加した書換えを必要とする「しるし」としてフラグビットを消去、書込みに応じてそれぞれ書換え更新し、また書込み完了後はフラグビットを書換え不要と書換えるような構成としてもよい。このようにするとフラグビットの判定で書換え完了の確認ができる。この書換えアドレスの記憶は基本的に書換え処理の期間一時的に記憶できればよいのでＤＲＡＭもしくはＳＲＡＭのような揮発性メモリでよい。これにより回路構成とリードライト回路の制御が簡単になる。なお、バッファメモリはＤＲＡＭもしくはＳＲＡＭでもよいが、転送中の電源遮断、また電池レベルが低下した場合は、外部から書込みデータを再転送するが、そのセクタの開始アドレスデータ等を上記第１もしくは第２のバッファメモリの１つを不揮発性メモリもしくは電池バックアップされた揮発性メモリ等で構成されるメモリに記憶するのであれば、電源レベル復帰後、セルフで再書込みするよう構成することもできる。さらにフラグビットを不揮発化して、書込みプロテクト信号に用いても良い。一方、上記実施例で述べた書換え時の時間シフト選択の方法はメモリ装置の動作モード選択機能とともに組入れ、種々選択できるようにしてもよい。
【００２２】
なお、本発明は上記実施例に限定されるものではない。例えば、装置の外観、形状や情報の記憶方法は必要に応じて種々変形できる。また消去、書込みの手順などについても変更でき、その全部もしくは一部を装置の外部から制御してもよい。その場合は、消去もしくは書込みを実行中である旨の情報を装置の外部へ出力することで制御が容易となる。一方、メモリ装置の構成では実施例で示したＩ／Ｏ信号の数、セクタの数に限定されるものではなく、またセクタの集合であるメモリブロックに対しても複数セクタの選択時に流れる電流の増加はメモリブロック間のセクタ選択時に比べ微々たる量であり、メモリブロック内の複数セクタを時間シフト選択することも容易なことは言うまでもない。さらにメモリブロック内が分割され、分割されたメモリアレイのそれぞれがメモリブロックと同様に書換え、読出しが可能である場合も同様に本発明を適用できる。なお、バッファメモリの構成は１ポート形メモリに限定することなくシリアルポートとパラレルポートを有するマルチポート形メモリであってもよい。その場合、装置はシリアルデータを高速に転送でき、かつ容易に実施できる。
【００２３】
一方、上記実施例がセクタ単位で情報を転送することから、それに対応する形で例えば半導体不揮発性メモリであるフラッシュメモリのメモリブロックのワ−ド線不良もしくはビット線不良を管理して、不良ビットの存在するセクタをマスクしてもよい。これはさらにメモリ装置内部に電気的書込み可能なリードオンリメモリを不良セクタの管理に用いることでリアルタイムで救済動作可能なセクタ救済回路を有する装置を構築できる。これにより、これまで廃棄した部分良品のメモリブロックの使用ができる。この際、セクタ救済回路は不良セクタと正常なセクタを管理するため読出し、書換えのアドレスレジスタを含めたセクタ管理テーブルを装置内に設けることになる。その場合に、各セクタの内部アドレスを内蔵するセクタ管理テーブルを有して、該セクタ管理テーブルは、該テーブルによる不良セクタへの消去、書込み、読出しアクセスが、予備のセクタへのアクセスとなるよう構成してもよい。また不良セクタはＩ／Ｏ端子を介して装置外部に出力して外部管理することも考えられる。
【００２４】
さらに本発明は実施例において装置としてメモリブロックの集合体を考慮したが、大容量化されたメモリ装置チップ、例えばメモリブロック、バッファメモリ、リードライト回路の装置制御回路等から成るメモリ装置において、少なくとも２つを同一半導体基板上に設ければよい。またはロジックインメモリもしくはウェーハ上に構築するウェーハスケールインテグレーション等の半導体メモリ、光磁気ディスクのようなセクタ単位で書換えが行なわれるメモリ装置、もしくはこれらの併用によるメモリ装置に対しても活用できることは言うまでもない。すなわち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【００２５】
【発明の効果】
本発明によれば、各セクタの消去、書込み動作を時間シフト選択で処理する。この処理では同時に複数のメモリブロックの消去もしくは書込みが重なることも考えられるが、装置の消費電流は、外部のアドレス入力信号及びメモリ制御信号もしくはそれらを入力として活性される内部のアドレス、制御信号に抑制され、またピーク電流を避ける形で時間シフト選択されるため大電流になることはない。また装置は過大な電流がないことから熱の発生を抑制し、低ノイズレベルを維持でき、信頼性が向上する。
なお、情報保持に電源がいらないビット単価の安いＤＲＡＭ並みの不揮発性メモリで、さらに部分的に良品でありながら不良品として従来廃棄されていた半導体メモリを利用できるため大容量メモリ装置が低コストでできる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリ装置の消去、書込みの概念を示すためのブロック図。
【図２】従来の技術による不揮発性メモリ装置を説明するためのブロック図。
【図３】本発明の第２の実施例を説明するためのタイムシーケンス。
【図４】本発明の第３の実施例を説明するためのタイムシーケンス。
【図５】本発明の第４の実施例を説明するためのタイムシーケンス。
【図６】本発明の第５の実施例を説明するためのタイムシーケンス。
【図７】本発明の第６の実施例を説明するためのブロック図。
【図８】本発明の第７の実施例を説明するためのブロック図。
【符号の説明】
２…メモリ装置４…装置制御回路６…外部メモリ制御信号
８…外部アドレス信号１０…リードライト回路
１２…メモリブロック制御回路１４…メモリブロック制御信号
１６…第１のバッファメモリ制御回路１８…第１のバッファメモリ制御信号
２０…内部アドレス信号２２-１〜２２-８…メモリブロック
２４-１〜２４-８…第１のバッファメモリ
２６-１〜２６-８…Ｉ／Ｏコモンバス
２８-１〜２８-８…データバス
３０-１〜３０-８…第２のバッファメモリ
３４…第２のバッファメモリ制御信号３６…コモンバス制御部
３８…外部Ｉ／Ｏ信号４２…その他の制御回路
４４…第２のバッファメモリ制御回路５０…メモリブロック群
５１…第１のバッファメモリ群５２…第３のバッファメモリ
５３…第２のバッファメモリ群
５４…第３のバッファメモリ制御回路
５６…第３のバッファメモリ制御信号
１０２、１０４、１０６、１０８、１１０…選択されるセクタ
Ｅ…消去動作期間Ｗ…書込み動作期間ｔ１〜ｔ９…セクタ活性時間
ＡＤ…アドレスおよび書込みデータの転送動作期間
φ１…第１のバッファメモリ制御回路の活性信号
φ２…第２のバッファメモリ制御回路の活性信号
φ３…第３のバッファメモリ制御回路の活性信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electrically erasable program read only memory in a semiconductor memory, and more particularly to a nonvolatile memory device suitable for high-speed erasing and writing.
[0002]
[Prior art]
[Patent Document 1]
Japanese Patent Laid-Open No. 2-99114.
[0003]
First, a conventional nonvolatile memory device for the basic function of the present invention will be described. In a conventional nonvolatile memory device, a data rewriting method by erasing and writing as shown in FIG. 2 is used.
This figure is described in the above-mentioned patent document, and an array of EEPROM cells or nonvolatile memory cells on a chip is configured as a sector, and all cells included in each sector are simultaneously erased. It is shown that. That is, the device selects combinations between chips for erasing and erases them simultaneously. This makes conventional devices faster and more effective than previous device configurations in which all cells are erased each time or one sector is erased at a time.
[0004]
[Problems to be solved by the invention]
The problem with the prior art is erasing multiple sectors across chips simultaneously. The current required for erasing or writing varies depending on the injection and discharge phenomenon of the nonvolatile memory cell to the floating gate. For example, the current due to the tunnel phenomenon is about 10 nA per cell, and 10 μA when the number of simultaneously selected cells is 1 Kbit. Become. However, considering a high-voltage power supply at the time of erasing or writing and a driving circuit such as a CMOS logic circuit, it is as large as several tens mA, and when a plurality of chips activate simultaneous erasing or writing in the entire device, a considerable amount of current is generated. . For this reason, the apparatus has a problem of reliability due to an increase in noise due to an increase in current consumption and a cause of heat generation. Note that simultaneous driving of a plurality of sectors in one chip basically increases the number of cells to be erased, which is not significantly different from that of one sector driving, and is a small current increase compared to sector driving over a plurality of chips. is there.
Accordingly, an object of the present invention is to disperse temporally the consumption current that flows in erasing or writing of the entire device, and to efficiently speed up the erasing and writing operations of the nonvolatile memory device, that is, the rewriting process with low power consumption. It is in.
[0005]
[Means for Solving the Problems]
According to one embodiment of the present invention, the above object is solved as follows. That is, for example, as shown in FIG. 1, the first buffer memory (24-1 to 24-8) has a memory capacity of a sector which is a rewrite unit of the nonvolatile memory, and the memory blocks (22-1 to 22- 8) and the external I / O signal (38). That is, the memory cell of the first buffer memory and the memory cell of one sector of the memory block have a one-to-one correspondence, and data is read or written via the first buffer memory. In addition, in the erasing, writing, or rewriting of the nonvolatile memory, the configuration is such that the activity of each sector between the memory blocks can be shifted and selected in time for each sector.
Furthermore, according to another embodiment of the present invention, for example, as shown in FIG. 7, the second buffer memory is provided between the first buffer memory (24-1 to 24-8) and the external I / O signal (38). (30-1 to 30-8) are arranged. This is effective in improving the effective efficiency of writing and reading, for example, data of two sectors can be transferred at a time.
Since the time shift selection control is different in the time required for erasing and writing depending on each sector of the memory block, the minimum shift time is determined by the number of memory blocks that can be simultaneously selected and activated in parallel. ) In consideration of the maximum permissible current.
From the above, the nonvolatile memory device of the present invention can be speeded up by optimally controlling the speed of erasing and writing, that is, rewriting.
Other features of the present invention will be described in detail in the description of embodiments below.
[0006]
In the exemplary embodiment of the present invention (FIG. 1), data rewriting, ie, erasing and writing is performed in the individual buffer blocks (22-1 to 22) corresponding to the first buffer memory (24-1 to 24-8). Among the sectors in (8), each corresponding sector is selected and processed while being shifted in time. At this time, when the external address is input, the memory device (2) determines whether or not the sector corresponding to the external address can be erased in the current operation mode, and if possible, starts to erase the sector. If the number of sectors being rewritten is large and simultaneous parallel rewriting exceeds the maximum allowable current of the set memory device and rewriting is impossible, a temporary wait is made to wait for completion of the sector being processed first. After the completion, the operation shifts to the rewriting operation of the corresponding sector. Further, the writing is performed following the erasing of the corresponding sector, and similarly, processing is performed within the range of the number of memory blocks that can be simultaneously rewritten, so when the range of the number of blocks is exceeded, according to the order of the input addresses, Wait for writing. As described above, in the nonvolatile memory device of the present invention, each sector of the memory block is individually time-shifted and controlled by erasing and writing, thereby suppressing an increase in current consumption and shortening the total rewriting time. It becomes possible.
On the other hand, in the preferred embodiment (FIG. 7) of the present invention, the first buffer memory (24-1 to 24-8) and the second buffer memory (30-1 to 30-8) are provided. Two sectors of data can be transferred at a time, while writing data is transferred to a predetermined sector. In addition, the write data can be transferred to a predetermined sector in one buffer memory, and the read data can be read in the other buffer memory during writing. Therefore, the rewrite time can be effectively utilized by vacant time by controlling the time shift in each sector between the memory blocks (22-1 to 22-8) and efficiently controlling the two buffer memories. It is also possible to do.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram illustrating the concept of erasure and writing of the nonvolatile memory device of the present invention. In the figure, each of 22-1 to 22-8 is a memory block composed of an electrically writable nonvolatile memory, and 2 is composed mainly of memory blocks 22-1 to 22-8 of the nonvolatile memory. , A non-volatile memory device that stores information in the form of a memory board, memory card, memory module, etc. 4 is a read operation or erase, write, etc. to each memory block 22-1 to 22-8 of the memory device 2 A device control circuit 6 for controlling the rewriting operation is an external memory control signal of the memory device 2, for example, a read / write control signal instructed by a microcomputer or the like. Similarly, reference numeral 8 denotes an external address signal applied to the memory device 2. Reference numeral 10 denotes a read / write circuit which generates internal addresses of the memory blocks 22-1 to 22-8 based on the external address signal 8 and the external memory control signal 6, and controls reading and rewriting, and 40 is mainly a memory. An address register for storing an internal address for selecting a block and its sector, 12 is a memory block control circuit for individually controlling each block of the memory blocks 22-1 to 22-8, and 14 is a memory block which is an output of the circuit 12 A control signal is shown. On the other hand, each of 24-1 to 24-8 is a first buffer memory, 51 is a first memory buffer group composed of first buffer memories 24-1 to 24-8, and data is stored in the memory block 22 When writing to -1 to 22-8, for example, each of the 51 first buffer memories 24-1 to 24-8 temporarily holds until 4K bits of write data are prepared when one sector is 512 bytes. The buffer memory is a place for storing write data when the rewrite of each sector of the memory block is shifted in time. Note that the total capacity of the first buffer memory in the figure is 32K bits (8 × 4K bits). Further, 16 is a control circuit for the first buffer memory, 18 is a control signal for the first buffer memory, and 50 is a memory block group which is a set of memory blocks 22-1 to 22-8. Reference numeral 20 denotes an internal address signal that is actually supplied to the memory blocks 22-1 to 22-8. 26-1 to 26-8 are internal I / O buses, 28-1 to 28-8 are data buses between the memory block and the first buffer memory, 38 is an external I / O signal, and 36 is an external I / O bus. This is a common bus control unit that connects the signal 38 and the internal I / O buses 26-1 to 26-8. On the other hand, 42 indicates other control circuits for controlling the memory device, and 102, 104, 106, 108, and 110 indicate the positions of sectors to be erased and written for explaining this embodiment. T9 indicate the time during which the sector is activated, and indicates that the sector corresponding to a predetermined time or a random time is activated. φ1 is an activation signal of the control circuit 16 that activates the control signal 18 of the first buffer memories 24-1 to 24-8 and determines its operation timing. When the output of the first buffer memories 24-1 to 24-8 is tri-stated by the control signal 18 of the first buffer memory, the common bus control unit 36 uses the internal I / O buses 26-1 to 26-. 8 may be directly connected to the external I / O signal 38, and the common bus control unit 36 may be omitted.
[0008]
Next, erasing and writing of this embodiment, that is, data rewriting operation of the memory device 2 will be described. The rewriting operation of the nonvolatile memory is performed in the order in which the contents of the memory cells in the designated sector are first erased, and then the data in the first buffer memories 24-1 to 24-8 are written into the memory cells. Since this writing is a phenomenon in which electrons or holes are injected into the floating gate of the memory cell, a high voltage is required and its application time is longer than the read time. For this reason, a large time difference of about 2 to 3 digits occurs between the read time and the write time. This long rewrite time is one drawback in using a nonvolatile memory in the memory device. Therefore, in the present embodiment, a series of rewriting operations of completion of erasure and writing are performed sequentially for each sector or a plurality of sectors of a plurality of chips are erased collectively, and then writing is performed instead of the conventional method of performing writing. Even during erasure, a time-shift rewriting operation for sequentially activating other sectors is possible.
[0009]
FIG. 1 shows a state in which an erase / write operation is performed for one sector or several sectors of a corresponding memory block. Further, t1 to t3 and t9 indicate the order in accordance with the passage of time for performing the rewriting of the next sector after the completion of the rewriting of the corresponding sector. If this rewriting is performed by the conventional method, the rewriting time is required only by the number of sector rewriting accesses. However, in this embodiment, it functions to shift-select and rewrite a plurality of sectors in a predetermined time. In this method, when a plurality of sectors to be rewritten are transferred in advance by external addresses, the read / write circuit stores the sector addresses related to these addresses in the address register 40, and performs erasure for each sector while shifting for a predetermined time. Each sector is then written sequentially. At this time, the data input together with the address information is temporarily stored in the first buffer memories 24-1 to 24-8 so that the data can be expanded in accordance with the erase and write timings of the memory blocks 22-1 to 22-8. The timing is adjusted. The address register 40 has an address register for storing an internal address being executed and an address to be executed in the future in order to prohibit sector selection other than a predetermined sector. As a result, the address to be executed next can be stored, so that the erasing / writing processing time can be shortened. In addition to the address register, it has at least one flag bit for distinguishing the internal address being executed from the internal address to be executed. The flag bit can also know that the address of each sector incorporated in the address register 40 is being written or erased, and can determine whether or not the sector has been rewritten. Further, it may be used as a signal for prohibiting erase access or write access other than the corresponding sector. The flag bit for knowing the erased or written state is initially cleared by an arbitrary or power-up or the like, and the write is performed by erasing from the memory blocks 22-1 to 22-8, a write end signal, or the read / write circuit 10. It may be configured so as to perform time management by itself and control writing of flag bit information.
[0010]
Specifically, when an external address is input, it is determined whether or not the sector corresponding to the external address can be erased in the current operation mode, and if possible, the corresponding sector is immediately erased. If the number of sectors being erased is large and simultaneous parallel rewriting (erasing, writing) exceeds the allowable current consumption of the set device 2 and is impossible, a temporary wait is made to wait for the completion of the sector being processed first. After the completion, the rewrite operation for the corresponding sector is started. In addition, the writing is performed following the erasing of the corresponding sector, and similarly, processing is performed within the range of the number of sectors that can be simultaneously rewritten in parallel. Therefore, if the range of the number of sectors is exceeded, the writing is performed according to the order of the input addresses. Also wait. As described above, in the nonvolatile memory device 2, each sector of the memory block is individually time-shifted and controlled for erasing and writing, so that an increase in current consumption is suppressed and a rewriting time is shortened. In this way, the flag bit is referred to and updated as a management bit for the rewrite operation.
[0011]
The sector control based on such time shift selection is performed in a current range that allows the current at the time of erasing or writing required for rewriting to be allowed during parallel operation of a plurality of nonvolatile memory blocks. In other words, the speeding up of the device is achieved with an optimal number of parallel rewrites that can tolerate the maximum active current of a plurality of nonvolatile memory blocks that occurs simultaneously with the speed improvement by the parallel rewrite operation. For example, the device occupies most of the current that flows at the time of erasing and writing of each memory block, starting up a high-voltage circuit necessary for erasing, charging or discharging the erasing or writing circuit system, and starting up the CMOS logic circuit, so that the peak current should be avoided It is better to perform the shift selection operation. A memory block in which a large current flows during a part of the erasing operation and a low level current in others can avoid the period during which the large current flows by the above-described rewriting method, thereby increasing the number of memory blocks that can be activated simultaneously. . For example, when the sector of the memory block is selected, the peak current is 100 mA, the steady current is 20 mA, and the allowable current of the device is 200 mA. In that case, since the current of the device becomes a peak current of 100 mA and a steady current of 100 mA in the shift selection operation, the five memory blocks can be erased by the above operation. If erasing and writing do not have the same current consumption, for example, if a large current flows in writing, control for suppressing the number of memory blocks for writing may be performed. Furthermore, when the time required for erasing and writing varies depending on each sector, the time shifting process of erasing, writing, or rewriting is the optimum number of parallel rewritings within the allowable range of the active currents of a plurality of nonvolatile memory blocks, and the number less Implemented in a range. The minimum shift time is calculated by the number of memory blocks simultaneously selected and activated in parallel, and the value is a value that takes into account the maximum allowable current of the device.
[0012]
Next, the rewriting speed for each memory block is obtained in the above apparatus. The conditions are erase and write operations, sector unit is 512 bytes, sector erase time is 10 ms, write time is 5 μs / byte, 8 first buffer memories are arranged, and all 8 of the same buffer memory are always Assume that it has been accessed. In that case, in the conventional method, the rewriting speed of the nonvolatile memory is about 12.5 ms / 512 bytes (= 10 ms + 5 μs × 512). On the other hand, in the time-shifted rewriting operation of this embodiment, when four parallel erases are allowed in a steady current state that is time-shifted to avoid the peak current, the rewriting speed is about 5 ms / 512 bytes {= (10 ms × 8 / 4 + 5 μs × 512 × 8) / 8}, which is about twice as fast as conventional. Furthermore, it becomes faster in an apparatus in which many buffer memories are arranged. Note that when data is written in the same sector, data may exist in the corresponding first buffer memory. Therefore, there is an effect that the frequency of erasing and writing can be reduced. On the other hand, the address of the sector to be erased and written can be temporarily held by the address register 40 and can be implemented asynchronously with the external address. The external address 8 itself can be used as the internal address 20 when the external address 8 is applied. You may apply to each memory block.
[0013]
On the other hand, another role of the buffer memory is that even when external addresses are inputted one after another and data is inputted in the same manner, the address storage in the address register 40 and the data buffering of the buffer memories 24-1 to 24-8. It can be processed in an orderly manner, and rewriting is controlled at a constant speed. As described above, it is sufficient that the buffer memory has at least the same capacity for each sector of the memory block. However, when many external addresses and data for rewriting are input in advance, the address register and The increase in the capacity of the buffer memory and these controls may be taken into consideration. In rewriting the memory cell of the nonvolatile memory, it is conceivable that a data latch circuit having the same capacity as that of the sector is required in order to confirm the writing of the memory cell for each sector and the completion of the writing, that is, the write verification. In that case, the shift selection rewriting may be performed with the combination of the data latch circuit and the first buffer memory or the data latch circuit itself as the first buffer memory.
[0014]
In the configuration according to the present embodiment, reading can be performed on all sectors of the memory block that has not been rewritten. In addition to reading for each byte, which is normal address access, the contents of one sector are simultaneously stored in the buffer memory. Sequential page output is possible. Further, during the rewriting operation, writing / reading may be performed by controlling the sector of the memory block to be read while rewriting the sector of the memory block based on the write data of the corresponding first buffer memory. In this write / read control, the read data transfer of the cell to be written to the first buffer memory can be performed at high speed in the same way as in a normal memory. Therefore, the read time is a long time for completion of rewriting of the nonvolatile memory as in the prior art. Never wait. As in the rewriting operation, the number of active memory blocks is controlled in the current increase when rewriting and reading are performed in parallel at the same time. Needless to say, the first buffer memory functions as a cache memory for writing to or reading from the memory block as long as it is data before or after data is written to the memory cell.
[0015]
FIG. 3 shows a second embodiment.
In this figure, the same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted. In addition, symbol AD denotes an address and write data transfer operation period, E denotes a corresponding memory block sector erase operation period, W Indicates the write operation period. In the figure, the non-volatile memory device 2 transitions to the above-described operation state of erase E and write W for each sector in each of the memory blocks 22-1 to 22-8 with the passage of time t at the time of rewriting. A time sequence is shown. Hereinafter, the data rewrite timing in the present invention will be schematically described with reference to FIGS. 1 and 3.
In the present embodiment, at time t1, the contents of the buffer memory 24-1 are controlled in the order of erase E and then write W in the sector 102 of the corresponding memory block 22-1. Further, the sector 104 of the memory block 22-2 corresponding to the buffer memory 24-2 is shifted during the difference between the times t2 and t1, and erase E and write W are started. Thereafter, the other memory blocks 22-3 to 22-8 are similarly performed, and the write W is performed without overlapping the next sector. Note that the time of erasing E or writing W is different in each sector. For this reason, in the specific configuration of this embodiment, the flag bit added to the address register 40 described in FIG. 1 is rewritten upon completion of the write operation for each sector, and the start of writing W for the next sector is permitted for the first time. Function. According to the above rewriting processing method, current concentration due to simultaneous activation of a plurality of sectors at the time of writing can be reduced and the rewriting time can be increased.
[0016]
FIG. 4 shows a third embodiment.
In this figure, the same parts as those in FIG. 1 and FIG. Hereinafter, the data rewrite timing in the present invention will be described with reference to FIG.
In the figure, sector erase E is performed at a predetermined time t1 of the memory block 22-1, and the sector E of the next memory block 22-2 is started with a delay by the time required for the erase operation. Therefore, the write operation W of the previously activated sector and the erase E of the next sector are overlapped. Further, the rewrite address and data are stored in the address register 40 and the first address buffer, and when the write W time becomes long, it is controlled so as not to overlap with the write W of the next sector as in the embodiment of FIG. The On the other hand, the erase E is always for one sector or a plurality of sectors in one memory block. In this embodiment, the current during the erase E of the memory block is large, and at least the erase E and the write W can be processed in parallel. This is effective when parallelization is difficult. By the above rewriting method, the speed can be increased as compared with the conventional rewriting method.
[0017]
FIG. 5 shows a fourth embodiment.
In this figure, the same parts as those in FIG. 1 and FIG. The data rewrite timing in the present invention will be described below with reference to FIG.
In the figure, when a rewrite operation is instructed in the memory device 2, a predetermined sector of the memory block is first erased. This operation starts based on the address register 40 for storing the rewrite address and the flag bit obtained by adding the data stored in the first buffer memories 24-1 to 24-8 to the address register 40. Can be continuously erased within the set number of buffer memories. The device then performs a write operation. As a result, the number of times that the erasing or writing operations occur alternately is reduced in the apparatus, and switching of various power sources necessary for the erasing and writing operations, that is, startup and shutdown are performed once every erasing and writing. . For example, in the figure, the memory block 22-1 is erased from the time t1, and after the erase is completed, the memory block 22-1 is erased in the order of 22-2, 22-4, 22-8, and the memory block 22-2 is selected again. This is an example of rewriting for one sector. Here, when an instruction for erasing the reselected memory block 22-2 at time t5 is received, the command is erased at the timing of time t2. That is, when the flag bit related to erasure is seen, the erasure is completed, and when the flag bit related to the write is seen, the writing is about to be performed. There are five sectors t1, t2, t3, t4, and t5 that receive the erase command. However, t5 is effectively skipped and writing can be performed at four locations. Note that the data input at the timing t5 corrects only the contents of the first buffer memory 24-2 corresponding to the memory block 22-2. Next, the writing of four sectors is started. At this time, the memory block 22-2 may be written second as shown in FIG. 5, or the memory block 22-2 may be written fourth, that is, temporally at the end of FIG. According to the above time sequence, the power supply is turned on and off once in the erase operation, and the write operation is performed once. Therefore, the erase / rewrite pair operation shown in FIG. 3 or FIG. 4 is repeated. Rewriting time can be shortened compared with the case where it is implemented. Further, data correction for the same sector is easy because the contents of the buffer memory are corrected before the write operation is started. In this method, an example is shown in which the sectors at the time of erasure do not overlap. However, as shown in the embodiment of FIG. 3, if the erasure is within a range where the active currents of a plurality of nonvolatile memory blocks can be allowed, Needless to say, the present invention can be carried out with the number of memory blocks below the active number. The same applies to writing. It should be noted that in order to continuously erase and write different sectors in the same memory block, a plurality of buffer memories are required for the corresponding memory block, so a plurality of address registers may be prepared in addition to the first buffer memory paired with the memory block. .
[0018]
FIG. 6 shows a fifth embodiment.
In this figure, the same parts as those in FIG. 1 and FIG. Hereinafter, the data rewriting timing in the present invention will be described with reference to FIGS.
This figure shows a case where the operation activation time of erase E is divided. This figure shows an example in which the current of the apparatus becomes large in the write W. Therefore, the operation functions so that the other sector inhibits the erase E or the write W while the sector is being written. That is, the erasing operation is performed while the erasing or writing operation of other sectors is prohibited during the writing of the corresponding sector, and the time necessary for erasing the sector is added while being finely divided. For example, erase E, inactive idle time, erase E, idle time, erase E, and repeated erase operations are performed on the sector of the memory block 22-5. On the other hand, when the current of the apparatus becomes large at the time of erasing E, the erasing operation of other sectors is prohibited and writing is performed. According to this embodiment, the current of the memory device 2 is suppressed, and the rewriting time of the entire device can be increased.
[0019]
FIG. 7 shows a sixth embodiment.
In the figure, the same parts as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted. In addition, 30-1 to 30-8 are second buffer memories, and 53 are second buffer memories 30-1 to 30-. The second buffer memory group is a set of 8; 34 is a control signal for the second buffer memory; 44 is a control circuit for the second buffer memory; and φ2 is an activation signal for the second buffer memory control circuit 44. . Hereinafter, the rewriting operation in the embodiment will be described with reference to FIG. The basic operation of this embodiment is the same as that shown in FIG. 1, and the following operation can be performed by adding the second buffer memories 30-1 to 30-8. In the write data transfer between the first buffer memories 24-1 to 24-8 and the I / O signal 38, it is generally very short compared with the length of the rewrite time, and a considerable inactive period, that is, an unused free time. There is. By utilizing this free time, the efficiency of effective writing and reading can be improved. For example, since there are two buffer memories, data for two sectors can be transferred at a time, which can be done while transferring write data to a predetermined sector. In addition, the write data can be transferred to a predetermined sector in one buffer memory, and the read data can be read in the other buffer memory during writing. Therefore, the rewrite time can be effectively utilized by vacant time by controlling the time shift in each sector between the memory blocks (22-1 to 22-8) and efficiently controlling the two buffer memories. it can. On the other hand, the buffer at the time of rewriting mainly corresponds to the first buffer memories 24-1 to 24-8, and the second buffer memories 30-1 to 30-8 are used only for reading, and writing and others of the corresponding sector are performed. It can be used for sector reading of memory blocks. In the read-only operation, data can be alternately read into the two buffer memories and read out alternately to shorten the effective read time. Further, in the read and rewrite operations when the same sector is continuously accessed as shown in FIG. 4, the buffer memory is alternately activated, the read data is stored in the first buffer memory, and the write data is stored in the second buffer. Store temporarily in memory. After the data is read from the first buffer memory, the object is achieved, for example, by transferring write data from the second buffer memory to the first buffer memory.
Note that the address register 40 for storing the internal address is increased as necessary, and may be controlled corresponding to the two systems of buffer memories. The first and second buffer memories may be configured in parallel with the memory block. In this case, the usage method of the first and second buffer memories is the same, so the capacity of the buffer memory with respect to the sector of the memory block may be considered to be double, and one is dedicated to write data and the other is read. Data processing can be divided into dedicated data.
As described above, the configuration of the present embodiment can control the first buffer memory and the second buffer memory with respect to the rewrite operation in a time efficient manner, and can utilize the parallel operation or the idle time of one of the devices. Contributes to In parallel processing of reading and rewriting, it becomes easy to avoid the collision of data with respect to the same sector by alternately using two buffer memories, or to update the data in the buffer memory. The first buffer memory may use a data latch circuit in the memory block provided to apply data to a plurality of memory cells at a time when the sector of the memory block is rewritten. In this case, the output data may change when the write data of the data latch circuit is held in the memory block when the rewrite is completed. In the rewriting method that changes, the data is read again from the memory cell after the rewrite is completed. become. On the other hand, the write data may be put in both the first and second buffer memories, and the contents of the second buffer memory may be used for data reading.
[0020]
FIG. 8 shows a seventh embodiment.
In this figure, the same parts as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted. 52 is a third buffer memory, 56 is a control signal for the third buffer memory, and 54 is a third buffer memory. A control circuit φ3 indicates an activation signal of the third buffer memory control circuit 54, respectively.
In this embodiment, the first buffer memories 24-1 to 24-8 hold data until the completion of rewriting of the nonvolatile memory cells as data latch circuits fetched in the corresponding memory blocks 22-1 to 22-8, respectively. To do. Therefore, as shown in FIG. 8, the first buffer memories 24-1 to 24-8 are accommodated in the same memory block group 50 together with the memory blocks 22-1 to 22-8.
In this embodiment, the third buffer memory 52 is a buffer for the external I / O signal 38 and the I / O common buses 26-1 to 26-8, and temporarily stores read / write data. Further, a memory block is arbitrarily selected, and rewriting to a predetermined sector is performed by the stocked write data.
In the present embodiment, since the first and third buffer memories have the above-described configuration and operation, the data transfer speed can be increased.
Hereinafter, the rewriting operation in the present embodiment will be described with reference to FIG. The basic operation of this embodiment is the same as that shown in FIG. 1. In the time shift selection rewriting described in the above embodiment, a plurality of address registers 40 that temporarily hold the start addresses of individual memory blocks are arranged, and buffered data is stored. This is achieved by switching and transferring one after another to the sector of each memory block. This is because the data transfer from the buffer memory 52 to the first buffer memories 24-1 to 24-8 corresponding to each sector, that is, the data latch circuit, is sufficiently faster than the memory cell write time of the sector. That is, when the write data is set to each sector when the write operation does not overlap in the sector, the data transfer time is, for example, about 10 μs / sector (= data transfer speed 20 ns × 512 bytes from the I / O signal 38 to the buffer memory). The write time is sufficiently faster than 10 ms / sector. In this case, the data latch circuit provided in the non-volatile memory is the first buffer memory as described above, and holds data until the memory cell is completely rewritten. As described above, according to the present embodiment, the shift selection rewrite operation can be performed by the configuration in which the data latch circuit is the first buffer memory and the small capacity of at least one sector is the third buffer memory 52.
[0021]
As described above, according to the present invention, the nonvolatile memory device inserts the buffer memory between the I / O terminal, that is, the external I / O signal 38 and the sector of the memory block, and the rewriting of each sector is efficient by the time shift selection. Since it can be implemented well, information can be stored at high speed. Further, since the buffer memory also functions as a cache memory function at the time of reading or writing the data, the buffer memory has an effect of suppressing and reducing the number of times the nonvolatile memory is rewritten. In addition, the sector rewrite start address is stored in the address register of the control unit at least as the sector address, and the flag bit is erased as a “sign” that requires rewriting added to the register, and rewritten and updated according to the writing. In addition, a configuration may be adopted in which the flag bit is rewritten as unnecessary after rewriting. In this way, the completion of rewriting can be confirmed by determining the flag bit. Since the rewrite address can be stored temporarily during the rewrite process, a volatile memory such as DRAM or SRAM may be used. This simplifies the circuit configuration and control of the read / write circuit. The buffer memory may be DRAM or SRAM. However, when the power supply is interrupted during transfer or the battery level drops, the write data is retransferred from the outside. If one of the two buffer memories is stored in a non-volatile memory or a memory composed of a battery-backed volatile memory, etc., it can be configured to rewrite itself after the power supply level is restored. Further, the flag bit may be made non-volatile and used as a write protect signal. On the other hand, the time shift selection method at the time of rewriting described in the above embodiment may be incorporated together with the operation mode selection function of the memory device so that various selections can be made.
[0022]
In addition, this invention is not limited to the said Example. For example, the appearance, shape, and information storage method of the apparatus can be variously modified as necessary. The erasing and writing procedures can also be changed, and all or part of them may be controlled from outside the apparatus. In that case, control is facilitated by outputting information indicating that erasing or writing is being executed to the outside of the apparatus. On the other hand, the configuration of the memory device is not limited to the number of I / O signals and the number of sectors shown in the embodiment, and the current that flows when a plurality of sectors are selected for a memory block that is a set of sectors. The increase is insignificant compared to when selecting sectors between memory blocks, and it goes without saying that it is easy to time-shift select a plurality of sectors in the memory block. Furthermore, the present invention can be applied to the case where the memory block is further divided and each of the divided memory arrays can be rewritten and read out in the same manner as the memory block. The configuration of the buffer memory is not limited to the one-port type memory, but may be a multi-port type memory having a serial port and a parallel port. In that case, the device can transfer serial data at high speed and can be easily implemented.
[0023]
On the other hand, since the above embodiment transfers information in units of sectors, a word line defect or a bit line defect of a memory block of a flash memory, which is a semiconductor nonvolatile memory, for example, is managed in a corresponding manner, and a defective bit May be masked. Furthermore, by using a read-only memory that can be electrically written in the memory device for managing defective sectors, a device having a sector relief circuit capable of a relief operation in real time can be constructed. As a result, it is possible to use partially good memory blocks that have been discarded so far. At this time, the sector relief circuit provides a sector management table including an address register for reading and rewriting in order to manage defective sectors and normal sectors. In that case, a sector management table having an internal address of each sector is provided, and the sector management table is such that erase, write, and read accesses to defective sectors by the table become access to spare sectors. It may be configured. It is also conceivable that the bad sector is externally managed by outputting it to the outside of the apparatus via the I / O terminal.
[0024]
Further, the present invention considers an aggregate of memory blocks as a device in the embodiment. However, in a memory device having a large capacity memory device chip, for example, a memory block, a buffer memory, a read / write circuit device control circuit, etc., at least Two may be provided on the same semiconductor substrate. Needless to say, it can also be used for logic-in-memory or semiconductor memory such as wafer-scale integration built on a wafer, a memory device that is rewritten in units of sectors such as a magneto-optical disk, or a memory device using a combination thereof. . That is, various modifications can be made without departing from the scope of the present invention.
[0025]
【The invention's effect】
According to the present invention, the erase and write operations of each sector are processed by time shift selection. In this processing, erasing or writing of a plurality of memory blocks may overlap at the same time. However, the current consumption of the device depends on the external address input signal and the memory control signal, or the internal address and control signal activated using them as inputs. It is suppressed and the time shift is selected so as to avoid the peak current, so there is no large current. In addition, since the apparatus does not have an excessive current, heat generation can be suppressed, a low noise level can be maintained, and reliability can be improved.
In addition, it is a low-cost non-volatile memory similar to a DRAM that does not require a power supply for holding information, and it is possible to use a semiconductor memory that has been partially discarded as a defective product but has been partially discarded. it can.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating the concept of erasure and writing of a nonvolatile memory device according to the present invention.
FIG. 2 is a block diagram illustrating a conventional nonvolatile memory device.
FIG. 3 is a time sequence for explaining a second embodiment of the present invention.
FIG. 4 is a time sequence for explaining a third embodiment of the present invention.
FIG. 5 is a time sequence for explaining a fourth embodiment of the present invention.
FIG. 6 is a time sequence for explaining a fifth embodiment of the present invention.
FIG. 7 is a block diagram for explaining a sixth embodiment of the present invention.
FIG. 8 is a block diagram for explaining a seventh embodiment of the present invention.
[Explanation of symbols]
2 ... Memory device 4 ... Device control circuit 6 ... External memory control signal
8 ... External address signal 10 ... Read / write circuit
12 ... Memory block control circuit 14 ... Memory block control signal
16: First buffer memory control circuit 18: First buffer memory control signal
20 ... Internal address signal 22-1 to 22-8 ... Memory block
24-1 to 24-8... First buffer memory
26-1 to 26-8 ... I / O common bus
28-1 to 28-8 ... Data bus
30-1 to 30-8 ... second buffer memory
34 ... Second buffer memory control signal 36 ... Common bus control unit
38 ... External I / O signal 42 ... Other control circuits
44 ... Second buffer memory control circuit 50 ... Memory block group
51 ... First buffer memory group 52 ... Third buffer memory
53. Second buffer memory group
54. Third buffer memory control circuit
56. Third buffer memory control signal
102, 104, 106, 108, 110 ... selected sector
E: Erase operation period W: Write operation period t1 to t9: Sector activation time
AD: Address and write data transfer operation period
φ1... Activation signal of the first buffer memory control circuit
φ2 ... Second buffer memory control circuit activation signal
φ3... Third buffer memory control circuit activation signal

Claims

A plurality of nonvolatile semiconductor memory blocks each having a plurality of sectors;
Connected to each of the upper Symbol nonvolatile semiconductor memory blocks, and a plurality of buffer memories for holding write data to be written to each of the upper Symbol nonvolatile semiconductor memory blocks,
A plurality of the nonvolatile semiconductor memory blocks, and a control unit connected to the buffer memory,
The control unit receives an external address and instructs the sectors of the plurality of nonvolatile semiconductor memory blocks to which write data is to be written, and reads out the write data from the buffer memory and reads from the buffer memory Rewriting the written data to the sector of the nonvolatile semiconductor memory block,
For the plurality of nonvolatile semiconductor memory blocks, a first rewrite operation is started to one of the plurality of nonvolatile semiconductor memory blocks, and a plurality of nonvolatile semiconductor memory blocks that are different from the nonvolatile semiconductor memory block during the rewrite operation are A second rewrite operation is started to the other nonvolatile semiconductor memory block of the nonvolatile semiconductor memory block,
The non-volatile memory device, wherein the second rewriting operation is executed as long as an allowable current consumption is not exceeded.

2. The nonvolatile memory device according to claim 1, wherein the rewriting operation includes an erasing operation of information in the sector and a writing operation of the write data.

The control unit selects the sector at a timing shifted at an arbitrary time for erasing information of the sector, and performs control so that write operations of the sector do not overlap with each other in time. The nonvolatile memory device according to claim 2.

3. The non-volatile memory device according to claim 2, wherein the control unit performs control so that erasure of information in the sectors does not overlap with each other in time.

3. The nonvolatile memory according to claim 2, wherein the control unit performs an erasing operation of information of the entire sector corresponding to the external address and subsequently performing a writing operation to the entire sector. Memory device.

The control unit selects any of the sectors of the one nonvolatile semiconductor memory block that performs a write operation, and prohibits a rewrite operation of the other sectors of the one nonvolatile semiconductor memory block. The nonvolatile memory device according to claim 2.

A plurality of memory blocks having a plurality of sectors composed of a plurality of nonvolatile memory cells;
A buffer memory for temporarily storing information to be recorded in the memory block;
A read / write circuit that controls transfer of information between the memory block and the buffer memory;
When rewriting information for any one of the sectors, the information of the sector is erased, and then the information is written to the sector.
There is a period during which information of a predetermined first sector is erased and a period during which information is written to the second sector existing in a memory block different from the first sector. A non-volatile memory device controlled to overlap each other.

Means for selecting the activity of each sector of each of the memory blocks in a time-shifted manner in units of at least one of the sectors in the memory block, and for rewriting information on the selected sector 8. The nonvolatile memory device according to claim 7, further comprising the read / write circuit for erasing or writing the information.