JP3898992B2 - Parallel processing logic circuit for signal processing - Google Patents

Description

【００２９】
画像処理の一例として、モルフォロジ処理がある。この処理では、マトリクス状に配置した各ピクセル１０に”０”と”１”の２進数データをもたせ、各ピクセル１０ごとに隣接するピクセルのデータに基づいた論理演算を行い、”０”，”１”データからなる画像データの膨張、収縮を行う。膨張処理は、図４に示したＯＲゲートｇ２により行うことができる。すなわち中心ピクセル１０のピクセルデータが”１”の場合には、ＯＲ演算によって隣接するピクセルのデータを”１”とし、”１”データを１ピクセル分膨張することができる。また逆に収縮処理は、図４に示したＡＮＤゲートｇ１により実現することができる。すなわち、中心ピクセル１０の周囲に１つでも０データをもつピクセルがあれば、中心ピクセル１０のピクセルデータを０とし、１データのピクセル数を収縮することができる。
【００３０】
膨張処理と収縮処理のように、画像処理の分野では、ある所定の画像処理に割り当てられた論理演算が、それとは逆効果を与える画像処理に割り当てられた論理演算と双対の関係にあることが多いので、各単位論理回路ｐｅで双対の関係にある組合せ論理演算を排他的に実行することにより、双方の画像処理演算を同一の実行時間でかつ効率よく実現できる。また、双対の関係にある組合せ論理演算のみを実行するように単位論理回路ｐｅを構成することにより、単位論理回路ｐｅの回路規模およびサイズを小さくし、単位論理回路ｐｅの集積度を高めて画像処理の解像度を高め、かつシステムの消費電力を低減することができる。
【００３１】
（実施の形態２）
本発明の実施の形態２は、並列処理論理回路を構成する単位論理回路において、組合せ論理回路の機能を、ＡＮＤゲートとその双対論理であるＯＲゲートとに限定したものである。
図５は、実施の形態２の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図５に限られるものではない。
【００３２】
図６は、図５に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、各種演算処理を行う組合せ論理回路（第１，第２の論理回路）ｃ１１，ｃ１２と、組合せ論理回路ｃ１１が処理したデータを格納する記憶回路ｒ１１とからなる。記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２を経由し、Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１の組合せ論理回路に入力される。一方、組合せ論理回路ｃ１１には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号（２進数情報）ＩＤ，ＩＬ，ＩＲ，ＩＵと、自分自身の出力信号（２進数情報）Ｙとが入力される。
【００３３】
図７（ａ）は、図６に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の一構成例を示す回路図である。組合せ論理回路ｃ１１は、５入力のＡＮＤゲートｇ１１と、選択回路ｓｓ１１と、インバータｇ１２とからなり、組合せ論理回路ｃ１２は、選択回路ｓｓ１２と、インバータｇ１３とからなる。組合せ論理回路ｃ１１において、入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙは、ＡＮＤゲートｇ１１に入力される。ＡＮＤゲートｇ１１の出力信号ｎ１３は、インバータｇ１２と選択回路ｓｓ１１とからなる正負論理切り替え回路に入力される。この正負論理切り替え回路の出力信号ｎ１１は、図１（ａ）に示したコントローラ（制御手段）２から各単位論理回路ｐｅｉｊに共通に分配された制御信号ｌｏｓにより、出力信号ｎ１３の正論理と負論理との間で切り替えられる。また、組合せ論理回路ｃ１２において、インバータｇ１３と選択回路ｓｓ１２とからなる正負論理切り替え回路の出力信号Ｙは、制御信号ｌｏｓにより、記憶回路ｒ１１の出力信号ｎ１２の正論理と負論理との間で切り替えられる。
【００３４】
図７（ｂ）は、図６に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の他の構成例を示す回路図である。２入力の排他的論理和（ＥＸＯＲ）ゲートは、一方の入力を０または１とすることにより、他方の入力の正論理または負論理を得ることができる。このため、図７（ａ）のインバータと選択回路とからなる正負論理切り替え回路を、ＥＸＯＲゲート１つで置き換えることができる。したがって、組合せ論理回路ｃ１１を５入力のＡＮＤゲートｇ１１と２入力のＥＸＯＲゲートｇ１４とから構成し、組合せ論理回路ｃ１２を２入力のＥＸＯＲゲートｇ１５から構成することができる。
【００３５】
この場合、入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙは、ＡＮＤゲートｇ１１に入力される。ＡＮＤゲートｇ１１の出力信号ｎ１３は、ＥＸＯＲゲートｇ１４に入力され、ＥＸＯＲゲートｇ１４の出力信号ｎ１１は、制御信号ｌｏｓにより信号ｎ１３の正論理と負論理との間で切り替えられる。また、ＥＸＯＲゲートｇ１５の出力信号Ｙは、制御信号ｌｏｓにより、記憶回路ｒ１１の出力信号ｎ１２の正論理と負論理との間で切り替えられる。
図７（ａ），図７（ｂ）に示した回路で実現される論理関数を制御信号ｌｏｓの論理値とともに表２に示す。
【００３６】
【表２】

【００３７】
図８（ａ）〜図８（ｃ）は、図５に示した並列処理論理回路における論理の切り替えを説明する図である。各単位論理回路ｐｅｉｊにおいて、ＡＮＤゲートｇ１１の出力の正論理を自身の記憶回路ｒ１１の入力に接続し、かつ自身の記憶回路ｒ１１の出力の正論理を隣接する単位論理回路の入力に接続した状態を図８（ａ）に示す。ここで図８（ｂ）に示すように、各単位論理回路ｐｅｉｊにおいて、ＡＮＤゲートｇ１１の出力の負論理を自身の記憶回路ｒ１１の入力に接続し、かつ自身の記憶回路ｒ１１の出力の負論理を隣接する単位論理回路の入力に接続すると、図８（ｃ）に示すように各単位論理回路ｐｅｉｊの記憶回路ｒ１１の間で実現する論理関数が、ＡＮＤゲートと双対の関係にあるＯＲゲートに切り替わる。
【００３８】
図９（ａ），図９（ｂ）は、図５に示したマトリクス端部またはマトリクスコーナー部（以下、単にマトリクス端部という）の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、マトリクス端部において欠損した隣接する単位論理回路からの入力信号を、実現する論理関数によらず論理値０とするため、組合せ論理回路ｃ１１，ｃ１２の制御信号ｌｏｓを欠損した単位論理回路からの入力信号として与える。これにより、ｌｏｓ＝０のときには欠損した単位論理回路からの入力として論理値０が与えられる。一方、ｌｏｓ＝１のときには論理値１が与えられる。論理値１が与えられるのは、単位論理回路間で実現される論理機能が、１つの単位論理回路に閉じておらず、隣接する単位論理回路の中に分散していることによる。隣接する単位論理回路では、記憶回路ｒ１１からの出力の負論理を取るので、本来与えるべき論理値０を反転した１を与える。
【００３９】
図２〜図４に示した並列処理論理回路では、あらかじめ双対の関係にある２つの論理ゲートｇ１，ｇ２を用意しそれらの論理を入出力で切り替える構成としたが、図５〜図９に示した並列処理論理回路では、正論理および負論理の切り替えで同一機能を実現できる。このため、必要となる回路規模が小さく、かつ隣接する単位論理回路の入力負荷容量が小さくなるので、単位論理回路の小面積化と、低消費電力化、高速化を図ることができる。
【００４０】
（実施の形態３）
本発明の実施の形態３は、並列処理論理回路を構成する単位論理回路内において、複数の記憶回路を使用できるようにしたものである。
図１０は、実施の形態３の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図１０に限られるものではない。
【００４１】
図１１は、図１０に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１とからなる。
図１２は、回路ブロックｂｌｋ１の構成を示す回路図である。回路ブロックｂｌｋ１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１，ｄｆｆ２，・・・，ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１，ｓｄ２，・・・，ｓｄｎとからなる。組合せ論理回路ｃ１の演算結果ｎ１は、各Ｄフリップフロップｄｆｆ１〜ｄｆｆｎに共通に与えられ、制御信号ｏｒｓによって選択されたＤフリップフロップのみが、書き込み信号ｗｒの立上りエッジで組合せ論理回路ｃ１からのデータを取り込む。一方、制御信号ｏｒｓによって選択されなかったＤフリップフロップは現在の格納データを再書き込みする。
【００４２】
図１１に示すように、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図示）とが選択回路ｓ１に与えられる。そして制御信号ｉｒｓにより選択された信号のみが、信号ｎ３として組合せ論理回路ｃ１に入力される。なお、選択される信号の数は、１個の場合だけでなく、０個または複数個の場合もある。また、組合せ論理回路ｃ１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力される。
【００４３】
図１３は、図９（ａ）に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１の回路図である。この組合せ論理回路ｃ１は、５入力のＡＮＤゲートｇ１と、５入力のＯＲゲートｇ２と、選択回路ｓｓ１とからなる。選択回路ｓｓ１に与えられる制御信号ｌｏｓにより、組合せ論理回路ｃ１で実現する論理関数はＡＮＤゲートとＯＲゲートとの間で切り替えられる。組合せ論理回路ｃ１の出力信号ｎ１は回路ブロックｂｌｋ１に入力され、制御信号ｏｒｓによって選択された記憶回路のいくつかにその内容が格納される。
【００４４】
図１４（ａ），図１４（ｂ）は、図１０に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路からの入力信号として論理値０を入力する。他のマトリクス端部の単位論理回路でも同様とする。
図１０〜図１４に示した並列処理論理回路は、図２〜図４に示した並列処理論理回路の効果に加えて、次のような効果が得られる。すなわち、並列処理論理回路を構成する単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。
なお、制御信号ｌｏｓ，ｏｒｓ，ｉｒｓおよび書き込み信号ｗｒは、図１（ａ）に示したコントローラ２から与えられる。また、図１０〜図１４では、図２〜図４における同一部分または相当部分を同一符号で示している。
【００４５】
（実施の形態４）
本発明の実施の形態４は、並列処理論理回路を構成する単位論理回路内において、複数の記憶回路を使用できるようにしたものである。
図１５は、実施の形態４の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図５に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図１５に限られるものではない。
【００４６】
図１６は、図１５に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１１とからなる。
回路ブロックｂｌｋ１１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１１の演算結果ｎ１１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００４７】
図１６に示すように、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。また、この信号Ｙと、回路ブロックｂｌｋ１１の中の（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号として図示）とが、選択回路ｓ１に与えられる。そして制御信号ｉｒｓにより選択された信号のみが、信号ｎ１５として組合せ論理回路ｃ１１に入力される。なお、選択される信号の数は、１個の場合だけでなく、０個または複数個の場合もある。また、前記組合せ論理回路ｃ１１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力される。
【００４８】
図１７は、図１６に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の一構成例を示す回路図である。組合せ論理回路ｃ１１は、５入力のＡＮＤゲートｇ１１と、選択回路ｓｓ１１と、インバータｇ１２とからなり、組合せ論理回路ｃ１２は、選択回路ｓｓ１２と、インバータｇ１３とからなる。選択回路ｓｓ１１とインバータｇ１２、選択回路ｓｓ１２とインバータｇ１３は、それぞれ正負論理切り替え回路を形成し、入力信号の正論理と負論理を制御信号ｌｏｓによって切り替えて出力する。この正負論理選択回路と５入力ＡＮＤゲートｇ１１の組合せにより、単位論理回路ｐｅｉｊの各記憶回路の間で実現する論理関数を、ＡＮＤゲートとＯＲゲートの間で切り替えることができる。なお、組合せ論理回路ｃ１１，ｃ１２を図７（ｂ）と同様にＥＸＯＲゲートを用いて構成してもよい。
組合せ論理回路ｃ１１の出力信号ｎ１１は回路ブロックｂｌｋ１１に入力され、制御信号ｏｒｓによって選択された記憶回路のいくつかにその内容が格納される。
【００４９】
なお、図１８（ａ），図１８（ｂ）に示すように、図１５に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２では、図９（ａ），図９（ｂ）に示した並列処理論理回路と同様に、マトリクス端部において欠損した隣接する単位論理回路からの入力信号として、組合せ論理回路ｃ１１，ｃ１２の制御信号ｌｏｓを与える。これにより、実現する論理関数によらず、欠損した隣接する単位論理回路からの入力信号を論理値０とすることができる。他のマトリクス端部の単位論理回路でも同様とする。
【００５０】
図１５〜図１８に示した並列処理論理回路では、それを構成する単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。また単位論理回路の間で実現する論理関数をＡＮＤゲートとＯＲゲートで切り替える場合に、使用する論理ゲートを共有するため、単位論理回路の回路規模を縮小し、隣接する単位論理回路の入力負荷容量を低減することができる。これにより単位論理回路の低消費電力化、動作の高速化を実現することができる。
なお、図１５〜図１８では、図５〜図９における同一部分または相当部分を同一符号で示している。
【００５１】
（実施の形態５）
本発明の実施の形態５は、図１に示したピクセルアレイ１の各ピクセル１０において、センサｓｅから出力された２進数情報を単位論理回路ｐｅに取り込めるようにしたものである。
図１９は、実施の形態５の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図１９に限られるものではない。
【００５２】
また、各単位論理回路ｐｅｉｊは外部データ入力端子を有し、この外部データ入力端子は各単位論理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊの出力端子に接続されている。よって、センサｓｅｉｊの出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部データ入力端子から単位論理回路ｐｅｉｊに与えられる。
【００５３】
図２０（ａ）は、図１９に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１とからなる。
回路ブロックｂｌｋ１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１の演算結果ｎ１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００５４】
図２０（ａ）に示すように、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図示）とが選択回路ｓ１に与えられる。この選択回路ｓ１には更にセンサｓｅ１１の出力信号ＩＳ１１が与えられ、これらの中から制御信号ｉｒｓにより選択された信号のみが、信号ｎ３として組合せ論理回路ｃ１に入力される。また、組合せ論理回路ｃ１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力される。
【００５５】
組合せ論理回路ｃ１は図１３に示した構成をしており、選択回路ｓｓ１に与えられる制御信号ｌｏｓにより、組合せ論理回路ｃ１で実現する論理関数をＡＮＤゲートとＯＲゲートとの間で切り替えることができる。組合せ論理回路ｃ１の出力信号ｎ１は回路ブロックｂｌｋ１に入力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１〜ｒｎの中の１個または複数個にその内容が格納される。
図２０（ｂ），図２０（ｃ）は、図１９に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路からの入力信号として論理値０を入力する。他のマトリクス端部の単位論理回路でも同様とする。
【００５６】
図１９〜図２０に示した並列処理論理回路は、図２〜図４に示した並列処理論理回路の効果に加えて、次のような効果が得られる。すなわち、ピクセルアレイ１の各ピクセル１０において、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回路ｃ１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算処理できるので、高速な画像処理が可能となる。また、各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。
なお、図１９〜図２０では、図２〜図４および図１０〜図１４における同一部分または相当部分を同一符号で示している。
【００５７】
（実施の形態６）
本発明の実施の形態６は、図１に示したピクセルアレイ１の各ピクセル１０において、センサｓｅから出力された２進数情報を単位論理回路ｐｅに取り込めるようにしたものである。
図２１は、実施の形態６の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図１９に限られるものではない。
【００５８】
また、各単位論理回路ｐｅｉｊは外部データ入力端子を有し、この外部データ入力端子は各単位論理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊの出力端子に接続されている。よって、センサｓｅｉｊの出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部データ入力端子から単位論理回路ｐｅｉｊに与えられる。
【００５９】
図２２（ａ）は、図２１に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１１とからなる。
回路ブロックｂｌｋ１１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１１の演算結果ｎ１１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００６０】
図２２（ａ）に示すように、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１１の中の（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号として図示）とが、選択回路ｓ１に与えられる。この選択回路ｓ１には更にセンサｓｅ１１の出力信号ＩＳ１１が与えられ、これらの中から制御信号ｉｒｓにより選択された信号のみが、信号ｎ１５として組合せ論理回路ｃ１１に入力される。また、組合せ論理回路ｃ１１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力される。
【００６１】
組合せ論理回路ｃ１１，ｃ１２は図１７に示した構成をしており、選択回路ｓｓ１１，ｓｓ１２に与えられる制御信号ｌｏｓにより、単位論理回路ｐｅｉｊの各記憶回路の間で実現する論理関数を、ＡＮＤゲートとＯＲゲートの間で切り替えることができる。なお、組合せ論理回路ｃ１１，ｃ１２を図７（ｂ）と同様にＥＸＯＲゲートを用いて構成してもよい。
組合せ論理回路ｃ１１の出力信号ｎ１１は回路ブロックｂｌｋ１１に入力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１１〜ｒ１ｎの中の１個または複数個にその内容が格納される。
【００６２】
なお、図２２（ｂ），図２２（ｃ）に示すように、図２１に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２では、図９（ａ），図９（ｂ）と同様に、マトリクス端部において欠損した隣接する単位論理回路からの入力信号として、組合せ論理回路ｃ１１，ｃ１２の制御信号ｌｏｓを与える。これにより、実現する論理関数によらず、欠損した隣接する単位論理回路からの入力信号を論理値０とすることができる。他のマトリクス端部の単位論理回路でも同様とする。
【００６３】
図２１〜図２２に示した並列処理論理回路によれば、ピクセルアレイ１の各ピクセル１０において、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回路ｃ１１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算処理できるので、高速な画像処理が可能となる。また、各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。また単位論理回路の間で実現する論理関数をＡＮＤゲートとＯＲゲートで切り替える場合に、使用する論理ゲートを共有するため、単位論理回路の回路規模を縮小し、隣接する単位論理回路の入力負荷容量を低減することができる。これにより単位論理回路の低消費電力化、動作の高速化を実現することができる。なお、図２１〜図２２では、図５〜図９および図１５〜図１８における同一部分または相当部分を同一符号で示している。
【００６４】
（実施の形態７）
本発明の実施の形態７は、並列処理論理回路を構成する単位論理回路内で、２つの記憶回路の内容の間での論理演算を可能としたものである。
図２３は、実施の形態７の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図２３に限られるものではない。
【００６５】
図２４は、図２３に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１とからなる。
回路ブロックｂｌｋ１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１の演算結果ｎ１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００６６】
図２４に示すように、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図示）とが選択回路ｓ１に与えられ、制御信号ｉｒｓにより選択された信号のみが信号ｎ３として組合せ論理回路ｃ１に入力される。さらに組合せ論理回路ｃ１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、自身の出力信号Ｙとが入力される。
【００６７】
図２５は、図２４に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１の回路図である。この組合せ論理回路ｃ１は、５入力ＡＮＤゲートｇ１と、５入力ＯＲゲートｇ２と、２入力ＡＮＤゲートｇ４と、２入力ＯＲゲートｇ５と、インバータｇ３と、選択回路ｓｓ２とからなる。５入力ＡＮＤゲートｇ１および５入力ＯＲゲートｇ２には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとが共通に入力される。２入力ＡＮＤゲートｇ４には、選択回路ｓ１からの信号ｎ３と、インバータｇ３を経由した上記信号Ｙとが入力され、２入力ＯＲゲートｇ５には、選択回路ｓ１からの信号ｎ３と、インバータｇ３を経由しない上記信号Ｙとが入力される。これらの論理ゲートｇ１，ｇ２，ｇ４，ｇ５の出力信号は選択回路ｓｓ２に入力され、図１（ａ）に示したコントローラ２から各単位論理回路ｐｅｉｊに共通に分配された制御信号ｌｏｓ［１］，ｌｏｓ［０］により、論理ゲートｇ１，ｇ２，ｇ４，ｇ５の出力信号の中の１つが選択され、組合せ論理回路ｃ１の演算結果ｎ１として回路ブロックｂｌｋ１に出力される。そして、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１〜ｒｎのいくつかにその内容が格納される。
組合せ論理回路ｃ１で実現される論理関数と制御信号ｌｏｓ［１−０］との対応関係を表３に示す。
【００６８】
【表３】

【００６９】
このように、図２４に示した単位論理回路ｐｅ１１内では、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号Ｙと、ｎ個の記憶回路ｒ１〜ｒｎの出力信号の中から選択された信号ｎ３との間で論理演算が行われる。具体的には、記憶回路ｒ１の出力信号Ｙと記憶回路ｒ１〜ｒｎの出力信号の１つである信号ｎ３との論理和と、信号Ｙ，ｎ３のうちの一方の論理否定と他方との論理積とが、切り替えて実行される。ここで実行される論理積および論理和により、選択論理を効率よく実現することができる。
【００７０】
図２６（ａ），図２６（ｂ）は、図２３に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路からの入力信号として論理値０を入力する。他のマトリクス端部の単位論理回路でも同様とする。
図２３〜図２６に示した並列処理論理回路は、図２〜図４に示した並列処理論理回路の効果に加えて、次のような効果が得られる。すなわち、単位論理回路ｐｅｉｊ内の複数の記憶回路ｒ１〜ｒｎの内容の間で積和論理演算を容易に実行することができ、並列論理回路上での論理機能をさらに拡張することができる。
なお、図２３〜図２６では、図２〜図４および図１３における同一部分または相当部分を同一符号で示している。
【００７１】
（実施の形態８）
本発明の実施の形態８は、並列処理論理回路を構成する単位論理回路内で、２つの記憶回路の内容の間での論理演算を可能としたものである。
図２７は、本実施の形態の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図５に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図２７に限られるものではない。
【００７２】
図２８は、図２７に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１１と、ＮＯＲゲートｇｇ１と、インバータｇｇ２とからなる。
回路ブロックｂｌｋ１１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１１の演算結果ｎ１１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００７３】
図２８に示すように、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。また、上記記憶回路ｒ１１の出力信号ｎ１２と、回路ブロックｂｌｋ１１の中の（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号として図示）とが、選択回路ｓ１に与えられる。そして制御信号ｉｒｓにより選択された信号のみが、信号ｎ１５として組合せ論理回路ｃ１１に入力される。また、前記組合せ論理回路ｃ１１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとが入力される。
【００７４】
図２９は、図２８に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の一構成例を示す回路図である。組合せ論理回路ｃ１１は、５入力ＡＮＤゲートｇ１１と、２入力ＡＮＤゲートｇ１６と、２入力ＯＲゲートｇ１８と、インバータｇ１２，ｇ１７と、選択回路ｓｓ１３とからなり、組合せ論理回路ｃ１２は、インバータｇ１３と、選択回路ｓｓ１２とからなる。
【００７５】
組合せ論理回路ｃ１１において、５入力ＡＮＤゲートｇ１１には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとが入力される。２入力ＡＮＤゲートｇ１６には、選択回路ｓ１からの信号ｎ１５と、インバータｇ１７を経由した上記信号Ｙとが入力され、２入力ＯＲゲートｇ１８には、選択回路ｓ１からの信号ｎ１５と、インバータｇ１７を経由しない上記信号Ｙとが入力される。選択回路ｓｓ１３には、これらの論理ゲートｇ１１，ｇ１６，ｇ１８の出力信号と、インバータｇ１２を経由した５入力ＡＮＤゲートｇ１１の出力信号とが入力される。選択回路ｓｓ１３は、制御信号ｌｏｓ[１]，ｌｏｓ[０]によって制御され、入力信号の中から選択された１つの信号を組合せ論理回路ｃ１１の演算結果ｎ１１として出力する。この演算結果ｎ１１は回路ブロックｂｌｋ１１に入力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１１〜ｒ１ｎの中の１個または複数個に格納される。
【００７６】
一方、組合せ論理回路ｃ１２において、選択回路ｓｓ１２には、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２と、インバータｇ１３を経由した出力信号ｎ１２とが入力される。選択回路ｓｓ１２は、ＮＯＲゲートｇｇ１とインバータｇｇ２が制御信号ｌｏｓ[１]，ｌｏｓ[０]に与えられる信号をデコードした信号によって制御され、入力信号の中から選択された１つの信号を信号Ｙとして出力する。
組合せ論理回路ｃ１１，ｃ１２の回路構成を用いることにより、制御信号ｌｏｓ［１−０］の設定によって、以下の表４に示す４種類の組合せ論理関数を実現することができる。
【００７７】
【表４】

【００７８】
組合せ論理回路ｃ１１，ｃ１２において、選択回路ｓｓ１３とインバータｇ１２、選択回路ｓｓ１２とインバータｇ１３は、それぞれ正負論理切り替え回路を形成し、入力信号の正論理と負論理を切り替えて出力する。これらの正負論理選択回路と５入力ＡＮＤゲートｇ１１の組合せにより、単位論理回路ｐｅｉｊの各記憶回路の間で実現する論理関数を、ＡＮＤゲートとＯＲゲートの間で切り替えることができる。
また、単位論理回路ｐｅ１１内で、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２に基づく信号Ｙと、ｎ個の記憶回路ｒ１１〜ｒ１ｎの出力信号ｎ１４の中から選択された信号ｎ１５との間で論理演算を行うことができる。
【００７９】
図３０（ａ），図３０（ｂ）は、図２７に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、マトリクス端部において欠損した隣接する単位論理回路からの入力信号を、実現する４種類の論理関数で常に論理値０とするため、論理ゲートｇｇ１，ｇｇ２により制御信号ｌｏｓ[１]，ｌｏｓ[０]をデコードした信号を欠損した単位論理回路からの入力信号として与える。すなわち、ｌｏｓ［１−０］＝（１０）のときのみ欠損データとして論理値１を与え、その他の場合は論理値０を与える。他のマトリクス端部の単位論理回路でも同様とする。
【００８０】
図２７〜図３０に示した並列処理論理回路では、それを構成する単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。また上記複数の記憶回路の内容の間での積和論理演算を容易に実行することもできる。さらに単位論理回路の間で実現する論理関数をＡＮＤゲートとＯＲゲートで切り替えることができ、その場合に、使用する論理ゲートを共有することによって、単位論理回路の回路規模を縮小し、隣接する単位論理回路の入力負荷容量を低減することができる。これにより単位論理回路の低消費電力化、動作の高速化を実現することができる。
なお、図２７〜図３０では、図５〜図９および図１５〜図１８における同一部分または相当部分を同一符号で示している。
【００８１】
（実施の形態９）
本発明の実施の形態９は、図１に示したピクセルアレイ１の各ピクセル１０において、センサｓｅから出力された２進数情報を単位論理回路ｐｅに取り込めるようにするとともに、単位論理回路内で２つの記憶回路の内容の間での論理演算を可能としたものである。
図３１は、実施の形態９の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図３１に限られるものではない。
【００８２】
また、各単位論理回路ｐｅｉｊは外部データ入力端子を有し、この外部データ入力端子は各単位論理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊの出力端子に接続されている。よって、センサｓｅｉｊの出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部データ入力端子から単位論理回路ｐｅｉｊに与えられる。
【００８３】
図３２は、図３１に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１とからなる。
回路ブロックｂｌｋ１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１の演算結果ｎ１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００８４】
図３２に示すように、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図示）と、センサｓｅ１１の出力信号ＩＳ１１とが選択回路ｓ１に与えられ、制御信号ｉｒｓにより選択された信号のみが信号ｎ３として組合せ論理回路ｃ１に入力される。さらに組合せ論理回路ｃ１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、自身の出力信号Ｙとが入力される。
【００８５】
図３３は、図３２に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１の回路図である。この組合せ論理回路ｃ１の構成および動作は、図２５に示したものと同じである。ただし、２入力ＡＮＤゲートｇ４および２入力ＯＲゲートｇ５には、単位論理回路ｐｅ１１内の記憶回路ｒ１の出力信号Ｙと、同記憶回路ｒ２〜ｒｎの出力信号ｎ２と、センサｓｅ１１の出力信号ＩＳ１１とから選択された信号ｎ３が共通に入力される。
図３２に示すように、組合せ論理回路ｃ１の演算結果ｎ１は回路ブロックｂｌｋ１に出力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１〜ｒｎの１個または複数個にその内容が格納される。
【００８６】
図３４（ａ），図３４（ｂ）は、図３１に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路からの入力信号として論理値０を入力する。他のマトリクス端部の単位論理回路でも同様とする。
【００８７】
図３１〜図３４に示した並列処理論理回路は、図２〜図４に示した並列処理論理回路の効果に加えて、次のような効果が得られる。すなわち、ピクセルアレイ１の各ピクセル１０において、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回路ｃ１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算処理できるので、高速な画像処理が可能となる。また、各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。さらに、単位論理回路ｐｅｉｊ内の複数の記憶回路ｒ１〜ｒｎの内容の間で積和論理演算を容易に実行することができ、並列論理回路上での論理機能をさらに拡張することができる。
なお、図３１〜図３４では、図１０〜図１４、図１９〜図２０および図２３〜図２６における同一部分または相当部分を同一符号で示している。
【００８８】
（実施の形態１０）
本発明の実施の形態１０は、図１に示したピクセルアレイ１の各ピクセル１０において、センサｓｅから出力された２進数情報を単位論理回路ｐｅに取り込めるようにするとともに、単位論理回路内で２つの記憶回路の内容の間での論理演算を可能としたものである。
図３５は、実施の形態１０の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図３１に限られるものではない。
【００８９】
また、各単位論理回路ｐｅｉｊは外部データ入力端子を有し、この外部データ入力端子は各単位論理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊの出力端子に接続されている。よって、センサｓｅｉｊの出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部データ入力端子から単位論理回路ｐｅｉｊに与えられる。
【００９０】
図３６は、図３５に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１１と、ＮＯＲゲートｇｇ１と、インバータｇｇ２とからなる。
回路ブロックｂｌｋ１１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１１の演算結果ｎ１１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００９１】
図３６に示すように、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、上記記憶回路ｒ１１の出力信号ｎ１２と、回路ブロックｂｌｋ１１の中の（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号として図示）と、センサｓｅ１１の出力信号ＩＳ１１とが選択回路ｓ１に与えられ、制御信号ｉｒｓにより選択された信号のみが信号ｎ１５として組合せ論理回路ｃ１１に入力される。さらに組合せ論理回路ｃ１１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとが入力される。
【００９２】
図３７は、図３６に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の回路図である。この組合せ論理回路ｃ１１，ｃ１２の構成および動作は、図２９に示したものと同じである。ただし、２入力ＡＮＤゲートｇ１６および２入力ＯＲゲートｇ１８には、単位論理回路ｐｅ１１内の記憶回路ｒ１１の出力信号ｎ１２と、同記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（複数ビット）と、センサｓｅ１１の出力信号ＩＳ１１とから選択された信号ｎ１５が共通に入力される。
図３６に示すように、組合せ論理回路ｃ１１の演算結果ｎ１１は回路ブロックｂｌｋ１１に出力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１１〜ｒ１ｎの１個または複数個にその内容が格納される。
【００９３】
なお、図３８（ａ），図３８（ｂ）に示すように、図３５に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２では、図３０（ａ），図３０（ｂ）と同様に、マトリクス端部において欠損した隣接する単位論理回路からの入力信号として、論理ゲートｇｇ１，ｇｇ２が制御信号ｌｏｓ[１]，ｌｏｓ[０]をデコードした信号を与える。これにより、実現する４種類の論理関数で常に、欠損した隣接する単位論理回路からの入力信号を論理値０とすることができる。他のマトリクス端部の単位論理回路でも同様とする。
【００９４】
図３５〜図３８に示した並列処理論理回路によれば、ピクセルアレイ１の各ピクセル１０において、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回路ｃ１１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算処理できるので、高速な画像処理が可能となる。また、各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。また上記複数の記憶回路の内容の間での積和論理演算を容易に実行することもできる。さらに単位論理回路の間で実現する論理関数をＡＮＤゲートとＯＲゲートで切り替えることができ、その場合に、使用する論理ゲートを共有することによって、単位論理回路の回路規模を縮小し、隣接する単位論理回路の入力負荷容量を低減することができる。これにより単位論理回路の低消費電力化、動作の高速化を実現することができる。
なお、図３５〜図３８では、図１５〜図１８、図２１〜図２２および図２７〜図３０における同一部分または相当部分を同一符号で示している。
【００９５】
（実施の形態１１）
本発明の実施の形態１１は、図２３〜図２６、図３１〜図３４に示した並列処理論理回路において、単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）内の組合せ論理回路ｃ１の機能を各単位論理回路ｐｅｉｊに対して共通に分配された論理修飾信号により変更可能な構成としたものである。
図３９は、実施の形態１１にかかる単位論理回路ｐｅ１１内の組合せ論理回路の回路図である。この組合せ論理回路ｃ１は、１０入力ＡＮＤ−ＯＲゲートｇ８と、１０入力ＯＲ−ＡＮＤゲートｇ９と、２入力ＡＮＤゲートｇ４，ｇ６，ｇ７と、２入力ＯＲゲートｇ５と、インバータｇ３と、選択回路ｓｓ２とからなる。
【００９６】
１０入力ＡＮＤ−ＯＲゲートｇ８および１０入力ＯＲ−ＡＮＤゲートｇ９には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとに加えて、修飾論理信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣが共通に入力される。２入力ＡＮＤゲートｇ６には、信号Ｙと修飾論理信号ｘＣとが入力され、２入力ＡＮＤゲートｇ７には、選択回路ｓ１からの信号ｎ３と修飾論理信号ｘＩとが入力される。２入力ＡＮＤゲートｇ４には、上記２入力ＡＮＤゲートｇ７の出力信号と、インバータｇ３を経由した上記２入力ＡＮＤゲートｇ６の出力信号とが入力され、２入力ＯＲゲートｇ５には、上記２入力ＡＮＤゲートｇ７の出力信号と、インバータｇ３を経由しない上記２入力ＡＮＤゲートｇ６の出力信号とが入力される。論理ゲートｇ８，ｇ９，ｇ４，ｇ５の出力信号は選択回路ｓｓ２に入力され、図１（ａ）に示したコントローラ２から各単位論理回路ｐｅｉｊに共通に分配された制御信号ｌｏｓ［１］，ｌｏｓ［０］により、論理ゲートｇ８，ｇ９，ｇ４，ｇ５の出力信号の中の１つが選択され、組合せ論理回路ｃ１の演算結果ｎ１として回路ブロックｂｌｋ１に出力される。
制御信号ｌｏｓ［１−０］と組合せ論理回路ｃ１で実現する論理関数との対応を表５に示す。
【００９７】
【表５】

【００９８】
１０入力ＡＮＤ−ＯＲゲートｇ８および１０入力ＯＲ−ＡＮＤゲートｇ９は、論理修飾信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣにしたがい、組合せ論理回路ｃ１の入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙを個別に有効または無効にすることができる。また、２入力ＡＮＤゲートｇ７は、論理修飾信号ｘＩにしたがい、記憶回路ｒ１〜ｒｎの出力信号およびセンサｓｅの出力信号ＩＳの中から選択回路ｓ１により選択された信号ｎ３を、論理ゲートｇ４，ｇ５に対して有効または無効にすることができる。
【００９９】
（実施の形態１２）
本発明の実施の形態１２は、図２７〜図３０、図３５〜図３８に示した並列処理論理回路において、単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）を構成する組合せ論理回路ｃ１１の機能を各単位論理回路ｐｅｉｊに対して共通に分配された論理修飾信号により変更可能な構成としたものである。
図４０は、実施の形態１２にかかる単位論理回路ｐｅ１１内の組合せ論理回路の回路図である。組合せ論理回路ｃ１１は、１０入力ＡＮＤ−ＯＲゲートｇ２１と、２入力ＡＮＤゲートｇ１６，ｇ１９，ｇ２０と、２入力ＯＲゲートｇ１８と、インバータｇ１２，ｇ１７と、選択回路ｓｓ１３とからなり、組合せ論理回路ｃ１２は、インバータｇ１３と、選択回路ｓｓ１２とからなる。
【０１００】
１０入力ＡＮＤ−ＯＲゲートｇ２１には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとに加えて、修飾論理信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣが入力される。２入力ＡＮＤゲートｇ１９には、信号Ｙと修飾論理信号ｘＣとが入力され、２入力ＡＮＤゲートｇ２０には、選択回路ｓ１からの信号ｎ１５と修飾論理信号ｘＩとが入力される。２入力ＡＮＤゲートｇ１６には、上記２入力ＡＮＤゲートｇ２０の出力信号と、インバータｇ１７を経由した上記２入力ＡＮＤゲートｇ１９の出力信号とが入力され、２入力ＯＲゲートｇ１８には、上記２入力ＡＮＤゲートｇ２０の出力信号と、インバータｇ１７を経由しない上記２入力ＡＮＤゲートｇ１９の出力信号とが入力される。選択回路ｓｓ１３には、論理ゲートｇ２１，ｇ１６，ｇ１８の出力信号と、インバータｇ１２を経由した１０入力ＡＮＤ−ＯＲゲートｇ２１の出力信号とが入力される。選択回路ｓｓ１３は、制御信号ｌｏｓ[１]，ｌｏｓ[０]によって制御され、入力信号の中から選択された１つの信号を組合せ論理回路ｃ１１の演算結果ｎ１１として出力する。
制御信号ｌｏｓ［１−０］と組合せ論理回路ｃ１１，ｃ１２で実現する論理関数との対応を表６に示す。
【０１０１】
【表６】

【０１０２】
１０入力ＡＮＤ−ＯＲゲートｇ２１は、論理修飾信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣにしたがい、組合せ論理回路ｃ１１の入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙを個別に有効または無効にすることができる。また、２入力ＡＮＤゲートｇ２０は、論理修飾信号ｘＩにしたがい、記憶回路ｒ１１〜ｒ１ｎの出力信号およびセンサｓｅの出力信号ＩＳの中から選択回路ｓ１により選択された信号ｎ１５を、論理ゲートｇ１６，ｇ１８に対して有効または無効にすることができる。
【０１０３】
（実施の形態１３）
本発明の実施の形態１３は、マトリクス状に配置された単位論理回路の各行、各列に共通の制御信号線を設け、これらの制御信号線に所定に信号の組みを印加することにより、マトリクスの特定の単位論理回路を指定することができるようにしたものである。
【０１０４】
図４１は、実施の形態１３の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。また、９個の単位論理回路ｐｅｉｊは、各列ごとに共通に第１の制御信号線ＥＸｊが接続されるとともに、各行ごとに共通に第２の制御信号線ＥＹｉが接続されている。図１（ａ）に示したコントローラ２により、第１の制御信号線ＥＸｊのそれぞれに、各列ごとに単位論理回路を指定するための制御信号ｅｘｊが与えられ、第２の制御信号線ＥＹｉのそれぞれに、各行ごとに単位論理回路を指定するための制御信号ｅｙｉが与えられる。
【０１０５】
図４２は、図４１に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と選択回路ｓ１と回路ブロックｂｌｋ１に加えて、３入力のＡＮＤゲートｇｇ３を有している。このＡＮＤゲートｇｇ３には、コントローラ２から書き込み信号ｗｒと制御信号ｅｘ１，ｅｙ１とが入力され、ＡＮＤゲートｇｇ３の出力信号は、回路ブロックｂｌｋ１の各記憶回路ｒ１〜ｒｎに書き込み信号として入力される。したがって、（ｅｘ１，ｅｙ１）＝（１，１）の場合のみ、書き込み信号ｗｒにより各記憶回路ｒ１〜ｒｎの内容が更新可能となる。単位論理回路ｐｅ１１以外の単位論理回路も同様に３入力のＡＮＤゲートｇｇ３を有し、その単位論理回路内の記憶回路ｒ１〜ｒｎの内容の更新または更新しないことを制御できるようになっている。
【０１０６】
一例として、（ｅｘ０，ｅｘ１，ｅｘ２）＝（０，１，０），（ｅｙ０，ｅｙ１，ｅｙ２）＝（０，１，０）とした場合には、図４１に示した中央の単位論理回路ｐｅ１１のみ記憶回路ｒ１〜ｒｎの内容を更新し、その他の単位論理回路については更新しないようにすることができる。
図４１，図４２に示した並列処理論理回路によれば、マトリクス状に配置された単位論理回路ｐｅｉｊの中の特定の単位論理回路に対して、そこで行われた論理演算を無効にしたり、有効にしたりすることができる。これにより、画像処理演算機能を拡張することができる。
なお、本実施の形態は、図２３〜図２６に示した並列処理論理回路に限らず、これまでに説明したすべての並列処理論理回路に対して適用できる。
【０１０７】
次に、本発明の実施の形態１４〜１７として、並列処理論理回路を構成する単位論理回路内において、複数の記憶回路を使用できるようにした実施の形態３の変形例について説明する。
【０１０８】
（実施の形態１４）
本発明の実施の形態１４の並列処理論理回路の全体構成は、図１０と同様であるから、その説明を省略する。後述する実施の形態１５〜１７についても同様である。
図４３は、実施の形態１４にかかる単位論理回路の構成を示すブロック図である。この図では、図１１における同一部分または相当部分を同一符号で示している。
単位論理回路ｐｅ１は、論理演算を実行する組合せ論理回路ｃ１と、論理演算結果を格納する第１のレジスタである１ビットレジスタｒ２１と、第３の選択回路である２−１セレクタ回路ｓｄと、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成されている。図４３に示す単位論理回路ｐｅ１では、レジスタ回路のビット幅を１ビットとし、出力本数を５本としたが、これに限られない。
【０１０９】
組合せ論理回路ｃ１は、第１の入力端子群より外部から与えられた多ビットの入力信号ＩＸ（ＩＵ，ＩＲ，ＩＤ，ＩＬ）と、１ビットレジスタｓｒ４に格納された１ビットの２進数情報とを入力し、論理演算を実行する。出力ｎ１は、１ビットレジスタｒ２１に出力され、格納される。実行する論理演算の種類は、制御信号ｌｏｓによって指定する。
１ビットレジスタｒ２１は、エッジトリガ形式のＤフリップフロップであり、第１の書き込み信号ＰＣＫの立上りエッジでデータを格納する。格納されたデータを出力信号Ｙとして外部に出力する。
【０１１０】
２−１セレクタ回路ｓｄの入力端子には、１ビットレジスタｒ２１と１ビットレジスタｓｒ４の出力端子が接続され、選択信号ＷＲにより入力のいずれかを選択して１ビットレジスタｓｒ１の入力端子に接続する。
１ビットレジスタｓｒ１〜ｓｒ４は、エッジトリガ形式のＤフリップフロップであり、シフトレジスタｓｒを構成する。１ビットレジスタｓｒ１〜ｓｒ４の各々は、順次直列に縦続接続され、１ビットレジスタｓｒ４の出力端子が、２−１セレクタ回路ｓｄの一方の入力端子に接続される。また、１ビットレジスタｓｒ４の出力端子は、組合せ論理回路ｃ１の入力ｎ２にも接続される。
図４３に示す単位論理回路ｐｅ１では、２−１セレクタ回路ｓｄは、１ビットレジスタｓｒ１の入力端子に接続したが、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４のいずれの入力端子に接続してもよい。例えば図４４に示すように、シフトレジスタｓｒのループで１ビットレジスタｓｒ１とｓｒ２との間に２−１セレクタ回路ｓｄを配置することも可能である。
【０１１１】
シフトレジスタｓｒは、２−１セレクタ回路ｓｄの選択信号ＷＲが“０”の場合には、１ビットレジスタｓｒ１〜ｓｒ４でシフト動作のループを閉じる。第２の書き込み信号ＲＣＫの立上りエッジで、１ビットレジスタｓｒ１〜ｓｒ４に格納された２進数情報が、順次転送される。選択信号ＷＲが“１”の場合には、１ビットレジスタｓｒ１と１ビットレジスタｓｒ４との間でループを開放し、１ビットレジスタｒ２１からのデータを１ビットレジスタｓｒ１に入力する。
【０１１２】
次に、図４５〜図４８を参照し、図４３に示した単位論理回路ｐｅ１の基本的な動作シーケンスについて説明する。ここでは、１ビットレジスタｓｒ２に格納された１ビットの２進数情報“ｄ１”と、入力信号ＩＸとを論理演算し、演算結果“ｒｅｓ０”を１ビットレジスタｓｒ１の格納データ“ｄ０”に上書きする動作を説明する。シーケンスは大きく３つのステップに分けられる。
【０１１３】
図４５に、単位論理回路ｐｅ１の初期状態を示す。初期状態において、１ビットレジスタｓｒ１〜ｓｒ４には、２進数情報“ｄ０”，“ｄ１”，“ｄ２”，“ｄ３”がそれぞれ格納されており、１ビットレジスタｒ２１には、任意のデータが格納されているものとする。
【０１１４】
図４６に、第１のステップである読み出しレジスタの指定を示す。組合せ論理回路ｃ１の入力ｎ２には、１ビットレジスタｓｒ４の出力端子だけが接続されている。このため、２−１セレクタ回路ｓｄの選択信号ＷＲを“０”として、第２の書き込み信号ＲＣＫに立上りパルスを２回続けて印加し、１ビットレジスタｓｒ２に格納された“ｄ１”を１ビットレジスタｓｒ４までシフトさせる。こうして１ビットレジスタｓｒ２に格納された１ビットの２進数情報“ｄ１”を、組合せ論理回路ｃ１が読み出す。なお、図４６は、読み出し動作を完了した時点における各レジスタ内の格納データを示している。
【０１１５】
図４７に、第２のステップである論理演算の実行と実行結果のレジスタへの格納とを示す。１ビットレジスタｓｒ４に２進数情報“ｄ１”を格納した状態で、組合せ論理回路ｃ１が所定の論理演算を実行するように制御信号ｌｏｓを設定し、第１の書き込み信号ＰＣＫを立ち上げる。こうして組合せ論理回路ｃ１の演算結果“ｒｅｓ０”を１ビットレジスタｒ２１に格納する。
【０１１６】
図４８および図４９に、第３のステップである書き込みレジスタの指定と格納とを示す。まず、２−１セレクタ回路ｓｄの選択信号ＷＲを“０”とし、第２の書き込み信号ＲＣＫにパルスを１回印加することにより、２進数情報“ｄ０”を１ビットレジスタｓｒ４にシフトさせる。このシフトした状態を図４８に示す。続いて、選択信号ＷＲを“１”とし、第２の書き込み信号ＲＣＫにパルスを１回印加する。こうして１ビットレジスタｒ２１に格納された演算結果“ｒｅｓ０”を、１ビットレジスタｓｒ１に格納された２進数情報“ｄ０”に上書きする。この上書きした状態を図４９に示す。
【０１１７】
図５０は、図４３に示した単位論理回路ｐｅ１の動作シーケンスを示すタイミングチャートである。上述したように単位論理回路ｐｅ１は、２−１セレクタ回路ｓｄの選択信号ＷＲと、第１の書き込み信号ＰＣＫと、論理演算を指定する制御信号ｌｏｓと、第２の書き込み信号ＲＣＫの４つの信号で制御される。点線で区切られた時間区間は、動作サイクルの半サイクルを表す。最初の２サイクルで、論理演算を実行するデータを有するレジスタを指定する。次の１サイクルで、論理演算の実行結果を１ビットレジスタｒ２１に格納する。次の１サイクルで、演算結果を書き込みたいレジスタ上に格納されている２進数情報を所定のレジスタ上にシフトし、次の２サイクルで、演算結果を指定したレジスタに上書きする。
【０１１８】
図４３に示した単位論理回路ｐｅ１によれば、１ビットレジスタｓｒ１〜ｓｒ４によりシフトレジスタｓｒを構成し、組合せ論理回路ｃ１がシフトレジスタｓｒにアクセスする場合には、特定の１ビットレジスタを介してのみ行うようにした。これにより、個々の１ビットレジスタに読みだし用の回路および書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【０１１９】
（実施の形態１５）
図５１は、本発明の実施の形態１５にかかる単位論理回路の構成を示すブロック図である。この図では、図１１，図４３における同一部分または相当部分を同一符号で示している。
単位論理回路ｐｅ２は、論理演算を実行する組合せ論理回路ｃ１と、論理演算結果を格納する１ビットレジスタｒ２１と、２−１セレクタ回路ｓｄと、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成されている。単位論理回路ｐｅ２は、単位論理回路ｐｅ１の組合せ論理回路に変更を加えたものであり、１ビットレジスタｒ２１の出力を組合せ論理回路ｃ１の入力Ｙとし、１ビットレジスタｒ２１と１ビットレジスタｓｒ４との間で論理演算を行えるようにしたものである。このような演算機構は、複数のレジスタの内容を入力とする論理演算を実行する場合に、特に有用である。
【０１２０】
（実施の形態１６）
図５２は、本発明の実施の形態３にかかる単位論理回路の構成を示すブロック図である。この図では、図１１，図４３における同一部分または相当部分を同一符号で示している。
単位論理回路ｐｅ３は、論理演算を実行する組合せ論理回路ｃ１と、論理演算結果を格納する１ビットレジスタｒ２１と、２−１セレクタ回路ｓｄと、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成されている。図５２に示す単位論理回路ｐｅ３は、図４３に示す単位論理回路ｐｅ１における各回路要素の接続に変更を加えたものである。
【０１２１】
組合せ論理回路ｃ１は、第１の入力端子群より外部から与えられた多ビットの入力信号ＩＸ（ＩＵ，ＩＲ，ＩＤ，ＩＬ）と、１ビットレジスタｒ２１に格納された１ビットの２進数情報とを入力し、論理演算を実行する。出力ｎ１は、２−１セレクタ回路ｓｄの入力端子の一方に出力される。実行する論理演算の種類は、制御信号ｌｏｓによって指定する。
１ビットレジスタｒ２１は、エッジトリガ形式のＤフリップフロップであり、第１の書き込み信号ＰＣＫの立上りエッジでデータを格納する。
【０１２２】
２−１セレクタ回路ｓｄの入力端子には、組合せ論理回路ｃ１の出力ｎ１と１ビットレジスタｓｒ４の出力端子が接続され、選択信号ＷＲにより入力のいずれかを選択して１ビットレジスタｓｒ１に出力する。
１ビットレジスタｓｒ１〜ｓｒ４は、エッジトリガ形式のＤフリップフロップであり、シフトレジスタｓｒを構成する。１ビットレジスタｓｒ１〜ｓｒ４の各々は、順次直列に接続され、１ビットレジスタｓｒ４の出力端子が、２−１セレクタ回路ｓｄの一方の入力端子に接続される。また、１ビットレジスタｓｒ４に格納されたデータは、出力信号Ｙとして出力され、１ビットレジスタｒ２１の入力端子にも接続される。
【０１２３】
シフトレジスタｓｒは、２−１セレクタ回路ｓｄの選択信号ＷＲが“０”の場合には、１ビットレジスタｓｒ１〜ｓｒ４でシフト動作のループを閉じる。第２の書き込み信号ＲＣＫの立上りエッジで、１ビットレジスタｓｒ１〜ｓｒ４に格納された２進数情報が、順次転送される。選択信号ＷＲが“１”の場合には、１ビットレジスタｓｒ１と１ビットレジスタｓｒ４との間でループを開放し、組合せ論理回路ｃ１の出力ｎ１からのデータを１ビットレジスタｓｒ１に入力する。
【０１２４】
次に、図５３〜図５７を参照し、単位論理回路ｐｅ３の基本的な動作シーケンスについて説明する。ここでは、１ビットレジスタｓｒ２に格納された１ビットの２進数情報“ｄ１”と、入力信号ＩＸとを論理演算し、演算結果“ｒｅｓ０”を１ビットレジスタｓｒ１の格納データ“ｄ０”に上書きする動作を説明する。シーケンスは大きく３つのステップに分けられる。
【０１２５】
図５３に、単位論理回路ｐｅ３の初期状態を示す。初期状態において、１ビットレジスタｓｒ１〜ｓｒ４には、２進数情報“ｄ０”，“ｄ１”，“ｄ２”，“ｄ３”がそれぞれ格納されており、１ビットレジスタｒ２１には、任意のデータが格納されているものとする。
【０１２６】
図５４に、第１のステップである読み出しレジスタの指定を示し、図５５に、第１のステップである指定された読み出しレジスタのデータの格納を示す。組合せ論理回路ｃ１の入力ｎ２には、１ビットレジスタｒ２１の出力端子だけが接続されている。このため、２−１セレクタ回路ｓｄの選択信号ＷＲを“０”として、第２の書き込み信号ＲＣＫに立上りパルスを２回続けて印加し、１ビットレジスタｓｒ２に格納された“ｄ１”を１ビットレジスタｓｒ４までシフトさせる。続いて、第１の書き込み信号ＰＣＫに立上りパルスを１回印加し、１ビットレジスタｓｒ４に格納された“ｄ１”を１ビットレジスタｒ２１に格納する。以上により、１ビットレジスタｓｒ２に格納された１ビットの２進数情報“ｄ１”を、１ビットレジスタｒ２１に転送し格納することができる。なお、図５４は、２進数情報“ｄ１”を１ビットレジスタｓｒ４に転送した時点を示し、図５５は、２進数情報“ｄ１”を１ビットレジスタｒ２１に格納した時点を示している。
【０１２７】
図５６に、第２のステップである論理演算の実行と書き込みレジスタの指定とを示す。１ビットレジスタｒ２１に２進数情報“ｄ１”を格納した状態で、組合せ論理回路ｃ１が所定の論理演算を実行するように制御信号ｌｏｓを設定する。また、２−１セレクタ回路ｓｄの選択信号ＷＲを“０”とし、第２の書き込み信号ＲＣＫにパルスを１回印加することにより、２進数情報“ｄ０”を１ビットレジスタｓｒ４にシフトする。なお、図５６は、上書きしたいデータ“ｄ０”を、１ビットレジスタｓｒ４に転送した時点を示している。
【０１２８】
図５７に、第３のステップである書き込みレジスタへの格納を示す。２−１セレクタ回路ｓｄの選択信号ＷＲを“１”とし、第２の書き込み信号ＲＣＫにパルスを１回印加し、データ“ｄ０”の格納位置に演算結果“ｒｅｓ０”を上書きする。
【０１２９】
図５８は、図５２に示した単位論理回路ｐｅ３の動作シーケンスを示すタイミングチャートである。上述したように単位論理回路ｐｅ３は、２−１セレクタ回路ｓｄの選択信号ＷＲと、第２の書き込み信号ＲＣＫと、論理演算を指定する制御信号ｌｏｓと、第１の書き込み信号ＰＣＫの４つの信号で制御される。点線で区切られた時間区間は、動作サイクルの半サイクルを表す。最初の２サイクルで、論理演算を実行するデータを有するレジスタを指定する。次の１サイクルで、実行するデータを１ビットレジスタｒ２１に格納する。次の１サイクルで、演算結果を書き込みたいレジスタ上に格納されている２進数情報を所定のレジスタ上にシフトし、次の２サイクルで、演算結果を指定したレジスタ上に上書きする。
【０１３０】
図５２に示した単位論理回路ｐｅ３によれば、１ビットレジスタｓｒ１〜ｓｒ４によりシフトレジスタｓｒを構成し、組合せ論理回路ｃ１がシフトレジスタｓｒにアクセスする場合には、アクセスしたいレジスタ上のデータを、ある特定のレジスタ上に転送し、特定のレジスタを介してのみ行うようにした。これにより、個々の１ビットレジスタに読みだし用の回路および書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【０１３１】
（実施の形態１７）
図５９は、本発明の実施の形態１７にかかる単位論理回路の構成を示すブロック図である。この図では、図１１，図５２における同一部分または相当部分を同一符号で示している。
単位論理回路ｐｅ４は、論理演算を実行する組合せ論理回路ｃ１と、論理演算結果を格納する１ビットレジスタｒ２１と、２−１セレクタ回路ｓｄと、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成されている。単位論理回路ｐｅ４は、単位論理回路ｐｅ３の組み合わせ回路に変更を加えたものであり、１ビットレジスタｓｒ４の出力を組合せ論理回路ｃ１の入力Ｙとし、１ビットレジスタｒ２１と１ビットレジスタｓｒ４との間で論理演算を行えるようにしたものである。このような演算機構は、複数のレジスタの内容を入力とする論理演算を実行する場合に、特に有用である。
【０１３２】
以上の実施の形態１４〜１７は実施の形態３の変形例であるが、同様にして実施の形態４の変形例を構成することもできる。
図６０は、図４３に対応するブロック図である。図６０に示す単位論理回路ｐｅ５では、図１６に示した組合せ論理回路ｃ１１，ｃ１２が用いられる。したがって、組合せ論理回路ｃ１１の出力ｎ１１が１ビットレジスタｒ２１の入力に接続され、１ビットレジスタｒ２１の出力が組合せ論理回路ｃ１２の入力ｎ１２に接続され、組合せ論理回路ｃ１２の出力が信号Ｙとして外部に出力される。また、１ビットレジスタｓｒ４の出力が組合せ論理回路ｃ１１の入力ｎ１５に接続される。
図６１は、図５１に対応するブロック図である。図６１に示す単位論理回路ｐｅ６でも、図１６に示した組合せ論理回路ｃ１１，ｃ１２が用いられ、組合せ論理回路ｃ１２の出力が組合せ論理回路ｃ１１の入力Ｙに接続される。
【０１３３】
図６２は、図５２に対応するブロック図である。図６２に示す単位論理回路ｐｅ７では、図１６に示した組合せ論理回路ｃ１１，ｃ１２が用いられる。したがって、組合せ論理回路ｃ１１の出力ｎ１１が２−１セレクタ回路ｓｄの一方の入力に接続され、１ビットレジスタｓｒ４の出力が組合せ論理回路ｃ１２の入力ｎ１２に接続され、組合せ論理回路ｃ１２の出力が信号Ｙとして外部に出力される。また、１ビットレジスタｒ２１の出力が組合せ論理回路ｃ１１の入力ｎ１５に接続される。
図６３は、図５９に対応するブロック図である。図６３に示す単位論理回路ｐｅ８でも、図１６に示した組合せ論理回路ｃ１１，ｃ１２が用いられ、組合せ論理回路ｃ１２の出力が組合せ論理回路ｃ１１の入力Ｙに接続される。
【０１３４】
（実施の形態１８）
次に、本発明の実施の形態１８として、単位論理回路ｐｅ内で用いられる記憶回路の構成例について説明する。
図６４は、単位論理回路ｐｅ内で用いられる記憶回路の一構成例を示す回路図である。この記憶回路は、２個のＲＡＭ型ラッチ回路Ａ１ａ，Ａ１ｂからマスタースレーブ形式のフリップフロップ回路を構成したものである。
【０１３５】
一方のＲＡＭ型ラッチ回路Ａ１ａは、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４と、インバータ回路Ｇ１，Ｇ２，Ｇ３とを有している。インバータ回路Ｇ１，Ｇ２はデータ保持部を構成し、データ保持端子ＱａとＱＮａにデータを保持する。トランジスタＭ１〜Ｍ４はデータ保持端子Ｑａ，ＱＮａにアクセスするためのデバイスである。クロック信号（入力信号）ＣＫＮがハイレベル（第１のレベル）の期間は、データ信号Ｄがデータ保持端子Ｑａに転送され、その反転信号がデータ保持端子ＱＮａに転送される通過モードとなり、クロック信号ＣＫＮがロウレベル（第２のレベル）の期間は、データ保持端子ＱａとＱＮａに転送されたデータ信号Ｄとその反転信号を保持する保持モードとなる。
【０１３６】
他方のＲＡＭ型ラッチ回路Ａ１ｂは、ｎＭＯＳトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８と、インバータ回路Ｇ６，Ｇ７とを有している。インバータ回路Ｇ６，Ｇ７はデータ保持部を構成し、データ保持端子ＱｂとＱＮｂにデータを保持する。トランジスタＭ５〜Ｍ８はデータ保持端子Ｑｂ，ＱＮｂにアクセスするためのデバイスである。クロック信号ＣＫＮを反転させたクロック信号（入力信号）ＣＫＰがハイレベルの期間は、データ保持端子Ｑａに保持されたデータ信号がデータ保持端子Ｑｂに転送され、その反転信号がデータ保持端子ＱＮｂに転送される通過モードとなり、クロック信号ＣＫＰがロウレベルの期間は、データ保持端子ＱｂとＱＮｂに転送されたデータ信号とその反転信号を保持する保持モードとなる。
【０１３７】
図６４に示すフリップフロップ回路の動作のタイミングチャートを図６５（ａ）〜図６５（ｄ）に示す。図６５（ａ）はデータ信号Ｄ、図６５（ｂ）はクロック信号ＣＫＰ、図６５（ｃ）はクロック信号ＣＫＮ、図６５（ｄ）はデータ保持端子Ｑｂの信号波形を示している。ＲＡＭ型ラッチ回路Ａ１ａ，Ａ１ｂに逆相のクロック信号ＣＫＮ，ＣＫＰを供給することにより、ＲＡＭ型ラッチ回路Ａ１ａ，Ａ１ｂは互いに排他的に通過モードまたは保持モードとなるため、図６４に示すフリップフロップ回路では図６５に示すように、クロック信号ＣＫＰの立ち上がりエッジでデータ信号Ｄを取り込んで保持する。
ＲＡＭ型ラッチ回路構成のフリップフロップ回路は、トランスミッション型フリップフロップの約３分の１の面積でレイアウトすることができる。このため、並列処理論理回路を構成する単位論理回路ｐｅを小型化し、単位論理回路ｐｅの集積密度を高めて、画像処理の解像度を高めることができる。
【０１３８】
【発明の効果】
以上説明したように、本発明によれば、目的とする信号処理に必要な論理演算を、小さな回路規模で効率よく行うことができる。その結果、単位論理回路の集積度を高めて信号処理の解像度を大きくし、かつシステムの消費電力を低減することができる。
【図面の簡単な説明】
【図１】 本発明が適用されるシステムの構成を示す図であり、（ａ）は全体構成を示し、（ｂ）は（ａ）において点線で囲まれたピクセルの構成を示す。
【図２】 本発明の実施の形態１の並列処理論理回路の全体構成を示すブロック図である。
【図３】 単位論理回路の構成を示すブロック図である。
【図４】 単位論理回路内の組合せ論理回路の回路図である。
【図５】 本発明の実施の形態２の並列処理論理回路の全体構成を示すブロック図である。
【図６】 単位論理回路の構成を示すブロック図である。
【図７】 図６に示した単位論理回路内の組合せ論理回路の構成例を示す回路図である。
【図８】 図５に示した並列処理論理回路における論理の切り替えを説明する図である。
【図９】 単位論理回路の構成を示すブロック図である。
【図１０】 本発明の実施の形態３の並列処理論理回路の全体構成を示すブロック図である。
【図１１】 単位論理回路の構成を示すブロック図である。
【図１２】 回路ブロックの構成を示す回路図である。
【図１３】 図１１に示した単位論理回路内の組合せ論理回路の回路図である。
【図１４】 単位論理回路の構成を示すブロック図である。
【図１５】 本発明の実施の形態４の並列処理論理回路の全体構成を示すブロック図である。
【図１６】 単位論理回路の構成を示すブロック図である。
【図１７】 図１６に示した単位論理回路内の組合せ論理回路の回路図である。
【図１８】 単位論理回路の構成を示すブロック図である。
【図１９】 本発明の実施の形態５の並列処理論理回路の全体構成を示すブロック図である。
【図２０】 単位論理回路の構成を示すブロック図である。
【図２１】 本発明の実施の形態６の並列処理論理回路の全体構成を示すブロック図である。
【図２２】 単位論理回路の構成を示すブロック図である。
【図２３】 本発明の実施の形態７の並列処理論理回路の全体構成を示すブロック図である。
【図２４】 単位論理回路の構成を示すブロック図である。
【図２５】 図２４に示した単位論理回路内の組合せ論理回路の回路図である。
【図２６】 単位論理回路の構成を示すブロック図である。
【図２７】 本発明の実施の形態８の並列処理論理回路の全体構成を示すブロック図である。
【図２８】 単位論理回路の構成を示すブロック図である。
【図２９】 図２８に示した単位論理回路内の組合せ論理回路の回路図である。
【図３０】 単位論理回路の構成を示すブロック図である。
【図３１】 本発明の実施の形態９の並列処理論理回路の全体構成を示すブロック図である。
【図３２】 単位論理回路の構成を示すブロック図である。
【図３３】 図３２に示した単位論理回路内の組合せ論理回路の回路図である。
【図３４】 単位論理回路の構成を示すブロック図である。
【図３５】 本発明の実施の形態１０の並列処理論理回路の全体構成を示すブロック図である。
【図３６】 単位論理回路の構成を示すブロック図である。
【図３７】 図３６に示した単位論理回路内の組合せ論理回路の回路図である。
【図３８】 単位論理回路の構成を示すブロック図である。
【図３９】 本発明の実施の形態１１の並列処理論理回路を構成する単位論理回路内の組合せ論理回路の回路図である。
【図４０】 本発明の実施の形態１２の並列処理論理回路を構成する単位論理回路内の組合せ論理回路の回路図である。
【図４１】 本発明の実施の形態１３の並列処理論理回路の全体構成を示すブロック図である。
【図４２】 単位論理回路の構成を示すブロック図である。
【図４３】 本発明の実施の形態１４の並列処理論理回路を構成する単位論理回路の回路構成を示すブロック図である。
【図４４】 図４３に示した単位論理回路の変形例を示すブロック図である。
【図４５】 図４３に示した単位論理回路の初期状態を説明するための図であり、
【図４６】 第１のステップである読み出しレジスタの指定を説明するための図である。
【図４７】 第２のステップである論理演算の実行と実行結果のレジスタへの格納とを説明するための図である。
【図４８】 第３のステップである書き込みレジスタの指定と格納とを説明するための図である。
【図４９】 第３のステップである書き込みレジスタの指定と格納とを説明するための図である。
【図５０】 図４３に示した単位論理回路の動作シーケンスを示すタイミングチャートである。
【図５１】 本発明の実施の形態１５の並列処理論理回路を構成する単位論理回路の回路構成を示すブロック図である。
【図５２】 本発明の実施の形態１６の並列処理論理回路を構成する単位論理回路の回路構成を示すブロック図である。
【図５３】 図５２に示した単位論理回路の初期状態を説明するための図である。
【図５４】 第１のステップである読み出しレジスタの指定を説明するための図である。
【図５５】 第１のステップである指定された読み出しレジスタのデータの格納を説明するための図である。
【図５６】 第２のステップである論理演算の実行と書き込みレジスタの指定を説明するための図である。
【図５７】 第３のステップである書き込みレジスタへの格納を説明するための図である。
【図５８】 図５２に示した単位論理回路の動作シーケンスを示すタイミングチャートである。
【図５９】 本発明の実施の形態１７の並列処理論理回路を構成する単位論理回路の回路構成を示すブロック図である。
【図６０】 図４３に示した単位論理回路の変形例を示すブロック図である。
【図６１】 図５１に示した単位論理回路の変形例を示すブロック図である。
【図６２】 図５２に示した単位論理回路の変形例を示すブロック図である。
【図６３】 図５９に示した単位論理回路の変形例を示すブロック図である。
【図６４】 単位論理回路内で用いられる記憶回路の一構成例を示す回路図である。
【図６５】 図６４に示した記憶回路の動作を示すタイミングチャート図である。
【図６６】 従来の並列処理論理回路を説明するための図であり、（ａ）は全体構成を示し、（ｂ）は（ａ）において点線で囲まれたピクセルの構成を示す。
【符号の説明】
１…ピクセルアレイ、２…コントローラ、３…メモリ、１０…ピクセル、ｃ１，ｃ１１，ｃ１２…組合せ論理回路、ｇ１，ｇ２，ｇ１１，ｇ１２，ｇ１３…ゲート、ｐｅ，ｐｅ００，ｐｅ０１，ｐｅ０２，ｐｅ１０，ｐｅ１１，ｐｅ１２，ｐｅ２０，ｐｅ２１，ｐｅ２２…単位論理回路、ｒ１，ｒ１１…記憶回路、ｓｅ…センサ、ｓｓ１，ｓｓ１１，ｓｓ１２…選択回路、ＩＵ，ＩＲ，ＩＤ，ＩＬ，Ｙ，ｌｏｓ，ｎ１，ｎ１１，ｎ１２，ｎ１３，ｗｒ…信号。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a parallel processing logic circuit for signal processing in which outputs of a plurality of digital data generators arranged in a matrix are processed in parallel by a plurality of unit logic circuits corresponding to each digital data generator.
[0002]
[Prior art]
As shown in FIG. 66 (a), a pixel array 101 in which a plurality of pixels 110 on which sensors for detecting unevenness of light or an object surface are mounted is arranged in a matrix, a controller 102 for controlling the pixel array 101, A system that includes a memory 103 for storing a control program, reads the surface shape of an image or an object, and performs image processing or the like has been proposed.
[0003]
In such a fingerprint recognition system, which is one of the systems, the fingerprint image collected by each sensor of the pixel array 101 is collated with a registered image registered in advance, and personal authentication is performed. At this time, if the collected fingerprint image includes a deviation from an ideal pattern such as noise or shading unevenness, there is a problem that the accuracy of collation with the registered image is lowered. For this reason, it is necessary to perform a pre-processing for performing collation with a registered image after removing noise and shading unevenness of the collected image.
As a method for performing this pre-processing, 1) a sampled image is once read out of the pixel array 101 and sequentially processed by a general-purpose microprocessor. 2) As shown in FIG. There are two methods of mounting the circuit 110p and processing the images in parallel by the unit logic circuits 110p.
[0004]
The method 1) has a problem that it takes a long time to read out image information to the outside of the pixel array 101 and a problem that it takes a long time to sequentially process it by an external microprocessor. Further, when the operating frequency of the microprocessor is increased in order to increase the processing speed, there arises a problem that the power consumption increases.
On the other hand, since the method 2) is parallel processing, the processing can be executed with a short number of computation steps. Therefore, unlike the method 1), it is not necessary to increase the operating frequency and increase the processing speed, so that the problem of increased power consumption does not occur. In addition, since it is not necessary to read the collected fingerprint image outside the pixel array 101, leakage of personal information can be prevented and safety can be improved.
[0005]
[Problems to be solved by the invention]
When the method 2) is adopted, a general-purpose microprocessor is conventionally used for the unit logic circuit 110p mounted on each pixel 110. Since this microprocessor has a multi-functional logic operation block and a storage circuit having a sufficient bit width, it can perform various image processing, but the circuit size and size of the pixel 110 are increased, and the resolution of the image processing is increased. There was a problem that could not be raised. In particular, when the characteristic length of an image pattern such as a fingerprint is determined, the pixel size must be less than a certain value (about 50 μm or less) in order to obtain a resolution that reflects this. There was a problem that could not be achieved.
[0006]
Therefore, the main object of the present invention is to reduce the size of each pixel constituting the pixel array.
Another object of the present invention is to increase the resolution of image processing of the pixel array.
[0007]
[Means for Solving the Problems]
Morphological processing is useful for preprocessing such as removal of image noise and shading unevenness. The present invention pays attention to the fact that the morphological processing is composed of combination operations having a dual relationship with each other, and limits the function of the unit logic circuit to this kind of combination operation, thereby reducing the circuit scale of the unit logic circuit. .
That is, the parallel processing logic circuit for signal processing according to the present invention performs a logical operation on the basis of digital data generators arranged in a matrix and binary information from each digital data generator corresponding to each digital data generator. The unit logic circuit includes binary information output from the digital data generator, binary information output from the unit logic circuit, and binary information output from other unit logic circuits. And an arithmetic means for exclusively executing only a predetermined combinational logic operation and its dual combinational logic operation, and outputting the binary number information that is the execution result to another unit logic circuit. And
As the digital data generator, a sensor such as a capacitive sensor that outputs a signal based on a capacitance that changes according to the distance between the electrodes, or an optical sensor that outputs a signal based on the presence or absence of light may be used.
[0008]
In this parallel processing logic circuit for signal processing, the unit logic circuit includes a first logic circuit that executes a predetermined combinational logic operation and a second logic circuit that executes a combinational logic operation that is a dual of the predetermined combinational logic operation. And a combinational logic circuit having a control circuit that exclusively switches between the first logic circuit and the second logic circuit, and binary information that is an execution result by the combinational logic circuit is stored and stored. A storage circuit that outputs binary number information to another unit logic circuit.
[0009]
Here, the unit logic circuit includes a plurality of storage circuits, and further includes a first selection circuit that selects and stores an execution result by the combinational logic circuit from the plurality of storage circuits, and each of the plurality of storage circuits. At least one of the binary number information stored in may be output to another unit logic circuit. By using a plurality of storage circuits, a plurality of intermediate results can be accumulated, so that the range of calculation functions can be expanded.
The unit logic circuit may further include a second selection circuit that selects binary number information to be input to the combinational logic circuit from a plurality of binary number information output from the plurality of storage circuits. The number of binary number information selected by the selection circuit may be 0 (zero), 1 or more.
[0010]
In addition, the arithmetic means included in the unit logic circuit includes a predetermined combinational logic operation, a combinational logic operation that is a dual combination thereof, and arbitrary 2 in a plurality of binary number information from a plurality of storage circuits included in the unit logic circuit. There may be provided means for exclusively executing and outputting a logical sum of two binary number information and a logical product of one of the two binary number information and the other. The selection logic can be efficiently realized by the logical product and logical sum executed here.
Further, the second selection circuit included in the unit logic circuit may selectively input binary number information from the external data input terminal of the unit logic circuit to the combinational logic circuit included in the unit logic circuit. As a result, binary information from the external data input terminal can be taken into the combinational logic circuit of the unit logic circuit in parallel, and arithmetic processing can be performed in parallel, thereby enabling high-speed processing.
[0011]
In addition, the combinational logic circuit included in the unit logic circuit includes binary information input from the memory circuit included in the unit logic circuit and other unit logic circuits in response to a logic modification signal input in common from the outside of the unit logic circuit. There may be a switching means for switching the validity or invalidity of the binary number information input from.
Alternatively, the combinational logic circuit included in the unit logic circuit may include binary information input from the memory circuit included in the unit logic circuit or other unit logic circuit in response to a logic modification signal input in common from the outside of the unit logic circuit. There may be switching means for switching between the validity and invalidity of the binary number information input from and the binary number information input from the external data input terminal.
[0012]
The unit logic circuit stores the binary number information included in the memory circuit and output from the combinational logic circuit, and outputs a stored binary number information to another unit logic circuit; A plurality of registers that are included in the memory circuit and that store binary number information are connected in cascade, and the output terminal of the last-stage register is connected to the input terminal of the first-stage register, and the plurality of the shift register A third selection circuit for selecting and connecting any one of the output terminal of the first register and the output terminal of the first register to the input terminal of any one of the registers And one of the binary information stored in each of a plurality of registers constituting the shift register may be input to the combinational logic circuit. As a result, it is not necessary to add a reading circuit and a writing circuit to each register, and the scale of circuit elements can be greatly reduced.
[0013]
Alternatively, the unit logic circuit includes a shift register in which a plurality of registers that are included in the memory circuit and store binary number information are cascade-connected, and an output terminal of the last-stage register is connected to an input terminal of the first-stage register; Storing one of binary information stored in each of the plurality of registers included in the storage circuit and constituting the shift register, and outputting the stored binary number information to the combinational logic circuit; Select one of the register and the output terminal of the preceding register of the one register or the output terminal of the combinational logic circuit as the input terminal of any one of the registers and the plurality of registers constituting the shift register. And a third selection circuit connected to each other, and binary number information stored in a register preceding the first register is output to another unit logic circuit It may be. As a result, it is not necessary to add a reading circuit and a writing circuit to each register, and the scale of circuit elements can be greatly reduced.
[0014]
In the signal processing parallel processing logic circuit described above, the unit logic circuit outputs binary information output from the digital data generator, binary information output from the unit logic circuit, and other unit logic circuits. A first logic circuit that selectively executes two types of arithmetic processing using the binary number information as input, a storage circuit that stores binary number information output from the first logic circuit, and A second logic circuit that selectively executes two types of arithmetic processing on the output binary number information, and outputs the binary number information that is the execution result to another unit logic circuit; The arithmetic processing executed by the second logic circuit of the unit logic circuit and the arithmetic processing executed by the first logic circuit of another unit logic circuit that receives the output of the unit logic circuit are switched by a control signal, Unions Or it may be provided with a control means for exclusively executing the combined logic operation becomes the logic operation and its dual.
[0015]
Here, the unit logic circuit includes a plurality of storage circuits, and further includes a first selection circuit that selects and stores an execution result of the first logic circuit from the plurality of storage circuits. At least one of the binary number information stored in each of them may be output to the second logic circuit. By using a plurality of storage circuits, a plurality of intermediate results can be accumulated, so that the range of calculation functions can be expanded.
The unit logic circuit may further include a second selection circuit that selects binary number information to be input to the first logic circuit from a plurality of binary number information output from the plurality of storage circuits. . The number of binary number information selected by the selection circuit may be 0 (zero), 1 or more.
[0016]
In addition, the arithmetic means included in the unit logic circuit includes a predetermined combinational logic operation, a combinational logic operation that is a dual combination thereof, and arbitrary 2 in a plurality of binary number information from a plurality of storage circuits included in the unit logic circuit. There may be provided means for exclusively executing and outputting a logical sum of two binary number information and a logical product of one of the two binary number information and the other. The selection logic can be efficiently realized by the logical product and logical sum executed here.
The second selection circuit included in the unit logic circuit may selectively input binary number information from the external data input terminal of the unit logic circuit to the first logic circuit included in the unit logic circuit. Good. As a result, binary information from the external data input terminal can be taken into the combinational logic circuit of the unit logic circuit in parallel, and arithmetic processing can be performed in parallel, thereby enabling high-speed processing.
[0017]
In addition, the first logic circuit included in the unit logic circuit is configured to receive binary number information and other units input from the memory circuit included in the unit logic circuit in response to a logic modification signal input in common from the outside of the unit logic circuit. There may be switching means for switching between valid and invalid binary information input from the logic circuit.
Alternatively, the first logic circuit included in the unit logic circuit may be binary information input from the memory circuit included in the unit logic circuit or other unit by a logic modification signal that is commonly input from the outside of the unit logic circuit. There may be switching means for switching between the validity and invalidity of the binary number information inputted from the logic circuit and the binary number information inputted from the external data input terminal.
[0018]
The unit logic circuit stores the binary number information included in the memory circuit and output from the first logic circuit, and outputs the stored binary number information to the second logic circuit. And a shift register in which a plurality of registers that are included in the memory circuit and store binary number information are cascade-connected and the output terminal of the last-stage register is connected to the input terminal of the first-stage register, and this shift register is configured A third register that selects and connects any one of the output terminal of the previous register of the one register and the output terminal of the first register to the input terminal of any one of the plurality of registers A selection circuit, and one of the binary number information stored in each of the plurality of registers constituting the shift register may be input to the first logic circuit. As a result, it is not necessary to add a reading circuit and a writing circuit to each register, and the scale of circuit elements can be greatly reduced.
[0019]
Alternatively, the unit logic circuit includes a shift register in which a plurality of registers that are included in the memory circuit and store binary number information are cascade-connected, and an output terminal of the last-stage register is connected to an input terminal of the first-stage register; One of binary information stored in each of the plurality of registers included in the memory circuit and constituting the shift register is stored, and the stored binary information is output to the first logic circuit. One of the plurality of registers constituting the shift register and the input terminal of any one of the registers, one of the output terminal of the preceding register of the one register, and the output terminal of the first logic circuit And a third selection circuit that selects and connects the two, and the binary number information stored in the register in the preceding stage of the first register is output to the second logic circuit; It may be. As a result, it is not necessary to add a reading circuit and a writing circuit to each register, and the scale of circuit elements can be greatly reduced.
[0020]
In the signal processing parallel processing logic circuit described above, the plurality of unit logic circuits arranged in a matrix are connected to the first control signal line in common for each column and in common for each row. The two control signal lines are connected, and the unit logic circuit does not update or update the contents of the memory circuit based on the combination of the control signals given to the connected first and second control signal lines. You may make it have a means to control. As a result, the logic operation can be invalidated or validated for a specific unit logic circuit. Therefore, the arithmetic processing function can be expanded.
[0021]
In the above-described parallel processing logic circuit for signal processing, the memory circuit included in the unit logic circuit takes in the data signal input to the data input terminal when the clock signal is at the first level, and the clock signal is at the second level. It may include a RAM type latch circuit that holds the data signal fetched at this time. By using a RAM-type latch circuit that can be laid out with an area about one-third that of the transmission-type latch circuit, the unit logic circuit can be further miniaturized.
In the signal processing parallel processing logic circuit described above, the unit logic circuit may perform the morphology processing by exclusively executing a predetermined combination logic operation and a combination logic operation that is a dual combination thereof.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
The parallel processing logic circuit according to the present invention is applied to a system for recognizing a surface shape or an image of an object, such as a fingerprint authentication system shown in FIG. This system includes a pixel array 1 in which a plurality of pixels 10 are arranged in a matrix, a controller 2 that controls the pixel array 1, and a memory 3 that stores a control program.
[0023]
As shown in FIG. 1B, the pixel 10 includes a sensor (digital data generator) se and a unit logic circuit pe. The sensor se detects unevenness or light on the object surface, and outputs the detection result as binary information to the unit logic circuit pe. The unit logic circuit pe performs a predetermined combinational logic operation with the binary number information output from the sensor se and the binary number information IU, IR, ID, and IL output from adjacent pixels as inputs, and the calculation result is obtained. The binary information Y is stored in a storage circuit in the unit logic circuit pe and is output to an adjacent pixel.
The unit logic circuits pe of each pixel 10 perform logic operations in parallel, and these unit logic circuits pe constitute a parallel processing logic circuit. Hereinafter, embodiments of the present invention will be described in detail.
[0024]
(Embodiment 1)
In the first embodiment of the present invention, in the unit logic circuit constituting the parallel processing logic circuit, the function of the combinational logic circuit is limited to an AND gate and an OR gate that is a dual logic thereof.
FIG. 2 is a block diagram illustrating an overall configuration of the parallel processing logic circuit according to the first embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Therefore, it goes without saying that the number of unit logic circuits pej arranged in a matrix is not limited to nine.
Wiring is provided between adjacent unit logic circuits so as to exchange data. In FIG. 2, each parallel processing logic circuit peij can transmit and receive data to and from unit logic circuits having the same i or j among adjacent unit logic circuits. However, the present invention is not limited to this.
[0025]
FIG. 3A is a block diagram showing a configuration of the unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes a combinational logic circuit c1 that performs various arithmetic processes and a storage circuit r1 that stores data processed by the combinational logic circuit c1. The output signal Y of the memory circuit r1 is input to the combinational logic circuit of the other four unit logic circuits pe01, pe10, pe12, pe21 adjacent to the unit logic circuit pe11. On the other hand, the combinational logic circuit c1 includes input signals (binary information) ID, IL, IR, and IU from the memory circuits of the four adjacent logic circuits pe01, pe10, pe12, and pe21, and the own memory circuit r1. An output signal (binary number information) Y is input.
[0026]
FIG. 3B is a block diagram showing the configuration of the unit logic circuit pe21 at the end of the matrix. In this unit logic circuit pe21, a logical value 0 is inputted as a missing input signal from above.
FIG. 3C is a block diagram showing a configuration of the unit logic circuit pe22 in the matrix corner portion. In the unit logic circuit pe22, a logic value 0 is input as input signals from above and to the right.
Similarly, in unit logic circuits at other matrix end portions and matrix corner portions, a logical value 0 is input as an input signal from a missing adjacent unit logic circuit.
[0027]
FIG. 4 is a circuit diagram of the combinational logic circuit c1 in the unit logic circuit pe11 shown in FIG. The combinational logic circuit c1 includes a 5-input AND gate (first logic circuit) g1, a 5-input OR gate (second logic circuit) g2, and a selection circuit (control circuit) ss1. Input signals ID, IL, IR, IU, and Y are input in common to the AND gate g1 and the OR gate g2. The outputs of both logic gates g1 and g2 are connected to the selection circuit ss1, and one of the logic gates g1 and g2 is controlled by the control signal los distributed in common to each unit logic circuit pej from the controller 2 shown in FIG. Is output to the memory circuit r1 as the operation result n1 of the combinational logic circuit c1. The storage circuit r1 stores the operation result n1 of the combinational logic circuit c1.
Table 1 shows the logical functions realized by the combinational logic circuit c1 together with the logical value of the control signal los.
[0028]
[Table 1]

[0029]
One example of image processing is morphological processing. In this process, binary data of “0” and “1” is given to each pixel 10 arranged in a matrix, and a logical operation based on the data of adjacent pixels is performed for each pixel 10 to obtain “0”, “ Expansion and contraction of image data composed of 1 ″ data is performed. The expansion process can be performed by the OR gate g2 shown in FIG. That is, when the pixel data of the center pixel 10 is “1”, the data of adjacent pixels can be set to “1” by the OR operation, and the “1” data can be expanded by one pixel. Conversely, the contraction process can be realized by the AND gate g1 shown in FIG. That is, if there is even one pixel having 0 data around the center pixel 10, the pixel data of the center pixel 10 can be set to 0 and the number of pixels of 1 data can be reduced.
[0030]
In the field of image processing, such as dilation processing and contraction processing, a logical operation assigned to a certain predetermined image processing may have a dual relationship with a logical operation assigned to the image processing having the opposite effect. Since the unit logic circuit pe exclusively executes a combinational logic operation having a dual relationship, both image processing operations can be efficiently realized with the same execution time. Further, by configuring the unit logic circuit pe to execute only the combinational logic operation having a dual relationship, the circuit scale and size of the unit logic circuit pe are reduced, and the degree of integration of the unit logic circuit pe is increased. The resolution of processing can be increased and the power consumption of the system can be reduced.
[0031]
(Embodiment 2)
In the second embodiment of the present invention, in the unit logic circuit constituting the parallel processing logic circuit, the function of the combinational logic circuit is limited to an AND gate and an OR gate that is the dual logic thereof.
FIG. 5 is a block diagram showing an overall configuration of the parallel processing logic circuit according to the second embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. As in the parallel processing logic circuit shown in FIG. 2, the connection relationship and the number of unit logic circuits pej are not limited to those in FIG.
[0032]
FIG. 6 is a block diagram showing a configuration of the unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes combinational logic circuits (first and second logic circuits) c11 and c12 that perform various arithmetic processes, and a storage circuit r11 that stores data processed by the combinational logic circuit c11. The output signal n12 of the storage circuit r11 is input to the combinational logic circuit of the other four adjacent unit logic circuits pe01, pe10, pe12, pe21 as Y via the combinational logic circuit c12. On the other hand, the combinational logic circuit c11 has input signals (binary number information) ID, IL, IR, IU from four adjacent unit logic circuits pe01, pe10, pe12, pe21 and its own output signal (binary number information). ) Y is input.
[0033]
FIG. 7A is a circuit diagram showing a configuration example of the combinational logic circuits c11 and c12 in the unit logic circuit pe11 shown in FIG. The combinational logic circuit c11 includes a 5-input AND gate g11, a selection circuit ss11, and an inverter g12. The combinational logic circuit c12 includes a selection circuit ss12 and an inverter g13. In the combinational logic circuit c11, the input signals ID, IL, IR, IU, and Y are input to the AND gate g11. An output signal n13 of the AND gate g11 is input to a positive / negative logic switching circuit including an inverter g12 and a selection circuit ss11. The output signal n11 of the positive / negative logic switching circuit is generated by the control signal los shared by the controller (control means) 2 shown in FIG. Switch between logic. In the combinational logic circuit c12, the output signal Y of the positive / negative logic switching circuit composed of the inverter g13 and the selection circuit ss12 is switched between the positive logic and the negative logic of the output signal n12 of the memory circuit r11 by the control signal los. It is done.
[0034]
FIG. 7B is a circuit diagram showing another configuration example of the combinational logic circuits c11 and c12 in the unit logic circuit pe11 shown in FIG. A two-input exclusive OR (EXOR) gate can obtain either positive or negative logic by setting one input to 0 or 1. Therefore, the positive / negative logic switching circuit including the inverter and the selection circuit in FIG. 7A can be replaced with one EXOR gate. Therefore, the combinational logic circuit c11 can be configured by a 5-input AND gate g11 and a 2-input EXOR gate g14, and the combinational logic circuit c12 can be configured by a 2-input EXOR gate g15.
[0035]
In this case, the input signals ID, IL, IR, IU, and Y are input to the AND gate g11. The output signal n13 of the AND gate g11 is input to the EXOR gate g14, and the output signal n11 of the EXOR gate g14 is switched between the positive logic and the negative logic of the signal n13 by the control signal los. Further, the output signal Y of the EXOR gate g15 is switched between the positive logic and the negative logic of the output signal n12 of the memory circuit r11 by the control signal los.
Table 2 shows logical functions realized by the circuits shown in FIGS. 7A and 7B together with the logical value of the control signal los.
[0036]
[Table 2]

[0037]
FIGS. 8A to 8C are diagrams for explaining logic switching in the parallel processing logic circuit shown in FIG. In each unit logic circuit peij, the positive logic of the output of the AND gate g11 is connected to the input of its own memory circuit r11, and the positive logic of the output of its own memory circuit r11 is connected to the input of the adjacent unit logic circuit Is shown in FIG. Here, as shown in FIG. 8B, in each unit logic circuit peij, the negative logic of the output of the AND gate g11 is connected to the input of its own memory circuit r11, and the negative logic of the output of its own memory circuit r11. Is connected to the input of the adjacent unit logic circuit, as shown in FIG. 8C, the logic function realized between the storage circuits r11 of each unit logic circuit peij becomes an OR gate having a dual relationship with the AND gate. Switch.
[0038]
FIGS. 9A and 9B are block diagrams showing the configuration of the unit logic circuits pe21 and pe22 at the matrix end portion or matrix corner portion (hereinafter simply referred to as matrix end portion) shown in FIG. In the unit logic circuits pe21 and pe22, the control signal los of the combinational logic circuits c11 and c12 is set so that the input signal from the adjacent unit logic circuit missing at the end of the matrix is set to the logic value 0 regardless of the logic function to be realized. As an input signal from the missing unit logic circuit. Thus, when los = 0, a logical value 0 is given as an input from the missing unit logic circuit. On the other hand, when los = 1, a logical value 1 is given. The reason why the logical value 1 is given is that the logic function realized between the unit logic circuits is not closed in one unit logic circuit but is distributed in adjacent unit logic circuits. In the adjacent unit logic circuit, since the negative logic of the output from the memory circuit r11 is taken, 1 obtained by inverting the logical value 0 that should be given is given.
[0039]
In the parallel processing logic circuit shown in FIGS. 2 to 4, two logic gates g <b> 1 and g <b> 2 having a dual relationship are prepared in advance and their logics are switched by input and output. In the parallel processing logic circuit, the same function can be realized by switching between positive logic and negative logic. For this reason, the required circuit scale is small and the input load capacity of the adjacent unit logic circuit is reduced. Therefore, the area of the unit logic circuit can be reduced, the power consumption can be reduced, and the speed can be increased.
[0040]
(Embodiment 3)
In the third embodiment of the present invention, a plurality of storage circuits can be used in a unit logic circuit constituting a parallel processing logic circuit.
FIG. 10 is a block diagram showing the overall configuration of the parallel processing logic circuit of the third embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. Similar to the parallel processing logic circuit shown in FIG. 2, the connection relationship and the number of unit logic circuits pej are not limited to those shown in FIG.
[0041]
FIG. 11 is a block diagram showing a configuration of the unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes a combinational logic circuit c1, a selection circuit s1 that is a second selection circuit, and a circuit block blk1 including a storage circuit and a selection circuit.
FIG. 12 is a circuit diagram showing a configuration of the circuit block blk1. The circuit block blk1 includes D flip-flops ff1, dff2,..., Dfn constituting n memory circuits, and selection circuits sd1, sd2,. The operation result n1 of the combinational logic circuit c1 is given in common to the D flip-flops fff1 to diffn, and only the D flip-flop selected by the control signal ors receives data from the combinational logic circuit c1 at the rising edge of the write signal wr. Capture. On the other hand, D flip-flops not selected by the control signal ors rewrite the current stored data.
[0042]
As shown in FIG. 11, the output signal of one memory circuit r1 in the circuit block blk1 is output as a signal Y to the other four adjacent unit logic circuits pe01, pe10, pe12, and pe21.
The signal Y and the output signal n2 (shown as a multi-bit signal) of (n−1) storage circuits r2 to rn in the circuit block blk1 are supplied to the selection circuit s1. Only the signal selected by the control signal irs is input to the combinational logic circuit c1 as the signal n3. The number of signals to be selected is not limited to one but may be zero or plural. Further, input signals ID, IL, IR, and IU from four other adjacent unit logic circuits pe01, pe10, pe12, and pe21 are input to the combinational logic circuit c1.
[0043]
FIG. 13 is a circuit diagram of the combinational logic circuit c1 in the unit logic circuit pe11 shown in FIG. The combinational logic circuit c1 includes a 5-input AND gate g1, a 5-input OR gate g2, and a selection circuit ss1. The logic function realized by the combinational logic circuit c1 is switched between the AND gate and the OR gate by the control signal los given to the selection circuit ss1. The output signal n1 of the combinational logic circuit c1 is input to the circuit block blk1, and the contents are stored in some of the memory circuits selected by the control signal ors.
[0044]
14A and 14B are block diagrams showing the configuration of the unit logic circuits pe21 and pe22 at the matrix end shown in FIG. In the unit logic circuits pe21 and pe22, a logical value 0 is input as an input signal from the missing adjacent unit logic circuit. The same applies to the unit logic circuits at the other end of the matrix.
The parallel processing logic circuits shown in FIGS. 10 to 14 can obtain the following effects in addition to the effects of the parallel processing logic circuits shown in FIGS. That is, by using a plurality of memory circuits in the unit logic circuit pej constituting the parallel processing logic circuit, a plurality of intermediate results of the calculation can be accumulated, so that the range of the calculation function can be expanded.
The control signals los, ors, irs and the write signal wr are given from the controller 2 shown in FIG. Moreover, in FIGS. 10-14, the same part or equivalent part in FIGS. 2-4 is shown with the same code | symbol.
[0045]
(Embodiment 4)
In the fourth embodiment of the present invention, a plurality of storage circuits can be used in a unit logic circuit constituting a parallel processing logic circuit.
FIG. 15 is a block diagram showing an overall configuration of the parallel processing logic circuit according to the fourth embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. As in the parallel processing logic circuit shown in FIG. 5, the connection relationship and the number of unit logic circuits pej are not limited to those in FIG.
[0046]
FIG. 16 is a block diagram showing a configuration of unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes combinational logic circuits c11 and c12, a selection circuit s1 as a second selection circuit, and a circuit block blk11 including a memory circuit and a selection circuit.
The configuration and operation of the circuit block blk11 are the same as those shown in FIG. In other words, the circuit block blk11 includes D flip-flops df1 to dfn constituting n memory circuits and selection circuits sd1 to sdn constituting a first selection circuit, and is selected by the control signal ors. Only takes the operation result n11 of the combinational logic circuit c11, and the other D flip-flops rewrite the current stored data.
[0047]
As shown in FIG. 16, the output signal n12 of one storage circuit r11 in the circuit block blk11 is processed by the combinational logic circuit c12 to become a signal Y, and the other four adjacent unit logic circuits pe01, pe10, pe12. , Pe21. The signal Y and the output signal n14 (shown as a multi-bit signal) of (n−1) storage circuits r12 to r1n in the circuit block blk11 are applied to the selection circuit s1. Only the signal selected by the control signal irs is input to the combinational logic circuit c11 as the signal n15. The number of signals to be selected is not limited to one but may be zero or plural. The combinational logic circuit c11 receives input signals ID, IL, IR, and IU from four other adjacent unit logic circuits pe01, pe10, pe12, and pe21.
[0048]
FIG. 17 is a circuit diagram showing a configuration example of the combinational logic circuits c11 and c12 in the unit logic circuit pe11 shown in FIG. The combinational logic circuit c11 includes a 5-input AND gate g11, a selection circuit ss11, and an inverter g12. The combinational logic circuit c12 includes a selection circuit ss12 and an inverter g13. The selection circuit ss11 and the inverter g12, and the selection circuit ss12 and the inverter g13 form a positive / negative logic switching circuit, respectively, and switch the positive logic and negative logic of the input signal according to the control signal los and output them. By combining this positive / negative logic selection circuit and the 5-input AND gate g11, the logical function realized between the storage circuits of the unit logic circuit pej can be switched between the AND gate and the OR gate. The combinational logic circuits c11 and c12 may be configured using EXOR gates as in FIG. 7B.
The output signal n11 of the combinational logic circuit c11 is input to the circuit block blk11, and the contents are stored in some of the memory circuits selected by the control signal ors.
[0049]
As shown in FIGS. 18 (a) and 18 (b), the unit logic circuits pe21 and pe22 at the matrix end shown in FIG. 15 are arranged in parallel as shown in FIGS. 9 (a) and 9 (b). Similar to the processing logic circuit, the control signal los of the combinational logic circuits c11 and c12 is given as an input signal from the adjacent unit logic circuit that is missing at the end of the matrix. Thereby, the input signal from the missing adjacent unit logic circuit can be set to the logic value 0 regardless of the logic function to be realized. The same applies to the unit logic circuits at the other end of the matrix.
[0050]
In the parallel processing logic circuits shown in FIGS. 15 to 18, a plurality of intermediate results can be accumulated by using a plurality of storage circuits in the unit logic circuit peij constituting the parallel processing logic circuits. Can be widened. In addition, when the logic function realized between unit logic circuits is switched between an AND gate and an OR gate, the logic gate to be used is shared, so the circuit scale of the unit logic circuit is reduced, and the input load capacity of the adjacent unit logic circuit Can be reduced. Thereby, low power consumption and high speed operation of the unit logic circuit can be realized.
15 to 18, the same or corresponding parts in FIGS. 5 to 9 are denoted by the same reference numerals.
[0051]
(Embodiment 5)
In the fifth embodiment of the present invention, in each pixel 10 of the pixel array 1 shown in FIG. 1, binary information output from the sensor se can be taken into the unit logic circuit pe.
FIG. 19 is a block diagram showing an overall configuration of the parallel processing logic circuit according to the fifth embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. As in the parallel processing logic circuit shown in FIG. 2, the connection relationship and the number of unit logic circuits pej are not limited to those in FIG.
[0052]
Each unit logic circuit pej has an external data input terminal, and this external data input terminal is connected to the output terminal of the sensor seij in the same pixel 10 as each unit logic circuit pej. Therefore, the output signal ISij (i, j = 0, 1, 2) of the sensor seij is given from the external data input terminal to the unit logic circuit peij.
[0053]
FIG. 20A is a block diagram showing a configuration of the unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes a combinational logic circuit c1, a selection circuit s1 that is a second selection circuit, and a circuit block blk1 including a storage circuit and a selection circuit.
The configuration and operation of the circuit block blk1 are the same as those shown in FIG. That is, the circuit block blk1 includes D flip-flops ff1 to dfn constituting n memory circuits and selection circuits sd1 to sdn constituting the first selection circuit, and is selected by the control signal ors. Only takes the operation result n1 of the combinational logic circuit c1, and the other D flip-flops rewrite the current stored data.
[0054]
As shown in FIG. 20A, the output signal of one storage circuit r1 in the circuit block blk1 is output as a signal Y to the other four adjacent unit logic circuits pe01, pe10, pe12, and pe21.
The signal Y and the output signal n2 (shown as a multi-bit signal) of (n−1) storage circuits r2 to rn in the circuit block blk1 are supplied to the selection circuit s1. The selection circuit s1 is further supplied with the output signal IS11 of the sensor se11, and only the signal selected by the control signal irs among them is input to the combinational logic circuit c1 as the signal n3. Further, input signals ID, IL, IR, and IU from four other adjacent unit logic circuits pe01, pe10, pe12, and pe21 are input to the combinational logic circuit c1.
[0055]
The combinational logic circuit c1 has the configuration shown in FIG. 13, and the logic function realized by the combinational logic circuit c1 can be switched between the AND gate and the OR gate by the control signal los given to the selection circuit ss1. . The output signal n1 of the combinational logic circuit c1 is input to the circuit block blk1, and the contents are stored in one or a plurality of n memory circuits r1 to rn selected by the control signal ors.
20B and 20C are block diagrams showing the configuration of the unit logic circuits pe21 and pe22 at the matrix end shown in FIG. In the unit logic circuits pe21 and pe22, a logical value 0 is input as an input signal from the missing adjacent unit logic circuit. The same applies to the unit logic circuits at the other end of the matrix.
[0056]
In addition to the effects of the parallel processing logic circuits shown in FIGS. 2 to 4, the parallel processing logic circuits shown in FIGS. That is, in each pixel 10 of the pixel array 1, the output signal ISij of the sensor seij can be fetched in parallel to the combinational logic circuit c1 of the unit logic circuit peij, and the fetched signal ISij can be arithmetically processed on the pixel array 1. Image processing is possible. Further, by using a plurality of memory circuits in each unit logic circuit pej, a plurality of intermediate results of the calculation can be accumulated, so that the range of calculation functions can be expanded.
19 to 20, the same or corresponding parts in FIGS. 2 to 4 and FIGS. 10 to 14 are denoted by the same reference numerals.
[0057]
(Embodiment 6)
In the sixth embodiment of the present invention, binary information output from the sensor se can be taken into the unit logic circuit pe in each pixel 10 of the pixel array 1 shown in FIG.
FIG. 21 is a block diagram showing an overall configuration of the parallel processing logic circuit according to the sixth embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. As in the parallel processing logic circuit shown in FIG. 2, the connection relationship and the number of unit logic circuits pej are not limited to those in FIG.
[0058]
Each unit logic circuit pej has an external data input terminal, and this external data input terminal is connected to the output terminal of the sensor seij in the same pixel 10 as each unit logic circuit pej. Therefore, the output signal ISij (i, j = 0, 1, 2) of the sensor seij is given from the external data input terminal to the unit logic circuit peij.
[0059]
FIG. 22A is a block diagram showing a configuration of the unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes combinational logic circuits c11 and c12, a selection circuit s1 as a second selection circuit, and a circuit block blk11 including a memory circuit and a selection circuit.
The configuration and operation of the circuit block blk11 are the same as those shown in FIG. In other words, the circuit block blk11 includes D flip-flops df1 to dfn constituting n memory circuits and selection circuits sd1 to sdn constituting a first selection circuit, and is selected by the control signal ors. Only takes the operation result n11 of the combinational logic circuit c11, and the other D flip-flops rewrite the current stored data.
[0060]
As shown in FIG. 22A, the output signal n12 of one storage circuit r11 in the circuit block blk11 is processed by the combinational logic circuit c12 to become a signal Y, and the other four unit logic circuits pe01, It is output to pe10, pe12, and pe21.
The signal Y and the output signal n14 (shown as a multi-bit signal) of (n−1) storage circuits r12 to r1n in the circuit block blk11 are applied to the selection circuit s1. The selection circuit s1 is further supplied with the output signal IS11 of the sensor se11, and only a signal selected from the control signal irs by the control signal irs is input to the combinational logic circuit c11 as the signal n15. The combinational logic circuit c11 receives input signals ID, IL, IR, and IU from four other adjacent unit logic circuits pe01, pe10, pe12, and pe21.
[0061]
The combinational logic circuits c11 and c12 have the configuration shown in FIG. 17, and a logical function realized between the storage circuits of the unit logic circuit pej is obtained by an AND gate by a control signal los given to the selection circuits ss11 and ss12 And the OR gate. The combinational logic circuits c11 and c12 may be configured using EXOR gates as in FIG. 7B.
The output signal n11 of the combinational logic circuit c11 is input to the circuit block blk11, and the contents are stored in one or a plurality of n memory circuits r11 to r1n selected by the control signal ors.
[0062]
As shown in FIGS. 22B and 22C, in the unit logic circuits pe21 and pe22 at the matrix end shown in FIG. 21, as in FIGS. 9A and 9B, A control signal los of the combinational logic circuits c11 and c12 is given as an input signal from an adjacent unit logic circuit that is missing at the end of the matrix. Thereby, the input signal from the missing adjacent unit logic circuit can be set to the logic value 0 regardless of the logic function to be realized. The same applies to the unit logic circuits at the other end of the matrix.
[0063]
According to the parallel processing logic circuit shown in FIGS. 21 to 22, in each pixel 10 of the pixel array 1, the output signal ISij of the sensor seij is taken in parallel to the combinational logic circuit c11 of the unit logic circuit peij, and the signal taken in Since ISij can be calculated on the pixel array 1, high-speed image processing is possible. Further, by using a plurality of memory circuits in each unit logic circuit pej, a plurality of intermediate results of the calculation can be accumulated, so that the range of calculation functions can be expanded. In addition, when the logic function realized between unit logic circuits is switched between an AND gate and an OR gate, the logic gate to be used is shared, so the circuit scale of the unit logic circuit is reduced, and the input load capacity of the adjacent unit logic circuit Can be reduced. Thereby, low power consumption and high speed operation of the unit logic circuit can be realized. 21 to 22, the same or corresponding parts in FIGS. 5 to 9 and 15 to 18 are denoted by the same reference numerals.
[0064]
(Embodiment 7)
The seventh embodiment of the present invention enables a logical operation between the contents of two storage circuits in a unit logic circuit constituting a parallel processing logic circuit.
FIG. 23 is a block diagram showing an overall configuration of the parallel processing logic circuit according to the seventh embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. Similar to the parallel processing logic circuit shown in FIG. 2, the connection relationship and the number of unit logic circuits pej are not limited to those shown in FIG.
[0065]
FIG. 24 is a block diagram showing a configuration of the unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes a combinational logic circuit c1, a selection circuit s1 that is a second selection circuit, and a circuit block blk1 including a storage circuit and a selection circuit.
The configuration and operation of the circuit block blk1 are the same as those shown in FIG. That is, the circuit block blk1 is composed of D flip-flops df1 to dfn constituting n memory circuits and selection circuits sd1 to sdn constituting a first selection circuit, and is selected by the control signal ors. Only takes the operation result n1 of the combinational logic circuit c1, and the other D flip-flops rewrite the current stored data.
[0066]
As shown in FIG. 24, the output signal of one storage circuit r1 in the circuit block blk1 is output as a signal Y to the other four adjacent unit logic circuits pe01, pe10, pe12, and pe21.
The signal Y and the output signal n2 (shown as a multi-bit signal) of the (n−1) storage circuits r2 to rn in the circuit block blk1 are given to the selection circuit s1 and selected by the control signal irs. Only the processed signal is input to the combinational logic circuit c1 as the signal n3. Furthermore, input signals ID, IL, IR, and IU from four adjacent other unit logic circuits pe01, pe10, pe12, and pe21 and its own output signal Y are input to the combinational logic circuit c1.
[0067]
FIG. 25 is a circuit diagram of the combinational logic circuit c1 in the unit logic circuit pe11 shown in FIG. The combinational logic circuit c1 includes a 5-input AND gate g1, a 5-input OR gate g2, a 2-input AND gate g4, a 2-input OR gate g5, an inverter g3, and a selection circuit ss2. The 5-input AND gate g1 and 5-input OR gate g2 include input signals ID, IL, IR, IU from four adjacent unit logic circuits pe01, pe10, pe12, pe21, and an output signal Y of the unit logic circuit pe11 itself. Are input in common. The 2-input AND gate g4 receives the signal n3 from the selection circuit s1 and the signal Y via the inverter g3. The 2-input OR gate g5 receives the signal n3 from the selection circuit s1 and the inverter g3. The signal Y that does not pass through is input. The output signals of these logic gates g1, g2, g4, and g5 are input to the selection circuit ss2, and the control signal los [1] distributed in common to the unit logic circuits pej from the controller 2 shown in FIG. , Los [0], one of the output signals of the logic gates g1, g2, g4, and g5 is selected and output to the circuit block blk1 as the operation result n1 of the combinational logic circuit c1. The contents are stored in some of the n memory circuits r1 to rn selected by the control signal ors.
Table 3 shows the correspondence between the logic function realized by the combinational logic circuit c1 and the control signal los [1-0].
[0068]
[Table 3]

[0069]
As described above, the unit logic circuit pe11 shown in FIG. 24 is selected from the output signal Y of one storage circuit r1 in the circuit block blk1 and the output signals of n storage circuits r1 to rn. A logical operation is performed with the signal n3. Specifically, the logical sum of the output signal Y of the storage circuit r1 and the signal n3 which is one of the output signals of the storage circuits r1 to rn, and the logical negation of one of the signals Y and n3 and the logic of the other. Product is switched and executed. The selection logic can be efficiently realized by the logical product and logical sum executed here.
[0070]
26 (a) and 26 (b) are block diagrams showing the configurations of the unit logic circuits pe21 and pe22 at the matrix end shown in FIG. In the unit logic circuits pe21 and pe22, a logical value 0 is input as an input signal from the missing adjacent unit logic circuit. The same applies to the unit logic circuits at the other end of the matrix.
The parallel processing logic circuits shown in FIGS. 23 to 26 can obtain the following effects in addition to the effects of the parallel processing logic circuits shown in FIGS. That is, the product-sum logic operation can be easily executed between the contents of the plurality of storage circuits r1 to rn in the unit logic circuit pej, and the logic function on the parallel logic circuit can be further expanded.
23 to 26, the same portions or corresponding portions in FIGS. 2 to 4 and 13 are denoted by the same reference numerals.
[0071]
(Embodiment 8)
The eighth embodiment of the present invention enables a logical operation between the contents of two storage circuits in a unit logic circuit constituting a parallel processing logic circuit.
FIG. 27 is a block diagram showing the overall configuration of the parallel processing logic circuit of the present embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. As in the parallel processing logic circuit shown in FIG. 5, the connection relationship and the number of unit logic circuits pej are not limited to those shown in FIG.
[0072]
FIG. 28 is a block diagram showing a configuration of unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes combinational logic circuits c11 and c12, a selection circuit s1 that is a second selection circuit, a circuit block blk11 including a storage circuit and a selection circuit, a NOR gate gg1, and an inverter gg2.
The configuration and operation of the circuit block blk11 are the same as those shown in FIG. In other words, the circuit block blk11 includes D flip-flops df1 to dfn constituting n memory circuits and selection circuits sd1 to sdn constituting a first selection circuit, and is selected by the control signal ors. Only takes the operation result n11 of the combinational logic circuit c11, and the other D flip-flops rewrite the current stored data.
[0073]
As shown in FIG. 28, the output signal n12 of one storage circuit r11 in the circuit block blk11 is processed by the combinational logic circuit c12 to become the signal Y, and the other four adjacent unit logic circuits pe01, pe10, pe12. , Pe21. The output signal n12 of the memory circuit r11 and the output signal n14 (illustrated as a multi-bit signal) of (n−1) memory circuits r12 to r1n in the circuit block blk11 are given to the selection circuit s1. . Only the signal selected by the control signal irs is input to the combinational logic circuit c11 as the signal n15. The combinational logic circuit c11 includes input signals ID, IL, IR, and IU from four other adjacent unit logic circuits pe01, pe10, pe12, and pe21 and an output signal Y of the unit logic circuit pe11 itself. Entered.
[0074]
FIG. 29 is a circuit diagram showing a configuration example of the combinational logic circuits c11 and c12 in the unit logic circuit pe11 shown in FIG. The combinational logic circuit c11 includes a 5-input AND gate g11, a 2-input AND gate g16, a 2-input OR gate g18, inverters g12, g17, and a selection circuit ss13. The combinational logic circuit c12 includes an inverter g13, And a selection circuit ss12.
[0075]
In the combinational logic circuit c11, the 5-input AND gate g11 includes input signals ID, IL, IR, and IU from the four adjacent unit logic circuits pe01, pe10, pe12, and pe21, and an output signal Y of the unit logic circuit pe11 itself. Are entered. The 2-input AND gate g16 receives the signal n15 from the selection circuit s1 and the signal Y via the inverter g17. The 2-input OR gate g18 receives the signal n15 from the selection circuit s1 and the inverter g17. The signal Y that does not pass through is input. The selection circuit ss13 receives the output signals of these logic gates g11, g16, g18 and the output signal of the 5-input AND gate g11 via the inverter g12. The selection circuit ss13 is controlled by the control signals los [1] and los [0], and outputs one signal selected from the input signals as the operation result n11 of the combinational logic circuit c11. The calculation result n11 is input to the circuit block blk11 and stored in one or more of the n storage circuits r11 to r1n selected by the control signal ors.
[0076]
On the other hand, in the combinational logic circuit c12, the output signal n12 of one memory circuit r11 in the circuit block blk11 and the output signal n12 via the inverter g13 are input to the selection circuit ss12. The selection circuit ss12 is controlled by a signal obtained by decoding the signals given to the control signals los [1] and los [0] by the NOR gate gg1 and the inverter gg2 and uses one signal selected from the input signals as a signal Y. Output.
By using the circuit configurations of the combinational logic circuits c11 and c12, the four types of combinational logic functions shown in Table 4 below can be realized by setting the control signal los [1-0].
[0077]
[Table 4]

[0078]
In the combinational logic circuits c11 and c12, the selection circuit ss13 and the inverter g12, and the selection circuit ss12 and the inverter g13 form a positive / negative logic switching circuit, respectively, and switch and output the positive logic and the negative logic of the input signal. By combining these positive / negative logic selection circuits and the 5-input AND gate g11, the logic function realized between the memory circuits of the unit logic circuit pej can be switched between the AND gate and the OR gate.
Further, in the unit logic circuit pe11, a signal n15 selected from the signal Y based on the output signal n12 of one storage circuit r11 in the circuit block blk11 and the output signal n14 of n storage circuits r11 to r1n. Logical operations can be performed between
[0079]
30 (a) and 30 (b) are block diagrams showing the configuration of the unit logic circuits pe21 and pe22 at the end of the matrix shown in FIG. In the unit logic circuits pe21 and pe22, the input signals from the adjacent unit logic circuits that are missing at the end of the matrix are always set to the logic value 0 by the four types of logic functions to be realized. A signal obtained by decoding los [1] and los [0] is given as an input signal from the missing unit logic circuit. That is, a logical value 1 is given as missing data only when los [1-0] = (10), and a logical value 0 is given otherwise. The same applies to the unit logic circuits at the other end of the matrix.
[0080]
In the parallel processing logic circuit shown in FIG. 27 to FIG. 30, a plurality of intermediate results can be accumulated by using a plurality of memory circuits in the unit logic circuit peij constituting the parallel processing logic circuit. Can be widened. In addition, a product-sum logical operation between the contents of the plurality of storage circuits can be easily executed. Further, the logic function realized between the unit logic circuits can be switched between the AND gate and the OR gate. In this case, by sharing the logic gate to be used, the circuit scale of the unit logic circuit is reduced, and the adjacent unit The input load capacity of the logic circuit can be reduced. Thereby, low power consumption and high speed operation of the unit logic circuit can be realized.
27 to 30, the same or corresponding portions in FIGS. 5 to 9 and FIGS. 15 to 18 are denoted by the same reference numerals.
[0081]
(Embodiment 9)
In the ninth embodiment of the present invention, in each pixel 10 of the pixel array 1 shown in FIG. 1, binary information output from the sensor se can be taken into the unit logic circuit pe, and 2 in the unit logic circuit. A logical operation can be performed between the contents of two memory circuits.
FIG. 31 is a block diagram showing an overall configuration of the parallel processing logic circuit according to the ninth embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. As in the parallel processing logic circuit shown in FIG. 2, the connection relation and the number of unit logic circuits pej are not limited to those shown in FIG.
[0082]
Each unit logic circuit pej has an external data input terminal, and this external data input terminal is connected to the output terminal of the sensor seij in the same pixel 10 as each unit logic circuit pej. Therefore, the output signal ISij (i, j = 0, 1, 2) of the sensor seij is given from the external data input terminal to the unit logic circuit peij.
[0083]
FIG. 32 is a block diagram showing a configuration of the unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes a combinational logic circuit c1, a selection circuit s1 that is a second selection circuit, and a circuit block blk1 including a storage circuit and a selection circuit.
The configuration and operation of the circuit block blk1 are the same as those shown in FIG. That is, the circuit block blk1 includes D flip-flops ff1 to dfn constituting n memory circuits and selection circuits sd1 to sdn constituting the first selection circuit, and is selected by the control signal ors. Only takes the operation result n1 of the combinational logic circuit c1, and the other D flip-flops rewrite the current stored data.
[0084]
As shown in FIG. 32, the output signal of one storage circuit r1 in the circuit block blk1 is output as a signal Y to the other four adjacent unit logic circuits pe01, pe10, pe12, and pe21.
Further, the signal Y, the output signal n2 (illustrated as a multi-bit signal) of the (n−1) storage circuits r2 to rn in the circuit block blk1, and the output signal IS11 of the sensor se11 are sent to the selection circuit s1. Only the signal selected by the control signal irs is input to the combinational logic circuit c1 as the signal n3. Furthermore, input signals ID, IL, IR, and IU from four adjacent other unit logic circuits pe01, pe10, pe12, and pe21 and its own output signal Y are input to the combinational logic circuit c1.
[0085]
FIG. 33 is a circuit diagram of the combinational logic circuit c1 in the unit logic circuit pe11 shown in FIG. The configuration and operation of this combinational logic circuit c1 are the same as those shown in FIG. However, the two-input AND gate g4 and the two-input OR gate g5 include an output signal Y of the storage circuit r1 in the unit logic circuit pe11, an output signal n2 of the storage circuits r2 to rn, and an output signal IS11 of the sensor se11. The signal n3 selected from is input in common.
As shown in FIG. 32, the operation result n1 of the combinational logic circuit c1 is output to the circuit block blk1, and the contents are stored in one or a plurality of n memory circuits r1 to rn selected by the control signal ors. The
[0086]
34 (a) and 34 (b) are block diagrams showing the configuration of the unit logic circuits pe21 and pe22 at the matrix end shown in FIG. In the unit logic circuits pe21 and pe22, a logical value 0 is input as an input signal from the missing adjacent unit logic circuit. The same applies to the unit logic circuits at the other end of the matrix.
[0087]
The parallel processing logic circuits shown in FIGS. 31 to 34 can obtain the following effects in addition to the effects of the parallel processing logic circuits shown in FIGS. That is, in each pixel 10 of the pixel array 1, the output signal ISij of the sensor seij can be fetched in parallel to the combinational logic circuit c1 of the unit logic circuit peij, and the fetched signal ISij can be arithmetically processed on the pixel array 1. Image processing is possible. Further, by using a plurality of memory circuits in each unit logic circuit pej, a plurality of intermediate results of the calculation can be accumulated, so that the range of calculation functions can be expanded. Furthermore, the product-sum logic operation can be easily executed between the contents of the plurality of storage circuits r1 to rn in the unit logic circuit pej, and the logic function on the parallel logic circuit can be further expanded.
31 to 34, the same or corresponding parts in FIGS. 10 to 14, 19 to 20, and 23 to 26 are denoted by the same reference numerals.
[0088]
(Embodiment 10)
In the tenth embodiment of the present invention, in each pixel 10 of the pixel array 1 shown in FIG. 1, binary information output from the sensor se can be taken into the unit logic circuit pe, and 2 in the unit logic circuit. A logical operation can be performed between the contents of two memory circuits.
FIG. 35 is a block diagram showing an overall configuration of the parallel processing logic circuit of the tenth embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. As in the parallel processing logic circuit shown in FIG. 2, the connection relation and the number of unit logic circuits pej are not limited to those shown in FIG.
[0089]
Each unit logic circuit pej has an external data input terminal, and this external data input terminal is connected to the output terminal of the sensor seij in the same pixel 10 as each unit logic circuit pej. Therefore, the output signal ISij (i, j = 0, 1, 2) of the sensor seij is given from the external data input terminal to the unit logic circuit peij.
[0090]
FIG. 36 is a block diagram showing a configuration of unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 includes combinational logic circuits c11 and c12, a selection circuit s1 that is a second selection circuit, a circuit block blk11 including a storage circuit and a selection circuit, a NOR gate gg1, and an inverter gg2.
The configuration and operation of the circuit block blk11 are the same as those shown in FIG. That is, the circuit block blk11 is composed of D flip-flops df1 to dfn constituting n memory circuits and selection circuits sd1 to sdn constituting a first selection circuit, and is selected by the control signal ors. Only takes the operation result n11 of the combinational logic circuit c11, and the other D flip-flops rewrite the current stored data.
[0091]
As shown in FIG. 36, the output signal n12 of one storage circuit r11 in the circuit block blk11 is processed by the combinational logic circuit c12 to become a signal Y, and the other four adjacent unit logic circuits pe01, pe10, pe12. , Pe21.
Further, the output signal n12 of the storage circuit r11, the output signal n14 (shown as a multi-bit signal) of (n−1) storage circuits r12 to r1n in the circuit block blk11, and the output signal IS11 of the sensor se11 Is supplied to the selection circuit s1, and only the signal selected by the control signal irs is input to the combinational logic circuit c11 as the signal n15. Further, the combinational logic circuit c11 receives input signals ID, IL, IR, and IU from four other adjacent unit logic circuits pe01, pe10, pe12, and pe21 and an output signal Y of the unit logic circuit pe11 itself. The
[0092]
FIG. 37 is a circuit diagram of combinational logic circuits c11 and c12 in unit logic circuit pe11 shown in FIG. The configuration and operation of combinational logic circuits c11 and c12 are the same as those shown in FIG. However, the two-input AND gate g16 and the two-input OR gate g18 include the output signal n12 of the storage circuit r11 in the unit logic circuit pe11, the output signal n14 (multiple bits) of the storage circuits r12 to r1n, and the sensor se11. A signal n15 selected from the output signal IS11 is input in common.
As shown in FIG. 36, the operation result n11 of the combinational logic circuit c11 is output to the circuit block blk11, and the contents are stored in one or more of the n memory circuits r11 to r1n selected by the control signal ors. The
[0093]
As shown in FIGS. 38 (a) and 38 (b), the unit logic circuits pe21 and pe22 at the matrix end shown in FIG. 35 are similar to FIGS. 30 (a) and 30 (b). Logic gates gg1 and gg2 provide signals obtained by decoding control signals los [1] and los [0] as input signals from adjacent unit logic circuits that are missing at the end of the matrix. As a result, the input signal from the missing adjacent unit logic circuit can be always set to the logical value 0 by the four types of logic functions to be realized. The same applies to the unit logic circuits at the other end of the matrix.
[0094]
35 to 38, in each pixel 10 of the pixel array 1, the output signal ISij of the sensor seij is taken in parallel to the combinational logic circuit c11 of the unit logic circuit peij, and the taken-in signal Since ISij can be calculated on the pixel array 1, high-speed image processing is possible. Further, by using a plurality of memory circuits in each unit logic circuit pej, a plurality of intermediate results of the calculation can be accumulated, so that the range of calculation functions can be expanded. In addition, a product-sum logical operation between the contents of the plurality of storage circuits can be easily executed. Further, the logic function realized between the unit logic circuits can be switched between the AND gate and the OR gate. In this case, by sharing the logic gate to be used, the circuit scale of the unit logic circuit is reduced, and the adjacent unit The input load capacity of the logic circuit can be reduced. Thereby, low power consumption and high speed operation of the unit logic circuit can be realized.
35 to 38, the same or corresponding parts in FIGS. 15 to 18, 21 to 22 and 27 to 30 are denoted by the same reference numerals.
[0095]
(Embodiment 11)
The eleventh embodiment of the present invention is a combinational logic circuit c1 in the unit logic circuit peij (i, j = 0, 1, 2) in the parallel processing logic circuit shown in FIGS. 23 to 26 and 31 to 34. This function can be changed by a logic modification signal distributed in common to each unit logic circuit peij.
FIG. 39 is a circuit diagram of the combinational logic circuit in the unit logic circuit pe11 according to the eleventh embodiment. The combinational logic circuit c1 includes a 10-input AND-OR gate g8, a 10-input OR-AND gate g9, 2-input AND gates g4, g6, and g7, a 2-input OR gate g5, an inverter g3, and a selection circuit ss2. It consists of.
[0096]
The 10-input AND-OR gate g8 and the 10-input OR-AND gate g9 include input signals ID, IL, IR, and IU from the four adjacent unit logic circuits pe01, pe10, pe12, and pe21 and the unit logic circuit pe11 itself. In addition to the output signal Y, the modification logic signals xD, xL, xR, xU, and xC are input in common. The 2-input AND gate g6 receives the signal Y and the modification logic signal xC, and the 2-input AND gate g7 receives the signal n3 from the selection circuit s1 and the modification logic signal xI. The output signal of the 2-input AND gate g7 and the output signal of the 2-input AND gate g6 via the inverter g3 are input to the 2-input AND gate g4, and the 2-input AND gate g5 is input to the 2-input AND gate g5. The output signal of the gate g7 and the output signal of the two-input AND gate g6 that does not pass through the inverter g3 are input. Output signals of the logic gates g8, g9, g4, and g5 are input to the selection circuit ss2, and control signals los [1], los distributed in common to the unit logic circuits pej from the controller 2 shown in FIG. [0] selects one of the output signals of the logic gates g8, g9, g4, and g5 and outputs the selected signal to the circuit block blk1 as the operation result n1 of the combinational logic circuit c1.
Table 5 shows the correspondence between the control signal los [1-0] and the logical function realized by the combinational logic circuit c1.
[0097]
[Table 5]

[0098]
The 10-input AND-OR gate g8 and the 10-input OR-AND gate g9 individually input the input signals ID, IL, IR, IU, and Y of the combinational logic circuit c1 according to the logic modification signals xD, xL, xR, xU, and xC. Can be enabled or disabled. Further, the 2-input AND gate g7 converts the signal n3 selected by the selection circuit s1 from the output signals IS of the storage circuits r1 to rn and the output signal IS of the sensor se according to the logic modification signal xI into the logic gates g4 and g5. Can be enabled or disabled.
[0099]
(Embodiment 12)
The twelfth embodiment of the present invention is a combinational logic circuit constituting a unit logic circuit peij (i, j = 0, 1, 2) in the parallel processing logic circuit shown in FIGS. 27 to 30 and 35 to 38. The function of c11 can be changed by a logic modification signal distributed in common to each unit logic circuit peij.
FIG. 40 is a circuit diagram of the combinational logic circuit in the unit logic circuit pe11 according to the twelfth embodiment. The combinational logic circuit c11 includes a 10-input AND-OR gate g21, 2-input AND gates g16, g19, g20, a 2-input OR gate g18, inverters g12, g17, and a selection circuit ss13. Consists of an inverter g13 and a selection circuit ss12.
[0100]
In addition to the input signals ID, IL, IR, and IU from the four adjacent unit logic circuits pe01, pe10, pe12, and pe21 and the output signal Y of the unit logic circuit pe11 itself, the 10-input AND-OR gate g21 The modification logic signals xD, xL, xR, xU, and xC are input. The 2-input AND gate g19 receives the signal Y and the modification logic signal xC, and the 2-input AND gate g20 receives the signal n15 from the selection circuit s1 and the modification logic signal xI. The 2-input AND gate g16 receives the output signal of the 2-input AND gate g20 and the output signal of the 2-input AND gate g19 via the inverter g17. The 2-input OR gate g18 receives the 2-input AND gate g18. The output signal of the gate g20 and the output signal of the two-input AND gate g19 that does not pass through the inverter g17 are input. The selection circuit ss13 receives the output signals of the logic gates g21, g16, and g18 and the output signal of the 10-input AND-OR gate g21 via the inverter g12. The selection circuit ss13 is controlled by the control signals los [1] and los [0], and outputs one signal selected from the input signals as the operation result n11 of the combinational logic circuit c11.
Table 6 shows the correspondence between the control signal los [1-0] and the logical functions realized by the combinational logic circuits c11 and c12.
[0101]
[Table 6]

[0102]
The 10-input AND-OR gate g21 can individually enable or disable the input signals ID, IL, IR, IU, and Y of the combinational logic circuit c11 according to the logic modification signals xD, xL, xR, xU, and xC. it can. Further, the two-input AND gate g20 converts the signal n15 selected by the selection circuit s1 from the output signals IS of the storage circuits r11 to r1n and the output signal IS of the sensor se according to the logic modification signal xI into the logic gates g16 and g18. Can be enabled or disabled.
[0103]
(Embodiment 13)
In the thirteenth embodiment of the present invention, a common control signal line is provided for each row and each column of unit logic circuits arranged in a matrix, and a predetermined set of signals is applied to these control signal lines, thereby providing a matrix. The specific unit logic circuit can be specified.
[0104]
FIG. 41 is a block diagram showing an overall configuration of the parallel processing logic circuit of the thirteenth embodiment. This parallel processing logic circuit is assumed to be composed of nine unit logic circuits pij (i, j = 0, 1, 2) arranged in a matrix for the sake of simplicity. Wiring is provided between adjacent unit logic circuits so as to exchange data. The nine unit logic circuits pej are connected to the first control signal line EXj in common for each column, and the second control signal line EYi is commonly connected to each row. A control signal exj for designating a unit logic circuit for each column is given to each of the first control signal lines EXj by the controller 2 shown in FIG. 1A, and the second control signal line EYi Each is supplied with a control signal eyi for designating a unit logic circuit for each row.
[0105]
FIG. 42 is a block diagram showing a configuration of unit logic circuit pe11 shown in FIG. The unit logic circuit pe11 has a 3-input AND gate gg3 in addition to the combinational logic circuit c1, the selection circuit s1, and the circuit block blk1. The AND gate gg3 receives the write signal wr and the control signals ex1 and ey1 from the controller 2, and the output signal from the AND gate gg3 is input as a write signal to each of the storage circuits r1 to rn of the circuit block blk1. Therefore, only when (ex1, ey1) = (1, 1), the contents of the storage circuits r1 to rn can be updated by the write signal wr. Similarly, the unit logic circuits other than the unit logic circuit pe11 also have a three-input AND gate gg3 so that the contents of the storage circuits r1 to rn in the unit logic circuit can be controlled to be updated or not updated.
[0106]
As an example, when (ex0, ex1, ex2) = (0, 1, 0), (ey0, ey1, ey2) = (0, 1, 0), the central unit logic circuit shown in FIG. It is possible to update the contents of the storage circuits r1 to rn only for pe11 and not to update the other unit logic circuits.
According to the parallel processing logic circuits shown in FIG. 41 and FIG. 42, the logical operation performed on a specific unit logic circuit in the unit logic circuit pej arranged in a matrix is invalidated or enabled. Can be. Thereby, the image processing calculation function can be expanded.
The present embodiment is not limited to the parallel processing logic circuits shown in FIGS. 23 to 26, and can be applied to all the parallel processing logic circuits described so far.
[0107]
Next, as Embodiments 14 to 17 of the present invention, modifications of Embodiment 3 in which a plurality of storage circuits can be used in a unit logic circuit constituting a parallel processing logic circuit will be described.
[0108]
(Embodiment 14)
The overall configuration of the parallel processing logic circuit according to the fourteenth embodiment of the present invention is the same as that shown in FIG. The same applies to Embodiments 15 to 17 described later.
FIG. 43 is a block diagram of a configuration of a unit logic circuit according to the fourteenth embodiment. In this figure, the same or corresponding parts in FIG. 11 are denoted by the same reference numerals.
The unit logic circuit pe1 includes a combinational logic circuit c1 that executes a logical operation, a 1-bit register r21 that is a first register that stores a logical operation result, a 2-1 selector circuit sd that is a third selection circuit, The shift register sr is composed of 1-bit registers sr1 to sr4. In the unit logic circuit pe1 shown in FIG. 43, the bit width of the register circuit is 1 bit and the number of outputs is 5. However, the present invention is not limited to this.
[0109]
The combinational logic circuit c1 includes a multi-bit input signal IX (IU, IR, ID, IL) given from the outside from the first input terminal group, and 1-bit binary information stored in the 1-bit register sr4. To execute a logical operation. The output n1 is output to the 1-bit register r21 and stored. The type of logical operation to be executed is specified by the control signal los.
The 1-bit register r21 is an edge-triggered D flip-flop, and stores data at the rising edge of the first write signal PCK. The stored data is output to the outside as an output signal Y.
[0110]
The input terminal of the 2-1 selector circuit sd is connected to the output terminals of the 1-bit register r21 and the 1-bit register sr4, and one of the inputs is selected by the selection signal WR and connected to the input terminal of the 1-bit register sr1. .
The 1-bit registers sr1 to sr4 are edge trigger type D flip-flops and constitute a shift register sr. Each of the 1-bit registers sr1 to sr4 is serially connected in series, and the output terminal of the 1-bit register sr4 is connected to one input terminal of the 2-1 selector circuit sd. The output terminal of the 1-bit register sr4 is also connected to the input n2 of the combinational logic circuit c1.
In the unit logic circuit pe1 shown in FIG. 43, the 2-1 selector circuit sd is connected to the input terminal of the 1-bit register sr1, but is connected to any input terminal of the 1-bit registers sr1 to sr4 constituting the shift register sr. May be. For example, as shown in FIG. 44, a 2-1 selector circuit sd can be arranged between the 1-bit registers sr1 and sr2 in the loop of the shift register sr.
[0111]
When the selection signal WR of the 2-1 selector circuit sd is “0”, the shift register sr closes the shift operation loop with the 1-bit registers sr1 to sr4. The binary number information stored in the 1-bit registers sr1 to sr4 is sequentially transferred at the rising edge of the second write signal RCK. When the selection signal WR is “1”, the loop is opened between the 1-bit register sr1 and the 1-bit register sr4, and the data from the 1-bit register r21 is input to the 1-bit register sr1.
[0112]
Next, a basic operation sequence of the unit logic circuit pe1 shown in FIG. 43 will be described with reference to FIGS. Here, the 1-bit binary number information “d1” stored in the 1-bit register sr2 and the input signal IX are logically operated, and the operation result “res0” is overwritten on the storage data “d0” of the 1-bit register sr1. The operation will be described. The sequence is roughly divided into three steps.
[0113]
FIG. 45 shows an initial state of the unit logic circuit pe1. In the initial state, binary information “d0”, “d1”, “d2”, and “d3” are stored in the 1-bit registers sr1 to sr4, respectively, and arbitrary data is stored in the 1-bit register r21. It is assumed that
[0114]
FIG. 46 shows the designation of the read register as the first step. Only the output terminal of the 1-bit register sr4 is connected to the input n2 of the combinational logic circuit c1. Therefore, the selection signal WR of the 2-1 selector circuit sd is set to “0”, the rising pulse is continuously applied twice to the second write signal RCK, and “d1” stored in the 1-bit register sr2 is 1 bit. Shift to register sr4. In this way, the combinational logic circuit c1 reads the 1-bit binary information “d1” stored in the 1-bit register sr2. FIG. 46 shows data stored in each register at the time when the read operation is completed.
[0115]
FIG. 47 shows execution of the logical operation, which is the second step, and storage of the execution result in the register. In a state where the binary number information “d1” is stored in the 1-bit register sr4, the control signal los is set so that the combinational logic circuit c1 executes a predetermined logical operation, and the first write signal PCK is raised. In this way, the operation result “res0” of the combinational logic circuit c1 is stored in the 1-bit register r21.
[0116]
48 and 49 show the third step of specifying and storing the write register. First, the selection signal WR of the 2-1 selector circuit sd is set to “0”, and a pulse is applied to the second write signal RCK once to shift the binary number information “d0” to the 1-bit register sr4. This shifted state is shown in FIG. Subsequently, the selection signal WR is set to “1”, and a pulse is applied once to the second write signal RCK. Thus, the operation result “res0” stored in the 1-bit register r21 is overwritten on the binary number information “d0” stored in the 1-bit register sr1. This overwritten state is shown in FIG.
[0117]
FIG. 50 is a timing chart showing an operation sequence of the unit logic circuit pe1 shown in FIG. As described above, the unit logic circuit pe1 includes the four signals of the selection signal WR of the 2-1 selector circuit sd, the first write signal PCK, the control signal los specifying the logical operation, and the second write signal RCK. It is controlled by. A time interval separated by a dotted line represents a half cycle of the operation cycle. In the first two cycles, a register having data for executing a logical operation is designated. In the next cycle, the execution result of the logical operation is stored in the 1-bit register r21. In the next cycle, the binary number information stored in the register to which the operation result is to be written is shifted onto a predetermined register, and the operation result is overwritten in the designated register in the next two cycles.
[0118]
According to the unit logic circuit pe1 shown in FIG. 43, when the shift register sr is constituted by the 1-bit registers sr1 to sr4, and the combinational logic circuit c1 accesses the shift register sr, it passes through a specific 1-bit register. Only to do. Thereby, it is not necessary to add a reading circuit and a writing circuit to each 1-bit register, and the scale of circuit elements can be greatly reduced.
[0119]
(Embodiment 15)
FIG. 51 is a block diagram showing a configuration of a unit logic circuit according to Embodiment 15 of the present invention. In this figure, the same or equivalent parts in FIGS. 11 and 43 are denoted by the same reference numerals.
The unit logic circuit pe2 includes a combinational logic circuit c1 that executes a logical operation, a 1-bit register r21 that stores a logical operation result, a 2-1 selector circuit sd, and 1-bit registers sr1 to sr4 that constitute a shift register sr. It is composed of The unit logic circuit pe2 is a modification of the combinational logic circuit of the unit logic circuit pe1. The output of the 1-bit register r21 is used as the input Y of the combinational logic circuit c1, and the 1-bit register r21 and the 1-bit register sr4 are connected. It is possible to perform logical operations between them. Such an arithmetic mechanism is particularly useful when executing a logical operation using the contents of a plurality of registers as inputs.
[0120]
(Embodiment 16)
FIG. 52 is a block diagram showing a configuration of a unit logic circuit according to the third embodiment of the present invention. In this figure, the same or equivalent parts in FIGS. 11 and 43 are denoted by the same reference numerals.
The unit logic circuit pe3 includes a combinational logic circuit c1 that executes a logical operation, a 1-bit register r21 that stores a logical operation result, a 2-1 selector circuit sd, and 1-bit registers sr1 to sr4 that constitute a shift register sr. It is composed of The unit logic circuit pe3 shown in FIG. 52 is obtained by changing the connection of each circuit element in the unit logic circuit pe1 shown in FIG.
[0121]
The combinational logic circuit c1 includes a multi-bit input signal IX (IU, IR, ID, IL) given from the outside by the first input terminal group, and 1-bit binary information stored in the 1-bit register r21. To execute a logical operation. The output n1 is output to one of the input terminals of the 2-1 selector circuit sd. The type of logical operation to be executed is specified by the control signal los.
The 1-bit register r21 is an edge-triggered D flip-flop, and stores data at the rising edge of the first write signal PCK.
[0122]
The output n1 of the combinational logic circuit c1 and the output terminal of the 1-bit register sr4 are connected to the input terminal of the 2-1 selector circuit sd, and one of the inputs is selected by the selection signal WR and output to the 1-bit register sr1. .
The 1-bit registers sr1 to sr4 are edge trigger type D flip-flops and constitute a shift register sr. Each of the 1-bit registers sr1 to sr4 is sequentially connected in series, and the output terminal of the 1-bit register sr4 is connected to one input terminal of the 2-1 selector circuit sd. The data stored in the 1-bit register sr4 is output as the output signal Y and is also connected to the input terminal of the 1-bit register r21.
[0123]
When the selection signal WR of the 2-1 selector circuit sd is “0”, the shift register sr closes the shift operation loop with the 1-bit registers sr1 to sr4. The binary number information stored in the 1-bit registers sr1 to sr4 is sequentially transferred at the rising edge of the second write signal RCK. When the selection signal WR is “1”, the loop is opened between the 1-bit register sr1 and the 1-bit register sr4, and the data from the output n1 of the combinational logic circuit c1 is input to the 1-bit register sr1.
[0124]
Next, a basic operation sequence of the unit logic circuit pe3 will be described with reference to FIGS. Here, the 1-bit binary number information “d1” stored in the 1-bit register sr2 and the input signal IX are logically operated, and the operation result “res0” is overwritten on the storage data “d0” of the 1-bit register sr1. The operation will be described. The sequence is roughly divided into three steps.
[0125]
FIG. 53 shows an initial state of the unit logic circuit pe3. In the initial state, binary information “d0”, “d1”, “d2”, and “d3” are stored in the 1-bit registers sr1 to sr4, respectively, and arbitrary data is stored in the 1-bit register r21. It is assumed that
[0126]
FIG. 54 shows designation of the read register as the first step, and FIG. 55 shows data storage of the designated read register as the first step. Only the output terminal of the 1-bit register r21 is connected to the input n2 of the combinational logic circuit c1. Therefore, the selection signal WR of the 2-1 selector circuit sd is set to “0”, the rising pulse is continuously applied twice to the second write signal RCK, and “d1” stored in the 1-bit register sr2 is 1 bit. Shift to register sr4. Subsequently, a rising pulse is applied once to the first write signal PCK, and “d1” stored in the 1-bit register sr4 is stored in the 1-bit register r21. As described above, the 1-bit binary number information “d1” stored in the 1-bit register sr2 can be transferred and stored in the 1-bit register r21. FIG. 54 shows a point in time when the binary number information “d1” is transferred to the 1-bit register sr4, and FIG. 55 shows a point in time when the binary number information “d1” is stored in the 1-bit register r21.
[0127]
FIG. 56 shows the second step, the execution of the logical operation and the designation of the write register. With the binary number information “d1” stored in the 1-bit register r21, the control signal los is set so that the combinational logic circuit c1 executes a predetermined logical operation. Further, the selection signal WR of the 2-1 selector circuit sd is set to “0”, and a pulse is applied to the second write signal RCK once to shift the binary number information “d0” to the 1-bit register sr4. FIG. 56 shows a point in time when data “d0” to be overwritten is transferred to the 1-bit register sr4.
[0128]
FIG. 57 shows the storage in the write register, which is the third step. The selection signal WR of the 2-1 selector circuit sd is set to “1”, the pulse is applied once to the second write signal RCK, and the calculation result “res0” is overwritten in the storage position of the data “d0”.
[0129]
FIG. 58 is a timing chart showing an operation sequence of the unit logic circuit pe3 shown in FIG. As described above, the unit logic circuit pe3 includes the four signals of the selection signal WR of the 2-1 selector circuit sd, the second write signal RCK, the control signal los specifying the logical operation, and the first write signal PCK. It is controlled by. A time interval separated by a dotted line represents a half cycle of the operation cycle. In the first two cycles, a register having data for executing a logical operation is designated. In the next cycle, data to be executed is stored in the 1-bit register r21. In the next cycle, the binary information stored on the register to which the operation result is to be written is shifted onto a predetermined register, and the operation result is overwritten on the designated register in the next two cycles.
[0130]
According to the unit logic circuit pe3 shown in FIG. 52, when the shift register sr is configured by the 1-bit registers sr1 to sr4, and the combinational logic circuit c1 accesses the shift register sr, the data on the register to be accessed is It was transferred to a specific register and performed only through the specific register. Thereby, it is not necessary to add a reading circuit and a writing circuit to each 1-bit register, and the scale of circuit elements can be greatly reduced.
[0131]
(Embodiment 17)
FIG. 59 is a block diagram showing a configuration of a unit logic circuit according to the seventeenth embodiment of the present invention. In this figure, the same or corresponding parts in FIGS. 11 and 52 are denoted by the same reference numerals.
The unit logic circuit pe4 includes a combinational logic circuit c1 that executes a logical operation, a 1-bit register r21 that stores a logical operation result, a 2-1 selector circuit sd, and 1-bit registers sr1 to sr4 that constitute a shift register sr. It is composed of The unit logic circuit pe4 is a modification of the combinational circuit of the unit logic circuit pe3. The output of the 1-bit register sr4 is used as the input Y of the combinational logic circuit c1, and the unit logic circuit pe4 is between the 1-bit register r21 and the 1-bit register sr4. In this way, logical operations can be performed. Such an arithmetic mechanism is particularly useful when executing a logical operation using the contents of a plurality of registers as inputs.
[0132]
Embodiments 14 to 17 described above are modifications of the third embodiment. However, modifications of the fourth embodiment can be configured in the same manner.
FIG. 60 is a block diagram corresponding to FIG. In unit logic circuit pe5 shown in FIG. 60, combinational logic circuits c11 and c12 shown in FIG. 16 are used. Therefore, the output n11 of the combinational logic circuit c11 is connected to the input of the 1-bit register r21, the output of the 1-bit register r21 is connected to the input n12 of the combinational logic circuit c12, and the output of the combinational logic circuit c12 is externally provided as the signal Y. Is output. The output of the 1-bit register sr4 is connected to the input n15 of the combinational logic circuit c11.
FIG. 61 is a block diagram corresponding to FIG. In unit logic circuit pe6 shown in FIG. 61, combinational logic circuits c11 and c12 shown in FIG. 16 are used, and the output of combinational logic circuit c12 is connected to input Y of combinational logic circuit c11.
[0133]
FIG. 62 is a block diagram corresponding to FIG. In unit logic circuit pe7 shown in FIG. 62, combinational logic circuits c11 and c12 shown in FIG. 16 are used. Therefore, the output n11 of the combinational logic circuit c11 is connected to one input of the 2-1 selector circuit sd, the output of the 1-bit register sr4 is connected to the input n12 of the combinational logic circuit c12, and the output of the combinational logic circuit c12 is a signal. Y is output to the outside. The output of the 1-bit register r21 is connected to the input n15 of the combinational logic circuit c11.
FIG. 63 is a block diagram corresponding to FIG. The unit logic circuit pe8 shown in FIG. 63 also uses the combinational logic circuits c11 and c12 shown in FIG. 16, and the output of the combinational logic circuit c12 is connected to the input Y of the combinational logic circuit c11.
[0134]
(Embodiment 18)
Next, a configuration example of a memory circuit used in the unit logic circuit pe will be described as an eighteenth embodiment of the present invention.
FIG. 64 is a circuit diagram showing a configuration example of a memory circuit used in the unit logic circuit pe. This memory circuit comprises a master-slave type flip-flop circuit composed of two RAM type latch circuits A1a and A1b.
[0135]
One RAM type latch circuit A1a has nMOS transistors M1, M2, M3, and M4 and inverter circuits G1, G2, and G3. Inverter circuits G1 and G2 constitute a data holding unit, and hold data at data holding terminals Qa and QNa. The transistors M1 to M4 are devices for accessing the data holding terminals Qa and QNa. During a period in which the clock signal (input signal) CKN is at a high level (first level), the data signal D is transferred to the data holding terminal Qa, and the inverted signal is transferred to the data holding terminal QNa. During a period when CKN is at a low level (second level), a holding mode is held in which the data signal D transferred to the data holding terminals Qa and QNa and its inverted signal are held.
[0136]
The other RAM type latch circuit A1b has nMOS transistors M5, M6, M7, M8 and inverter circuits G6, G7. Inverter circuits G6 and G7 constitute a data holding unit and hold data at data holding terminals Qb and QNb. Transistors M5 to M8 are devices for accessing the data holding terminals Qb and QNb. While the clock signal (input signal) CKP obtained by inverting the clock signal CKN is at a high level, the data signal held at the data holding terminal Qa is transferred to the data holding terminal Qb, and the inverted signal is transferred to the data holding terminal QNb. When the clock signal CKP is at a low level, the data signal transferred to the data holding terminals Qb and QNb and the inverted signal are held.
[0137]
The timing chart of the operation of the flip-flop circuit shown in FIG. 64 is shown in FIGS. 65 (a) to 65 (d). 65A shows the data signal D, FIG. 65B shows the clock signal CKP, FIG. 65C shows the clock signal CKN, and FIG. 65D shows the signal waveform of the data holding terminal Qb. 64. Since the RAM type latch circuits A1a and A1b are mutually exclusive in the pass mode or the hold mode by supplying the clock signals CKN and CKP having opposite phases to the RAM type latch circuits A1a and A1b, the flip-flop circuit shown in FIG. Then, as shown in FIG. 65, the data signal D is captured and held at the rising edge of the clock signal CKP.
A flip-flop circuit having a RAM-type latch circuit configuration can be laid out with an area about one-third that of a transmission-type flip-flop. Therefore, the unit logic circuit pe constituting the parallel processing logic circuit can be downsized, the integration density of the unit logic circuit pe can be increased, and the resolution of the image processing can be increased.
[0138]
【The invention's effect】
As described above, according to the present invention, logical operations necessary for target signal processing can be efficiently performed with a small circuit scale. As a result, the degree of integration of the unit logic circuits can be increased to increase the signal processing resolution, and the power consumption of the system can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a system to which the present invention is applied; (a) shows an overall configuration, and (b) shows a configuration of pixels surrounded by a dotted line in (a).
FIG. 2 is a block diagram showing an overall configuration of a parallel processing logic circuit according to the first embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a unit logic circuit.
FIG. 4 is a circuit diagram of a combinational logic circuit in a unit logic circuit.
FIG. 5 is a block diagram showing an overall configuration of a parallel processing logic circuit according to a second embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration of a unit logic circuit.
7 is a circuit diagram showing a configuration example of a combinational logic circuit in the unit logic circuit shown in FIG. 6;
FIG. 8 is a diagram for explaining logic switching in the parallel processing logic circuit shown in FIG. 5;
FIG. 9 is a block diagram showing a configuration of a unit logic circuit.
FIG. 10 is a block diagram showing an overall configuration of a parallel processing logic circuit according to a third embodiment of the present invention.
FIG. 11 is a block diagram showing a configuration of a unit logic circuit.
FIG. 12 is a circuit diagram showing a configuration of a circuit block.
13 is a circuit diagram of a combinational logic circuit in the unit logic circuit shown in FIG.
FIG. 14 is a block diagram showing a configuration of a unit logic circuit.
FIG. 15 is a block diagram showing an overall configuration of a parallel processing logic circuit according to a fourth embodiment of the present invention.
FIG. 16 is a block diagram showing a configuration of a unit logic circuit.
17 is a circuit diagram of a combinational logic circuit in the unit logic circuit shown in FIG.
FIG. 18 is a block diagram showing a configuration of a unit logic circuit.
FIG. 19 is a block diagram showing an overall configuration of a parallel processing logic circuit according to a fifth embodiment of the present invention.
FIG. 20 is a block diagram showing a configuration of a unit logic circuit.
FIG. 21 is a block diagram showing an overall configuration of a parallel processing logic circuit according to a sixth embodiment of the present invention.
FIG. 22 is a block diagram showing a configuration of a unit logic circuit.
FIG. 23 is a block diagram showing an overall configuration of a parallel processing logic circuit according to a seventh embodiment of the present invention.
FIG. 24 is a block diagram showing a configuration of a unit logic circuit.
25 is a circuit diagram of a combinational logic circuit in the unit logic circuit shown in FIG. 24. FIG.
FIG. 26 is a block diagram showing a configuration of a unit logic circuit.
FIG. 27 is a block diagram showing an overall configuration of a parallel processing logic circuit according to an eighth embodiment of the present invention.
FIG. 28 is a block diagram showing a configuration of a unit logic circuit.
29 is a circuit diagram of a combinational logic circuit in the unit logic circuit shown in FIG. 28. FIG.
FIG. 30 is a block diagram showing a configuration of a unit logic circuit.
FIG. 31 is a block diagram showing an overall configuration of a parallel processing logic circuit according to a ninth embodiment of the present invention.
FIG. 32 is a block diagram showing a configuration of a unit logic circuit.
33 is a circuit diagram of a combinational logic circuit in the unit logic circuit shown in FIG. 32. FIG.
FIG. 34 is a block diagram showing a configuration of a unit logic circuit.
FIG. 35 is a block diagram showing an overall configuration of a parallel processing logic circuit according to the tenth embodiment of the present invention.
FIG. 36 is a block diagram showing a configuration of a unit logic circuit.
37 is a circuit diagram of a combinational logic circuit in the unit logic circuit shown in FIG. 36. FIG.
FIG. 38 is a block diagram showing a configuration of a unit logic circuit.
FIG. 39 is a circuit diagram of a combinational logic circuit in a unit logic circuit constituting the parallel processing logic circuit according to the eleventh embodiment of the present invention.
FIG. 40 is a circuit diagram of a combinational logic circuit in a unit logic circuit constituting the parallel processing logic circuit according to the twelfth embodiment of the present invention.
FIG. 41 is a block diagram showing an overall configuration of a parallel processing logic circuit according to a thirteenth embodiment of the present invention.
FIG. 42 is a block diagram showing a configuration of a unit logic circuit.
FIG. 43 is a block diagram showing a circuit configuration of a unit logic circuit constituting the parallel processing logic circuit according to the fourteenth embodiment of the present invention.
44 is a block diagram showing a modification of the unit logic circuit shown in FIG. 43. FIG.
45 is a diagram for explaining an initial state of the unit logic circuit shown in FIG. 43;
FIG. 46 is a diagram for describing designation of a read register as the first step;
FIG. 47 is a diagram for explaining execution of a logical operation, which is a second step, and storage of an execution result in a register;
FIG. 48 is a diagram for explaining write register specification and storage as a third step;
FIG. 49 is a diagram for explaining write register specification and storage as a third step;
50 is a timing chart showing an operation sequence of the unit logic circuit shown in FIG. 43. FIG.
FIG. 51 is a block diagram showing a circuit configuration of a unit logic circuit constituting the parallel processing logic circuit according to the fifteenth embodiment of the present invention.
52 is a block diagram showing a circuit configuration of a unit logic circuit constituting the parallel processing logic circuit according to the sixteenth embodiment of the present invention. FIG.
53 is a diagram for explaining an initial state of the unit logic circuit shown in FIG. 52; FIG.
FIG. 54 is a diagram for describing designation of a read register as the first step.
FIG. 55 is a diagram for explaining data storage of a designated read register as the first step;
FIG. 56 is a diagram for explaining execution of a logical operation and designation of a write register as the second step.
FIG. 57 is a diagram for explaining storage in a write register, which is the third step.
58 is a timing chart showing an operation sequence of the unit logic circuit shown in FIG. 52. FIG.
FIG. 59 is a block diagram showing a circuit configuration of a unit logic circuit constituting the parallel processing logic circuit according to the seventeenth embodiment of the present invention.
60 is a block diagram showing a modification of the unit logic circuit shown in FIG. 43. FIG.
61 is a block diagram showing a modification of the unit logic circuit shown in FIG. 51. FIG.
62 is a block diagram showing a modification of the unit logic circuit shown in FIG. 52. FIG.
63 is a block diagram showing a modification of the unit logic circuit shown in FIG. 59. FIG.
FIG. 64 is a circuit diagram showing a configuration example of a memory circuit used in a unit logic circuit.
65 is a timing chart showing an operation of the memory circuit shown in FIG. 64. FIG.
66A and 66B are diagrams for explaining a conventional parallel processing logic circuit, in which FIG. 66A shows the overall configuration, and FIG. 66B shows the configuration of pixels surrounded by a dotted line in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Pixel array, 2 ... Controller, 3 ... Memory, 10 ... Pixel, c1, c11, c12 ... Combination logic circuit, g1, g2, g11, g12, g13 ... Gate, pe, pe00, pe01, pe02, pe10, pe11 , Pe12, pe20, pe21, pe22 ... unit logic circuit, r1, r11 ... storage circuit, se ... sensor, ss1, ss11, ss12 ... selection circuit, IU, IR, ID, IL, Y, los, n1, n11, n12 , N13, wr... Signal.

Claims (22)

Sensors arranged in a matrix,
A unit logic circuit corresponding to each sensor and performing a logical operation based on binary information from each sensor;
The unit logic circuit is:
The binary number information output from the sensor, the binary number information output from the unit logic circuit, and the binary number information output from another unit logic circuit are input, and a predetermined combinational logic operation and a combination that is a dual combination thereof A parallel processing logic circuit for signal processing, characterized by comprising arithmetic means for exclusively executing a logical operation and outputting binary information as a result of the execution to another unit logic circuit. The parallel processing logic circuit for signal processing according to claim 1,
The unit logic circuit is:
A first logic circuit that executes the predetermined combinational logic operation; a second logic circuit that executes a combinational logic operation that is a dual of the predetermined combinational logic operation; the first logic circuit; and the second logic circuit. A combinational logic circuit having a control circuit that exclusively switches the logic circuit;
A parallel processing for signal processing, characterized in that it has a storage circuit for storing binary number information as an execution result by the combinational logic circuit and outputting the stored binary number information to the other unit logic circuit. Logic circuit. In the parallel processing logic circuit for signal processing according to claim 2,
The unit logic circuit includes a plurality of storage circuits, and further includes a first selection circuit that selects and stores an execution result of the combinational logic circuit from the plurality of storage circuits, and the plurality of storage circuits A parallel processing logic circuit for signal processing, characterized in that at least one of binary number information stored in each is output to the other unit logic circuit. In the parallel processing logic circuit for signal processing according to claim 3,
The unit logic circuit further includes a second selection circuit for selecting binary number information to be input to the combinational logic circuit from a plurality of binary number information output from the plurality of storage circuits. Parallel processing logic for processing. In the parallel processing logic circuit for signal processing according to claim 4,
The arithmetic means included in the unit logic circuit includes the predetermined combinational logic operation, a combinational logic operation that is a dual combination thereof, and the binary information from the plurality of storage circuits included in the unit logic circuit. Signal processing characterized by having means for exclusively executing and outputting a logical sum of arbitrary two binary number information and a logical negation of one of these two binary information and the other Parallel processing logic circuit. The parallel processing logic circuit for signal processing according to claim 4 or 5,
The second selection circuit included in the unit logic circuit selectively inputs binary number information from an external data input terminal of the unit logic circuit to the combinational logic circuit included in the unit logic circuit. Parallel processing logic circuit for signal processing. In the parallel processing logic circuit for signal processing according to any one of claims 2 to 5,
The combinational logic circuit included in the unit logic circuit includes the binary information and the other units input from the memory circuit included in the unit logic circuit in response to a logic modification signal input in common from the outside of the unit logic circuit. A parallel processing logic circuit for signal processing, comprising switching means for switching validity / invalidity of the binary number information inputted from the logic circuit. The parallel processing logic circuit for signal processing according to claim 6,
The combinational logic circuit included in the unit logic circuit includes the binary information input from the memory circuit included in the unit logic circuit and the other units in response to a logic modification signal input in common from the outside of the unit logic circuit. A parallel processing logic circuit for signal processing, comprising switching means for switching between valid / invalid of the binary number information inputted from the logic circuit and the binary number information inputted from the external data input terminal. In the parallel processing logic circuit for signal processing according to claim 2,
The unit logic circuit is:
A first register for storing the binary number information included in the storage circuit and output from the combinational logic circuit, and for outputting the stored binary number information to the other unit logic circuit;
A shift register including a plurality of registers that are included in the storage circuit and store binary number information, and the output terminal of the last-stage register is connected to the input terminal of the first-stage register;
Select one of the output terminal of the first register and the output terminal of the first register as the input terminal of any one of the plurality of registers constituting the shift register And a third selection circuit to be connected
A parallel processing logic circuit for signal processing, wherein one of binary information stored in each of the plurality of registers constituting the shift register is input to the combinational logic circuit. In the parallel processing logic circuit for signal processing according to claim 2,
The unit logic circuit is:
A shift register including a plurality of registers that are included in the storage circuit and store binary number information, and the output terminal of the last-stage register is connected to the input terminal of the first-stage register;
One of binary information stored in each of the plurality of registers included in the storage circuit and constituting the shift register is stored, and the stored binary number information is stored in the combinational logic circuit. A first register to output;
Select one of the output terminal of the preceding register of the one register and the output terminal of the combinational logic circuit as the input terminal of any one of the plurality of registers constituting the shift register. And a third selection circuit connected to each other,
The parallel processing logic circuit for signal processing, wherein the binary number information stored in a register preceding the first register is output to the other unit logic circuit. The parallel processing logic circuit for signal processing according to claim 1,
The unit logic circuit is:
Two types of arithmetic processing are selectively performed by using the binary number information output from the sensor, the binary number information output from the unit logic circuit, and the binary number information output from the other unit logic circuit as inputs. A first logic circuit to execute
A storage circuit for storing binary number information output from the first logic circuit;
A second logic circuit that selectively executes two types of arithmetic processing on the binary number information output from the storage circuit and outputs the binary number information that is the execution result to the other unit logic circuit; Have
Further, a control signal includes an arithmetic process executed by the second logic circuit of the unit logic circuit and an arithmetic process executed by the first logic circuit of another unit logic circuit that receives the output of the unit logic circuit as an input. A parallel processing logic circuit for signal processing, characterized in that it comprises control means for performing exclusive switching between the predetermined combinational logic operation and its dual combinational logic operation. The parallel processing logic circuit for signal processing according to claim 11,
The unit logic circuit includes a plurality of the storage circuits, and further includes a first selection circuit that selects and stores an execution result of the first logic circuit from the plurality of storage circuits. A parallel processing logic circuit for signal processing, wherein at least one of binary information stored in each of the storage circuits is output to the second logic circuit. The parallel processing logic circuit for signal processing according to claim 12,
The unit logic circuit further includes a second selection circuit that selects binary number information to be input to the first logic circuit from a plurality of binary number information output from the plurality of storage circuits. Parallel processing logic circuit for signal processing. The parallel processing logic circuit for signal processing according to claim 13,
The arithmetic means included in the unit logic circuit includes the predetermined combinational logic operation, a combinational logic operation that is a dual combination thereof, and the binary information from the plurality of storage circuits included in the unit logic circuit. Signal processing characterized by having means for exclusively executing and outputting a logical sum of arbitrary two binary number information and a logical negation of one of these two binary information and the other Parallel processing logic circuit. The parallel processing logic circuit for signal processing according to claim 13 or 14,
The second selection circuit included in the unit logic circuit selectively inputs binary number information from an external data input terminal of the unit logic circuit to the first logic circuit included in the unit logic circuit. A parallel processing logic circuit for signal processing. In the parallel processing logic circuit for signal processing according to any one of claims 11 to 14,
The first logic circuit included in the unit logic circuit includes the binary number information input from the memory circuit included in the unit logic circuit and the other in response to a logic modification signal input in common from the outside of the unit logic circuit. A parallel processing logic circuit for signal processing, comprising switching means for switching validity / invalidity of the binary information inputted from the unit logic circuit. The parallel processing logic circuit for signal processing according to claim 15,
The first logic circuit included in the unit logic circuit includes the binary number information input from the memory circuit included in the unit logic circuit, the other information by a logic modification signal input in common from the outside of the unit logic circuit. A parallel processing logic circuit for signal processing, comprising: switching means for switching validity / invalidity of the binary information inputted from the unit logic circuit and the binary information inputted from the external data input terminal. The parallel processing logic circuit for signal processing according to claim 11,
The unit logic circuit is:
A first register for storing the binary number information included in the storage circuit and output from the first logic circuit, and for outputting the stored binary number information to the second logic circuit;
A shift register including a plurality of registers that are included in the storage circuit and store binary number information, and the output terminal of the last-stage register is connected to the input terminal of the first-stage register;
Select one of the output terminal of the first register and the output terminal of the first register as the input terminal of any one of the plurality of registers constituting the shift register And a third selection circuit to be connected
A parallel processing logic circuit for signal processing, wherein one of binary information stored in each of the plurality of registers constituting the shift register is input to the first logic circuit. The parallel processing logic circuit for signal processing according to claim 11,
The unit logic circuit is:
A shift register including a plurality of registers that are included in the storage circuit and store binary number information, and the output terminal of the last-stage register is connected to the input terminal of the first-stage register;
One of binary information stored in each of the plurality of registers included in the storage circuit and constituting the shift register is stored, and the stored binary information is stored in the first logic. A first register for outputting to the circuit;
An input terminal of any one of the plurality of registers constituting the shift register is connected to any one of an output terminal of a previous stage register of the one register and an output terminal of the first logic circuit. And a third selection circuit for selecting and connecting,
A parallel processing logic circuit for signal processing, wherein the binary number information stored in a register preceding the first register is output to the second logic circuit. In the parallel processing logic circuit for signal processing according to any one of claims 2 to 19,
In the plurality of unit logic circuits arranged in a matrix, a first control signal line is commonly connected to each column, and a second control signal line is commonly connected to each row.
The unit logic circuit has means for controlling whether or not the contents of the memory circuit are updated or not based on a combination of control signals applied to the connected first and second control signal lines. A parallel processing logic circuit for signal processing. In the parallel processing logic circuit for signal processing according to any one of claims 2 to 20,
The memory circuit included in the unit logic circuit captures the data signal input to the data input terminal when the clock signal is at the first level, and retains the data signal captured when the clock signal is at the second level. A parallel processing logic circuit for signal processing, comprising a RAM type latch circuit. The parallel processing logic circuit for signal processing according to any one of claims 1 to 21,
The signal processing parallel processing logic circuit characterized in that the unit logic circuit performs a morphological process by exclusively executing the predetermined combinational logic operation and a combinational logic operation that is a dual combination thereof.

Images