JP3898638B2 - Capacitance variable thin film capacitors and high frequency components - Google Patents

Capacitance variable thin film capacitors and high frequency components Download PDF

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【0001】
【発明の属する技術分野】
本発明は、直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変コンデンサ回路に関するものである。また、本発明は、誘電体層を薄膜技法により形成した薄膜コンデンサに関するものであり、特に直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変薄膜コンデンサに関するものであり、さらに、耐電力に優れた容量可変薄膜コンデンサを用いた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品に関するものである。
【0002】
【従来技術】
従来、薄膜コンデンサとして、上下電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層、誘電体層、上部電極層がこの順に積層している。このような薄膜コンデンサでは下部電極層、上部電極層が夫々スパッタ、真空蒸着などで形成されており、誘電体層もスパッタ、ゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチング又は、ドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、支持基板上に薄膜誘電体層となる誘電体層を全面に形成し、下部電極層同様に、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。また、保護層やハンダ端子部を形成することにより、表面実装が可能になる。また、薄膜誘電体層の材料として、(BaxSr1-xyTi1-yO3 zから成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位を与えて、誘電体層の誘電率を変化させて、容量を変化させる容量可変薄膜コンデンサも同様な構造である。直流バイアスの印加により容量を変化させる容量可変薄膜コンデンサとしては、例えば特許文献1(特開平11−260667号)に開示されている。
【0003】
容量可変薄膜コンデンサでは直流バイアスを印加することで誘電率が変化し、その結果として容量が変化する。容量の変化は高周波領域にも及び、高周波でも容量可変薄膜コンデンサとして利用可能となる。この様な高周波での容量可変薄膜コンデンサの容量変化を利用して、直流バイアスの印加により周波数特性を変化できる電子部品が得られる。例えば、上述の容量可変薄膜コンデンサと薄膜インダクタを組み合わせた電圧制御型薄膜共振器では、直流バイアスの印加により共振周波数を変化させることができる。また、容量可変薄膜コンデンサまたは電圧制御型薄膜共振器と薄膜インダクタ、薄膜キャパシタを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアスの印加により通過帯域を変化させることができる。マイクロ波用の電圧制御型電子部品に関しては例えば特許文献2(特表平8−509103号)に開示されている。
【特許文献1】
特開平11−260667
【特許文献2】
特表平8−509103
【0004】
【発明が解決しようとする課題】
上述の様な容量可変薄膜コンデンサを高周波用電子部品で用いる場合、容量可変薄膜コンデンサには容量可変用の直流バイアス電圧と高周波信号の電圧(高周波電圧)が同時に印加されることになる。高周波電圧が高い場合は高周波電圧によっても容量可変薄膜コンデンサの容量が変化するようになる。この様な容量可変薄膜コンデンサを高周波用電子部品に用いると、高周波電圧によるコンデンサの容量変化のため波形歪、相互変調歪みノイズが生じる様になる。波形歪、相互変調歪みノイズを小さくするためには高周波電界強度を下げ高周波電圧による容量変化を小さくする必要があり、その為には誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため容量変化率も下がってしまう問題がある。
【0005】
また、高周波ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中にはコンデンサの損失抵抗によりコンデンサが発熱し破壊してしまう。この様な耐電力の問題に対しても誘電体の厚みを厚くし、単位体積当たりの発熱量を小さくすることが有効であるが、前述のように誘電体層の厚みを厚くすると直流電界強度も小さくなるため直流バイアスによる容量変化率も下がってしまう問題がある。
【0006】
また、薄膜コンデンサを作製する際には、通常、下部電極、薄膜誘電体層、上部電極のほかに、保護層や、半田拡散防止層など、他の機能を担う層を順次被着していく。しかし、層の数が多くなればなるほど、フォトリソグラフィでの位置ずれ、エッチングの際の下の層へのダメージといった問題のほか、層の数が増えることで応力が増大し、結果、膜にクラックが生じるなど、特性不良や信頼性が低下してしまうという問題点がある。
【0007】
本発明は上述の問題点に鑑みて案出されたものであり、その目的は、高周波信号による容量変化が小さく、且つ直流バイアスによる容量変化は大きく、バイアスラインのような新たな構成要素が付加されても素子の大きさを維持するとともに、さらには順次被着される薄膜の層の数を少なくし、素子の小型集積化に有効であり、なおかつ特性不良や信頼性の低下を抑制する容量可変薄膜コンデンサを提供することにある。
【0008】
本発明のさらに別の目的は、上述の容量可変薄膜コンデンサを用いて相互変調ひずみが小さく、耐電力に優れ、温度特性の良い高周波用電圧制御型薄膜共振器、電圧制御型薄膜高周波フィルタ、電圧制御型整合回路素子及び電圧制御型薄膜アンテナ共用器などの高周波部品を提供することにある。
【0009】
【課題を解決するための手段】
本発明は、支持基板と、前記支持基板上に形成され、印加電圧により容量が変化し、且つ直列接続してなる第1乃至第Nの可変容量素子と、前記第1の可変容量素子に接続された入力端子と、前記第Nの可変容量素子に接続された出力端子と、前記第1の可変容量素子の入力端子側端子部と第2iの可変容量素子−第2i+1の可変容量素子との各接続点の間に設けられた第iの入力端子側バイアスライン、前記第Nの可変容量素子の出力端子側端子部と第2i−1の可変容量素子−第2iの可変容量素子との各接続点の間に設けられた第iの出力端子側バイアスラインを設けてなる容量可変薄膜コンデンサであって、
前記入出力端子側バイアスラインは、その少なくとも一部にタンタルを含有し、且つ比抵抗が1mΩcm以上の薄膜抵抗を有し、前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されていることを特徴とする容量可変薄膜コンデンサである。但し、N=2n+1、n≧1、1≦i≦nである。
【0010】
また前記バイアスラインは、支持基板上に直接形成されており、また導体ラインと薄膜抵抗とから成っている。
【0011】
また、前記薄膜抵抗は、膜厚が40nm以上である。
【0012】
また、前記容量素子は、下部電極層、薄膜誘電体層、上部電極層を順次被着して成り、また前記薄膜誘電体層が、少なくともBa、Sr、Tiを含有するペロブスカイト型酸化物結晶から成る容量可変薄膜コンデンサである。
【0014】
また少なくとも前記バイアスラインを被覆し、且つ窒化ケイ素および酸化ケイ素の少なくとも1種類よりなる保護膜を有する容量可変薄膜コンデンサである。
【0015】
さらに、容量可変薄膜コンデンサは、共振回路の一部及び/又は複数の共振回路を接合する容量素子として用いられることを特徴とする高周波部品である。
【作用】
本発明の容量可変薄膜コンデンサは、支持基板と、前記支持基板上に形成され、印加電圧により容量が変化し、且つ直列接続してなる第1乃至第Nの可変容量素子と、前記第1の可変容量素子に接続された入力端子と、前記第Nの可変容量素子に接続された出力端子と、前記第1の可変容量素子の入力端子側端子部と第2iの可変容量素子−第2i+1の可変容量素子との各接続点の間に設けられた第iの入力端子側バイアスライン、前記第Nの可変容量素子の出力端子側端子部と第2i−1の可変容量素子−第2iの可変容量素子との各接続点の間に設けられた第iの出力端子側バイアスラインを設けている(但し、N=2n+1、n≧1、1≦i≦n)従って、直列に接続する可変容量素子に印加される電圧がそれぞれの可変容量素子に分圧されるので、個々の可変容量素子に印加される電圧は減少する。このことから、高周波信号による容量の変化は小さく抑えることが出来る。また、第iの入力端子側バイアスライン及び第iの出力端子側バイアスラインを設けることにより、直流バイアスは個々の可変容量素子に独立に印加することが出来る。このことから、直流バイアスによる容量の変化は大きく保つことが出来る。
【0016】
さらに、前記バイアスラインもしくはその一部にタンタルを含有し、且つ比抵抗が1mΩcm以上である薄膜抵抗を用いている。タンタルを含有することにより、窒化タンタルやTaSiN、Ta−Si−Oなどの高抵抗の薄膜抵抗を簡便に得ることができる。さらに、抵抗値が経時的に安定したバイアスラインとなるとともに、バイアスラインが高抵抗となるため、アスペクト比(バイアスラインの長さ/幅)を小さく保つことができる。従って、新たにバイアスラインを設けても素子の大きさを維持できるため、素子の小型化、高集積化に有効である。
【0017】
さらには、バイアスラインが高抵抗となることにより、バイアスラインに高周波信号が入り込むことはなく、また、直流電流は可変容量素子を流れないため、高周波的には直列接続された可変容量素子で、直流的には並列接続された可変容量素子と見ることができる。
【0018】
また、容量可変コンデンサ回路を構成する各可変容量素子同士の接続ラインが、第iの入力端子側バイアスライン及び第iの出力端子側バイアスラインにより交互に直流バイアスが供給されるため、接続された全ての可変容量素子に直流バイアスが安定して供給できるため、個々の可変容量素子の容量変化率を最大限に利用できる。
【0019】
また、入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている。これにより、素子構造が簡略化される。また、前記バイアスラインを支持基板上に直接設けることにより、直列接続された容量可変素子上に設けられる際に必要な絶縁膜が不要となり、素子を構成する層の数を低減し、膜のクラックなどによる特性不良、信頼性の低下を抑制することができる。また、本発明の容量可変薄膜コンデンサは、少なくとも前記バイアスラインを被覆し、且つ窒化ケイ素および酸化ケイ素の少なくとも1種類よりなる保護膜を有しており、これにより、薄膜抵抗が酸化されるのを防止できるため、バイアスラインの抵抗値を経時的に一定とすることができ、信頼性が向上する。さらには耐湿性も確保できる。
【0020】
また、本発明の容量可変薄膜コンデンサのバイアスラインは、導体ラインと薄膜抵抗とから成る。薄膜抵抗の抵抗値は、導体の抵抗値に比して非常に高くできるため、バイアスラインの抵抗は薄膜抵抗の抵抗値とほぼ等しくなり、薄膜抵抗の抵抗値は、その膜厚ならびにアスペクト比を全てのバイアスラインにおいて同一にすることにより等しくすることができる。従って、全てのバイアスラインの抵抗値を等しくすることができ、容量可変薄膜コンデンサのインピーダンスなどの電気特性を均一にすることができる。
【0021】
また、前記薄膜抵抗の膜厚を40nm以上とすることにより、高抵抗の薄膜抵抗を再現性よく作製することができる。
【0022】
また、本発明の容量可変薄膜コンデンサにおいて、各可変容量素子が支持基板上に下部電極層、薄膜誘電体層、上部電極層を順次被着してなる。このことにより、各可変容量素子の容量を直流バイアスの印加により大きく変化させることができる。
【0023】
また、前記薄膜誘電体層が、少なくともBa、Sr、Tiを含有するペロブスカイト型酸化物結晶からなり、可変容量素子の容量変化率が大きく損失が小さい容量可変コンデンサを作製することが出来る。
【0025】
また、本発明の容量可変薄膜コンデンサは、少なくとも前記バイアスラインを被覆し、且つ窒化ケイ素および酸化ケイ素の少なくとも1種類よりなる保護膜を有しており、これにより、薄膜抵抗が酸化されるのを防止できるため、バイアスラインの抵抗値を経時的に一定とすることができ、信頼性が向上する。さらには耐湿性も確保できる。
【0026】
本発明の高周波用電圧制御型共振器の一部(共振回路の一部として)、または、共振回路どうしを結合する手段として前記容量可変薄膜コンデンサを用いている。これにより、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサを用いて共振器を作製することにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器である高周波部品を実現できる。また、共振回路を具備した電圧制御型高周波フィルタ、電圧制御型アンテナ共用器においても同様に、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサを用いることにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた電圧制御型高周波フィルタ、アンテナ共用器を作製することができる。
【0027】
【発明の実施の形態】
以下、本発明にかかる容量可変薄膜コンデンサ及びそれを用いた高周波部品を図面に基づいて説明する。図1乃至図5はN=7の場合の容量可変薄膜コンデンサを示したものである。図1は透視状態の平面図であり、図2は作製途中での平面図であり、図3は図1でのA−A‘における断面図であり、図4は図1でのB−B’での断面図であり、図5は図1でのC−C‘での断面図である。
【0028】
図1乃至図5において、1は支持基板であり、2は下部電極層であり、31、32、33、34、35は導体ラインであり、4は薄膜誘電体層であり、5は上部電極層であり、61、62、63、64、65、66は薄膜抵抗であり、7は絶縁層であり、8は引き出し電極層であり、9は保護層であり、10は半田拡散防止層であり、111、112は半田端子部である。尚、この半田拡散防止層10及び半田端子部とで、入力端子、出力端子を構成している。また図1、図3において、C1〜C7は、バイアスにより容量が変化する可変容量素子を示す。
【0029】
支持基板1は、アルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板1の上に下部電極層2、薄膜誘電体層4、上部電極層5を順次、支持基板の全面に成膜する。全層成膜終了後、上部電極層5、薄膜誘電体層4、下部電極層2を順次所定の形状にエッチングする。
【0030】
下部電極層2は、薄膜誘電体層4の形成に高温スパッタが必要となるため、高融点であることが必要である。具体的には、Pt、Pdなどである。さらに、下部電極層2のスパッタ終了後、薄膜誘電体層4のスパッタ温度である700〜900℃へ加熱され、薄膜誘電体層4のスパッタ開始まで一定時間保持することにより、平坦な膜となる。
【0031】
下部電極層2の厚みは、出力端子(半田端子112、半田拡散防止層10)から第7の可変容量素子C7までの抵抗成分や、C1からC2、C3からC4、C5からC6までの抵抗成分、下部電極層2の連続性を考慮した場合、厚いほうが望ましいが、支持基板1との密着性を考慮した場合は、相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、0.1μm〜10μmである。0.1μmよりも薄くなると、電極自身の抵抗が大きくなるほか、電極の連続性が確保できなくなる可能性がある。一方、10μmより厚くすると、支持基板1との密着性が低下したり、支持基板1のそりを生じる恐れがある。
【0032】
薄膜誘電体層4は、少なくともBa、Sr、Tiを含有するペロブスカイト型酸化物結晶粒子からなる高誘電率の誘電体層である。この薄膜誘電体層4は、上述の下部電極層2の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを所望の厚みになる時間まで行う。基板温度を高く、例えば800℃としてスパッタリングを行うことにより、スパッタ後の熱処理を行うことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層が得られる。
【0033】
上部電極層5の材料としては、電極の抵抗を下げるため、抵抗率の小さなAuが望ましいが、薄膜誘電体層4との密着性向上の為に、Ptなどを密着層として用いることが望ましい。この上部電極層5の厚みは0.1μm〜10μmとなっている。厚みの下限については、下部電極層2と同様に、電極自身の抵抗を考慮して設定される。厚みの上限については、密着性を考慮して設定される。
【0034】
第1入力端子側バイアスラインは、導体ライン32、33、薄膜抵抗62とから構成されており、第1の可変容量素子C1の入力端部である入力端子(半田端子11a、半田拡散防止層10)から第2の可変容量素子C2と第3の可変容量素子C3との接続点、即ち、第2の可変容量素子C2の上部電極層5と第3の可変容量素子C3の上部電極層5とを接続する引き出し電極層8との間に設けられている。同様に、第2入力端子側バイアスラインは、導体ライン32、34、薄膜抵抗64とから構成され、前記入力端子から第4の可変容量素子C4と第5の可変容量素子C5との接続点との間に設けられており、第3入力端子側バイアスラインは、導体ライン32、35、薄膜抵抗66とから構成され、前記入力端子から第6の可変容量素子C6と第7の可変容量素子C7との接続点との間に設けられている。
【0035】
第1出力端子側バイアスラインは、導体ライン31と薄膜抵抗61とから構成されており、第1の可変容量素子C1と第2の可変容量素子C2との接続点、即ち、第1の可変容量素子C1及び第2の可変容量素子C2の共通的な下部電極層2と、第7の可変容量素子C7の出力端部である出力端子(半田端子112、半田拡散防止層10)との間に設けられている。同様に、第2出力端子側バイアスラインは、導体ライン31と薄膜抵抗63とから構成され、第3の可変容量素子C3と第4の可変容量素子C4との接続点と、前記出力端子との間にもうけられており、第3出力端子側バイアスラインは、導体ライン31と薄膜抵抗65とから構成され、第5の可変容量素子C5と第6の可変容量素子C6との接続点と、前記出力端子との間に設けられている。
【0036】
この導体ライン31、32、33、34、35は、上述の下部電極層2、薄膜誘電体層4、上部電極層5を形成した後、新たに成膜して得ることができる。その際には、リフトオフ法を用いることが望ましい。さらには、下部電極層2のパターニングの際に導体ラインを有する形状にパターニングを行うことによっても形成できる。
【0037】
この導体ラインの材料としては、バイアスラインの抵抗値のばらつきを抑制するために、低抵抗であるAuが望ましいが、薄膜抵抗61乃至66の抵抗が十分に高いので、Ptなど、下部電極層2と同一の材料、同一工程で形成してもよい。
【0038】
次に、バイアスラインを構成する薄膜抵抗61乃至66の材料は、タンタルを含有し、且つその比抵抗は1mΩcm以上である。具体的な材料として、窒化タンタルやTaSiN、Ta−Si−Oを例示することができる。例えば、窒化タンタルの場合、Taをターゲットして、窒素を加えてスパッタを行う、リアクティブスパッタ法により、所望する組成比、抵抗率の膜を成膜することができる。このスパッタの条件を適宜選択することにより、膜厚40nm以上で、比抵抗1mΩcm以上の膜を作製することができる。さらに、スパッタ終了後、レジストを塗布、所定の形状にした後、反応性イオンエッチング(RIE)などのエッチングプロセスにより、簡便にパターニングすることができる。
【0039】
また、本発明の容量可変薄膜コンデンサを周波数2GHzで使用し、各可変容量素子C1〜C7の容量を7pFとした場合、この周波数の1/10までC1〜C7が直列であるために必要なバイアスラインの抵抗値は、約1kΩ以上であればよい。本発明における薄膜抵抗の比抵抗率は1mΩcm以上であるため、例えばバイアスラインの抵抗値として10kΩを得る場合、薄膜抵抗のアスペクト比(長さ/幅)は、膜厚を50nmとした時、50以下とできるため、素子形状を大きくすることなく実現可能なアスペクト比を有する薄膜抵抗となる。
【0040】
これら薄膜抵抗61乃至66を含むバイアスラインは、支持基板1上に直接形成されている。これにより、素子上に形成する際に必要となる、下部電極層2、上部電極層4、引き出し電極層8との絶縁を確保するための絶縁層が不要となり、素子を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗を用いることにより、形状を大きくすることなく、素子を作成することができる。
【0041】
次に、絶縁層7は、この上に形成する引き出し電極層8と下部電極層2との絶縁を確保するために必要である。さらに、この絶縁層は、バイアスラインを被覆しており、薄膜抵抗が酸化されるのを防止できるため、バイアスラインの抵抗値を経時的に一定とすることができ、信頼性が向上する。絶縁層7の材料は耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも1種類よりなるものとする。これらは、被覆性を考慮して、化学吸着堆積法(CVD)などにより、成膜することが望ましい。
【0042】
絶縁層7は、通常のレジストを用いるドライエッチング法などにより、所望の形状にすることができる。ただし、薄膜抵抗61乃至66と引き出し電極層8との結合を確保するための導体ライン33〜35の一部を露出させる必要がある。その他では、上部電極部および半田端子部のみを露出させることが、耐湿性向上の観点から好ましい。
【0043】
次に、引き出し電極層8は、第1の可変容量素子C1の上部電極層5と一方の端子形成部111、または上部電極層5同士を連結させて、第1の可変容量素子C1を端子形成部111に接続するとともに、第2の可変容量素子C2と第3の可変容量素子C3、第4の可変容量素子C4と第5の可変容量素子C5、第6の可変容量素子C6と第7の可変容量素子C7、各々を直列接続するものである。さらには、C2とC3、C4とC5、C6とC7の各々にまたがる引き出し電極層8は、絶縁層7の外側でそれぞれ導体ライン33、34、35と結合している。また、材料としては、Au、Cuなどの低抵抗な金属を用いることが望ましい。また、引き出し電極層8は、絶縁層7との密着性を考慮して、Ti、Ni、などの密着層を使用してもよい。
【0044】
次に、保護層9を形成する。保護層9は、素子を外部から機械的に保護するほか、薬品等による汚染から保護する。形成時には、端子形成部111、112を露出するようにする。材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やBCB(ベンゾシクロブテン)樹脂などを用いる。
【0045】
半田拡散防止層10は、半田端子形成の際のリフローや実装の際に、半田の電極への拡散を防止するために形成する。材料としては、Niが好適である。また、半田拡散防止層の表面には、半田濡れ性を向上させるために、半田濡れ性の高いAu、Cuなどを0.1μm程度形成する場合もある。
【0046】
最後に、半田端子部111、112を形成する。これは、実装を容易にするために形成する。半田ペーストを印刷後、リフローを行うことにより、形成するのが一般的である。
【0047】
以上述べた容量可変薄膜コンデンサ素子において、可変容量素子C1〜C7が高周波的には、直列接続され、しかも各可変容量素子C1〜C7は、主として薄膜抵抗61〜66で設定される抵抗値を有するバイアスラインで接続されることにより、直流的には、並列接続されている。
【0048】
また、バイアスラインもしくはその一部に窒化タンタルを含有し、且つ比抵抗が1mΩcm以上薄膜抵抗を用いることにより、薄膜抵抗のアスペクト比を低減して素子の小型化を実現している。さらには、バイアスラインを支持基板上に直接形成することにより、素子を構成する層の数が低減されている。
【0049】
また、上述の容量可変薄膜コンデンサ素子は、高周波部品の共振回路の一部(LC共振回路の容量成分)として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引き出し電極層を利用してインダクタを同時に形成したり、支持基板1の余白領域(容量可変薄膜コンデンサ素子が形成されていない領域)にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【0050】
【実施例1】
支持基板としてサファイアR基板上に、下部電極層2としてPtを、基板温度500℃でスパッタ法にて成膜した。薄膜誘電体層4として(Ba0.5Sr0.5)TiO3からなるターゲットを用い、基板温度は800℃、成膜時間は15分で、同一バッチで成膜した。成膜開始前に、Pt電極の平坦化のためのアニールとして800℃で15分間保持した。その上に上部電極層5としてPtおよびAu電極層を同一バッチで成膜した。次に、レジストを塗布し、フォトリソグラフィによりレジストを所定の形状に加工した後、ECR装置により上部電極層5をエッチングした。その後、同様に薄膜誘電体層4、下部電極層2をエッチングした。下部電極層2の形状は、導体ライン31〜35を含むものとした。
【0051】
次に、薄膜抵抗61〜66として、窒化タンタルをスパッタ法にて100℃で成膜した。スパッタ後、レジストをフォトリソグラフィにより所定の形状にした後、RIE装置を用いてエッチングを行い、レジスト層を除去した。薄膜抵抗のアスペクト比は全て20とした。
【0052】
次に、絶縁層7として、SiO2膜をTEOSガスを原料とするCVD装置により成膜した。レジストを加工した後、RIEにより、所定の形状にエッチングを行った。
【0053】
次に引き出し電極層8として、NiおよびAuをスパッタにて成膜し、所定の形状に加工した。
【0054】
最後に保護層9、半田拡散防止層10、半田端子111、112を順次形成した。保護層9には、ポリイミド樹脂を、半田拡散防止層10にはNiを用いた。薄膜抵抗の膜厚は43nmであり、シート抵抗値を別途測定したところ、4000Ω/sqであった。その結果、薄膜抵抗の比抵抗は約17mΩcmであり、抵抗値は80kΩとなり、1mΩcm以上の比抵抗であることが確認された。
【0055】
上記で得られた容量可変薄膜コンデンサ素子をインピーダンスアナライザにより測定した結果を図6に示す。尚、特性図中10E+01とは、101、即ち、「10」を示し、10E+06とは、106、即ち、1.0Mを示す。1.0MHz付近でバイアスラインによる影響が見られるが、高周波領域では、影響は見られないことが確認できた。
【0056】
容量の周波数依存性を図7に示す。1.0MHz付近で、バイアスラインの影響により、容量の増加が見られるが、高周波領域では約1pFであった。容量変化率は、DC3V印加時で約20%であった。
【比較例】
比較例として、バイアスラインがなく、他は実施例と同様の容量可変コンデンサ素子を作製した。
【0057】
この容量可変コンデンサ素子をインピーダンスアナライザにより測定した結果を図8に示す。バイアスラインがないため、位相は−90℃でほぼ一定であった。
【0058】
容量の周波数依存性を図9に示す。1.0MHz付近でも容量は約1.0pFであった。また、DC3V印加時の容量変化率は2.9%であった。また、実施例と同様の容量変化率を得るために必要なDCバイアスは、21Vであった。
【0059】
以上、実施例、比較例の結果から、本発明により、直流に対しては並列接続で、高周波では直列接続された容量可変薄膜コンデンサが得られた。また、バイアスラインを支持基板上に直接形成し、さらに高抵抗の薄膜抵抗を用いることより、素子形状を大きくすることなく、層数を低減し、特性、信頼性を向上させることが可能となった。
【0060】
【発明の効果】
直列に接続した第1乃至第Nの可変容量素子に直流バイアス印加用の第1乃至第nの入力端子側のバイアスライン及び第1乃至第nの出力端子側のバイアスラインを配置することにより、各可変容量素子に直流バイアス電圧を安定且つ均一に印加できる。(但し、N=n+1、n≧1)このため、容量の変化を大きくし、且つ高周波信号による容量の変化、ノイズ、非線形歪みは小さく抑えることができる容量可変薄膜コンデンサとなる。
【0061】
前記バイアスラインもしくはその一部にタンタルを含有し且つ比抵抗が1mΩcm以上である薄膜抵抗を用い、且つ支持基板上に直接形成することにより、容量可変薄膜コンデンサの素子形状を大きくすることなく、層数を低減し、特性、信頼性を向上させることが可能となる。
【0062】
また、前記容量可変薄膜コンデンサ素子を用いることにより、直流バイアス電圧の印加により周波数特性を大きく変化できるが、高周波信号による周波数特性の変化、ノイズ、非線形歪みは小さく抑えることができ、波形歪、相互変調歪みノイズを小さく抑えることができ、さらに耐電力に優れた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品となる。
【図面の簡単な説明】
【図1】本発明の容量可変薄膜コンデンサの平面図である。
【図2】本発明の容量可変薄膜コンデンサの作製途中段階での平面図である。
【図3】図1のA−A‘線の断面図である。
【図4】図1のB−B‘線の断面図である。
【図5】図1のC−C‘線の断面図である。
【図6】本発明の容量可変薄膜コンデンサのインピーダンスならびに位相特性図である。
【図7】本発明の容量可変薄膜コンデンサの容量特性図である。
【図8】比較例のインピーダンスならびに位相特性図である。
【図9】比較例の容量特性図である。
【符号の説明】
1・・・支持基板
2・・・下部電極層
31、32、33、34、35・・・導体ライン
4・・・薄膜誘電体層
5・・・上部電極層
61、62、63、64、65、66・・・薄膜抵抗
7・・絶縁体層
8・・・引き出し電極層
9・・・保護層
10・・・半田拡散防止層
111、112・・・半田端子部
C1、C2、C3、C4、C5、C6、C7・・・可変容量素子
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a variable capacitance capacitor circuit that can greatly change capacitance by applying a DC bias voltage, but can suppress capacitance change, noise, and nonlinear distortion due to a high-frequency signal. The present invention also relates to a thin film capacitor in which a dielectric layer is formed by a thin film technique. In particular, the capacitance can be largely changed by applying a DC bias voltage, but the capacitance change, noise, and nonlinear distortion due to a high-frequency signal are kept small. In addition, the present invention relates to a variable-capacitance thin-film capacitor, and further includes a high-frequency voltage-controlled resonator, a voltage-controlled high-frequency filter, a voltage-controlled matching circuit element, and a voltage-controlled type This relates to high-frequency components such as antenna duplexers.
[0002]
[Prior art]
Conventionally, as a thin film capacitor, there is a thin film capacitor in which upper and lower electrode layers and a dielectric layer are formed as thin films. In general, a thin film-like lower electrode layer, a dielectric layer, and an upper electrode layer are laminated in this order on an electrically insulating support substrate. In such a thin film capacitor, the lower electrode layer and the upper electrode layer are formed by sputtering, vacuum deposition, or the like, respectively, and the dielectric layer is also formed by sputtering, sol-gel method, or the like. In manufacturing such a thin film capacitor, a photolithography technique is usually used as follows. First, after forming a conductor layer to be a lower electrode layer on the entire surface of the insulating support substrate, only necessary portions are covered with a resist, and then unnecessary portions are removed by wet etching or dry etching to form a lower portion of a predetermined shape. An electrode layer is formed. Next, a dielectric layer to be a thin film dielectric layer is formed on the entire surface of the support substrate, and unnecessary portions are removed to form a thin film dielectric layer having a predetermined shape in the same manner as the lower electrode layer. Finally, a conductor layer to be an upper electrode layer is formed on the entire surface, and unnecessary portions are removed to form an upper electrode layer having a predetermined shape. Moreover, surface mounting becomes possible by forming a protective layer and a solder terminal part. In addition, as a material of the thin film dielectric layer, a dielectric material made of (Ba x Sr 1-x ) y Ti 1-y O 3 z is used, and a predetermined potential is applied between the upper electrode layer and the lower electrode layer. Given this, the variable capacitance thin film capacitor that changes the capacitance by changing the dielectric constant of the dielectric layer has the same structure. For example, Patent Document 1 (Japanese Patent Laid-Open No. 11-260667) discloses a variable capacitance thin film capacitor whose capacitance is changed by applying a DC bias.
[0003]
In the variable capacitance thin film capacitor, the dielectric constant is changed by applying a DC bias, and as a result, the capacitance is changed. The change in capacitance extends to the high frequency region, and can be used as a variable capacitance thin film capacitor even at high frequencies. By utilizing the capacitance change of the variable capacitance thin film capacitor at such a high frequency, an electronic component whose frequency characteristics can be changed by applying a DC bias can be obtained. For example, in a voltage controlled thin film resonator in which the above-described variable capacitance thin film capacitor and thin film inductor are combined, the resonance frequency can be changed by applying a DC bias. Further, in a voltage controlled thin film bandpass filter that combines a variable capacitance thin film capacitor or voltage controlled thin film resonator, a thin film inductor, and a thin film capacitor, the passband can be changed by applying a DC bias. A voltage-controlled electronic component for microwaves is disclosed in, for example, Japanese Patent Application Laid-Open No. 8-509103.
[Patent Document 1]
JP-A-11-260667
[Patent Document 2]
Special table flat 8-509103
[0004]
[Problems to be solved by the invention]
When the variable capacitance thin film capacitor as described above is used in a high frequency electronic component, a variable capacitance DC bias voltage and a high frequency signal voltage (high frequency voltage) are simultaneously applied to the variable capacitance thin film capacitor. When the high frequency voltage is high, the capacitance of the variable capacitance thin film capacitor also changes depending on the high frequency voltage. When such a variable capacitance thin film capacitor is used for a high frequency electronic component, waveform distortion and intermodulation distortion noise occur due to the capacitance change of the capacitor due to the high frequency voltage. In order to reduce the waveform distortion and intermodulation distortion noise, it is necessary to reduce the high-frequency electric field strength and reduce the capacitance change due to the high-frequency voltage. For this purpose, it is effective to increase the thickness of the dielectric layer. When the thickness of the body layer is increased, there is a problem that the rate of change in capacity is also reduced because the DC electric field intensity is reduced.
[0005]
In addition, since a current easily flows through a capacitor at a high frequency, the capacitor generates heat and is destroyed by the loss resistance of the capacitor while the capacitor is used at a high frequency. It is effective to increase the thickness of the dielectric and reduce the amount of heat generated per unit volume for such a problem of withstand power. However, if the thickness of the dielectric layer is increased as described above, the DC electric field strength is increased. Therefore, there is a problem that the capacity change rate due to the DC bias is also reduced.
[0006]
In addition, when fabricating a thin film capacitor, in addition to the lower electrode, the thin film dielectric layer, and the upper electrode, a layer having other functions such as a protective layer and a solder diffusion prevention layer is usually sequentially deposited. . However, the greater the number of layers, the greater the stresses caused by the increased number of layers, resulting in cracks in the film, as well as problems such as photolithography misalignment and damage to the underlying layers during etching. There is a problem that the characteristic defect and the reliability deteriorate.
[0007]
The present invention has been devised in view of the above-mentioned problems, and its purpose is that a capacitance change due to a high-frequency signal is small, a capacitance change due to a DC bias is large, and a new component such as a bias line is added. Capacitance that keeps the size of the device, and reduces the number of thin film layers that are deposited sequentially, which is effective for miniaturization of the device and suppresses poor characteristics and reduced reliability. The object is to provide a variable thin film capacitor.
[0008]
Still another object of the present invention is to provide a voltage-controlled thin-film resonator for high-frequency use, a voltage-controlled thin-film high-frequency filter, a voltage controlled by the above-described variable capacitance thin-film capacitor, having low intermodulation distortion, excellent power resistance and good temperature characteristics The object is to provide high-frequency components such as a control-type matching circuit element and a voltage-controlled thin-film antenna duplexer.
[0009]
[Means for Solving the Problems]
The present invention provides a support substrate, first to Nth variable capacitance elements formed on the support substrate, the capacitance of which varies depending on an applied voltage and connected in series, and the first variable capacitance device. An input terminal connected to the Nth variable capacitance element, an input terminal side terminal portion of the first variable capacitance element, and a 2i variable capacitance element- (2i + 1) variable capacitance element. an input terminal side bias line of the i provided between each connection point, the output terminal side terminal portion of the variable capacitance element of the N and the 2i-1 of the variable capacitance element - the variable capacitance element of the 2i a first i variable capacitance thin film capacitor formed by providing an output terminal side bias line provided between the connection points,
The input-output terminal side bias line, contains at least a part of tantalum, and resistivity have a thin film resistor over 1Emuomegacm, said input terminal is a signal input terminal of the high-frequency signal and a DC bias supply terminal a variable capacity thin film capacitor characterized that you have been shared. However, N = 2n + 1, n ≧ 1, and 1 ≦ i ≦ n.
[0010]
The bias line is formed directly on the support substrate, and includes a conductor line and a thin film resistor.
[0011]
The thin film resistor has a thickness of 40 nm or more.
[0012]
The capacitive element is formed by sequentially depositing a lower electrode layer, a thin film dielectric layer, and an upper electrode layer, and the thin film dielectric layer is made of a perovskite oxide crystal containing at least Ba, Sr, and Ti. This is a variable capacitance thin film capacitor.
[0014]
Further, the capacitor is a variable capacitance thin film capacitor that covers at least the bias line and has a protective film made of at least one of silicon nitride and silicon oxide.
[0015]
Further, the variable capacitance thin film capacitor is a high-frequency component that is used as a capacitive element that joins a part of a resonance circuit and / or a plurality of resonance circuits.
[Action]
The capacitance variable thin film capacitor of the present invention includes a support substrate, first to Nth variable capacitance elements formed on the support substrate, the capacitance of which varies depending on the applied voltage, and connected in series, and the first An input terminal connected to the variable capacitance element; an output terminal connected to the Nth variable capacitance element; an input terminal side terminal portion of the first variable capacitance element; and a second i variable capacitance element-second i + 1. an input terminal side bias line of the i provided between each connection point between the variable capacitance element, said N-th variable capacitance elements of the output terminal side terminal portion and the 2i-1 of the variable capacitance element - of the 2i It is provided and an output terminal side bias line of the i provided between each connection point between the variable capacitance element (where, n = 2n + 1, n ≧ 1,1 ≦ i ≦ n). Therefore, the voltage applied to the variable capacitor elements connected in series is divided by each variable capacitor element, so that the voltage applied to each variable capacitor element decreases. For this reason, a change in capacitance due to a high-frequency signal can be suppressed to a small level. Further, by providing the i-th input terminal side bias line and the i-th output terminal side bias line, the DC bias can be independently applied to each variable capacitance element. For this reason, the change in capacitance due to the DC bias can be kept large.
[0016]
Further, a thin film resistor containing tantalum in the bias line or a part thereof and having a specific resistance of 1 mΩcm or more is used. By containing tantalum, high resistance thin film resistors such as tantalum nitride, TaSiN, Ta—Si—O can be easily obtained. In addition, the resistance value becomes a stable bias line with time, and the bias line has a high resistance, so that the aspect ratio (length / width of the bias line) can be kept small. Therefore, since the size of the element can be maintained even if a new bias line is provided, it is effective for miniaturization and high integration of the element.
[0017]
Furthermore, since the bias line has a high resistance, a high-frequency signal does not enter the bias line, and since direct current does not flow through the variable capacitance element, a high-frequency variable capacitance element is used. In terms of direct current, it can be regarded as a variable capacitance element connected in parallel.
[0018]
Further, the connection lines between the variable capacitance elements constituting the variable capacitance capacitor circuit are connected because the DC bias is alternately supplied by the i-th input terminal side bias line and the i-th output terminal side bias line. Since the DC bias can be stably supplied to all the variable capacitance elements, the capacitance change rate of each variable capacitance element can be utilized to the maximum.
[0019]
In addition, the input terminal shares a high-frequency signal input terminal and a DC bias supply terminal. Thereby, the element structure is simplified. In addition, by providing the bias line directly on the support substrate, an insulating film required when provided on the capacitance variable element connected in series becomes unnecessary, the number of layers constituting the element is reduced, and the crack of the film is reduced. It is possible to suppress characteristic defects and reliability degradation due to the above. In addition, the variable capacitance thin film capacitor of the present invention has a protective film that covers at least the bias line and is made of at least one of silicon nitride and silicon oxide, so that the thin film resistor is oxidized. Therefore, the resistance value of the bias line can be made constant over time, and the reliability is improved. Furthermore, moisture resistance can be secured.
[0020]
In addition, the bias line of the variable capacitance thin film capacitor of the present invention includes a conductor line and a thin film resistor. The resistance value of the thin film resistor can be made very high compared to the resistance value of the conductor, so the resistance of the bias line is almost equal to the resistance value of the thin film resistor, and the resistance value of the thin film resistor depends on its film thickness and aspect ratio. It can be made equal by making all the bias lines the same. Accordingly, the resistance values of all the bias lines can be made equal, and the electrical characteristics such as the impedance of the variable capacitance thin film capacitor can be made uniform.
[0021]
Further, by setting the film thickness of the thin film resistor to 40 nm or more, a high resistance thin film resistor can be manufactured with good reproducibility.
[0022]
In the variable capacitance thin film capacitor of the present invention, each variable capacitance element is formed by sequentially depositing a lower electrode layer, a thin film dielectric layer, and an upper electrode layer on a support substrate. As a result, the capacitance of each variable capacitance element can be greatly changed by applying a DC bias.
[0023]
The thin film dielectric layer is made of a perovskite oxide crystal containing at least Ba, Sr, and Ti, and a variable capacitance capacitor having a large capacitance change rate and a small loss can be manufactured.
[0025]
In addition, the variable capacitance thin film capacitor of the present invention has a protective film that covers at least the bias line and is made of at least one of silicon nitride and silicon oxide, so that the thin film resistor is oxidized. Therefore, the resistance value of the bias line can be made constant over time, and the reliability is improved. Furthermore, moisture resistance can be secured.
[0026]
The capacitive variable thin film capacitor is used as a part of the high-frequency voltage-controlled resonator of the present invention (as a part of the resonance circuit) or as means for coupling the resonance circuits. As a result, a resonator is fabricated using a variable capacitance thin film capacitor that is connected in series for high frequencies and connected in parallel for direct current, so that waveform distortion and intermodulation distortion noise are small, and power resistance is excellent. High-frequency components that are high-frequency voltage-controlled resonators can be realized. Similarly, in a voltage-controlled high-frequency filter and a voltage-controlled antenna duplexer equipped with a resonance circuit, by using a variable capacitance thin film capacitor that is connected in series for high frequency and connected in parallel for DC, A voltage-controlled high-frequency filter and an antenna duplexer with low waveform distortion and intermodulation distortion noise and excellent power resistance can be manufactured.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a variable capacitance thin film capacitor and a high-frequency component using the same according to the present invention will be described with reference to the drawings. 1 to 5 show variable capacitance thin film capacitors in the case of N = 7. 1 is a plan view in a see-through state, FIG. 2 is a plan view in the middle of fabrication, FIG. 3 is a cross-sectional view along AA ′ in FIG. 1, and FIG. 4 is a cross-sectional view along BB in FIG. 5 is a cross-sectional view taken along the line CC 'in FIG.
[0028]
1 to 5, 1 is a support substrate, 2 is a lower electrode layer, 31, 32, 33, 34, and 35 are conductor lines, 4 is a thin film dielectric layer, and 5 is an upper electrode. 61, 62, 63, 64, 65, 66 are thin film resistors, 7 is an insulating layer, 8 is an extraction electrode layer, 9 is a protective layer, and 10 is a solder diffusion prevention layer. And 111 and 112 are solder terminal portions. The solder diffusion preventing layer 10 and the solder terminal portion constitute an input terminal and an output terminal. 1 and 3, C1 to C7 indicate variable capacitance elements whose capacitance changes due to a bias.
[0029]
The support substrate 1 is a ceramic substrate such as alumina, a single crystal substrate such as sapphire, or the like. Then, the lower electrode layer 2, the thin film dielectric layer 4, and the upper electrode layer 5 are sequentially formed on the entire surface of the support substrate 1 on the support substrate 1. After the formation of all layers, the upper electrode layer 5, the thin film dielectric layer 4, and the lower electrode layer 2 are sequentially etched into a predetermined shape.
[0030]
The lower electrode layer 2 needs to have a high melting point because high temperature sputtering is required for forming the thin film dielectric layer 4. Specifically, Pt, Pd, etc. Furthermore, after the sputtering of the lower electrode layer 2 is completed, the film is heated to 700 to 900 ° C., which is the sputtering temperature of the thin film dielectric layer 4, and is held for a certain period of time until the sputtering of the thin film dielectric layer 4 is started. .
[0031]
The thickness of the lower electrode layer 2 is a resistance component from the output terminal (solder terminal 112, solder diffusion preventing layer 10) to the seventh variable capacitance element C7, or a resistance component from C1 to C2, C3 to C4, C5 to C6. When considering the continuity of the lower electrode layer 2, the thicker one is desirable, but when considering the adhesion with the support substrate 1, the relatively thin one is desirable, and both are determined in consideration. Specifically, it is 0.1 μm to 10 μm. If the thickness is less than 0.1 μm, the resistance of the electrode itself may increase and the continuity of the electrode may not be ensured. On the other hand, if it is thicker than 10 μm, the adhesion to the support substrate 1 may be lowered or the support substrate 1 may be warped.
[0032]
The thin film dielectric layer 4 is a high dielectric constant dielectric layer made of perovskite oxide crystal particles containing at least Ba, Sr, and Ti. The thin film dielectric layer 4 is formed on the surface of the lower electrode layer 2 described above. For example, sputtering is performed until a desired thickness is reached by using a dielectric from which perovskite-type oxide crystal particles can be obtained as a target. By performing sputtering at a high substrate temperature, for example, 800 ° C., a thin film dielectric layer having a high dielectric constant and a large capacitance change rate and a low loss can be obtained without performing a heat treatment after sputtering.
[0033]
The material of the upper electrode layer 5 is desirably Au having a low resistivity in order to reduce the resistance of the electrode, but it is desirable to use Pt or the like as the adhesion layer in order to improve the adhesion with the thin film dielectric layer 4. The thickness of the upper electrode layer 5 is 0.1 μm to 10 μm. The lower limit of the thickness is set in consideration of the resistance of the electrode itself, similarly to the lower electrode layer 2. The upper limit of the thickness is set in consideration of adhesion.
[0034]
The first input terminal side bias line is composed of conductor lines 32 and 33 and a thin film resistor 62, and an input terminal (solder terminal 11a, solder diffusion preventing layer 10) that is an input end of the first variable capacitance element C1. ) To the connection point between the second variable capacitor C2 and the third variable capacitor C3, that is, the upper electrode layer 5 of the second variable capacitor C2 and the upper electrode layer 5 of the third variable capacitor C3. Between the lead electrode layer 8 and the lead electrode layer 8. Similarly, the second input terminal side bias line includes conductor lines 32 and 34 and a thin film resistor 64, and a connection point between the input terminal and the fourth variable capacitance element C4 and the fifth variable capacitance element C5. The third input terminal side bias line is composed of conductor lines 32 and 35, and a thin film resistor 66, and the sixth variable capacitance element C6 and the seventh variable capacitance element C7 from the input terminal. It is provided between and the connection point.
[0035]
The first output terminal side bias line is composed of a conductor line 31 and a thin film resistor 61, and is a connection point between the first variable capacitance element C1 and the second variable capacitance element C2, that is, the first variable capacitance. Between the common lower electrode layer 2 of the element C1 and the second variable capacitance element C2 and the output terminal (solder terminal 112, solder diffusion prevention layer 10) which is the output end of the seventh variable capacitance element C7. Is provided. Similarly, the second output terminal side bias line is composed of the conductor line 31 and the thin film resistor 63, and the connection point between the third variable capacitance element C3 and the fourth variable capacitance element C4 and the output terminal. The third output terminal side bias line is formed by the conductor line 31 and the thin film resistor 65, and the connection point between the fifth variable capacitance element C5 and the sixth variable capacitance element C6; It is provided between the output terminals.
[0036]
The conductor lines 31, 32, 33, 34, and 35 can be obtained by forming a new film after forming the lower electrode layer 2, the thin film dielectric layer 4, and the upper electrode layer 5 described above. In that case, it is desirable to use a lift-off method. Further, it can be formed by patterning the shape having conductor lines when patterning the lower electrode layer 2.
[0037]
As a material for this conductor line, Au having a low resistance is desirable in order to suppress variations in the resistance value of the bias line. However, since the resistance of the thin film resistors 61 to 66 is sufficiently high, the lower electrode layer 2 such as Pt is used. The same material and the same process may be used.
[0038]
Next, the material of the thin film resistors 61 to 66 constituting the bias line contains tantalum, and the specific resistance is 1 mΩcm or more. Specific examples of the material include tantalum nitride, TaSiN, and Ta—Si—O. For example, in the case of tantalum nitride, a film having a desired composition ratio and resistivity can be formed by a reactive sputtering method in which Ta is used as a target and sputtering is performed by adding nitrogen. By appropriately selecting the sputtering conditions, a film having a thickness of 40 nm or more and a specific resistance of 1 mΩcm or more can be produced. Furthermore, after the sputtering is completed, a resist is applied and formed into a predetermined shape, and then can be easily patterned by an etching process such as reactive ion etching (RIE).
[0039]
Further, when the variable capacitance thin film capacitor of the present invention is used at a frequency of 2 GHz and the capacitances of the variable capacitance elements C1 to C7 are set to 7 pF, a bias necessary for C1 to C7 being in series up to 1/10 of this frequency. The resistance value of the line may be about 1 kΩ or more. Since the specific resistivity of the thin film resistor in the present invention is 1 mΩcm or more, for example, when 10 kΩ is obtained as the resistance value of the bias line, the aspect ratio (length / width) of the thin film resistor is 50 nm when the film thickness is 50 nm. Therefore, the thin film resistor has an aspect ratio that can be realized without increasing the element shape.
[0040]
Bias lines including these thin film resistors 61 to 66 are formed directly on the support substrate 1. This eliminates the need for an insulating layer for ensuring insulation from the lower electrode layer 2, the upper electrode layer 4, and the extraction electrode layer 8 that is required when forming the device on the element, and reduces the number of layers constituting the element. It becomes possible to reduce. Further, by using a high-resistance thin film resistor, an element can be formed without increasing the shape.
[0041]
Next, the insulating layer 7 is necessary for ensuring insulation between the lead electrode layer 8 and the lower electrode layer 2 formed thereon. Furthermore, since this insulating layer covers the bias line and can prevent the thin film resistor from being oxidized, the resistance value of the bias line can be made constant over time, and the reliability is improved. The material of the insulating layer 7 is made of at least one of silicon nitride and silicon oxide in order to improve moisture resistance. These are preferably formed by chemical adsorption deposition (CVD) or the like in consideration of coverage.
[0042]
The insulating layer 7 can be formed into a desired shape by a dry etching method using a normal resist. However, it is necessary to expose part of the conductor lines 33 to 35 for securing the coupling between the thin film resistors 61 to 66 and the extraction electrode layer 8. In other cases, it is preferable to expose only the upper electrode portion and the solder terminal portion from the viewpoint of improving moisture resistance.
[0043]
Next, the lead electrode layer 8 connects the upper electrode layer 5 of the first variable capacitance element C1 and the one terminal forming portion 111 or the upper electrode layers 5 to form the first variable capacitance element C1 as a terminal. The second variable capacitor C2 and the third variable capacitor C3, the fourth variable capacitor C4 and the fifth variable capacitor C5, the sixth variable capacitor C6 and the seventh variable capacitor C2 The variable capacitance element C7 is connected in series with each other. Further, the lead electrode layer 8 that extends over C2 and C3, C4 and C5, and C6 and C7 is coupled to the conductor lines 33, 34, and 35 on the outside of the insulating layer 7, respectively. As a material, it is desirable to use a low-resistance metal such as Au or Cu. The lead electrode layer 8 may be an adhesive layer made of Ti, Ni or the like in consideration of adhesiveness with the insulating layer 7.
[0044]
Next, the protective layer 9 is formed. The protective layer 9 mechanically protects the device from the outside and protects it from contamination by chemicals. At the time of formation, the terminal forming portions 111 and 112 are exposed. As a material, a material having high heat resistance and excellent coverage with respect to a step is preferable. Specifically, a polyimide resin, a BCB (benzocyclobutene) resin, or the like is used.
[0045]
The solder diffusion preventing layer 10 is formed in order to prevent diffusion of solder to the electrodes during reflow and mounting when forming solder terminals. Ni is suitable as the material. In addition, on the surface of the solder diffusion preventing layer, in order to improve the solder wettability, Au, Cu or the like having a high solder wettability may be formed to about 0.1 μm.
[0046]
Finally, solder terminal portions 111 and 112 are formed. This is formed to facilitate mounting. In general, the solder paste is formed by reflowing after printing.
[0047]
In the variable capacitance thin film capacitor element described above, the variable capacitance elements C1 to C7 are connected in series in terms of high frequency, and each of the variable capacitance elements C1 to C7 has a resistance value mainly set by the thin film resistors 61 to 66. By connecting with a bias line, DC connection is made in parallel.
[0048]
Further, by using tantalum nitride in the bias line or a part thereof and using a thin film resistor having a specific resistance of 1 mΩcm or more, the aspect ratio of the thin film resistor is reduced, and the device is miniaturized. Furthermore, the number of layers constituting the element is reduced by forming the bias line directly on the support substrate.
[0049]
The above-described variable capacitance thin film capacitor element is used as a part of the resonance circuit of the high-frequency component (capacitance component of the LC resonance circuit) or as a capacitance component that couples this resonance circuit. Therefore, an inductor is simultaneously formed using the lower electrode layer, the upper electrode layer, or the lead electrode layer of the variable capacitance thin film capacitor element, or a blank area of the support substrate 1 (an area where the variable capacitance thin film capacitor element is not formed). The other resonant circuit is formed, and the variable-capacitance thin film capacitor element is used as a voltage-controlled high-frequency resonant circuit component, and further, a voltage-controlled high-frequency filter, a voltage-controlled matching circuit element, and a voltage control that are composite components of the resonant circuit High-frequency components such as a type thin film antenna duplexer.
[0050]
[Example 1]
On the sapphire R substrate as the supporting substrate, Pt was formed as the lower electrode layer 2 by sputtering at a substrate temperature of 500 ° C. The target made of (Ba 0.5 Sr 0.5 ) TiO 3 was used as the thin film dielectric layer 4, the substrate temperature was 800 ° C., the film formation time was 15 minutes, and films were formed in the same batch. Before the film formation was started, the annealing was performed at 800 ° C. for 15 minutes as annealing for planarizing the Pt electrode. A Pt and Au electrode layer was formed in the same batch as the upper electrode layer 5 thereon. Next, after applying a resist and processing the resist into a predetermined shape by photolithography, the upper electrode layer 5 was etched by an ECR apparatus. Thereafter, the thin film dielectric layer 4 and the lower electrode layer 2 were similarly etched. The shape of the lower electrode layer 2 includes conductor lines 31 to 35.
[0051]
Next, tantalum nitride was deposited at 100 ° C. by sputtering as thin film resistors 61-66. After sputtering, the resist was formed into a predetermined shape by photolithography, and then etched using an RIE apparatus to remove the resist layer. The aspect ratios of the thin film resistors were all 20.
[0052]
Next, as the insulating layer 7, a SiO 2 film was formed by a CVD apparatus using TEOS gas as a raw material. After processing the resist, it was etched into a predetermined shape by RIE.
[0053]
Next, as the extraction electrode layer 8, Ni and Au were formed by sputtering and processed into a predetermined shape.
[0054]
Finally, the protective layer 9, the solder diffusion preventing layer 10, and the solder terminals 111 and 112 were sequentially formed. The protective layer 9 was made of polyimide resin, and the solder diffusion preventing layer 10 was made of Ni. The film thickness of the thin film resistor was 43 nm, and when the sheet resistance value was measured separately, it was 4000 Ω / sq. As a result, the specific resistance of the thin film resistor was about 17 mΩcm, and the resistance value was 80 kΩ, confirming that the specific resistance was 1 mΩcm or more.
[0055]
FIG. 6 shows the results of measuring the variable capacitance thin film capacitor element obtained above with an impedance analyzer. In the characteristic diagram, 10E + 01 indicates 10 1 , that is, “10”, and 10E + 06 indicates 10 6 , that is, 1.0M. It was confirmed that the effect of the bias line was observed near 1.0 MHz, but no effect was observed in the high frequency region.
[0056]
The frequency dependence of the capacitance is shown in FIG. In the vicinity of 1.0 MHz, an increase in capacitance was observed due to the influence of the bias line, but it was about 1 pF in the high frequency region. The capacity change rate was about 20% when DC 3 V was applied.
[Comparative example]
As a comparative example, a variable capacitance capacitor element similar to the example except that there was no bias line was produced.
[0057]
FIG. 8 shows the result of measuring this variable capacitance capacitor element with an impedance analyzer. Since there was no bias line, the phase was almost constant at -90 ° C.
[0058]
The frequency dependence of the capacitance is shown in FIG. The capacity was about 1.0 pF even near 1.0 MHz. Moreover, the capacity | capacitance change rate at the time of DC3V application was 2.9%. Further, the DC bias necessary for obtaining the same capacity change rate as in the example was 21V.
[0059]
As described above, from the results of the examples and comparative examples, according to the present invention, variable capacitance thin film capacitors that are connected in parallel with respect to direct current and connected in series at high frequencies were obtained. In addition, by forming a bias line directly on the support substrate and using a high-resistance thin film resistor, it is possible to reduce the number of layers and improve characteristics and reliability without increasing the element shape. It was.
[0060]
【The invention's effect】
By disposing a bias line on the first to nth input terminal side for applying a DC bias and a bias line on the first to nth output terminal side for applying a DC bias to the first to Nth variable capacitance elements connected in series, A DC bias voltage can be stably and uniformly applied to each variable capacitance element. (However, N = n + 1, n ≧ 1) For this reason, a capacitance variable thin film capacitor can be obtained in which the capacitance change can be increased and the capacitance change, noise, and non-linear distortion caused by the high-frequency signal can be suppressed.
[0061]
By using a thin film resistor containing tantalum in the bias line or a part thereof and having a specific resistance of 1 mΩcm or more, and forming directly on the support substrate, the layer of the variable capacitance thin film capacitor can be formed without increasing the element shape. The number can be reduced, and the characteristics and reliability can be improved.
[0062]
Further, by using the variable capacitance thin film capacitor element, the frequency characteristics can be greatly changed by applying a DC bias voltage, but the change of the frequency characteristics due to the high frequency signal, noise and non-linear distortion can be suppressed to be small, and waveform distortion, mutual Modulation distortion noise can be suppressed to a low level, and furthermore, high-frequency components such as a high-frequency voltage-controlled resonator, a voltage-controlled high-frequency filter, a voltage-controlled matching circuit element, and a voltage-controlled antenna duplexer excellent in power resistance can be obtained.
[Brief description of the drawings]
FIG. 1 is a plan view of a variable capacitance thin film capacitor of the present invention.
FIG. 2 is a plan view of the variable capacitance thin film capacitor according to the present invention in the middle of production.
FIG. 3 is a cross-sectional view taken along the line AA ′ of FIG.
4 is a cross-sectional view taken along line BB ′ of FIG. 1. FIG.
FIG. 5 is a cross-sectional view taken along the line CC ′ of FIG.
FIG. 6 is an impedance and phase characteristic diagram of the variable capacitance thin film capacitor of the present invention.
FIG. 7 is a capacitance characteristic diagram of the variable capacitance thin film capacitor of the present invention.
FIG. 8 is an impedance and phase characteristic diagram of a comparative example.
FIG. 9 is a capacity characteristic diagram of a comparative example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Support substrate 2 ... Lower electrode layer 31, 32, 33, 34, 35 ... Conductor line 4 ... Thin film dielectric layer 5 ... Upper electrode layer 61, 62, 63, 64, 65, 66 ... thin film resistor 7 ... insulator layer 8 ... lead electrode layer 9 ... protective layer 10 ... solder diffusion preventing layers 111, 112 ... solder terminal portions C1, C2, C3, C4, C5, C6, C7 ... variable capacitance elements

Claims (8)

支持基板と、
前記支持基板上に形成され、印加電圧により容量が変化し、且つ直列接続してなる第1乃至第Nの可変容量素子と
前記第1の可変容量素子に接続された入力端子と、
前記第Nの可変容量素子に接続された出力端子と、
前記第1の可変容量素子の入力端子側端子部と第2iの可変容量素子−第2i+1の可変容量素子との各接続点の間に設けられた第iの入力端子側バイアスライン
前記第Nの可変容量素子の出力端子側端子部と第2i−1の可変容量素子−第2iの可変容量素子との各接続点の間に設けられた第iの出力端子側バイアスラインを設けてなる容量可変薄膜コンデンサであって、
前記入出力端子側バイアスラインは、その少なくとも一部にタンタルを含有し、且つ比抵抗が1mΩcm以上の薄膜抵抗を有し、
前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されていることを特徴とする容量可変薄膜コンデンサ。
但し、N=2n+1、n≧1、1≦i≦n
A support substrate;
Wherein formed on the supporting substrate, the capacitance is changed by an applied voltage, and the first to the variable capacitance element of the N becomes connected in series,
An input terminal connected to the first variable capacitance element;
An output terminal connected to the Nth variable capacitance element;
An input terminal side bias line of the i provided between each connection point of the first 2i + 1 of the variable capacitance element, - the variable capacitance element of the first input terminal side terminal portion and the 2i variable capacitance element
Wherein said N variable capacitance element of the output terminal side terminal portion and the 2i-1 of the variable capacitance elements - an output terminal side bias line of the i provided between each connection point between the variable capacitance element of the 2i A variable capacitance thin film capacitor provided,
The input-output terminal side bias line, contains at least a part of tantalum, and resistivity have a more thin-film resistors 1Emuomegacm,
The input terminal, the capacitance variable thin film capacitor and the signal input terminal of the high-frequency signal and a DC bias supply terminal is characterized that you have been shared.
However, N = 2n + 1, n ≧ 1, 1 ≦ i ≦ n
前記のバイアスラインが、支持基板上に直接形成されていることを特徴とする請求項1に記載の容量可変薄膜コンデンサ。2. The variable capacitance thin film capacitor according to claim 1, wherein the bias line is formed directly on a support substrate. 前記のバイアスラインは、導体ラインと薄膜抵抗とから成ることを特徴とする請求項1または2に記載の容量可変薄膜コンデンサ。 3. The variable capacitance thin film capacitor according to claim 1, wherein the bias line includes a conductor line and a thin film resistor. 前記薄膜抵抗は、膜厚が40nm以上であることを特徴とする請求項1乃至3のいずれかに記載の容量可変薄膜コンデンサ。The thin film resistors, variable capacity thin film capacitor according to any one of claims 1 to 3, wherein the thickness is 40nm or more. 前記容量素子は、下部電極層、薄膜誘電体層、上部電極層を順次被着して成ることを特徴とする請求項1乃至4のいずれかに記載の容量可変薄膜コンデンサ。The capacitor element includes a lower electrode layer, the thin film dielectric layers, the capacity variable thin film capacitor according to any one of claims 1 to 4, characterized in that it comprises an upper electrode layer are sequentially deposited. 前記薄膜誘電体層が、少なくともBa、Sr、Tiを含有するペロブスカイト型酸化物結晶から成ることを特徴とする請求項に記載の容量可変薄膜コンデンサ。6. The variable capacitance thin film capacitor according to claim 5 , wherein the thin film dielectric layer is made of a perovskite oxide crystal containing at least Ba, Sr, and Ti . 少なくとも前記バイアスラインは、窒化ケイ素および酸化ケイ素の少なくとも1種類よりなる保護膜で被覆されていることを特徴とする請求項1乃至6のいずれかに記載の容量可変薄膜コンデンサ。At least the bias line, the capacitance variable thin film capacitor according to any one of claims 1 to 6, characterized in that it is coated with a protective film made of at least one of silicon nitride and silicon oxide. 請求項1乃至7のいずれかに記載の容量可変薄膜コンデンサは、共振回路の一部及び/又は複数の共振回路を接合する容量素子として用いられることを特徴とする高周波部品。 8. The high-frequency component according to claim 1, wherein the variable capacitance thin film capacitor is used as a capacitive element that joins a part of a resonance circuit and / or a plurality of resonance circuits.
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