JP3894211B2 - 表示装置 - Google Patents

Description

本発明は、高精彩テレビジョンなどの大型表示素子の駆動に高速な大容量データ転送を必要とする表示装置に関する。

近年、テレビジョン、ノートブックコンピュータなどの機能向上は目覚しく、画面が大型化し、高分解能化および高精細化が進んでいる。特に、フラットパネルディスプレイを用いたデジタルハイビジョンなどでは、表示装置は大型である上に画素数が非常に多く、その駆動信号の周波数帯域は非常に広範である。
図７は、表示素子としてアクティブマトリックス型液晶表示体を用いた表示装置の典型的な構成を示すブロック図、図８はそのタイム図である。

図７に示すように、ＣＰＵ７０１は、本体部７１９の指示に従って表示すべき画像データを生成し、画像データをビデオメモリ７０２に書き込む。なお、本体部は７１９、ここではテレビジョンにおけるチューナーや復調部を含む本体回路やＤＶＤプレーヤ再生部など、コンピュータの入出力装置などを含む本体部を意味する。ＣＰＵ７０１は本体部７１９の信号を受け、その画像信号や、ＪＰＥＧやＭＰＥＧなどの圧縮画像や動画データからの伸張や演算により、表示すべき画像データを生成し、ビデオメモリ７０２に蓄え、必要に応じて順次書き換え更新する。

液晶コントローラ７０３は、液晶表示に必要な各種タイミング、すなわちＸドライバ７１３のＸクロック信号７１５、水平同期信号７１４、垂直同期信号７１８を生成し、またビデオメモリ７０２から表示すべき順序にそって画像データを読み出して、液晶表示体７０８のドライバ（Ｘドライバ７１３およびＹドライバ７０７）に送出する。ここで、Ｘドライバ７１３は、液晶表示体７０８の画素がｎ行ｍ列で構成される場合、ｍ段のＸシフトレジスタ７０４、ｍワードのラッチ７０５およびｍ個のＤＡ変換器７０６から構成される。このｍ段のＸシフトレジスタ７０４、ｍワードのラッチ７０５およびｍ個のＤＡ変換器７０６は、通常複数組に分割されて半導体集積回路上に集積され、液晶表示体７０８の周囲に配置される。

液晶コントローラ７０３は表示フレームの先頭の画素を読み出すとき、垂直同期信号７１８を発生し、Ｙドライバ７０７に送出する。このとき同時に液晶コントローラ７０３は、液晶表示体７０８の１行１列目の画素に表示するデータをビデオメモリ７０２から読み出し、表示データ信号７１６としてラッチ７０５のデータ端子に送出する。ここで、表示データ信号７１６は、画素毎にたとえばＲＧＢ各８ビットあって、それらは２４本の伝送路を使って並列に２４ビットの並列データとして伝送するか、または並直変換の後、２４倍の伝送レートで伝送される。

Ｘシフトレジスタ７０４は、図８に示すように、液晶コントローラ７０３が発生する水平同期信号７１４をＸクロック信号７１５に同期して読み込み、第一列目の画像データをラッチするための信号Ｘ１ラッチ（図８（ｃ））を発生する。この信号によって１行１列目の画素に表示されるデータがラッチ７０５の１列目にラッチされる。引き続き、液晶コントローラ７０３は、ビデオメモリ７０２から次の画素に表示すべきデータを読み出し出力する。Ｘドライバ７１３のＸシフトレジスタ７０４は水平同期信号７１４を一つシフトさせ、第二列目の画像データをラッチするための信号Ｘ２ラッチ（図８（ｄ））を発生させて、１行２列目の画像データをラッチする。

以下、Ｘシフトレジスタ７０４は水平同期信号７１４を順次シフトさせ、１行目に表示するデータを順次ラッチしていく。このような動作は、表示データ信号７１６が画素毎に並列データとして複数の伝送路にて送られてくるときは、１回のＸクロック毎に表示データが並列にラッチ７０５に読み込まれ、またシリアルデータとして送られてくるときは、直並変換の後にラッチ７０５に並列に読み込まれることは説明を要さないだろう。

１行分のデータをラッチ７０５が保存し終わると、次の水平同期信号７１４（図８（ａ）および（ｈ）、図８では（ａ）〜（ｆ）と同図（ｇ）〜（ｋ）で横軸のタイムスケールが変わっていることに注意されたい。そのため同一信号である水平同期信号７１４は（ａ）に加え（ｈ）が再掲されている。）が出力され、ＤＡ変換器７０６はラッチ７０５に保持されたデータをＤＡ変換し、列電極７１０のＸｉ番目（１≦ｉ≦ｍ）に出力する。同時にＹドライバ７０７は１行目の行電極Ｙ１に選択信号を出力する。

以下同様に、Ｙドライバ７０７は、行電極７０９のＹｊ番目（１≦ｊ≦ｎ）に選択信号を水平同期信号７１４が出る度に順次シフトしていく。
図７の一点鎖線７１８内は液晶表示体７０８のマトリックス配置された１画素部分を拡大した図である。アクティブスイッチ素子７１１は行電極７０９のＹｊ番目が選択されると、列電極７１０のＸｉ番目に出力されたＤＡ変換器７０６の出力を画素電極７１２に伝える。なお、ＤＡ変換器７０６を液晶コントローラ側に一つ置いて、データ７１６をアナログ信号で伝送することもできる。この場合は、ラッチ７０５はアナログのサンプルアンドホールド回路となる。この方法はＤＡ変換器の数を減らすことができ、従来多く用いられたが、ＤＡ変換器といっても最終的に画素電極７１２に印加される電圧値が所定値になっていればよく、パルス幅変調などのデジタル回路が使用でき、アナログのサンプルアンドホールド回路が不要となるため、ＬＳＩの高密度化に伴い、ここで説明した方法が主流となってきている。

ただし、この方法では、データはデジタル信号で送られるため、信号線の数が非常に多くなり、例えば、８ビット×３原色の計２４本が必要となる。また、１フレームの表示に必要な画像データの情報量は、この解像度（画素数）倍となる。
なお、行の右端の表示信号が液晶コントローラ７０３から出力された後、次の行の左端の表示信号が出力されるまでの時間、また画面の最下行の画像データが出力し終わってから、次のフレームの最初の行の画像データが出力されるまでの時間は、（水平、垂直）ブランキング期間または帰線期間と呼ばれ、ＣＲＴでは０にできないが、液晶表示体では０でもよい。図８では、１画素分の水平帰線期間および１行分の垂直帰線期間をとった場合を例示している。

近年の表示体の大型化および高分解能化に伴って、液晶コントローラ７０３より転送すべき画像データは速度はギガビット毎秒を超える。たとえば、ハイビジョンクラスの解像度が１９２０×１０８０の画素数の画面を毎秒６０フレーム分だけ表示するとすれば、１９２０×１０８０×２４×６０≒２．９８６Ｇｂｐｓ（ｂｉｔｓ ｐｅｒ ｓｅｃｏｎｄ）のデータ転送速度が必要となる。

また、表示されるデータも、マルチメディア時代に伴って、本体部７１９に様々な機能を盛り込むことが多く、液晶表示体７０８と本体部７１９は着脱可能な状態に分離できることが望ましい。このような要請から実装基板は複数に分離され、その場合図７の一転鎖線７１７−７１７‘で分けられることが多い。必然的に本体部７１９と液晶表示体７０８との間の結線が長くなる。

また、液晶表示体７０８の高分解能化に伴い、それらの線路の信号周波数が高くなり、接続が困難になってきている。また、表示画面そのものも大きくなり、たとえば１００インチを超える画面の周辺に配置された液晶ドライバ（特にＸドライバ７１３）にギガビット毎秒を越えるデータを配信するのは事実上不可能であり、表示データを並列化し多数の線路を設けることで、各線路の伝送速度を下げる方法が取られる。しかしハイビジョンクラスになると、この線路数は非常に大きくなり、１００を超える。

この問題を解決するために、高速データ伝送の方式として、たとえばＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）を表示ドライバの接続に使う（特許文献１および特許文献２）ことが提案されている。特許文献３および特許文献４等では、この方式でも十分な解決が得られないとして、新たな方法も提案されている。
特許公報３０８６４５６（欄４４） 特許公報３３３０３５９（欄４６） 特許公報３３４９４２６ 特許公報３３４９４９０

しかしながら、最近の表示体の大型化の進展は目覚しく、これらの技術でも十分な性能を得られない。十分な対ノイズ特性（耐干渉性、与干渉性）を得るには、細心の設計と調整が要求される。また、ＬＶＤＳでは、信号レベルが小さいため、必然的にデジタルＩＣでアナログ信号を扱うことになり、消費電力が大きくなるという問題があった。
また、信号を精度よく伝送するためには、整合の取れたインピーダンス終端が必要であるが、インピーダンス終端が必要な線の数が多い上に伝送インピーダンスはせいぜい１００オーム位なので、それらの終端抵抗に消費される電力が容認できないほどに大きくなってしまうという問題もあった。

さらに、図７の一点鎖線７１７−７１７'で実装基板を分けると、長い配線によって引き回された線路を通して高速で大量のデータを伝送させる必要がある。このため、線路からの放射電磁界が増えることとなり、他の電子装置あるいは自機器への電磁波妨害の要因となる。従来の信号線による信号伝送では、受電端での振幅レベルが規定されており、受電端で十分な品質を確保しても、信号の振幅レベルを下げることができない。すなわちＥＭＩ対策が困難になり、結果として機器デザインへの制約やコストアップを引き起こしている。また、送信側では、受電端の負荷に加え線路の浮遊容量も同時に駆動することになるため、信号伝達に余分なエネルギーを必要としている。すなわち、消費電力を増大させる結果となっている。

また、転送データの高速化に伴う配線数の増大は配線のための物理的スペースを要し、当然の事ながら機器のデザインに対し大きな制約を課すことになる。
特に、配線がヒンジ部などの可動部を通る場合は、可動部の折れ曲がり具合により特性インピーダンスが変化するため、状況によってインピーダンス不整合が生じ、折れ曲がり部での反射等により信号劣化を引き起こす。このため、伝送されるデータの速度が制限されたり、実装方法や部品の配置が制約を受けるという問題点があった。また、やり取りされる信号数は１００本を越えるため、この接続を行うフレキシブル基板やコネクタのコストが高い上に接続信頼性も低いという欠点を有していた。

そこで、本発明は、上述のように種々の問題や制約を持つデータの高速度伝送の方法を従来にないまったく新しい方法で改善し、これらの従来の欠点や制約を除去し、低コストで信頼性の高い表示装置を実現することを目的とする。

本発明による表示装置は、表示データを生成する表示データ生成部を有する本体部と、前記本体部とは別に設けられた、前記表示データを表示する表示部とを有する表示装置であって、前記表示データ生成部は、前記表示データをＮ（Ｎは２以上の整数）組に分割し、前記表示データの各画素の画素データを画素毎にＫ（Ｋは２以上の整数）組のビットデータに分割しＫ個のシリアル信号として生成する分割手段と、前記シリアル信号の各々に異なる符号を乗算する乗算手段と、前記乗算手段の出力信号を合成しＭ（Ｍは、Ｍ＜Ｋの整数）個のシリアル信号に合成する合成手段とを有し、前記表示部は、前記表示データを表示する表示手段と、前記合成手段の出力信号と前記符号との相関を計算することにより、前記合成手段の出力信号をＫ個のシリアル信号に復元するＮ個の復元手段と、前記復元手段と前記表示手段の間に置かれ、前記復元手段により復元されたＫ個のシリアル信号を並列信号に復元し、前記復元された並列信号に基づき前記表示手段を駆動するＮ組の駆動手段とを有し、前記表示データ生成部と前記表示部との間には、前記合成手段からの出力信号を前記復元手段に伝送する伝送路を有することを特徴とする。

本発明のこの構成により、表示手段に伝送される表示データは符号分割多重され伝送されるので、線路に必要な帯域幅を狭くすることが出来、伝送が容易に実現可能となり、少ない伝送線路数による伝送や、各々の伝送路に要求される周波数帯域の制限の緩和が可能になる。さらに、従来並列に出力され伝送されるか、または並直変換し高速なシリアルデータとして伝送していた画素データを、画素毎の符号分割多重により伝送することを可能とし、少ない伝送線路数によっての伝送が可能となり、またビット毎の転送速度を下げることができ、伝送線路に要求される条件を緩和できる。
本発明による表示装置は、表示データを生成する表示データ生成部を有する本体部と、前記本体部とは別に設けられた、前記表示データを表示する表示部とを有する表示装置であって、前記表示データ生成部は、前記表示データをＮ（Ｎは２以上の整数）組に分割し、前記表示データを前記各組毎に所定の画素順に所定のビット順でビットデータに変換してＮ個のビット並列のシリアル信号として生成する分割手段と、前記シリアル信号の各々に異なる符号を乗算する乗算手段と、前記乗算手段の出力信号を合成しＭ（Ｍは、Ｍ＜Ｎの整数）個のシリアル信号に合成する合成手段とを有し、前記表示部は、前記表示データを表示する表示手段と、前記合成手段の出力信号と前記符号との相関を計算することにより、前記合成手段の出力信号をＮ個のシリアル信号に復元するＮ個の復元手段と、前記復元手段と前記表示手段の間に置かれ、前記復元手段により復元されたシリアル信号を並列信号に復元し、前記復元された並列信号に基づき前記表示手段を駆動するＮ組の駆動手段とを有し、前記表示データ生成部と前記表示部との間には、前記合成手段からの出力信号を前記復元手段に伝送する伝送路を有することを特徴とする。
本発明のこの構成により、表示手段に伝送される表示データは符号分割多重され伝送されるので、線路に必要な帯域幅を狭くすることが出来、伝送が容易に実現可能となり、少ない伝送線路数による伝送や、各々の伝送路に要求される周波数帯域の制限の緩和が可能になる。さらに、従来高速なシリアルデータとして伝送していた画素データを符号分割多重による伝送を可能とし、少ない伝送線路数によっての伝送が可能となり、またビット毎の転送速度を下げることができ、伝送線路に要求される条件を緩和できる。
本発明による表示装置の前記表示手段は、マトリックス状に配置された画素を有し、線順次走査により表示されることを特徴とする。

本発明の前記構成によれば、平面テレビジョンやノートブックコンピュータの表示など大型大容量の表示装置に実施が可能となる。

本発明による表示装置は、表示データを生成する表示データ生成部を有する本体部と、前記本体部とは別に設けられた、前記表示データを表示する表示部とを有する表示装置であって、前記表示データ生成部は、前記表示データをＮ（Ｎは２以上の整数）組に分割し、前記表示データを前記各組毎に所定の画素順に所定のビット順でビットデータに変換してＮ個のビット並列のシリアル信号として生成する分割手段と、前記シリアル信号の各々に異なる符号を乗算する乗算手段と、前記乗算手段の出力信号を合成しＭ（Ｍは、Ｍ＜Ｎの整数）個のシリアル信号に合成する合成手段とを有し、前記表示部は、前記表示データを表示する、マトリックス状に配置された画素を持つ表示手段と、前記合成手段の出力信号と前記符号との相関を計算することにより、前記合成手段の出力信号をＮ個のシリアル信号に復元するＮ個の復元手段と、前記復元手段の出力信号を一時的に記憶する記憶手段と、前記復元手段と前記表示手段の間に置かれ、前記記憶手段により記憶されたシリアル信号を並列信号に復元し、前記復元された並列信号に基づき前記表示手段を列毎に駆動するＮ組の駆動手段とを有し、前記表示データ生成部と前記表示部との間には、前記合成手段からの出力信号を前記復元手段に伝送する伝送路を有することを特徴とする。

本発明の上記構成によれば、表示データの受信側で表示情報を一時的に記憶させることが可能であるため、既に送出した表示データに変更がなければ該記憶手段に記憶している表示データを使用し表示できるので、表示データの送出を止めて回路の消費電力を低減することが可能である。さらに、従来高速なシリアルデータとして伝送していた画素データを符号分割多重による伝送を可能とし、少ない伝送線路数によっての伝送が可能となり、またビット毎の転送速度を下げることができ、伝送線路に要求される条件を緩和できる。
本発明による表示装置は、前記分割手段は、書き換えが必要な組に対してのみ表示データを出力することを特徴とする。

本発明による上記構成によれば、表示手段に対して伝送される画素データは書き換えが必要な部分に対してのみ行うことを可能とし、従ってフレーム毎に表示画像が静止していても、常に画像データを転送更新する従来の方式に比べて、著しくその消費電力を減らすことが可能となる。
本発明による表示装置は、前記乗算手段に供給される符号を発生させる第１拡散符号発生回路と、前記復元手段に供給され、前記乗算手段に供給される符号と同一の符号を発生させる第２拡散符号発生回路とを備え、前記第１拡散符号発生回路と前記第２拡散符号発生回路とは同一のクロック信号にて同期が取られることを特徴とする。

本発明による上記構成によれば、受信側での拡散符号発生の同期のための信号を直接送信側から取得することが可能となる。このため、受信側で拡散符号発生の同期を取るための特別な回路が必要なくなり、同期捕捉を簡略化することができる。

本発明による表示装置は、前記符号は直交符号であることを特徴とする。
本発明の上記構成によれば、符号分割多重に使用する符号は直交符号なので、各符号間の相関は完全に零にでき、多重化された画像信号から各データを完全に分離復元することができる。

以上述べたように、本発明の上記構成によれば、表示装置において、その表示データの伝送を符号分割多重により伝送することにより、少ない伝送線路で転送レートを下げて伝送することが可能となり、従来の高速データ伝送に伴う種々の問題や実装上の問題を除去することができ、低コストで高信頼性かつ低消費電力の表示装置を実現することができる。

以下、本発明の実施形態を図面を使って説明する。

図１は本発明による表示装置の実施例の要部を示す図である。なお、図１では、表示素子としてアクティブマトリックス型液晶表示体を用いた表示装置の典型的なブロック図を例示する。
図１に示すように、ＣＰＵ１０１は本体部１３１の指示に従って表示すべき画像データを生成し、ビデオメモリ１０２に書き込む。本体部１３１は、ここではテレビジョンにおけるチューナーや復調部を含む本体回路やＤＶＤプレーヤ再生部など、コンピュータの入出力装置などを含む本体部を意味する。ＣＰＵ１０１は、本体部１３１の信号を受け、その画像信号や、ＪＰＥＧやＭＰＥＧなどの圧縮画像や動画データからの伸張や演算により表示すべき画像データを生成し、ビデオメモリ１０２に蓄え、必要に応じて順次書き換え更新する。

液晶コントローラ１０３は、液晶表示に必要な各種タイミング、すなわちＸドライバ１１３のＸクロック信号１１５、水平同期信号１１４、垂直同期信号１１８を生成し、またビデオメモリ１０２から表示すべき順序に沿って表示データを読み出す。このとき、表示データはビデオメモリ１０２から画素毎にビット並列のシリアルデータとして読み出され表示データ信号１１６として出力される。

ここで、本体部１３１側には、表示データの各ビットにそれぞれ対応した乗算回路１１９−１、１１９−２、・・・、１１９−Ｎが設けられ、各乗算回路１１９−１、１１９−２、・・・、１１９−Ｎには、拡散符号Ｃ_k（ｋ＝１、２、・・・、Ｎ）がそれぞれ供給される。そして、この表示データ信号１１６の各々のビットは拡散符号Ｃ_k（ｋ＝１、２、・・・Ｎ）と乗算回路１１９−１、１１９−２、・・・、１１９−Ｎでそれぞれ乗算され、加算回路１２０によりアナログ加算され、多重信号１２２として液晶表示体１０８側に送出される。

ここで、液晶表示体１０８側には、表示データの各ビットにそれぞれ対応した相関回路１２１−１、１２１−２、・・・、１２１−Ｎが設けられ、各相関回路１２１−１、１２１−２、・・・、１２１−Ｎには、拡散符号Ｃ_k（ｋ＝１、２、・・・、Ｎ）がそれぞれ供給される。そして、液晶表示体１０８側では、送信側で多重信号１２２に乗算された拡散符号と同じ拡散符号Ｃ_k（ｋ＝１、２、・・・、Ｎ）の相関を相関回路１２１−１、１２１−２、・・・、１２１−Ｎにてそれぞれ計算し、画素毎のビット並列のシリアルデータに復元し、ラッチ１０５に送出する。なお、多重信号１２２の復元は、整合フィルタを用いるなどの方法でも実現可能である。整合フィルタを用いた場合は、拡散符号との同期手順が簡略化できる。

Ｘドライバ１１３は液晶表示体１０８の画素がｎ行ｍ列で構成される場合、ｍ段のＸシフトレジスタ１０４、ｍワードのラッチ１０５およびｍ個のＤＡ変換器１０６から構成される。このｍ段のＸシフトレジスタ１０４、ｍワードのラッチ１０５およびｍ個のＤＡ変換器１０６は通常複数組に分割されて、半導体集積回路上に集積され、液晶表示体１０８の周囲に配置される。

液晶コントローラ１０３は、表示フレームの先頭の画素を読み出すとき、垂直同期信号１１８を発生し、Ｙドライバ１０７に送出する。このとき同時に、１行１列目の画素に表示するデータが相関回路１２１−１、１２１−２、・・・、１２１−Ｎにより画素毎の並列データとして復元され、ラッチ１０５にラッチされる。以下順次Ｘクロック信号１１５が入るごとにＸシフトレジスタ１０４より発生されるラッチ１０５の読み込みクロックを列方向シフトしラッチしていく。

従来は、表示データ信号１１６は画素毎にたとえばＲＧＢ各８ビットあって、それらは２４本の伝送路を使って並列に２４ビットの並列データとして伝送するか、または並直変換の後、２４倍の伝送レートで伝送されていたが、図１の実施形態によれば、この信号は多重信号１２２として符号多重化されているため、伝送路は１本でよい。もちろん、この例では、表示データ信号１１６の２４ビット分すべてを一本に多重化しているが、例えば、表示データ信号１１６を８ビットづつ多重化し、３本の伝送路で伝送しても良い。このような場合でも、信号の伝送路は大幅に少なく出来る。また、表示データ信号１１６の各ビット線当たりの伝送レートは、従来の２４本の信号線を引いた場合と同じで、並直変換による多重化のように２４倍に高くなるわけではないことに注意されたい。

図２は本発明による表示装置の表示データ信号の多重化およびその復元、すなわち図１の乗算回路１１９−１、１１９−２、・・・、１１９−Ｎ、加算回路１２０および相関回路１２１−１、１２１−２、・・・、１２１−Ｎの部分の例をより詳細に説明する図である。
図２において、図１の液晶コントローラ１０３により読み出された表示データ信号１１６は画素毎にビット並列化されており、端子２０９に出力される。表示データのそれぞれのビットは、乗算回路２０２−１、２０２−２、・・・、２０２−Ｎによって拡散符号発生回路２０１により発生される拡散符号Ｃ_k（ｋ＝１、２、・・・、Ｎ）のそれぞれと乗算され、加算回路２０３によりアナログ的に加算され、多重信号２１４として、図１の液晶表示体１０８側に送出される。乗算回路２０２−１、２０２−２、・・・、２０２−Ｎの入力はデジタルの２値であり、拡散符号Ｃ_kも２値であれば、乗算回路２０２−１、２０２−２、・・・、２０２−Ｎは排他的論理和回路で構成できる。加算回路２０３の出力は多値となるため、アナログ加算が必要である。加算回路２０３では、乗算回路２０２−１、２０２−２、・・・、２０２−Ｎの出力論理１のとき−１Ｖ、論理０のとき１Ｖを対応させ、アナログ加算する。

液晶表示体１０８側に伝送された多重信号２１４は、拡散符号発生回路２０４によって発生された送信側で使用した拡散符号と同一の拡散符号Ｃ_k（ｋ＝１、２、・・・、Ｎ）のそれぞれと乗算回路２０６−１、２０６−２、・・・、２０６−Ｎによって乗算される。これらの乗算信号は、積分回路２０７−１、２０７−２、・・・、２０７−Ｎにより１シンボル区間に渡ってそれぞれ積分され、判定回路２０８−１、２０８−２、・・・、２０８−Ｎによってビット１または０がそれぞれ判定され、表示データ２１０として出力され、図１のラッチ１０５に送出される。

乗算回路２０６−１、２０６−２、・・・、２０６−Ｎは一方の入力が多値信号なので、もはや排他的論理和回路は使用できず、平衡変調回路のようなアナログ乗算回路が使用される。また、この部分では、ＡＤ変換後のすべての処理をデジタル化することも可能であり、後述する。
この実施例では、送信側で用いた拡散符号Ｃ_kは受信側でも同一の拡散符号Ｃ_kを同期して使用しないと、受信側ではデータを正しく復元できない。従来の拡散符号による多重化通信では、受信側で拡散符号発生の同期を取るための特別な回路を必要としたが、本実施例のように送受信端が至近距離にある場合は同期のための信号は直接送信側から取得すればよい。本実施例では、同一のチップクロック２１１を使用し、水平同期信号２１３により拡散符号発生回路２０１、２０４をリセットし、同期を取っている。このような構成をとることにより、同期捕捉が著しく簡略化できる。分周回路２０５は、チップクロック２１１を分周して１シンボル区間毎に信号を発し、積分回路２０７−１、２０７−２、・・・、２０７−Ｎおよび判定回路２０８−１、２０８−２、・・・、２０８−Ｎをリセットする。チップクロック２１１は拡散符号の１チップに相当する周期のクロック信号であり、通常チップクロック２１１の周波数は高くなる。このため、チップクロック２１１を送らずに、図１の液晶表示体１０８側でたとえば水平同期信号２１３を逓倍し、ＰＬＬ等の手段で再生したり、またＸクロック信号１１５のような画素毎のクロック信号を送って、受信側で逓倍し、再生してもよい。

図２の一点鎖線２１５−２１５は、本体１３１側と液晶表示体１０８側を分離する境界で、この境界を通過する伝送線路は物理的な長さを要し、良好な伝送特性が求められるため、数が多いと実施が困難となる。この境界を通過して伝送される線路は、本実施例では多重信号２１４、チップクロック信号２１１、水平同期信号２１３等であり、それぞれの線路には広い帯域が要求されない。従って、実施上の困難は取り除かれ、少ないコストで容易に実現が可能となる。

図３は本発明の動作を簡略的に説明するタイム図である。同図（ａ）は送信側での多重化プロセスを説明し、同図（ｂ）は受信側での復元プロセスを示している。ここでは簡単のために、多重数を３として説明しているが、実際は拡散符号長を長くし、多重数をずっと大きく取る。なお、同図において、ｔ_bは１シンボルが伝送されるシンボル区間、ｔ_cがチップ周期であり、ｔ_b／ｔ_cを拡散率（ＳＦ：Ｓｐｒｅａｄ Ｆａｃｔｏｒ）という。また１／ｔ_cはチップ周波数である。

図３（ａ）のｂ₁、ｂ₂、ｂ₃は、液晶コントローラ１０３にてビデオメモリ１０２より読み出された表示データである。Ｃ₁、Ｃ₂、Ｃ₃は拡散符号発生回路２０１により発生された拡散符号であり、それぞれｂ₁、ｂ₂、ｂ₃に乗算回路２０２−１，２０１−２、・・・、２０２−Nによって乗算されｂ₁Ｃ₁、ｂ₂Ｃ₂、ｂ₃Ｃ₃を発生する。ここでＣ₁、Ｃ₂、Ｃ₃およびｂ₁、ｂ₂、ｂ₃はデジタルの２値信号として、論理１および０をもって図示している。また、ｂ₁Ｃ₁、ｂ₂Ｃ₂、ｂ₃Ｃ₃は、論理１のとき−１、論理０のとき１を対応させ、乗算をした結果である。ｂ_kとＣ_kの排他的論理和をとり、その出力が論理１のときアナログ値−１、論理０のときアナログ値１を対応させると考えてもよい。ｂ₁Ｃ₁、ｂ₂Ｃ₂、ｂ₃Ｃ₃は、加算回路２０３によりアナログ的に加算され、多重信号Ｓを出力する。すなわちＳ＝ｂ₁Ｃ₁＋ｂ₂Ｃ₂＋ｂ₃Ｃ₃であり、この信号が多重信号２１４として液晶表示体１０８側に伝送される。

液晶表示体１０８側では、図３（ｂ）に示すように、多重信号Ｓに送信側と同一の拡散符号Ｃ₁、Ｃ₂、Ｃ₃を乗算回路２０６−１、２０６−２、・・・、２０６−Ｎによりそれぞれ乗算して、ＳＣ₁、ＳＣ₂、ＳＣ₃を生成し、積分回路２０７−１、２０７−２、・・・、２０７−Ｎにより時間ｔ_bにわたってそれぞれ積分する。各々の積分結果も同図（ｂ）内に示してある。判定回路２０８−１、２０８−２、・・・、２０８−Ｎは積分結果がスレッショルドレベルＶ_t以上ならば論理０、Ｖ_t以下ならば論理１と判定することにより、元の表示データ信号１１６を復元できる。同図では、ノイズの全くない環境での模式的なものであるので、積分結果が±４となっているが、拡散符号の直交性が悪かったり、ノイズのある環境では、このように明確な弁別が出来ないので、Ｖ_tを適当に決めて弁別を行う。

ところで、拡散符号により多重化された信号１ビットは１シンボル区間ｔ_bの時間で伝送される。これは従来の伝送線を複数用いて並列に表示データを伝送した場合の１信号線当たりの伝送と同じ速度である。従来例の説明で用いた１９２０×１０８０画素の表示体において、ＲＧＢそれぞれ８ビット計２４ビットを毎秒６０フレーム分だけ送る場合を例にとり、２４ビットを多重化すると、各ビットは、
１９２０×１０８０×６０≒１２４．４Ｍｂｐｓ
の速度で伝送されることになるが、実際は多重化のためにＳＦ倍に拡散されている。
２４ビットを多重化して送り、受信側で完全に分離するためには少なくともＳＦは２４以上必要である。このことを考慮すると、拡散のチップレートは上記のＳＦ倍すなわち従来と同じ値の約３Ｇｃｐｓとなり、何ら効果のないものと思われるかもしれない。

しかしながら、従来のようにすべてをシリアルデータとして伝送する場合に比較すると、本実施例では、伝送路に要求される帯域が狭くて良く、設計は容易である。すなわち、従来例では、表示データ信号は全画面黒または白の場合のＤＣから、ドットごとの市松模様などの場合の最高周波数（上記例では約１．５ＧＨｚ）までの非常に広範な周波数帯域にわたり一様な伝送特性が要求されるのに対し、本実施例の場合に要求される帯域は、高々チップ周波数を中心として上下にシンボル周波数程度の帯域に伝送に必要なエネルギーの大部分が集中するため、伝送線路に大きな比帯域を必要としない。このことは伝送線路に要求される特性を著しく緩和し、実現を容易とする。また、従来の例では、約３ＧＨｚの１周期内で１ビットが伝送されるため、シンボル間での干渉を受けやすい。さらに、従来の例では、伝送路の曲がりやミスマッチなどによる反射などに対しての耐性が弱い。

一方、本実施例では、従来例に対して１ビットが送られる時間が従来例のＳＦ倍長いために、従来例と同じ量の反射などによる妨害があっても、シンボル間干渉は著しく緩和される。また、符号多重の特性として、このようなマルチパスによるひずみはＲＡＫＥ手法などにより除去することも可能である。

以上述べたように、伝送路における符号のチップレートが、従来の全シリアル伝送の場合の転送クロック周波数と同じであったとしても、伝送路に要求される仕様は著しく緩和され、実現が容易になるのである。
さらに、従来の例では、表示される表示内容が特定パターンのとき、表示データ信号７１６に特定の周波数で非常に強いスペクトルを持つ場合がある。このことは機器から発生する不要放射すなわちＥＭＩ規制の観点から非常に不利となるが、本実施例によれば、表示データ信号１１６は常に拡散符号により拡散されているため、特定の周波数で強いスペクトルを生じることがなく、ＥＭＩ対策の点からも大いに有利になるという効果もある。また、例えば、多重信号線路を３本にしてＲ、Ｇ、Ｂ各々８ビットづつ多重化すれば、２４本の表示データ信号線路を３本に減らすことが出来て、各線路のチップ周波数もそれほど高くならずより現実的かもしれない。

図４は本発明にかかる他の実施例の要部を示す図であり、実施例１における多重信号１２２から元の表示データ信号１１６を復元するための他の方法を示している。
図４において、端子３０１に入力される多重信号１２２はＡＤ変換器３０２によりＡＤ変換され、デジタル信号に変換される。拡散符号発生回路３０４は端子３０６に入力されるチップクロックを受けて、送信側と同一の拡散符号を発生する。ＣＰＵ３０３はＡＤ変換器３０２でデジタル信号に変換された多重信号１２２と、拡散符号発生回路３０４で発生した拡散符号との相関を計算し、多重信号１２２から表示データ信号１１６を復元し、端子３０８に出力する。ＣＰＵ３０３および拡散符号発生回路３０４は、水平同期信号３０９により同期が取られる。また、分周回路３０５によりチップクロック信号を１/ＳＦに分周し、Ｘシフトレジスタのクロック信号３０７（Ｘクロック信号）を発生する。

このような構成をとることにより、アナログ回路を最小化でき、集積回路への搭載が容易になる。ＡＤ変換器３０２は、２４多重しても、高々５ビットの分解能があればよく、実現は容易である。

図５は本発明による表示装置のさらに他の実施例の要部のブロック図を示す図である。なお、図１と同じ番号が振られているブロックの機能は実施例１と同じため説明は省略する。
図５において、Ｘドライバ５１３はＮ組に組み分けされ、それぞれＸシフトレジスタ５４３−１、・・・、５４３−Ｎ、ラッチ５４４−１、・・・、５４４−Ｎ、ＤＡ変換器５４５−１、・・・、５４５−Ｎで構成される。通常Ｘドライバ５１３およびＹドライバ１０７は複数に分割され、集積回路に収められて縦続接続して使用される。Ｎ組への組分けは、このドライバ集積回路単位と考えてもよいし、一つのドライバ集積回路に複数の組が存在しても良い。また逆に複数の集積回路によって１組を構成することも可能である。Ｘドライバ５１３の各組には、相関回路５４１−１、・・・、５４１−Ｎおよび拡散符号発生回路５４２−１、・・・、５４２−Ｎが組ごとに組み込まれている。Ｘドライバ５１３の各組には、それぞれ各組に固有の拡散符号セットＳ_p＝[Ｃ_pk]（ｐ＝１、２、・・・、Ｎ）が割り振られており、拡散符号発生回路５４２−１、・・・、５４２−Ｎは、この割り振られた拡散符号セットを発生する。すなわち、ｐ組目の拡散符号発生回路５４２−ｐは、符号セットＳ_pの各符号を発生する。各組の拡散符号セット間の相関は小さく設計する。また、符号セット内の各符号間の相関も小さく設計することは言うまでもない。どちらも完全に相関が０すなわち直交符号系を使用するのが理想的である。

以下説明のために、ｐ組目（ｐ＝１、２、・・・、Ｎ）のｑ列（ｑ＝１、２、・・・、ｎ／Ｎ）の表示データをＤ_pqとする。Ｄ_pqは色や階調に関する情報を有し、すなわちＲＧＢ各８ビットづつのように複数ビットから構成される。各Ｄ_pqのｋ番目のビットをｂ_kとする。
Ｘドライバ５１３側の拡散符号発生回路５４２−１、・・・、５４２−Ｎが自組に割り振られた符号セットのみ発生するのに対して、送信側の拡散符号発生回路５０１は必要に応じて使用されるすべての拡散符号セットを発生する。液晶コントローラ１０３はビデオメモリ１０２から表示する表示データを読み出し、多重化回路５０３へ出力する。多重化回路５０３では、その表示データの表示される画素がどの組のＸドライバ５１３によって駆動されるかに基づいて拡散符号セットを選択して、その拡散符号セットによって表示データ信号１１６を多重化して多重信号１２２を発生する。すなわち、ｐ組目のＸドライバ５１３に送出される表示データ信号１１６は符号セットＳ_pにより多重化する。信号の受信側すなわちＸドライバ５１３の各組では、拡散符号は自分の組の拡散符号しか発生せず、他の組へ送出された表示データ信号１１６は復元できないので、表示データ信号１１６の行き先が正しく決定される。画像の表示において、走査線間やフレーム間の相関は大きく、前回送信した表示データ信号１１６を更新する必要がない場合が多い。液晶コントローラ１０３は、１本前の走査線上の表示データと今回送出しようとしている表示データを比較し、表示データの異なる部分がある組へのみ表示データを送出する。液晶表示体１０８側では、相関回路５４１−１、・・・、５４１−Ｎが表示データ信号１１６を検出できなかった組は、表示データ信号１１６に変更の必要がなかったと判断し、その組に所属するＸシフトレジスタ５４３−１、・・・、５４３−Ｎ、ラッチ５４４−１、・・・、５４４−ＮおよびＤＡ変換器５４５−１、・・・、５４５−Ｎの動作を停止し、出力を変更せず、一本前の走査線の表示データを出力しつづける。このようにして、更新の必要ない組への表示データ送出動作を停止できるので、機器の消費電力を大幅に減らすことが可能となる。

すなわち、上記のような構成をとることにより、表示データ信号１１６の送り先は組毎に拡散符号にてアドレシングされるので、拡散符号を変えることにより表示データ信号１１６の送り先を指定することが可能となる。このため、本実施例によるこの構成によって、表示データ信号１１６を書き換える必要がない組に対しては、データ送信を停止し、低消費電力化が可能となる。

また、Ｘドライバ５１３の組の数（すなわちＮ）は大きくするほど、表示データ信号１１６の送信／停止の制御がきめ細かく実行でき、低消費電力化の効果も大きくなる。最もＮを大きくした場合は、Ｎ＝ｎ（横方向の画素数）である。しかし、あまりＮを大きくすると、符号長が長くなり、多重化／復元の演算量が増加するというトレードオフがある。
表示データ信号１１６の送出順序は、Ｄ_１１、Ｄ_１２、・・・、Ｄ_{１（ｎ／Ｎ）}、Ｄ_２１、Ｄ_２２、・・・、Ｄ_{２（ｎ／Ｎ）}、・・・のように、左から右に画素毎に各ビットｂ_ｋ（ｋ＝１、２、・・）を多重化しても良いし、Ｄ_１１、Ｄ_２１、・・・、Ｄ_Ｎ１の各ｂ_１を多重化し、続いて各ｂ_２が多重化されるようにビット毎に多重化して送出して１画素目が終了した後、２画素目すなわちＤ_１２、Ｄ_２２、・・・Ｄ_Ｎ２のｂ₁を多重化し、続いてｂ_２を多重化するようにしても良い。各組および各ビットは、拡散符号によってアドレスできるので、送出順序は任意に変更可能である。前者の方法では、ビデオメモリ１０２から読み出した表示データ信号１１６を並べ替え無しに送出できる利点はあるが、データ更新の必要のない組に対して無信号の期間が存在するため、ビット転送レートが高い。後者の方法では、液晶コントローラ１０３が組毎の画素のデータを読み出し、一旦蓄えてビット毎に並べ替えて出力しなければならないが、ビットあたりの転送速度を下げることが出来る。

図６は本発明によるさらに他の実施例を説明する図で、図５において、Ｘドライバ５１３、相関回路５４１−１、・・・、５４１−Ｎ、拡散符号発生回路５４２−１、・・・、５４２−Ｎの各組に相当する部分を図６のように置き換える。なお、図６では、１組のみ示している。
本実施例は、表示画像のフレーム間の相関を利用して表示データ信号１１６の転送を減らすために、液晶表示体１０８側にフレームメモリ６４３を置き、表示が静止しているときは、表示データ信号１１６の転送を行わず、フレームメモリ６４３に記憶されたデータを利用する。

以下、図５のＸドライバ５１３等の部分を図６の構成で置き換えて説明する。
図５において、液晶コントローラ１０３はビデオメモリ１０２の内容が書き換えられると、書き換えられたデータを表示する画素を持つ組に割り当てられた拡散符号セットを用いて多重化回路５０３にて多重化し、多重信号１２２として液晶表示体１０８側（図６の端子６０３）に送出する。

なお、液晶コントローラ１０３は、ＣＰＵ１０１からのビデオメモリ１０２への制御（ビデオメモリ１０２のライトパルスやアドレスバス）を監視することにより、ビデオメモリ１０２がＣＰＵ１０１により書き換えられたことを検出できる。また、ＣＰＵ１０１は、ＭＰＥＧの伸張などでは、その圧縮伸張アルゴリズムからフレーム毎に書き換えが必要な部分が検出できる。

ＣＰＵ１０１は、このようにして検出できた書き換え部分を液晶コントローラ１０３に直接知らせてもよい。なお、図５では、このための信号経路は省略されている。そして、液晶コントローラ１０３が発生する垂直同期信号１１８および水平同期信号１１４に同期させて、書き換えのあった画素の表示データ信号１１６のみを送出する。
ここで、ビデオメモリ１０２に書き換えがある度に表示データ信号１１６を送出しても良いが、通常、ＣＰＵ１０１のビデオメモリ１０２への書き換えの方が液晶表示体１０８側で表示データを必要とするタイミングよりもずっと速いため、水平同期信号１１４および垂直同期信号１１８に同期して、液晶表示体１０８が表示データを必要とする直前に送出する方が良い。

また、拡散符号によるアドレッシングによりすべての画素をアドレスするには、非常に長い拡散符号が必要になる。このため、同期信号に同期してデータを送出することにより、例えば、行アドレス、組内におけるＸ方向の画素アドレスなどは同期信号からのタイミングから算出することで、指定すべきアドレスビット数を減らし、短い拡散符号での動作を可能とするのが良い。

液晶表示体１０８側のＸドライバ５１３の各組に内蔵された相関回路６４１は自組に割り当てられた拡散符号セットと相関を計算し、自組に送出された表示データ信号１１６を復元し、フレームメモリ６４３に蓄える。液晶コントローラ１０３の発生するそのような表示データが送られてこない場合は、フレームメモリ６４３に蓄えられている前フレームの表示で使用された表示データを更新せずに、前回のデータが保存されている。

そして、コントローラ６０２は、端子６０６に入力されるチップクロック５０５ならびに端子６０４、６０５にそれぞれ入力される水平同期信号１１４および垂直同期信号１１８に同期して、拡散符号発生回路６４２の同期を取るとともにタイミングを制御して、液晶表示体１０８の動作に合わせてラッチ６４４およびＤＡ変換器６４５の制御を行う。すなわち、ラッチ６４４はコントローラ６０２により出力されるタイミングに合わせて、次に表示すべき走査線上の表示データをフレームメモリ６４３から読み出して保持する。そして、次の水平同期信号１１４が入力されると、コントローラ６０２はＤＡ変換器６４５を起動し、ラッチ６４４に保持されたデータに従って液晶表示体１０８に駆動電圧を出力し表示する。

以上の実施例では、前フレームで表示されたデータを保持するためにフレームメモリ６４３を用いる方法について説明したが、液晶表示体１０８の画素毎のキャパシタンスなどによって画素自体にその保持機能がある場合は、フレームメモリ６４３を省略することも可能である。
本実施例による上記構成によれば、表示装置において、非常に高い周波数成分を含み高速なデータ転送が必要な表示データの伝送におけるさまざまな困難を軽減できる。拡散符号により信号を多重化できるので、伝送に必要な線路数を減らすことが出来る。また、表示データに含まれる周波数帯域を狭くすることが可能であり、線路設計を容易にする。さらに、強いスペクトルピークが空間周波数に現れるような画像パターンの表示においても、表示データは拡散符号により周波数拡散されるため、強いスペクトルピークが特定の周波数に現れるようなこともない。このことは、ＥＭＩ対策において著しい効果がある。さらに、拡散符号によりデータのアドレシングができるので、特別なアドレシングの手段無しに、データの送り先が指定できる。これによって、ビデオメモリ１０２から液晶表示体１０８へのデータ転送を表示内容が変化した時にのみ行うことが可能となり、表示装置の消費電力の低減に著しい効果がある。

本発明は大型のテレビジョンの表示装置を例として説明したが、前述の実施形態に限定されるものではなく、例えばノートブックコンピュータや携帯電話などの電子機器における表示体との接続等、幅広い用途に適用できる。

本発明の一実施例の要部を示すブロック図。 本発明の一実施例の多重化およびその復元回路部分を示すブロック図。 本発明の一実施例の動作を示すタイム図。 本発明の他の実施例の復元回路部分を詳述するブロック図。 本発明のさらに他の実施例を示すブロック図。 本発明のさらに他の実施例を示すブロック図。 従来の液晶表示体を持つ表示装置を説明するブロック図。 従来の液晶表示体を持つ表示装置の動作を説明するタイム図。

符号の説明

１３１ 本体、１０１、３０３ ＣＰＵ、１０２ ビデオメモリ、１０３ 液晶コントローラ、１０４、５４３−１、５４３−Ｎ Ｘシフトレジスタ、１０５、５４４−１、５４４−Ｎ、６４４ ラッチ、１０６、５４５−１、５４５−Ｎ、６４５ ＤＡ変換器、１０７ Ｙドライバ、１０８ 液晶表示体、１０９ 行電極、１１０ 列電極、１１３、５１３ Ｘドライバ、１１９−１、１１９−２、１１９−Ｎ、２０２−１、２０２−２、２０２−Ｎ、２０６−１、２０６−２、２０６−Ｎ 乗算回路、１２０、２０３ 加算回路、１２１−１、１２１−２、１２１−Ｎ、５４１−１、５４１−Ｎ、６４１ 相関回路、２０５、３０５ 分周回路、２０７−１、２０７−２、２０７−Ｎ 積分回路、２０８−１、２０８−２、２０８−Ｎ 判定回路、１０８、７０８ 液晶表示体、２０１、２０４、３０４、５０１、５４２−１、５４２−Ｎ、６４２ 拡散符号発生回路、２０３、５０３ 多重化回路、３０２ ＡＤ変換器、６０２ コントローラ、６４３ フレームメモリ

Claims (7)

1. 表示データを生成する表示データ生成部を有する本体部と、前記本体部とは別に設けられた、前記表示データを表示する表示部とを有する表示装置であって、
   前記表示データ生成部は、
   前記表示データをＮ（Ｎは２以上の整数）組に分割し、前記表示データの各画素の画素データを画素毎にＫ（Ｋは２以上の整数）組のビットデータに分割しＫ個のシリアル信号として生成する分割手段と、
   前記シリアル信号の各々に異なる符号を乗算する乗算手段と、
   前記乗算手段の出力信号を合成しＭ（Ｍは、Ｍ＜Ｋの整数）個のシリアル信号に合成する合成手段とを有し、
   前記表示部は、
   前記表示データを表示する表示手段と、
   前記合成手段の出力信号と前記符号との相関を計算することにより、前記合成手段の出力信号をＫ個のシリアル信号に復元するＮ個の復元手段と、
   前記復元手段と前記表示手段の間に置かれ、前記復元手段により復元されたＫ個のシリアル信号を並列信号に復元し、前記復元された並列信号に基づき前記表示手段を駆動するＮ組の駆動手段とを有し、
   前記表示データ生成部と前記表示部との間には、前記合成手段からの出力信号を前記復元手段に伝送する伝送路を有することを特徴とする表示装置。
2. 表示データを生成する表示データ生成部を有する本体部と、前記本体部とは別に設けられた、前記表示データを表示する表示部とを有する表示装置であって、
   前記表示データ生成部は、
   前記表示データをＮ（Ｎは２以上の整数）組に分割し、前記表示データを前記各組毎に所定の画素順に所定のビット順でビットデータに変換してＮ個のビット並列のシリアル信号として生成する分割手段と、
   前記シリアル信号の各々に異なる符号を乗算する乗算手段と、
   前記乗算手段の出力信号を合成しＭ（Ｍは、Ｍ＜Ｎの整数）個のシリアル信号に合成する合成手段とを有し、
   前記表示部は、
   前記表示データを表示する表示手段と、
   前記合成手段の出力信号と前記符号との相関を計算することにより、前記合成手段の出力信号をＮ個のシリアル信号に復元するＮ個の復元手段と、
   前記復元手段と前記表示手段の間に置かれ、前記復元手段により復元されたシリアル信号を並列信号に復元し、前記復元された並列信号に基づき前記表示手段を駆動するＮ組の駆動手段とを有し、
   前記表示データ生成部と前記表示部との間には、前記合成手段からの出力信号を前記復元手段に伝送する伝送路を有することを特徴とする表示装置。
3. 前記表示手段はマトリックス状に配置された画素を有し、線順次走査により表示されることを特徴とする請求項１または２に記載の表示装置。
4. 表示データを生成する表示データ生成部を有する本体部と、前記本体部とは別に設けられた、前記表示データを表示する表示部とを有する表示装置であって、
   前記表示データ生成部は、
   前記表示データをＮ（Ｎは２以上の整数）組に分割し、前記表示データを前記各組毎に所定の画素順に所定のビット順でビットデータに変換してＮ個のビット並列のシリアル信号として生成する分割手段と、
   前記シリアル信号の各々に異なる符号を乗算する乗算手段と、
   前記乗算手段の出力信号を合成しＭ（Ｍは、Ｍ＜Ｎの整数）個のシリアル信号に合成する合成手段とを有し、
   前記表示部は、
   前記表示データを表示する、マトリックス状に配置された画素を持つ表示手段と、
   前記合成手段の出力信号と前記符号との相関を計算することにより、前記合成手段の出力信号をＮ個のシリアル信号に復元するＮ個の復元手段と、
   前記復元手段の出力信号を一時的に記憶する記憶手段と、
   前記復元手段と前記表示手段の間に置かれ、前記記憶手段により記憶されたシリアル信号を並列信号に復元し、前記復元された並列信号に基づき前記表示手段を列毎に駆動するＮ組の駆動手段とを有し、
   前記表示データ生成部と前記表示部との間には、前記合成手段からの出力信号を前記復元手段に伝送する伝送路を有することを特徴とする表示装置。
5. 前記分割手段は、書き換えが必要な組に対してのみ表示データを出力することを特徴とする請求項４記載の表示装置。
6. 前記乗算手段に供給される符号を発生させる第１拡散符号発生回路と、
   前記復元手段に供給され、前記乗算手段に供給される符号と同一の符号を発生させる第２拡散符号発生回路とを備え、
   前記第１拡散符号発生回路と前記第２拡散符号発生回路とは同一のクロック信号にて同期が取られることを特徴とする請求項１から５のいずれか１項記載の表示装置。
7. 前記符号は直交符号であることを特徴とする請求項１から６のいずれか１項記載の表示装置。

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