JP3889307B2 - 画像処理装置および画像処理方法 - Google Patents
画像処理装置および画像処理方法 Download PDFInfo
- Publication number
- JP3889307B2 JP3889307B2 JP2002106529A JP2002106529A JP3889307B2 JP 3889307 B2 JP3889307 B2 JP 3889307B2 JP 2002106529 A JP2002106529 A JP 2002106529A JP 2002106529 A JP2002106529 A JP 2002106529A JP 3889307 B2 JP3889307 B2 JP 3889307B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pixel
- output
- coefficient
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000003672 processing method Methods 0.000 title claims description 16
- 238000000034 method Methods 0.000 claims description 247
- 230000001186 cumulative effect Effects 0.000 claims description 109
- 238000011946 reduction process Methods 0.000 claims description 19
- 238000009825 accumulation Methods 0.000 claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 25
- 230000000694 effects Effects 0.000 description 16
- 230000015654 memory Effects 0.000 description 8
- 102100036848 C-C motif chemokine 20 Human genes 0.000 description 3
- 102100035353 Cyclin-dependent kinase 2-associated protein 1 Human genes 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 102100029860 Suppressor of tumorigenicity 20 protein Human genes 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【発明の属する技術分野】
この発明は、デジタル画像を拡大あるいは縮小する画像処理装置および画像処理方法に関する。
【0002】
【従来の技術】
デジタル画像を拡大、縮小する画像処理装置および画像処理方法においては、キュービック法、最近傍法、線形補間法、投影法等が主に用いられている。
【0003】
図19は、特開平11−25067号公報において提案されたデジタル画像の拡大、縮小の画像処理を行う装置のブロック図である。図において、901は畳込演算装置、911は補間フィルタ係数演算装置、912−1〜912−4は4個のメモリ、913−1〜913−4は4個の乗算回路、914は総和回路である。
【0004】
次に、動作について説明する。
補間フィルタ係数演算装置911は位相Pが入力されるとデジタル画像の拡大、縮小に必要な4個の補間フィルタ係数を出力する。メモリ912−1〜912−4はクロック信号に応じて入力される画素データを順にシフトして保持する。乗算回路913−1〜913−4は、メモリ912−1〜912−4に保持された画像データと補間フィルタ係数演算装置911から出力される補間フィルタ係数とをそれぞれ乗算して、各乗算結果を総和回路914に入力する。総和回路914は4個の乗算結果の総和をとって補間点の画素データを出力することでデジタル画像の拡大、縮小を実現している。
【0005】
また、図20は、特開平4−352568号公報において提案されたデジタル画像の拡大、縮小の画像処理を行う拡大縮小装置のブロック図である。図において、803,804はメモリ、807,808はROM、809は制御部、810,811は乗算器、812はセレクタ、813は加算器、814,815,816はラッチである。
【0006】
次に、動作について説明する。
ライトクロック802に従って入力された画像入力信号801とメモリ803に記憶されている前画像信号に対して、入力倍率信号806に基づいて制御部809から出力されるカウント信号809aによって、ROM807から読み出される拡大縮小係数807aおよび807bを乗算器810,811で乗算する。拡大の場合には、乗算結果は加算器813により加算されてラッチ814を経て副走査方向に拡大された画像出力信号805となる。また、縮小の場合には、メモリ804に中間データを蓄え、このデータと乗算器810の出力を縮小の入力倍率信号806に応じてセレクタ812で選択して加算器813で加算し、ラッチ814を経て間引き処理の行われた副走査方向に縮小された画像出力信号805となる。
【0007】
【発明が解決しようとする課題】
しかしながら、上記特開平11−25067号公報において提案された画像処理方法では、画素を保持するメモリが4個であり同時に参照できる画素数は最大4画素である。そのため図19から明らかなように、0.25倍未満の倍率の投影法を実現することが不可能であった。
【0008】
一方、特開平4−352568号公報に提案された画像処理方法では、1個のメモリが累積加算結果を保持しているため0.25倍未満の倍率の投影法でも実現可能であるが、同時に参照できる画素が最大2画素であるために、キュービック法を実現することが不可能であった。
【0009】
このように、上記従来の画像処理装置および画像処理方法は以上のように構成されているので、画像処理のアルゴリズムが特定のものに固定されてしまうため、拡大あるいは縮小の対象である入力画像の種類に柔軟に対応した画像処理が困難であるという課題があった。
【0010】
この発明は上記のような課題を解決するためになされたもので、キュービック法、最近傍法、線形補間法、投影法でデジタル画像の拡大、縮小を柔軟に行う画像処理装置および画像処理方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
この発明に係る画像処理装置は、画像入力信号に対して拡大あるいは縮小する画像処理のアルゴリズムの方法を設定するための第1および第2の制御信号、拡大あるいは縮小する画像の倍率を設定するための第1乃至第4の係数信号、入力画素クロック信号、出力画素クロック信号、および係数クロック信号を生成する信号生成手段と、信号生成手段によって生成された第1および第2の制御信号に基づくアルゴリズム並びに第1乃至第4の係数信号に基づく倍率に応じて画素単位毎に「1」又は「0」の2値の画素信号で与えられる画像入力信号に対して拡大処理あるいは縮小処理を行うアルゴリズム実行手段とを有し、アルゴリズム実行手段は、入力画素クロック信号に同期して画像入力信号の画素信号を保持する第1の画素保持手段と、入力画素クロック信号に同期して第1の画素保持手段から出力される画素信号を保持する第2の画素保持手段と、入力画素クロック信号に同期して第2の画素保持手段から出力される画素信号を保持する第3の画素保持手段と、第1の係数信号と第3の画素保持手段に保持された画素信号とを乗算する第1の乗算手段と、第1の乗算手段から出力される画素信号と所定の第1の信号とを加算する第1の加算手段と、入力画素クロック信号に同期して第1の加算手段から出力される画素信号を保持する第4の画素保持手段と、信号生成手段からの第1の制御信号に従って第4の画素保持手段に保持された画素信号又は「0」の値を選択して第1の信号を出力する第1の選択手段と、第2の係数信号と画像入力信号の画素信号とを乗算する第2の乗算手段と、第3の係数信号と第1の画素保持手段に保持された画素信号とを乗算する第3の乗算手段と、第2の乗算手段から出力される画素信号と第3の乗算手段から出力される画素信号とを加算する第2の加算手段と、所定の第2の信号と第2の画素保持手段に保持された画素信号とを乗算する第4の乗算手段と、第4の乗算手段から出力される画素信号と第1の加算手段から出力される画素信号とを加算する第3の加算手段と、第3の加算手段から出力される画素信号と第2の加算手段から出力される画素信号とを加算する第4の加算手段と、信号生成手段からの第2の制御信号に従って第3の加算手段から出力される画素信号又は第4の加算手段から出力される画素信号を選択して出力する第2の選択手段と、所定の第3の信号から第1の係数信号を減算する第5の加算手段と、係数クロック信号に同期して第5の加算手段から出力される信号を保持する保持手段と、第1の制御信号に従って保持手段から出力される信号又は「1」の値を選択して第3の信号を出力する第3の選択手段と、第2の制御信号に従って第5の加算手段から出力される信号又は第4の係数信号を選択して第2の信号を出力する第4の選択手段と、第2の選択手段から出力される画素信号を保持して出力画素クロック信号に同期して画像出力として出力する第5の画素保持手段と有するものである。
この発明に係る画像処理装置は、画像入力信号に対して拡大あるいは縮小する画像処理のアルゴリズムの方法を設定するための第1および第2の制御信号、拡大あるいは縮小する画像の倍率を設定するための第1乃至第4の係数信号、入力画素クロック信号、出力画素クロック信号および係数クロック信号を生成する信号生成手段と、信号生成手段によって生成された第1および第2の制御信号に基づくアルゴリズム並びに第1乃至第4の係数信号に基づく倍率に応じて画素単位毎に「1」又は「0」の2値の画素信号で与えられる画像入力信号に対して拡大処理あるいは縮小処理を行うアルゴリズム実行手段とを有し、アルゴリズム実行手段は、入力画素クロック信号に同期して画像入力信号の画素信号を保持する第1の画素保持手段と、入力画素クロック信号に同期して第1の画素保持手段から出力される画素信号を保持する第2の画素保持手段と、入力画素クロック信号に同期して第2の画素保持手段から出力される画素信号を保持する第3の画素保持手段と、第1の係数信号と第3の画素保持手段に保持された画素信号とを乗算する第1の乗算手段と、第1の乗算手段から出力される画素信号と所定の第1の信号とを加算する第1の加算手段と、入力画素クロック信号に同期して第1の加算手段から出力される画素信号を保持する第4の画素保持手段と、信号生成手段からの第1の制御信号に従って第4の画素保持手段に保持された画素信号又は「0」の値を選択して第1の信号を出力する第1の選択手段と、第 2の係数信号と画像入力信号の画素信号とを乗算する第2の乗算手段と、第3の係数信号と第1の画素保持手段に保持された画素信号とを乗算する第3の乗算手段と、第2の乗算手段から出力される画素信号と第3の乗算手段から出力される画素信号とを加算する第2の加算手段と、所定の第2の信号と第2の画素保持手段に保持された画素信号とを乗算する第4の乗算手段と、第4の乗算手段から出力される画素信号と第2の加算手段から出力される画素信号とを加算する第3の加算手段と、第3の加算手段から出力される画素信号と第1の加算手段から出力される画素信号とを加算する第4の加算手段と、所定の第3の信号から第1の係数信号を減算する第5の加算手段と、係数クロック信号に同期して第5の加算手段から出力される信号を保持する保持手段と、第1の制御信号に従って保持手段から出力される信号又は「1」の値を選択して第3の信号を出力する第2の選択手段と、信号生成手段からの第2の制御信号に従って第5の加算手段から出力される信号又は第4の係数信号を選択して第2の信号を出力する第3の選択手段と、第4の加算手段から出力される画素信号を保持して出力画素クロック信号に同期して画像出力信号として出力する第5の画素保持手段とを有するものである。
【0012】
この発明に係る画像処理装置において、信号生成手段は、キュービック法、最近傍法、線形補間法若しくは累積加算のない投影法、又は累積加算のある投影法の画像処理のアルゴリズムからいずれか1つのアルゴリズムを設定するための第1および第2の制御信号を生成するものである。
【0013】
この発明に係る画像処理装置において、信号生成手段は、それぞれ「1」又は「0」の値となる2ビットの制御信号によって画像処理のアルゴリズムの方法を設定するものである。
【0017】
この発明に係る画像処理方法は、画像入力信号に対して拡大あるいは縮小する画像処理のアルゴリズムの方法を設定するための第1および第2の制御信号、拡大あるいは縮小する画像の倍率を設定するための第1乃至第4の係数信号、入力画素クロック信号、出力画素クロック信号、および係数クロック信号を生成する第1のステップと、第1のステップによって生成された第1および第2の制御信号に基づくアルゴリズム並びに第1乃至第4の係数信号に基づく倍率に応じて画素単位毎に「1」又は「0」の2値の画素信号で与えられる画像入力信号に対して拡大処理あるいは縮小処理を行う第2のステップとを有し、第2のステップは、第1および第2の制御信号によってキュービック法のアルゴリズムが設定された場合において、縮小処理時には、画素出力の有無を判定するステップと、画素出力が有る場合には第1乃至第4の係数信号に対して連続した4個の入力画素信号を積和演算した結果を出力画素信号とするステップとからなるループ処理を最後の画素入力まで繰り返し実行し、拡大処理時には、第1乃至第4の係数信号に対して連続した4個の入力画素信号を積和演算した結果を出力画素信号とするステップと、画素入力の有無を判定するステップと、画素入力が有る場合には次の入力画素信号を指定するステップとからなるループ処理を最後の画素出力まで繰り返し実行し、第1および第2の制御信号によって線形補間法若しくは累積加算のない投影法のアルゴリズムが設定された場合において、縮小処理時には、第1の係数信号と「1」の値から第1の係数信号を減算した値に対して連続した2個の入力画素信号を積和演算するステップと、画素出力の有無を判定するステップと、画素出力が有る場合には積和演算した結果を出力画素信号とするステップとからなるループ処理を最後の画素入力まで繰り返し実行し、拡大処理時には、第1の係数信号と「1」の値から第1の係数信号を減じた値とに対して連続した2個の入力画素信号を積和演算した結果を出力画素信号とするステップと、画素入力の有無を判定するステップと、画素入力が有る場合には次の入力画素信号を指定するステップとからなるループ処理を最後の画素出力まで繰り返し実行し、第1および第2の制御信号によって累積加算のある投影法のアルゴリズムが設定された場合の縮小処理時において、第1の係数信号と入力画素信号とを乗算して第1の信号を算出するステップと、累積加算の有無を判定するステップと、累積加算が有る場合には係数累積結果から第1の係数信号を減算して第1の信号とし且つ第1の信号と画素累積結果を加算して第2の信号とするステップと、累積加算が無い場合には「1」の値から第1の係数信号を減算して第1の信号とし且つ第1の信号を第2の信号とするステップと、累積加算の有無にかかわらず第1の信号に次の入力画素信号を乗算して第2の信号を算出し、第2の信号に第2の信号を加算して第3の信号を算出し、第1の信号を係数累積結果とし、第2の信号を画素累積結果とするステップ、画素出力の有無を判定するステップと、画素出力が有る場合には第3の信号を出力画素信号とするステップとからなるループ処理を最後の画素入力まで繰り返し実行するものである。
【0018】
この発明に係る画像処理方法において、第1のステップは、キュービック法、最近傍法、線形補間法若しくは累積加算のない投影法、又は累積加算のある投影法の画像処理のアルゴリズムからいずれか1つのアルゴリズムを設定するための第1および第2の制御信号を生成するものである。
【0019】
この発明に係る画像処理方法において、第1のステップは、それぞれ「1」又は「0」の値となる2ビットの制御信号によって画像処理のアルゴリズムの方法を設定するものである。
【0022】
【発明の実施の形態】
実施の形態1.
図1はこの発明の実施の形態1における画像処理装置の構成を示すブロック図である。この図において、1は画像拡大縮小装置(アルゴリズム実行手段)、91はタイミング生成装置(信号生成手段)、93は係数保持装置である。
【0023】
次に動作について説明する。係数保持装置93は、あらかじめ設定された倍率信号95および拡大縮小アルゴリズムセレクト信号96に応じて、タイミング生成信号94をタイミング生成装置91に入力する。タイミング生成装置91は、このタイミング生成信号94および所定の基準クロック信号92に応じて複数のタイミング信号を生成して画像拡大縮小装置1に入力する。複数のタイミング信号には、入力画素クロック信号73、係数信号(A)(第2の係数信号)74、係数信号(B)(第3の係数信号)75、係数信号(C)(第4の係数信号)76、係数信号(D)(第1の係数信号)77、係数クロック信号78、累積加算セレクト信号79、キュービック法セレクト信号80、出力画素クロック信号81がある。画像拡大縮小装置1は、これら複数のタイミング信号に応じて、画像入力信号72に対して拡大処理あるいは縮小処理を行って画像出力信号66を出力する。
【0024】
図2は、画像拡大縮小装置1の内部構成を示すブロック図である。この図において、11はフリップフロップからなるデータ保持用のF/F(A)(第1の画素保持手段)、12はF/F(B)(第2の画素保持手段)、13はF/F(C)(第3の画素保持手段)、14はF/F(D)(第4の画素保持手段)、15はF/F(E)(第5の画素保持手段)、16はF/F(F)(保持手段)、21は2つの信号から1つの信号を選択するセレクタ(A)(第1の選択手段)、22はセレクタ(B)(第2の選択手段)、23はセレクタ(C)(第4の選択手段)、24はセレクタ(D)(第3の選択手段)、31は2つの信号を乗算する乗算器(A)(第1の乗算手段)、32は乗算器(B)(第4の乗算手段)、33は乗算器(C)(第3の乗算手段)、34は乗算器(D)(第2の乗算手段)、41は2つの信号を加算する加算器(A)(第1の加算手段)、42は加算器(B)(第3の加算手段)、43は加算器(C)(第2の加算手段)、44は加算器(D)(第4の加算手段)、45は加算器(E)(第5の加算手段)である。
【0025】
次に、動作について説明する。F/F(A)11は、ディジタル信号である画像入力信号72の画素信号を入力画素クロック73に同期して保持する。F/F(B)12は、F/F(A)11から出力される画素信号51を入力画素クロック信号73に同期して保持する。F/F(C)13は、F/F(B)12から出力される画素信号52を入力画素クロック73に同期して保持する。
【0026】
乗算器(A)31は、F/F(C)13から出力される画素信号53と係数信号(D)77を乗算して信号54として出力する。加算器(A)41は、乗算器(A)31から出力される信号54とセレクタ(A)21から出力される信号57を加算して信号55として出力する。F/F(D)14は、加算器(A)41から出力される信号55を入力画素クロック73に同期して保持する。
【0027】
セレクタ(A)21は、F/F(D)14から出力される信号56と値「0」の信号58のいずれかを累積加算セレクト信号79で選択して信号57として出力し、上記したように、加算器(A)41に入力する。この場合において、累積加算セレクト信号79がLOWすなわち値「0」の時には値「0」の信号58を信号57として出力し、累積加算セレクト信号79がHIGHすなわち値「1」の時にはF/F(D)14からの累積加算された信号56を信号57として出力する。
なお、この場合においては累積加算セレクト信号79がHIGHの時に累積加算された信号57が選択されるとしているが、累積加算セレクト信号79がLOWの時に累積加算された信号が選択されるような構成でもよい。
【0028】
乗算器(D)34は、画像入力信号72の画素信号と係数信号(A)74とを乗算して信号59として出力する。乗算器(C)33は、F/F(A)から出力される画素信号51と係数信号(B)75とを乗算して信号60として出力する。加算器(C)43は、乗算器(D)34から出力される信号59と乗算器(C)33から出力される信号60とを加算して信号61として出力する。
【0029】
乗算器(B)32は、F/F(B)から出力される画素信号52とセレクタ(C)23から出力される信号67とを乗算して信号62として出力する。加算器(B)42は乗算器(B)32から出力される信号62と加算器(A)41から出力される信号55とを加算して信号63として出力する。加算器(D)44は、加算器(B)42から出力される信号63と加算器(C)43から出力される信号61とを加算して信号64として出力する。
【0030】
セレクタ(B)22は、加算器(B)42から出力される信号63と加算器(D)44から出力される信号64のいずれかをキュービック法セレクト信号80の値に応じて選択して信号65として出力する。キュービック法セレクト信号80がLOWの時には、キュービック法によるアルゴリズム処理は行わず、加算器(B)42から出力される信号63を選択して出力する。一方、キュービック法セレクト信号80がHIGHの時には、キュービック法によるアルゴリズム処理を行うために、加算器(D)44から出力される信号64を選択して出力する。なお、この場合において、キュービック法セレクト信号80がHIGHの時にキュービック法が選択されるとしているが、キュービック法セレクト信号80がLOWの時にキュービック法が選択される構成でもよい。
【0031】
加算器(E)45は、セレクタ(D)24から出力される信号71から係数信号(D)77を減算して信号68として出力する。F/F(F)16は、加算器(E)45から出力される信号68を係数クロック信号78に同期して保持する。セレクタ(D)24は、F/F(F)16から出力される信号69と値「1」のいずれかを累積加算セレクト信号79の値に応じて選択して信号71として出力する。累積加算セレクト信号79がLOWの時には値「1」の信号70を選択して信号71として出力する。一方、累積加算セレクト信号79がHIGHの時にはF/F(F)16から出力される信号69を選択して信号71として出力する。
なお、この場合にも、累積加算セレクト信号79がHIGHの時に累積加算が選択されるとしているが、累積加算セレクト信号79がLOWの時に累積加算が選択される構成でもよい。
【0032】
セレクタ(C)23は、係数信号(C)76と加算器(E)45から出力される信号68のいずれかをキュービック法セレクト信号80の値に応じて選択して信号67として出力する。キュービック法セレクト信号80の値がLOWの時には、キュービック法のアルゴリズム処理は行わず、加算器(E)45から出力される信号68を選択して信号67として出力する。一方、キュービック法セレクト信号80の値がHIGHの時には、キュービック法のアルゴリズム処理を行うために、係数信号(C)76を選択して信号67として出力する。
なお、この場合においても、キュービック法セレクト信号80の値がHIGHの時にキュービック法が選択されるとしているが、キュービック法セレクト信号80の値がLOWの時にキュービック法が選択される構成でもよい。
F/F(E)15は、セレクタ(B)22から出力される信号65を保持し、出力画素クロック信号81に同期して画像出力信号66として出力する。
【0033】
このように、キュービック法セレクト信号80および累積加算セレクト信号79の値に応じて、キュービック法のアルゴリズム処理やその他のアルゴリズム処理を共通の画像拡大縮小装置1に実行させることができる。
【0034】
次に、画像拡大縮小装置1にキュービック法のアルゴリズム処理を実行させる場合の構成について説明する。
この場合には、キュービック法セレクト信号80をHIGHに設定し、累積加算セレクト信号79をLOWに設定する。したがって、累積加算セレクト信号79によって、セレクタ(A)21は、F/F(D)14に保持された信号56は選択せず、常に値「0」の信号を選択して値「0」の信号57を加算器(A)41に入力する。この結果、乗算器(A)31から出力される信号54が加算器(B)42に直接入力されることになる。すなわち、等価回路としては、セレクタ(A)21、F/F(D)14、および加算器(A)41は省略できる。
【0035】
また、キュービック法セレクト信号80によって、セレクタ(B)22は常に加算器(D)44から出力される信号64を選択してF/F(E)15に入力する。したがって、加算器(D)44から出力される信号64がF/F(E)15に直接入力される構成になる。
【0036】
また、キュービック法セレクト信号80によって、セレクタ(C)23は加算器(E)45から出力される信号68は選択せず、常に係数信号(C)76を選択して信号67として乗算器(B)32に入力する。この結果、係数信号(C)76が乗算器(B)32に直接入力される。すなわち、等価回路としては、加算器(E)45、F/F(F)16、セレクタ(C)23およびセレクタ(D)24は省略できる。
【0037】
したがって、キュービック法セレクト信号80をHIGHに設定し、累積加算セレクト信号79をLOWに設定した場合の等価回路のブロック図は図3に示す構成になる。
【0038】
次に、動作について説明する。
図4は、図3におけるF/F(A)11、F/F(B)12、F/F(C)13の構成において、画素信号が伝播される動作を示している。入力画素クロック信号73がクロック1、クロック2、クロック3、クロック4と変化するに従って、画像入力信号72の画素信号は、画素信号A、画素信号B、画素信号C、画素信号DとしてF/F(A)11に入力される。この結果、入力画素クロック信号73と同期してF/F(A)11、F/F(B)12、F/F(C)13には、順番に画素信号がシフト動作で伝播されていく。クロック4の状態ではF/F(C)13に画素信号Aが、F/F(B)12に画素信号Bが、F/F(A)11に画素信号Cが、画像入力信号72に画素信号Dが保持される。
【0039】
したがってクロック4の状態では、乗算器(A)31では画素信号Aと係数信号(D)77とが乗算され、乗算器(B)32では画素信号Bと係数信号(C)76とが乗算され、乗算器(C)33では画素信号Cと係数信号(B)75とが乗算され、乗算器(D)34では画素信号Dと係数信号(A)74とが乗算される。さらに、加算器(B)42では乗算器(A)31から出力される信号54と乗算器(B)32から出力される信号62の加算が行われ、加算器(C)43では乗算器(C)33から出力される信号60と乗算器(D)34から出力される信号59の加算が行われる。そして最終的には、加算器(D)44において加算器(B)42から出力される信号63と加算器(C)43から出力される信号61の加算が行われ、各画素信号と係数信号の積和演算の結果がF/F(E)15に送られる。F/F(E)15では、出力画素クロック信号81に同期して加算器(D)44から出力される信号64を取り込み、画像出力信号66として出力される。
【0040】
図5は、図3の画像拡大縮小装置1によって実行されるキュービック法(倍率1.0倍未満)による縮小処理のアルゴリズムの動作フローである。この動作フローでは、N個の入力画素である入力画素(0)〜入力画素(N−1)に対して、M個の出力画素である出力画素(0)〜出力画素(M−1)を出力する場合を示している。この場合は縮小処理であるので、MはNより小さい値である。
【0041】
ステップST1では処理の初期化を行って、それ以降のステップで使用する変数に初期値を与えておく。入力画素(N)には入力画素(N−1)を代入する。入力画素(N)はN番目の入力画素である。同様に入力画素(N+1)に入力画素(N−1)を、入力画素(N+2)に入力画素(N−1)を代入する。そして出力画素数を表す変数mに「0」を代入する。ステップST1が終了するとステップST2に移行する。
【0042】
ステップST2では入力画素の個数分のループを開始する。入力画素の個数は変数nで表されるので、ステップST2において変数nに「0」を代入して個数分のループを開始する。ステップST2が終了するとステップST3に移行する。ステップST3では画素出力の有無を判定する。画素出力がある場合にはステップST4に移行し、画素出力がない場合にはステップST8に移行する。
【0043】
ステップST4では、m番目の係数信号(D)である係数D(m)とn番目の入力画素である入力画素(n)を乗算した結果を乗算A(m)に代入する。乗算A(m)はm番目の乗算Aの結果である。この乗算は、図3の乗算器(A)31での乗算に相当する。同様に、係数C(m)と入力画素(n+1)を乗算した結果を乗算B(m)に、係数B(m)と入力画素(n+2)を乗算した結果を乗算C(m)に、係数A(m)と入力画素(n+3)を乗算した結果を乗算D(m)に代入する。これらの乗算はそれぞれ、図3の乗算器(B)32、乗算器(C)33、乗算器(D)34での乗算に相当する。ステップST4が終了するとステップST5に移行する。
【0044】
ステップST5では、乗算C(m)と乗算D(m)を加算した結果を加算C(m)に代入する。加算C(m)はm番目の加算Cの結果である。この加算は、図3の加算器(C)43での加算に相当する。また、乗算A(m)と乗算B(m)を加算した結果を加算B(m)に代入する。加算B(m)はm番目の加算Bの結果である。この加算は図3の加算器(B)42での加算に相当する。ステップST5が終了するとステップST6に移行する。
【0045】
ステップST6では、加算B(m)と加算C(m)を加算した結果を加算D(m)に代入する。加算D(m)はm番目の加算Cの結果である。この加算は、図3の加算器(D)44での加算に相当する。ステップST6が終了するとステップST7に移行する。ステップST7では、加算D(m)を出力画素(m)に代入して出力画素を決定する。出力画素(m)はm番目の出力画素である。この代入は図3のF/F(E)15への代入に相当する。そして出力画素数mをインクリメントする。ステップST7が終了するとステップST8に移行する。
【0046】
ステップST8では変数nの値をインクリメントする。ステップST8が終了するとステップST9に移行する。ステップST9ではループの終了を判定する。入力画素数nがNになっていたら処理を終了し、N未満の場合はステップST3に移行して上記ループを繰り返す。
【0047】
図6は、図3の画像拡大縮小装置1によって実行されるキュービック法(倍率1.0倍以上)による拡大処理のアルゴリズムの動作フローである。この動作フローでは、N個の入力画素である入力画素(0)〜入力画素(N−1)に対して、M個の出力画素である出力画素(0)〜出力画素(M−1)を出力する場合を示している。この場合は拡大処理であるので、MはNより大きい。
【0048】
ステップST11では処理の初期化を行って、それ以降のステップで使用する変数に初期値を与えておく。入力画素(N)には入力画素(N−1)を代入する。入力画素(N)はN番目の入力画素である。同様に、入力画素(N+1)に入力画素(N−1)を、入力画素(N+2)に入力画素(N−1)を代入する。そして入力画素数を表す変数nに「0」を代入する。ステップST11が終了するとステップST12に移行する。
【0049】
ステップST12では出力画素の個数分のループを開始する。出力画素の個数は変数mで表されるので、変数mに初期値「0」を代入する。ステップST12が終了するとステップST13に移行する。ステップST13では、m番目の係数信号(D)である係数D(m)とn番目の入力画素である入力画素(n)を乗算した結果を乗算A(m)に代入する。乗算A(m)はm番目の乗算Aの結果である。この乗算は、図3の乗算器(A)31での乗算に相当する。同様に、係数C(m)と入力画素(n+1)を乗算した結果を乗算B(m)に、係数B(m)と入力画素(n+2)を乗算した結果を乗算C(m)に、係数A(m)と入力画素(n+3)を乗算した結果を乗算D(m)に代入する。これらの乗算は、図3の乗算器(B)32、乗算器(C)33、乗算器(D)34での乗算に相当する。ステップST13が終了するとステップST14に移行する。
【0050】
ステップST14では、乗算C(m)と乗算D(m)とを加算した結果を加算C(m)に代入する。加算C(m)はm番目の加算Cの結果である。この加算は、図3の加算器(C)43での加算に相当する。また、乗算A(m)と乗算B(m)を加算した結果を加算B(m)に代入する。加算B(m)はm番目の加算Bの結果である。この加算は、図3の加算器(B)42での加算に相当する。ステップST14が終了するとステップST15に移行する。
【0051】
ステップST15では、加算B(m)と加算C(m)を加算した結果を加算D(m)に代入する。加算D(m)はm番目の加算Cの結果である。この加算は、図3の加算器(D)44での加算に相当する。ステップST15が終了するとステップST16に移行する。ステップST16では、加算D(m)を出力画素(m)に代入して出力画素を決定する。出力画素(m)はm番目の出力画素である。この代入は、図3のF/F(E)15への代入に相当する。ステップST16が終了するとステップST17に移行する。
【0052】
ステップST17では、画素入力の有無を判定する。画素入力がある場合にはステップST18に移行し、画素入力がない場合にはステップST19に移行する。ステップST18では入力画素数nをインクリメントする。ステップST18の後、又はステップST17において画素入力がない場合には、ステップST19に移行してmの値をインクリメントする。ステップST19が終了するとステップST20に移行する。ステップST20では、出力画素数mの値に応じてループの終了を判定する。出力画素数mの値がMになっていたら処理を終了し、mの値がM未満の場合はステップST13に移行して、上記ループ処理を繰り返す。
【0053】
次に、画像拡大縮小装置1に線形補間法および累積加算のない投影法のアルゴリズム処理を実行させる場合の構成について説明する。
この場合には、キュービック法セレクト信号80をLOWに設定し、累積加算セレクト信号79をLOWに設定する。したがって、累積加算セレクト信号79によって、セレクタ(A)21はF/F(D)14に保持された信号56は選択せず、常に値「0」の信号を選択して値「0」の信号57を加算器(A)41に出力する。この結果、乗算器(A)31からの出力が加算器(B)42に直接入力される。すなわち、等価回路としては、セレクタ(A)21、F/F(D)14、および加算器(A)41は省略できる。
【0054】
また、キュービック法セレクト信号80によって、セレクタ(B)22は加算器(D)44から出力される信号64は選択せず、常に加算器(B)42から出力される信号63を選択してF/F(E)15に入力する。したがって、加算器(B)42から出力される信号63がF/F(E)15に直接入力される構成になる。また、加算器(D)44から出力される信号64は使用されないので、F/F(A)11からの出力、係数信号(A)74および係数信号(B)75も使用されない。すなわち、等価回路としては、セレクタ(B)22、加算器(D)44、加算器(C)43、乗算器(C)33、および乗算器(D)34は省略できる。
【0055】
また、キュービック法セレクト信号80によって、セレクタ(C)23は係数信号(C)76を選択せず、常に加算器(E)45から出力される信号68を選択して信号67として乗算器(B)32に入力する。この結果、係数信号(C)76は使用されず、等価回路としては、セレクタ(C)23は省略できる。
【0056】
また、累積加算セレクト信号79によって、セレクタ(D)24はF/F(F)16から出力される信号69を選択せず、常に値「1」の信号70を選択して信号71として加算器(E)45に入力する。この結果、値「1」が加算器(E)45に直接入力される構成になる。すなわち、等価回路としては、セレクタ(D)24、F/F(F)16は省略できる。
【0057】
したがって、キュービック法セレクト信号80をLOWに設定し、累積加算セレクト信号79をLOWに設定した場合の等価回路のブロック図は図7に示す構成になる。
【0058】
次に、動作について説明する。
図8は、図7の画像拡大縮小装置1によって実行される線形補間法および累積加算のない投影法(倍率0.5倍以上1.0未満)による縮小処理のアルゴリズムの動作フローである。この動作フローでは、N個の入力画素である入力画素(0)〜入力画素(N−1)に対して、M個の出力画素である出力画素(0)〜出力画素(M−1)を出力する場合を示している。この場合は縮小処理であるので、MはNより小さい。
【0059】
ステップST21では処理の初期化を行って、それ以降のステップで使用する変数に初期値を与えておく。入力画素(N)には入力画素(N−1)を代入する。入力画素(N)はN番目の入力画素である。そして出力画素数を表す変数mに「0」を代入する。ステップST21が終了するとステップST22に移行する。
【0060】
ステップST22では入力画素の個数分のループを開始する。入力画素の個数は変数nで表されるので、nの値に初期値「0」を代入する。ステップST22が終了するとステップST23に移行する。ステップST23では、n番目の係数信号(D)である係数(n)とn番目の入力画素である入力画素(n)を乗算した結果を乗算A(n)に代入する。乗算A(n)はn番目の乗算Aの結果である。この乗算は、図7の乗算器(A)31での乗算に相当する。ステップST23が終了するとステップST24に移行する。
【0061】
ステップST24では、係数(n)を「1」から減算した値を加算E(n)に代入する。加算E(n)はn番目の加算Eの結果である。この加算は、図7の加算器(E)45での加算に相当する。ステップST24が終了するとステップST25に移行する。
【0062】
ステップST25では、加算E(n)と入力画素(n+1)の乗算結果を乗算B(n)に代入する。乗算B(n)はn番目の乗算Bの結果である。この乗算は、図7の乗算器(B)32での乗算に相当する。次に、乗算A(n)と乗算B(n)の加算結果を加算B(n)に代入する。加算B(n)はn番目の加算Bの結果である。この加算は、図7の加算器(B)42での加算に相当する。ステップST25が終了するとステップST26に移行する。
【0063】
ステップST26では画素出力の有無を判定する。画素出力がある場合にはステップST27に移行し、画素出力がない場合にはステップST28に移行する。ステップST27では、加算B(n)を出力画素(m)に代入して出力画素を決定する。出力画素(m)はm番目の出力画素である。この代入は、図7のF/F(E)15への代入に相当する。そして、出力画素数mの値をインクリメントする。ステップST27が終了するとステップST28に移行する。
【0064】
ステップST28では、変数nの値をインクリメントする。ステップST28が終了するとステップST29に移行する。ステップST29では、入力画素数nがNになったか否かに応じてループの終了を判定する。入力画素数nがNになっていたら処理を終了し、N未満の場合はステップST23に移行して、上記ループ処理を繰り返す。
【0065】
図9は、図7の画像拡大縮小装置1によって実行される線形補間法および累積加算のない投影法(倍率1.0倍以上)の動作フローである。この動作フローではN個の入力画素である入力画素(0)〜入力画素(N−1)に対して、M個の出力画素である出力画素(0)〜出力画素(M−1)を出力する場合を示している。この場合には拡大処理であるのでMはNより大きい。
【0066】
ステップST31では処理の初期化を行って、それ以降のステップで使用する変数に初期値を与えておく。入力画素(N)には入力画素(N−1)を代入する。入力画素(N)はN番目の入力画素である。そして入力画素数を表す変数nに「0」を代入する。ステップST31が終了するとステップST32に移行する。
【0067】
ステップST32では出力画素の個数分のループを開始する。出力画素の個数は変数mで表されるので、変数mに初期値「0」を代入する。ステップST32が終了するとステップST33に移行する。ステップST33では、m番目の係数信号(D)である係数(m)とn番目の入力画素である入力画素(n)を乗算した結果を乗算A(m)に代入する。乗算A(m)はm番目の乗算Aの結果である。この乗算は、図7の乗算器(A)31での乗算に相当する。ステップST33が終了するとステップST34に移行する。
【0068】
ステップST34では、係数(m)を「1」から減算した値を加算E(m)に代入する。加算E(m)はm番目の加算Eの結果である。この加算は、図7の加算器(E)45での加算に相当する。ステップST34が終了するとステップST35に移行する。
【0069】
ステップST35では、加算E(m)と入力画素(n+1)の乗算結果を乗算B(m)に代入する。乗算B(m)はm番目の乗算Bの結果である。この乗算は、図7の乗算器(B)32での乗算に相当する。次に、乗算A(m)と乗算B(m)の加算結果を加算B(m)に代入する。加算B(m)はm番目の加算Bの結果である。この加算は、図7の加算器(B)42での加算に相当する。ステップST35が終了するとステップST36に移行する。ステップST36では、加算B(m)を出力画素(m)に代入して出力画素を決定する。出力画素(m)はm番目の出力画素である。この代入は、図7のF/F(E)15への代入に相当する。ステップST36が終了するとステップST37に移行する。
【0070】
ステップST37では画素入力の有無を判定する。画素入力がある場合にはステップST38に移行し、画素入力がない場合にはステップST39に移行する。ステップST38では入力画素数nの値をインクリメントする。ステップST38が終了するとステップST39に移行する。ステップST39では出力画素数mの値をインクリメントする。ステップST39が終了するとステップST40に移行する。ステップST40では、出力画素数mがMになった否かに応じてループの終了を判定する。出力画素数mがMになっていたら処理を終了し、M未満の場合はステップST33に移行して上記ループ処理を繰り返す。
【0071】
次に、画像拡大縮小装置1に累積加算のある投影法(倍率0.5倍未満)のアルゴリズム処理を実行させる場合の構成について説明する。
この場合には、キュービック法セレクト信号80をLOWに設定し、累積加算セレクト信号79は画素毎にLOW又はHIGHに設定される。
【0072】
したがって、図2の構成において、キュービック法セレクト信号80によって、セレクタ(B)22は加算器(D)44から出力される信号64は選択せず、常に加算器(B)42から出力される信号63を選択してF/F(E)15に入力する。したがって、加算器(B)42から出力される信号63がF/F(E)15に直接入力される構成になる。また、加算器(D)44から出力される信号64は使用されないので、F/F(A)11からの出力、係数信号(A)74および係数信号(B)75も使用されない。すなわち、等価回路としては、セレクタ(B)22、加算器(D)44、加算器(C)43、乗算器(C)33、および乗算器(D)34は省略できる。
【0073】
また、キュービック法セレクト信号80によって、セレクタ(C)23は係数信号(C)を選択せず、常に加算器(E)45から出力される信号68を選択して信号67として乗算器(B)32に入力する。この結果、係数信号(C)は使用されず、等価回路としては、セレクタ(C)23は省略できる。
【0074】
したがって、図2の構成の等価回路のブロック図は図10に示す構成になる。図10の構成では、補間値を求めるためにF/F(B)12から出力される画素信号52およびF/F(C)13から出力される画素信号53が参照される。すなわち、キュービック法とは異なり画素入力信号72の画素信号およびF/F(A)11から出力される画素信号51が直接参照されることはない。
【0075】
次に、動作について説明する。
図11は、投影法1/3倍の時の動作例を示す説明図である。図11(1)のように、3画素以上の入力画素に対して積和演算が必要な場合には、2画素の積和演算結果を一旦保持して、保持した値に残りの1画素の乗算結果を累積加算する。図10のF/F(D)14はその累積加算結果を保持する構成要素であり、累積加算を行う時には累積加算セレクト信号79をHIGHにして、F/F(D)14に保持されている画素信号56をセレクタ(A)21によって選択して、信号57として加算器(A)41に入力し、乗算器(A)31から出力される信号54と加算して、その加算結果である信号55をF/F(D)14に再保持(更新して保持)する。この動作の繰り返しで累積加算が実現する。
【0076】
また、係数信号(D)77は乗算器(A)31へ入力される係数であり、加算器(E)45から出力される信号68は乗算器(B)32へ入力される係数である。図11(2)に示すように、係数信号(D)77は係数クロック信号78に従って、「1/3」、「1/3」、「1」、「1/3」、「1/3」、「1」と変化していく。
【0077】
一方、加算器(E)45から出力される信号68は、セレクタ(D)24から出力される信号71から係数信号(D)77を減算した値である。セレクタ(D)24から出力される信号71は累積加算が必要であり、累積加算セレクト信号79の値がHIGH又はLOWに変化するに応じて変化する。累積加算セレクト信号79がLOWの時は、セレクタ(D)24から出力される信号71は常に「1」であるので、加算器(E)45から出力される信号68は常に「1」から係数信号(D)77を減算した値になる。一方、累積加算セレクト信号79がHIGHの時は、セレクタ(D)24から出力される信号71はF/F(F)16から出力される信号69になる。
【0078】
累積加算セレクト信号79が最初にLOWからHIGHに変化する時点では、F/F(F)16には「1」から係数信号(D)77の値を減算した値が保持されている。累積加算セレクト信号79がHIGHの間はF/F(F)16内の値から係数信号(D)77の値の減算が繰り返し行われる。累積加算セレクト信号79がLOWからHIGHに変化する直前に乗算器(A)31に送られた係数信号(D)77から、累積加算セレクト信号79がHIGHからLOWに変化する直前までに、乗算器(A)31に送られた係数信号(D)77と、累積加算セレクト信号79がHIGHからLOWに変化する直前の加算器(E)45から出力される信号69を加算するとその合計は「1」になる。図11(2)では、係数クロック信号が「1」の時の係数信号(D)77と、係数クロック信号が「2」の時の係数信号(D)77および加算器(E)45から出力される信号68が累積加算に使用される係数であり、これらの和は合計「1」になる。
【0079】
図12は、図10の画像拡大縮小装置1によって実行される累積加算のある投影法(倍率0.5倍未満)の動作フローである。この動作フローでは、N個の入力画素である入力画素(0)〜入力画素(N−1)に対して、M個の出力画素である出力画素(0)〜出力画素(M−1)を出力する場合を示している。この場合は倍率0.5倍未満の縮小処理であるので、MはNの半分未満である。
【0080】
ステップST41では処理の初期化を行って、それ以降のステップで使用する変数に初期値を与えておく。入力画素(N)には入力画素(N−1)を代入する。入力画素(N)はN番目の入力画素である。次に、係数累積結果(−1)に「1」を代入する。係数累積結果(−1)は−1番目の係数累積結果である。さらに、画素累積結果(−1)に「0」を代入する。画素累積結果(−1)は−1番目の画素累積結果である。最後に出力画素数を表す変数mに「0」を代入する。ステップST41が終了するとステップST42に移行する。
【0081】
ステップST42では入力画素の個数分のループを開始する。入力画素の個数は変数nで表されるので、変数nに初期値「0」を代入する。ステップST42が終了するとステップST43に移行する。ステップST43では、n番目の係数信号(D)である係数(n)とn番目の入力画素である入力画素(n)を乗算した結果を乗算A(n)に代入する。乗算A(n)はn番目の乗算Aの結果である。この乗算は、図10の乗算器(A)31での乗算に相当する。ステップST43が終了するとステップST44に移行する。
【0082】
ステップST44では累積加算の有無を判定する。累積加算がない場合にはステップST45に移行し、累積加算がある場合にはステップST46に移行する。ステップST45では、係数(n)を「1」から減算した値を加算E(n)に代入する。加算E(n)はn番目の加算Eの結果である。この加算は、図10の加算器(E)45での加算に相当する。また、乗算A(n)を加算A(n)に代入する。加算A(n)はn番目の加算Aの結果である。この代入は、図10の加算器(A)41での「0」との加算に相当する。ステップST46では係数累積結果(n−1)から係数(n)を減算した値を加算E(n)に代入する。この加算は、図10の加算器(E)45での加算に相当する。また、乗算A(n)と画素累積結果(n−1)の加算結果を加算A(n)に代入する。この加算は、図10の加算器(A)41での加算に相当する。ステップST45又はステップST46が終了するとステップST47に移行する。
【0083】
ステップST47では、加算E(n)と入力画素(n+1)の乗算結果を乗算B(n)に代入する。乗算B(n)はn番目の乗算Bの結果である。この乗算は、図10の乗算器(B)32での乗算に相当する。次に、加算A(n)と乗算B(n)の加算結果を加算B(n)に代入する。加算B(n)はn番目の加算Bの結果である。この加算は、図10の加算器(B)42での加算に相当する。さらに、加算E(n)を係数累積結果(n)に代入する。この代入は、図10のF/F(F)15への代入に相当する。最後に加算A(n)を画素累積結果(n)に代入する。この代入は、図10のF/F(D)14への代入に相当する。ステップST47が終了するとステップST48に移行する。
【0084】
ステップST48では画素出力の有無を判定する。画素出力がある場合にはステップST49に移行し、画素出力がない場合にはステップST50に移行する。ステップST49では、加算B(n)を出力画素(m)に代入して出力画素を決定する。出力画素(m)はm番目の出力画素である。この代入は、図10のF/F(E)14への代入に相当する。そして出力画素数mをインクリメントする。ステップST49が終了するとステップST50に移行する。
【0085】
ステップST50では入力画素数nの値をインクリメントする。ステップST50が終了するとステップST51に移行する。ステップST51では入力画素数nがNになったか否かに応じてループの終了を判定する。入力画素数nがNになっていたら処理を終了し、N未満の場合はステップST43に移行して上記ループ処理を繰り返す。
【0086】
図2の画像拡大縮小装置1において、最近傍法のアルゴリズム処理を実行させる場合には、前の画素又は後の画素をそのまま使用して補間処理を行うので、係数信号(A)〜(D)の値をそれぞれ「1」又は「0」に設定するだけでよい。したがって、最近傍法の構成およびその動作については省略する。
【0087】
以上のように、この実施の形態1によれば、キュービック法、最近傍法、線形補間法、投影法および5画素以上の積和演算が必要な投影法の各拡大・縮小方法を実行するのに共通のハードウェアで対応できるという効果が得られる。
また、キュービック法セレクト信号及び累積加算セレクト信号によって、共通のハードウェアによって複数種類のアルゴリズムの選択を容易に制御できるという効果が得られる。
また、「1」又は「0」のわずか2ビットの制御信号によって複数種類のアルゴリズムの選択を設定できるという効果がある。
また、セレクタを用いることによって、複数種類のアルゴリズムの選択を共通のハードウェアによって確実に設定できるという効果が得られる。
また、複数種類のアルゴリズムの選択を実行するための共通のハードウェアを容易にLSI化できるという効果が得られる。
また、画像処理方法において、複数種類の拡大処理あるいは縮小処理のアルゴリズムを実行するプログラムを容易に構築できるという効果が得られる。
【0088】
実施の形態2.
この発明の実施の形態2における画像処理装置は、実施の形態1の回路における一部の構成要素を省略し、若干の接続を変更した構成になっている。図13は、この発明の実施の形態2の構成を示す画像拡大縮小装置のブロック図である。図において、2は画像拡大縮小装置(アルゴリズム実行手段)であり、その内部構成において、実施の形態1と同じ構成要素は同一の符号で表されている。この図から明らかなように、この画像拡大縮小装置2は、図2に示した画像拡大縮小装置1におけるセレクタ(B)22の構成要素を省略したものであり、他の構成要素については若干の接続変更を除き画像拡大縮小装置1と同じである。すなわち、図13の構成においては、加算器(D)44から出力される信号64が直接にF/F(E)15に入力されている。
【0089】
また、図2の画像拡大縮小装置1では、加算器(B)42には、加算器(A)41から出力される信号55と乗算器(B)32から出力される信号62とが入力されている。また、加算器(D)44には、加算器(C)43から出力される信号61と加算器(B)42から出力される信号63とが入力されている。これに対して図13の画像拡大縮小装置2では、加算器(B)42には、加算器(C)43から出力される信号61と乗算器(B)32から出力される信号62とが入力されている。また、加算器(D)44には、加算器(A)41から出力される信号55と加算器(B)42から出力される信号63とが入力されている。なお、図13の画像拡大縮小装置2に対応する請求項2の構成では、セレクタ(D)24が第2の選択手段を構成し、セレクタ(C)23が第3の選択手段を構成する。
【0090】
次に、画像拡大縮小装置2にキュービック法のアルゴリズム処理を実行させる場合の構成について説明する。
この場合には、キュービック法セレクト信号80をHIGHに設定し、累積加算セレクト信号79をLOWに設定する。したがって、累積加算セレクト信号79によって、セレクタ(A)21はF/F(D)14に保持された信号56は選択せず、常に値「0」の信号を選択して値「0」の信号57を加算器(A)41に出力する。この結果、乗算器(A)31からの出力が加算器(B)42に直接入力される。すなわち、等価回路としては、セレクタ(A)21、F/F(D)14、および加算器(A)41は省略できる。
【0091】
また、キュービック法セレクト信号80によって、セレクタ(C)23は加算器(E)45から出力される信号68は選択せず、常に係数信号(C)を選択して信号67として乗算器(B)32に入力する。この結果、係数信号(C)が乗算器(B)32に直接入力される。すなわち、等価回路としては、加算器(E)45、F/F(F)16、セレクタ(C)23およびセレクタ(D)24は省略できる。
【0092】
したがって、キュービック法セレクト信号80をHIGHに設定し、累積加算セレクト信号79をLOWに設定した場合の等価回路のブロック図は図14に示す構成になる。
【0093】
次に、動作について説明する。
図15は、図14における画像拡大縮小装置2によって実行されるキュービック法(倍率1.0倍未満)の動作フローである。この動作フローは実施の形態1における図5のキュービック法(倍率1.0倍未満)の動作フローとほとんど同じである。動作フローが異なる箇所は図15のステップST55およびステップST56である。
【0094】
実施の形態1における図5のステップST5では、加算B(m)には乗算A(m)と乗算B(m)の加算結果が代入されていたが、図15のステップST55では、加算B(m)には加算C(m)と乗算B(m)の加算結果が代入される。また、図5のステップST6では加算D(m)には加算B(m)と加算C(m)の加算結果が代入されていたが、図15のステップST56では、加算D(m)には加算B(m)と乗算A(m)の加算結果が代入される。
【0095】
図16は、図14における画像拡大縮小装置2によって実行されるキュービック法(倍率1.0倍以上)の動作フローである。この動作フローは実施の形態1における図6のキュービック法(倍率1.0倍以上)の動作フローとほとんど同じである。動作フローが異なる箇所は図16のステップST64およびステップST65である。
【0096】
実施の形態1における図6のステップST14では加算B(m)には乗算A(m)と乗算B(m)の加算結果が代入されていたが、図16のステップST64では、加算B(m)には加算C(m)と乗算B(m)の加算結果が代入される。また、図6のステップST15では加算D(m)には加算B(m)と加算C(m)の加算結果が代入されていたが、図16のステップST65では、加算D(m)には加算B(m)と乗算A(m)の加算結果が代入される。
【0097】
次に、画像拡大縮小装置2に線形補間法および累積加算のない投影法(倍率0.5倍以上1.0倍未満)のアルゴリズム処理を実行させる場合の構成について説明する。
この場合には、キュービック法セレクト信号80をLOWに設定し、累積加算セレクト信号79をLOWに設定する。したがって、累積加算セレクト信号79によって、セレクタ(A)21はF/F(D)14に保持された信号56は選択せず、常に値「0」の信号を選択して値「0」の信号57を加算器(A)41に出力する。この結果、乗算器(A)31からの出力が加算器(D)44に直接入力される。すなわち、等価回路としては、セレクタ(A)21、F/F(D)14、および加算器(A)41は省略できる。
【0098】
また、キュービック法セレクト信号80によって、セレクタ(C)23は係数信号(C)を選択せず、常に加算器(E)45から出力される信号68を選択して信号67として乗算器(B)32に入力する。この結果、係数信号(C)は使用されず、等価回路としては、セレクタ(C)23は省略できる。
【0099】
また、累積加算セレクト信号79によって、セレクタ(D)24はF/F(F)16から出力される信号69を選択せず、常に値「1」の信号70を選択して信号71として加算器(E)45に入力する。この結果、値「1」が加算器(E)45に直接入力される構成になる。すなわち、等価回路としては、セレクタ(D)24、F/F(F)16は省略できる。
【0100】
したがって、キュービック法セレクト信号80をLOWに設定し、累積加算セレクト信号79をLOWに設定した場合の等価回路のブロック図は図17に示す構成になる。
【0101】
図17の画像拡大縮小装置2によって実行される線形補間法および累積加算のない投影法(倍率0.5倍以上1.0未満)の動作フローは、実施の形態1における図8の動作フローと同じである。
【0102】
また、図17の画像拡大縮小装置2によって実行される線形補間法および累積加算のない投影法(倍率1.0倍以上)の動作フローも、実施の形態1における図9の動作フローと同じである。
【0103】
次に、画像拡大縮小装置2に線形補間法および累積加算のない投影法(倍率0.5倍未満)のアルゴリズム処理を実行させる場合の構成について説明する。
この場合には、キュービック法セレクト信号80をLOWに設定し、累積加算セレクト信号79はLOWとHIGHで画素毎に設定される。したがって、キュービック法セレクト信号80によって、セレクタ(C)23は係数信号(C)を選択せず、常に加算器(E)45から出力される信号68を選択して信号67として乗算器(B)32に入力する。この結果、係数信号(C)は使用されず、等価回路としては、セレクタ(C)23は省略できる。
【0104】
したがって、キュービック法セレクト信号80をLOWに設定し、累積加算セレクト信号79が画素毎にLOW又はHIGHに設定した場合の等価回路のブロック図は図18に示す構成になる。
【0105】
次に、動作について説明する。
図18の構成では、補間値を求めるためにF/F(B)12から出力される画素信号52およびF/F(C)13から出力される画素信号53が参照される。キュービック法とは異なり画素入力信号72およびF/F(A)11から出力される画素信号51が直接参照されることはない。
【0106】
加算器(A)41では、累積加算セレクト信号79がHIGHの場合にF/F(D)14から出力される信号56と乗算器(A)31から出力される信号54の累積加算が行われる。この累積加算は、累積加算セレクト信号79がHIGHの間は加算器(A)41、F/F(D)14、セレクタ(A)21の間を循環して行われる。一方、累積加算セレクト信号79がLOWの場合は、加算器(A)41に「0」が与えられるために、乗算器(A)31から出力される信号54がそのまま加算器(A)41から出力される信号55になる。
【0107】
加算器(D)44では、加算器(A)41から出力される信号55と乗算器(B)32から出力される信号62の加算が行われ、各画素と係数信号の積和演算の結果が加算器(D)44から出力される信号64としてF/F(E)15に送られる。F/F(E)15では、出力画素クロック信号81に同期して加算器(D)44から出力される信号64を取り込み、F/F(E)15から画像出力信号66が出力される。
【0108】
図18のF/F(D)14は累積加算結果を保持する部分であり、累積加算を行う時には累積加算セレクト信号79をHIGHにして、F/F(D)14に保持されている値と乗算器(A)31から出力される信号54を加算して、その加算結果をF/F(D)14に再保持する。この動作の繰り返しで累積加算が実現する。
【0109】
一方、加算器(E)45から出力される信号68は、セレクタ(C)23から出力される信号71から係数信号(D)77を減算した値である。セレクタ(C)23から出力される累積加算が必要な信号71は累積加算セレクト信号79の値によって変化する。累積加算セレクト信号79がLOWの時は、セレクタ(C)23から出力される信号71は常に「1」なので、加算器(E)45から出力される信号68は常に「1」から係数信号(D)77を減算した値になる。また、累積加算セレクト信号79がHIGHの時は、セレクタ(C)23から出力される信号71はF/F(F)16から出力される信号69になる。
【0110】
累積加算セレクト信号79が最初にLOWからHIGHに変化する時点では、F/F(F)16には「1」から係数信号(D)77の値を減算した値が保持されている。累積加算セレクト信号79がHIGHの間は、F/F(F)16内の値から係数信号(D)77の値の減算が繰り返し行われる。
【0111】
累積加算セレクト信号79がLOWからHIGHに変化する直前に乗算器(A)31に送られた係数信号(D)77から、累積加算セレクト信号79がHIGHからLOWに変化する直前までに、乗算器(A)31に送られた係数信号(D)77と、累積加算セレクト信号79がHIGHからLOWに変化する直前の加算器(E)45から出力される信号69を加算するとその合計は「1」になる。
【0112】
以上のように、上記実施の形態2によれば、キュービック法、最近傍法、線形補間法、投影法および5画素以上の積和演算が必要な投影法の各拡大・縮小処理に対して共通のハードウェアで対応することができる。そのために共通のハードウェアでユーザが適切な拡大・縮小方式を選択して実現できるという効果が得られる。さらに、実施の形態2においては、実施の形態1よりもセレクタが1個少ない構成になっていて回路規模を削減できるという効果が得られる。
【0113】
【発明の効果】
以上のように、この発明によれば、画像処理装置を、画像入力信号に対して拡大あるいは縮小する画像処理のアルゴリズムの方法を設定するための第1および第2の制御信号、拡大あるいは縮小する画像の倍率を設定するための第1乃至第4の係数信号、入力画素クロック信号、出力画素クロック信号、および係数クロック信号を生成する信号生成手段と、信号生成手段によって生成された第1および第2の制御信号に基づくアルゴリズム並びに第1乃至第4の係数信号に基づく倍率に応じて画素単位毎に「1」又は「0」の2値の画素信号で与えられる画像入力信号に対して拡大処理あるいは縮小処理を行うアルゴリズム実行手段とを有するように構成し、アルゴリズム実行手段を、入力画素クロック信号に同期して画像入力信号の画素信号を保持する第1の画素保持手段と、入力画素クロック信号に同期して第1の画素保持手段から出力される画素信号を保持する第2の画素保持手段と、入力画素クロック信号に同期して第2の画素保持手段から出力される画素信号を保持する第3の画素保持手段と、第1の係数信号と第3の画素保持手段に保持された画素信号とを乗算する第1の乗算手段と、第1の乗算手段から出力される画素信号と所定の第1の信号とを加算する第1の加算手段と、入力画素クロック信号に同期して第1の加算手段から出力される画素信号を保持する第4の画素保持手段と、信号生成手段からの第1の制御信号に従って第4の画素保持手段に保持された画素信号又は「0」の値を選択して第1の信号を出力する第1の選択手段と、第2の係数信号と画像入力信号の画素信号とを乗算する第2の乗算手段と、第3の係数信号と第1の画素保持手段に保持された画素信号とを乗算する第3の乗算手段と、第2の乗算手段から出力される画素信号と第3の乗算手段から出力される画素信号とを加算する第2の加算手段と、所定の第2の信号と第2の画素保持手段に保持された画素信号とを乗算する第4の乗算手段と、第4の乗算手段から出力される画素信号と第1の加算手段から出力される画素信号とを加算する第3の加算手段と、第3の加算手段から出力される画素信号と第2の加算手段から出力される画素信号とを加算する第4の加算手段と、信号生成手段からの第2の制御信号に従って第3の加算手段から出力される画素信号又は第4の加算手段から出力される画素信号を選択して出力する第2の選択手段と、所定の第3の信号から第1の係数信号を減算する第5の加算手段と、係数クロック信号に同期して第5の加算手段から出力される信号を保持する保持手段と、第1の制御信号に従って保持手段から出力される信号又は「1」の値を選択して第3の信号を出力する第3の選択手段と、第2の制御信号に従って第5の加算手段から出力される信号又は第4の係数信号を選択して第2の信号を出力する第4の選択手段と、第2の選択手段から出力される画素信号を保持して出力画素クロック信号に同期して画像出力として出力する第5の画素保持手段とを有するように構成したので、共通のハードウェアによって複数種類の拡大処理あるいは縮小処理のアルゴリズムを実行できると共に、複数種類のアルゴリズムの選択を実行するための共通のハードウェアを容易にLSI化できるという効果がある。
この発明によれば、画像処理装置を、画像入力信号に対して拡大あるいは縮小する画像処理のアルゴリズムの方法を設定するための第1および第2の制御信号、拡大あるいは縮小する画像の倍率を設定するための第1乃至第4の係数信号、入力画素クロック信号、出力画素クロック信号、および係数クロック信号を生成する信号生成手段と、信号生成手段によって生成された第1および第2の制御信号に基づくアルゴリズム並びに第1乃至第4の係数信号に基づく倍率に応じて画素単位毎に「1」又は「0」の2値の画素信号で与えられる画像入力信号に対して拡大処理あるいは縮小処理を行うアルゴリズム実行手段とを有するように構成し、アルゴリズム実行手段を、入力画素クロック信号に同期して画像入力信号の画素信号を保持する第1の画素保持手段と、入力画素クロック信号に同期して第1の画素保持手段から出力される画素信号を保持する第2の画素保持手段と、入力画素クロック信号に同期して第2の画素保持手段から出力される画素信号を保持する第3の画素保持手段と、第1の係数信号と第3の画素保持手段に保持された画素信号とを乗算する第1の乗算手段と、第1の乗算手段から出力される画素信号と所定の第1の信号とを加算す る第1の加算手段と、入力画素クロック信号に同期して第1の加算手段から出力される画素信号を保持する第4の画素保持手段と、信号生成手段からの第1の制御信号に従って第4の画素保持手段に保持された画素信号又は「0」の値を選択して第1の信号を出力する第1の選択手段と、第2の係数信号と画像入力信号の画素信号とを乗算する第2の乗算手段と、第3の係数信号と第1の画素保持手段に保持された画素信号とを乗算する第3の乗算手段と、第2の乗算手段から出力される画素信号と第3の乗算手段から出力される画素信号とを加算する第2の加算手段と、所定の第2の信号と第2の画素保持手段に保持された画素信号とを乗算する第4の乗算手段と、第4の乗算手段から出力される画素信号と第2の加算手段から出力される画素信号とを加算する第3の加算手段と、第3の加算手段から出力される画素信号と第1の加算手段から出力される画素信号とを加算する第4の加算手段と、所定の第3の信号から第1の係数信号を減算する第5の加算手段と、係数クロック信号に同期して第5の加算手段から出力される信号を保持する保持手段と、第1の制御信号に従って保持手段から出力される信号又は「1」の値を選択して第3の信号を出力する第2の選択手段と、信号生成手段からの第2の制御信号に従って第5の加算手段から出力される信号又は第4の係数信号を選択して第2の信号を出力する第3の選択手段と、第4の加算手段から出力される画素信号を保持して出力画素クロック信号に同期して画像出力信号として出力する第5の画素保持手段とを有するように構成したので、共通のハードウェアによって複数種類の拡大処理あるいは縮小処理のアルゴリズムを実行できると共に、複数種類のアルゴリズムの選択を実行するための共通のハードウェアを容易にLSI化できるという効果がある。
【0114】
この発明によれば、画像処理装置における信号生成手段を、キュービック法、最近傍法、線形補間法若しくは累積加算のない投影法、又は累積加算のある投影法の画像処理のアルゴリズムからいずれか1つのアルゴリズムを設定するための第1および第2の制御信号を生成するように構成したので、共通のハードウェアによって複数種類のアルゴリズムの選択を容易に制御できるという効果がある。
【0115】
この発明によれば、画像処理装置における信号生成手段を、それぞれ「1」又は「0」の値となる2ビットの制御信号によって画像処理のアルゴリズムの方法を設定するように構成したので、複数種類のアルゴリズムの選択をわずか2ビットの制御信号によって設定できるという効果がある。
【0119】
この発明によれば、画像処理方法を、画像入力信号に対して拡大あるいは縮小する画像処理のアルゴリズムの方法を設定するための第1および第2の制御信号、拡大あるいは縮小する画像の倍率を設定するための第1乃至第4の係数信号、入力画素クロック信号、出力画素クロック信号、および係数クロック信号を生成する第1のステップと、第1のステップによって生成された第1および第2の制御信号に基づくアルゴリズム並びに第1乃至第4の係数信号に基づく倍率に応じて画素単位毎に「1」又は「0」の2値の画素信号で与えられる画像入力信号に対して拡大処理あるいは縮小処理を行う第2のステップとを有するように構成し、第2のステップを、第1および第2の制御信号によってキュービック法のアルゴリズムが設定された場合において、縮小処理時には、画素出力の有無を判定するステップと、画素出力が有る場合には第1乃至第4の係数信号に対して連続した4個の入力画素信号を積和演算した結果を出力画素信号とするステップとからなるループ処理を最後の画素入力まで繰り返し実行し、拡大処理時には、第1乃至第4の係数信号に対して連続した4個の入力画素信号を積和演算した結果を出力画素信号とするステップと、画素入力の有無を判定するステップと、画素入力が有る場合には次の入力画素信号を指定するステップとからなるループ処理を最後の画素出力まで繰り返し実行し、第1および第2の制御信号によって線形補間法若しくは累積加算のない投影法のアルゴリズムが設定された場合において、縮小処理時には、第1の係数信号と「1」の値から第1の係数信号を減算した値に対して連続した2個の入力画素信号を積和演算するステップと、画素出力の有無を判定するステップと、画素出力が有る場合には積和演算した結果を出力画素信号とするステップとからなるループ処理を最後の画素入力まで繰り返し実行し、拡大処理時には、第1の係数信号と「1」の値から第1の係数信号を減じた値とに対して連続した2個の入力画素信号を積和演算した結果を出力画素信号とするステップと、画素入力の有無を判定するステップと、画素入力が有る場合には次の入力画素信号を指定するステップとからなるループ処理を最後の画素出力まで繰り返し実行し、第1および第2の制御信号によって累積加算のある投影法のアルゴリズムが設定された場合の縮小処理時において、第1の係数信号と入力画素信号とを乗算して第1の信号を算出するステップと、累積加算の有無を判定するステップと、累積加算が有る場合には係数累積結果から第1の係数信号を減算して第1の信号とし且つ第1の信号と画素累積結果を加算して第2の信号とするステップと、累積加算が無い場合には「1」の値から第1の係数信号を減算して第1の信号とし且つ第1の信号を第2の信号とするステップと、累積加算の有無にかかわらず第1の信号に次の入力画素信号を乗算して第2の信号を算出し、第2の信号に第2の信号を加算して第3の信号を算出し、第1の信号を係数累積結果とし、第2の信号を画素累積結果とするステップ、画素出力の有無を判定するステップと、画素出力が有る場合には第3の信号を出力画素信号とするステップとからなるループ処理を最後の画素入力まで繰り返し実行するように構成したので、共通のハードウェアによって複数種類の拡大処理あるいは縮小処理のアルゴリズムを実行できると共に、複数種類の拡大処理あるいは縮小処理のアルゴリズムを実行するプログラムを容易に構築できるという効果がある。
【0120】
この発明によれば、画像処理方法における第1のステップを、キュービック法、最近傍法、線形補間法若しくは累積加算のない投影法、又は累積加算のある投影法の画像処理のアルゴリズムからいずれか1つのアルゴリズムを設定するための第1および第2の制御信号を生成するように構成したので、共通のハードウェアによって複数種類のアルゴリズムの選択を容易に制御できるという効果がある。
【0121】
この発明によれば、画像処理方法における第1のステップを、それぞれ「1」又は「0」の値となる2ビットの制御信号によって画像処理のアルゴリズムの方法を設定するように構成したので、複数種類のアルゴリズムの選択をわずか2ビットの制御信号によって設定できるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1における画像処理装置の構成を示すブロック図である。
【図2】 図1における画像拡大縮小装置の内部構成を示すブロック図である。
【図3】 実施の形態1におけるキュービック法動作時の画像拡大縮小装置の内部構成を示すブロック図である。
【図4】 図3において画素信号が伝播される動作を示す図である。
【図5】 実施の形態1におけるキュービック法での縮小処理の動作フローチャートである。
【図6】 実施の形態1におけるキュービック法での拡大処理の動作フローチャートである。
【図7】 実施の形態1における線形補間法動作時の画像拡大縮小装置の内部構成を示すブロック図である。
【図8】 実施の形態1における線形補間法での縮小処理の動作フローチャートである。
【図9】 実施の形態1における線形補間法での拡大処理の動作フローチャートである。
【図10】 実施の形態1における投影法動作時の画像拡大縮小装置の内部構成を示すブロック図である。
【図11】 実施の形態1における投影法の処理手順の説明図である。
【図12】 実施の形態1における投影法での縮小処理の動作フローチャートである。
【図13】 この発明の実施の形態2における画像拡大縮小装置の内部構成を示すブロック図である。
【図14】 実施の形態2におけるキュービック法動作時の画像拡大縮小装置の内部構成を示すブロック図である。
【図15】 実施の形態2におけるキュービック法での縮小処理の動作フローチャートである。
【図16】 実施の形態2におけるキュービック法での拡大処理の動作フローチャートである。
【図17】 実施の形態2における線形補間法動作時の画像拡大縮小装置の内部構成を示すブロック図である。
【図18】 実施の形態2における投影法動作時の画像拡大縮小装置の内部構成を示すブロック図である。
【図19】 従来のデジタル画像の拡大、縮小の画像処理を行う装置のブロック図である。
【図20】 従来のデジタル画像の拡大、縮小の画像処理を行う他の装置のブロック図である。
【符号の説明】
1,2 画像拡大縮小装置(アルゴリズム実行手段)、11 F/F(A)(第1の画素保持手段)、12 F/F(B)(第2の画素保持手段)、13 F/F(C)(第3の画素保持手段)、14 F/F(D)(第4の画素保持手段)、15 F/F(E)(第5の画素保持手段)、16 F/F(F)(第6の画素保持手段)、21 セレクタ(A)(第1の選択手段)、22 セレクタ(B)(第2の選択手段)、23 セレクタ(C)(第4の選択手段)、24 セレクタ(D)(第3の選択手段)、31 乗算器(A)(第1の乗算手段)、32 乗算器(B)(第4の乗算手段)、33 乗算器(C)(第3の乗算手段)、34 乗算器(D)(第2の乗算手段)、41 加算器(A)(第1の加算手段)、42 加算器(B)(第3の加算手段)、43 加算器(C)(第2の加算手段)、44 加算器(D)(第4の加算手段)、45 加算器(E)(第5の加算手段)、51 F/F(A)の出力信号、52 F/F(B)の出力信号、53 F/F(C)の出力信号、54 乗算器(A)の出力信号、55 加算器(A)の出力信号、56 F/F(D)の出力信号、57 セレクタ(A)の出力信号、58 「0」値の信号、59 乗算器(D)の出力信号、60 乗算器(C)の出力信号、61 加算器(C)の出力信号、62 乗算器(B)の出力信号、63 加算器(B)の出力信号、64 加算器(D)の出力信号、65セレクタ(B)の出力信号、66 F/F(E)の出力信号(画像出力信号)、67 セレクタ(C)の出力信号、68 加算器(E)の出力信号、69 F/F(F)の出力信号、70 「1」値の信号、71 セレクタ(D)の出力信号、72 画像入力信号、73 入力画素クロック信号、74 係数信号(A)(第2の係数信号)、75 係数信号(B)(第3の係数信号)、76 係数信号(C)(第4の係数信号)、77 係数信号(D)(第1の係数信号)、78係数クロック信号、79 累積加算セレクト信号、80 キュービック法セレクト信号、81 出力画素クロック信号、91 タイミング生成装置(信号生成手段)、92 基準クロック信号、93 係数保持装置、94 タイミング生成信号、95 倍率信号、96 拡大縮小アルゴリズムセレクト信号。
Claims (7)
- 画像入力信号に対して拡大あるいは縮小する画像処理のアルゴリズムの方法を設定するための第1および第2の制御信号、拡大あるいは縮小する画像の倍率を設定するための第1乃至第4の係数信号、入力画素クロック信号、出力画素クロック信号および係数クロック信号を生成する信号生成手段と、
前記信号生成手段によって生成された前記第1および第2の制御信号に基づくアルゴリズム並びに前記第1乃至第4の係数信号に基づく倍率に応じて画素単位毎に「1」又は「0」の2値の画素信号で与えられる画像入力信号に対して拡大処理あるいは縮小処理を行うアルゴリズム実行手段とを有し、
前記アルゴリズム実行手段は、
前記入力画素クロック信号に同期して前記画像入力信号の画素信号を保持する第1の画素保持手段と、
前記入力画素クロック信号に同期して前記第1の画素保持手段から出力される画素信号を保持する第2の画素保持手段と、
前記入力画素クロック信号に同期して前記第2の画素保持手段から出力される画素信号を保持する第3の画素保持手段と、
前記第1の係数信号と前記第3の画素保持手段に保持された画素信号とを乗算する第1の乗算手段と、
前記第1の乗算手段から出力される画素信号と所定の第1の信号とを加算する第1の加算手段と、
前記入力画素クロック信号に同期して前記第1の加算手段から出力される画素信号を保持する第4の画素保持手段と、
前記信号生成手段からの第1の制御信号に従って前記第4の画素保持手段に保持された画素信号又は「0」の値を選択して前記第1の信号を出力する第1の選択手段と、
前記第2の係数信号と画像入力信号の画素信号とを乗算する第2の乗算手段と、
前記第3の係数信号と前記第1の画素保持手段に保持された画素信号とを乗算する第3の乗算手段と、
前記第2の乗算手段から出力される画素信号と前記第3の乗算手段から出力される画素信号とを加算する第2の加算手段と、
所定の第2の信号と前記第2の画素保持手段に保持された画素信号とを乗算する第4の乗算手段と、
前記第4の乗算手段から出力される画素信号と前記第1の加算手段から出力される画素信号とを加算する第3の加算手段と、
前記第3の加算手段から出力される画素信号と前記第2の加算手段から出力される画素信号とを加算する第4の加算手段と、
前記信号生成手段からの第2の制御信号に従って前記第3の加算手段から出力される画素信号又は前記第4の加算手段から出力される画素信号を選択して出力する第2の選択手段と、
所定の第3の信号から前記第1の係数信号を減算する第5の加算手段と、
前記係数クロック信号に同期して前記第5の加算手段から出力される信号を保持する保持手段と、
前記第1の制御信号に従って前記保持手段から出力される信号又は「1」の値を選択して前記第3の信号を出力する第3の選択手段と、
前記第2の制御信号に従って前記第5の加算手段から出力される信号又は第4の係数信号を選択して前記第2の信号を出力する第4の選択手段と、
前記第2の選択手段から出力される画素信号を保持して前記出力画素クロック信号に同期して画像出力として出力する第5の画素保持手段と
を有することを特徴とする画像処理装置。 - 画像入力信号に対して拡大あるいは縮小する画像処理のアルゴリズムの方法を設定するための第1および第2の制御信号、拡大あるいは縮小する画像の倍率を 設定するための第1乃至第4の係数信号、入力画素クロック信号、出力画素クロック信号および係数クロック信号を生成する信号生成手段と、
前記信号生成手段によって生成された前記第1および第2の制御信号に基づくアルゴリズム並びに前記第1乃至第4の係数信号に基づく倍率に応じて画素単位毎に「1」又は「0」の2値の画素信号で与えられる画像入力信号に対して拡大処理あるいは縮小処理を行うアルゴリズム実行手段とを有し、
前記アルゴリズム実行手段は、
前記入力画素クロック信号に同期して前記画像入力信号の画素信号を保持する第1の画素保持手段と、
前記入力画素クロック信号に同期して前記第1の画素保持手段から出力される画素信号を保持する第2の画素保持手段と、
前記入力画素クロック信号に同期して前記第2の画素保持手段から出力される画素信号を保持する第3の画素保持手段と、
前記第1の係数信号と前記第3の画素保持手段に保持された画素信号とを乗算する第1の乗算手段と、
前記第1の乗算手段から出力される画素信号と所定の第1の信号とを加算する第1の加算手段と、
前記入力画素クロック信号に同期して前記第1の加算手段から出力される画素信号を保持する第4の画素保持手段と、
前記信号生成手段からの第1の制御信号に従って前記第4の画素保持手段に保持された画素信号又は「0」の値を選択して前記第1の信号を出力する第1の選択手段と、
前記第2の係数信号と前記画像入力信号の画素信号とを乗算する第2の乗算手段と、
前記第3の係数信号と前記第1の画素保持手段に保持された画素信号とを乗算する第3の乗算手段と、
前記第2の乗算手段から出力される画素信号と前記第3の乗算手段から出力される画素信号とを加算する第2の加算手段と、
所定の第2の信号と前記第2の画素保持手段に保持された画素信号とを乗算する第4の乗算手段と、
前記第4の乗算手段から出力される画素信号と前記第2の加算手段から出力される画素信号とを加算する第3の加算手段と、
前記第3の加算手段から出力される画素信号と前記第1の加算手段から出力される画素信号とを加算する第4の加算手段と、
所定の第3の信号から前記第1の係数信号を減算する第5の加算手段と、
前記係数クロック信号に同期して前記第5の加算手段から出力される信号を保持する保持手段と、
前記第1の制御信号に従って前記保持手段から出力される信号又は「1」の値を選択して前記第3の信号を出力する第2の選択手段と、
前記信号生成手段からの第2の制御信号に従って前記第5の加算手段から出力される信号又は第4の係数信号を選択して前記第2の信号を出力する第3の選択手段と、
前記第4の加算手段から出力される画素信号を保持して前記出力画素クロック信号に同期して画像出力信号として出力する第5の画素保持手段と
を有することを特徴とする画像処理装置。 - 信号生成手段は、キュービック法、最近傍法、線形補間法若しくは累積加算のない投影法、又は累積加算のある投影法の画像処理のアルゴリズムからいずれか1つのアルゴリズムを設定するための第1および第2の制御信号を生成することを特徴とする請求項1または請求項2記載の画像処理装置。
- 信号生成手段は、それぞれ「1」又は「0」の値となる2ビットの制御信号によって画像処理のアルゴリズムの方法を設定することを特徴とする請求項3記載の画像処理装置。
- 画像入力信号に対して拡大あるいは縮小する画像処理のアルゴリズムの方法を設定するための第1および第2の制御信号、拡大あるいは縮小する画像の倍率を設定するための第1乃至第4の係数信号、入力画素クロック信号、出力画素クロック信号および係数クロック信号を生成する第1のステップと、
前記第1のステップによって生成された前記第1および第2の制御信号に基づくアルゴリズム並びに前記第1乃至第4の係数信号に基づく倍率に応じて画素単位毎に「1」又は「0」の2値の画素信号で与えられる画像入力信号に対して拡大処理あるいは縮小処理を行う第2のステップとを有し、
前記第2のステップは、
前記第1および第2の制御信号によってキュービック法のアルゴリズムが設定された場合において、
縮小処理時には、画素出力の有無を判定するステップと、画素出力が有る場合には前記第1乃至第4の係数信号に対して連続した4個の入力画素信号を積和演算した結果を出力画素信号とするステップとからなるループ処理を最後の画素入力まで繰り返し実行し、
拡大処理時には、前記第1乃至第4の係数信号に対して連続した4個の入力画素信号を積和演算した結果を出力画素信号とするステップと、画素入力の有無を判定するステップと、画素入力が有る場合には次の入力画素信号を指定するステップとからなるループ処理を最後の画素出力まで繰り返し実行し、
前記第1および第2の制御信号によって線形補間法若しくは累積加算のない投影法のアルゴリズムが設定された場合において、
縮小処理時には、前記第1の係数信号と「1」の値から前記第1の係数信号を減算した値に対して連続した2個の入力画素信号を積和演算するステップと、画素出力の有無を判定するステップと、画素出力が有る場合には前記積和演算した結果を出力画素信号とするステップとからなるループ処理を最後の画素入力まで繰り返し実行し、
拡大処理時には、前記第1の係数信号と「1」の値から前記第1の係数信号を減じた値とに対して連続した2個の入力画素信号を積和演算した結果を出力画素信号とするステップと、画素入力の有無を判定するステップと、画素入力が有る場合には次の入力画素信号を指定するステップとからなるループ処理を最後の画素出力まで繰り返し実行し、
前記第1および第2の制御信号によって累積加算のある投影法のアルゴリズムが設定された場合の縮小処理時において、
前記第1の係数信号と前記入力画素信号とを乗算して第1の信号を算出するステップと、累積加算の有無を判定するステップと、累積加算が有る場合には係数累積結果から前記第1の係数信号を減算して第1の信号とし且つ前記第1の信号と画素累積結果を加算して第2の信号とするステップと、前記累積加算が無い場合には「1」の値から前記第1の係数信号を減算して第1の信号とし且つ前記第1の信号を第2の信号とするステップと、前記累積加算の有無にかかわらず前記第1の信号に次の入力画素信号を乗算して第2の信号を算出し、前記第2の信号に前記第2の信号を加算して第3の信号を算出し、前記第1の信号を係数累積結果とし、前記第2の信号を画素累積結果とするステップ、画素出力の有無を判定するステップと、画素出力が有る場合には前記第3の信号を出力画素信号とするステップとからなるループ処理を最後の画素入力まで繰り返し実行することを特徴とする画像処理方法。 - 第1のステップは、キュービック法、最近傍法、線形補間法若しくは累積加算のない投影法、又は累積加算のある投影法の画像処理のアルゴリズムからいずれか1つのアルゴリズムを設定するための第1および第2の制御信号を生成することを特徴とする請求項5記載の画像処理方法。
- 第1のステップは、それぞれ「1」又は「0」の値となる2ビットの制御信号によって画像処理のアルゴリズムの方法を設定することを特徴とする請求項6記載の画像処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002106529A JP3889307B2 (ja) | 2002-04-09 | 2002-04-09 | 画像処理装置および画像処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002106529A JP3889307B2 (ja) | 2002-04-09 | 2002-04-09 | 画像処理装置および画像処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003304392A JP2003304392A (ja) | 2003-10-24 |
JP3889307B2 true JP3889307B2 (ja) | 2007-03-07 |
Family
ID=29390825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002106529A Expired - Fee Related JP3889307B2 (ja) | 2002-04-09 | 2002-04-09 | 画像処理装置および画像処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3889307B2 (ja) |
-
2002
- 2002-04-09 JP JP2002106529A patent/JP3889307B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003304392A (ja) | 2003-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100351698B1 (ko) | 디지털 영상워핑시스템 | |
JP2003520358A (ja) | 多相フィルタを兼ね備えた連続可変型遅延フィルタを用いた画像の補間及び間引き | |
JPH10304184A (ja) | 画像処理装置および画像処理方法 | |
JP3747523B2 (ja) | 画像処理装置および処理方法 | |
JP4191246B2 (ja) | 映像フィールドを順次走査映像フレームへ非飛び越し走査するための方法および装置 | |
JP3062338B2 (ja) | 画像処理装置 | |
JP2001086522A (ja) | 画像処理装置 | |
JP3889307B2 (ja) | 画像処理装置および画像処理方法 | |
KR100423503B1 (ko) | 디지털영상 처리 장치 및 방법 | |
JP2003316331A (ja) | 表示装置 | |
JPH11203467A (ja) | 表示装置および表示方法 | |
JP2002015327A (ja) | 画像種別判別装置およびこれを用いた画像処理装置ならびに画像種別判別方法。 | |
JPH1125067A (ja) | フィルタ演算装置および方法 | |
US5727086A (en) | Device and method for picture processing including contraction of toned image | |
JP2526287B2 (ja) | 演算回路 | |
JP2005012740A (ja) | 画像処理装置および画像処理方法 | |
JP3790091B2 (ja) | 1次元離散フーリエ変換回路 | |
WO2004068411A1 (ja) | 平均値フィルタ装置およびフィルタリング方法 | |
JPH08235352A (ja) | 画像変倍装置 | |
JPH11155099A (ja) | 電子ズーム処理装置 | |
JP2000125267A (ja) | 補間演算装置及び方法 | |
JP3743625B2 (ja) | 可変遅延装置 | |
JP2002190948A (ja) | 画像処理装置および方法 | |
WO1999030276A1 (fr) | Processeur de signaux numeriques et procede de traitement de signaux numeriques | |
JPS63311865A (ja) | 走査線密度変換方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050329 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060912 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060919 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061006 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061129 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3889307 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091208 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131208 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |